KR20070003339A - 반도체 소자의 비트라인 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 비트라인 형성 방법에 관한 것으로서, 반도체 소자의 비트라인에 발생하는 기생 캐패시턴스를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 비트라인 베리어 메탈층, 비트라인 메탈층 및 하드 마스크층을 차례로 형성하고, 포토 레지스트를 식각 마스크로 하여 하드 마스크층과 비트라인 메탈층의 일부를 1차 식각하고, 비트라인 메탈층의 상부와 하드 마스크층의 전면에 스페이서를 증착하며, 스페이서의 상부 엣지 부분을 식각함과 동시에 비트라인 메탈층과 비트라인 베리어 메탈층을 2차 식각하며, 스페이서의 하부에 형성된 비트라인 메탈층의 일부를 재식각하고, 스페이서를 포함하는 전면에 층간 절연막을 증착하도록 한다.
Description
도 1은 종래기술에 따른 반도체 소자의 레이아웃도.
도 2a 및 도 2b는 종래의 반도체 소자의 비트라인 형성 방법에 관한 공정 단면도.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 비트라인 형성 방법에 관한 공정 단면도들.
본 발명은 반도체 소자의 비트라인 형성 방법에 관한 것으로서, 반도체 소자의 비트라인에 발생하는 기생 캐패시턴스를 줄임으로써 공정 마진을 확보할 수 있도록 하는 기술이다.
최근에, 반도체 소자의 디자인 룰(Design Rule)이 100㎚ 이하로 감소함에 따라 비트라인의 선폭이 감소하고 이와 동시에 비트라인의 저항이 증가하게 되었다. 이러한 저항 문제에 대한 해결책으로 비저항이 낮은 텅스텐(W) 또는 텅스텐실리사이드(WSix)를 비트라인으로 사용하게 되었다.
따라서, 현재의 비트라인 형성 방법은 비트라인을 형성한 이후에 캐패시터가 형성되는 COB(Capacitor Over Bitline) 구조를 사용하고 있다. 그리고, 후속의 스토리지 노드 콘택 형성에서 비트라인을 보호하기 위해 층간 절연막과 식각 공정시 선택비를 갖는 실리콘 나이트라이드를 사용하여 상부 하드 마스크층 및 비트라인 측벽 스페이서를 형성한다.
이러한 종래의 비트라인 형성 방법은 비트라인 공정의 마진에 관계없이 캐패시터를 형성하는 것이 가능하기 때문에 제한된 면적에서 캐패시터의 용량을 증대시키는 장점을 갖는다.
도 1은 종래의 반도체 소자에 관한 레이아웃도이다.
종래의 반도체 소자는 워드라인(3)이 일방향으로 다수개 배열되고, 각각의 워드라인(3) 사이에 액티브 영역(1)이 형성된다. 그리고, 워드라인(3)과 수직한 방향으로 비트라인(2)이 다수개 배열되고, 각각의 비트라인(2)은 비트라인 콘택(4)을 통해 액티브 영역(1)과 연결된다.
도 2a 및 도 2b는 종래의 반도체 소자의 비트라인 형성 방법에 관한 공정 단면도이다. 여기서, 도 2a는 도 1의 반도체 소자에서 a-a' 방향으로 본 공정 단면도이고, 도 2b는 도 1의 반도체 소자에서 b-b' 방향으로 본 공정 단면도이다.
먼저, 도 2a를 참조하면, 반도체 기판의 액티브 영역(5) 상부에 필드 산화막(6)을 형성하고, 필드 산화막(6)의 상부에 게이트 폴리(7), 게이트 텅스텐실리사이드(8) 및 게이트 하드 마스크층(9)의 순서로 적층된 워드라인을 형성한다.
그리고, 워드라인의 양측 사이드면에 게이트 측벽(10)이 형성되고, 각각의 워드라인 사이에는 랜딩 플러그 폴리(11)가 형성된다. 또한, 워드라인과 랜딩 플러그 폴리(11)를 포함한 상측 전면에 층간절연막(Inter Layer Dielectric;ILD)(12)이 형성되고, 층간절연막(12)을 관통하는 홀형 비트라인 베리어 메탈층(13)을 통해 비트라인 베리어 메탈층(13)이 랜딩 플러그 폴리(11)와 연결된다.
또한, 비트라인 베리어 메탈층(13)의 상부에는 비트라인 메탈층(14)이 형성되고, 비트라인 메탈층(14)의 상부에 하드 마스크층(15)과 스페이서(16)가 형성된다.
도 2b를 참조하면, 액티브 영역(5)에 필드 산화막(6)이 형성되고, 필드 산화막(6)의 상부에 랜딩 플러그 폴리(11)가 형성되며, 랜딩 플러그 폴리(11)의 상부에 층간절연막(12)이 형성된다.
그리고, 층간절연막(12)의 상부에 비트라인 베리어 메탈층(13), 비트라인 메탈층(14) 및 하드 마스크층(15)의 순서로 적층된 비트라인이 형성된다. 또한, 층간절연막(12)의 상부와 비트라인의 상부 및 측벽으로 나이트라이드(Nitride) 물질의 스페이서(16)를 증착하고, 스페이서(16)를 통한 비트라인을 전체적으로 실링(Sealing)한다.
그런데, 이러한 종래의 비트라인 형성 방법은 도 2에 나타난 바와 같이 산화막 보다 상대적으로 높은 유전율을 갖는 질화막을 사용하는 스페이서(16)를 통해 비트라인 전체를 보호하는 구조로 형성되어 비트라인의 기생 캐패시턴스가 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 반도체 소자의 비트라인 형성시 부분적인 스페이서 나이트라이드를 적용하여 비트라인에 발생하는 기생 캐패시턴스를 줄임으로써 공정 마진을 확보할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 비트라인 형성 방법은, 비트라인 베리어 메탈층, 비트라인 메탈층 및 하드 마스크층을 차례로 형성하고, 비트라인 마스크를 이용한 사진 식각 공정으로 하드 마스크층과 소정 두께의 비트라인 메탈층을 식각하는 제 1단계; 비트라인 메탈층의 상부와 하드 마스크층의 전면에 스페이서를 형성하는 제 2단계; 비트라인 메탈층과 비트라인 베리어 메탈층을 식각함으로써 비트라인을 형성하는 제 3단계; 및 스페이서의 하부에 형성된 비트라인 메탈층의 일부를 재식각하고, 스페이서를 포함하는 전면에 층간 절연막을 증착하는 제 4단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 비트라인 형성 방법에 관한 공정 단면도이다.
먼저, 도 3a를 참조하면, 액티브 영역(100) 상에 필드 산화막(101)이 형성되고, 필드 산화막(101)의 상부에 랜딩 플러그 폴리(102)가 형성되며, 랜딩 플러그 폴리(102)의 상부에 층간절연막(Inter Layer Dielectric;ILD)(103)이 형성된다.
그리고, 랜딩 플러그 폴리(102)와의 접촉성을 증가시키고 비트라인 메탈로 주로 사용되는 텅스텐(W)과의 반응을 막기 위해 층간절연막(103)의 상부에 티타늄나이트라이드 TiN(Titanium Nitride) 물질의 비트라인 베리어 메탈층(104)을 증착한다. 이때, 비트라인 베리어 메탈층(104)의 두께는 비트라인 메탈로 사용되는 도전물질의 1/2 이하로 설정하는 것이 바람직하다.
이후에, 비트라인 베리어 메탈층(104)의 상부에 비트라인 메탈층(105)을 증착하고, 비트라인 메탈층(105)을 식각하기 위한 하드 마스크층(106) 및 포토레지스트(107)를 차례로 증착한 후, 포토리소그래피(Photolithography) 공정을 통해 비트라인 마스크 패터닝 공정을 수행한다. 이때, 비트라인 메탈층(105)의 두께는 500~2000Å이며, 하드 마스크층(106)의 두께는 1000~3000Å로 설정하는 것이 바람직하다.
다음에, 도 3b를 참조하면, 포토레지스트(107)를 식각 마스크로 하여 플루오르-검파운드(Fluoro-compound) 계열의 가스를 이용한 공정을 수행하여 하드 마스크층(106)으로 사용되는 나이트라이드막을 건식 식각한다. 이후에, 하드 마스크층(106)을 식각 마스크로 하여 플로르(Chlorine) 계열의 부식액을 사용하여 비트라인 메탈층(105)을 소정 두께로 식각한다. 이때, 비트라인 메탈층(105)의 식각 공정시 초기에 증착한 두께의 1/3~2/3 정도만 남기고 건식 식각하게 된다.
이어서, 도 3c를 참조하면, 비트라인 메탈층(105)의 상부와 하드 마스크층(108)의 상부 및 측벽으로 Si3N4(실리콘질화막) 물질의 스페이서(108)를 증착한다. 여기서, 스페이서(108)는 이후의 캐패시터 공정시 비트라인을 보호하기 위해 형성 한 것으로, 50~300Å의 두께로 형성하는 것이 바람직하다.
이후에, 도 3d를 참조하면, 비등방성 건식 식각 공정을 수행하여 스페이서(108)의 상부 엣지 부분을 식각함과 동시에, 비트라인 메탈층(105)과 비트라인 베리어 메탈층(104)을 2차 식각하여 최종적인 비트라인 패터닝을 수행한다.
다음에, 도 3e를 참조하면, 습식 식각 공정을 수행하여 스페이서(108)의 하부에 형성된 비트라인 메탈층(105)과 비트라인 베리어 메탈층(104)의 일부를 식각한다. 이러한 공정은 후속하는 디램의 캐패시터 공정의 수행시 비트라인과 비트라인 사이의 공간을 충분히 확보하여 캐패시터로의 플러그 물질과 충분히 고립시키기 위해 수행된다.
이때, 비트라인 메탈층(105)의 식각 공정의 수행시 비트라인의 과도한 습식 식각은 비트라인의 저항을 증가시키게 되므로, 식각된 스페이서(18)의 하부와 비트라인 메탈층(105)이 만나는 부분 (A) 보다 안쪽으로 형성되는 부분을 일부 식각하는 것이 바람직하다.
이어서, 도 3f를 참조하면, 층간절연막(103)의 상부와 비트라인 전면에 제 2층간절연막(109) 물질을 증착한다. 이때, 제 2층간절연막(109)의 증착시 HDP(High Density Plasma) 방식으로 옥사이드 등의 갭-필(gap-fill) 능력이 뛰어난 물질을 선택하는 것이 바람직하다.
이러한 본 발명은 상보성 금속 산화막 반도체 인버터(CMOS), 디램, SRAM 소자, 고속 저전압 회로, 주문자형 반도체 소자(ASIC), MML(Merged Memory Logic) 회로 등에서 기존의 CMOSFET 제작 공정과 호환하여 반도체 소자에 광범위하게 적용 가능하다.
이상에서 설명한 바와 같이, 본 발명은 비트라인 형성 이후에 공정 마진의 확보가 용이하고 유전율이 높은 스페이서를 최소화하여 비트라인의 기생 캐패시턴스를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (8)
- 비트라인 베리어 메탈층, 비트라인 메탈층 및 하드 마스크층을 차례로 형성하고, 비트라인 마스크를 이용한 사진 식각 공정으로 상기 하드 마스크층과 소정 두께의 비트라인 메탈층을 식각하는 제 1단계;상기 비트라인 메탈층의 상부와 상기 하드 마스크층의 전면에 스페이서를 형성하는 제 2단계;상기 비트라인 메탈층과 상기 비트라인 베리어 메탈층을 식각함으로써 비트라인을 형성하는 제 3단계; 및상기 스페이서의 하부에 형성된 상기 비트라인 메탈층의 일부를 재식각하고, 상기 스페이서를 포함하는 전면에 층간 절연막을 증착하는 제 4단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
- 제 1항에 있어서, 상기 제 1단계의 식각 공정은 상기 비트라인 메탈층의 1/3~2/3 두께를 남기고 실시하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
- 제 1항에 있어서, 상기 제 1단계의 하드 마스크층의 식각 공정은 건식 식각 공정임을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
- 제 1항에 있어서, 상기 제 1단계의 비트라인 메탈층 식각 공정은 플로르(Chlorine) 계열의 부식액을 사용하여 식각함을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
- 제 1항에 있어서, 상기 스페이서는 50~300Å의 두께로 형성됨을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
- 제 1항에 있어서, 상기 제 4단계의 비트라인 메탈층 재식각 공정은 상기 스페이서의 하부와 상기 비트라인 메탈층이 만나는 부분에서 상기 비트라인 메탈층의 안쪽 일부를 식각함을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
- 제 1항에 있어서, 상기 제 4단계의 비트라인 메탈층 재식각 공정은 습식 식각 공정임을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
- 제 1항에 있어서, 상기 스페이서는 실리콘 질화막 물질로 형성됨을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9368399B2 (en) | 2013-07-11 | 2016-06-14 | SK Hynix Inc. | Semiconductor device and method for forming the same |
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2005
- 2005-07-01 KR KR1020050059245A patent/KR20070003339A/ko not_active Application Discontinuation
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| US9368399B2 (en) | 2013-07-11 | 2016-06-14 | SK Hynix Inc. | Semiconductor device and method for forming the same |
| US9768176B2 (en) | 2013-07-11 | 2017-09-19 | SK Hynix Inc. | Semiconductor device and method for forming the same |
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