TW202228273A - 半導體記憶體結構及其形成方法 - Google Patents

半導體記憶體結構及其形成方法 Download PDF

Info

Publication number
TW202228273A
TW202228273A TW110100824A TW110100824A TW202228273A TW 202228273 A TW202228273 A TW 202228273A TW 110100824 A TW110100824 A TW 110100824A TW 110100824 A TW110100824 A TW 110100824A TW 202228273 A TW202228273 A TW 202228273A
Authority
TW
Taiwan
Prior art keywords
pair
contact
spacers
semiconductor substrate
forming
Prior art date
Application number
TW110100824A
Other languages
English (en)
Other versions
TWI757043B (zh
Inventor
楊峻昇
陳興豪
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Priority to TW110100824A priority Critical patent/TWI757043B/zh
Priority to US17/402,087 priority patent/US11696435B2/en
Application granted granted Critical
Publication of TWI757043B publication Critical patent/TWI757043B/zh
Publication of TW202228273A publication Critical patent/TW202228273A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體記憶體結構的形成方法，包含提供半導體基板，其中半導體基板的主動區中埋設有一對字元線，其中該對字元線沿著第一方向延伸；形成硬遮罩層於半導體基板上；對應該對字元線，形成接觸開口穿過硬遮罩層以及一部分的半導體基板；形成一對間隔物於接觸開口的側壁上；填充導電材料於接觸開口中，以形成接觸件；形成位元線於接觸件與該對間隔物的正上方，其中位元線沿著第二方向延伸，其中第一方向垂直第二方向；以及形成介電襯層於位元線的側壁上。

Description

半導體記憶體結構及其形成方法
本揭露係有關於一種半導體記憶體結構，且特別是有關於動態隨機存取記憶體。
動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)裝置廣泛地應用於消費性電子產品中。為了增加動態隨機存取記憶體裝置內的元件密度以及改善其整體表現，目前動態隨機存取記憶體裝置的製造技術持續朝向元件尺寸的微縮化而努力。
然而，當元件尺寸持續縮小時，許多挑戰隨之而生。舉例而言，在半導體製造製程中，為防止位元線接觸件與後續電容接觸件接觸而短路，一般會在接觸件旁設置氮化物，但在圖案化氮化物的過程可能會因為使用磷酸等等的蝕刻劑而使得上方位元線結構受到損傷。因此，業界仍需要改進動態隨機存取記憶體裝置的製造方法，以克服元件尺寸縮小所產生的問題。
本發明實施例提供半導體記憶體結構的形成方法。此方法包含提供半導體基板，其中半導體基板的主動區中埋設有一對字元線，其中該對字元線沿著第一方向延伸；形成硬遮罩層於半導體基板上；對應該對字元線，形成接觸開口穿過硬遮罩層以及一部分的半導體基板；形成一對間隔物於接觸開口的側壁上；填充導電材料於接觸開口中，以形成接觸件；形成位元線於接觸件與該對間隔物的正上方，其中位元線沿著第二方向延伸，其中第一方向垂直第二方向；以及形成介電襯層於位元線的側壁上。
本發明實施例提供半導體記憶體結構，此半導體記憶體結構包含半導體基板，具有主動區；一對字元線，埋置於半導體基板之主動區中，其中該對字元線沿著第一方向延伸；蓋層，設置於半導體基板上；接觸件，穿過蓋層且部分設置於半導體基板中；一對間隔物，設置於接觸件的側壁上並對應於該對字元線；位元線，沿著第二方向延伸，其中第一方向垂直第二方向，其中在第一方向的剖面上，位元線設置於接觸件與該對間隔物的正上方；以及介電襯層，設置於位元線的側壁上。
以下參照本發明實施例之圖式以更全面地闡述本揭露。然而，本揭露亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度可能會為了清楚起見而放大，並且在各圖式中相同或相似之參考號碼表示相同或相似之元件。
第1圖是根據本發明的一些實施例，繪示半導體記憶體結構100的上視示意圖。在一些實施例中，半導體記憶體結構100是動態隨機存取記憶體(DRAM)陣列(array)的一部分。在一些實施例中，半導體記憶體結構100包含半導體基板102、字元線106、接觸件134、間隔物136、位元線140’、以及電容接觸件170。半導體基板102包含主動區102A與隔離區102B。在此實施例中，字元線106沿著第一方向D1延伸，位元線140’沿著第二方向D2延伸，而主動區102A沿著第三方向D3延伸。在此實施例中，第一方向D1與第二方向D2垂直，而第三方向D3(即，主動區102A的延伸方向)與第二方向D2呈現大約10-40，例如20。
應注意的是，第1圖僅顯示動態隨機存取記憶體(DRAM)的部分元件以簡化圖式。而後續圖示為沿著第1圖中剖線A-A’與B-B’所示的剖面示意圖，以利於說明半導體記憶體結構的形成方法。
第2A-7A與2B-7B圖是根據本發明的一些實施例，繪示形成半導體記憶體結構100在不同階段的剖面示意圖。第2A-7A與2B-7B圖的剖面示意圖分別沿著第1圖的剖線A-A’(第一方向D1)與B-B’(第二方向D2)擷取，有時也可分別稱為第一方向的剖面圖與第二方向的剖面圖。
應注意的是，沿著剖線A-A’與B-B’的剖面示意圖中，其水平方向分別為第1圖中的第一方向D1與第二方向D2，而垂直方向皆標示為Z方向。
如第2A與2B圖所示，提供半導體基板102。在一些實施例中，半導體基板102可以是元素半導體基板，例如矽基板、或鍺基板；或化合物半導體基板，例如碳化矽基板、或砷化鎵基板。在一些實施例中，半導體基板102可以是絕緣體上的半導體(semiconductor-on-insulator，SOI)基板。
在一些實施例中，半導體基板102包含主動區102A與環繞主動區102A的隔離區102B。在一些實施例中，在半導體基板102的隔離區102B中設置隔離部件104，其包含隔離襯層1041與隔離填充物1042。為簡化圖式，後續剖面示意圖中將省略主動區102A及隔離區102B的標示。
在一些實施例中，隔離襯層1041與隔離填充物1042可包含氮化物或氧化物，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、及/或前述之組合。隔離襯層1041與隔離填充物1042的形成可包含圖案化製程(例如微影製程和蝕刻製程)、沉積製程(例如化學氣相沉積(chemical vapor deposition，CVD))、平坦化製程(例如化學機械研磨(chemical mechanical polish，CMP))。
如第2A圖所示，在主動區102B中，半導體基板102埋設一對字元線106，與其上的保護層108。在一些實施例中，該對字元線106設置於隔離部件104之間且不接觸隔離部件104。應注意的是，由於字元線沿著第一方向D1延伸，且剖線A-A’並未接觸到字元線106，因此在第2A圖中並沒有出現字元線106。
在一些實施例中，字元線106作為閘極，並包含閘極介電層1061、閘極襯層1062、以及閘極電極1063。
在一些實施例中，先藉由圖案化製程形成溝槽(未繪示)，並在溝槽中形成閘極介電層1061。在一些實施例中，閘極介電層1061由氧化矽、氮化矽、氮氧化矽、或高介電常數的介電材料形成。在一些實施例中，閘極介電層1061的形成包含氧化製程或沉積製程。氧化製程包含熱氧化。沉積製程包含化學氣相沉積(CVD) 、物理氣相沉積(physical vapor deposition，PVD)、或原子層沉積(atomic layer deposition，ALD)等等。
在一些實施例中，形成閘極襯層1062於閘極介電層1061上。在一些實施例中，閘極襯層1062由氮化鎢(WN)、氮化鈦(TiN)、或氮化鉭(TaN)形成。在一些實施例中，閘極襯層1062的形成可使用上述的沉積製程，因此在此不再贅述。
在一些實施例中，形成閘極電極1063於閘極襯層1062上。在一些實施例中，閘極電極1063由導電材料形成，例如，摻雜的多晶矽、金屬、或金屬氮化物。在一些實施例中，閘極電極1063的形成可使用上述的沉積製程，因此在此不再贅述。
在一些實施例中，在沉積用於閘極介電層1061、閘極襯層1062和閘極電極1063的材料之後，對閘極襯層1062和閘極電極1063進行回蝕，使得閘極介電層1061、閘極襯層1062和閘極電極1063成為字元線106。上述的回蝕刻使得字元線106低於半導體基板102的頂面，以於後續在字元線106上形成保護層108。
在一些實施例中，形成保護層108於閘極介電層1061、閘極襯層1062和閘極電極1063的頂表面上。在一些實施例中，保護層108包含氮化矽，其可作為閘極介電層以控制通道。在一些實施例中，保護層108的形成包含先使用沉積製程沉積氮化物於字元線106上，再使用回蝕刻製程移除半導體基板102上的氮化物，而剩下的氮化物之頂表面與半導體基板102的頂表面齊平。沉積製程類似於上面所述，因此在此不再贅述。
接著，如第2A與2B圖所示，形成硬遮罩層110於半導體基板102與保護層108上。在一些實施例中，硬遮罩層110包含第一氧化物層112、氮化物層114與第二氧化物層116。
在一些實施例中，第一氧化物層112與第二氧化物層116包含由四乙氧基矽烷(tetraethylorthosilicate，TEOS)形成的氧化矽層。在一些實施例中，氮化物層114包含氮化矽(SiN)或氮氧化矽(SiON)。
在一些實施例中，第一氧化物層112、氮化物層114與第二氧化物層116可藉由如上所述的沉積製程依序來形成。
應注意的是，在此實施例中，第二氧化物層116具有比第一氧化物層112厚的厚度，以防止後續製程影響或破壞位於兩者之間的氮化物層114。
接著，如第3A與3B圖所示，於隔離部件104之間形成接觸開口120，其中接觸開口120穿過硬遮罩層110與一部分的半導體基板120。在第3B圖中，接觸開口120對應於一對字元線106，且穿過一部分的保護層108，但不接觸字元線106，以在增加臨界電壓的情況下避免漏電。
在一些實施例中，接觸開口120的一側邊位於一個字元線的兩邊緣之間，接觸開口120的另一側邊也位於另一個字元線的兩邊緣之間。當接觸開口120的側邊超出字元線106並朝隔離部件104延伸時，容易造成後續形成的接觸件直接與主動區102A接觸而產生漏電。當接觸開口120的側邊位於字元線106之間且不接觸字元線106時，容易造成後續形成的接觸件接觸面積太小而產生較大的接觸電阻。
在一些實施例中，接觸開口120的形成包含圖案化製程，如微影及蝕刻製程。蝕刻製程可包含乾蝕刻製程，例如反應式離子蝕刻(reactive ion etching，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、感應耦合電漿蝕刻(inductive coupled plasma etch)、適合的蝕刻製程或上述之組合等等。
接著，如第4A與4B圖所示，於接觸開口120與硬遮罩層110上形成間隔物材料層131。在一些實施例中，間隔物材料層包含介電材料，其包含氮化物或氧化物。在一些實施例中，可藉由如上所述的沉積製程等來形成間隔物材料層131。
在一實施例中，使用原子層沉積(ALD)來順應性沉積氮化矽作為間隔物材料層，可達到較緻密且不容易被後續蝕刻劑蝕刻的效果。
接著，如第5A與5B圖所示，移除於接觸開口120的底部與硬遮罩層110上的間隔物材料層131，而於接觸開口120的側壁上所剩餘的間隔物材料層131作為一對間隔物132。在一些實施例中，間隔物材料層131的移除包含非等向蝕刻製程，包含例如使用前述的乾蝕刻製程。
接著，如第6A與6B圖所示，於接觸開口120的底部、間隔物132與硬遮罩層110上形成導電材料133。在一些實施例中，導電材料133包含摻雜多晶矽、金屬、或金屬氮化物。在一些實施例中，導電材料133的形成包含使用前述的沉積製程，因此在此不再贅述。
在一實施例中，導電材料133為具有摻質的多晶矽，以降低與後續形成的位元線的接觸電阻。摻質可包含n型或p型摻質，例如氮、砷、磷、銻離子或硼、鋁、鎵、銦、三氟化硼離子(BF 3+)。
接著，如第7A與7B圖所示，移除部分的硬遮罩層110、導電材料133與間隔物132，而剩下的硬遮罩層110作為蓋層110’，剩下的導電材料133作為接觸件134，且剩下的間隔物132作為間隔物136。具體來說，移除氮化物層114上的第二氧化物層116、導電材料133與間隔物132，使得剩下的氮化物層114、導電材料133與間隔物132共平面。在第7A與7B圖中，蓋層110’、間隔物136與接觸件134的頂表面齊平。在一些實施例中，上述移除包含進行化學機械研磨(CMP)。
由於第3A圖中(沿著第一方向D1的剖面圖)所形成的接觸開口120位於隔離部件104之間的主動區102A中，因此在第7A圖中的間隔物136也位於隔離部件104之間的主動區102A中且不橫跨至隔離區102B。此外，在第7A圖中，接觸件134藉由一對間隔物136與半導體基板102中的主動區102A橫向間隔，以避免漏電流。
由於第3B圖中(沿著第二方向D2的剖面圖)所形成的接觸開口120的一側邊位於一個字元線106的邊緣之間，因此在第7B圖中的間隔物136也位於一字元線106的邊緣之間且不超出該字元線106的邊緣。此外，在第7B圖中，間隔物136設置於字元線106的正上方且間隔物136對應於字元線106。具體來說，沿著垂直方向Z，間隔物136藉由保護層108與字元線106隔開。
在一些實施例中，接觸件134的寬度W C與間隔物136的寬度W S的比例約介於2-10之間。當上述比例小於2時，由於間隔物136太厚而使得接觸件134的接觸面積太小，容易造成接觸電阻增加。當上述比例大於10時，由於間隔物136太薄而使得接觸件134與後續所形成的電容接觸件(在此未繪示)過於接近，容易產生短路。
此時，可回到第1圖，藉由前述的製程可產生接觸件134與圍繞接觸件134的間隔物136。也就是說，間隔物136設置於接觸件的整個側壁上。由於在第4A與第4B圖中，同時於第一方向D1上與第二方向D2上的接觸開口120上形成間隔物材料層131，因此在此實施例中，位於第一方向D1上與第二方向D2上的間隔物136的厚度皆相同。
接著，可參照第8圖。第8圖是根據本發明的一些實施例，繪示半導體記憶體結構100的上視示意圖。接續著第1圖，第8圖繪示出後續介電襯層150的形成後，介電襯層150、接觸件134、間隔物136、電容接觸件170的相對位置。應注意的是，第8圖僅顯示動態隨機存取記憶體(DRAM)的部分元件以簡化圖式。而後續圖示為沿著第8圖中剖線A-A’與B-B’所示的剖面示意圖，以利於說明半導體記憶體結構的形成方法。
第9A-20A與9B-20B圖是根據本發明的一些實施例，接續第2A-7A與2B-7B圖而繪示形成半導體記憶體結構100在不同階段的剖面示意圖。第9A-20A與9B-20B圖的剖面示意圖分別沿著第1圖的剖線A-A’(第一方向D1)與B-B’(第二方向D2)擷取，有時也可分別稱為第一方向的剖面圖與第二方向的剖面圖。
接續第7A與7B圖，如第9A與9B圖所示，於蓋層110’上形成位元線堆疊層140。在一些實施例中，位元線堆疊層140包含導電層141與142及介電層143、144與145。在一些實施例中，導電層141與142包含摻雜的多晶矽、金屬、或金屬氮化物，例如鎢(W)、鈦(Ti)及氮化鈦(TiN)等。在一些實施例中，介電層143、144與145包含氮化物或氧化物，例如氮化矽或氧化矽等。
在一特定實施例中，位於最上方的介電層145為氧化矽，而其他介電層143與144為氮化矽，以防止下方膜層(例如導電層141與142)受到損害。
在一些實施例中，位元線堆疊層140的形成包含如前所述的沉積製程，因此在此不再贅述。
接著，如第10A與10B圖所示，藉由圖案化製程圖案化位元線堆疊層140，以形成位元線140’。具體來說，蝕刻位元線堆疊層140中的導電層141與142及介電層143、144與145以形成導電圖案141’與142’及介電圖案143’、144’與145’。
接著，可搭配第11A-14A與11B-14B圖，形成介電襯層150(顯示於第14A圖)於蓋層110’與位元線140’上，以隔絕位元線140’與後續所形成的電容接觸件。
首先，在第11A-12A與11B-12B圖中，使用沉積製程先順應性沉積氮化物材料襯層151於蓋層110’及位元線140’的側壁與頂表面上，接著使用沉積製程順應性沉積氧化物材料襯層153於氮化物材料襯層151上。
接著，在第13A圖中，回蝕刻氮化物材料襯層151與氧化物材料襯層153，使得剩餘的氮化物材料襯層151與氧化物材料襯層153可分別作為氮化物襯層152與氧化物襯層154。在此實施例中，氮化物襯層152與氧化物襯層154之頂表面與字元線140’的頂表面齊平。在第13B圖中，氮化物材料襯層151與氧化物材料襯層153被移除，僅剩下位元線140’。
之後，在第14A與14B圖中，使用沉積製程順應性沉積氮化物襯層156於氮化物襯層152、氧化物襯層154、與字元線140上。
應注意的是，在第14A圖中，以位元線140’為中心，由內而外為氮化物襯層152、氧化物襯層154與氮化物襯層156。藉由氧化物襯層154夾在兩氮化物襯層152與154之間，可防止位元線140’與後續形成之電容接觸件(未繪示)之間的寄生電容。在替代實施例中，氧化物襯層154亦可由氣隙(air gap)取代。
在一些實施例中，由於位元線140’與接觸開口120使用反相的光罩圖案，因此兩者的寬度大致上相同。也就是說，間隔物136的側壁與位元線140’的側壁大致上齊平。因此，在第14圖中，沿著第一方向，可看出間隔物136位於介電襯層150的內側。
在一些實施例中，氮化物襯層152與156包含氮化矽而氧化物襯層154包含氧化矽。在一些實施例中，沉積製程類似於先前所述，因此在此不再贅述。
在一對比實施例中，為了形成隔開接觸件與電容接觸件的間隔物，在形成接觸件與位元線之後，需額外凹蝕接觸件的兩側並形成溝槽，使接觸件的兩側因為溝槽而露出；使用氧化製程形成氧化物層；將氮化物形成於氧化物層上；使用磷酸移除多餘的氮化物並將剩下的氮化物作為間隔物之後才形成介電襯層。然而，上述方法的過程會因為接觸件的兩側露出，影響接觸件兩側的輪廓，且使用額外的氧化製程，增加成本及製程複雜度。並且，使用磷酸移除多餘的間隔物時容易使位元線(例如鎢)產生損壞，而降低半導體記憶體結構的產率。
相較之下，本案實施例可在形成接觸件134與位元線140’之後直接形成介電襯層150，不但可省去額外凹蝕接觸件兩側的步驟，也當然不會露出接觸件134的側壁，更省去了氧化製程的步驟，並簡化製程步驟及節省成本。再者，由於本案實施例在形成接觸件之前已形成了間隔物，因此不需要在形成接觸件之後為了形成間隔物而額外使用磷酸來移除多餘的氮化物，而可防止位元線140’中導電圖案141’或142’受到損害。
接著，可搭配第15A-20A與15B-20B圖，形成電容接觸件170於半導體基板102上且於位元線140’的兩側，以利於後續電容(未繪示)的形成。在一些實施例中，電容接觸件170包含導電層172與176，以及位於導電層172與176之間的矽化物層174。
應注意的是，在第15B-20B圖的剖面上並無顯著的結構變化，因此本文後續著重描述第15A-20A圖的剖面結構。
在第15A圖中，使用回蝕刻製程沿著介電襯層150的側壁凹蝕蓋層110’與半導體基板102，以形成開口160。在此實施例中所使用的微影與蝕刻製程類似於先前所述，因此在此不再贅述。
在第16A圖中，形成導電材料171於開口160中以及半導體基板102上。在一些實施例中，導電材料171包含摻雜的多晶矽、金屬、或金屬氮化物。
在第17A圖中，回蝕刻導電材料171，以形成導電層172。在第18A圖中，於導電層172上形成矽化物層174。在一些實施例中，矽化物層174包含鈷化矽(CoSi)，以降低接觸電阻。矽化物層174的形成包含沉積金屬(例如鈷)於導電層172上，對前述金屬進行退火製程，再使用濕蝕刻製程移除前述金屬未進行反應的部分，以形成矽化物層174。
在第19A圖中，矽化物層174上形成導電材料175。在一些實施例中，導電材料175包含摻雜的多晶矽、金屬、或金屬氮化物。在第20A圖中，回蝕刻導電材料175，以形成導電層176。
在一些實施例中，以接觸件134為中心，向外延伸分別為間隔物136、蓋層110’以及電容接觸件170。也就是說，接觸件134藉由間隔物136與蓋層110’與電容接觸件170橫向間隔，以更有效避免漏電流。
在一些實施例中，接觸件134下方的半導體基板102中具有摻雜區(未繪示)，其可作為源極，電容接觸件170下方的半導體基板102也具有摻雜區(未繪示)，其可作為汲極。可搭配第8圖，在任一沿著第三方向D3延伸的主動區102A中，排列順序為電容接觸件170、字元線106、接觸件134、字元線106、電容接觸件170，而可分別作為汲極、閘極、源極、閘極、汲極。也就是說，在主動區102A中含有兩組電晶體結構共用同一個源極，而可更有效利用佈局節省製造成本。
應可理解的是，在形成電容接觸件170之後仍可形成額外的部件，例如電容、金屬層等等，以完成記憶元件(如動態隨機存取記憶體(DRAM))的製作。
綜上所述，本發明實施例藉由間隔物、接觸件、位元線的形成順序，可避免在接觸件、位元線、間隔物的形成順序之製程中利用磷酸蝕刻間隔物而使位元線受損，也省去了額外凹蝕開口的步驟。此外，本案實施例藉由間隔物可更有效隔絕接觸件與電容接觸件。因此，提升了半導體記憶體裝置的可靠性和製造良率。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:半導體記憶體結構 102:半導體基板 102A:主動區 102B:隔離區 104:隔離部件 1041:隔離襯層 1042:隔離填充物 106:字元線 1061:閘極介電層 1062:閘極襯層 1063:閘極電極 108:保護層 110:硬遮罩層 110’:蓋層 112,114,116:介電層 120:接觸開口 131:間隔物材料層 132:間隔物材料 133:導電材料 134:接觸件 136:間隔物 140:位元線堆疊層 141,142:導電層 143,144,145:介電層 140’:位元線 141’,142’:導電圖案 143,144,145:介電圖案 150:介電襯層 151:氮化物材料襯層 152:氮化物襯層 153:氧化物材料襯層 154:氧化物襯層 156:氮化物襯層 160:開口 170:電容接觸件 171:導電材料 172:導電層 174:矽化物層 175:導電材料 176:導電層 W C:寬度 W S:寬度
讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下： 第1圖是根據本發明的一些實施例，繪示半導體記憶體結構的上視示意圖。 第2A-7A、2B-7B圖是根據本發明的一些實施例，繪示形成半導體記憶體結構在不同階段的剖面示意圖。 第8圖是根據本發明的一些實施例，繪示半導體記憶體結構的上視示意圖。 第9A-20A、9B-20B圖是根據本發明的一些實施例，繪示形成半導體記憶體結構在不同階段的剖面示意圖。
100:半導體記憶體結構
102:半導體基板
102A:主動區
102B:隔離區
106:字元線
134:接觸件
136:間隔物
140’:位元線
170:電容接觸件

Claims (10)

  1. 一種半導體記憶體結構的形成方法，包括： 提供一半導體基板，其中該半導體基板的一主動區中埋設有一對字元線，其中該對字元線沿著一第一方向延伸； 形成一硬遮罩層於該半導體基板上； 對應該對字元線，形成一接觸開口穿過該硬遮罩層以及一部分的該半導體基板； 形成一對間隔物於該接觸開口的側壁上； 填充一導電材料於該接觸開口中，以形成一接觸件； 形成一位元線於該接觸件與該對間隔物的正上方，其中該位元線沿著一第二方向延伸，其中該第一方向垂直該第二方向；以及 形成一介電襯層於該位元線的側壁上。
  2. 如請求項1之半導體記憶體結構的形成方法，其中在形成該位元線的步驟之後且在形成該介電襯層的步驟之前，不露出該接觸件的側壁。
  3. 一種半導體記憶體結構，包括： 一半導體基板，具有一主動區； 一對字元線，埋置於該半導體基板之該主動區中，其中該對字元線沿著一第一方向延伸； 一蓋層，設置於該半導體基板上； 一接觸件，穿過該蓋層且部分設置於該半導體基板中； 一對間隔物，設置於該接觸件的側壁上並對應於該對字元線； 一位元線，沿著一第二方向延伸，其中該第一方向垂直該第二方向，其中在該第一方向的剖面上，該位元線設置於該接觸件與該對間隔物的正上方；以及 一介電襯層，設置於該位元線的側壁上。
  4. 如請求項3之半導體記憶體結構，其中在沿著該第二方向的剖面上，該對間隔物不超過該字元線的邊緣。
  5. 如請求項3之半導體記憶體結構，其中在沿著該第二方向的剖面上，該對間隔物設置於該對字元線的正上方。
  6. 如請求項3之半導體記憶體結構，其中該半導體基板更包括環繞該主動區的一隔離區，且在沿著該第一方向的剖面上，該對間隔物位於該隔離區之間的該主動區中，且不橫跨至該隔離區。
  7. 如請求項3之半導體記憶體結構，其中在沿著該第一方向的剖面上的該第一方向上，該對間隔物位於該介電襯層之內側。
  8. 如請求項3之半導體記憶體結構，其中該對間隔物設置於該接觸件的整個側壁上。
  9. 如請求項3之半導體記憶體結構，其中該介電襯層包括一對氮化物襯層與一氧化物襯層，其中該氧化物襯層夾在該對氮化物襯層之間。
  10. 如請求項3之半導體記憶體結構，更包括： 一電容接觸件，設置於該介電襯層的側壁上且於該蓋層上，其中該接觸件藉由該對間隔物與該蓋層與該電容接觸件橫向間隔。
TW110100824A 2021-01-08 2021-01-08 半導體記憶體結構及其形成方法 TWI757043B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110100824A TWI757043B (zh) 2021-01-08 2021-01-08 半導體記憶體結構及其形成方法
US17/402,087 US11696435B2 (en) 2021-01-08 2021-08-13 Semiconductor memory structure and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110100824A TWI757043B (zh) 2021-01-08 2021-01-08 半導體記憶體結構及其形成方法

Publications (2)

Publication Number Publication Date
TWI757043B TWI757043B (zh) 2022-03-01
TW202228273A true TW202228273A (zh) 2022-07-16

Family

ID=81710974

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110100824A TWI757043B (zh) 2021-01-08 2021-01-08 半導體記憶體結構及其形成方法

Country Status (2)

Country Link
US (1) US11696435B2 (zh)
TW (1) TWI757043B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI805336B (zh) * 2022-04-25 2023-06-11 華邦電子股份有限公司 半導體結構及其形成方法
US12058848B2 (en) 2022-06-29 2024-08-06 Nanya Technology Corporation Semiconductor structure having air gap

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100927398B1 (ko) * 2007-06-26 2009-11-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR20120123943A (ko) * 2011-05-02 2012-11-12 에스케이하이닉스 주식회사 반도체 소자, 반도체 모듈, 반도체 시스템 및 반도체 소자의 제조 방법
US8648414B2 (en) 2011-07-01 2014-02-11 Micron Technology, Inc. Semiconductor structures including bodies of semiconductor material, devices including such structures and related methods
US9947666B2 (en) 2012-01-20 2018-04-17 Micron Technology, Inc. Semiconductor device structures including buried digit lines and related methods
KR102152798B1 (ko) * 2014-03-05 2020-09-07 에스케이하이닉스 주식회사 라인형 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102156643B1 (ko) * 2014-05-14 2020-09-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20160005833A1 (en) * 2014-07-03 2016-01-07 Applied Materials, Inc. Feol low-k spacers
TWI678793B (zh) * 2019-01-31 2019-12-01 華邦電子股份有限公司 記憶元件及其製造方法
TWI690055B (zh) * 2019-07-01 2020-04-01 華邦電子股份有限公司 記憶體裝置與其製造方法
KR20210116837A (ko) * 2020-03-17 2021-09-28 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법

Also Published As

Publication number Publication date
US11696435B2 (en) 2023-07-04
US20220223599A1 (en) 2022-07-14
TWI757043B (zh) 2022-03-01

Similar Documents

Publication Publication Date Title
US6613621B2 (en) Methods of forming self-aligned contact pads using a damascene gate process
US8927355B2 (en) Method of manufacturing semiconductor devices
US20140042548A1 (en) Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof
US11201156B2 (en) Semiconductor devices and methods for fabricating the same
US11711914B2 (en) Semiconductor structure having buried gate structure and method of manufacturing the same
US20220384449A1 (en) Semiconductor memory device and method of fabricating the same
US10446556B2 (en) Method for preparing a semiconductor memory structure
TWI757043B (zh) 半導體記憶體結構及其形成方法
US11943913B2 (en) Method of manufacturing semiconductor structure having multi-work function gate electrode
KR20210032906A (ko) 반도체 소자
US20230217641A1 (en) Semiconductor memory structure
TWI766609B (zh) 半導體記憶體結構
US20220344343A1 (en) Dynamic random access memory and method of fabricating the same
TWI808383B (zh) 半導體結構及其製造方法
US11205574B2 (en) Method for forming a semiconductor memory structure
US20210057288A1 (en) Semiconductor device and method of fabricating the same
US10985254B2 (en) Semiconductor device and method of manufacturing the same
KR20210148931A (ko) 패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법
TW202218113A (zh) 半導體結構及其形成方法
US20190279989A1 (en) Semiconductor device and method for fabricating the same
CN115084034A (zh) 半导体存储器结构及其形成方法
US20220384615A1 (en) Method for manufacturing metal gate
CN115223995A (zh) 半导体存储器结构
CN115346982A (zh) 动态随机存取存储器及其制造方法
US20120299185A1 (en) Slit Recess Channel Gate and Method of Forming the Same