TWI766609B - 半導體記憶體結構 - Google Patents

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Abstract

一種半導體記憶體結構，包含半導體基板、設置於半導體基板上的位元線、以及設置於位元線一側的電容接觸件。電容接觸件包含設置於半導體基板上的半導體插塞、設置於半導體插塞上的金屬插塞、沿著金屬插塞的側壁和底部延伸的金屬矽化物襯層、以及設置於金屬矽化物襯層上的氮化物層。金屬矽化物襯層之頂表面低於金屬插塞之頂表面。氮化物層圍繞金屬插塞的頂部。

Description

半導體記憶體結構
本揭露係有關於一種半導體記憶體結構，且特別是有關於動態隨機存取記憶體之接觸件結構。
動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)裝置廣泛地應用於消費性電子產品中。為了增加動態隨機存取記憶體裝置內的元件密度以及改善其整體表現，目前動態隨機存取記憶體裝置的製造技術持續朝向元件尺寸的微縮化而努力。
然而，當元件尺寸持續縮小時，許多挑戰隨之而生。舉例而言，在半導體製造製程中，由於半導體插塞與金屬插塞的接觸面積較小，因此在位元線之間產生較大的電容值。因此，業界仍需要改進動態隨機存取記憶體裝置的製造方法，以克服元件尺寸縮小所產生的問題。
本發明實施例提供半導體記憶體結構，包含半導體基板、設置於半導體基板上的位元線、以及設置於位元線一側的電容接觸件。電容接觸件包含設置於半導體基板上的半導體插塞、設置於半導體插塞上的金屬插塞、沿著金屬插塞的側壁和底部延伸的金屬矽化物襯層、以及設置於金屬矽化物襯層上的氮化物層。金屬矽化物襯層之頂表面低於金屬插塞之頂表面。氮化物層圍繞金屬插塞的頂部。
第1圖是根據本發明的一些實施例，繪示半導體記憶體結構100的上視示意圖。在一些實施例中，半導體記憶體結構100是動態隨機存取記憶體(DRAM)陣列(array)的一部分。在一些實施例中，半導體記憶體結構100包含半導體基板102、字元線106、位元線接觸件108、位元線120、介電襯層130、以及電容接觸件140。
半導體基板102包含主動區102A與環繞主動區102A的隔離區102B。介電襯層130包含一對氮化物襯層131、133與夾在一對氮化物襯層131、133之間的氧化物襯層132。電容接觸件140包含金屬插塞148與圍繞金屬插塞148的附著層147及氮化物層144。應注意的是，第1圖所繪示出的上視圖僅顯示部分元件。
在此實施例中，字元線106沿著第一方向D1延伸，位元線120沿著第二方向D2延伸，而主動區102A沿著第三方向D3延伸。在此實施例中，第一方向D1與第二方向D2垂直，而第三方向D3(即，主動區102A的延伸方向)與第二方向D2呈現大約10-40°之夾角，例如20°，以提高元件的積集度。
應注意的是，第1圖僅顯示動態隨機存取記憶體(DRAM)的部分元件以簡化圖式。而後續圖示為沿著第1圖中剖線A-A’所示的剖面示意圖(第一方向D1與高度方向Z所形成的平面)，以利於說明半導體記憶體結構的形成方法。
第2-11圖是根據本發明的一些實施例，繪示形成半導體記憶體結構100在不同階段的剖面示意圖。
如第2圖所示，提供半導體基板102。在一些實施例中，半導體基板102可以是元素半導體基板，例如矽基板、或鍺基板；或化合物半導體基板，例如碳化矽基板、或砷化鎵基板。在一些實施例中，半導體基板102可以是絕緣體上的半導體(semiconductor-on-insulator，SOI)基板。
在第2圖中，半導體基板102包含主動區102A與隔離區102B，且彼此交錯排列。
在第2圖中，在半導體基板102的隔離區102B中設置隔離部件104，其包含隔離襯層1041與隔離填充物1042。
在一些實施例中，隔離襯層1041與隔離填充物1042可包含氮化物或氧化物，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、及/或前述之組合。隔離襯層1041與隔離填充物1042的形成可包含圖案化製程(例如微影製程和蝕刻製程)、沉積製程(例如化學氣相沉積(chemical vapor deposition，CVD))、平坦化製程(例如化學機械研磨(chemical mechanical polish，CMP))。
在一些實施例中，在半導體基板的主動區中埋設字元線(未繪示)。在一些實施例中，字元線作為閘極，並包含閘極介電層、閘極襯層、以及閘極電極(未繪示)。應注意的是，由於第1圖中的字元線106沿著第一方向D1延伸，且剖線A-A’並未接觸到字元線106，因此在第2圖中並沒有出現字元線。
在第2圖中，位元線接觸件108部分埋置於半導體基板102的主動區102A中，以利於後續與位元線120電性連接。在一些實施例中，位元線接觸件108的兩側設置間隔物109，以防止位元線接觸件與後續形成的電容接觸件連接而短路。
在一些實施例中，位元線接觸件108為導電材料，其包含摻雜多晶矽、金屬、或金屬氮化物等等。在一些實施例中，位元線接觸件108的形成包含使用前述的沉積製程及圖案化製程，因此在此不再贅述。
在一些實施例中，位元線接觸件108為具有摻質的多晶矽，以降低與後續形成的位元線的接觸電阻。摻質可包含n型或p型摻質，例如氮、砷、磷、銻離子或硼、鋁、鎵、銦、三氟化硼離子(BF 3+)。
在一些實施例中，間隔物109為介電材料，其包含氮化物，例如氮化矽。在一些實施例中，間隔物109的形成包含使用前述的沉積製程及蝕刻製程，因此在此不再贅述。
請繼續參照第2圖，蓋層110形成於半導體基板102上，以保護半導體基板內的元件不受後續製程影響而損害。在一些實施例中，蓋層110包含氧化物層112與氮化物層114。
在一些實施例中，氧化物層112包含由四乙氧基矽烷(tetraethylorthosilicate，TEOS)形成的氧化矽層。在一些實施例中，氮化物層114包含氮化矽(SiN)或氮氧化矽(SiON)。在一些實施例中，氧化物層112與氮化物層114可藉由如上所述的沉積製程依序來形成。
接著，如第2圖所示，形成位元線120於半導體基板102上，也包含形成位元線120於位元線接觸件108上。在一些實施例中，於位元線接觸件108上的位元線120包含位於位元線接觸件108上的導電層122與123、及位於導電層122與123上的介電層124與125。而於隔離部件104上的位元線120包含位於蓋層110上的介電層121、位於介電層121上的導電層122與123、及位於導電層122與123上的介電層124與125 。藉由最上層的介電層144與145，可保護下方膜層(例如導電層122與123)在後續製程中免於受到損害。
在一些實施例中，導電層122與123包含摻雜的多晶矽、金屬、或金屬氮化物，例如鎢(W)、鈦(Ti)及氮化鈦(TiN)等。在一些實施例中，介電層121、124與125包含氮化物或氧化物，例如氮化矽或氧化矽等。
在一些實施例中，位元線120的形成包含如前所述的沉積製程與圖案化製程，因此在此不再贅述。
接著，如第2圖所示，形成介電襯層130於位元線120的兩側壁與頂表面上以及蓋層110上，可防止位元線120與後續形成的電容接觸件直接接觸而短路。
在一些實施例中，位於位元線120的兩側壁的介電襯層130包含氮化物襯層131與氮化物襯層133、以及設置於兩者之間的氧化物襯層132，藉以防止位元線120與後續形成的電容接觸件之間產生寄生電容。在一替代實施例中，氧化物襯層132也可由氣隙(air gap)取代。
在一些實施例中，位於位元線120的頂表面上與蓋層110上的介電襯層130僅包含氮化物襯層133，以保護下方膜層不受後續製程影響。
在一些實施例中，先藉由沉積製程沉積氮化物襯層131與氧化物襯層132後，再藉由回蝕刻製程去除位於位元線120的頂表面上與蓋層的頂表面上的氮化物襯層131與氧化物襯層132，最後再藉由沉積製程沉積氮化物襯層133，使得氧化物襯層132夾設於氮化物襯層131與133之間。
接著，第3-10圖為在位元線120的一側形成電容接觸件140之不同階段的剖面圖。
如第3圖所示，藉由回蝕刻製程沿著介電襯層120的側壁凹蝕蓋層110與半導體基板102(也包含蝕刻部分的間隔物109)，使後續形成的電容接觸件與半導體基板102的主動區102A電性連接。
接著，如第4-5圖所示，藉由沉積製程沉積半導體材料141，再藉由回蝕刻製程蝕刻半導體材料141，使半導體材料141’之頂表面低於位元線120之頂表面。在一些實施例中，半導體材料141包含摻雜多晶矽。
接著，如第6-7圖所示，藉由沉積製程順應性沉積氮化物材料層143，再藉由蝕刻製程蝕刻位於半導體材料141’之頂表面上與介電襯層130之頂表面上的氮化物材料層143直到部分的半導體材料141’之頂表面露出，而留下位元線120兩側的氮化物層144。
在一些實施例中，氮化物層144的頂表面與介電襯層130的頂表面齊平，使得氮化物層144具有較精細的圖案，而利於後續定義出金屬矽化物襯層。此外，氮化物層144的側壁直接接觸介電襯層130的側壁。
接著，如第8圖所示，以氮化物層144作為蝕刻遮罩，藉由蝕刻製程蝕刻半導體材料141’，以形成具有凹口1420的半導體材料141’’。在第8圖中，半導體材料141’’呈現U形並圍繞凹口1420，至少一部分的半導體材料141’’將於後續轉化為金屬矽化物襯層。
接著，如第9圖所示，藉由矽化(silicidation)製程將沿著凹口1420的半導體材料141’’轉變為金屬矽化物襯層146，以降低與後續金屬插塞(未繪示)的接觸電阻。
具體來說，在氮化物層144正下方且沿著凹口的半導體材料141’’完全轉變為金屬矽化物襯層146，而在凹口下方的半導體材料141’’僅部分轉變為金屬矽化物襯層146，而剩餘的半導體材料141’’作為半導體插塞142。也就是說，經矽化後的半導體材料141’’被取代成半導體插塞142與金屬矽化物襯層146，其中，半導體插塞142僅直接接觸介電襯層130的下部側壁，而金屬矽化物襯層146僅直接接觸介電襯層130的上部側壁。
在一些實施例中，金屬矽化物襯層146呈現U形並且金屬矽化物襯層146的頂表面直接接觸氮化物層144的底表面。在一些實施例中，氮化物層144的兩側側壁皆與金屬矽化物襯層146的兩側側壁齊平，以有效降低位元線電容。也就是說，氮化物層144的寬度與金屬矽化物襯層146的寬度相同。
在一些實施例中，矽化製程包含先沉積金屬(例如鈷)於半導體插塞142上，對前述金屬進行退火製程，再使用濕蝕刻製程移除前述金屬未進行反應的部分，以形成金屬矽化物襯層146。在一些實施例中，金屬矽化物襯層146包含鈷化矽(CoSi)。
接著，藉由沉積製程與平坦化製程沿著金屬矽化物襯層146的表面形成附著層材料，並且於附著層材料上形成金屬材料，再藉由平坦化製程除去多餘的部分，以形成附著層147與金屬插塞148，並得到如第10圖所示的結構。在一些實施例中，附著層147之頂表面、金屬插塞148之頂表面與氮化物層144之頂表面齊平。
在一些實施例中，附著層147可增加金屬矽化物襯層146與金屬插塞148之間的黏著力。
在一些實施例中，由於附著層147沿著金屬矽化物襯層146的側壁和底部來形成，因此附著層147呈現為U形並且圍繞金屬插塞148。
在一些實施例中，附著層147設置於金屬矽化物襯層146與金屬插塞148之間。在一些實施例中，附著層147沿著氮化物層144的側壁與金屬矽化物襯層的側壁與底部延伸，並且直接接觸氮化物層144與金屬矽化物襯層146。在一些實施例中，附著層147包含鈦(Ti)或氮化鈦(TiN)等等。
在一些實施例中，金屬矽化物襯層146位於氮化物層144之下，而金屬插塞148與氮化物層144齊平，因此金屬矽化物襯層146之頂表面低於金屬插塞148之頂表面。
在一些實施例中，金屬插塞148的頂部被氮化物層144圍繞，而金屬插塞148的底部與側壁被金屬矽化物襯層146圍繞。
相較於僅於金屬插塞的底部設置金屬矽化物襯層的實施態樣，本發明實施例更於金屬插塞148的側壁設置金屬矽化物襯層146而增加接觸面積，可降低電容接觸件的電阻。
在一些實施例中，金屬插塞148之底表面不低於位元線120中的導電層123的底表面，且金屬插塞148藉由金屬矽化物襯層146隔開導電層123，藉以降低位元線120與電容接觸件140的電容值。
在一些實施例中，氮化物層144的寬度W N為金屬插塞148的寬度W M的5%-20%。當大於上述範圍時，金屬插塞148與後續所形成的電容之接觸面積過小，具有較大接觸電阻，而影響效能。當小於上述範圍時，則圖案化過程中氮化物層144容易被侵蝕，進而難以定義出U形金屬矽化物襯層146。
在一些實施例中，位元線接觸件108下方的半導體基板102中具有摻雜區(未繪示)，其可作為源極，電容接觸件170下方的半導體基板102也具有摻雜區(未繪示)，其可作為汲極。可搭配第1圖，在任一沿著第三方向D3延伸的主動區102A中，排列順序為電容接觸件140、字元線106、位元線接觸件108、字元線106、電容接觸件140，而可分別作為汲極、閘極、源極、閘極、汲極。也就是說，在主動區102A中含有兩組電晶體結構共用同一個源極，而可更有效利用佈局節省製造成本。
接著參照第11圖，在電容接觸件140與位元線120上形成介電層152、導電阻障層154與電容結構160。
在一些實施例中，介電層152與導電阻障層154兩者交錯排列。導電阻障層154位於電容接觸件140的正上方且橫跨至介電襯層130。在一些實施例中，導電阻障層154包含可阻擋蝕刻溶液滲透的材料，例如鎢或銅。
在一些實施例中，電容結構160包含電極層162與166及夾設於其中的介電層164。在一些實施例中，電極層162形成於導電阻障層154上，且具有U型的剖面輪廓。在一些實施例中，介電層164沿著電極層162與導電阻障層154延伸，且為連續的膜層。應注意的是，第11圖的電容結構僅為示例，本發明所屬領域中具有通常知識者也可應用不同於第11圖的電容結構於電容接觸件140上。
在一些實施例中，介電層164可包含氮化矽(Si 3N 4)、氧化鋁(Al 2O 3)、氧化釔(Y 2O 3)、氧化鈦(TiO)、二氧化鉿(HfO 2)或二氧化鋯(ZrO 2)等。在一些實施例中，電極層162與166可包含矽鍺(SiGe)、鈦、氮化鈦、氮化鎢、鉭或氮化鉭等，藉以降低漏電流。
應注意的是，在形成電容結構160之後仍可形成額外的部件，例如金屬層與介電層等等，以完成記憶元件(如動態隨機存取記憶體(DRAM))的製作。
綜上所述，本發明實施例藉由金屬矽化物襯層沿著金屬插塞的側壁延伸，不但可減少電容接觸件的電阻，還可降低位元線的電容值。
第12圖是根據本發明的一些實施例，繪示半導體記憶體結構的上視示意圖。應注意的是，為了凸顯電容接觸件140的構成，第12圖所繪示出的上視圖僅顯示部分元件。
詳細來說，第12圖揭示出電容接觸件140包含金屬插塞148、圍繞著金屬插塞148的附著層147與金屬矽化物襯層146。並且，金屬矽化物襯層146位於外圈，而附著層147位於內圈，以防止金屬插塞148從金屬矽化物襯層146的表面剝離。
第13-14圖是根據本發明的其他實施例，繪示形成半導體記憶體結構在不同階段的剖面示意圖。
承接第8圖，藉由調寬氮化物層144的寬度或是縮短矽化製程的時間，可使氮化物層144正下方的半導體材料141”僅部分轉變為金屬矽化物襯層146，剩餘的半導體材料141”則作為半導體插塞142。也就是說，半導體插塞142呈現U形並圍繞金屬矽化物襯層146，而介電襯層130設置於半導體插塞142的兩側側壁上。
在一些實施例中，半導體插塞142之頂表面與金屬矽化物襯層146之頂表面齊平並且直接接觸氮化物層144的底表面。在一些實施例中，氮化物層144的兩側側壁分別與半導體插塞142及金屬矽化物襯層146共線，也就是說，氮化物層144的側壁分別與半導體插塞142的側壁及金屬矽化物襯層146齊平。
藉由半導體插塞142更設置於金屬矽化物襯層146之側壁上，以增加產能。
接著，類似於上述製程，形成附著層147與金屬插塞148，而可得到如第14圖的半導體記憶體結構。
在一些實施例中，金屬矽化物襯層146的寬度W S與氮化物層144的寬度W N之比例不低於30%，例如在第13圖中寬度W S與寬度W N之比例為30%-小於100%，或者在第10圖中寬度W S與寬度W N之比例為100%，可以較低的成本降低接觸電阻。由於氮化物層144用於定義出半導體材料(或金屬矽化物襯層)的形狀，因此上述比例難以超過100%。
第15圖是根據本發明的一些實施例，繪示半導體記憶體結構的上視示意圖。應注意的是，為了凸顯電容接觸件140的構成，第15圖所繪示出的上視圖僅顯示部分元件。
第15圖類似於第12圖，其差異在於電容接觸件140。具體來說，第15圖揭示出電容接觸件140包含金屬插塞148、圍繞著金屬插塞148的附著層147、金屬矽化物襯層146與半導體插塞142。並且，以金屬插塞148為中心，由內而外分別為附著層147、金屬矽化物襯層146與半導體插塞142。也就是說，在電容接觸件140中，最外圈為半導體插塞142，以降低位元線的電容值。
第16-18圖是根據本發明的其他實施例，繪示形成半導體記憶體結構在不同階段的剖面示意圖。
第16圖承接第6圖，在一些實施例中，藉由調整蝕刻條件，例如使氮化物層144的上方的蝕刻速率較下方快，因此氮化物層144呈現上窄下寬的梯形。
接著，第17圖類似於第8圖，以氮化物層144的底部作為蝕刻遮罩，藉由蝕刻製程蝕刻半導體材料141’，以形成具有凹口1420的半導體插塞142。
接著，藉由類似於上述的製程，形成金屬矽化物襯層146、附著層147與金屬插塞148，而可得到如第18圖的半導體記憶體結構。在第17圖中，由於氮化物層144的頂表面的寬度W N1比底表面的寬度W N2窄，因此所形成的金屬插塞148的頂部W M1之寬度比金屬插塞148的底部W M2寬。藉此，減少金屬插塞148與上方元件(例如電容)的接觸電阻。
綜上所述，本發明實施例藉由延伸至金屬插塞的兩側側壁的金屬矽化物襯層，可減少電容接觸件的電阻，還可降低位元線的電容值。此外，藉由形成圍繞金屬矽化物襯層的半導體插塞，可更進一步降低位元線的電容值。另外，藉由不均勻的寬度(例如頂部寬底部窄)的金屬插塞，可在減少位元線的電容值的情況下，同時減少與上方元件的接觸電阻。
100:半導體記憶體結構 102:半導體基板 102A:主動區 102B:隔離區 104:隔離部件 1041:隔離襯層 1042:隔離填充物 106:字元線 108:位元線接觸件 109:間隔物 110:蓋層 112:氧化物層 114:氮化物層 120:位元線 122,123:導電層 121,124,125:介電層 130:介電襯層 131:氮化物襯層 132:氧化物襯層 133:氮化物襯層 140:電容接觸件 141,141’,141’’:半導體材料 142:半導體插塞 1420:凹口 143:氮化物材料層 144:氮化物層 146:金屬矽化物襯層 147:附著層 148:金屬插塞 150:保護層 152:介電層 154:導電阻障層 160:電容結構 162:電極層 164:介電層 166:電極層 D1,D2,D3,Z:方向 W N,W N1,W N2,W M,W M1,W M2,W S:寬度
讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下： 第1圖是根據本發明的一些實施例，繪示半導體記憶體結構的上視示意圖。 第2-11圖是根據本發明的一些實施例，繪示形成半導體記憶體結構在不同階段的剖面示意圖。 第12圖是根據本發明的一些實施例，繪示半導體記憶體結構的上視示意圖。 第13-14圖是根據本發明的其他實施例，繪示形成半導體記憶體結構在不同階段的剖面示意圖。 第15圖是根據本發明的一些實施例，繪示半導體記憶體結構的上視示意圖。 第16-18圖是根據本發明的其他實施例，繪示形成半導體記憶體結構在不同階段的剖面示意圖。
102:半導體基板
102A:主動區
102B:隔離區
104:隔離部件
1041:隔離襯層
1042:隔離填充物
108:位元線接觸件
109:間隔物
110:蓋層
112:氧化物層
114:氮化物層
120:位元線
122,123:導電層
121,124,125:介電層
130:介電襯層
131:氮化物襯層
132:氧化物襯層
133:氮化物襯層
142:半導體插塞
144:氮化物層
146:金屬矽化物襯層
147:附著層
148:金屬插塞
D1,Z:方向
WN,WM,WS:寬度

Claims (10)

  1. 一種半導體記憶體結構，包括： 一半導體基板； 一位元線，設置於該半導體基板上；以及 一電容接觸件，設置於該位元線的一側，其中該電容接觸件包括： 一半導體插塞，設置於半導體基板上； 一金屬插塞，設置於該半導體插塞上； 一金屬矽化物襯層，沿著該金屬插塞的側壁和底部延伸，其中該金屬矽化物襯層之頂表面低於該金屬插塞之頂表面；以及 一氮化物層，設置於該金屬矽化物襯層上，且該氮化物層圍繞該金屬插塞的頂部。
  2. 如請求項1之半導體記憶體結構，其中該氮化物層的頂表面與該金屬插塞的頂表面齊平。
  3. 如請求項1之半導體記憶體結構，其中該氮化物層的側壁與該半導體插塞的側壁齊平。
  4. 如請求項1之半導體記憶體結構，更包括一介電襯層，設置於該位元線與該電容接觸件之間，其中該氮化物層的頂表面與該介電襯層的頂表面齊平。
  5. 如請求項4之半導體記憶體結構，其中該氮化物層位於該介電襯層與該金屬插塞之間並且直接接觸該介電襯層。
  6. 如請求項1之半導體記憶體結構，更包括一附著層，設置於該金屬矽化物襯層與該金屬插塞之間。
  7. 如請求項6之半導體記憶體結構，其中該附著層的頂表面與該金屬插塞的頂表面齊平。
  8. 如請求項1之半導體記憶體結構，其中該半導體插塞為U形並圍繞該金屬插塞。
  9. 如請求項1之半導體記憶體結構，其中在剖面圖上，該金屬矽化物襯層的寬度與該氮化物層的寬度之比例為30%-100%。
  10. 如請求項1之半導體記憶體結構，其中在剖面圖上，該氮化物層的寬度為該金屬插塞的寬度的5%-20%。
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