TWI750574B - 半導體記憶體結構及其形成方法 - Google Patents

Abstract

一種半導體記憶體結構的形成方法，包含形成硬遮罩層於半導體基底之上，蝕刻硬遮罩層以形成複數個第一遮罩圖案和複數個第二遮罩圖案，將第一遮罩圖案和第二遮罩圖案轉移至半導體基底以形成多個半導體區塊，以及薄化第二遮罩圖案。在薄化第二遮罩圖案之後，第二遮罩圖案的厚度小於第一遮罩圖案的厚度。此方法還包含形成第一蓋層橫向延伸於第一遮罩圖案和第二遮罩圖案之上，以及蝕刻第一蓋層和第二遮罩圖案以形成複數個接觸開口。

Description

半導體記憶體結構及其形成方法

本揭露係有關於一種半導體記憶體結構，且特別是有關於動態隨機存取記憶體。

動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)裝置廣泛地應用於消費性電子產品中。為了增加動態隨機存取記憶體裝置內的元件密度以及改善其整體表現，目前動態隨機存取記憶體裝置的製造技術持續朝向元件尺寸的微縮化而努力。

然而，當元件尺寸持續縮小時，許多挑戰隨之而生。舉例而言，在半導體製造製程中，透過微影和蝕刻製程形成導電部件(例如，接觸插塞)的開口。然而，微影製程的疊對偏移(overlay shift)問題可能會導致同一層(平面)中的導電部件之間發生短路。因此，業界仍需要改進動態隨機存取記憶體裝置的製造方法，以克服元件尺寸縮小所產生的問題。

本發明實施例提供半導體記憶體結構的形成方法。此方法包含形成硬遮罩層於半導體基底之上，蝕刻硬遮罩層以形成複數個第一遮罩圖案和複數個第二遮罩圖案，將第一遮罩圖案和第二遮罩圖案轉移至半導體基底以形成多個半導體區塊，以及薄化第二遮罩圖案。在薄化第二遮罩圖案之後，第二遮罩圖案的厚度小於第一遮罩圖案的厚度。此方法還包含形成第一蓋層橫向延伸於第一遮罩圖案和第二遮罩圖案之上，以及蝕刻第一蓋層和第二遮罩圖案以形成複數個接觸開口。

本發明實施例提供半導體記憶體結構，此半導體記憶體結構包含半導體基底的主動區，主動區包含第一半導體區塊。此半導體記憶體結構還包含設置於相鄰第一半導體區塊的字元線、設置於第一半導體區塊的遮罩圖案之上、以及設置於遮罩圖案旁邊的蓋層。蓋層也設置於半導體基底中以抵接字元線，且蓋層的上表面與遮罩圖案的上表面大致齊平。

以下參照本發明實施例之圖式以更全面地闡述本揭露。然而，本揭露亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度可能會為了清楚起見而放大，並且在各圖式中相同或相似之參考號碼表示相同或相似之元件。

第1圖是根據本發明的一些實施例，繪示半導體記憶體結構的上視示意圖。根據一些實施例，提供半導體記憶體結構100，如第1圖所示。在一些實施例中，半導體記憶體結構100是動態隨機存取記憶體(DRAM)的一部分。根據一些實施例，半導體記憶體結構100包含隔離部件104、主動區106、字元線130、接觸件148、以及位元線150。為了說明，第1圖僅顯示以上部件，其餘部件可見於第16圖的剖面示意圖，其沿著第1圖的線I-I截取。

根據一些實施例，隔離部件104形成於半導體基底中，並包含隔離部件104A、隔離部件104B和隔離部件104C。根據一些實施例，隔離部件104A沿著方向D2延伸且在方向D1上排列。根據一些實施例，隔離部件104B沿著方向D3延伸，而隔離部件104C沿著方向D4延伸。根據一些實施例，隔離部件104B與隔離部件104C各自在方向D2上排列，並且隔離部件104B與隔離部件104C在方向D1上交替排列。

根據一些實施例，方向D1大致上垂直於方向D2，方向D1與方向D3相交於一銳角θ1，且方向D1與方向D4相交於一鈍角θ2。

根據一些實施例，隔離部件104界定出半導體基底中的複數個主動區106A、106B、106C和106D。主動區106A-106D依序沿著方向D1排列，根據一些實施例，兩個隔離部件104A與兩個隔離部件104B界定出一個主動區106A和一個主動區106C，並且兩個隔離部件104A與兩個隔離部件104C界定出一個主動區106B和一個主動區106D。

根據一些實施例，位元線150形成於半導體基底上方且沿著方向D1延伸。根據一些實施例，位元線150在方向D2上對應於主動區106排列。字元線130形成於半導體基底中且沿著方向D2延伸。根據一些實施例，字元線130在方向D1上以一對字元線130對應於一個主動區106的方式排列。根據一些實施例，一對字元線130將一個主動區106劃分為三個半導體區塊107₁ 、107₂ 和107₃ ，其中半導體區塊107₂ 位於半導體區塊107₁ 與半導體區塊107₃ 之間。

在一些實施例中，接觸件148位於位元線150與主動區106A-106D之交差點。根據一些實施例，當位元線150橫越相鄰的一對字元線108時，位元線150透過接觸件148電性連接至主動區106A-106D的半導體區塊107₂ 。

第2-16圖是根據本發明的一些實施例，繪示形成半導體記憶體結構在不同階段的剖面示意圖。第2-16圖的剖面示意圖沿著第1圖的線I-I擷取。根據一些實施例，提供半導體記憶體結構100，如第2圖所示。根據一些實施例，半導體記憶體結構100包含半導體基底102。在一些實施例中，半導體基底102可以是元素半導體基底，例如矽基底、或鍺基底；或化合物半導體基底，例如碳化矽基底、或砷化鎵基底。在一些實施例中，半導體基底102可以是絕緣體上的半導體(semiconductor-on-insulator，SOI)基底。

根據一些實施例，在半導體基底102中形成隔離部件104A、104B、104C，如第1和2圖所示。根據一些實施例，隔離部件104自半導體基底102的上表面向下延伸，以界定出半導體基底102的主動區106A、106B、106C、106D(主動區106D未顯示於第2-16圖)。在一些實施例中，隔離部件104由氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、及/或前述之組合形成。在一些實施例中，透過圖案化製程(例如，微影製程和蝕刻製程)、沉積製程(例如，化學氣相沉積(chemical vapor deposition，CVD))、平坦化製程(例如，化學機械研磨(chemical mechanical polish，CMP))形成隔離部件104。

根據一些實施例，在半導體基底102的上表面之上形成多層結構的硬遮罩層，多層結構包含第一硬遮罩層108、第二硬遮罩層110、以及第三硬遮罩層112，如第2圖所示。在一些實施例中，多層結構的硬遮罩層將被圖案化為遮罩圖案，其定義出用於形成字元線的溝槽。

在一些實施例中，第一硬遮罩層108由氧化物形成，例如，由四乙氧基矽烷(tetraethylorthosilicate，TEOS)形成的氧化矽層。在一些實施例中，第二硬遮罩層110由富碳材料形成，例如，碳層。在一些實施例中，第三硬遮罩層112是氮化物層，例如氮化矽(SiN)或氮氧化矽(SiON)。在一些實施例中，透過沉積製程(例如，化學氣相沉積(CVD)、原子層沉積(atomic layer deposition，ALD)、及/或前述之組合)形成第一硬遮罩層108、第二硬遮罩層110、以及第三硬遮罩層112。

根據一些實施例，在第三硬遮罩層112上表面之上形成多個遮罩圖案114，如第2圖所示。根據一些實施例，這些遮罩圖案114排列於方向D1(第1圖)上，並且遮罩圖案114之間存在間隙120。根據一些實施例，這些遮罩圖案114在方向D2(第1圖)上延伸。在一些實施例中，遮罩圖案114由半導體材料(例如，多晶矽(polysilicon))形成。在一些實施例中，沉積半導體材料於第三硬遮罩層112之上，後續透過微影製程和蝕刻製程，形成遮罩圖案114。

根據一些實施例，沿著遮罩圖案114的側壁和上表面和第三硬遮罩層112的上表面形成順應層116，如第2圖所示。順應層116部分填充間隙120，如第2圖所示。在一些實施例中，順應層116由氧化物形成，例如氧化矽。在一些實施例中，順應層116由低溫化學氣相沉積製程(low-temperature CVD)形成。

根據一些實施例，在順應層116之上形成填充層118如第2圖所示。根據一些實施例，填充層118填入間隙120的剩餘部分中。在一些實施例中，填充層118由富碳材料形成，例如，旋塗碳(spin-on coating，SOC)。在一些實施例中，填充層118由旋轉塗佈製程形成。

根據一些實施例，對半導體記憶體結構100進行蝕刻步驟1000，移除順應層116上表面之上的填充層118，直到暴露出順應層116的上表面，如第3圖所示。剩餘的填充層118標示為填充層118’。在一些實施例中，蝕刻步驟1000是乾蝕刻，例如使用O₂ 及/或CO作為蝕刻劑。

根據一些實施例，對半導體記憶體結構100進行蝕刻步驟1050，移除順應層116未被填充層118’覆蓋的部分，直到暴露出第三硬遮罩層112的上表面，如第4圖所示。被剩餘的填充層118’覆蓋的順應層116稱為遮罩圖案116’。 在一些實施例中，蝕刻步驟1050是乾蝕刻，例如使用CF₄ 及/或CHF₃ 作為蝕刻劑。

根據一些實施例，蝕刻步驟1050產生一對溝槽122於間隙120的範圍內。根據一些實施例，這對溝槽122被填充層118’和遮罩圖案116’彼此隔開。

根據一些實施例，對半導體記憶體結構100進行蝕刻步驟1100，移除剩餘的填充層118’，直到暴露出遮罩圖案116’的上表面，如第5圖所示。在一些實施例中，蝕刻步驟1100是乾蝕刻，例如使用O₂ 作為蝕刻劑。根據一些實施例，遮罩圖案114與遮罩圖案116’共同稱為圖案化層119。在一些實施例中，遮罩圖案114與遮罩圖案116’沿著方向D1交替排列。在一些實施例中，遮罩圖案114的寬度大於遮罩圖案116’的寬度，並且遮罩圖案114的厚度大於遮罩圖案116’的厚度。

根據一些實施例，蝕刻步驟1100產生凹陷123於這對溝槽122之間的遮罩圖案116’上方，使得這對溝槽122透過凹陷123彼此連接。

根據一些實施例，使用圖案化層119，對半導體記憶體結構100進行蝕刻步驟1150，以依序蝕刻移除第三硬遮罩層112以及第二硬遮罩層110未被遮罩圖案114和116’覆蓋的部分，直到暴露出第一硬遮罩層108的上表面，如第6圖所示。在一些實施例中，蝕刻步驟1150是乾蝕刻，例如使用SF₆ 來蝕刻第三硬遮罩層112，以及使用O₂ 來蝕刻第二硬遮罩層110。此外，蝕刻步驟1150將溝槽122延伸至第三硬遮罩層112以及第二硬遮罩層110中，從而形成溝槽124。

根據一些實施例，圖案化層119的遮罩圖案114轉移至第三硬遮罩層112以及第二硬遮罩層110，使得第三硬遮罩層112形成遮罩圖案112A，而第二硬遮罩層110形成遮罩圖案110A。根據一些實施例，圖案化層119的遮罩圖案116’(第5圖)轉移至第三硬遮罩層112以及第二硬遮罩層110，使得第三硬遮罩層112形成遮罩圖案112B，而第二硬遮罩層110形成遮罩圖案110B。

在一些實施例中，在蝕刻步驟1150期間，圖案化層119的遮罩圖案116’大致上被完全消耗，使得遮罩圖案112B被凹蝕。因此，遮罩圖案112A的厚度D1大於遮罩圖案112B的厚度D2。在一些實施例中，厚度D2對厚度D1的比值範圍在約0.2至約0.4。

根據一些實施例，使用第二硬遮罩層110，對半導體記憶體結構100進行蝕刻步驟1200，以依序蝕刻移除第一硬遮罩層108以及半導體基底102未被遮罩圖案110A和110B覆蓋的部分，如第7圖所示。在一些實施例中，蝕刻步驟1200是乾蝕刻，例如使用CF₃ 作為蝕刻劑。

根據一些實施例，蝕刻步驟1200將溝槽124延伸至第一硬遮罩層108以及半導體基底102中，從而形成溝槽126，如第7圖所示。根據一些實施例，溝槽126將主動區106A-106D劃分為半導體區塊107₁ 、107₂ 、107₃ ，如第1和7圖所示。根據一些實施例，部分的溝槽126也延伸至隔離部件104中。例如，第1、7圖顯示部分的溝槽126通過隔離部件104B和104C。

根據一些實施例，第二硬遮罩層110的遮罩圖案110A轉移至第一硬遮罩層108，使得第一硬遮罩層108形成遮罩圖案108A。接著，根據一些實施例，第一硬遮罩層108的遮罩圖案108A轉移至半導體基底102，從而形成一個主動區106中的半導體區塊107₁ 和相鄰主動區106中的半導體區塊107₃ 。

根據一些實施例，第二硬遮罩層110的遮罩圖案110B轉移至第一硬遮罩層108，使得第一硬遮罩層108形成遮罩圖案108B。接著，根據一些實施例，第一硬遮罩層108的遮罩圖案108B轉移至半導體基底102，使得半導體基底102形成主動區106中的第二半導體區塊107₂ 。在一些實施例中，遮罩圖案108A與遮罩圖案108B沿著方向D1交替排列。

在一些實施例中，在蝕刻步驟1200期間，圖案化層119的遮罩圖案114和第三硬遮罩層112大致上被完全消耗，並且第二遮罩層110的遮罩圖案110B被凹蝕。凹蝕的遮罩圖案110B標示為遮罩圖案110B’。 在一些實施例中，遮罩圖案110A的厚度D3大於遮罩圖案110B’的厚度D4。在一些實施例中，厚度D4對厚度D3的比值範圍在約0.33至約0.5。

根據一些實施例，對半導體記憶體結構100進行蝕刻步驟1250，移除第二硬遮罩層110的遮罩圖案110B’，直到暴露出第一硬遮罩層108的遮罩圖案108B，如第8圖所示。在一些實施例中，蝕刻步驟1250是乾蝕刻，例如使用O₂ 作為蝕刻劑。

根據一些實施例，對半導體記憶體結構100進行蝕刻步驟1300，凹蝕第一硬遮罩層108的遮罩圖案108B，以薄化遮罩圖案108B，如第9圖所示。根據一些實施例，蝕刻步驟1300期間，遮罩圖案110A保護遮罩圖案108A，使得遮罩圖案108A未被薄化。凹蝕的遮罩圖案108B標示為遮罩圖案108B’。根據一些實施例，蝕刻步驟1300產生凹陷127於遮罩圖案108B’上方，使得這對溝槽126透過凹陷127彼此連接。在一些實施例中，蝕刻步驟1300是乾蝕刻，例如使用CF₄ 及/或CHF₃ 作為蝕刻劑。

根據一些實施例，對半導體記憶體結構100進行蝕刻步驟1350，移除第二硬遮罩層110的遮罩圖案110A，直到暴露出第一硬遮罩層108的遮罩圖案108A，如第10圖所示。在一些實施例中，蝕刻步驟1350是乾蝕刻，例如使用O₂ 作為蝕刻劑。在一些實施例中，遮罩圖案108A的厚度D5大於遮罩圖案108B’的厚度D6。在一些實施例中，厚度D6對厚度D5的比值範圍在約0.33至約0.5。

根據一些實施例，在溝槽126中形成多對字元線130，如第1和11圖所示。根據一些實施例，字元線130可稱為埋入式字元線(buried word line)。根據一些實施例，這些字元線130排列於方向D1(第1圖)上。根據一些實施例，這些字元線130在方向D2(第1圖)上延伸。根據一些實施例，在一個主動區106中，字元線130與半導體區塊107₁ 、107₂ 、107₃ 橫向地交替排列。

根據一些實施例，字元線130包含閘極介電層132、閘極襯層134、以及閘極電極136。根據一些實施例，閘極介電層132形成於半導體基底102和隔離部件104被溝槽126暴露出來的表面上。在一些實施例中，閘極介電層132由氧化矽、氮化矽、氮氧化矽、或高介電常數的介電材料形成。在一些實施例中，透過熱氧化、化學氣相沉積(CVD)、或原子層沉積(ALD)形成閘極介電層132。

根據一些實施例，閘極襯層134形成於閘極介電層132上。在一些實施例中，閘極襯層134由氮化鎢(WN)、氮化鈦(TiN)、或氮化鉭(TaN)形成。在一些實施例中，透過化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、或原子層沉積(ALD)形成閘極襯層134。

根據一些實施例，閘極電極136形成於閘極襯層134上。在一些實施例中，閘極電極136由導電材料形成，例如，多晶矽、金屬、或金屬氮化物。在一些實施例中，透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、或原子層沉積(ALD)形成閘極電極136。根據一些實施例，在沉積用於閘極介電層132、閘極襯層134和閘極電極136的材料之後，對閘極襯層134和閘極電極136進行回蝕，使得溝槽126的上部再次暴露出來，並且形成字元線130填充溝槽126的下部。

根據一些實施例，在半導體記憶體結構100上形成第一蓋層138，如第12圖所示。在一些實施例中，第一蓋層138由介電材料形成，例如氮化矽或氧化矽。在一些實施例中，第一蓋層138由具有高階梯覆蓋率(step coverage)或高保形性(conformity)的沉積製程形成，例如，原子層沉積(ALD)。根據一些實施例，第一蓋層138包含水平延伸部138A和138B、以及垂直延伸部138C。

根據一些實施例，第一蓋層138的垂直延伸部138C填入溝槽126的上部，並抵接下方的字元線130。根據一些實施例，第一蓋層138的水平延伸部具有交替的凸凹輪廓，橫向延伸於第一硬遮罩層108的遮罩圖案108A和108B’之上。根據一些實施例，第一蓋層138對應於遮罩圖案108A的部分稱為凸部138A，並且第一蓋層138對應於遮罩圖案108B的部分稱為凹部138B。根據一些實施例，凸部138A的上表面的水平高於凹部138B的上表面，使得兩個凸部138A與其間的凹部138B界定出開口142。

根據一些實施例，在第一蓋層138之上形成第二蓋層140，如第12圖所示。根據一些實施例，第二蓋層140順形於第一蓋層138的輪廓，使得第二蓋層140也具有交替的凸凹輪廓，橫向延伸於第一蓋層138之上。根據一些實施例，第二蓋層140包含凸部140A(對應於凸部138A)以及凹部140B(對應於凹部138B)。根據一些實施例，凸部140A的上表面的水平高於凹部140B的上表面。

在一些實施例中，第二蓋層140由介電材料形成，例如氮化矽、及/或氧化矽。在一些實施例中，第二蓋層140由具有相較於第一蓋層138較低階梯覆蓋率或較低保形性的沉積製程形成，例如，電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)製程形成。因此，凸部140A具有懸突(overhang)，使得兩個相鄰的凸部140A的上緣彼此靠近，而形成具有向上漸縮輪廓的空隙144於凸部140A之間。在一些實施例中，相鄰的凸部140A彼此合併，從而形成封閉的空隙144。

根據一些實施例，對半導體記憶體結構100進行蝕刻步驟1400，以形成接觸開口146，如第13圖所示。根據一些實施例，蝕刻步驟1400使用第二蓋層140的凸部140A作為蝕刻遮罩。蝕刻劑通過空隙144依序垂直地移除第二蓋層140的凹部140B、第一蓋層138的凹部138B、以及第一硬遮罩層108的遮罩圖案108B’，直到暴露出半導體基底102(即，半導體區塊107₂ )的上表面。在一些實施例中，接觸開口146暴露出的隔離部件104B的一部分和隔離部件104C的一部分。在一些實施例中，接觸開口146向下漸縮。在一些實施例中，蝕刻步驟1400是乾蝕刻，例如使用CF₄ 及/或CHF₃ 作為蝕刻劑。根據一些實施例，蝕刻步驟1400是自對準蝕刻步驟。也就是說，蝕刻步驟1400的進行不需要透過微影製程形成額外的遮罩元件(例如，圖案化光阻層)於半導體記憶體結構100之上。

根據一些實施例，在蝕刻步驟1400期間，第二蓋層140的凸部140A大致上被完全消耗，使得蝕刻劑橫向移除部分的第一蓋層138的凸部138A，從而在橫向和縱向上擴大空隙144成為接觸開口146。根據一些實施例，在蝕刻步驟1400之後，第一蓋層138的凸部138A保留在第一硬遮罩層108的遮罩圖案108A之上，並覆蓋遮罩圖案108A的側壁和上表面。

本發明實施例實現了自對準的接觸開口146，這是透過形成具有凸凹輪廓的蓋層138和140於具有厚度差異的遮罩圖案108A和108B’之上，使得蝕刻製程1400的進行不需要透過微影製程形成額外的遮罩。因此，可節省一道微影製程而提升半導體記憶體結構的製造效率，並且可避免微影製程的疊對偏移問題。

此外，可透過調整空隙144的形狀和尺寸來實現具有期望的關鍵尺寸的接觸開口146。在一些實施例中，空隙144的形狀和尺寸可透過調整遮罩圖案108B’和108A的厚度比值(D6/D5)，以及第一蓋層138和第二蓋層140所選用的沉積製程的沉積參數來調整。舉例而言，若厚度D6對厚度D5的比值太大，則空隙144的尺寸可能會太小，使得接觸開口146的關鍵尺寸偏小。相反地，若厚度D6對厚度D5的比值太小，使得空隙144的尺寸可能會太大，使得接觸開口146的關鍵尺寸偏大。

根據一些實施例，在接觸開口146中形成接觸插塞148，如第1和14圖所示。根據一些實施例，接觸插塞148通過第一蓋層138的凸部138A，落在半導體基底102的半導體區塊107₂ 上。根據一些實施例，摻雜區(例如，源極區或汲極區)形成於半導體區塊107₂ 的表面處，接觸插塞148與其接觸。根據一些實施例，接觸插塞148覆蓋隔離部件104B的一部分和隔離部件104B的一部分。在一些實施例中，由於用於接觸插塞148的接觸開口146並未透過微影製程形成，接觸插塞148可稱為自對準接觸插塞。由於避免了微影製程的疊對偏移問題，所以避免了接觸插塞148與後續形成的其他導電部件(例如，至半導體區塊107₁ 和107₃ 的接觸插塞)之間發生短路。

在一些實施例中，接觸插塞148由導電材料形成。例如多晶矽、金屬、或金屬氮化物。金屬可以是鎢(W)、鋁(Al)、銅(Cu)。金屬氮化物可以是氮化鎢(WN)、氮化鈦(TiN)、或氮化鉭(TaN)。在一些實施例中，接觸插塞148的形成透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、或原子層沉積(ALD)，後續進行平坦化製程(例如，化學機械研磨(CMP))。

在一些實施例中，第一蓋層138沿著遮罩圖案108A的上表面具有厚度D7，其範圍在約20奈米(nm)至約25奈米。在一些實施例中，遮罩圖案108A具有厚度D8，其範圍在約70奈米至約90奈米。在一些實施例中，厚度D7小於厚度D8。在一些實施例中，厚度D7對厚度D8的比值範圍在約0.25至約0.33。

根據一些實施例，對半導體記憶體結構100進行回蝕刻製程，以部分移除第一蓋層138的凸部138A和接觸插塞148，直到暴露出遮罩圖案108A，如第15圖所示，第一蓋層138(凸部138A和垂直延伸部138C)的剩餘部分標示為第一蓋層138R。根據一些實施例。在回蝕刻製程之後，接觸插塞148的上表面、第一蓋層138R的上表面、與遮罩圖案108A的上表面大致齊平。根據一些實施例。接觸插塞148的高度與遮罩圖案108A的高度大致相同。根據一些實施例，遮罩圖案108A作為回蝕刻製程的蝕刻停止層，因此可透過調整遮罩圖案108A的高度來形成具有期望高度的接觸插塞148。

根據一些實施例，形成位元線150於半導體記憶體結構100之上，如第1和16圖所示。在一些實施例中，位元線150形成於半導體基底102上方且沿著方向D1延伸(第1圖)。在一些實施例中，位元線150包含形成於接觸插塞148、第一蓋層138R和遮罩圖案108A之上的阻障層152、以及形成於阻障層152之上的導電層154。在一些實施例中，阻障層152由鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、及/或氮化鉭(TaN)形成。在一些實施例中，導電層154由鎢(W)、鋁(Al)、及/或銅(Cu)形成。在一些實施例中，形成位元線150可包含沉積製程和圖案化製程。

根據一些實施例，形成介電層156於位元線150之上，如第16圖所示。在一些實施例中，介電層156的材料是氮化矽、氧化矽、及/或氮氧化矽，並且由化學氣相沉積製程形成。

在一些實施例中，可形成額外的部件，例如，至半導體區塊107₁ 和107₃ 的接觸插塞、電容器的組件等，於半導體記憶體結構100之上，以製得半導體記憶體裝置。在一些實施例中，半導體記憶體裝置是動態隨機存取記憶體(DRAM)。

根據本發明實施例，半導體記憶體結構100包含半導體基底102的複數個主動區106，每一個主動區106包含半導體區塊107₁ 、107₂ 、107₃ 。半導體記憶體結構100還包含與半導體區塊107₁ 、107₂ 、107₃ 橫向地交替排列的字元線130。半導體記憶體結構100還包含覆蓋半導體區塊107₁ 和107₃ 的遮罩圖案108A。遮罩圖案108A還覆蓋部分的隔離部件104A、104B、104C。半導體記憶體結構100還包含第一蓋層138R位於遮罩圖案108A旁邊，並且延伸至半導體基底102中以抵接字元線130。半導體記憶體結構100還包含接觸插塞148，其埋至於第一蓋層138R中且落在半導體區塊107₂ 上。根據一些實施例，接觸插塞148的上表面、第一蓋層138R的上表面、與遮罩圖案108A的上表面大致齊平。半導體記憶體結構100還包含位元線150，其設置於接觸插塞148、第一蓋層138R和遮罩圖案108A之上，並透過接觸插塞148電性耦接至主動區106的半導體區塊107₂ 。根據一些實施例，位元線150直接接觸接觸插塞148、第一蓋層138R和遮罩圖案108A。

根據上述，本發明實施例提供具有自對準接觸插塞的半導體記憶體結構的形成方法。如此，避免了微影製程的疊對偏移問題，進而避免了接觸插塞與後續形成的其他導電部件(例如，至半導體區塊107₁ 和107₃ 的接觸插塞)之間發生短路。因此，提升了半導體記憶體裝置的可靠性和製造良率。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:半導體記憶體結構 102:半導體基底 104:隔離部件 104A:隔離部件 104B:隔離部件 104C:隔離部件 106A:主動區 106B:主動區 106C:主動區 107₁ :第一半導體區塊 107₂ :第二半導體區塊 107₃ :第三半導體區塊 108:第一硬遮罩 108A:遮罩圖案 108B:遮罩圖案 108B’:遮罩圖案 110:第二硬遮罩層 110A:遮罩圖案 110B:遮罩圖案 110B’:遮罩圖案 112:第三硬遮罩層 112A:遮罩圖案 112B:遮罩圖案 114:遮罩圖案 116:順應層 116’:遮罩圖案 118:填充層 118’:填充層 119:圖案化層 120:間隙 122:溝槽 123:凹陷 124:溝槽 126:溝槽 127:凹陷 130:字元線 132:閘極介電層 134:閘極襯層 136:閘極電極 138:第一蓋層 138A:凸部 138B:凹部 138C:垂直延伸部 138R:第一蓋層 140:第二蓋層 142:開口 144:空隙 146:接觸開口 148:接觸插塞 150:位元線 152:阻障層 154:導電層 156:介電層 1000:蝕刻步驟 1050:蝕刻步驟 1100:蝕刻步驟 1150:蝕刻步驟 1200:蝕刻步驟 1250:蝕刻步驟 1300:蝕刻步驟 1350:蝕刻步驟 1400:蝕刻步驟 D1:厚度 D2:厚度 D3:厚度 D4:厚度 D5:厚度 D6:厚度 D7:厚度 D8:厚度

讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下： 第1圖是根據本發明的一些實施例，繪示半導體記憶體結構的上視示意圖。 第2-16圖是根據本發明的一些實施例，繪示形成半導體記憶體結構在不同階段的剖面示意圖。

100:半導體記憶體結構

102:半導體基底

104A:隔離部件

104B:隔離部件

104C:隔離部件

106A:主動區

106B:主動區

106C:主動區

107₁ :第一半導體區塊

107₂ :第二半導體區塊

107₃ :第三半導體區塊

108A:遮罩圖案

130:字元線

132:閘極介電層

134:閘極襯層

136:閘極電極

138R:遮罩圖案

148:接觸插塞

150:位元線

152:阻障層

154:導電層

156:介電層

Claims (12)

1. 一種半導體記憶體結構的形成方法，包括：形成一硬遮罩層於一半導體基底之上；蝕刻該硬遮罩層以形成複數個第一遮罩圖案和複數個第二遮罩圖案；將該等第一遮罩圖案和該等第二遮罩圖案轉移至該半導體基底以形成多個半導體區塊；薄化該等第二遮罩圖案，其中在薄化該等第二遮罩圖案之後，該等第二遮罩圖案的厚度小於該等第一遮罩圖案的厚度；形成一第一蓋層橫向延伸於該等第一遮罩圖案和該等第二遮罩圖案之上；以及蝕刻該第一蓋層和該等第二遮罩圖案以形成複數個接觸開口。
2. 如請求項1之半導體記憶體結構的形成方法，更包括：形成一圖案化層於該硬遮罩層之上，其中該圖案化層包括複數個第三遮罩圖案和複數個第四遮罩圖案，其中該等第三遮罩圖案的厚度大於該等第四遮罩圖案的厚度，且該等第三遮罩圖案與該等第四遮罩圖案由不同材料形成。
3. 如請求項2之半導體記憶體結構的形成方法，其中形成該圖案化層的步驟包括：形成一半導體層於該硬遮罩層之上； 圖案化該半導體層，以形成該等第三遮罩圖案；形成一順應層沿著該等第三遮罩圖案和該硬遮罩層；形成一填充層於該等第三遮罩圖案之間的該順應層之上；移除該順應層未被該填充層覆蓋的部分；以及移除該填充層，從而留下該順應層作為該等第四遮罩圖案。
4. 如請求項1之半導體記憶體結構的形成方法，更包括：形成一字元線於該等半導體區塊之間的一溝槽的一下部，其中該第一蓋層形成以填入該溝槽的一上部。
5. 如請求項1之半導體記憶體結構的形成方法，其中該第一蓋層包括延伸於該等第一遮罩圖案和該等第二遮罩圖案之上的一水平延伸部，該水平延伸部具有交替的凸凹輪廓。
6. 如請求項5之半導體記憶體結構的形成方法，其中該第一蓋層的該水平延伸部具有對應於該等第一遮罩圖案的多個凸部以及對應於該等第二遮罩圖案的多個凹部。
7. 如請求項5之半導體記憶體結構的形成方法，更包括：形成一第二蓋層橫向延伸於該第一蓋層之上，其中該第二蓋層順形於該第一蓋層，以具有交替的凸凹輪廓，該第二蓋層具有對應於該等第一遮罩圖案的多個第二凸部，且該等第二凸部中之相鄰兩個的上緣彼此靠近以形成具有向上漸縮輪廓的一空隙，且其中蝕 刻該第一蓋層的步驟包括：蝕刻該第二蓋層以形成該接觸開口；以及形成一接觸插塞於該接觸開口中。
8. 如請求項7之半導體記憶體結構的形成方法，更包括：移除該第一蓋層高於該第一遮罩圖案的部分，以暴露出該第一遮罩圖案；以及形成一位元線於該第一遮罩圖案和該接觸插塞之上。
9. 一種半導體記憶體結構，包括：一半導體基底的一主動區，包括一第一半導體區塊；一字元線，設置於該半導體基底中相鄰該第一半導體區塊；一遮罩圖案，設置於該第一半導體區塊之上；以及一蓋層，設置於該遮罩圖案旁邊且設置於該半導體基底中以抵接該字元線，其中該蓋層的上表面與該遮罩圖案的上表面大致齊平，其中該主動區包含一第二半導體區塊，且該半導體記憶體結構，更包括：一接觸插塞，埋置於該蓋層中且設置於該第二半導體區塊之上。
10. 如請求項9之半導體記憶體結構，其中該遮罩圖案的上表面與該接觸插塞的上表面大致齊平。
11. 如請求項9之半導體記憶體結構，更包括： 一位元線，設置於該遮罩圖案、該蓋層和該接觸插塞之上。
12. 如請求項9之半導體記憶體結構，更包括：一隔離部件，設置於該半導體基底中，其中該字元線的一部分設置於該隔離部件中，其中該遮罩圖案覆蓋該隔離部件的一部分。

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