TWI717410B - 半導體結構、製造其的方法及製造密封環結構的方法 - Google Patents

半導體結構、製造其的方法及製造密封環結構的方法 Download PDF

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Abstract

本發明實施例提供一種製造半導體結構的方法。所述方 法包含在半導體主體上方形成虛設結構。所述方法進一步包含在所述半導體主體上方沉積層間電介質。所述方法進一步包含移除所述虛設結構的虛設材料以在所述層間電介質中形成開口。所述方法進一步包含以介電材料填充所述開口以形成介電結構。所述方法進一步包含在所述介電結構上方堆疊多個互連元件。

Description

半導體結構、製造其的方法及製造密封環結構 的方法
本發明是有關於一種製造半導體結構的方法。
在半導體製程中，在晶片上同時製造各自含有積體電路(integrated circuit，IC)的多個晶粒。也稱為保護環的密封環(seal ring)位於積體電路與切割線(scribe line)之間，以減小晶粒鋸切製程期間沿著切割線的在晶粒的內部部分上的應力的量值。密封環還充當阻擋層以用於保護晶粒內部部分的半導體結構免受濕氣降解、離子污染和靜電放電損壞。
在一些方法中，密封環由連接到經摻雜基底的互連的金屬線與通孔形成。在一些方法中，製造多個密封環以說明確保半導體裝置的性質在較長時間週期內的穩定性。在一些方法中，在密封環中形成橫向開口以切斷用於耦合密封環中的雜訊的路徑，所述雜訊不利地影響晶粒中的IC的性能。
根據本發明的一些實施例，一種製造半導體結構的方法包含在半導體主體上方形成虛設結構；在所述半導體主體上方沉積層間電介質；移除所述虛設結構的虛設材料以在所述層間電介質中形成開口；以介電材料填充所述開口以形成介電結構；以及在所述介電結構上方堆疊多個互連元件。
20:晶片
22:電路區域
24:密封環區域
100:方法
110、120、130、140、150、160、170:操作
200、300、400、500、600、700、800:半導體裝置
202、302、402:基底
204、304、404:半導體條帶
206:有效區
208、308、408、508、708:絕緣特徵
210A、210B:阱區
212、214A、214B:虛設結構
216:間隙壁
218、318、518、618、718:層間電介質
220A、220B:無效閘極結構
222:溝槽
222A:上部部分
222B:下部部分
224、824:介電結構
240、540、640:第一金屬間介電層
242、542、642:第二金屬間介電層
250、550、650、750A、750B:第一水平延伸密封環元件
252、552、652、752A、752B:第一垂直延伸密封環元件
254、554、654、754A、754B:第二水平延伸密封環元件
324、424、624、724:第三介電結構
326A、426A、626A、726A:第一介電結構
326B、426B、626B、726B:第二介電結構
524:介電結構
700A:第一密封環
700B:第二密封環
830:接觸特徵
850、854、858、862、866、870、874:水平延伸密封環元件
852、856、860、864、868、872:垂直延伸密封環元件
圖1為根據一個或多個實施例的製造包含密封環的半導體裝置的方法的流程圖。
圖2A為根據一個或多個實施例的具有密封環的半導體晶片的示意性平面圖。
圖2B到圖2F為根據一個或多個實施例的在各個製造階段沿著圖2A中的線A-A'取的橫截面圖。
圖3到圖8為根據一個或多個實施例的半導體裝置的橫截面圖。
應理解，以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述元件和佈置的特定實例以簡化本揭露。當然，這些只是實例且並不意欲為限制性的。例如， 在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸的實施例。為簡單及清楚起見，各種特徵可按不同比例任意繪製。另外，本揭露可能在各個實例中重複參考數位和/或字母。此重複是出於簡單和清楚的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。
另外，例如“在……下”、“在……下方”、“下部”、“在……上方”、“上部”及類似者的空間相對術語本文中為易於描述而使用，以描述如圖中所說明的一個元件或特徵與另一元件或特徵的關係。除圖中所描繪的定向以外，與空間相關的術語還意欲包涵在使用中的裝置或操作的不同定向。設備可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相關描述詞同樣可相應地進行解釋。
在積體電路(IC)的各層的製造期間沿著IC的周界形成密封環，各層的製造包含前段生產線(front end of line，FEoL)製程和後段生產線(back end of line，BEOL)製程。歸因於各種電子元件的集成密度的不斷改善，半導體行業已經歷連續的快速增長。歸因於高級技術中幾何結構的縮小，FEoL製程中的互連件放置得越來越接近且密度越來越高，從而導致密封環與IC之間的增強耦合效果。增強的耦合效果導致顯著的雜訊增大、信號延遲、邏輯錯誤，甚至是IC故障。密封環的隔離有助於防止用於耦合效 果的雜訊耦合路徑，由此改善IC性能。
在一些方法中，使用連續定義氧化層上聚合物邊緣(continuous poly on oxide definition edge，CPODE)圖案或定義氧化層上聚合物邊緣(PODE)圖案來通過移除虛設材料和半導體主體的一部分甚至是絕緣特徵的在虛設材料下方的一部分而形成溝槽。在至少一個實例中，術語“定義氧化層”界定鄰近於絕緣特徵的有效區(active region)。與其它方法相比，通過CPODE圖案形成的密封環佔用的晶片中的區域減小，同時具有減小的耦合效果。通過以介電材料填充溝槽而形成介電結構。不需要額外遮罩用於CPODE圖案或PODE圖案。在一些實施例中，在裝置的其它部分(例如電容器)中形成其它CPODE結構的同時形成介電結構。與形成其它CPODE結構同時形成介電結構有助於避免對額外遮罩的需要且降低製造成本。
介電結構形成於電路區域與切割線之間的密封環區域中。在一些實施例中，介電結構與兩個鄰接阱區或兩個鄰接標準胞(cell)之間的中線對準。在一些實施例中，介電結構位於兩個邊緣虛設結構之間。通過使用介電結構，與其它方法相比，因為雜訊耦合路徑歸因於不導電材料而被切斷，耦合效果得以減小。因為密封環仍提供適當保護功能、防止濕氣滲透、離子污染和切割程式期間產生的應力，因此製造品質得以維持。
圖1為根據一個或多個實施例的製造包含密封環的半導體裝置的方法100的流程圖。方法100包含操作110，其中在半導 體條帶上方形成虛設結構且沿著虛設結構的側壁形成間隙壁。在一些情況下，虛設結構稱為犧牲閘極結構。虛設結構包含虛設材料。也稱為半導體鰭片(semiconductor fin)的半導體條帶從基底延伸。在一些情況下，虛設結構直接形成於基底的頂表面上。在一些情況下，虛設結構形成於阱區的邊緣上。在至少一個實例中，虛設結構形成於有效區的邊緣上。
間隙壁在半導體條帶的頂表面上。間隙壁毗連虛設結構的側壁。在一些實施例中，間隙壁包含氧化矽、氮化矽或另一合適材料。舉例來說，在一些實施例中，間隙壁包含氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)結構。
圖2A為根據一個或多個實施例的具有密封環的半導體裝置的示意性平面圖。晶片20具有電路區域22和密封環區域24。電路區域22與密封環區域24共用共同工件，即基底。密封環區域24鄰近於電路區域22的邊緣。積體電路形成於電路區域22中且在密封環區域24的內側上。切割線(未繪示)在密封環區域24的外部上。
圖2B到圖2F為根據一個或多個實施例的在各個製造階段沿著圖2A中的線A-A'取的示意性橫截面圖。
圖2B為根據一個或多個實施例的在操作110之後的半導體裝置200的橫截面圖。半導體裝置200在密封環區域24中。在一些實施例中，半導體裝置200包含基底202和半導體條帶204。半導體條帶204從基底202延伸。在一些實施例中，基底202不 含半導體條帶204，且因此具有平面頂表面。在至少一個實施例中，基底202為矽基底。在一些實施例中，基底202為絕緣體上矽(silicon on insulator layer，SOI)基底或藍寶石上矽(silicon on sapphire，SOS)基底。基底202包含：合適元素半導體，例如鍺或金剛石；合適化合物半導體，例如碳化矽、氮化鎵、砷化鎵或磷化銦；或合適合金半導體，例如鍺化矽、矽錫、砷化鋁鎵(aluminum gallium arsenide)或磷化砷化鎵(gallium arsenide phosphide)。在一些實施例中，基底202與半導體條帶204是由相同材料製成。在一些實施例中，基底202與半導體條帶204是由不同材料製成。
基底202包含有效區206和絕緣特徵208。在一些實施例中，絕緣特徵208稱為隔離特徵或無效區(inactive region)。絕緣特徵為淺溝槽隔離(shallow trench isolation，STI)、場氧化物(field oxide，FOX)或其它合適電絕緣結構。絕緣特徵208電隔離有效區206與半導體條帶204的其它區域。在至少一個實例中，絕緣特徵208的形成包含微影製程、用以在半導體條帶204或基底202中形成溝槽的蝕刻製程，以及用於以一種或多種介電材料填充所述溝槽的沉積製程。在一些實施例中，絕緣特徵208的形成包含另一STI程式或矽局部氧化(local oxidation of silicon，LOCOS)。
有效區206在第一方向上在絕緣特徵208之間。半導體條帶204在垂直於包含第一方向的平面的第二方向上在絕緣特徵208之間。半導體條帶204的上部部分突出於絕緣特徵208之上。 在一些實施例中，在基底202不含半導體條帶204時，絕緣特徵208在基底202中，且絕緣特徵208的頂表面與基底202的頂表面實質上共面。在一些實施例中，有效區206包含安置在半導體條帶204或基底202中且鄰近於絕緣特徵208的第一阱區210A和第二阱區210B。阱區210A和210B的形成包含植入製程。在一些實施例中，有效區206包含單個阱區。在一些實施例中，有效區206不含任何阱區。虛設結構212、214A和214B在半導體條帶204的頂表面上。在一些情況下，在基底202不含半導體條帶204時，虛設結構212、214A和214B在基底202的頂表面上。在一些情況下，虛設結構212、214A和214B也稱為虛設閘極結構。虛設結構212、214A和214B至少部分地在有效區206上。虛設結構212完全在有效區206上。虛設結構214A和214B部分地在有效區206上且部分地在絕緣特徵208上。在一些實施例中，虛設結構214A和214B完全在絕緣特徵208上。在一些實施例中，虛設結構214A和214B完全在有效區206上。在有效區206包含第一阱區210A和第二阱區210B時，虛設結構212與第一阱區210A與第二阱區210B的介面處的中線實質上對準。間隙壁216沿著虛設結構212、214A和214B中的每一者的側壁。
在一些實施例中，半導體裝置200包含更多不同於虛設結構212、214A和214B的虛設結構，例如完全在絕緣特徵208上的虛設結構(未繪示)。虛設結構212在虛設結構214A與214B之間。在一些實施例中，一個或多個虛設結構在虛設結構212與 虛設結構214A和214B之間。在一些實施例中，此類額外虛設結構在後續製程中被閘電極替換。在一些實施例中，例如，在後閘極方法(gate-last methodology)中，虛設結構214A和214B可替換以形成邊緣閘極結構。在一些實施例中，虛設結構214A和214B並不充當閘電極，而是用以保護電晶體的邊緣。因為虛設結構214A和214B形成於有效區206的邊緣或胞的邊緣上，因此虛設結構214A和214B對應於擴散區上聚合物邊緣(poly-on-diffusion-edge，PODE)圖案。因為虛設結構212形成於兩個阱區的連接邊緣或兩個胞的共同邊緣上，因此虛設結構212對應於連續擴散區上聚合物邊緣(continuous poly-on-diffusion-edge，CPODE)圖案。舉例來說，虛設結構212在第一阱區210A和第二阱區210B上，且與兩個鄰接阱區的中線對準。在一些實施例中，虛設結構212從第一阱區210A與第二阱區210B的中線偏移。在積體電路(IC)佈局中，PODE圖案使用標記“PODE”示意性地指示，且CPODE圖案使用標記“CPODE”示意性地指示。在一些實施例中，PODE圖案與CPODE圖案是通過使用相同光罩而由相同材料形成，例如聚(多晶矽)圖案。在此類實施例中，聚合物圖案、PODE圖案與CPODE圖案形成於相同層中。在一些實施例中，PODE圖案與CPODE圖案形成於相同層中，但與聚合物圖案形成於不同層中。在一些實施例中，PODE圖案與聚合物圖案形成於相同層中，但與CPODE圖案形成於不同層中。在一些實施例中，PODE圖案和CPODE圖案在 標準胞佈局中與一個或多個電晶體合併以實現較高密度和較小拐角變化(corner variation)，例如對於放置在相同晶片上的不同位置處的晶片，由放置在相同晶片上的不同位置的胞的製程變化造成的遷移率變化。拐角變化是由製造過程中的不均勻性引起，其導致裝置在性能特性上具有變化。
在一些實施例中，虛設結構212、214A與214B是同時形成。在後閘極或“替換閘極”方法中，最初形成也稱為犧牲閘極結構的虛設結構212、214A和214B，執行與半導體裝置200相關聯的各種製程，且隨後移除虛設結構212、214A和214B的虛設材料且以一種或多種材料替換。在一些實施例中，虛設結構212、214A和214B包含閘極電介質和/或閘電極。
舉例來說，閘極電介質為二氧化矽。在一些情況下，二氧化矽為熱生長氧化物。在一些實施例中，閘極電介質為高介電常數(高k；HK)材料。高k介電材料的介電常數高於二氧化矽的介電常數。在一些實施例中，閘電極包含多晶矽(poly-Si)、多晶矽-鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、金屬和/或其它合適層。閘電極的形成包含沉積製程和後續蝕刻製程。在一些實施例中，虛設結構212、214A和214B進一步包含在閘電極上方的硬遮罩層。在一些實施例中，虛設結構212、214A和214B是以先閘極方法(gate-first methodology)或後閘極與先閘極方法的混合製程形成。
間隙壁216沿著虛設結構212、214A和214B的側壁。間 隙壁216包含介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽或其組合。在一些情況下，間隙壁216的形成包含含沉積和回蝕製程的程式。在各種實施例中，通過執行各向同性或各向異性蝕刻製程以形成D形、I形或L形間隙壁來對間隙壁216進行圖案化。
返回到圖1，方法100以操作120繼續，其中在虛設結構和間隙壁上方沉積層間電介質(ILD)。在一些實施例中，在沉積ILD之前在虛設結構和間隙壁上方沉積蝕刻終止層(etch stop layer)，例如接觸蝕刻終止層(contact etch stop layer，CESL)。蝕刻終止層包含氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽或另一合適材料。在一些實施例中，蝕刻終止層的形成包含沉積製程且接著為回蝕製程。蝕刻終止層是通過CVD、高密度電漿CVD(high density plasma CVD，HDP-CVD)、旋塗式塗布、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)和/或其它合適方法而沉積。之後，舉例來說，通過CVD、PVD、高密度電漿(high density plasma，HDP)、旋塗電介質(SOD)製程、其它合適製程和/或其組合來沉積ILD。在一些實施例中，沉積製程之後進行平坦化製程，例如化學機械拋光(chemical mechanical polishing，CMP)製程、蝕刻製程或另一合適製程。
圖2C為根據一個或多個實施例的在操作120之後的半導體裝置200的橫截面圖。在蝕刻終止層(未繪示)形成於虛設結 構212、214A和214B以及間隙壁216上方之後，在蝕刻終止層上方沉積層間電介質(ILD)218。在一些實施例中，層間電介質218包含絕緣材料，例如氧化矽、氮化矽、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、低k介電材料、TEOS、其它合適材料和/或其組合。在一些實施例中，層間電介質218經平坦化以與虛設結構212、214A和214B的頂表面共面。舉例來說，層間電介質218是通過使用化學機械平坦化(chemical mechanical planarization，CMP)移除層間電介質218的在虛設結構212、214A和214B以及電路區域22中的其它虛設閘極結構上方的部分而得以平坦化。在一些實施例中，應用CMP來移除在虛設結構212、214A和214B上方的蝕刻終止層以暴露閘電極或閘電極上方的硬遮罩層。在一些實施例中，使用CMP來移除閘電極上的硬遮罩層。在各種實施例中，使用其它平坦化技術，例如蝕刻製程。
返回到圖1，方法100以操作130繼續，其中從半導體條帶移除虛設材料。在一些實施例中，虛設材料為在第一有效區與第二有效區之間的共同虛設多晶矽。使用微影製程和蝕刻製程移除虛設結構的虛設材料。在微影製程期間，對應於CPODE圖案的虛設結構暴露，而其它虛設結構或閘極結構受遮罩層保護。在一些情況下，對應於PODE圖案的虛設結構與CPODE圖案同時暴露。執行蝕刻製程以移除閘極電介質和閘電極以暴露半導體條帶或基底的頂表面。在一些實施例中，使用與移除電路區域22中的 有效閘電極相同的製程來進行移除製程。在一些實施例中，移除虛設材料包括在後閘極方法中以有效閘極結構替換不同於對應於CPODE或PODE圖案的虛設結構的虛設結構。
接著以相同製程對電路區域22中的有效閘電極執行閘極替換製程。在一些實施例中，以一或多個層填充開口。舉例來說，通過使用熱氧化製程形成第一介電層。在一些情況下，通過沉積製程形成第一介電層。在一些實施例中，第二介電層形成於第一介電層上。在一些情況下，第二介電層包含高k介電材料。在一些實施例中，第二介電層具有U形狀或矩形形狀。在一些實施例中，導電層位於由第二介電層界定的腔體內。在一些情況下，導電層直接安置在第一介電層上。在至少一個實施例中，導電層為鎢。在一些實施例中，導電層包含例如鈦、鎳或鉭的不同材料，且具有適合於p型裝置或n型裝置的功函數(work function)。在閘極替換製程之後，虛設結構214A和214B形成為無效閘極結構220A和220B。
方法100以操作140繼續，其中移除半導體條帶的在虛設結構下方的一部分以形成溝槽。在一些實施例中，在基底不含半導體條帶(即基底具有平面頂表面)時，通過移除基底的在虛設結構下方的一部分而形成溝槽。使用一個或多個蝕刻製程移除虛設結構和下方的半導體條帶部分。在一些實施例中，用以在操作130中移除虛設結構的移除製程與用以在操作140中移除半導體條帶的一部分的移除製程為連續移除製程。在一些實施例中， 用以在操作130中移除虛設結構的移除製程與用以在操作140中移除半導體條帶的一部分的移除製程為單獨的移除製程。溝槽對應於CPODE圖案。在一些實施例中，溝槽分離兩個鄰接有效區。在一些實施例中，溝槽在兩個鄰接標準胞之間。溝槽延伸穿過兩個鄰接有效區的至少鄰接的兩個阱區，即溝槽的底表面在鄰接的兩個阱阱區的底表面下方。溝槽的形成包含蝕刻製程。在蝕刻製程期間，移除基底的至少一部分以在相鄰有效區之間界定溝槽。在一些實施例中，此類蝕刻製程稱為過蝕刻(over-etching)。
圖2D為根據一個或多個實施例的在操作140之後的半導體裝置200的橫截面圖。圖2D為在後閘極製程期間的橫截面圖，其中移除虛設結構214A和214B以待用無效閘極結構220A和220B替換。從虛設結構214A和214B移除閘電極和閘極電介質，從而在層間電介質218中產生開口(未繪示)。開口在間隙壁216之間。從虛設結構214A和214B移除閘電極和閘極電介質包含微影製程和蝕刻製程。蝕刻製程包含通過使用例如NH4OH、稀HF和/或其它合適蝕刻劑的溶液的濕式蝕刻或通過使用例如氟基和/或氯基蝕刻劑的氣體的乾式蝕刻。在一些實施例中，閘極電介質保持在開口中，且僅移除閘電極。舉例來說，閘極電介質為高k介電材料，例如HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2和/或其它合適材料。在至少一個實施例中，在移除閘電極之後隨後通過使用緩衝氧化物蝕刻劑(buffered oxide etchant，BOE)從開口移除閘極電介質。
溝槽222包含上部部分222A和下部部分222B。上部部分222A在半導體條帶204的頂表面上方，且下部部分222B在半導體條帶204的頂表面下方。上部部分222A類似於通過移除虛設結構214A和214B而形成的開口。在一些實施例中，上部部分222A與通過移除虛設結構214A和214B而形成的開口的形成同時形成。在一些實施例中，不移除虛設結構214A和214B。在一些實施例中，依序地通過移除虛設結構214A和214B而形成開口和形成上部部分222A。下部部分222B與上部部分222A對準。在一些實施例中，上部部分222A和下部部分222B是通過單個蝕刻製程形成。在一些實施例中，上部部分222A與下部部分222B是通過多個蝕刻製程形成。舉例來說，通過與通過移除虛設結構214A和214B形成的開口相同的程式移除上部部分222A，且通過利用電漿源和蝕刻劑氣體的後續乾式蝕刻移除下部部分222B。在一些實施例中，電漿源為電感耦合電漿(inductively coupled plasma，ICP)、變壓器耦合電漿(transformer coupled plasma，TCP)、電子迴旋共振(electron cyclotron resonance，ECR)、反應性離子蝕刻(reactive ion etch，RIE)和/或其它合適技術。在至少一個實施例中，溝槽222將一個有效區分離成兩個有效區。為減小或防止兩個有效區之間的漏電流，溝槽222延伸到等於或大於阱區的深度的深度。
再次返回到圖1，方法100以操作150繼續，其中以介電材料填充溝槽以形成介電結構。在一些實施例中，以多於一種介電材料填充溝槽。介電結構具有實質上等於其它非功能性邊緣虛 設結構或功能性閘電極的閘極長度的寬度。介電結構的形成包含沉積製程。在一些實施例中，使用平坦化或蝕刻製程來移除在介電材料的形成期間沉積的過剩材料。
圖2E為根據一個或多個實施例的在操作150之後的半導體裝置200的橫截面圖。以介電材料填充溝槽222以形成介電結構224。在一些實施例中，介電材料為氮化矽。在一些實施例中，介電材料為碳化矽。在一些實施例中，介電材料為高k介電材料。介電結構224的頂表面與無效閘極結構(又稱為邊緣虛設結構)220A和220B的頂表面實質上共面或與電路區域22中的有效閘電極的頂表面實質上共面。在一些實施例中，介電結構224的頂表面高於有效閘電極的頂表面。在一些實施例中，介電結構224的寬度與無效閘極結構(又稱為邊緣虛設結構)220A和220B或其它有效閘電極中的至少一者的閘極長度實質上相同。取決於半導體裝置200的製程結點(process node)，介電結構224的寬度範圍從約40埃(Å)到約200Å。舉例來說，介電結構224的寬度範圍從約60Å到到約100Å。在一些情況下，如果介電結構224的寬度過厚，那麼密封環區域24將增大。在一些實施例中，介電結構224包含多個結構。舉例來說，介電結構224包含氧化物-氮化物-氧化物結構(ONO)。在一些實施例中，溝槽222的上部部分222A以一種介電材料填充，且溝槽222的下部部分222B以不同介電材料填充。介電結構224是通過使用例如CVD、PVD、ALD、其它合適製程或其組合的沉積製程形成。在一些實施例中，使用 第一形成製程來填充上部部分222A，且使用不同形成製程來填充下部部分222B。在一些實施例中，一個或多個介電結構形成於無效閘極結構(又稱為邊緣虛設結構)220A與220B之間。在一些實施例中，虛設結構214A和214B能夠在形成介電結構224之後加以替換。
與不使用介電材料來形成密封環結構的其它方法相比，介電結構224切斷雜訊路徑且減小耦合效果。此外，與不使用CPODE層來形成密封環結構的其它方法相比，因為通過連同形成電晶體或電容器來形成介電結構224省略了額外光罩和製造製程，介電結構224減小製造成本。同時，與使用不同方法形成的其它裝置相比，因為介電結構224在溝槽222內，因此減小或完全避免了在製造介電結構224期間的未對準風險。
返回到圖1，方法100以操作160繼續，其中在介電結構上方堆疊金屬間介電(IMD)層。IMD層從電路區域22中的金屬間介電層延伸。在一些實施例中，第二蝕刻終止層沉積在層間電介質上方，且介面層沉積在第二蝕刻終止層上方。第二蝕刻終止層包含氮化矽、氮氧化矽、碳化矽、碳氧化矽或其它合適材料。第二蝕刻終止層的形成包含通過CVD、濺鍍或其它合適製程進行的沉積製程。金屬間介電層包含介電常數通常低於3的低k介電材料或介電常數通常低於2.6的極低k(extreme low-k，ELK)介電材料。在一些實施例中，硬遮罩層或接觸特徵形成於介電結構與第二蝕刻終止層之間。金屬間介電層形成於介面層上方。在一 些實施例中，金屬間介電層是由與層間電介質相同的介電材料或不同的介電材料製成。第二蝕刻終止層具有與金屬間介電層不同的蝕刻選擇性。
在操作170中，在金屬間介電層中形成延伸密封環元件。以反復方式執行操作160與操作170，直到在電路區域22中完成IC製程。延伸密封環元件包含水平延伸密封環(horizontally extending seal ring，HESR)元件和垂直延伸密封環(vertically extending seal ring，VESR)元件。水平延伸密封環元件對應於電路區域22中的互連元件的金屬線，且垂直延伸密封環元件對應於電路區域22中的互連元件的通孔插塞。延伸密封環元件是由導電材料或不導電材料製成。在延伸密封環是由導電材料製成時，材料的形成包含類似於電路區域22中的金屬線和通孔插塞的典型BEoL製程。在延伸密封環是由不導電材料製成時，材料的形成包含微影製程、蝕刻製程和沉積製程。在一些實施例中，為與金屬間介電層相區分，不導電材料也稱為子介電結構。
圖2F為根據一個或多個實施例的在操作170之後的半導體裝置200的橫截面圖。第一金屬間介電層240沉積於介電結構224和層間電介質218上方。第一水平延伸密封環元件250形成於第一金屬間介電層240中。第一水平延伸密封環元件250是使用單鑲嵌製程(single damascene process)而由導電材料形成。在一些實施例中，第一水平延伸密封環元件250是使用雙重鑲嵌製程(dual damascene process)而連同下伏導電特徵一起形成。多個 金屬結構中的每一金屬結構和多個通孔結構中的每一通孔結構包含銅、銅合金、鎢、鋁、金或另一合適材料中的至少一者。
在形成第一水平延伸密封環元件250之後，第二金屬間介電層242沉積在第一金屬間介電層240和第一水平延伸密封環元件250上方。第一垂直延伸密封環元件252和第二水平延伸密封環元件254形成於第二金屬間介電層242中。在一些實施例中，多個第一垂直延伸密封環元件252形成於第二金屬間介電層242中。第一垂直延伸密封環元件252和第二水平延伸密封環元件254是使用鑲嵌製程而由導電材料形成。多個金屬結構中的每一金屬結構和多個通孔結構中的每一通孔結構包含銅、銅合金、鎢、鋁、金或另一合適材料中的至少一者。在較接近於基底的位置處以不導電材料形成水平延伸密封環元件或垂直延伸密封環元件將對耦合效果具有更顯著的影響。在一些實施例中，最接近於基底的水平延伸密封環元件(即M0層中的水平延伸密封環元件)是以不導電材料形成。在一些實施例中，最接近於基底的垂直延伸密封環元件(即V0層中的垂直延伸密封環元件)是以不導電材料形成。在一些實施例中，第一水平延伸密封環元件250、第一垂直延伸密封環元件252或第二水平延伸密封環元件254中的至少一者是由例如氮化矽的不導電材料製成。舉例來說，在一些實施例中，第一水平延伸密封環元件250不導電；第一垂直延伸密封環元件252不導電；且第二水平延伸密封環元件254導電。在一些實施例中，半導體裝置200進一步以交替方式包含多個水平延伸密封環元件 和多個垂直延伸密封環元件。在一些實施例中，應用光罩以在處理電路區域22期間保護密封環區域24。在一些實施例中，應用光罩以在處理密封環區域24期間保護電路區域22。在一些實施例中，使用相同光罩來同時處理電路區域22與密封環區域24。減少製程中使用的遮罩的數目有助於降低製造成本。
在一些實施例中，通過微影製程形成在電路區域22上方的第一硬遮罩層。在一些實施例中，第一硬遮罩層為經圖案化光致抗蝕劑層。在密封環區域24中，通過蝕刻穿過第一金屬間介電層240而形成用於第一水平延伸密封環元件250的溝槽開口。在一些實施例中，通過例如反應性離子蝕刻(RIE)製程的電漿輔助製程形成溝槽開口。在一些實施例中，在第一金屬間介電層240下方和層間電介質218上方形成蝕刻終止層(未繪示)。在一些實施例中，蝕刻終止層具有對於第一金屬間介電層240的高蝕刻選擇性，且包含氮化矽、碳化矽或氮氧化矽。例如氮化矽的介電材料沉積在溝槽開口中以形成第一水平延伸密封環元件250。在一些實施例中，沉積製程包含化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沉積(PVD)、高密度電漿(HDP)沉積、旋塗沉積(SOD)、其它合適製程和/或其組合。第一硬遮罩層從電路區域22移除，且金屬結構通過微影製程、蝕刻製程和形成製程(例如鍍敷、PVD、濺鍍或另一合適製程)而形成於電路區域22中。在一些實施例中，形成晶種層和例如銅的導電材料，直到導電材料的頂表面高於第一金屬間介電層240的頂表面。在 一些實施例中，擴散阻擋層形成於晶種層與導電材料之間。在一些實施例中，擴散阻擋層包含鈦、氮化鈦、鉭、氮化鉭及其組合。在一些實施例中，執行CMP製程以在形成導電材料之後移除第一金屬間介電層240上方的過剩導電材料部分。或者，在電路區域22中形成第一水平延伸密封環元件250與形成導電材料的次序可調換。
在一些實施例中，通過微影製程界定電路區域22上方的第二硬遮罩層。類似於雙重鑲嵌製程，通過溝槽優先或通孔優先方法形成第一垂直延伸密封環元件252和第二水平延伸密封環元件254。在一些實施例中，穿過第二金屬間介電層242形成用於第一垂直延伸密封環元件252的第一開口。在一些實施例中，通過例如RIE製程的電漿輔助製程形成第一開口。在一些實施例中，蝕刻終止層在第二金屬間介電層242與第一金屬間介電層240之間。在一些實施例中，蝕刻終止層具有對於第一金屬間介電層240的高蝕刻選擇性，且包含氮化矽、碳化矽或氮氧化矽。通過蝕刻第二金屬間介電層242而形成用於第二水平延伸密封環元件254的第二開口。在一些實施例中，蝕刻製程包含RIE製程，且在第二金屬間介電層242的上部部分上停止。第二開口與整個第一開口重疊，且第二開口的底表面在第一開口的底表面上方。在一些實施例中，第二開口也稱為溝槽。在一些實施例中，第二開口與多個第一開口重疊且環繞多個第一開口。介電材料經沉積且填充第一開口和第二開口以形成第一垂直延伸密封環元件252和第二 水平延伸密封環元件254。類似於第一水平延伸密封環元件250，第一垂直延伸密封環元件252和第二水平延伸密封環元件254的沉積製程包含CVD、PVD、HDP、SOD、其它合適製程和/或其組合。從電路區域22移除第二硬遮罩層，且通孔插塞和金屬結構通過雙重鑲嵌製程形成於電路區域22中。或者，在電路區域22中形成第一垂直延伸密封環元件252和第二水平延伸密封環254與形成導電材料的次序可調換。
圖3為根據一個或多個實施例的半導體裝置300的示意圖。半導體裝置300類似於半導體裝置200，相同元件具有增大100的相同參考數位。半導體裝置300包含基底302與層間電介質318。半導體裝置300包含第一介電結構326A、第二介電結構326B和第三介電結構324。第一介電結構326A和第二介電結構326B對應於PODE圖案，而第三介電結構324對應於CPODE圖案。在第一介電結構326A或第二介電結構326B中，半導體條帶304的一部分和下方的絕緣特徵308的一部分被移除。在一些實施例中，第一介電結構326A、第二介電結構326B和第三介電結構324是由相同介電材料(例如，氮化矽)製成。在一些實施例中，第一介電結構326A或第二介電結構326B中的至少一者是由與第三介電結構324不同的介電材料製成。第一介電結構326A、第二介電結構326B和第三介電結構324的底表面彼此共面。在一些實施例中，第一介電結構326A、第二介電結構326B和第三介電結構324的底表面不共面。
圖4為根據一個或多個實施例的半導體裝置400的示意圖。半導體裝置400類似於半導體裝置300，相同元件具有增大100的相同參考數位。半導體裝置400包含基底402。半導體裝置400包含第一介電結構426A、第二介電結構426B和第三介電結構424。與第一介電結構326A、第二介電結構326B和第三介電結構324相比，第三介電結構424形成於半導體條帶404的頂表面上，且第一介電結構426A和第二介電結構426B部分地形成於半導體條帶404的頂表面和絕緣特徵408的頂表面上。與半導體裝置300相比，不在半導體裝置400中形成延伸到半導體條帶404中的溝槽。
圖5為根據一個或多個實施例的半導體裝置500的示意圖。半導體裝置500類似於半導體裝置200，相同元件具有增大300的相同參考數位。半導體裝置500包括絕緣特徵508與層間電介質(ILD)518。半導體裝置500包含介電結構524、在第一金屬間介電層540中的第一水平延伸密封環元件550，以及在第二金屬間介電層542中的第一垂直延伸密封環元件552和第二水平延伸密封環元件554。與半導體裝置200中的第一垂直延伸密封環元件252相比，第一垂直延伸密封環元件552具有連續條形形狀，從而形成沿著內部IC延伸的閉環密封環。
半導體裝置500包含用於第一水平延伸密封環元件550、第一垂直延伸密封環元件552和第二水平延伸密封環元件554中的每一者的導電材料。在一些實施例中，第一水平延伸密封 環元件550、第一垂直延伸密封環元件552或第二水平延伸密封環元件554中的至少一者的材料以例如氮化矽的介電材料替換。與將導電材料用作水平延伸密封環元件和垂直延伸密封環元件的其它方法相比，氮化矽有助於進一步隔離密封環，由此降低耦合效果且增強IC性能。在一些實施例中，介電材料為不同於周圍金屬間介電層的材料。
圖6為根據一個或多個實施例的半導體裝置600的示意圖。半導體裝置600類似於半導體裝置400，相同元件具有增大200的相同參考數位。半導體裝置600包括層間電介質(ILD)618。半導體裝置600包含第一介電結構626A、第二介電結構626B、第三介電結構624、第一水平延伸密封環元件650、第一垂直延伸密封環元件652、第二水平延伸密封環元件654、第一金屬間介電層640和第二金屬間介電層642。與半導體裝置400中的第一水平延伸密封環元件450相比，第一水平延伸密封環元件650接觸第一介電結構626A、第二介電結構626B和第三介電結構624。在一些實施例中，第一垂直延伸密封環元件652具有連續條形形狀，位於第一水平延伸密封環元件650上以形成閉環密封環結構。在一些實施例中，第一水平延伸密封環元件650、第一垂直延伸密封環元件652和第二水平延伸密封環元件654中的至少一者由介電材料(例如，氮化矽)製成。
半導體裝置600包含用於第一水平延伸密封環元件650、第一垂直延伸密封環元件652和第二水平延伸密封環元件 654中的每一者的導電材料。在一些實施例中，第一水平延伸密封環元件650、第一垂直延伸密封環元件652或第二水平延伸密封環元件654中的至少一者的材料由介電材料(例如氮化矽)替換。
圖7為根據一個或多個實施例的半導體裝置700的示意圖。半導體裝置700類似於半導體裝置600，相同元件具有增大100的相同參考數位。半導體裝置700包括絕緣特徵708與層間電介質718。半導體裝置700包含第一介電結構726A、第二介電結構726B和第三介電結構724。半導體裝置700進一步具有第一密封環700A和第二密封環700B。舉例來說，第一密封環700A包含第一水平延伸密封環元件750A、第一垂直延伸密封環元件752A和第二水平延伸密封環元件754A。第一水平延伸密封環元件750A在第一介電結構726A上。第二密封環700B包含第一水平延伸密封環元件750B、第一垂直延伸密封環元件752B和第二水平延伸密封環元件754B。第一水平延伸密封環元件750B接觸第二介電結構726B和第三介電結構724。在一些實施例中，第一垂直延伸密封環元件752A或752B具有連續條形形狀，位於第一水平延伸密封環元件750A或第一水平延伸密封環元件750B上。在一些實施例中，第一密封環700A與第二密封環700B隔離。
半導體裝置700包含用於第一水平延伸密封環元件750A、750B、第一垂直延伸密封環元件752A、752B和第二水平延伸密封環元件754A、754B中的每一者的導電材料。在一些實施例中，第一水平延伸密封環元件750A、750B、第一垂直延伸密封 環元件752A、752B或第二水平延伸密封環元件754A、754B中的至少一者的材料由介電材料(例如氮化矽)替換。
圖8為根據一個或多個實施例的半導體裝置800的示意圖。半導體裝置800類似於半導體裝置200，相同元件具有增大700的相同參考數位。半導體裝置800為典型1P7M(一種聚合物七種金屬)密封環結構。在一些實施例中，半導體裝置800具有其它互連方案，例如1P8M或2P5M或其它合適佈置。半導體裝置800包含介電結構824、接觸特徵(或硬遮罩)830、多個水平延伸密封環元件850、854、858、862、866、870、874和多個垂直延伸密封環元件852、856、860、864、868、872。在一些實施例中，多個水平延伸密封環元件850、854、858、862、866、870、874和多個垂直延伸密封環元件852、856、860、864、868、872中的至少一者是由介電材料製成。在一些實施例中，多個水平延伸密封環元件850、854、858、862、866、870、874中的僅一者是由導電材料製成。在一些情況下，最頂端水平延伸密封環元件874為接地。在一些實施例中，多個水平延伸密封環元件850、854、858、862、866、870、874中的每一水平延伸密封環元件和多個垂直延伸密封環元件852、856、860、864、868、872中的每一垂直延伸密封環元件是由介電材料製成。
在一些實施例中，多個水平延伸密封環850、854、858、862、866、870、874中的至少一個水平延伸密封環或多個垂直延伸密封環元件852、856、860、864、868、872中的至少一個垂直 延伸密封環是通過重複上文所描述的雙重鑲嵌製程而形成。在一些實施例中，多個水平延伸密封環850、854、858、862、866、870、874中的至少一個水平延伸密封環或多個垂直延伸密封環元件852、856、860、864、868、872中的至少一個垂直延伸密封環是在電路區域22中形成最頂端金屬層之後同時形成。在一些實施例中，通過蝕刻或鑽到金屬間介電層中而形成深開口。接著以介電材料填充深開口。在一些實施例中，填充製程包含PVD、CVD、HDP沉積、SOD或另一合適製程。深開口外部的介電材料經平坦化以移除過剩介電材料。使用深開口製程避免使用不同遮罩用於形成電路區域22和密封環區域24中的元件；且因此，與其它技術相比有助於降低製造成本。
半導體裝置800包含用於第一水平延伸密封環元件850、第一垂直延伸密封環元件852和第二水平延伸密封環元件854中的每一者的導電材料。在一些實施例中，第一水平延伸密封環元件850、第一垂直延伸密封環元件852或第二水平延伸密封環元件854中的至少一者的材料由介電材料(例如氮化矽)替換。
半導體裝置200到800可經受進一步進行製程以完成製造。舉例來說，第一鈍化層(first passivation layer)形成於最頂端金屬間介電層上，且第二鈍化層形成於第一鈍化層上。在一些實施例中，第一鈍化層和第二鈍化層是由氧化物、氮化物及其組合形成。半導體裝置200到800進一步包含在最頂端金屬層上方且物理上連接到最頂端金屬層的鋁環(或者稱為鋁墊或墊環)。鋁 環可包括在第一鈍化層上方的部分和穿透到第一鈍化層中的部分。鋁環與形成在半導體裝置200到800的頂表面上暴露的接合墊(未繪示)同時形成。
此描述的一個方面涉及一種製造半導體結構的方法。所述方法包含在半導體主體上方形成虛設結構、在半導體主體上方沉積層間電介質(ILD)、移除所述虛設結構以在層間電介質中形成開口、以介電材料填充所述開口以形成介電結構，以及在介電結構上方堆疊多個互連元件。
此描述的另一方面涉及一種製造環結構的方法。所述方法包含：在半導體條帶上方形成中心虛設結構、第一邊緣虛設結構和第二邊緣虛設結構；移除所述第一邊緣虛設結構的虛設材料以及所述半導體條帶的一部分和絕緣特徵的由所述第一邊緣虛設結構界定的一部分以形成第一溝槽；移除所述第二邊緣虛設結構的虛設材料以及所述半導體條帶的一部分和所述絕緣特徵的由所述第二邊緣虛設結構界定的一部分以形成第二溝槽；移除所述中心虛設結構的虛設材料和所述半導體條帶的由所述中心虛設結構界定的一部分以形成第三溝槽；以及以介電材料填充所述第一溝槽、所述第二溝槽和所述第三溝槽以形成第一介電結構、第二介電結構和第三介電結構。所述中心虛設結構在所述第一邊緣虛設結構與所述第二邊緣虛設結構之間。
此描述的再一方面涉及一種半導體結構。所述半導體結構包含在密封環區域中的半導體條帶以及延伸到所述半導體條帶 中的介電結構。多個金屬結構和多個通孔結構堆疊在所述介電結構上方以形成密封環結構。
在本發明實施例中，其中所述介電結構與所述介電結構上的所述多個互連元件形成密封環。
在本發明實施例中，進一步包括：移除所述半導體主體的由所述開口界定的一部分以形成溝槽；以及以所述介電材料填充所述溝槽。
在本發明實施例中，其中移除所述半導體主體的所述部分包括在單個蝕刻製程中移除所述半導體主體的所述部分與所述虛設材料。
在本發明實施例中，其中移除所述半導體主體的一部分包括在所述溝槽的對置側隔離出第一阱區和第二阱區。
在本發明實施例中，其中移除所述虛設材料以形成所述開口包括形成寬度從約40埃(Å)到約200Å的所述開口。
在本發明實施例中，進一步包括：以第二介電材料替換所述多個互連元件中在所述介電結構正上方的至少一個互連元件。
在本發明實施例中，進一步包括：使所述多個互連元件的最頂端導電層中的導電結構接地。
在本發明實施例中，進一步包括：以交替方式在所述第一介電結構、所述第二介電結構和所述第三介電結構上方堆疊多個金屬結構和多個通孔結構。
在本發明實施例中，進一步包括：在所述第一介電結構、所述第二介電結構和所述第三介電結構上方堆疊多個子介電結構，其中所述多個子介電結構對應於互連製程中的多個金屬結構和多個通孔結構。
在本發明實施例中，進一步包括：在所述第一介電結構上方堆疊第一組金屬結構和通孔結構；以及在所述第二介電結構和所述第三介電結構上方堆疊第二組金屬結構和通孔結構，其中所述第一組金屬結構和通孔結構與所述第二組金屬結構和通孔結構隔離。
在本發明實施例中，進一步包括：以交替方式在所述第一介電結構、所述第二介電結構和所述第三介電結構上方堆疊多個金屬結構和多個子介電結構。
在本發明實施例中，其中移除所述中心虛設結構的所述虛設材料和所述半導體條帶的由所述中心虛設結構界定的所述部分包括形成寬度範圍在約60埃(Å)到約100Å的所述第三溝槽。
在本發明實施例中，其中所述介電結構包含氮化矽。
在本發明實施例中，進一步包括：第一邊緣介電結構，其延伸到所述半導體條帶和絕緣特徵中；以及第二邊緣介電結構，其延伸到所述半導體條帶和所述絕緣特徵中，其中所述介電結構在所述第一邊緣介電結構與所述第二邊緣介電結構之間。
在本發明實施例中，其中所述介電結構對應於連續定義氧化層上聚合物(CPODE)圖案，且所述第一邊緣介電結構和所 述第二邊緣介電結構對應於定義氧化層上聚合物(PODE)圖案。
在本發明實施例中，其中所述第三介電結構的頂表面與電路區域中的有效閘電極的頂表面共面。
在本發明實施例中，進一步包括：在所述介電結構上方的多個金屬間介電層，其中所述多個金屬結構和所述多個通孔結構在所述多個金屬間介電層中，且至少一個金屬間介電層具有氮化矽結構以形成所述密封環結構。
雖然已詳細地描述了諸實施例及其優點，但應理解，可在不脫離如所附權利要求書所界定的實施例的精神和範圍的情況下在本文中做出各種改變、替代和更改。此外，本申請案的範圍不既定限於本說明書中描述的製程、機器、製品和物質組成、手段、方法、操作及步驟的特定實施例。如所屬領域的一般技術人員將易於從本發明而瞭解，可根據本揭露利用執行與本文中所描述的對應實施例實質上相同的功能或實現與所述對應實施例實質上相同的結果的當前現有或稍後待開發的製程、機器、製品、物質組成、手段、方法、操作或步驟。因此，所附權利要求書既定在其範圍內包含這些製程、機器、製品、物質組成、手段、方法、操作或步驟。此外，每一權利要求構成單獨的實施例，且各種權利要求和實施例的組合在本揭露的範圍內。
100:方法
110、120、130、140、150、160、170:操作

Claims (10)

  1. 一種製造半導體結構的方法，所述方法包括：在半導體主體上方形成多個虛設結構；在所述半導體主體上方沉積層間電介質；蝕刻所述多個虛設結構中的第一虛設結構，其中所述第一虛設結構的所述蝕刻包括移除所述半導體主體的在所述第一虛設結構下方的第一部分，以定義由所述層間電介質延伸至所述半導體主體中的第一開口；以第一介電材料填充所述第一開口；以及在所述第一介電材料上方堆疊多個互連元件，其中所述多個互連元件中的每一個互連元件包埋於金屬間介電層中，且所述多個互連元件中的至少一個互連元件包括與所述第一介電材料不同的第二介電材料。
  2. 如申請專利範圍第1項所述的方法，還包括：蝕刻所述多個虛設結構中的第二虛設結構以定義第二開口，其中所述第二開口至少位於所述層間電介質中。
  3. 如申請專利範圍第1項所述的方法，其中所述第二虛設結構的所述蝕刻與所述第一虛設結構的所述蝕刻同時進行。
  4. 一種製造密封環結構的方法，包括：在半導體條帶上方形成中心虛設結構、第一邊緣虛設結構和第二邊緣虛設結構，其中所述中心虛設結構在所述第一邊緣虛設結構與所述第二邊緣虛設結構之間； 移除所述第一邊緣虛設結構的虛設材料以及所述半導體條帶的一部分和第一絕緣特徵的由所述第一邊緣虛設結構界定的一部分以形成第一溝槽，其中所述第一絕緣特徵的所述部分位於所述半導體條帶的最頂表面下方；移除所述第二邊緣虛設結構的虛設材料以及所述半導體條帶的一部分和第二絕緣特徵的由所述第二邊緣虛設結構界定的一部分以形成第二溝槽；移除所述中心虛設結構的虛設材料和所述半導體條帶的由所述中心虛設結構界定的一部分以形成第三溝槽；以及以介電材料填充所述第一溝槽、所述第二溝槽和所述第三溝槽以形成第一介電結構、第二介電結構和第三介電結構。
  5. 如申請專利範圍第4項所述的方法，還包括：以交替方式在所述第一介電結構、所述第二介電結構和所述第三介電結構上方堆疊多個金屬結構和多個通孔結構。
  6. 如申請專利範圍第4項所述的方法，還包括：在所述第一介電結構、所述第二介電結構和所述第三介電結構上方堆疊多個不導電結構，其中所述多個不導電結構對應於互連製程中的多個金屬結構和多個通孔結構。
  7. 一種半導體結構，包括：在密封環區域中的半導體條帶；以及延伸到所述半導體條帶中的介電結構，其中多個金屬結構和多個通孔結構堆疊在所述介電結構上方以形成密封環結構。
  8. 一種半導體結構，包括：半導體主體；多個結構，其中所述多個結構中的第一結構包括由所述半導體主體上方延伸到所述半導體主體中的第一介電材料；位於所述半導體主體上方的層間電介質，其中所述層間電介質位於所述多個結構中的鄰近結構之間；位於所述第一結構上方的第一互連元件；以及位於所述第一互連元件周圍的金屬間介電層，其中所述金屬間介電層的材料與所述第一介電材料不同。
  9. 如申請專利範圍第8項所述的半導體結構，其中所述多個結構中的每一個結構包括由所述半導體主體上方延伸到所述半導體主體中的所述第一介電材料。
  10. 一種半導體結構，包括：半導體主體；位於所述半導體主體上的積體電路；以及位於所述積體電路周圍的密封環結構，其中所述密封環結構包括：位於所述半導體主體上方的第一邊緣結構；位於所述半導體主體上方的第二邊緣結構；位於所述第一邊緣結構與所述第二邊緣結構之間的中心結構，其中所述中心結構包括由所述半導體主體上方延伸到所述半導體主體中的介電材料；以及 位於所述半導體主體上方的層間電介質，其中所述層間電介質位於所述第一邊緣結構與所述中心結構之間，以及所述層間電介質位於所述第二邊緣結構與所述中心結構之間。
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