JP6061726B2 - 半導体装置および半導体ウェハ - Google Patents

Description

本発明は、半導体装置および半導体ウェハに関し、例えば、集積回路が形成された回路領域の外側にシールリングが配置されたリング領域を備える半導体装置および半導体ウェハに適用して有効な技術に関する。

特開２０１１−２２２９３９号公報（特許文献１）には、耐湿リングの外側にあるクラック防止窓の直下領域にクラック防御リングが設けられた半導体装置が記載されている。このとき、クラック防御リングの上面は、クラック防止窓の底面から露出するように構成されている。

特開２００８−２７０７２０号公報（特許文献２）には、耐湿シールドリングの外側にある開口部の直下領域に金属線が設けられた半導体装置が記載されている。

特開２０１１−９７９５号公報（特許文献３）には、水分遮蔽壁であるシールリングの外側に窒化珪素膜剥離防止溝が設けられ、このシールリングと窒化珪素膜剥離防止溝との間に外部シールリングが設けられた半導体装置が記載されている。

特開２０１１−２２２９３９号公報 特開２００８−２７０７２０号公報 特開２０１１−９７９５号公報

例えば、半導体ウェハには、複数のチップ領域が存在し、これらの複数のチップ領域は、スクライブ領域によって区画されている。そして、半導体装置の製造工程では、スクライブ領域に沿って、半導体ウェハをダイシングすることにより（ダイシング工程）、複数のチップ領域を個片化して、半導体ウェハから複数の半導体チップを取得している。

ここで、ダイシング工程を経て取得される半導体チップの信頼性を向上する観点から、半導体チップおよび半導体ウェハの構造に工夫を施すことが望まれている。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体装置は、シールリングと、シールリングの外側に形成された溝部と、シールリングと溝部の間に配置された第１アウターリングと、第１アウターリングの外側に配置された第２アウターリングであって、平面視において、溝部と重なるように配置された前記第２アウターリングと、を備える。

一実施の形態によれば、半導体装置の信頼性を向上することができる。

半導体ウェハのレイアウト構成を示す平面図である。 図１に示す半導体ウェハの一部領域を拡大して示す図である。 図２のＡ−Ａ線で切断した断面図である。 半導体ウェハをダイシングする工程を模式的に示す断面図である。 関連技術におけるダイシング工程での改善の余地を説明する断面図である。 レーザ光を半導体ウェハのスクライブ領域に照射することにより、スクライブ領域を切断するダイシング工程での改善の余地を示す断面図である。 図１に示す半導体ウェハの一部領域を拡大して示す図である。 図７に示す一部領域を拡大して示す平面図であり、チップ領域の角部近傍の平面レイアウト構成を示す図である。 図７のＡ−Ａ線で切断した断面図である。 実施の形態１における半導体ウェハをダイシングする工程を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 実施の形態２における半導体ウェハの構成を示す断面図である。 実施の形態３における半導体ウェハの構成を示す断面図である。 実施の形態４における半導体ウェハの構成を示す断面図である。 実施の形態５における半導体ウェハの構成を示す断面図である。 実施の形態６における半導体ウェハの構成を示す断面図である。 実施の形態７の半導体ウェハにおいて、チップ領域の角部近傍の平面レイアウト構成を示す図である。 図３１のＡ−Ａ線で切断した断面図である。 図３１のＢ−Ｂ線で切断した断面図である。 実施の形態８の半導体ウェハにおいて、チップ領域の角部近傍の平面レイアウト構成を示す図である。 図３４のＡ−Ａ線で切断した断面図である。 図３４のＢ−Ｂ線で切断した断面図である。 実施の形態９の半導体ウェハにおいて、チップ領域の角部近傍の平面レイアウト構成を示す図である。 図３７のＡ−Ａ線で切断した断面図である。 実施の形態１０の半導体ウェハにおいて、角部近傍の平面レイアウト構成を示す図である。 図３９のＡ−Ａ線で切断した断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
図１は、半導体ウェハＷＦのレイアウト構成を示す平面図である。図１に示すように、半導体ウェハＷＦは、略円盤形状をしており、内部領域に複数のチップ領域ＣＲを有している。複数のチップ領域ＣＲのそれぞれには、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子と配線を含む集積回路が形成されており、これらの複数のチップ領域ＣＲは、スクライブ領域ＳＣＲによって区画されている。そして、半導体装置の製造工程では、スクライブ領域ＳＣＲに沿って、半導体ウェハＷＦをダイシングすることにより、複数のチップ領域ＣＲを切断して、半導体ウェハＷＦから複数の半導体チップを取得することになる。

本実施の形態１における技術的思想は、半導体ウェハＷＦをダイシングする際に発生するおそれのあるクラックに起因して、半導体装置（半導体チップ）の信頼性が低下することを防止するために想到されたものである。以下では、まず、関連技術について説明するとともに、関連技術に存在する改善の余地について説明し、その後、関連技術を改善する工夫を施した本実施の形態１における技術的思想について説明する。

＜関連技術の説明＞
図２は、図１に示す半導体ウェハＷＦの一部領域を拡大して示す図である。具体的に、図２は、図１の破線で囲まれた領域の拡大図を示している。図２においては、４つのチップ領域ＣＲが示されており、これらの４つのチップ領域ＣＲを区画するようにスクライブ領域ＳＣＲが形成されていることがわかる。そして、このスクライブ領域ＳＣＲに沿って、半導体ウェハＷＦをダイシングすることにより、図２に示す４つのチップ領域ＣＲは、互いに独立した４つの半導体チップに個片化されることになる。

図３は、図２のＡ−Ａ線で切断した断面図である。図３に示すように、チップ領域ＣＲの外側にスクライブ領域ＳＣＲが形成されており、このチップ領域ＣＲは、例えば、集積回路が形成された回路領域ＬＲと、この回路領域ＬＲの外側に形成されたリング領域ＲＲを含むように構成されている。ここで、「外側」とは、境界線で区画される２領域のうち、個々のチップ領域ＣＲの中心から離れている領域側を「外側」と定義し、個々のチップ領域ＣＲの中心に近い領域側を「内側」と定義する。即ち、半導体チップのある断面において、半導体チップの切断面である半導体チップの外周に近い領域側を「外側」と定義し、半導体チップの外周から離れた領域側を「内側」と定義する。

図３に示す回路領域ＬＲにおいては、半導体基板１Ｓにフィールド絶縁膜ＳＴＩが形成されており、フィールド絶縁膜ＳＴＩで区画されたアクティブ領域に、例えば、電界効果トランジスタＴＲが形成されている。そして、電界効果トランジスタＴＲを覆うように多層にわたる層間絶縁膜が形成されており、この層間絶縁膜には、電界効果トランジスタＴＲと接続されるプラグＰＬＧ１や、プラグＰＬＧ１と電気的に接続される配線ＷＬ１が形成されている。この配線ＷＬ１は、例えば、銅配線から構成され、層間絶縁膜に多層にわたって形成されている。最上層に形成された配線ＷＬ１上には、例えば、アルミニウム膜からなるパッドＰＤが形成されており、このパッドＰＤを覆うように表面保護膜ＰＡＳが形成されている。そして、表面保護膜ＰＡＳには、開口部が形成されており、この開口部からパッドＰＤの一部が露出している。露出しているパッドＰＤには、例えば、ワイヤボンディング工程において、金属線からなるワイヤが接続されることになる。

続いて、図３に示すリング領域ＲＲにおいては、半導体基板１Ｓに接続するように、シールリングＳＲが形成されている。このシールリングＳＲは、例えば、半導体基板１Ｓと接続するプラグＰＬＧ２と、プラグＰＬＧ２と接続される金属パターンＭＰ１から構成されている。つまり、リング領域ＲＲにおいても、半導体基板１Ｓ上に層間絶縁膜が形成されており、この層間絶縁膜にプラグＰＬＧ２および多層にわたる金属パターンＭＰ１が形成され、積層方向に隣り合う金属パターンＭＰ１同士はプラグで接続されている。

金属パターンＭＰ１は、例えば、銅パターンから形成され、最上層の金属パターンＭＰ１上には、例えば、アルミニウム膜からなる金属パターンＡＭＰが形成されている。このように構成されているシールリングＳＲは、プラグＰＬＧ２、多層にわたる金属パターンＭＰ１、金属パターン同士を繋ぐプラグ、および、金属パターンＡＭＰからなり、一種の防護壁を構成している。したがって、リング領域ＲＲの外部から浸入する水分は、防護壁として機能するシールリングＳＲによって、回路領域ＬＲへの浸入が抑制される。すなわち、リング領域ＲＲに形成されているシールリングＳＲは、外部から回路領域ＬＲへの水分の浸入を防止する機能を有している。これにより、関連技術によれば、リング領域ＲＲに形成されているシールリングＳＲによって、回路領域ＬＲへの水分の浸入を抑制することができるので、半導体装置（半導体チップ）の信頼性を向上することができる。

さらに、関連技術においては、図３に示すように、シールリングＳＲ上を含む層間絶縁膜上に表面保護膜ＰＡＳが形成されており、この表面保護膜ＰＡＳに層間絶縁膜に達する溝部ＤＩＴが形成されている。すなわち、関連技術では、図３において、シールリングＳＲの外側に溝部ＤＩＴが形成されている。そして、シールリングＳＲおよび溝部ＤＩＴが形成されたリング領域ＲＲの外側にスクライブ領域ＳＣＲが形成されている。

図３に示すスクライブ領域ＳＣＲにおいては、半導体基板１Ｓ上に層間絶縁膜が形成されており、この層間絶縁膜上に表面保護膜ＰＡＳが形成されている。なお、スクライブ領域ＳＣＲには、例えば、ＴＥＧパターンが形成される場合がある。ＴＥＧパターンとは、素子レベルやＩＣ（Integrated Circuit）レベルでの基本的な構造、物性、電気的特性、回路動作、信頼性、歩留りなどを評価するために作製された実験的サンプルからなるパターンを言う。ただし、本明細書では、スクライブ領域ＳＣＲに形成されるＴＥＧパターンの図示は省略している。

関連技術は、上記のように構成されており、以下では、特に、リング領域ＲＲに形成されている溝部ＤＩＴの機能について説明する。図４は、半導体ウェハをダイシングする工程を模式的に示す断面図である。図４において、ダイシング工程では、スクライブ領域ＳＣＲをダイシングブレードＤＢによって切断する。

このとき、ダイシングブレードＤＢは、回転しながらスクライブ領域ＳＣＲを切断することになるが、回転するダイシングブレードＤＢが半導体ウェハに入るときには、半導体ウェハに下向きの力が加わり、回転するダイシングブレードＤＢが半導体ウェハから抜けるときには、半導体ウェハに上向きの力が加わる。

このため、ダイシングブレードＤＢで半導体ウェハのスクライブ領域ＳＣＲを切断する際、半導体ウェハに力が加わることから、半導体ウェハにクラックが入る可能性がある。

このようにして、スクライブ領域ＳＣＲにおいてクラックが発生すると、このクラックがスクライブ領域ＳＣＲからリング領域ＲＲまで達し、リング領域ＲＲに形成されているシールリングＳＲにまで達することが考えられる。この場合、シールリングＳＲが破壊される可能性があり、シールリングＳＲが破壊されると、回路領域ＬＲへの水分浸入が防止できなくなる。この結果、回路領域ＬＲに形成されている集積回路の不良を引き起こすことが懸念される。

そこで、関連技術においては、リング領域ＲＲ内に溝部ＤＩＴを設けている。具体的には、リング領域ＲＲに形成されているシールリングＳＲの外側に溝部ＤＩＴを設けている。この場合、例えば、図４に示すように、ダイシング工程で発生するクラックＣＬＫ１は、溝部ＤＩＴの底部を起点として、スクライブ領域ＳＣＲ側へ延びるように形成されることになる。なぜなら、表面保護膜ＰＡＳを除去することにより溝部ＤＩＴが形成されているため、溝部ＤＩＴにおいては、半導体ウェハの厚さが薄くなり、割れやすくなるからである。つまり、関連技術においては、表面保護膜ＰＡＳに溝部ＤＩＴを設けることにより、意図的に割れやすい部分を形成している。これにより、ダイシング工程で発生するクラックＣＬＫ１は、割れやすい溝部ＤＩＴの底部を起点とする場合が多いと考えられ、この場合、図４に示すように、シールリングＳＲにはクラックＣＬＫ１が達しない。このことから、関連技術によれば、ダイシング工程で発生するクラックＣＬＫ１からシールリングＳＲを保護することができると考えられる。

ところが、本発明者が上述した関連技術を検討した結果、さらなる改善の余地が存在することが明らかとなった。以下では、関連技術に存在する改善の余地について説明する。

＜関連技術に存在する改善の余地＞
図５は、関連技術におけるダイシング工程での改善の余地を説明する断面図である。図５に示すように、例えば、スクライブ領域ＳＣＲをダイシングブレードＤＢで切断する際、半導体ウェハには力が加わることになる。このとき、関連技術においては、リング領域ＲＲに形成されているシールリングＳＲの外側に溝部ＤＩＴを設けている。

この場合、例えば、図５に示すように、ダイシング工程で発生するクラックＣＬＫ２は、意図的に割れやすいように形成した溝部ＤＩＴの底部を起点として発生する場合が多いと考えられる。

ところが、溝部ＤＩＴの底部を起点として発生したクラックＣＬＫ２は、リング領域ＲＲの外側のスクライブ領域ＳＣＲに向かって進行する場合だけではなく、溝部ＤＩＴの内側に配置されているシールリングＳＲに向かって進行する場合も考えられる。つまり、意図的に割れやすい溝部ＤＩＴを設けても、この溝部ＤＩＴの底部で発生したクラックＣＬＫ２の進行方向までは制御することができないのである。

したがって、例えば、図４に示すように、溝部ＤＩＴの底部で発生したクラックＣＬＫ１がスクライブ領域ＳＣＲに向かって進行する場合は、シールリングＳＲにクラックＣＬＫ１が達することを防止できる。

一方、例えば、図５に示すように、溝部ＤＩＴの底部で発生したクラックＣＬＫ２がシールリングＳＲに向かって進行する場合は、シールリングＳＲにクラックＣＬＫ２が達して、シールリングＳＲが破壊される可能性がある。

さらには、ダイシング工程で半導体ウェハに加わる力（ストレス）が強すぎる場合には、例えば、図５に示すように、溝部ＤＩＴの底部がクラックＣＬＫ３の発生の起点とならず、ダイシングブレードＤＢと半導体ウェハの接触領域が起点となる場合がある。この場合、クラックＣＬＫ３がシールリングＳＲに向かって進行することになり、シールリングＳＲにクラックＣＬＫ３が達して、シールリングＳＲが破壊される可能性がある。

以上のことから、関連技術においては、ダイシング工程で発生したクラックが、リング領域ＲＲに形成されているシールリングＳＲにまで達することを充分に防止することができず、この結果、シールリングＳＲがクラックで破壊されることに起因する回路領域ＬＲへの水分の浸入を確実に防止することができないという改善の余地が存在する。すなわち、関連技術では、半導体装置の信頼性を向上する観点から、改善の余地が存在するのである。

ここで、例えば、図５において、シールリングＳＲと溝部ＤＩＴとの間の距離Ｌ１を大きくすることが考えられる。なぜなら、シールリングＳＲと溝部ＤＩＴとの間の距離Ｌ１を大きくすることにより、溝部ＤＩＴを起点としてクラックＣＬＫ２が発生し、このクラックＣＬＫ２がシールリングＳＲに向かって進行する場合であっても、クラックＣＬＫ２がシールリングＳＲにまで達する可能性を低くすることができるからである。

さらに、例えば、図５に示すように、溝部ＤＩＴの底部がクラックＣＬＫ３の発生の起点とならず、ダイシングブレードＤＢと半導体ウェハの接触領域が起点となる場合でも、クラックＣＬＫ３の起点からシールリングＳＲまでの距離が大きくなるため、クラックＣＬＫ３がシールリングＳＲにまで達する可能性を低くすることができると考えられる。

しかし、シールリングＳＲと溝部ＤＩＴとの間の距離Ｌ１を大きくするということは、リング領域ＲＲのサイズを大きくすることを意味し、リング領域ＲＲは、チップ領域ＣＲの一部を構成していることから、リング領域ＲＲが大きくなることは、チップ領域ＣＲが大きくなることを意味する。このことから、１枚の半導体ウェハから取得される半導体チップの数が減少することになり、これによって、半導体装置の製造コストが上昇することになる。

このように、シールリングＳＲと溝部ＤＩＴとの間の距離Ｌ１を大きくする構成は、クラックＣＬＫ２およびクラックＣＬＫ３がシールリングＳＲにまで達する可能性を低くできる観点から有用な構成と考えられる。ただし、クラックＣＬＫ２およびクラックＣＬＫ３のサイズが大きくなる場合には、シールリングＳＲと溝部ＤＩＴとの間の距離Ｌ１を大きくしても、シールリングＳＲが破壊されるポテンシャルが存在することになり、確実にシールリングＳＲの破壊を防止する観点から、充分な対策ということはできないと考えられる。さらには、上述したように、シールリングＳＲと溝部ＤＩＴとの間の距離Ｌ１を大きくする構成を採用すると、必然的に、リング領域ＲＲを含むチップ領域ＣＲのサイズの増大を招くことになり、半導体装置の製造コストを削減する観点からも、有効な対策ということができないと考えられる。

また、ダイシング工程においては、例えば、図４や図５に示すように、ダイシングブレードＤＢを使用して半導体ウェハを切断する方法の他に、例えば、図６に示すように、スクライブ領域ＳＣＲにレーザ光ＬＡＲを照射することにより、半導体ウェハを切断する技術（レーザダイシング）も存在する。

図６は、レーザ光ＬＡＲを半導体ウェハのスクライブ領域ＳＣＲに照射することにより、スクライブ領域ＳＣＲを切断するダイシング工程での改善の余地を示す断面図である。図６において、レーザダイシングと呼ばれる技術は、半導体ウェハにレーザ光ＬＡＲを照射して、照射領域を加熱することにより、半導体ウェハの照射領域を燃焼させて切断する技術である。この場合、レーザ光ＬＡＲを照射した領域だけでなく、照射領域の周辺領域も加熱されるため、この周辺領域においても、膜が燃焼し消失することになる。このとき、半導体ウェハに形成された膜の種類や加熱分布に起因して、膜の燃えやすさが相違する。このことから、例えば、図６に示すように、レーザダイシングによる切断面は、半導体ウェハに形成された膜の燃えやすさの相違に起因して凹凸形状となりやすい。この結果、凹凸形状をした切断面からは、異物（ゴミ）が発生しやすくなる。

特に、近年では、層間絶縁膜の寄生容量を低減するため、層間絶縁膜に、例えば、ＳｉＯＣ膜に代表される酸化シリコン膜よりも誘電率の低い低誘電率膜が使用されることがある。例えば、ＳｉＯＣ膜の場合、膜中に炭素を含むため、燃えやすくなっている。したがって、層間絶縁膜の一部に低誘電率膜を使用している場合には、半導体ウェハ上に形成されている膜の燃えやすさに顕著な相違が見られ、これによって、レーザダイシングによる切断面の凹凸が顕著になると考えられる。

以上のことから、関連技術には、ダイシング工程を経て取得される半導体チップの信頼性を向上する観点から、半導体チップおよび半導体ウェハの構造に関して、改善の余地が存在することがわかる。そこで、本実施の形態１では、上述した関連技術に存在する改善の余地に対する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明することにする。

＜実施の形態１における半導体装置の構成＞
図７は、図１に示す半導体ウェハＷＦの一部領域を拡大して示す図である。具体的に、図７は、図１の破線で囲まれた領域の拡大図を示している。図７においては、４つのチップ領域ＣＲが示されており、これらの４つのチップ領域ＣＲを区画するようにスクライブ領域ＳＣＲが形成されていることがわかる。そして、このスクライブ領域ＳＣＲに沿って、半導体ウェハＷＦをダイシングすることにより、図７に示す４つのチップ領域ＣＲは、互いに独立した４つの半導体チップに個片化されることになる。

図８は、図７に示す領域ＡＲを拡大して示す平面図であり、チップ領域ＣＲの角部ＣＮＲ近傍の平面レイアウト構成を示す図である。図８に示すように、角部ＣＮＲを有するチップ領域ＣＲには、シールリングＳＲが形成されている。このシールリングＳＲは、角部ＣＮＲ以外の領域においては、チップ領域ＣＲの外周線に沿って延在するように配置され、角部ＣＮＲにおいては、角部ＣＮＲから離間するように配置されている。すなわち、シールリングＳＲは、図８に示すように、角部ＣＮＲ以外の領域におけるチップ領域ＣＲの外周線とシールリングＳＲの間の距離よりも、角部ＣＮＲとシールリングＳＲとの間の距離が大きくなるように配置されている。

ここで、本明細書では、角部ＣＮＲにおけるシールリングＳＲの配置構成を傾斜パターンと呼ぶことにする。チップ領域ＣＲの角部ＣＮＲにおいて、シールリングＳＲが傾斜パターンをしている理由を以下に述べる。すなわち、チップ領域ＣＲの角部ＣＮＲにおいては、角部ＣＮＲ以外の外周領域に比べて、クラックが発生しやすい。特に、角部ＣＮＲからチップ領域ＣＲの内部に向かうクラックが発生しやすい。この場合、例えば、角部ＣＮＲとシールリングＳＲとの間の距離が小さいと、角部ＣＮＲで発生したクラックが容易にシールリングＳＲに到達する。この結果、シールリングＳＲがクラックで破壊され、シールリングＳＲが水分防護壁としての機能を果たさなくなってしまう。これにより、シールリングＳＲの内側領域である回路領域にまで水分が浸入することになり、回路領域に形成されている集積回路の動作信頼性に悪影響を及ぼすことになる。

このことから、本実施の形態１では、チップ領域ＣＲの角部ＣＮＲにおいて、シールリングＳＲが傾斜パターンを有するように構成している。この場合、角部ＣＮＲとシールリングＳＲとの間の距離が大きくなるため、角部ＣＮＲにおいてクラックが発生し、このクラックがチップ領域ＣＲの内部方向に進行しても、シールリングＳＲにまで到達することを抑制できる。この結果、クラックが発生しやすい角部ＣＮＲにおいて、たとえ、クラックが発生しても、シールリングＳＲがクラックによって破壊されるポテンシャルを低減することができる。すなわち、角部ＣＮＲにおいてクラックが発生しても、シールリングＳＲの水分防護壁としての機能を維持できるため、シールリングＳＲの内側領域である回路領域にまで水分が浸入することを防止できる。これにより、回路領域に形成されている集積回路の動作信頼性を向上することができる。

続いて、本実施の形態１では、チップ領域ＣＲの外周線に沿って、溝部（スリット）ＤＩＴが配置されている。具体的には、図８に示すように、角部ＣＮＲを含むチップ領域ＣＲの外周線に沿って、溝部ＤＩＴが延在している。このとき、溝部ＤＩＴは、平面視において、シールリングＳＲの外側に配置されている。つまり、溝部ＤＩＴは、平面視において、チップ領域ＣＲの外周線と、シールリングＳＲに挟まれるように配置されている。

そして、本実施の形態１では、平面視において、溝部ＤＩＴとシールリングＳＲの間にアウターリングＯＵＲ１が設けられており、このアウターリングＯＵＲ１もチップ領域ＣＲの外周線に沿って、延在している。さらに、本実施の形態１においては、アウターリングＯＵＲ１の外側にアウターリングＯＵＲ２が設けられており、このアウターリングＯＵＲ２もチップ領域ＣＲの外周線に沿って、延在している。特に、アウターリングＯＵＲ２は、平面視において、溝部ＤＩＴと重なるように配置されている。

ここで、図８に示すように、シールリングＳＲの幅Ｗ１は、アウターリングＯＵＲ１の幅Ｗ２、および、アウターリングＯＵＲ２の幅Ｗ３よりも大きく、アウターリングＯＵＲ１の幅Ｗ２と、アウターリングＯＵＲ２の幅Ｗ３は同じ幅となっている。言い換えれば、アウターリングＯＵＲ１の幅Ｗ２、および、アウターリングＯＵＲ２の幅Ｗ３は、シールリングＳＲの幅Ｗ１よりも小さくなっている。本実施の形態１においては、アウターリングＯＵＲ１の幅Ｗ２と、アウターリングＯＵＲ２の幅Ｗ３は同じ幅としているが、シールリングＳＲの幅Ｗ１よりも小さい幅であれば、アウターリングＯＵＲ１の幅Ｗ２と、アウターリングＯＵＲ２の幅Ｗ３は、適宜、最適な幅を選択することができる。

また、角部ＣＮＲ以外の領域において、シールリングＳＲとアウターリングＯＵＲ１の間の距離Ｘ１は、アウターリングＯＵＲ１とアウターリングＯＵＲ２の間の距離Ｘ２よりも大きくなっている。言い換えれば、アウターリングＯＵＲ１とアウターリングＯＵＲ２の間の距離Ｘ２は、シールリングＳＲとアウターリングＯＵＲ１の間の距離Ｘ１よりも小さくなっている。

同様に、角部ＣＮＲにおいても、シールリングＳＲとアウターリングＯＵＲ１の間の距離Ｙ１は、アウターリングＯＵＲ１とアウターリングＯＵＲ２の間の距離Ｙ２よりも大きくなっている。言い換えれば、アウターリングＯＵＲ１とアウターリングＯＵＲ２の間の距離Ｙ２は、シールリングＳＲとアウターリングＯＵＲ１の間の距離Ｙ１よりも小さくなっている。

このとき、シールリングＳＲとアウターリングＯＵＲ１の間の距離Ｘ１や距離Ｙ１は、シールリングＳＲの外周線とアウターリングＯＵＲ１の内周線の間の距離であり、アウターリングＯＵＲ１とアウターリングＯＵＲ２の間の距離Ｘ２や距離Ｙ２は、アウターリングＯＵＲ１の外周線とアウターリングＯＵＲ２の内周線の間の距離である。

次に、図９は、図７のＡ−Ａ線で切断した断面図である。図９に示すように、チップ領域ＣＲの外側領域にスクライブ領域ＳＣＲが形成されており、このチップ領域ＣＲは、例えば、集積回路が形成された回路領域ＬＲと、この回路領域ＬＲの外側に形成されたリング領域ＲＲを含むように構成されている。

図９に示す回路領域ＬＲにおいては、半導体基板１Ｓにフィールド絶縁膜ＳＴＩが形成されており、フィールド絶縁膜ＳＴＩで区画されたアクティブ領域に、例えば、電界効果トランジスタＴＲが形成されている。そして、電界効果トランジスタＴＲを覆うように多層にわたる層間絶縁膜が形成されており、この層間絶縁膜には、電界効果トランジスタＴＲと接続されるプラグＰＬＧ１や、プラグＰＬＧ１と電気的に接続される配線ＷＬ１が形成されている。この配線ＷＬ１は、例えば、銅配線から構成され、層間絶縁膜に多層にわたって形成されている。最上層に形成された配線ＷＬ１上には、例えば、アルミニウム膜からなるパッドＰＤが形成されており、このパッドＰＤを覆うように表面保護膜ＰＡＳが形成されている。そして、表面保護膜ＰＡＳには、開口部が形成されており、この開口部からパッドＰＤの一部が露出している。露出しているパッドＰＤには、例えば、ワイヤボンディング工程において、金属線からなるワイヤが接続されることになる。

続いて、図９に示すリング領域ＲＲにおいては、半導体基板１Ｓに接続するように、シールリングＳＲが形成されている。このシールリングＳＲは、例えば、半導体基板１Ｓと接続するプラグＰＬＧ２と、プラグＰＬＧ２と接続される金属パターンＭＰ１から構成されている。つまり、リング領域ＲＲにおいても、半導体基板１Ｓ上に層間絶縁膜が形成されており、この層間絶縁膜にプラグＰＬＧ２および多層にわたる金属パターンＭＰ１が形成され、積層方向に隣り合う金属パターンＭＰ１同士はプラグで接続されている。

金属パターンＭＰ１は、例えば、銅パターンから形成され、最上層の金属パターンＭＰ１上には、例えば、アルミニウム膜からなる金属パターンＡＭＰが形成されている。このように構成されているシールリングＳＲは、プラグＰＬＧ２、多層にわたる金属パターンＭＰ１、金属パターン同士を繋ぐプラグ、および、金属パターンＡＭＰからなり、一種の防護壁を構成している。したがって、リング領域ＲＲの外部から浸入する水分は、防護壁として機能するシールリングＳＲによって、回路領域ＬＲへの浸入が抑制される。すなわち、リング領域ＲＲに形成されているシールリングＳＲは、外部から回路領域ＬＲへの水分の浸入を防止する機能を有している。これにより、本実施の形態１によれば、リング領域ＲＲに形成されているシールリングＳＲによって、回路領域ＬＲへの水分の浸入を抑制することができるので、半導体装置（半導体チップ）の信頼性を向上することができる。

さらに、本実施の形態１においては、図９に示すように、シールリングＳＲ上を含む層間絶縁膜上に表面保護膜ＰＡＳが形成されており、この表面保護膜ＰＡＳに層間絶縁膜に達する溝部ＤＩＴが形成されている。すなわち、本実施の形態１では、半導体基板１Ｓの主面側の上方から見た平面視において、シールリングＳＲの外側に溝部ＤＩＴが形成されている（図８参照）。

また、本実施の形態１においては、図９に示すように、シールリングＳＲの外側にアウターリングＯＵＲ１が形成されており、このアウターリングＯＵＲ１の外側にアウターリングＯＵＲ２が形成されている。詳細には、半導体基板１Ｓの主面側の上方から見た平面視において、シールリングＳＲと溝部ＤＩＴの間にアウターリングＯＵＲ１が配置されており、溝部ＤＩＴと重なるように、アウターリングＯＵＲ２が配置されている（図８参照）。このアウターリングＯＵＲ１、および、アウターリングＯＵＲ２は、図９に示すように、フィールド絶縁膜ＳＴＩの上方に配置されており、かつ、フィールド絶縁膜ＳＴＩとは離間して配置されている。即ち、アウターリングＯＵＲ１及びアウターリングＯＵＲ２は、フィールド絶縁膜ＳＴＩとはプラグで接続されていない。

そして、アウターリングＯＵＲ１は、金属パターンＭＰ２から構成されている。すなわち、半導体基板１Ｓにフィールド絶縁膜ＳＴＩが形成されており、このフィールド絶縁膜ＳＴＩ上に層間絶縁膜が形成されている。そして、この層間絶縁膜に多層にわたる金属パターンＭＰ２が形成され、積層方向に隣り合う金属パターンＭＰ２同士はプラグで接続されている。同様に、アウターリングＯＵＲ２は、金属パターンＭＰ３から構成されている。すなわち、半導体基板１Ｓにフィールド絶縁膜ＳＴＩが形成されており、このフィールド絶縁膜ＳＴＩ上に層間絶縁膜が形成されている。そして、この層間絶縁膜に多層にわたる金属パターンＭＰ３が形成され、積層方向に隣り合う金属パターンＭＰ３同士はプラグで接続されている。このように、アウターリングＯＵＲ１は、平面視において重なるように積層配置された複数の金属パターンＭＰ２と、積層方向に隣り合う金属パターンＭＰ２同士を互いに接続する複数のプラグと、を含む積層構造体から構成されることになる。同様に、アウターリングＯＵＲ２は、平面視において重なるように積層配置された複数の金属パターンＭＰ３と、積層方向に隣り合う金属パターンＭＰ３同士を互いに接続する複数のプラグと、を含む積層構造体から構成されることになる。

次に、図９に示すように、シールリングＳＲ、溝部ＤＩＴ、アウターリングＯＵＲ１、および、アウターリングＯＵＲ２が形成されたリング領域ＲＲの外側にスクライブ領域ＳＣＲが形成されている。

図９に示すスクライブ領域ＳＣＲにおいては、半導体基板１Ｓ上にフィールド絶縁膜ＳＴＩが形成されており、このフィールド絶縁膜ＳＴＩ上に層間絶縁膜が形成されている。この層間絶縁膜上に表面保護膜ＰＡＳが形成されている。なお、スクライブ領域ＳＣＲには、例えば、ＴＥＧパターンが形成される場合があるが、本実施の形態１では、ＴＥＧパターンの図示は省略している。

＜実施の形態１における特徴＞
本実施の形態１における半導体ウェハ（半導体装置）は上記のように構成されており、以下に、その特徴点について説明する。本実施の形態１の第１特徴点は、リング領域ＲＲにおいて、シールリングＳＲの外側にアウターリングＯＵＲ１を設け、このアウターリングＯＵＲ１の外側にアウターリングＯＵＲ２を設ける点にある。

これにより、例えば、リング領域ＲＲの外側にあるスクライブ領域ＳＣＲをダイシングブレードで切断する際、クラックがリング領域ＲＲに存在するシールリングＳＲにまで達することを防止できる。つまり、本実施の形態１では、シールリングＳＲの外側にアウターリングＯＵＲ１およびアウターリングＯＵＲ２を設けているため、クラックは、シールリングＳＲに達する前に、アウターリングＯＵＲ１やアウターリングＯＵＲ２に達して、そこで停止することになる。この結果、本実施の形態１によれば、ダイシング工程で発生するクラックが、リング領域ＲＲに存在するシールリングＳＲにまで達することを防止できるのである。

以下に、このことについて詳細に説明する。図１０は、本実施の形態１における半導体ウェハをダイシングする工程を示す断面図である。図１０においては、スクライブ領域ＳＣＲを回転するダイシングブレードＤＢによって切断する状態が示されている。

図１０において、例えば、スクライブ領域ＳＣＲをダイシングブレードＤＢで切断する際、半導体ウェハには力が加わることになる。このとき、本実施の形態１における半導体ウェハにおいては、リング領域ＲＲに形成されているシールリングＳＲの外側に溝部ＤＩＴを設けている。この場合、例えば、図１０に示すように、ダイシング工程で発生するクラックＣＬＫ２は、意図的に割れやすいように形成した溝部ＤＩＴの底部を起点として発生することが多いと考えられる。

ただし、溝部ＤＩＴの底部を起点として発生したクラックＣＬＫ２は、リング領域ＲＲの外側のスクライブ領域ＳＣＲに向かって進行する場合だけではなく、溝部ＤＩＴの内側に配置されているシールリングＳＲに向かって進行する場合も考えられる。つまり、意図的に割れやすい溝部ＤＩＴを設けても、この溝部ＤＩＴの底部で発生したクラックＣＬＫ２の進行方向までは制御することができないのである。この結果、図１０に示すように、溝部ＤＩＴの底部で発生したクラックＣＬＫ２が、シールリングＳＲに向かって進行する場合が考えられる。

この点に関し、本実施の形態１では、シールリングＳＲと溝部ＤＩＴの間にアウターリングＯＵＲ１を設けている。このため、たとえ、図１０に示すように、溝部ＤＩＴの底部で発生したクラックＣＬＫ２が、シールリングＳＲに向かって進行する場合であっても、クラックＣＬＫ２は、シールリングＳＲに達する前に必然的に、アウターリングＯＵＲ１に達することになる。すなわち、本実施の形態１では、溝部ＤＩＴよりもシールリングＳＲ側の内側領域にアウターリングＯＵＲ１を設けている。これにより、クラックＣＬＫ２の進行は、アウターリングＯＵＲ１に到達した段階で停止することになる。

つまり、本実施の形態１によれば、意図的に割れやすいように形成した溝部ＤＩＴの底部を起点としたクラックＣＬＫ２が、シールリングＳＲ側に進行する場合であっても、シールリングＳＲに到達する前に、障壁となるアウターリングＯＵＲ１で停止する。このため、クラックＣＬＫ２によるシールリングＳＲの破壊を防止することができる。

したがって、本実施の形態１によれば、シールリングＳＲと溝部ＤＩＴの間にアウターリングＯＵＲ１を設けることにより、クラックＣＬＫ２に起因するシールリングＳＲの破壊を効果的に防止することができる。この結果、本実施の形態１によれば、シールリングＳＲがクラックＣＬＫ２で破壊されることに起因する回路領域ＬＲへの水分の浸入を確実に防止することができ、これによって、半導体ウェハおよび半導体ウェハをダイシングすることによって得られる半導体チップ（半導体装置）の信頼性を向上することができる。

このように本実施の形態１では、シールリングＳＲの外側であって、溝部ＤＩＴの内側にアウターリングＯＵＲ１を設ける点に特徴がある。例えば、シールリングＳＲの外側にアウターリングＯＵＲ１を設けても、このアウターリングＯＵＲ１が溝部ＤＩＴよりも外側に形成されている場合には、溝部ＤＩＴの底部を起点として、シールリングＳＲ側に進行するクラックＣＬＫ２に対して、アウターリングＯＵＲ１は、何らの障壁にもならないのである。これに対し、本実施の形態１のように、アウターリングＯＵＲ１がシールリングＳＲの外側であって、かつ、溝部ＤＩＴの内側に形成されてこそ、溝部ＤＩＴの底部を起点として、シールリングＳＲ側に進行するクラックＣＬＫ２に対して、アウターリングＯＵＲ１が、シールリングＳＲへのクラックＣＬＫ２の進行を停止させる障壁として機能するのである。すなわち、シールリングＳＲの外側で、かつ、溝部ＤＩＴの内側にアウターリングＯＵＲ１を設けることによって、初めて、シールリングＳＲへのクラックＣＬＫ２の到達に起因するシールリングＳＲの破壊を防止することができるのである。

続いて、本実施の形態１では、アウターリングＯＵＲ１の外側であって、平面視において、溝部ＤＩＴと重なるように、アウターリングＯＵＲ２を設けている。これにより、以下に示す利点も得られる。すなわち、ダイシング工程で半導体ウェハに加わる力（ストレス）が強すぎる場合には、例えば、図１０に示すように、溝部ＤＩＴの底部がクラックＣＬＫ３の発生の起点とならず、ダイシングブレードＤＢと半導体ウェハの接触領域が起点となる場合がある。この場合、クラックＣＬＫ３がシールリングＳＲに向かって進行することになり、シールリングＳＲにクラックＣＬＫ３が達すると、シールリングＳＲが破壊される可能性がある。

この点に関し、本実施の形態１では、アウターリングＯＵＲ１の外側にアウターリングＯＵＲ２を設けている。このため、たとえ、図１０に示すように、ダイシングブレードＤＢと半導体ウェハの接触領域が起点となるクラックＣＬＫ３が発生した場合であっても、クラックＣＬＫ３は、シールリングＳＲに達する前に必然的に、アウターリングＯＵＲ２に達することになる。すなわち、本実施の形態１では、シールリングよりも外側にアウターリングＯＵＲ２を設けている。これにより、クラックＣＬＫ３の進行は、アウターリングＯＵＲ２に到達した段階で停止することになる。

したがって、本実施の形態１によれば、シールリングＳＲの外側にアウターリングＯＵＲ２を設けることにより、クラックＣＬＫ３に起因するシールリングＳＲの破壊を効果的に防止することができる。この結果、本実施の形態１によれば、シールリングＳＲがクラックＣＬＫ３で破壊されることに起因する回路領域ＬＲへの水分の浸入を確実に防止することができ、これによって、半導体ウェハおよび半導体ウェハをダイシングすることによって得られる半導体チップ（半導体装置）の信頼性を向上することができる。

ここで、シールリングＳＲの外側で、かつ、溝部ＤＩＴの内側に、アウターリングＯＵＲ１を設けている主な理由は、溝部ＤＩＴの底部を起点として、シールリングＳＲ側に進行するクラックＣＬＫ２がシールリングＳＲにまで到達することを防止するためである。さらに、このアウターリングＯＵＲ１には、ダイシングブレードＤＢと半導体ウェハの接触領域が起点となるクラックＣＬＫ３が発生した場合であっても、このクラックＣＬＫ３のシールリングＳＲ側への進行を防止する機能も有していると考えられる。つまり、アウターリングＯＵＲ１を設ければ、アウターリングＯＵＲ２を設ける必要性はないのではないかと考えることができる。

しかし、本実施の形態１では、アウターリングＯＵＲ１の外側にアウターリングＯＵＲ２を設けている。以下に、この理由について説明する。例えば、ダイシング工程で半導体ウェハに加わる力（ストレス）が強すぎる場合には、溝部ＤＩＴの底部がクラックＣＬＫ３の発生の起点とならず、ダイシングブレードＤＢと半導体ウェハの接触領域が起点となる場合がある。すなわち、ダイシングブレードＤＢと半導体ウェハの接触領域が起点となって発生するクラックＣＬＫ３は、強いストレス（力）に起因することが多いと考えられる。この場合、クラックＣＬＫ３は、大きくなり、アウターリングＯＵＲ１を設けただけの構成だけでは、大きなクラックＣＬＫ３がアウターリングＯＵＲ１を突き破り、アウターリングＯＵＲ１の内側にあるシールリングＳＲにまで達して、シールリングＳＲを破壊する可能性が高まる。

そこで、本実施の形態１では、アウターリングＯＵＲ１の外側にアウターリングＯＵＲ２を設けているのである。この場合、ダイシングブレードＤＢと半導体ウェハの接触領域が起点となって発生するクラックＣＬＫ３は、まず、スクライブ領域ＳＣＲからリング領域ＲＲに進行して、アウターリングＯＵＲ２に達する。この段階で、クラックＣＬＫ３が停止すればよいが、クラックＣＬＫ３の大きさによっては、アウターリングＯＵＲ２を突き破ることが想定される。しかし、本実施の形態１では、アウターリングＯＵＲ２の内側にアウターリングＯＵＲ１が設けられている。この結果、本実施の形態１によれば、たとえ、クラックＣＬＫ３が、アウターリングＯＵＲ２を突き破ったとしても、アウターリングＯＵＲ２の内側に配置されているアウターリングＯＵＲ１に到達して、アウターリングＯＵＲ１で停止することになると考えられる。すなわち、本実施の形態１では、比較的強いストレスで発生するクラックＣＬＫ３を、第１の障壁であるアウターリングＯＵＲ２と、第２の障壁であるアウターリングＯＵＲ１のいずれかで停止させるように構成されているのである。つまり、本実施の形態１では、比較的強いストレスで発生するクラックＣＬＫ３であっても、アウターリングＯＵＲ２とアウターリングＯＵＲ１の２重の障壁構造によって、アウターリングＯＵＲ１の内側に形成されているシールリングＳＲにまで到達しにくくなるように構成されているのである。このことから、アウターリングＯＵＲ１の外側にアウターリングＯＵＲ２を設ける構成は、比較的強いストレスで発生するクラックＣＬＫ３に起因するシールリングＳＲの破壊を防止する観点から有用な構成である。

上述した理由から、本実施の形態１では、アウターリングＯＵＲ１の外側に、アウターリングＯＵＲ２を設けている。そして、このアウターリングＯＵＲ２は、平面視において、溝部ＤＩＴと重なるように配置されている。

以下に、この理由について説明する。例えば、溝部ＤＩＴの外側にアウターリングＯＵＲ２を配置する場合には、リング領域ＲＲにおいて、溝部ＤＩＴの外側にアウターリングＯＵＲ２を配置するスペースを確保する必要がある。このことは、リング領域ＲＲの幅が大きくなることを意味し、リング領域ＲＲを含むチップ領域ＣＲのサイズが増大することになってしまう。そこで、本実施の形態１では、リング領域ＲＲのサイズを小さくするため、溝部ＤＩＴと平面視において重なる領域にアウターリングＯＵＲ２を設けているのである。この場合、アウターリングＯＵＲ２を設けることによるリング領域ＲＲのサイズの増大を抑制することができるのである。

一方、アウターリングＯＵＲ１とともに、アウターリングＯＵＲ２も溝部ＤＩＴの内側に配置することも考えられる。つまり、シールリングＳＲと溝部ＤＩＴの間にアウターリングＯＵＲ１とアウターリングＯＵＲ２を設けることが考えられる。この場合、アウターリングＯＵＲ２と、スクライブ領域ＳＣＲとリング領域ＲＲの間の境界線との間の距離が大きくなってしまう。この結果、例えば，図１０に示すように、ダイシングブレードＤＢと半導体ウェハの接触領域が起点となって発生するクラックＣＬＫ３の進行は、アウターリングＯＵＲ２で停止することになるが、上述した境界線とアウターリングＯＵＲ２の間の距離が大きくなると、ダイシング工程により、チップ領域ＣＲが半導体チップに個片化された後も、半導体チップ内（リング領域ＲＲ内）にクラックＣＬＫ３の一部が残存することになる。半導体チップは、その後の工程においてパッケージングされるが、パッケージング工程に加わる熱負荷や応力によって、残存するクラックＣＬＫ３が成長し、最終的には、シールリングＳＲにまで到達してしまいシールリングＳＲを破壊することも考えられる。したがって、半導体チップ内に残存するクラックＣＬＫ３は、なるべく小さいことが望ましいのである。このことから、アウターリングＯＵＲ２は、上述した境界線になるべく近く配置することが有用である。なぜなら、上述した境界線とアウターリングＯＵＲ２の間の距離が小さくなればなるほど、個片化された半導体チップ内（リング領域内）に残存するクラックＣＬＫ３のサイズが小さくなるとともに、残存するクラックＣＬＫ３とシールリングＳＲとの間の距離も大きくなる。この結果、その後のパッケージング工程における熱負荷や熱応力が加わったとしても、成長したクラックＣＬＫ３が、シールリングＳＲに到達する可能性を低くすることができるからである。このため、本実施の形態１では、アウターリングＯＵＲ１の外側に、アウターリングＯＵＲ２を設け、かつ、このアウターリングＯＵＲ２を、平面視において、溝部ＤＩＴと重なるように配置しているのである。

以上のことから、本実施の形態１では、シールリングＳＲと溝部ＤＩＴの間にアウターリングＯＵＲ１を設けることにより、クラックＣＬＫ２に起因するシールリングＳＲの破壊を効果的に防止することができる。さらに、本実施の形態１では、アウターリングＯＵＲ１の外側に、アウターリングＯＵＲ２を設け、かつ、このアウターリングＯＵＲ２は、平面視において、溝部ＤＩＴと重なるように配置されている。これにより、本実施の形態１によれば、比較的強いストレスで発生するクラックＣＬＫ３が、第１の障壁であるアウターリングＯＵＲ２と、第２の障壁であるアウターリングＯＵＲ１のいずれかで停止する可能性を大きくすることができる。このことから、本実施の形態１によれば、比較的強いストレスで発生するクラックＣＬＫ３に起因するシールリングＳＲの破壊も防止することができる。この結果、本実施の形態１では、シールリングＳＲがクラックＣＬＫ２やクラックＣＬＫ３で破壊されることに起因する回路領域ＬＲへの水分の浸入を確実に防止することができ、これによって、半導体ウェハおよび半導体ウェハをダイシングすることによって得られる半導体チップ（半導体装置）の信頼性を向上することができる。

さらに、本実施の形態１によれば、クラックＣＬＫ２およびクラックＣＬＫ３に起因するシールリングＳＲの破壊を防止しながら、リング領域ＲＲを含むチップ領域ＣＲのサイズを小さくすることができる。例えば、アウターリングＯＵＲ１およびアウターリングＯＵＲ２を設けない構成の場合には、溝部ＤＩＴの底部を起点として、シールリングＳＲ側に進行するクラックＣＬＫ２に起因するシールリングＳＲの破壊を防止するため、図１０に示す距離Ｌ１を大きくする必要がある。このことは、リング領域ＲＲのサイズを大きくすることを意味し、リング領域ＲＲは、チップ領域ＣＲの一部を構成することから、最終的に、チップ領域ＣＲのサイズが大きくなってしまう。この結果、１枚の半導体ウェハから取得される半導体チップの数が減少することになり、これによって、半導体装置の製造コストが上昇することが懸念される。

これに対し、本実施の形態１では、図１０に示すように、シールリングＳＲと溝部ＤＩＴの間にアウターリングＯＵＲ１を設け、かつ、アウターリングＯＵＲ１の外側であって、溝部ＤＩＴと平面的に重なるようにアウターリングＯＵＲ２を設けている。このアウターリングＯＵＲ１およびアウターリングＯＵＲ２は、クラックＣＬＫ２およびクラックＣＬＫ３の進行を停止して、クラックＣＬＫ２およびクラックＣＬＫ３がシールリングＳＲにまで達して、シールリングＳＲが破壊されることを防止する機能を有している。すなわち、シールリングＳＲの破壊を効果的に防止する観点からは、シールリングＳＲと溝部ＤＩＴの間の距離Ｌ１を大きく確保することが望ましいが、本実施の形態１では、アウターリングＯＵＲ１およびアウターリングＯＵＲ２を設けているため、図１０に示す距離Ｌ１を小さくしても、クラックＣＬＫ２およびクラックＣＬＫ３に起因するシールリングＳＲの破壊を充分に防止することができるのである。

つまり、本実施の形態１と関連技術において、シールリングＳＲが破壊される確率を同じにする場合には、本実施の形態１における半導体ウェハ（あるいは半導体装置）では、アウターリングＯＵＲ１およびアウターリングＯＵＲ２を設ける構成を採用しているため、本実施の形態１では、関連技術に比べて、上述した距離Ｌ１を小さくすることができるのである。このことは、クラックＣＬＫ２およびクラックＣＬＫ３に起因するシールリングの破壊を効果的に防止しながら、リング領域ＲＲのサイズを小さくできることを意味し、最終的に、チップ領域ＣＲのサイズを小さくできることを意味する。この結果、本実施の形態１によれば、クラックＣＬＫ２およびクラックＣＬＫ３に起因するシールリングＳＲの破壊を防止しながら、かつ、１枚の半導体ウェハに形成できるチップ領域ＣＲの数を増加させることができることになる。すなわち、本実施の形態１における技術的思想によれば、半導体ウェハおよび半導体装置の信頼性を向上しながら、半導体装置の製造コストを低減できるという顕著な効果を得ることができるのである。

逆の見方をすれば、本実施の形態１において、シールリングＳＲと溝部ＤＩＴの間の距離Ｌ１を関連技術と同程度の長さに維持する場合には、距離Ｌ１が大きくなる効果と、アウターリングＯＵＲ１およびアウターリングＯＵＲ２による障壁効果の相乗効果によって、クラックＣＬＫ２およびクラックＣＬＫ３に起因してシールリングＳＲが破壊される確率を大幅に低減することができる。

以上のことから、本実施の形態１における技術的思想によれば、シールリングＳＲの破壊確率を低減するとともに、半導体装置の製造コストを低減する観点を優先する観点からは、シールリングＳＲと溝部ＤＩＴの間の距離Ｌ１を関連技術よりも小さくする構成を採用することができる。一方、クラックＣＬＫ２およびクラックＣＬＫ３に起因するシールリングＳＲの破壊確率を大幅に低減して、半導体装置のさらなる信頼性向上を優先する観点からは、アウターリングＯＵＲ１およびアウターリングＯＵＲ２を設ける一方、シールリングＳＲと溝部ＤＩＴの間の距離Ｌ１を関連技術と同程度に設定する構成を採用することができる。このように、本実施の形態１における技術的思想は、目的に応じた設計自由度の向上も図ることができるという顕著な効果が得られる。

なお、本実施の形態１において、シールリングＳＲと、アウターリングＯＵＲ１およびアウターリングＯＵＲ２は、ともに防護壁として機能する積層構造体から構成される点で共通する。ただし、シールリングＳＲと、アウターリングＯＵＲ１およびアウターリングＯＵＲ２とにおいては、そもそも、機能が相違する。

すなわち、シールリングＳＲは、リング領域ＲＲの内側に存在する回路領域ＬＲに水分が浸入することを防止する防護壁としての機能を有する。したがって、水分の浸入を効果的に防止する観点から、クラックＣＬＫ２およびクラックＣＬＫ３によるシールリングＳＲの破壊を防止することが必要である。つまり、シールリングＳＲは、破壊されないことを前提として設けられる構成要素である。なぜなら、シールリングＳＲが破壊されると、リング領域ＲＲから回路領域ＬＲへの水分の浸入を防止することができなくなり、これによって、回路領域ＬＲに形成されている集積回路の動作信頼性に悪影響を及ぼし、最終的には、半導体装置の信頼性の低下を招くことになるからである。

これに対し、本実施の形態１におけるアウターリングＯＵＲ１およびアウターリングＯＵＲ２は、クラックＣＬＫ２およびクラックＣＬＫ３の進行を停止させる機能を有する。したがって、本実施の形態１におけるアウターリングＯＵＲ１およびアウターリングＯＵＲ２は、クラックＣＬＫ２およびクラックＣＬＫ３の進行を停止させることができれば、アウターリングＯＵＲ１自体およびアウターリングＯＵＲ２自体が破壊されても構わないのである。なぜなら、アウターリングＯＵＲ１およびアウターリングＯＵＲ２で、クラックＣＬＫ２およびクラックＣＬＫ３の進行が停止できれば、アウターリングＯＵＲ１の内側に配置されているシールリングＳＲにまで、クラックＣＬＫ２およびクラックＣＬＫ３が到達することはなくなり、シールリングＳＲの破壊が防止されるからである。

このことから、本実施の形態１におけるアウターリングＯＵＲ１およびアウターリングＯＵＲ２は、破壊されても構わない構成要素である点で、破壊されないことを前提とするシールリングＳＲと相違することになる。以上のように、シールリングＳＲと、アウターリングＯＵＲ１およびアウターリングＯＵＲ２は、同じ積層構造体からなる構成をしている一方、上述した機能の相違から、さらなるアウターリングＯＵＲ１およびアウターリングＯＵＲ２に特有の特徴がある。以下に、この特徴点について説明する。

本実施の形態１における第２特徴点は、アウターリングＯＵＲ１の上面の高さが、アウターリングＯＵＲ２の上面の高さよりも高く構成されている点である。具体的に、図１０に示すように、例えば、アウターリングＯＵＲ１は、平面視において重なる第１層の金属パターンＭＰ２〜第６層の金属パターンＭＰ２と、積層方向において互いに隣り合う金属パターンＭＰ２を接続するプラグとを含む積層構造体から構成されている。一方、アウターリングＯＵＲ２は、平面視において重なる第１層の金属パターンＭＰ３〜第５層の金属パターンＭＰ３と、積層方向において互いに隣り合う金属パターンＭＰ３を接続するプラグとを含む積層構造体から構成されている。したがって、アウターリングＯＵＲ１の上面は、第６層の金属パターンＭＰ２の上面であり、アウターリングＯＵＲ２の上面は、第５層の金属パターンＭＰ３の上面であることから、アウターリングＯＵＲ１の高さは、アウターリングＯＵＲ２の高さよりも高くなる。

ここで、アウターリングＯＵＲ１の上面の高さを高くする理由について説明する。例えば、図１０において、表面保護膜ＰＡＳには、溝部ＤＩＴが形成されており、この溝部ＤＩＴの底部が起点となってクラックＣＬＫ２が発生する。このとき、アウターリングＯＵＲ１の上面の高さが低く構成されている場合には、アウターリングＯＵＲ１の上方を、クラックＣＬＫ２が通過し、このクラックＣＬＫ２がシールリングＳＲにまで到達する可能性が高まる。すなわち、アウターリングＯＵＲ１の上面の高さが低い場合には、溝部ＤＩＴとアウターリングＯＵＲ１の上面の間の隙間が大きくなり、この隙間をクラックＣＬＫ２が通過しやすくなる。言い換えれば、アウターリングＯＵＲ１の上面の高さが低くなると、アウターリングＯＵＲ１が，溝部ＤＩＴの底部を起点として、シールリングＳＲ側にクラックＣＬＫ２が進行しやすくなるのである。つまり、アウターリングＯＵＲ１の上面の高さが低い場合には、溝部ＤＩＴの底部で発生したクラックＣＬＫ２のシールリングＳＲ側への進行を防止する効果が薄まるのである。

そこで、本実施の形態１では、アウターリングＯＵＲ１の上面の高さを高くしているのである。すなわち、アウターリングＯＵＲ１の上面を第６層の金属パターンＭＰ２の上面とすることにより、溝部ＤＩＴの底部で発生したクラックＣＬＫ２のシールリングＳＲ側への進行を効果的に防止することができるのである。

なお、ここで考えられることは、アウターリングＯＵＲ１の上面を高くするのであれば、第６層の金属パターンＭＰ２だけでなく、金属パターンＡＭＰと同層の金属パターンも含むようにアウターリングＯＵＲ１を構成することが考えられる。しかし、本実施の形態１では、シールリングＳＲの最上層に形成されている金属パターンＡＭＰと同層の金属パターンを含むようにアウターリングＯＵＲ１を構成してはいない。

これは、以下に示す理由による。すなわち、例えば、第２層の金属パターンＭＰ２〜第６層の金属パターンＭＰ２は、ダマシン法により形成された微細な銅パターンから構成されている。一方、シールリングＳＲの最上層に形成されている金属パターンＡＭＰは、アルミニウム膜をパターニングすることにより形成される。そして、シールリングＳＲの最上層に形成されている金属パターンＡＭＰと同層には、回路領域ＬＲに形成されるパッドＰＤなどや電源配線など比較的サイズの大きなラフパターンで形成される配線が形成される。したがって、シールリングＳＲの最上層に形成されるアルミニウム膜のパターニングは、ダマシン法で下層に形成される微細な銅パターンよりも緩やかな精度で実施される。つまり、シールリングＳＲの最上層に形成される金属パターンＡＭＰのサイズは、下層に形成される銅パターンのサイズよりも遥かに大きくなっている。

このことから、例えば、金属パターンＡＭＰと同層の金属パターンも含むようにアウターリングＯＵＲ１を構成する場合には、アウターリングＯＵＲ１の最上層の金属パターンの幅も、第１層の金属パターンＭＰ２〜第６層の金属パターンＭＰ２の幅よりも遥かに大きくなるのである。

このことは、アウターリングＯＵＲ１の幅が大きくなることを意味し、これによって、図１０に示すシールリングＳＲと溝部ＤＩＴの間の距離Ｌ１が大きくなることを意味する。この結果、リング領域ＲＲのサイズが大きくなり、リング領域ＲＲは、チップ領域ＣＲの一部を構成することから、最終的に、チップ領域ＣＲのサイズが大きくなってしまう。これにより、１枚の半導体ウェハから取得される半導体チップの数が減少することになり、これによって、半導体装置の製造コストが上昇することが懸念される。したがって、本実施の形態１では、リング領域ＲＲのサイズの増大を抑制する観点から、シールリングＳＲの最上層に形成されている金属パターンＡＭＰと同層の金属パターンを含むようにアウターリングＯＵＲ１を構成していないのである。

以上のことから、本実施の形態１においては、溝部ＤＩＴの底部で発生したクラックＣＬＫ２のシールリングＳＲ側への進行を充分に防止しつつ、リング領域ＲＲのサイズの増大を抑制する構成を採用している。具体的に、本実施の形態１におけるアウターリングＯＵＲ１は、例えば、図１０に示すように、平面視において重なる第１層の金属パターンＭＰ２〜第６層の金属パターンＭＰ２と、積層方向において互いに隣り合う金属パターンＭＰ２を接続するプラグとを含む積層構造体から構成している。言い換えれば、本実施の形態１におけるアウターリングＯＵＲ１は、表面保護膜ＰＡＳと直接接触しないように構成されていることになる。

続いて、本実施の形態１では、アウターリングＯＵＲ２の上面の高さを、アウターリングＯＵＲ１の上面の高さよりも低くしている。以下に、この理由について説明する。例えば、アウターリングＯＵＲ２は、平面視において、溝部ＤＩＴと重なるように配置されている（図８参照）。このため、例えば、図１０において、アウターリングＯＵＲ２の上面の高さを高くすると、溝部ＤＩＴの底面からアウターリングＯＵＲ２の上面が露出することが考えられる。この場合、溝部ＤＩＴとアウターリングＯＵＲ２が直接接触することになる。

ここで、溝部ＤＩＴは、ダイシング工程の際、溝部ＤＩＴの底部を起点としたクラックＣＬＫ２が発生しやすいようにする目的で設けられている。

ところが、アウターリングＯＵＲ２の上面の高さが高くなって、溝部ＤＩＴの底部からアウターリングＯＵＲ２の上面が露出するように構成すると、溝部ＤＩＴの底部をクラックＣＬＫ２の発生する起点とすることができないのである。つまり、溝部ＤＩＴの底部をクラックＣＬＫ２の起点とするためには、溝部ＤＩＴの底部と、アウターリングＯＵＲ２の上面とが離間しており、この離間領域に層間絶縁膜が介在している必要があるのである。言い換えれば、溝部ＤＩＴをクラックＣＬＫ２の起点とするためには、溝部ＤＩＴの底部からアウターリングＯＵＲ２の上面が露出しないように構成することが必要なのである。

特に、溝部ＤＩＴの底面と、アウターリングＯＵＲ２の上面との離間距離は、例えば、１００ｎｍ程度は必要とされる。このことから、本実施の形態１におけるアウターリングＯＵＲ２は、例えば、図１０に示すように、平面視において重なる第１層の金属パターンＭＰ３〜第５層の金属パターンＭＰ３と、積層方向において互いに隣り合う金属パターンＭＰ３を接続するプラグとを含む積層構造体から構成している。この結果、本実施の形態１におけるアウターリングＯＵＲ２の上面の高さは、アウターリングＯＵＲ１の上面の高さよりも低くなる。

次に、本実施の形態１における第３特徴点は、例えば、図１０に示すように、リング領域ＲＲにおいて、シールリングＳＲは半導体基板１Ｓと接続するように構成されているのに対し、アウターリングＯＵＲ１およびアウターリングＯＵＲ２は、半導体基板１Ｓに形成されたフィールド絶縁膜ＳＴＩの上方に配置され、かつ、フィールド絶縁膜ＳＴＩとは離間して配置されている点にある。

具体的に、シールリングＳＲには、プラグＰＬＧ２が含まれ、このプラグＰＬＧ２によって、シールリングＳＲと半導体基板１Ｓが接続されている。このようにシールリングＳＲと半導体基板１ＳとをプラグＰＬＧ２で接続する理由について説明する。すなわち、シールリングＳＲは、回路領域ＬＲへの水分の浸入を防止する機能を有している。したがって、シールリングＳＲは、水分の浸入する隙間のない防護壁として構成されることが必要とされる。このことから、シールリングＳＲには、プラグＰＬＧ２が含まれ、このプラグＰＬＧ２によって半導体基板１Ｓと接続するように構成している。これにより、半導体基板１Ｓの表面からの水分の浸入は、シールリングＳＲの一部を構成するプラグＰＬＧ２で遮断されることになる。以上のことから、本実施の形態１におけるシールリングＳＲは、回路領域ＬＲへの水分の浸入を効果的に防止する観点から、半導体基板１Ｓと接続されるように構成されている。このとき、例えば、シールリングＳＲとプラグＰＬＧ２を介して接続される半導体基板１Ｓの半導体領域には、基準電位が供給されている場合があり、この場合、シールリングＳＲには、基準電位が印加されることになる。

一方、図１０に示すように、本実施の形態１におけるアウターリングＯＵＲ１およびアウターリングＯＵＲ２は、半導体基板１Ｓに形成されたフィールド絶縁膜ＳＴＩの上方に配置され、かつ、フィールド絶縁膜ＳＴＩとは離間して配置されている。

以下に、この理由について説明する。すなわち、本実施の形態１におけるアウターリングＯＵＲ１およびアウターリングＯＵＲ２は、ダイシング工程で発生するクラックＣＬＫ２あるいはクラックＣＬＫ３のシールリングＳＲ側への進行を防止することを主目的としている。つまり、本実施の形態１におけるアウターリングＯＵＲ１およびアウターリングＯＵＲ２は、シールリングＳＲと異なり、回路領域ＬＲへの水分の浸入を防止することを主目的とするものではない。このため、本実施の形態１におけるアウターリングＯＵＲ１およびアウターリングＯＵＲ２は、半導体基板１Ｓに形成されたフィールド絶縁膜ＳＴＩの上方に配置され、かつ、フィールド絶縁膜ＳＴＩとは離間して配置されているのである。ただし、特に、クラックＣＬＫ３のシールリングＳＲ側への進行を抑制する観点からは、アウターリングＯＵＲ１およびアウターリングＯＵＲ２も、例えば、プラグを介して半導体基板１Ｓと接続されていたほうがいいように思われる。

ところが、例えば、アウターリングＯＵＲ１およびアウターリングＯＵＲ２も半導体基板１Ｓと接続するように構成する場合、リング領域ＲＲにおいては、シールリングＳＲの下層から、アウターリングＯＵＲ１およびアウターリングＯＵＲ２の下層にわたって、半導体基板１Ｓの表面が均一なフラット面を形成することになる。つまり、リング領域ＲＲにおいて、半導体基板１Ｓの表面がフラットになる。この場合、特に、水分や異物は、フラットな面に沿って浸入しやすくなるため、回路領域ＬＲへの水分の浸入を効果的に抑制する観点からは、アウターリングＯＵＲ１およびアウターリングＯＵＲ２も半導体基板１Ｓと接続するように構成することは回避すべきである。

そこで、本実施の形態１では、リング領域ＲＲにおいて、半導体基板１Ｓの表面が均一なフラット面になることを回避するため、シールリングＳＲを半導体基板１と接続する構成を採用する一方、アウターリングＯＵＲ１およびアウターリングＯＵＲ２の下層には、フィールド絶縁膜ＳＴＩを形成している。この場合、フィールド絶縁膜ＳＴＩの表面は、半導体基板１Ｓの表面とは異なる高さとなるため、リング領域ＲＲにわたって均一なフラット面が形成されることを抑制できるのである。すなわち、本実施の形態１では、リング領域ＲＲにおいて、互いに高さの異なる半導体基板１Ｓの表面とフィールド絶縁膜ＳＴＩの表面とによって、均一なフラット面ではなく、凹凸形状の表面が形成される。このため、本実施の形態１によれば、水分や異物の回路領域ＬＲへの浸入を効果的に抑制することができるのである。このように本実施の形態１においては、リング領域ＲＲにおいては、半導体基板１Ｓの表面とフィールド絶縁膜ＳＴＩの表面が混在することになる。特に、半導体基板１Ｓの表面からの水分や異物の浸入を効果的に防止する観点からは、フィールド絶縁膜ＳＴＩの内部に島状に半導体基板１Ｓの表面が露出する領域を設けてもよい。この場合、フィールド絶縁膜ＳＴＩの表面にさらなる凹凸形状が形成されるため、水分や異物の回路領域ＬＲへの浸入を効果的に防止することができる。本実施の形態１においては、フィールド絶縁膜ＳＴＩの表面が半導体基板１Ｓの表面よりも高く形成されることで、フラットな面が形成されることを抑制している。しかし、この高さの関係に限定されず、フィールド絶縁膜ＳＴＩの表面が半導体基板１Ｓの表面よりも低く形成されることで、フラットな面が形成されることを抑制することも可能である。

ここで、本実施の形態１では、均一なフラット面を形成しない観点から、アウターリングＯＵＲ１およびアウターリングＯＵＲ２の下層にフィールド絶縁膜ＳＴＩを形成するように構成している。この点に関し、さらに、上述した構成を前提として、特に、クラックＣＬＫ３のシールリングＳＲ側へ進行するルートを遮断する観点から、アウターリングＯＵＲ１およびアウターリングＯＵＲ２を、例えば、プラグでフィールド絶縁膜ＳＴＩと接続する構成が考えられる。

ところが、この構成の場合、例えば、エッチング技術を使用することにより、層間絶縁膜にコンタクトホールを形成し、このコンタクトホールに導電材料を埋め込むことで、プラグを形成することになる。

このとき、例えば、シールリングＳＲのように、半導体基板１Ｓ上の層間絶縁膜にコンタクトホールをエッチング技術で形成する場合には、層間絶縁膜を構成する絶縁膜（例えば、酸化シリコン膜）と半導体基板１Ｓ（シリコン）の材料が相違することから、エッチング選択比を確保することができる。このため、半導体基板１Ｓ上にコンタクトホールを形成する場合、複数のコンタクトホールの底部は、半導体基板１Ｓの表面に揃うことになる。この結果、シールリングＳＲの一部を構成するプラグＰＬＧ２は、精度良く形成することができる。

これに対し、例えば、アウターリングＯＵＲ１およびアウターリングＯＵＲ２のように、フィールド絶縁膜ＳＴＩ上の層間絶縁膜にコンタクトホールをエッチング技術で形成する場合、層間絶縁膜を構成する絶縁膜（例えば、酸化シリコン膜）とフィールド絶縁膜（酸化シリコン膜）の材料が同種類であることから、エッチング選択比を確保することができなくなる。このため、フィールド絶縁膜ＳＴＩ上にコンタクトホールを形成する場合、複数のコンタクトホールの底部は、フィールド絶縁膜ＳＴＩの内部にまで達して、ばらつくことになる。この結果、アウターリングＯＵＲ１およびアウターリングＯＵＲ２とフィールド絶縁膜ＳＴＩとを接続するプラグは、製品によって寸法が異なることになり、製品間の均一性が損なわれることになる。したがって、本実施の形態１では、製品間の均一性を確保する観点から、アウターリングＯＵＲ１およびアウターリングＯＵＲ２を、例えば、プラグでフィールド絶縁膜ＳＴＩと接続する構成は採用していないのである。

以上のことから、本実施の形態１では、リング領域ＲＲにおいて、シールリングＳＲは半導体基板１Ｓと接続するように構成しているのに対し、アウターリングＯＵＲ１およびアウターリングＯＵＲ２は、半導体基板１Ｓに形成されたフィールド絶縁膜ＳＴＩの上方に配置され、かつ、フィールド絶縁膜ＳＴＩとは離間して配置するように構成している。

続いて、本実施の形態１における第４特徴点は、例えば、図８に示すように、アウターリングＯＵＲ１の幅Ｗ２およびアウターリングＯＵＲ２の幅Ｗ３が、シールリングＳＲの幅Ｗ１よりも小さくなっている点である。これにより、チップ領域ＣＲ内にアウターリングＯＵＲ１およびアウターリングＯＵＲ２を設けたとしても、チップ領域ＣＲのサイズの増大を最小限に抑制することができる。例えば、シールリングＳＲは、回路領域への水分や異物の浸入を防止するための防護壁としての機能を有していることから、シールリングＳＲの幅Ｗ１は、ある程度大きくする必要がある。これに対し、アウターリングＯＵＲ１およびアウターリングＯＵＲ２は、クラックのシールリングＳＲへの側の進行を停止できればよく、水分や異物の浸入を防止する機能を主目的としていない。それよりも、アウターリングＯＵＲ１の幅Ｗ２やアウターリングＯＵＲ２の幅Ｗ３を大きくすると、チップ領域ＣＲの増大に繋がることになる。このことから、本実施の形態１では、アウターリングＯＵＲ１の幅Ｗ２およびアウターリングＯＵＲ２の幅Ｗ３を、シールリングＳＲの幅Ｗ１よりも小さくしているのである。具体的に、例えば、図１０に示すように、シールリングＳＲは、ラフパターンとして形成される金属パターンＡＭＰを含むように構成されている。これに対し、アウターリングＯＵＲ１は、微細パターンとして形成される第１層の金属パターンＭＰ２〜第６層の金属パターンＭＰ２を含む一方、シールリングＳＲの一部を構成する金属パターンＡＭＰと同層の金属パターンは含まないように構成されている。同様に、アウターリングＯＵＲ２は、微細パターンとして形成される第１層の金属パターンＭＰ３〜第５層の金属パターンＭＰ３を含む一方、シールリングＳＲの一部を構成する金属パターンＡＭＰと同層の金属パターンは含まないように構成されている。

なお、図８に示すシールリングＳＲの幅Ｗ１とは、図１０に示すシールリングＳＲを構成する金属パターンのうち、最も幅の広い金属パターンの幅として定義される。例えば、図１０に示すシールリングＳＲにおいて、最上層に形成される金属パターンＡＭＰの幅が最も大きくなるため、図８に示すシールリングＳＲの幅Ｗ１は、図１０に示す金属パターンＡＭＰの幅を意味することになる。

一方、図８に示すアウターリングＯＵＲ１の幅Ｗ２とは、図１０に示すアウターリングＯＵＲ１を構成する金属パターンのうち、最も幅の広い金属パターンの幅として定義される。例えば、図１０に示すアウターリングＯＵＲ１において、第１層から第６層の金属パターンＭＰ２の幅は同じであるため、図８に示すアウターリングＯＵＲ１の幅Ｗ２は、図１０に示す第１層から第６層のいずれかを構成する金属パターンＭＰ２の幅を意味することになる。

同様に、図８に示すアウターリングＯＵＲ２の幅Ｗ３とは、図１０に示すアウターリングＯＵＲ２を構成する金属パターンのうち、最も幅の広い金属パターンの幅として定義される。例えば、図１０に示すアウターリングＯＵＲ２において、第１層から第５層の金属パターンＭＰ３の幅は同じであるため、図８に示すアウターリングＯＵＲ２の幅Ｗ３は、図１０に示す第１層から第５層のいずれかを構成する金属パターンＭＰ３の幅を意味することになる。

次に、本実施の形態１における第５特徴点は、例えば、図８に示すように、シールリングＳＲとアウターリングＯＵＲ１の間の距離Ｘ１が、アウターリングＯＵＲ１とアウターリングＯＵＲ２の間の距離Ｘ２よりも大きい点である。言い換えれば、本実施の形態１における第５特徴点は、アウターリングＯＵＲ１とアウターリングＯＵＲ２の間の距離Ｘ２が、シールリングＳＲとアウターリングＯＵＲ１の間の距離Ｘ１よりも小さい点ということもできる。さらには、アウターリングＯＵＲ２は、平面視において、溝部ＤＩＴと重なっていることから、上述した第５特徴点において、シールリングＳＲとアウターリングＯＵＲ１の間の距離Ｘ１が、アウターリングＯＵＲ１と溝部ＤＩＴの間の距離よりも大きいということもできる。また、図８に示すように、本実施の形態１では、シールリングＳＲとアウターリングＯＵＲ１の間の距離Ｘ１は、アウターリングＯＵＲ１と、チップ領域ＣＲの外周線との間の距離よりも大きくなっている。

これは、シールリングＳＲが、回路領域ＬＲに対して、より確実に水分や異物の浸入を防止し、クラックによる破壊を防止する必要があることから、チップ領域ＣＲの外周線よりもなるべく離れた回路領域ＬＲに近い領域に配置することが望ましいことを考慮した結果である。さらには、アウターリングＯＵＲ１が、クラックのシールリングＳＲ側への進行を防止する機能を有することから、クラックの発生した早い段階で進行を停止させる必要性を考慮したものである。以上のことから、本実施の形態１では、上述した第５特徴点の関係が成立するように、シールリングＳＲ、アウターリングＯＵＲ１、アウターリングＯＵＲ２、および、溝部ＤＩＴが配置されることになる。以上の関係については、チップ領域ＣＲの角部ＣＮＲ以外の領域で説明したが、以下では、チップ領域ＣＲの角部ＣＮＲにおける関係について説明する。

図８において、角部ＣＮＲにおいても、シールリングＳＲとアウターリングＯＵＲ１の間の距離Ｙ１は、アウターリングＯＵＲ１とアウターリングＯＵＲ２の間の距離Ｙ２よりも大きくなっている。ただし、図８に示すように、角部ＣＮＲにおけるシールリングＳＲとアウターリングＯＵＲ１の間の第１スペースは、角部ＣＮＲ以外におけるシールリングＳＲとアウターリングＯＵＲ１の間の第２スペースよりも遥かに大きくなっている。

これは、角部ＣＮＲにおいては、クラックが発生しやすいことを考慮したものである。すなわち、チップ領域ＣＲの角部ＣＮＲにおいては、角部ＣＮＲ以外の外周領域に比べて、クラックが発生しやすい。特に、角部ＣＮＲからチップ領域ＣＲの内部に向かうクラックが発生しやすい。この場合、例えば、角部ＣＮＲとシールリングＳＲとの間の距離Ｙ１が小さいと、角部ＣＮＲで発生したクラックが容易にシールリングＳＲに到達する。この結果、シールリングＳＲがクラックで破壊され、シールリングＳＲが水分防護壁としての機能を果たさなくなってしまう。これにより、シールリングＳＲの内側領域である回路領域にまで水分が浸入することになり、回路領域に形成されている集積回路の動作信頼性に悪影響を及ぼすことになる。

このことから、本実施の形態１では、チップ領域ＣＲの角部ＣＮＲにおいて、シールリングＳＲが傾斜パターンを有するように構成している。この場合、角部ＣＮＲとシールリングＳＲとの間の距離Ｙ１が大きくなるため、角部ＣＮＲにおいてクラックが発生し、このクラックがチップ領域ＣＲの内部方向に進行しても、シールリングＳＲにまで到達することを抑制できる。この結果、クラックが発生しやすい角部ＣＮＲにおいて、たとえ、クラックが発生しても、シールリングＳＲがクラックによって破壊されるポテンシャルを低減することができる。すなわち、角部ＣＮＲにおいてクラックが発生しても、シールリングＳＲの水分防護壁としての機能を維持できるため、シールリングＳＲの内側領域である回路領域ＬＲにまで水分が浸入することを防止できる。これにより、回路領域ＬＲに形成されている集積回路の動作信頼性を向上することができる。

一方、図８に示すように、角部ＣＮＲにおいて、アウターリングＯＵＲ１およびアウターリングＯＵＲ２は、シールリングＳＲと異なり、角部ＣＮＲ近傍まで配置されている。これは、アウターリングＯＵＲ１およびアウターリングＯＵＲ２が、クラックの進行を停止する機能を有し、かつ、破壊されてもクラックが停止すれば問題ないことに起因するものである。すなわち、角部ＣＮＲで発生したクラックを早期に停止させるため、角部ＣＮＲにおいても、アウターリングＯＵＲ１およびアウターリングＯＵＲ２は、角部ＣＮＲの近傍にまで配置されているのである。これにより、本実施の形態１によれば、角部ＣＮＲにおいても、クラックの進行をアウターリングＯＵＲ１およびアウターリングＯＵＲ２で早期に停止させることができるため、クラックに起因するシールリングＳＲの破壊を防止することができる。この結果、本実施の形態１によれば、半導体ウェハおよび半導体ウェハをダイシングすることによって得られる半導体チップ（半導体装置）の信頼性を向上することができる。

なお、本実施の形態１では、図８に示すように、シールリングＳＲとアウターリングＯＵＲ１の間の距離Ｘ１は、シールリングＳＲの外周線と、アウターリングＯＵＲ１の内周線との間の距離として定義される。同様に、アウターリングＯＵＲ１とアウターリングＯＵＲ２の間の距離Ｘ２は、アウターリングＯＵＲ１の外周線と、アウターリングＯＵＲ２の内周線の間の距離として定義される。さらに、図８には示していないが、アウターリングＯＵＲ１と溝部ＤＩＴの間の距離は、アウターリングＯＵＲ１の外周線と、溝部ＤＩＴの内周線の間の距離として定義される。

＜実施の形態１における半導体装置の製造方法＞
続いて、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。まず、図１１に示すように、例えば、シリコン単結晶からなる半導体基板１Ｓを用意する。この半導体基板１Ｓは、図１に示す略円盤形状の半導体ウェハであり、複数のチップ領域ＣＲを有し、複数のチップ領域ＣＲは、スクライブ領域ＳＣＲで区画されている。なお、図１１に示すように、チップ領域ＣＲは、回路領域ＬＲとリング領域ＲＲを有しており、リング領域ＲＲの外側にスクライブ領域ＳＣＲが形成されている。

次に、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、半導体基板１Ｓに溝ＤＩＴ１を形成する。そして、図１３に示すように、溝ＤＩＴ１を形成した半導体基板１Ｓ上に、例えば、酸化シリコン膜からなる絶縁膜を堆積し、その後、堆積した絶縁膜に対して化学的機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）を使用することにより、不要な絶縁膜を研磨する。この結果、図１３に示すように、フィールド絶縁膜ＳＴＩを形成することができる。このとき、半導体基板１Ｓの表面は、フィールド絶縁膜ＳＴＩの表面よりも低くなり、半導体基板１Ｓとフィールド絶縁膜ＳＴＩの間に段差が形成される。

その後、図１４に示すように、回路領域ＬＲに電界効果トランジスタＴＲを形成する。具体的には、半導体基板１Ｓ上に、例えば、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜からなるゲート絶縁膜を形成し、このゲート絶縁膜上に、例えば、ポリシリコン膜からなるゲート電極を形成する。そして、イオン注入法を使用して、ゲート電極に整合した半導体基板１Ｓ内に導電型不純物を導入することにより、ソース領域およびドレイン領域を形成する。このようにして、回路領域ＬＲに電界効果トランジスタＴＲを形成することができる。

続いて、図１５に示すように、電界効果トランジスタＴＲを形成した半導体基板１Ｓ上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、チップ領域ＣＲおよびスクライブ領域ＳＣＲを含む半導体基板１Ｓの主面の全面に形成される。

次に、図１６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、回路領域ＬＲとリング領域ＲＲにコンタクトホールを形成し、このコンタクトホールに、例えば、タングステンからなる導電材料を埋め込むことにより、プラグＰＬＧ１およびプラグＰＬＧ２を形成する。例えば、回路領域ＬＲに形成されるプラグＰＬＧ１は、電界効果トランジスタＴＲのソース領域やドレイン領域と接続され、リング領域ＲＲに形成されるプラグＰＬＧ２は、半導体基板１Ｓと接続される。

その後、図１７に示すように、プラグＰＬＧ１およびプラグＰＬＧ２を形成した層間絶縁膜ＩＬ１上に導体膜を形成し、フォトリソグラフィ技術およびエッチング技術を使用することにより、この導体膜をパターニングする。これにより、回路領域ＬＲにプラグＰＬＧ１と接続される配線ＷＬ１を形成する。同様に、リング領域ＲＲにプラグＰＬＧ２と接続される金属パターンＭＰ１を形成するとともに、リング領域ＲＲに形成されているフィールド絶縁膜ＳＴＩの上方に金属パターンＭＰ２および金属パターンＭＰ３を形成する。配線ＷＬ１および金属パターンＭＰ１〜ＭＰ３は、同層で形成される。

続いて、図１８に示すように、配線ＷＬ１および金属パターンＭＰ１〜ＭＰ３を形成した層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２を形成する。そして、図１９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に溝ＤＩＴ２を形成する。この溝ＤＩＴ２は、回路領域ＬＲとリング領域ＲＲに形成され、回路領域ＬＲにおいて、溝ＤＩＴ２は、配線ＷＬ１の表面の一部を露出するように形成される。同様に、リング領域ＲＲにおいても、溝ＤＩＴ２は、金属パターンＭＰ１〜ＭＰ３の表面の一部を露出するように形成される。

次に、図２０に示すように、溝ＤＩＴ２を形成した層間絶縁膜ＩＬ２上に、例えば、銅膜を形成し、溝ＤＩＴ２の内部に銅膜を埋め込む。その後、層間絶縁膜ＩＬ２の表面上に形成されている不要な銅膜をＣＭＰ法で除去する。これにより、回路領域ＬＲにおいては、第１層の配線ＷＬ１と接続する第２層の配線ＷＬ１を形成することができる。同様に、リング領域ＲＲにおいては、第１層の金属パターンＭＰ１と接続する第２層の金属パターンＭＰ１と、第１層の金属パターンＭＰ２と接続する第２層の金属パターンＭＰ２と、第１層の金属パターンＭＰ３と接続する第２層の金属パターンＭＰ３を形成することができる。

その後、図２１に示すように、同様の工程を繰り返すことにより、回路領域ＬＲにおいては、層間絶縁膜ＩＬに、第１層の配線ＷＬ１から第６層の配線ＷＬ１を形成する。一方、リング領域ＲＲにおいては、第１層の金属パターンＭＰ１から第６層の金属パターンＭＰ１を形成する。さらに、リング領域ＲＲにおいては、第１層の金属パターンＭＰ２から第６層の金属パターンＭＰ２を形成し、第１層〜第６層の金属パターンＭＰ２からなるアウターリングＯＵＲ１が形成される。同様に、リング領域ＲＲにおいては、第１層の金属パターンＭＰ３から第６層の金属パターンＭＰ３を形成し、第１層〜第５層の金属パターンＭＰ３からなるアウターリングＯＵＲ２が形成される。

そして、図２２に示すように、層間絶縁膜ＩＬ７を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、回路領域ＬＲに形成されている層間絶縁膜ＩＬ７に開口部ＯＰ１を形成し、リング領域ＲＲに形成されている層間絶縁膜ＩＬ７に開口部ＯＰ２を形成する。開口部ＯＰ１は、第６層の配線ＷＬ１の表面の一部を露出するように形成され、開口部ＯＰ２は、第６層の金属パターンＭＰ１の表面の一部を露出するように形成される。

続いて、図２３に示すように、開口部ＯＰ１および開口部ＯＰ２を形成した層間絶縁膜ＩＬ７上に、例えば、アルミニウム膜ＡＦからなる導体膜を形成する。その後、図２４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、アルミニウム膜ＡＦをパターニングする。これにより、回路領域ＬＲにおいては、第６層の配線ＷＬ１と接続されるパッドＰＤが形成され、リング領域ＲＲにおいては、第６層の金属パターンＭＰ１と接続される金属パターンＡＭＰが形成される。この結果、リング領域ＲＲにおいては、プラグＰＬＧ２、第１層〜第６層の金属パターンＭＰ１、および、第６層の金属パターンＭＰ１の上層に形成される金属パターンＡＭＰを含むシールリングＳＲが形成される。

その後、図２５に示すように、パッドＰＤおよび金属パターンＡＭＰを形成した層間絶縁膜ＩＬ上に表面保護膜（パッシベーション膜）ＰＡＳを形成する。そして、図９に示すように、フォトリソグラフィ技術およびエッチング技術を使用して表面保護膜ＰＡＳを加工することにより、回路領域ＬＲにおいては、パッドＰＤの表面の一部を露出し、リング領域ＲＲにおいては、表面保護膜ＰＡＳを貫通する溝部ＤＩＴを形成する。この溝部ＤＩＴは、アウターリングＯＵＲ１の外側で、かつ、平面視において、アウターリングＯＵＲ２と重なる位置に形成される。以上のようにして、本実施の形態１における半導体ウェハを製造することができる。

次に、半導体ウェハに形成されているスクライブ領域ＳＣＲを、例えば、回転するダイシングブレードで切断することにより、複数のチップ領域ＣＲを個片化して、複数の半導体チップを取得する。このとき、本実施の形態１では、リング領域ＲＲの外側にあるスクライブ領域ＳＣＲをダイシングブレードで切断する際、クラックがリング領域ＲＲに存在するシールリングＳＲにまで達することを防止できる。つまり、本実施の形態１では、シールリングＳＲの外側にアウターリングＯＵＲ１およびアウターリングＯＵＲ２を設けているため、クラックは、シールリングＳＲに達する前に、アウターリングＯＵＲ１やアウターリングＯＵＲ２に達して、そこで停止することになる。この結果、本実施の形態１によれば、ダイシング工程で発生するクラックが、リング領域ＲＲに存在するシールリングＳＲにまで達することを防止できるのである。この結果、本実施の形態１によれば、たとえ、ダイシング工程に起因してクラックが発生しても、このクラックによるシールリングＳＲの破壊を防止することができる。これにより、本実施の形態１によれば、シールリングＳＲによって、回路領域ＬＲへの水分や異物の浸入を抑制できるため、半導体チップの信頼性を向上することができる。その後は、パッケージング工程を経ることにより、本実施の形態１における半導体装置を製造することができる。

（実施の形態２）
本実施の形態２では、アウターリングＯＵＲ２の幅が溝部ＤＩＴの幅よりも大きく、かつ、アウターリングＯＵＲ２の外周線が、溝部ＤＩＴの外周側面よりも内側にある例について説明する。

図２６は、本実施の形態２における半導体ウェハの構成を示す断面図である。図２６において、本実施の形態２における半導体ウェハは、図９に示す前記実施の形態１における半導体ウェハとほぼ同様の構成をしているため、相違点を中心に説明する。

本実施の形態２の特徴は、図２６に示すように、アウターリングＯＵＲ２の幅Ｌ２が、溝部ＤＩＴの幅Ｌ３よりも大きい点にある。このとき、アウターリングＯＵＲ２は、第１層〜第５層の金属パターンＭＰ３を含むように構成されており、この金属パターンＭＰ３の幅がアウターリングＯＵＲ２の幅Ｌ２となっている。そして、図２６に示すように、本実施の形態２では、アウターリングＯＵＲ２の幅Ｌ２が、溝部ＤＩＴの幅Ｌ３よりも大きいことを前提として、アウターリングＯＵＲ２の外周線が、溝部ＤＩＴの外周側面よりも内側に配置されている。

これにより、例えば、ダイシング工程において、溝部ＤＩＴの底部を起点として、シールリングＳＲ側に進行するクラックが、幅Ｌ２の大きいアウターリングＯＵＲ２にぶつかって停止する可能性を高くすることができる。すなわち、溝部ＤＩＴの底部を起点として、シールリングＳＲ側に進行するクラックは、主に、溝部ＤＩＴの内側に配置されているアウターリングＯＵＲ１で停止する可能性が高いが、さらに、本実施の形態２では、平面視において、溝部ＤＩＴと重なるアウターリングＯＵＲ２が、溝部ＤＩＴの内側にはみ出している。このため、アウターリングＯＵＲ２によっても、溝部ＤＩＴの底部を起点として、シールリングＳＲ側に進行するクラックを停止させることができるのである。つまり、本実施の形態２の構成では、アウターリングＯＵＲ１だけでなく、アウターリングＯＵＲ２によっても、溝部ＤＩＴの底部を起点として、シールリングＳＲ側に進行するクラックを停止させる可能性が高くなるため、クラックに起因するシールリングＳＲの破壊を効果的に防止することができる。

さらに、本実施の形態２では、アウターリングＯＵＲ２を構成する第１層〜第５層の金属パターンＭＰ３の幅を大きくしていることから、例えば、積層方向に隣り合う層に配置されている金属パターンＭＰ３同士を複数のプラグで接続することも可能となる。このことは、第１層〜第５層の金属パターンＭＰ３、および、積層方向に隣り合う金属パターンＭＰ３同士を接続する複数のプラグから構成される積層構造体の強度が向上することを意味する。この場合、例えば、ダイシング工程で半導体ウェハに加わる力（ストレス）が強すぎて、ダイシングブレードと半導体ウェハの接触領域が起点となって発生するクラックに対しても、強度の高められたアウターリングＯＵＲ２でクラックの進行を停止することができる。つまり、本実施の形態２によれば、アウターリングＯＵＲ２の構造強度が向上している点と、アウターリングＯＵＲ２とアウターリングＯＵＲ１の２重防護壁構造の相乗効果によって、クラックのシールリングＳＲへの到達確率を大幅に低減できるため、クラックに起因するシールリングＳＲの破壊を効果的に防止することができる。

（実施の形態３）
本実施の形態３では、アウターリングＯＵＲ１を第１層〜第６層の金属パターンＭＰ２と、積層方向に隣り合う層の金属パターンＭＰ２を接続するプラグだけでなく、さらに、第６層の金属パターンＭＰ２の上層の金属パターンも含むように構成する例について説明する。

図２７は、本実施の形態３における半導体ウェハの構成を示す断面図である。図２７において、本実施の形態３における半導体ウェハは、図９に示す前記実施の形態１における半導体ウェハとほぼ同様の構成をしているため、相違点を中心に説明する。

図２７において、本実施の形態３の特徴は、アウターリングＯＵＲ１が、金属パターンＡＭＰ２も含むように構成されている点にある。つまり、アウターリングＯＵＲ１は、回路領域ＬＲに形成されているパッドＰＤやシールリングＳＲの最上層を構成する金属パターンＡＭＰと同層で形成された金属パターンＡＭＰ２を含むように構成されている。

この場合、アウターリングＯＵＲ１は、金属パターンＡＭＰ２によって、表面保護膜ＰＡＳと直接接触するように構成されることになる。そして、本実施の形態３では、アウターリングＯＵＲ１の上面は、最上層の金属パターンＡＭＰ２の上面となることから、アウターリングＯＵＲ１の上面は、溝部ＤＩＴの底面よりも高くなる。この結果、本実施の形態３によれば、溝部ＤＩＴの底部を起点として、シールリングＳＲ側に進行するクラックが、アウターリングＯＵＲ１によって遮られて停止する確率を大きくすることができる。

（実施の形態４）
本実施の形態４では、溝部ＤＩＴが表面保護膜ＰＡＳを貫通して層間絶縁膜の途中まで形成されている例について説明する。

図２８は、本実施の形態４における半導体ウェハの構成を示す断面図である。図２８において、本実施の形態４における半導体ウェハは、図９に示す前記実施の形態１における半導体ウェハとほぼ同様の構成をしているため、相違点を中心に説明する。

図２８において、本実施の形態４の特徴は、溝部ＤＩＴが表面保護膜ＰＡＳを貫通し、層間絶縁膜の途中まで形成されている点にある。この結果、本実施の形態４では、アウターリングＯＵＲ１の上面が、溝部ＤＩＴの底面よりも高くなる。これにより、本実施の形態４によれば、溝部ＤＩＴの底部を起点として、シールリングＳＲ側に進行するクラックが、アウターリングＯＵＲ１によって遮られて停止する確率を大きくすることができる。

ここで、本実施の形態４の構成と前記実施の形態３の構成は、アウターリングＯＵＲ１の上面を溝部ＤＩＴの底面よりも高くする点で共通するが、チップ領域ＣＲの増大を抑制する観点を考慮すると、本実施の形態４の構成は、前記実施の形態３の構成よりも優位性を有する。

すなわち、前記実施の形態３では、アウターリングＯＵＲ１の最上層に金属パターンＡＭＰ２を形成することにより、アウターリングＯＵＲ１の上面を溝部ＤＩＴの底面よりも高くしている。この金属パターンＡＭＰ２は、パッドＰＤと同層のアルミニウム膜で形成される寸法の大きなパターンであり、この寸法の大きな金属パターンＡＭＰ２を含むようにアウターリングＯＵＲ１を構成すると、必然的に、リング領域ＲＲのサイズが大きくなってしまうのである。

これに対し、本実施の形態４では、微細な第６層の金属パターンＭＰ２でアウターリングＯＵＲ１の最上層を構成する一方、溝部ＤＩＴを層間絶縁膜の途中まで深く形成することにより、アウターリングＯＵＲ１の上面を溝部ＤＩＴの底面よりも高くしている。このように、本実施の形態４では、前記実施の形態３に比べて、アウターリングＯＵＲ１の幅を小さくしながら、アウターリングＯＵＲ１の上面を溝部ＤＩＴの底面よりも高くすることができる。この結果、本実施の形態４によれば、リング領域ＲＲを含むチップ領域ＣＲのサイズの増大を抑制しながら、溝部ＤＩＴの底部を起点として、シールリングＳＲ側へ進行するクラックを、アウターリングＯＵＲ１によって停止させる確率を大きくすることができるのである。

（実施の形態５）
本実施の形態５では、前記実施の形態４よりも、さらに、溝部ＤＩＴの深さを深くする例について説明する。

図２９は、本実施の形態５における半導体ウェハの構成を示す断面図である。図２９において、本実施の形態５における半導体ウェハは、図９に示す前記実施の形態１における半導体ウェハとほぼ同様の構成をしているため、相違点を中心に説明する。

図２９において、本実施の形態５の特徴は、前記実施の形態４よりも、溝部ＤＩＴの深さを深くしている点にある。具体的に、図２８に示す前記実施の形態４では、第１層〜第５層の金属パターンＭＰ３を含むアウターリングＯＵＲ２の上方に溝部ＤＩＴの底部が位置している。これに対して、図２９に示す本実施の形態５では、第１層〜第４層の金属パターンＭＰ３を含むアウターリングＯＵＲ２の上方に溝部ＤＩＴの底部が位置している。したがって、本実施の形態５における溝部ＤＩＴの底部は、前記実施の形態４における溝部ＤＩＴの底部に比べて、およそ１層分だけ深く形成されていることになる。

このように構成されている本実施の形態５においても、前記実施の形態４と同様に、アウターリングＯＵＲ１の上面が、溝部ＤＩＴの底面よりも高くなる。これにより、本実施の形態５によっても、溝部ＤＩＴの底部を起点として、シールリングＳＲ側に進行するクラックが、アウターリングＯＵＲ１によって遮られて停止する確率を大きくすることができる。

ここで、本実施の形態５では、前記実施の形態４に比べて、溝部ＤＩＴの深さが深くなっているため、溝部ＤＩＴの底部からクラックが発生しやすい構成となっている。すなわち、本実施の形態５の溝部ＤＩＴの底部からは、前記実施の形態４の溝部ＤＩＴの底部よりもクラックが発生しやすくなっている。この点に関し、溝部ＤＩＴは、溝部ＤＩＴの底部から意図的にクラックを発生させるために設けられているが、だからといって、クラックの発生確率を高める必要性はない。つまり、クラックが発生しなければ、シールリングＳＲがクラックによって破壊される可能性はないのであるから、わざわざ、クラックの発生確率を高める必要はないのである。すなわち、溝部ＤＩＴが他の領域よりも割れやすくなる程度で溝部ＤＩＴの深さを規定すればよいのであり、必要以上に溝部ＤＩＴの深さを深くして、わざわざ、クラックの発生確率を高める必要性はないのである。このことを考慮すると、本実施の形態５よりも前記実施の形態４のほうが、クラックの発生確率を低減する観点から優位性を有しているということができる。

ただし、本実施の形態５では、溝部ＤＩＴの底部を起点とするクラックが発生しやすくなるが、アウターリングＯＵＲ１の上面と、溝部ＤＩＴの底面との高さの差が大きくなるため、溝部ＤＩＴの底部を起点として、シールリングＳＲ側に進行するクラックが、アウターリングＯＵＲ１によって遮られて停止する確率を大きくすることができる。

（実施の形態６）
本実施の形態６では、アウターリングＯＵＲ１およびアウターリングＯＵＲ２がフィールド絶縁膜ＳＴＩと接続されている例について説明する。

図３０は、本実施の形態６における半導体ウェハの構成を示す断面図である。図３０において、本実施の形態６における半導体ウェハは、図９に示す前記実施の形態１における半導体ウェハとほぼ同様の構成をしているため、相違点を中心に説明する。

図３０において、本実施の形態６の特徴は、アウターリングＯＵＲ１が、プラグＰＬＧ３によって、フィールド絶縁膜ＳＴＩと接続され、かつ、アウターリングＯＵＲ２が、プラグＰＬＧ４によって、フィールド絶縁膜ＳＴＩと接続されている点にある。

この場合、アウターリングＯＵＲ１およびアウターリングＯＵＲ２によって、回路領域ＬＲへの水分や異物の浸入を効果的に防止することができる。つまり、アウターリングＯＵＲ１およびアウターリングＯＵＲ２は、クラックの進行を停止させることを主目的で形成されているが、本実施の形態６では、さらに、アウターリングＯＵＲ１およびアウターリングＯＵＲ２が、水分や異物の浸入を防止する効果を高めることになる。特に、本実施の形態６では、シールリングＳＲが設けられている点と、シールリングＳＲが接続している半導体基板１Ｓの表面と、フィールド絶縁膜ＳＴＩの表面との間に段差が形成されている点と、アウターリングＯＵＲ１およびアウターリングＯＵＲ２がフィールド絶縁膜ＳＴＩに接続されている点との相乗効果により、回路領域ＬＲへの水分の浸入を効果的に防止することができる。

ただし、前記実施の形態１で説明したように、アウターリングＯＵＲ１およびアウターリングＯＵＲ２とフィールド絶縁膜ＳＴＩとをプラグＰＬＧ３およびプラグＰＬＧ４で接続する場合、製品によってプラグＰＬＧ３およびプラグＰＬＧ４の寸法が異なることになり、製品間の均一性が損なわれることになる。このため、本実施の形態６の構成は、多少、製品間の均一性が損なわれても、回路領域ＬＲへの水分や異物の浸入を確実に防止して、半導体装置の信頼性向上を優先させる場合に特に有用な構成である。

なお、例えば、半導体装置の製造技術では、例えば、ＳＡＣ（Self Align Contact）と呼ばれる技術がある。このＳＡＣと呼ばれる技術では、電界効果トランジスタＴＲを形成した後、電界効果トランジスタＴＲを覆うように、窒化シリコン膜を形成し、その後、この窒化シリコン膜上に層間絶縁膜となる酸化シリコン膜を形成する。したがって、このＳＡＣと呼ばれる技術を使用する場合、図３０において、リング領域ＲＲのフィールド絶縁膜ＳＴＩ上にも窒化シリコン膜と酸化シリコン膜の積層膜が形成される。したがって、まず、層間絶縁膜である酸化シリコン膜をエッチングしてコンタクトホールを形成する場合、下層に存在する窒化シリコン膜はエッチングストッパとなる。引き続き、窒化シリコン膜をエッチングする場合、窒化シリコン膜の下層に存在するフィールド絶縁膜ＳＴＩは、酸化シリコン膜から形成されているため、このフィールド絶縁膜ＳＴＩがエッチングストッパとなる。このことから、ＳＡＣと呼ばれる技術を使用する場合には、層間絶縁膜と窒化シリコン膜を貫通するコンタクトホールは、フィールド絶縁膜ＳＴＩまでエッチングされにくくなる。このことは、アウターリングＯＵＲ１とフィールド絶縁膜ＳＴＩとを接続するプラグＰＬＧ３、および、アウターリングＯＵＲ２とフィールド絶縁膜ＳＴＩとを接続するプラグＰＬＧ４の寸法の均一性を高めることができることを意味する。つまり、ＳＡＣと呼ばれる技術を使用する場合には、製品間の均一性が損なわれることなく、アウターリングＯＵＲ１とフィールド絶縁膜ＳＴＩをプラグＰＬＧ３で接続し、アウターリングＯＵＲ２とフィールド絶縁膜ＳＴＩをプラグＰＬＧ４で接続することができる。この結果、製品間の均一性を高めながら、回路領域ＬＲへの水分や異物の浸入を防止する効果を向上させることができる。

（実施の形態７）
本実施の形態７では、平面視において、シールリングＳＲとアウターリングＯＵＲ１の間に、ダミーパターン、あるいは、コーナ補強用パターンを設ける例について説明する。

図３１は、チップ領域ＣＲの角部ＣＮＲ近傍の平面レイアウト構成を示す図である。図３１に示すように、角部ＣＮＲを有するチップ領域ＣＲには、シールリングＳＲが形成されている。このシールリングＳＲは、角部ＣＮＲ以外の領域においては、チップ領域ＣＲの外周線に沿って延在するように配置され、角部ＣＮＲにおいては、角部ＣＮＲから離間するように配置されている。すなわち、シールリングＳＲは、図３１に示すように、角部ＣＮＲ以外の領域におけるチップ領域ＣＲの外周線とシールリングＳＲの間の距離よりも、角部ＣＮＲとシールリングＳＲとの間の距離が大きくなるように配置されている。

続いて、本実施の形態７では、チップ領域ＣＲの外周線に沿って、溝部（スリット）ＤＩＴが配置されている。具体的には、図３１に示すように、角部ＣＮＲを含むチップ領域ＣＲの外周線に沿って、溝部ＤＩＴが延在している。このとき、溝部ＤＩＴは、平面視において、シールリングＳＲの外側に配置されている。つまり、溝部ＤＩＴは、平面視において、チップ領域ＣＲの外周線と、シールリングＳＲに挟まれるように配置されている。

そして、本実施の形態７では、平面視において、溝部ＤＩＴとシールリングＳＲの間にアウターリングＯＵＲ１が設けられており、このアウターリングＯＵＲ１もチップ領域ＣＲの外周線に沿って、延在している。さらに、本実施の形態７においては、アウターリングＯＵＲ１の外側にアウターリングＯＵＲ２が設けられており、このアウターリングＯＵＲ２もチップ領域ＣＲの外周線に沿って、延在している。特に、アウターリングＯＵＲ２は、平面視において、溝部ＤＩＴと重なるように配置されている。

ここで、本実施の形態７の特徴は、図３１に示すように、角部ＣＮＲ以外の領域においては、平面的に見て、シールリングＳＲとアウターリングＯＵＲ１との間の第２スペースに複数のダミーパターンＤＭＹ２が配置されている点にある。さらに、本実施の形態７の特徴は、角部ＣＮＲ近傍において、平面的に見て、シールリングＳＲとアウターリングＯＵＲ１と間の第１スペースに、複数のコーナ補強用パターンＬＳＳが配置されている点にある。このとき、図３１に示すように、第１スペースの面積は、第２スペースの面積よりも大きくなっている。そして、平面視において、第２スペースに配置されているダミーパターンＤＭＹ２は、略正方形形状をしており、チップ領域ＣＲの外周線に沿って並んで配置されている。一方、第１スペースに配置されているコーナ補強用パターンＬＳＳは、線分形状をした線分構造体を構成している。第１スペースに配置されている複数の線分構造体（図３１では８個）が、角部ＣＮＲの二等分線に対して交差（直交）しながら二等分線の延在方向に並んで形成されている。

このように構成されている本実施の形態７によれば、以下に示す効果が得られる。すなわち、角部ＣＮＲでは、角部ＣＮＲ以外の辺の領域よりもクラックが発生しやすく、特に、角部ＣＮＲからチップ領域ＣＲの内部へ向かう方向に進行するクラックが、半導体装置の信頼性に悪影響を及ぼすおそれが高い。このため、本実施の形態７では、角部ＣＮＲからチップ領域ＣＲの内部に向かう領域（第１スペース）に、平面的に見て、ダミーパターンＤＭＹ２よりも面積が大きく、かつ、角部ＣＮＲの二等分線と交差するように並んで配置された線分構造体からなるコーナ補強用パターンＬＳＳを形成している。特に、本実施の形態７では、できるだけ線分構造体からなるコーナ補強用パターンＬＳＳを大きく形成することにより、角部ＣＮＲにおけるクラック耐性を向上させることができる。一方、角部ＣＮＲほどではないが、角部ＣＮＲ以外においてもクラック耐性を向上させるため、シールリングＳＲとアウターリングＯＵＲ１の間の第２スペースに複数のダミーパターンＤＭＹ２を配置している。これにより、本実施の形態７によれば、チップ領域ＣＲの外周線全体にわたって、クラックの内部方向への浸入を抑制することができる。

図３２は、図３１のＡ−Ａ線で切断した断面図である。図３２において、シールリングＳＲとアウターリングＯＵＲ１との間にダミーパターンＤＭＹ２が形成されていることがわかる。このダミーパターンＤＭＹ２は、第１層の金属パターンＭＰ４〜第６層の金属パターンＭＰ４から構成されている。このとき、第１層から第６層の金属パターンＭＰ４は、同じ幅のパターンから構成されているが、異なる幅のパターンで構成してもよい。

図３２に示すように、例えば、溝部ＤＩＴの底部を起点として、シールリングＳＲ側へ進行するクラックは、アウターリングＯＵＲ１で停止すると考えられる。ただし、本実施の形態７では、さらに、シールリングＳＲとアウターリングＯＵＲ１の間に、クラックの進行を妨げる機能を有するダミーパターンＤＭＹ２が形成されているため、たとえ、アウターリングＯＵＲ１でクラックの進行が停止しなかった場合であっても、ダミーパターンＤＭＹ２でクラックを停止させることができる。このことから、本実施の形態７によれば、クラックに起因するシールリングＳＲの破壊を、さらに防止することができる。

図３３は、図３１のＢ−Ｂ線で切断した断面図である。図３３に示すように、角部においては、シールリングＳＲとアウターリングＯＵＲ１の間に８個のコーナ補強用パターンＬＳＳが並んで配置されていることがわかる。そして、個々のコーナ補強用パターンＬＳＳは、第１層〜第６層の金属パターンＭＰ５と、積層方向において隣り合う層の金属パターンＭＰ５同士を接続するプラグから構成されている。

このように構成されている角部においては、第１の障壁であるアウターリングＯＵＲ２と、第２の障壁であるアウターリングＯＵＲ１のいずれかで停止することができないクラックであっても、さらに内側に８個ものコーナ補強用パターンＬＳＳが設けられているため、これらのコーナ補強用パターンＬＳＳで確実にクラックの進行を停止することができる。この結果、特に角部ＣＮＲで発生しやすい大きなクラックに起因するシールリングＳＲの破壊も確実に防止することができる。これにより、本実施の形態７では、シールリングＳＲがクラックで破壊されることに起因する回路領域ＬＲへの水分の浸入を確実に防止することができ、これによって、半導体ウェハおよび半導体ウェハをダイシングすることによって得られる半導体チップ（半導体装置）の信頼性を向上することができる。

（実施の形態８）
本実施の形態８では、コーナ補強用パターンＬＳＳの外側にも、複数のダミーパターンＤＭＹ１を配置する例について説明する。本実施の形態８の構成は、前記実施の形態７とほぼ同様であるため、相違点を中心に説明する。

図３４は、チップ領域ＣＲの角部ＣＮＲ近傍の平面レイアウト構成を示す図である。図３４において、本実施の形態８の特徴は、角部ＣＮＲにおいて、シールリングＳＲとアウターリングＯＵＲ１の間の第１スペースに、複数のコーナ補強用パターンＬＳＳを設けるとともに、コーナ補強用パターンＬＳＳとアウターリングＯＵＲ１の間にも、複数のダミーパターンＤＭＹ１を設ける点にある。

このように構成されている本実施の形態８によれば、以下に示す効果が得られる。すなわち、前記実施の形態７では、角部ＣＮＲ全体の補強をすることができるが、コーナ補強用パターンＬＳＳは、ダミーパターンＤＭＹ２よりも平面的に面積が大きい。このため、角部ＣＮＲの第１スペースにおいても、チップ領域ＣＲの辺の近くまでコーナ補強用パターンＬＳＳを形成することが困難な場合も考えられる。そこで、角部ＣＮＲの第１スペースにおいても、チップ領域ＣＲの辺の近くを保護し、角部ＣＮＲにおいても、できるだけクラックをシールリングＳＲから離れた位置で停止させるため、角部ＣＮＲにおいて、複数のダミーパターンＤＭＹ２をコーナ補強用パターンＬＳＳの外側に配置する。これにより、本実施の形態８によれば、角部ＣＮＲにおいて、コーナ補強用パターンＬＳＳとダミーパターンＤＭＹ１を組み合わせることで、角部ＣＮＲ全体を補強し、かつ、角部ＣＮＲ近傍の辺の近くも補強することができる。

図３５は、図３４のＡ−Ａ線で切断した断面図である。図３５において、シールリングＳＲとアウターリングＯＵＲ１との間にダミーパターンＤＭＹ２が形成されていることがわかる。このダミーパターンＤＭＹ２は、第１層の金属パターンＭＰ４〜第６層の金属パターンＭＰ４から構成されている。このとき、第１層から第６層の金属パターンＭＰ４は、同じ幅のパターンから構成されているが、異なる幅のパターンで構成してもよい。

また、図３６は、図３４のＢ−Ｂ線で切断した断面図である。図３６に示すように、角部においては、シールリングＳＲとアウターリングＯＵＲ１の間に７個のコーナ補強用パターンＬＳＳが並んで配置されていることがわかる。そして、個々のコーナ補強用パターンＬＳＳは、第１層〜第６層の金属パターンＭＰ５と、積層方向において隣り合う層の金属パターンＭＰ５同士を接続するプラグから構成されている。そして、最も外側に配置されているコーナ補強用パターンＬＳＳとアウターリングＯＵＲ１の間に、ダミーパターンＤＭＹ１が形成されていることがわかる。このダミーパターンＤＭＹ１は、第１層の金属パターンＭＰ４〜第６層の金属パターンＭＰ４から構成されている。このとき、第１層から第６層の金属パターンＭＰ４は、同じ幅のパターンから構成されているが、異なる幅のパターンで構成してもよい。

本実施の形態８では、アウターリングＯＵＲ１およびアウターリングＯＵＲ２を設けるとともに、コーナ補強用パターンＬＳＳ、ダミーパターンＤＭＹ１およびダミーパターンＤＭＹ２を設けることによる相乗効果により、シールリングＳＲがクラックで破壊されることに起因する回路領域ＬＲへの水分の浸入を確実に防止することができる。この結果、本実施の形態８によれば、半導体ウェハおよび半導体ウェハをダイシングすることによって得られる半導体チップ（半導体装置）の信頼性を向上することができる。

（実施の形態９）
本実施の形態９では、アウターリングＯＵＲ１を設ける一方、アウターリングＯＵＲ２を設けない例について説明する。

図３７は、チップ領域ＣＲの角部ＣＮＲ近傍の平面レイアウト構成を示す図である。図３７に示すように、角部ＣＮＲを有するチップ領域ＣＲには、シールリングＳＲが形成されている。このシールリングＳＲは、角部ＣＮＲ以外の領域においては、チップ領域ＣＲの外周線に沿って延在するように配置され、角部ＣＮＲにおいては、角部ＣＮＲから離間するように配置されている。すなわち、シールリングＳＲは、図３７に示すように、角部ＣＮＲ以外の領域におけるチップ領域ＣＲの外周線とシールリングＳＲの間の距離よりも、角部ＣＮＲとシールリングＳＲとの間の距離が大きくなるように配置されている。

そして、本実施の形態９では、チップ領域ＣＲの外周線に沿って、溝部（スリット）ＤＩＴが配置されている。具体的には、図３７に示すように、角部ＣＮＲを含むチップ領域ＣＲの外周線に沿って、溝部ＤＩＴが延在している。このとき、溝部ＤＩＴは、平面視において、シールリングＳＲの外側に配置されている。つまり、溝部ＤＩＴは、平面視において、チップ領域ＣＲの外周線と、シールリングＳＲに挟まれるように配置されている。さらに、本実施の形態９では、平面視において、溝部ＤＩＴとシールリングＳＲの間にアウターリングＯＵＲ１が設けられており、このアウターリングＯＵＲ１もチップ領域ＣＲの外周線に沿って、延在している。

図３８は、図３７のＡ−Ａ線で切断した断面図である。図３８に示すように、本実施の形態９では、リング領域ＲＲにおいて、シールリングＳＲと溝部ＤＩＴの間にアウターリングＯＵＲ１が設けられているが、溝部ＤＩＴと平面的に重なるアウターリングＯＵＲ２は設けられていない。

このような本実施の形態９の構成においても、例えば、リング領域ＲＲの外側にあるスクライブ領域ＳＣＲをダイシングブレードで切断する際、クラックがリング領域ＲＲに存在するシールリングＳＲにまで達することを防止できる。つまり、本実施の形態９でも、シールリングＳＲの外側にアウターリングＯＵＲ１を設けているため、クラックは、シールリングＳＲに達する前に、アウターリングＯＵＲ１に達して、そこで停止することになる。この結果、本実施の形態９によれば、ダイシング工程で発生するクラックが、リング領域ＲＲに存在するシールリングＳＲにまで達することを防止できる。

ここで、シールリングＳＲの外側で、かつ、溝部ＤＩＴの内側に、アウターリングＯＵＲ１を設けている主な理由は、溝部ＤＩＴの底部を起点として、シールリングＳＲ側に進行するクラックがシールリングＳＲにまで到達することを防止するためである。さらに、このアウターリングＯＵＲ１には、ダイシングブレードと半導体ウェハの接触領域が起点となるクラックが発生した場合であっても、このクラックのシールリングＳＲ側への進行を防止する機能も有している。したがって、本実施の形態９のように、アウターリングＯＵＲ１の外側にアウターリングＯＵＲ２が設けられていない場合であっても、アウターリングＯＵＲ１によって、溝部ＤＩＴの底部を起点とするクラックとともに、ダイシングブレードと半導体ウェハの接触領域が起点となるクラックに起因するシールリングＳＲの破壊を防止することができる。この結果、本実施の形態９においても、半導体ウェハおよび半導体ウェハをダイシングすることによって得られる半導体チップ（半導体装置）の信頼性を向上することができる。

（実施の形態１０）
本実施の形態１０では、ダイシング工程をレーザダイシングで実施する場合の構成について説明する。

図３９は、チップ領域ＣＲの角部ＣＮＲ近傍の平面レイアウト構成を示す図である。図３９に示すように、角部ＣＮＲを有するチップ領域ＣＲには、シールリングＳＲが形成されている。このシールリングＳＲは、角部ＣＮＲ以外の領域においては、チップ領域ＣＲの外周線に沿って延在するように配置され、角部ＣＮＲにおいては、角部ＣＮＲから離間するように配置されている。すなわち、シールリングＳＲは、図３９に示すように、角部ＣＮＲ以外の領域におけるチップ領域ＣＲの外周線とシールリングＳＲの間の距離よりも、角部ＣＮＲとシールリングＳＲとの間の距離が大きくなるように配置されている。

そして、本実施の形態１０では、平面的に見て、チップ領域ＣＲの外周線とシールリングＳＲの間にアウターリングＯＵＲ１が設けられており、このアウターリングＯＵＲ１はチップ領域ＣＲの外周線に沿って、延在している。このとき、アウターリングＯＵＲ１の幅は、シールリングＳＲの幅よりも小さくなっている。

図４０は、図３９のＡ−Ａ線で切断した断面図である。図４０に示すように、本実施の形態１０では、シールリングＳＲとリング領域ＲＲの外周線の間にアウターリングＯＵＲ１が設けられている。このアウターリングＯＵＲ１は、例えば、なるべく、リング領域ＲＲの外周線に近い領域に配置されている。具体的には、リング領域ＲＲの外周線とアウターリングＯＵＲ１の間の距離は、アウターリングＯＵＲ１とシールリングＳＲの間の距離よりも小さくなっている。

これにより、以下に示す効果が得られる。すなわち、図４０では、レーザ光ＬＡＲを半導体ウェハのスクライブ領域ＳＣＲに照射することにより、スクライブ領域ＳＣＲを切断するダイシング工程が示されている。図４０において、レーザダイシングと呼ばれる技術は、半導体ウェハにレーザ光ＬＡＲを照射して、照射領域を加熱することにより、半導体ウェハの照射領域を燃焼させて切断する技術である。この場合、レーザ光ＬＡＲを照射した領域だけでなく、照射領域の周辺領域も加熱されるため、この周辺領域においても、膜が燃焼し消失することになる。このとき、例えば、半導体ウェハに形成された膜の種類や加熱分布に起因して、膜の燃えやすさが相違する。

このことから、例えば、アウターリングＯＵＲ１が形成されていない場合には、レーザダイシングによる切断面は、半導体ウェハに形成された膜の燃えやすさの相違に起因して凹凸形状となりやすい。この結果、凹凸形状をした切断面からは、異物（ゴミ）が発生しやすくなる（図６参照）。

これに対し、本実施の形態１０では、図４０に示すように、アウターリングＯＵＲ１がリング領域ＲＲの外周線の近くに配置されている。この結果、図４０に示すように、半導体ウェハに形成された膜の燃えやすさを反映する前にアウターリングＯＵＲ１の外側で膜の消失が停止する。これにより、図４０に示すように、レーザダイシングによる切断面は、アウターリングＯＵＲ１を設けない図６の場合に比べて均一形状（フラット形状）となる。このことから、本実施の形態１０によれば、切断面が滑らかになるため、切断面が凹凸形状の場合に比べて、異物（ゴミ）の発生を低減することができる。

このように本実施の形態１０において、アウターリングＯＵＲ１は、レーザダイシングによる切断面を平滑化する目的で形成されることになる。言い換えれば、レーザダイシングの場合は、ダイシングブレードによる機械的な切断の場合と異なり、ダイシング工程でのクラックの発生はないと考えられる。このことから、図４０に示すように、レーザダイシングを前提とした場合には、表面保護膜ＰＡＳに溝部ＤＩＴも設けられていなく、かつ、アウターリングＯＵＲ１は、できるだけ、リング領域ＲＲの外周線に近づくように形成される。このような実施の形態１０の構成は、レーザダイシングを前提とした構成であるが、この場合も、異物の発生に起因する半導体装置の信頼性低下を抑制することができる。

以上のことから、前記実施の形態１〜９のように、ダイシングブレードによる機械的な切断の場合だけでなく、本実施の形態１０のように、レーザダイシングを前提する場合でも、リング領域ＲＲにアウターリングＯＵＲ１を設ける構成は、半導体装置の品質を向上させる観点から有用な技術的思想であることがわかる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

実施の形態は、以下に示す態様を含む。

（付記１）
半導体チップを備え、
前記半導体チップは、
集積回路が形成された回路領域と、
前記回路領域の外側に形成されたリング領域と、を有し、
前記リング領域には、
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたシールリングと、
（ｃ）前記シールリングの外側に形成されたアウターリングと、
が形成され、
前記シールリングは、前記半導体基板と接続し、
前記アウターリングは、前記半導体基板に形成されたフィールド絶縁膜の上方に配置され、かつ、前記フィールド絶縁膜とは離間して配置される、半導体装置。

（付記２）
付記１に記載の半導体装置において、
前記シールリングと接続する前記半導体基板の表面高さは、前記アウターリングの下方に位置する前記フィールド絶縁膜の表面高さと異なる、半導体装置。

（付記３）
付記１に記載の半導体装置において、
前記リング領域には、さらに、
（ｄ）前記シールリング上に形成された表面保護膜と、
（ｅ）前記表面保護膜に形成された溝部であって、前記シールリングの外側に形成された前記溝部と、
が形成され、
前記アウターリングは、前記シールリングと前記溝部の間に形成されている、半導体装置。

（付記４）
付記１に記載の半導体装置において、
前記半導体チップは、角部を有し、
前記角部における前記シールリングと前記アウターリングの間の第１スペースは、前記角部以外における前記シールリングと前記アウターリングの間の第２スペースよりも大きい、半導体装置。

（付記５）
付記４に記載の半導体装置において、
前記リング領域の外端部と前記アウターリングの間の距離は、前記アウターリングと前記シールリングの間の距離よりも小さい、半導体装置。

（付記６）
付記５に記載の半導体装置において、
前記アウターリングの幅は、前記シールリングの幅よりも小さい、半導体装置。

（付記７）
複数のチップ領域と、
前記複数のチップ領域を区画するスクライブ領域と、を含み、
前記複数のチップ領域のそれぞれは、
集積回路が形成された回路領域と、
前記回路領域の外側に形成されたリング領域と、を有し、
前記リング領域の外側にスクライブ領域が存在する半導体ウェハであって、
前記リング領域には、
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたシールリングと、
（ｃ）前記シールリングの外側に形成されたアウターリングと、
が形成され、
前記シールリングは、前記半導体基板と接続し、
前記アウターリングは、前記半導体基板に形成されたフィールド絶縁膜の上方に配置され、かつ、前記フィールド絶縁膜とは離間して配置される、半導体ウェハ。

１Ｓ 半導体基板
ＡＦ アルミニウム膜
ＡＭＰ 金属パターン
ＡＭＰ２ 金属パターン
ＡＲ 領域
ＣＬＫ１ クラック
ＣＬＫ２ クラック
ＣＬＫ３ クラック
ＣＮＲ 角部
ＣＲ チップ領域
ＤＢ ダイシングブレード
ＤＩＴ 溝部
ＤＩＴ１ 溝
ＤＩＴ２ 溝
ＤＭＹ１ ダミーパターン
ＤＭＹ２ ダミーパターン
ＩＬ 層間絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ７ 層間絶縁膜
Ｌ１ 距離
Ｌ２ 幅
Ｌ３ 幅
ＬＡＲ レーザ光
ＬＲ 回路領域
ＬＳＳ コーナ補強用パターン
ＭＰ１ 金属パターン
ＭＰ２ 金属パターン
ＭＰ３ 金属パターン
ＭＰ４ 金属パターン
ＭＰ５ 金属パターン
ＯＰ１ 開口部
ＯＰ２ 開口部
ＯＵＲ１ アウターリング
ＯＵＲ２ アウターリング
ＰＡＳ 表面保護膜
ＰＤ パッド
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＬＧ４ プラグ
ＲＲ リング領域
ＳＣＲ スクライブ領域
ＳＲ シールリング
ＳＴＩ フィールド絶縁膜
ＴＲ 電界効果トランジスタ
Ｗ１ 幅
Ｗ２ 幅
Ｗ３ 幅
ＷＦ 半導体ウェハ
ＷＬ１ 配線
Ｘ１ 距離
Ｘ２ 距離
Ｙ１ 距離
Ｙ２ 距離

Claims (18)

1. 半導体チップを備え、
   前記半導体チップは、
   集積回路が形成された回路領域と、
   前記回路領域の外側に形成されたリング領域と、を有し、
   前記リング領域には、
   （ａ）半導体基板と、
   （ｂ）前記半導体基板上に形成されたシールリングと、
   （ｃ）前記シールリング上に形成された表面保護膜と、
   （ｄ）前記表面保護膜に形成された溝部であって、前記シールリングの外側に形成された前記溝部と、
   （ｅ）前記シールリングと前記溝部の間に形成された第１アウターリングと、
   （ｆ）前記第１アウターリングの外側に形成された第２アウターリングであって、平面視において、前記溝部と重なるように形成された前記第２アウターリングと、
   が形成され、
   前記第１アウターリングおよび前記第２アウターリングのそれぞれは、平面視において重なるように積層配置された複数の金属パターンと、積層方向に隣り合う前記金属パターン同士を互いに接続する複数のプラグと、を含む積層構造体を構成し、
   前記第１アウターリングおよび前記第２アウターリングのそれぞれは、前記半導体基板に形成されたフィールド絶縁膜の上方に配置され、かつ、前記フィールド絶縁膜とは離間して形成され、
   前記第２アウターリングの上面と前記溝部の底面の間には、絶縁膜が介在している、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１アウターリングの上面は、前記第２アウターリングの上面よりも高い、半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第１アウターリングの上面は、前記表面保護膜と直接接触している、半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第１アウターリングの上面は、前記溝部の底面よりも高い、半導体装置。
5. 請求項１に記載の半導体装置において、
   前記第１アウターリングの上面は、前記表面保護膜と直接接触していない、半導体装置。
6. 請求項５に記載の半導体装置において、
   前記溝部は、前記表面保護膜を貫通して、前記絶縁膜の途中まで形成されている、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第１アウターリングの上面は、前記溝部の底面よりも高い、半導体装置。
8. 請求項１に記載の半導体装置において、
   前記第１アウターリングと前記溝部の間の第１距離は、前記シールリングと前記第１アウターリングの間の第２距離よりも小さい、半導体装置。
9. 請求項８に記載の半導体装置において、
   前記第１距離は、前記第１アウターリングの外周線と前記溝部の内周側面との間の距離であり、
   前記第２距離は、前記シールリングの外周線と前記第１アウターリングの内周線との間の距離である、半導体装置。
10. 請求項１に記載の半導体装置において、
    前記第１アウターリングの幅、および、前記第２アウターリングの幅は、前記シールリングの幅よりも小さい、半導体装置。
11. 請求項１に記載の半導体装置において、
    前記第２アウターリングの幅は、前記溝部の幅よりも大きく、かつ、前記第２アウターリングの外周線は、前記溝部の外周側面よりも内側にある、半導体装置。
12. 請求項１に記載の半導体装置において、
    前記シールリングと前記第１アウターリングの間には、複数のダミーパターンが配置されている、半導体装置。
13. 請求項１２に記載の半導体装置において、
    前記半導体チップは、角部を有し、
    前記角部における前記シールリングと前記第１アウターリングの間の第１スペースは、前記角部以外における前記シールリングと前記第１アウターリングの間の第２スペースよりも大きく、
    前記第１スペースには、複数のコーナ補強用パターンが形成され、
    前記第２スペースには、前記複数のダミーパターンが形成されている、半導体装置。
14. 請求項１３に記載の半導体装置において、
    前記複数のコーナ補強用パターンのそれぞれは、平面視において線分形状をした線分構造体を構成し、
    前記第１スペースには、平面視において、前記複数のコーナ補強用パターンを構成する複数の前記線分構造体が、前記角部の二等分線に対して交差しながら前記二等分線の延在方向に並んで形成されている、半導体装置。
15. 請求項１４に記載の半導体装置において、
    前記第１スペースのうち、前記複数のコーナ補強用パターンと前記第１アウターリングの間にも、さらに、前記複数のダミーパターンが形成されている、半導体装置。
16. 請求項１に記載の半導体装置において、
    前記シールリングと接続する前記半導体基板の表面高さは、前記第１アウターリングおよび前記第２アウターリングの下方に位置する前記フィールド絶縁膜の表面高さと異なる、半導体装置。
17. 複数のチップ領域と、
    前記複数のチップ領域を区画するスクライブ領域と、を含み、
    前記複数のチップ領域のそれぞれは、
    集積回路が形成された回路領域と、
    前記回路領域の外側に形成されたリング領域と、を有し、
    前記リング領域の外側にスクライブ領域が存在する半導体ウェハであって、
    前記リング領域には、
    （ａ）半導体基板と、
    （ｂ）前記半導体基板上に形成されたシールリングと、
    （ｃ）前記シールリング上に形成された表面保護膜と、
    （ｄ）前記表面保護膜に形成された溝部であって、前記シールリングの外側に形成された前記溝部と、
    （ｅ）前記シールリングと前記溝部の間に形成された第１アウターリングと、
    （ｆ）前記第１アウターリングの外側に形成された第２アウターリングであって、平面視において、前記溝部と重なるように形成された前記第２アウターリングと、
    が形成され、
    前記第１アウターリングおよび前記第２アウターリングのそれぞれは、平面視において重なるように積層配置された複数の金属パターンと、積層方向に隣り合う前記金属パターン同士を互いに接続する複数のプラグと、を含む積層構造体を構成し、
    前記第１アウターリングおよび前記第２アウターリングのそれぞれは、前記半導体基板に形成されたフィールド絶縁膜の上方に配置され、かつ、前記フィールド絶縁膜とは離間して形成され、
    前記第２アウターリングの上面と前記溝部の底面の間には、絶縁膜が介在している、半導体ウェハ。
18. 半導体チップを備え、
    前記半導体チップは、
    集積回路が形成された回路領域と、
    前記回路領域の外側に形成されたリング領域と、を有し、
    前記リング領域には、
    （ａ）半導体基板と、
    （ｂ）前記半導体基板上に形成されたシールリングと、
    （ｃ）前記シールリング上に形成された表面保護膜と、
    （ｄ）前記表面保護膜に形成された溝部であって、前記シールリングの外側に形成された前記溝部と、
    （ｅ）前記シールリングと前記溝部の間に形成された第１アウターリングと、
    （ｆ）前記第１アウターリングの外側に形成された第２アウターリングであって、平面視において、前記溝部と重なるように形成された前記第２アウターリングと、
    が形成され、
    前記第１アウターリングおよび前記第２アウターリングのそれぞれは、平面視において重なるように積層配置された複数の金属パターンと、積層方向に隣り合う前記金属パターン同士を互いに接続する複数のプラグと、を含む積層構造体を構成し、
    前記第１アウターリングおよび前記第２アウターリングのそれぞれは、前記半導体基板に形成されたフィールド絶縁膜の表面に形成された凹部に埋め込まれて、前記フィールド絶縁膜と接続され、
    前記第２アウターリングの上面と前記溝部の底面の間には、絶縁膜が介在 している、半導体装置。

Images