JP5558336B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
半導体チップは、チップに設けられたパッドにワイヤをボンディングすることによって、電子機器の基板に電気的に接続される。
パッドに対するワイヤのボンディング時、ボンディングによる機械的応力が、パッド及びパッド下方の部材に、与えられる。また、ボンディング時に限らず、製品テスト時において、テスト装置のプローブ針による機械的応力が、パッド及びパッド下方の部材に与えられる。
ボンディング時及びテスト時に生じる機械的応力が、パッド下方の部材に対する構造的ダメージの原因となり、配線の断線（ショート）、層間絶縁膜又はコンタクトのクラックなどを引き起こす可能性がある。
特開２００４−２８８７８６号公報
半導体装置の高集積化を図る技術を提供する。
本実施形態の半導体装置は、絶縁体内に設けられ、半導体集積回路を含んでいる半導体チップと、前記絶縁体に形成された開口部を介して、その上面が露出するパッドと、前記パッド下方において、前記半導体チップのキャパシタ領域内に設けられる複数のキャパシタと、を具備し、前記複数のキャパシタのそれぞれは、素子分離絶縁膜によって前記キャパシタごとに区画された素子領域と、前記素子領域上に絶縁膜を介して設けられた電極と、を含み、前記キャパシタの前記素子領域及び前記電極にそれぞれ接続される複数のコンタクトは、前記開口部と上下に重ならない位置に設けられている。
実施形態の半導体装置の全体構造を示す図。 実施形態の半導体装置の回路構成の一例を示すブロック図。 実施形態の半導体装置のレイアウトの一例を示す平面図。 メモリ素子の構造の一例を示す断面図。 実施形態の半導体装置のレイアウトの一例を示す平面図。 実施形態の半導体装置の構造の一例を示す断面図。 実施形態の半導体装置の構造の一例を示す断面図。 実施形態の半導体装置のレイアウトの一例を示す平面図。 実施形態の半導体装置の構造の一例を示す断面図。 実施形態の半導体装置のレイアウトの一例を示す平面図。 実施形態の半導体装置の構造の一例を示す断面図。 実施形態の半導体装置のレイアウトの一例を示す平面図。 実施形態の半導体装置の構造の一例を示す断面図。 適用例を説明するための図。 適用例を説明するための図。
［実施形態］
以下、図面を参照しながら、実施形態に係る半導体装置について説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
（１） 第１の実施形態
図１乃至図７を参照して、第１の実施形態の半導体装置について、説明する。
図１は、本実施形態の半導体装置９を示している。
図１に示される本実施形態の半導体装置９において、半導体集積回路が形成された半導体チップ（半導体基板）が、絶縁体９９に覆われている。
パッド９０は、絶縁体９９の辺に沿うように、絶縁体９９の上面（表面）の端部に設けられている。パッド９０に対するボンディングによって、絶縁体９９内の半導体チップと他の装置とが電気的に接続され、電子機器が形成される。但し、複数のパッドのうち、ボンディングされないパッドも存在する。以下では、パッド９０の配列する方向に沿う方向のことを、パッド配列方向とも呼ぶ。
半導体装置９は、例えば、半導体メモリである。
図２は、半導体装置としての半導体メモリの回路構成の一例を示すブロック図である。
メモリ領域１００は、複数のメモリセルトランジスタとセレクトトランジスタとを有する。各メモリセルトランジスタＭＴのゲートには、ワード線ＷＬが接続されている。
例えば、ＮＡＮＤ型フラッシュメモリにおいて、複数のメモリセルトランジスタＭＴの電流経路は直列に接続されている。電流経路が直列接続された複数のメモリセルトランジスタＭＴの構成のことを、ＮＡＮＤストリングとよぶ。
ＮＡＮＤストリングの一端及び他端に、セレクトトランジスタＳＴ１，ＳＴ２がそれぞれ接続される。一方のセレクトトランジスタＳＴ１の電流経路の一端が、ＮＡＮＤストリングのドレイン側に接続され、そのセレクトトランジスタＳＴ１の電流経路の他端は、ビット線ＢＬに接続される。他方のセレクトトランジスタＳＴ２の電流経路の一端は、ＮＡＮＤストリングのソース側に接続され、そのセレクトトランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに接続される。
セレクトトランジスタＳＴ１，ＳＴ２のゲートは、セレクトゲート線にそれぞれ接続されている。
ＮＡＮＤストリング及びその両端に接続されるセレクトトランジスタから形成される構成ＮＵのことを、ＮＡＮＤセルユニットＮＵとよぶ。
複数のＮＡＮＤセルユニットＮＵが、メモリ領域１００内に設けられている。
ロウ制御回路１０１は、メモリ領域１００のロウを制御する。ロウ制御回路１０１は、ワード線及びセレクトゲート線に接続される。ロウ制御回路１０１は、アドレスバッファ１０２からのアドレス信号に基づいて選択されたメモリセルトランジスタにアクセスするために、ワード線及びセレクトゲート線を駆動する。
カラムデコーダ１０３は、アドレスバッファ１０２からのアドレス信号に基づいて、メモリ領域１００のカラムを選択するように、センスアンプ１０８を駆動する。
センスアンプ１０８は、ビット線ＢＬに接続される。センスアンプ１０８は、データ読み出し時、ビット線ＢＬの電位変動を検知して、メモリセルトランジスタＭＴが記憶しているデータを判別する。センスアンプ１０８は、データ書き込み時、書き込むべきデータを保持する。また、センスアンプ１０８は、ベリファイ時の判定結果を一時的に保持する。
データ入出力バッファ１０７は、外部から入力されたデータ、或いは、センスアンプ１０８を介してメモリ領域１００から出力されたデータを、一時的に保持する。
ウェル・ソース線電位制御回路１０４は、メモリセルトランジスタ（ＮＡＮＤセルユニットＮＵ）に対する動作に応じて、メモリセルトランジスタＭＴが設けられたウェル領域（半導体領域）の電位、及び、ソース線ＳＬの電位を制御する。
電源系回路１１０は、外部からの電圧をチップ内の各回路１０１〜１０９に出力する。電源系回路１１０は、複数のキャパシタ１によって形成される安定化回路を有している。
電位生成回路１０９は、電源系回路１１０からの電圧を昇圧し、プログラム電圧や消去電圧を生成する。電位生成回路１０９は、生成した電位を、ロウ制御回路１０１及びウェル・ソース線電位制御回路１０４に出力する。電位生成回路１０９は、電圧を昇圧するためのチャージポンプ１２０を有する。チャージポンプ１２０は、複数のキャパシタを含んでいる。
メモリチップの全体的な動作は、外部装置（例えば、ホスト）からの制御信号に基づき、コマンドインターフェイス１０５及びステートマシーン１０６により制御される。そして、フラッシュメモリの動作（書き込み、読み出し又は消去）に応じて、ロウ制御回路１０２、カラムデコーダ１０３、ウェル・ソース線電位制御回路１０４、データ入出力バッファ１０７、センスアンプ１０８、電位生成回路１０９が、それぞれ制御される。
図３は、半導体装置９内の半導体チップに形成されている各回路のレイアウトの一例を示している。
半導体チップ７０内には、メモリ領域１００が設けられ、メモリ領域１００に隣接するように、周辺領域１９０が設けられている。周辺領域１９０内には、上述のロウ制御回路１０２、電位生成回路１０９、電源系回路１１０及びステートマシーン１０６などの、メモリ領域を駆動させるための複数の回路が設けられている。
半導体チップ７０の端部には、パッド９０を配置するための領域（パッド配置領域とよぶ）が設けられている。
また、半導体集積回路に対する保護素子が形成された保護素子領域９２が、半導体チップ７０の端部に設けられている。保護素子領域９２内には、例えば、ＥＳＤ保護素子が設けられている。パッド配置領域９１及び保護素子領域９２よりチップ７０の内側（メモリ領域側）の領域に、周辺領域１９０が設けられている。
メモリ領域１００内には、例えば、複数のメモリセルアレイ２００が設けられている。図３においては、図示の簡単化のため、２つのメモリセルアレイ（第１及び第２のメモリセルアレイ）２００が図示されているが、メモリセルアレイの個数はこれに限定されない。２つのメモリセルアレイ２００は互いに隣接している。
１つのメモリセルアレイ２００に対応するように、１つのセンスアンプ１０８が周辺領域１９０内に設けられている。センスアンプ１０８は、メモリセルアレイ２００の一端に設けられている。２つのメモリセルアレイ２００にそれぞれ対応している２つのセンスアンプ１０８は互いに隣接している。
ここで、図３に示される例では、センスアンプ１０８がメモリセルアレイ２００の一方（一端）に集中して配置されている（以下、「片側センスアンプ構造」と称する場合がある）。片側センスアンプ構造に対して、メモリセルアレイ２００を挟むようにメモリセルアレイ２００の両側（一端及び他端）にセンスアンプが配置されている場合もある（以下、「両側センスアンプ構造」と称する場合がある）。通常、電源を供給するためのパッド（電源パッド）９０は、メモリセルアレイ２００の一端側に配置されている。
両側センスアンプ構造を用いた場合、他端側に設けられたセンスアンプに電源を供給するために、隣接するメモリセルアレイ２００間に、電源配線を通す必要がある。一方、片側センスアンプ構造を用いた場合、電源パッド９０に隣接するようにセンスアンプ１０８を配置することによって、メモリセルアレイ２００間に電源配線を通す領域を確保する必要が無くなり、チップ面積を縮小化することができる。
両側センスアンプ構造において、電源配線を通す領域は、周辺回路（例えば、ロウデコーダ）を配置できないデッドスペースとなることが多かった。そのため、両側センスアンプ構造では、電源配線の直下領域にキャパシタを配置することができた。これに対して、片側センスアンプ構造を用いた場合、隣接するメモリセルアレイ２００間の面積が小さくなり、キャパシタを配置するのに十分なスペースを確保するのが困難になった。そこで、本実施形態のように、パッド９０の直下領域にキャパシタ１を配置することにより、片側センスアンプ構造を用いた場合であっても、半導体装置の面積が増加するのを抑制できる。すなわち、片側センスアンプ構造を用い、かつ、センスアンプ１０８に隣接する領域のパッド９０の直下にキャパシタ１を配置することによって、センスアンプ１０８への電源供給線を設けるためのスペースを削減できる。
尚、図３において、メモリセルアレイ２００が２つの場合を例に挙げて、説明したが、メモリセルアレイ２００が、１つの場合でも上述の例と同様の効果がある。メモリセルアレイ２００が１つで、且つ、両側センスアンプ構造を用いた場合でも、メモリセルアレイ２００の両側に配線を通す必要があるからである。
図４は、メモリセルアレイ２００内に設けられる１つのＮＡＮＤセルユニットＮＵの断面構造を示している。
図４に示すように、メモリセルトランジスタＭＴは、例えば、電荷蓄積層と制御ゲート電極とから形成される積層ゲート構造の電界効果トランジスタである。
電荷蓄積層３Ａは、半導体基板７０表面に形成されたゲート絶縁膜２Ａ上に設けられる。制御ゲート電極５Ａは、電荷蓄積層３Ａ上に形成されたゲート間絶縁膜４を介して、電荷蓄積層３Ａ上に積層されている。電荷蓄積層３Ａは、トランジスタのチャネル幅方向において、メモリセルトランジスタＭＴごとに分離されている。
電荷蓄積層３Ａは、例えば、ポリシリコンからなる浮遊ゲート電極でもよし、窒化シリコンからなるトラップ層でもよい。
ゲート間絶縁膜４Ａは、例えば、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜の積層膜（例えば、ＯＮＯ膜）からなる。ゲート間絶縁膜は、酸化ハフニウムや酸化アルミニウムなどの高誘電体絶縁膜（ｈｉｇｈ−ｋ膜）でもよい。
制御ゲート電極５Ａは、例えば、ワード線として機能し、トランジスタのチャネル幅方向に延在する。制御ゲート電極５Ａは、チャネル幅方向に配列されている複数のメモリセルトランジスタに共有されている。
ＮＡＮＤセルユニットＮＵにおいて、チャネル長方向に隣接するメモリセルトランジスタＭＴがソース／ドレイン拡散層６Ａを共有することによって、複数のメモリセルトランジスタＭＴが直列接続されている。
セレクトトランジスタＳＴ１，ＳＴ２が、ＮＡＮＤストリング（直列接続されたメモリセルトランジスタ）とソース／ドレイン拡散層６Ａを共有することによって、セレクトトランジスタはＳＴ１，ＳＴ２がＮＡＮＤストリングの一端及び他端に接続されている。
セレクトトランジスタＳＴ１，ＳＴ２は、メモリセルトランジスタＭＴの形成と同時に実質的に同じ工程によって形成される。浮遊ゲート電極３Ａと同時に形成される第１の電極層３Ｂは、半導体チップ７０表面に形成されたゲート絶縁膜２Ｂ上に設けられる。制御ゲート電極５Ａと同時に形成される第２の電極層５Ｂは、第１の電極層３Ｂ上に積層される。第１の電極層３Ｂと第２の電極層５Ｂとの間に、ゲート間絶縁膜４Ａと同時に形成される絶縁膜４Ｂが設けられている。絶縁膜４Ｂ内には、開口部が形成され、２つの電極層３Ｂ，５Ｂは、その開口部を介して電気的に接続されている。
第２の電極層５Ｂは、ワード線としての制御ゲート電極５Ａと同様に、セレクトゲート線として用いられ、チャネル幅方向に延在している。セレクトゲート線としての第２の電極層５Ｂは、チャネル幅方向に配列されている複数のセレクトトランジスタＳＴ１，ＳＴ２で共有されている。
セレクトトランジスタＳＴ１のソース／ドレイン拡散層６Ｄは、ビット線コンタクトＢＣを経由して、第１のメタル層Ｍ０に接続される。第１のメタル層Ｍ０は、基板表面に垂直方向において基板側からパッド側へ数えて第１番目の配線レベルに位置している。
第１のメタル層Ｍ０は、ビアコンタクトＶ１を経由して、ビット線ＢＬとしての第２のメタル層Ｍ１に接続される。第２のメタル層Ｍ１は、基板側からパッド側へ数えて第２番目の配線レベルに位置している。
セレクトトランジスタＳＴ２のソース／ドレイン拡散層６Ｓは、ソース線コンタクトＳＣを経由して、ソース線ＳＬに接続される。
各トランジスタＭＴ，ＳＴ１，ＳＴ２を覆うように、第１の層間絶縁膜７１が、半導体基板７０上に設けられている。第１の層間絶縁膜７１上に、第２の層間絶縁膜７２が設けられている。第２の層間絶縁膜７２上及びメタル層Ｍ１上に、第３の層間絶縁膜７３が設けられている。第３の層間絶縁膜７３内には、第３のメタル層Ｍ２が設けられている。第３のメタル層Ｍ２は、基板側からパッド側へ数えて３番目の配線レベルに位置している。
そして、メタル層Ｍ２及び層間絶縁膜７３上に、絶縁体７４が設けられている。図４において、絶縁体７４は、単層構造で図示されているが、保護膜やパッシベーション膜を含む積層構造でもよい。なお、絶縁膜７４を覆うように、別途に封止層が設けられてもよい。
パッド９０は、例えば、第３のメタル層Ｍ２と同じ配線レベルに設けられた導電体（メタル層）から形成される。パッド９０は、各層間絶縁膜７１，７２，７３内に埋め込まれたコンタクトを介して、下層の配線及び回路に接続されている。
本実施形態の半導体装置９において、パッド９０の下方において、キャパシタ領域９１が半導体チップ７０上に設けられている。キャパシタ領域９１内には、複数のキャパシタ１が設けられている。
例えば、キャパシタ領域９１は、半導体チップ７０の辺に対して平行な方向（パッド９０の配列方向）において、保護素子領域９２に隣接している。キャパシタ領域９１は、半導体チップ７０の辺に対して交差する方向（パッド９０の配列方向に交差する方向）において、例えば、センスアンプ１０８が設けられた領域に、隣接してもよい。また、キャパシタ領域９１は、例えば、チャージポンプ１２０のキャパシタ１２９が設けられた領域１２０Ａに、隣接していてもよい。
図５乃至図７を用いて、パッド下方に設けられたキャパシタ領域９１の構造について、説明する。
図５は、パッド９０及びパッド９０下方のキャパシタ領域９１のレイアウトを示す模式的な平面図である。尚、図５において、図示の明確化のため、パッド９０の構造は独立した矩形上のパターンで示されているが、パッド９０から引き出された配線によって、パッド９０が、半導体チップ表面に形成された回路に接続されているのは、もちろんである。
図６及び図７は、パッド９０下方のキャパシタ領域の断面構造を模式的に示している。図６は、半導体チップ７０の辺に対して平行方向（パッド配列方向）に沿うキャパシタ領域９１及びキャパシタ１の断面構造を、図５のＶＩ−ＶＩ線に対応するように、模式的に示している。図７は、半導体チップ７０の辺に対して垂直方向（パッド配列方向に交差する方向）に沿うキャパシタ領域９１及びキャパシタ１の断面構造を、図５のＶＩＩ−ＶＩＩ線に対応するように、模式的に示している。
尚、図６において、保護素子領域９２の断面構造も図示している。図７において、チャージポンプ領域１２０Ａの断面構造も図示している。
図５に示されるように、パッド９０の上面は、絶縁体に形成された開口部ＰＯＰによって、露出している。以下では、パッド上面を露出させるために絶縁体に形成された開口部ＰＯＰのことを、パッド開口部ＰＯＰとよぶ。パッド９０は、半導体基板７０側から数えて３番目の配線レベルに位置している。パッドの露出した部分に、ワイヤが取り付けられる。
１つのキャパシタ領域９１内に、複数のキャパシタ１１，１２，１３が設けられる。尚、図５においては、３個のキャパシタ１１，１２，１３が図示されているが、これに限定されない。但し、キャパシタ領域９１内に設けられるキャパシタの個数は、２個以上であることが好ましい。
複数のキャパシタ１１，１２，１３は、例えば、パッド配列方向に交差する方向に隣接するように、キャパシタ領域９１内にレイアウトされる。なお、複数のキャパシタ１１，１２，１３は、パッド配列方向に平行な方向に隣接するように、キャパシタ領域９１内にレイアウトされていても良い。以下では、各キャパシタ１１，１２，１３を区別しない場合には、単に、キャパシタ１と表記する。
図５乃至図７に示されるように、キャパシタ１は、半導体領域１０、絶縁膜１２及び電極１５を、含んでいる。キャパシタ１は、例えば、ＭＯＳキャパシタである。
半導体領域１０は、例えば、半導体基板７０内に形成された絶縁膜７９によって、キャパシタ１１，１２，１３ごとに、キャパシタ領域９１内の半導体基板（チップ）７０内に区画されている。絶縁膜７９は、ＳＴＩ（Shallow Trench Isolation）構造を有する。半導体領域１０は、例えば、パッド配列方向に沿って延在している。半導体領域１０は、キャパシタ１の駆動時に半導体領域１０内にチャネルが形成されることによって、キャパシタ１の一方の電極（キャパシタ電極）として用いられる。
半導体領域１０は、ドナー又はアクセプタを含むウェル領域であり、ｎ型ウェル領域でもよいし、ｐ型ウェル領域でもよい。
絶縁膜１２は、半導体領域１０上に設けられている。以下では、絶縁膜１２のことを、キャパシタ絶縁膜１２とよぶ。
電極１５は、キャパシタ絶縁膜１２上に設けられている。電極１５は、キャパシタ絶縁膜１２を挟んで、半導体領域１０に対向している。絶縁膜１２を挟んで半導体領域１０と電極１５とが対向する部分に、キャパシタ１の静電容量が形成される。電極１５は、キャパシタ１の他方の電極として用いられる。以下では、電極１５のことを、キャパシタ電極１５或いはゲート電極１５とよぶ。
キャパシタ電極１５は、半導体領域の延在方向と同じ方向、つまり、パッド配列方向に沿って、延在している。
尚、ここで示される半導体領域１０／キャパシタ電極１５の延在方向とパッド配列方向（絶縁体の辺）との関係は、一例であって、半導体領域１０及びキャパシタ電極１５は、パッド配列方向と交差する方向に延在していてもよい。
図６に示されるように、パッド配列方向（キャパシタ電極の延在方向）において、キャパシタ電極１５の一端は、素子分離絶縁膜７９上面を覆い、キャパシタ電極１５の他端は、素子分離絶縁膜を覆わない。これによって、キャパシタ電極１５の他端側において、半導体領域１０内の上面が露出し、半導体領域１０に対するコンタクトを形成するための領域（コンタクト形成領域）が確保されている。図７に示されるように、パッド配列方向に交差する方向において、キャパシタ電極１５の端部は、素子分離絶縁膜７９上面を覆ってもよい。その結果、キャパシタ１の容量をさらに大きくすることができる。
尚、図６及び図７において、図示の簡単化のため、キャパシタ電極１５が単層構造の導電体から形成される例が示されている。但し、キャパシタ１がメモリ領域と共通の工程で形成される場合、キャパシタ電極１５も、図４に示されるセレクトトランジスタＳＴ１，ＳＴ２のゲート電極３Ｂ，５Ｂと同様に、２つの電極層が開口部を有する絶縁膜を挟んで積層され、この開口により２つの電極層が電気的に接続された構造を有していてもよい。
半導体領域１０内には、拡散層１６が設けられている。拡散層１６上には、コンタクト１８Ａが設けられている。拡散層１６の不純物濃度は、半導体領域１０の不純物濃度より高く設定されている。このように、半導体領域１０の一端に、少なくとも１つのコンタクト１８Ａが接続されている。
コンタクト１８Ａは、層間絶縁膜７１内のコンタクトホール内に埋め込まれている。コンタクト１８Ａは、例えば、メタル層Ｍ０Ａに接続されている。メタル層Ｍ０Ａは、基板側から数えて１番目の配線レベルに位置する。キャパシタ電極１５に、少なくとも１つのコンタクト１８Ｇが接続されている。
コンタクト１８Ｇは、コンタクト１８Ａが設けられている側と反対側におけるキャパシタ電極１５の端部に設けられている。コンタクト１８Ｇは、層間絶縁膜７１内のコンタクトホール内に埋め込まれ、例えば、メタル層Ｍ０Ｇに接続されている。
コンタクト１８Ａ，１８Ｂに電位差が設定されることによって、キャパシタ１が駆動される。半導体領域１０がｐ型の半導体領域である場合、キャパシタ１の駆動時、キャパシタ電極１５下方の半導体領域１０内に、チャネルが形成され、形成されたチャネルがキャパシタ１の電極として機能する。半導体領域１０がｎ型の半導体領域である場合、半導体領域１０がキャパシタ１の電極として機能する。
キャパシタ１及びそれに接続されるコンタクト１８Ａ，１８Ｇは、層間絶縁膜７１，７２，７３及び絶縁体７４によって覆われている。
本実施形態の半導体装置において、キャパシタに接続されるコンタクト１８Ａ，１８Ｇは、基板表面に対して垂直方向（膜の積層方向）において、パッド開口部ＰＯＰに対して上下に重ならない位置に、レイアウトされている。コンタクト１８Ｇは、例えば、基板表面に対して垂直方向において、素子分離絶縁膜７９上方にレイアウトされている。例えば、コンタクト１８Ａ，１８Ｇ上方には、絶縁層（絶縁体）７４が設けられている。
また、コンタクト１８Ａ，１８Ｇに接続されるメタル層Ｍ０Ａ，Ｍ０Ｇも、コンタクト１８Ａ，１８Ｇと同様に、基板表面に対して垂直方向において、パッド開口部ＰＯＰに上下に重ならない位置にレイアウトされる。また、キャパシタ電極１５の中央部は、パッド開口部ＰＯＰの下方にレイアウトされている。パッド開口部ＰＯＰ内において、絶縁体７４がパッド９０上面から除去され、パッド表面は露出している。
尚、コンタクト１８Ａ，１８Ｇ及びメタル層がパッド開口部と上下に重ならない位置に設けられていれば、キャパシタ１と他の回路との接続関係に応じて、コンタクト１８Ａ，１８Ｇが、メタル層Ｍ０Ａ，Ｍ０Ｇより上層の配線レベルのメタル層に接続されてもよいのは、もちろんである。
キャパシタ領域９１において、基板表面に対して垂直方向においてパッド開口部ＰＯＰとキャパシタ電極１５との間に、配線としてのメタル層は設けられていない。これは、ボンディング時またはテスト時に生じる機械的応力によって、パッド９０下方において配線またはコンタクトが断線する（オープンする）を回避するためである。また、例えば、パッド９０下方において、ボンディングワイヤが第３の層間絶縁膜７３を突き抜けてしまうことに起因して、ボンディングワイヤがコンタクトＶ２やメタル層Ｍ１に誤接触することによって生じる短絡（ショート）を、回避できる。
複数のキャパシタ１１，１２，１３は、所定の被覆率を満たすように、キャパシタ領域９１内に設けられている。ここで、キャパシタ領域９１内の被覆率とは、基板内の所定の面積内においてパターンを加工できる許容範囲（上限値及び下限値）を示している。すなわち、被覆率は、キャパシタ領域９１を基板表面に対して垂直方向から見た場合、その領域９１内における半導体領域１０とそれ以外の領域（素子分離領域７９）の割合（比率、面積）や、ゲート電極１５とそれ以外の部材（キャパシタ電極１５と同じ配線レベルに存在する層間絶縁膜７１）の割合（比率）を示している。被覆率は、素子分離絶縁膜７９の寸法やキャパシタ電極１５の寸法を調整することによって、所定の値に調整される。
ここで、所定の領域内における半導体領域１０及びキャパシタ電極１５の割合（以下、単に被覆率と称する場合がある）を許容範囲の上限値まで大きくすることにより、キャパシタの静電容量を大きくできる。しかし、キャパシタ領域９１内におけるキャパシタの構成要素を大きくした場合、パッド９０の下方領域の全てを、半導体領域１０またはキャパシタ電極１５で覆うことは難しい場合が多い。そのため、パッド９０の下方領域において、半導体領域１０、または、キャパシタ電極１５の一部を分断する必要がある。しかし、パッド９０の下方領域にコンタクト１８Ｇなどを配置すると、上記のように、ボンディング時又はテスト時に生じる機械的応力によって、配線などのオープンやショートなどが発生してしまう。そのため、本実施形態において、キャパシタ領域９１内の被覆率の許容値を満たしつつ、パッド９０の下方領域からコンタクト１８Ｇなどの形成位置をずらしている。
図３及び図６に示されるように、保護素子領域９２が、キャパシタ領域９１に隣接して、半導体基板７０内に設けられる。
保護素子領域９２内には、例えば、ＥＳＤ保護素子ＰＥとして、例えば、ダイオードＰＥ又はキャパシタ（図示せず）が設けられている。ダイオードＰＥは、アノードとしての半導体領域３０と、カソードとしての半導体領域３６とを含んでいる。尚、ＥＳＤ保護素子ＰＥは、ダイオードに限定されず、ＭＯＳトランジスタなどでもよい。例えば、この保護素子領域９２内に設けられる保護素子に対するキャパシタとして、キャパシタ領域９１に設けられるキャパシタ１を用いることもできる。その結果として、キャパシタ１とＥＳＤ保護素子ＰＥを近接して配置することができ、回路レイアウトを容易にすることができる。
アノードとしての半導体領域３０は、ｐ型ウェル領域３０である。カソードとしての半導体領域３６は、ｎ型拡散層３６である。ｎ型拡散層３６は、ｐ型ウェル領域３０内に設けられている。
ｐ型ウェル領域３０のコンタクト形成領域内に、コンタクト３８Ｂが接続される。
アノードとしてのｐ型ウェル領域３０は、コンタクト３８Ｂ、メタル層Ｍ０及びビアプラグＶ１を介して、メタル層Ｍ１に接続されている。ｐ型ウェル領域３０は、メタル層Ｍ１に接続されたビアプラグＶ２を介して、メタル層Ｍ２に接続されている。ｎ型拡散層３のコンタクト形成領域内に、コンタクト３８Ａが接続されている。コンタクト３８Ａは、例えば、メタル層Ｍ０及びビアプラグＶ１を介して、メタル層Ｍ１に接続される。
コンタクト３８Ａ，３８Ｂとコンタクト形成領域との間に生じる寄生抵抗を低減するために、高濃度の不純物拡散層やシリサイド層が、コンタクト領域として、ｐ型ウェル領域３０内及びｎ型拡散層３６内に設けられてもよい。
図３及び図６に示されるように、保護素子領域９２がキャパシタ領域９１に隣接している場合、ＥＳＤ保護素子としてのダイオードＰＥの特性に及ぼす影響及びプロセスの効率化の観点から、キャパシタ１の半導体領域１０は、ｐ型ウェル領域であることが好ましい。
図３及び図７に示されるように、例えば、チャージポンプ領域１２０Ａは、例えば、センスアンプ１０８が設けられる領域に隣接して、半導体基板７０内に設けられる。チャージポンプ領域１２０Ａ内には、チャージポンプを形成するための複数のキャパシタ１２９が設けられる。
チャージポンプ用のキャパシタ１２９は、キャパシタ領域９１内のキャパシタ１と同様に、ＭＯＳキャパシタであり、例えば、半導体領域（ウェル領域）１０Ａ、絶縁膜（キャパシタ絶縁膜）１２Ａ及びキャパシタ電極１５Ａを含んでいる。
半導体領域１０Ａは、ｐ型又はｎ型ウェル領域である。キャパシタ絶縁膜１２Ａは、半導体領域１０Ａ上に設けられている。キャパシタ電極１５Ａは、キャパシタ絶縁膜１２Ａ上に設けられている。半導体領域１０Ａ及びキャパシタ電極１５Ａのそれぞれに、コンタクト（図示せず）が接続されている。半導体領域１０Ａの延在方向に沿うキャパシタ１２９の断面構造は、図６に示されるキャパシタ１の断面構造と実質的に同じであるため、図示を省略する。
チャージポンプ領域１２０Ａ内のキャパシタ１２９の被覆率は、例えば、キャパシタ領域９１内のキャパシタ１の被覆率以上である。ここで、チャージポンプ領域１２０Ａにおいて、高い電圧を発生させるために大きなキャパシタ１２９が設けられたり、小さい電圧を発生させるための比較的小さなキャパシタ１２９も設けられたりする。そのため、チャージポンプ領域１２０Ａ内には、複数の大きさのキャパシタ１２９が存在している。ここで、チャージポンプ領域１２０Ａにおける、高い電圧を発生させるための大きなキャパシタ（以下、ラージキャパシタ１とよぶ場合もある）の容量を最も大きくする場合が多い。すなわち、チャージポンプ領域１２０Ａ内のラージキャパシタ１２９の被覆率を許容範囲の上限値まで大きくしている。
また、キャパシタ領域９１内のキャパシタ１は電源の安定化に用いられる場合が多いため、キャパシタ１の容量を大きくする場合が多い。そのため、チャージポンプ領域１２０Ａ内のラージキャパシタ１の被覆率は、キャパシタ領域９１内のキャパシタ１の被覆率と同じ場合がある。
すなわち、チャージポンプ領域１２０Ａ内のラージキャパシタ１２９の被覆率が、キャパシタ領域９１内のキャパシタ１の被覆率以上になるように、１つのキャパシタ領域９１内に、複数のキャパシタ１１，１２，１３が形成されている場合がある。
本実施形態の半導体装置（例えば、フラッシュメモリ）において、絶縁体内に設けられたパッド９０及びパッド開口部ＰＯＰ下方に、複数のキャパシタ１が配置されたキャパシタ領域９１が設けられている。複数のキャパシタ１は、所定の被覆率を満たすように、パッド開口部ＰＯＰ下方のキャパシタ領域９１内に形成される。
本実施形態のように、半導体装置の製造工程中において機械的応力が与えられるパッド開口部下方の半導体基板（半導体チップ）上に、ダミーパターンが設けられる代わりに、複数のキャパシタ１が設けられる。キャパシタ１のキャパシタ電極１５は、パッド９０の下方に位置しているが、パッド９０とキャパシタ電極１５の距離は、パッド９０と配線Ｍ０Ｇとの距離よりも長い。その結果として、半導体装置の特性の劣化及び製造歩留まりの劣化を引き起こさずに、パッド９０下方の領域を素子形成領域として有効に利用できる。したがって、本実施形態の半導体装置は、半導体基板の高集積化を実現できる。
キャパシタの電極のような平面なパターンが所定の被覆率を満たすように、パッド下方に配置されることによって、キャパシタのパターンが、ボンディング時のような機械的応力によるダメージを吸収する。これによって、本実施形態の半導体装置は、半導体装置の耐圧性を維持できる。
本実施形態の半導体装置において、キャパシタ１に含まれる半導体領域１０及びキャパシタ電極１５には、コンタクト１８Ａ，１８Ｇ及び配線（メタル層）Ｍ０Ａ，Ｍ０Ｇがそれぞれ接続される。これらのコンタクト１８Ａ，１８Ｇ及び配線Ｍ０Ａ，Ｍ０Ｇは、基板表面に対して垂直方向においてパッド開口部ＰＯＰと上下に重ならないように、レイアウトされる。
それゆえ、パッド９０に対するボンディング時、機械的応力がパッド９０下方に印加されたとしても、部材の破壊を引き起こす可能性がある大きな応力が、コンタクト１８Ａ，１８Ｇ及び配線Ｍ０Ａ，Ｍ０Ｇに直接与えられることが抑制される。この結果として、クラックのような構造的ダメージが、キャパシタ１に発生するのを抑制でき、半導体装置の製造歩留まりの劣化を抑制できる。
また、パッド９０及びパッド開口部ＰＯＰの面積に対応するように、キャパシタ電極１５及び素子分離絶縁膜７９の被覆率を調整する。この場合、１つのキャパシタ領域内のキャパシタ１の個数を、増加又は減少させればよい。また、半導体領域１０と素子分離絶縁膜７６の比率を変更してもよいし、または、キャパシタ電極１５とそれ以外の領域（キャパシタ電極１５と同じ配線レベルに存在する層間絶縁膜７１）の比率を変更してもよい。それゆえ、本実施形態のように、パッド９０の下方に、キャパシタ領域９１が設けられたとしても、半導体装置の製造工程やレイアウトの大幅な変更は不要である。
以上のように、本実施形態によれば、高集積化した半導体装置を提供できる。
（２） 第２の実施形態
図８及び図９を用いて、第２の実施形態の半導体装置について、説明する。
図８は、第２の実施形態の半導体装置におけるパッド９０下方に設けられたキャパシタ領域９１の平面レイアウトを模式的に示している。図９は、第２の実施形態の半導体装置におけるキャパシタの断面構造を、図８のＩＸ−ＩＸ線に対応するように、模式的に示している。
第２の実施形態の半導体装置において、図８及び図９に示されるように、キャパシタ１Ａの半導体領域１０の延在方向（長手方向、第１の方向）の両端に、コンタクト１８Ａがそれぞれ設けられている。半導体領域１０の一端及び他端に設けられたコンタクト１８Ａは、半導体領域１０上で互いに対向している。また、キャパシタ１Ａのキャパシタ電極１５の延在方向の両端に、コンタクト１８Ｇが設けられている。キャパシタ電極１５の一端及び他端に設けられたコンタクト１８Ｇは、キャパシタ電極１５上で互いに対向している。
半導体領域１０の両端に設けられたコンタクト１８Ａは、基板表面に対して垂直方向において、パッド開口部ＰＯＰと上下に重ならない位置に、半導体領域１０上にレイアウトされている。また、キャパシタ電極１５の両端に設けられたコンタクト１８Ｇも、パッド開口部ＰＯＰと上下に重ならない位置に、キャパシタ電極１５上にレイアウトされている。
パッド９０の面積が大きくなると、パッド開口部ＰＯＰの開口面積も大きくなる。コンタクト１８Ａ，１８Ｇがパッド開口部ＰＯＰと上下に重ならない位置にレイアウトされる場合、半導体領域１０及びキャパシタ電極１５の寸法も大きくなる。半導体領域１０及びキャパシタ電極１５の面積増大に伴って、半導体領域１０及びキャパシタ電極１５の抵抗値や、キャパシタ１の駆動時に半導体領域１０内に形成されるチャネルの抵抗値が、増大する。これに起因して、パッド下方のキャパシタにおける安定化キャパシタとしての機能が低下する可能性がある。
本実施形態のように、コンタクト１８Ａ，１８Ｂが部材の延在方向における半導体領域１０及びキャパシタ電極１５の両端にそれぞれ設けられることによって、キャパシタ１Ａの面積が大きくなっても、半導体領域１０及びキャパシタ電極１５に、比較的均一に電圧を印加することができる。それゆえ、本実施形態の半導体装置は、抵抗値の増大に起因するキャパシタ１Ａの特性劣化を緩和できる。
また、半導体領域１０及びキャパシタ電極１５の両端に、コンタクト１８Ａ，１８Ｇがそれぞれ設けられることによって、キャパシタ１と他の回路を接続するための配線レイアウトの設計自由度を向上できる。
以上のように、第２の実施形態の半導体装置によれば、第１の実施形態と同様の効果が得られるとともに、パッド９０下方に設けられたキャパシタの特性劣化を抑制できる。
（３） 第３の実施形態
図１０及び図１１を用いて、第３の実施形態の半導体装置について、説明する。
図１０は、第３の実施形態の半導体装置におけるパッド９０下方に設けられたキャパシタ領域９１の平面レイアウトを模式的に示している。図１１は、第３の実施形態の半導体装置におけるキャパシタ１Ｂの断面構造を、図１０のＸＩ−ＸＩ線に対応するように、模式的に示している。
第３の実施形態の半導体装置において、図１０及び図１１に示されるように、キャパシタ１Ｂの半導体領域１０に接続されるコンタクト１８Ａは、半導体領域１０の延在方向（長手方向）の端部にレイアウトされている。これに対して、キャパシタ１Ｂのキャパシタ電極１５に接続されるコンタクト１８Ｇは、半導体領域１０の延在方向（パッド配列方向）に交差する方向（半導体領域１０の幅方向、第２の方向）において、キャパシタ電極１５上にレイアウトされている。
半導体領域１０の幅方向（例えば、パッド配列方向に交差する方向）において、キャパシタ電極１５の寸法（幅）は、半導体領域１０の寸法（幅）より大きい。
コンタクト１８Ｇは、例えば、半導体領域１０の幅方向において半導体領域１０に隣接している素子分離絶縁膜７９上方に配置されている。
本実施形態のように、コンタクト１８Ｇが半導体領域１０の幅方向におけるキャパシタ電極１５の端部に接続されている場合であっても、コンタクト１８Ｇ及びそれに接続されるメタル層Ｍ０Ｇは、パッド開口部ＰＯＰと上下に重ならない位置に、キャパシタ電極１０上に設けられている。
また、コンタクト１８Ｇは、基板表面に対して垂直方向において半導体領域１０と上下に重ならない位置に配置されている。これによって、例えば、コンタクトホールの形成時におけるオーバーエッチングのようなプロセス不良によって、コンタクト１８Ｇが、キャパシタ電極１５を貫通し、半導体領域１０に接触するのを防止できる。
したがって、第３の実施形態の半導体装置によれば、第１及び第２の実施形態と同様の効果が得られるとともに、半導体装置の製造歩留まりの劣化を抑制できる。
（４） 第４の実施形態
図１２及び図１３を用いて、第４の実施形態の半導体装置について説明する。
図１２は、第４の実施形態の半導体装置におけるパッド９０下方に設けられたキャパシタ領域９１の平面レイアウトを模式的に示している。図１３は、第３の実施形態の半導体装置におけるキャパシタの断面構造を、図１２のＸＩＩＩ−ＸＩＩＩ線に対応するように、模式的に示している。
図４を用いて説明したように、フラッシュメモリにおいて、メモリセルトランジスタＭＴは、ゲート間絶縁膜４Ａを挟んで浮遊ゲート電極（電荷蓄積層）３Ａと制御ゲート電極５Ａとが積層されたゲート構造を有している。
それゆえ、図１２及び図１３に示されるように、キャパシタ領域９１内に設けられたキャパシタ１Ｃが、メモリセルトランジスタＭＴの積層ゲート構造と実質的に同様の積層体を含み、絶縁膜１４を挟んで積層された２つの導電体が、キャパシタ１Ａの電極１３，１５として用いられてもよい。
図１３に示されるように、半導体領域１０上に、第１のキャパシタ絶縁膜１２が設けられている。第１のキャパシタ絶縁膜１３上に、第１のキャパシタ電極１３が設けられている。第１のキャパシタ電極１３は、メモリセルトランジスタＭＴの浮遊ゲート電極３Ａと共有の工程及び同じ材料によって形成される。また、第１のキャパシタ電極１３と浮遊ゲート電極３Ａは同じ層（高さ）に位置していると言える。キャパシタ電極１３は、例えば、導電性を有するポリシリコンである。キャパシタ電極１３は、ダミー層１９を経由して、コンタクト１８Ｆ及びメタル層Ｍ０Ｆに接続されている。ダミー層１９は、絶縁膜１４内に形成された開口部を介して、キャパシタ電極１３に電気的に接続されている。
コンタクト１８Ｆ及びダミー層１９は、キャパシタ電極１３の延在方向において、キャパシタ電極１３の一端及び他端に接続されている。
キャパシタ絶縁膜１２を挟んでキャパシタ電極１３と半導体領域１０とが対向している部分に、静電容量が形成される。絶縁膜１３を挟んで対向している半導体領域１０及びキャパシタ電極１３は、ＭＯＳキャパシタを形成している。
また、第１のキャパシタ電極１３上に、第２のキャパシタ絶縁膜１４が設けられている。第２のキャパシタ絶縁膜１４は、メモリセルトランジスタＭＴのゲート間絶縁膜４Ａと共通の工程によって形成される。キャパシタ絶縁膜１４は、ゲート間絶縁膜４Ａと同じ材料（例えば、ＯＮＯ膜）によって形成される。また、キャパシタ絶縁膜１４とゲート間絶縁膜４Ａは同じ層（高さ）に位置していると言える。キャパシタ絶縁膜１４上には、第２のキャパシタ電極１５が設けられている。第２のキャパシタ電極１５及びダミー層１９は、メモリセルトランジスタＭＴの制御ゲート電極５Ａと共通の工程及び同じ材料によって形成される。また、第２のキャパシタ電極１５及びダミー層１９は、制御ゲート電極５Ａと同じ層（高さ）に位置していると言える。第２のキャパシタ電極１５とダミー層１９との間には、スリット（溝）が設けられている。ダミー層１９は、第２のキャパシタ電極１５から分離されている。
キャパシタ電極１５の延在方向において、キャパシタ電極１５の一端及び他端に、コンタクト１８Ｇ及びメタル層Ｍ０Ｇが接続されている。
尚、図１３において、本例のキャパシタの構成を示すために、キャパシタ電極１３，１５に接続されるコンタクト１８Ｆ，１８Ｇが半導体領域１０上方に配置されているように図示されている。ただし、コンタクト１８Ｆ，１８Ｇと半導体領域１０との接触を防ぐために、図１２に示されるように、コンタクト１８Ｆ，１８Ｇは、半導体領域１０と上下に重ならない位置にレイアウトされることが好ましい。
コンタクト１８Ａ，１８Ｆ，１８Ｇは、図６に示される例と同様に、半導体領域１０及び電極１３，１５の一端にのみ接続されてもよい。
キャパシタ絶縁膜１４を挟んでキャパシタ電極１３とキャパシタ電極１５とが対向している部分に、静電容量が形成される。絶縁膜１４を挟んで対向している２つのキャパシタ電極１３，１５は、例えば、平行平板キャパシタを形成している。但し、電極１３の不純物濃度が低ければ、ＭＯＳキャパシタとして駆動する場合もある。
本実施形態の半導体装置のように、積層ゲート電極とほぼ同じ構成の積層体を利用してキャパシタ１Ｃを形成した場合においても、複数のキャパシタ１Ｃは、半導体領域１０、キャパシタ電極１３，１５及びキャパシタ絶縁膜１２，１４が所定の被覆率を満たすように、パッド９０下方のキャパシタ領域９１内に設けられている。これによって、本実施形態の半導体装置は、パッド下方に印加される機械的応力に対する耐圧性を維持できる。
そして、本実施形態の半導体装置において、第１乃至第３の実施形態と同様に、半導体領域１０及びキャパシタ電極１３，１５にそれぞれ接続される各コンタクト１８Ａ，１８Ｆ，１８Ｇは、基板表面に対して垂直方向において、パッド開口部ＰＯＰと上下に重ならない位置にレイアウトされている。これによって、本実施形態の半導体装置は、ボンディング時の機械的応力によるコンタクト及び層間絶縁膜の破壊が、低減される。
本実施形態のように、積層ゲート電極と同じ構成の積層体を利用して、キャパシタ電極１３，１５の積層方向において複数のキャパシタ（静電容量）を形成することによって、膜の積層方向における素子（キャパシタ）の集積度を向上できる。
したがって、第４の実施形態の半導体装置によれば、第１乃至第３の実施形態と同様の効果が得られるとともに、半導体装置の高集積化をさらに図ることができる。
（５） 適用例
図１４を用いて、実施形態の半導体装置の適用例について、説明する。
フラッシュメモリのような半導体装置において、機能や入出力される信号が異なるパッドが、複数個設けられる。
例えば、電圧Ｖｃｃ及び電圧Ｖｓｓなどの外部電源Ｖｘが印加されるパッド（電源パッドとよぶ）やデータの入出力用のパッド（Ｉ／Ｏパッドとよぶ）が、半導体装置９に設けられている。
また、チップアドレスの切り替えや電源仕様の切り替えのためのパッド、ｒｅａｄｙ／ｂｕｓｙ信号が入力されるパッド（Ｒ／Ｂパッドとよぶ）、或いは、テスト用のパッドのようなボンディングされないパッドも、半導体装置９に設けられる。例えば、アドレス／仕様の切り替えのためのパッドは、固定電位に設定され、Ｒ／Ｂパッドは、トグルされる。
第１乃至第４の実施形態で述べたように、各実施形態の半導体装置は、パッド９０下方に複数のキャパシタ１が設けられている。パッド９０としてのメタル層Ｍ２とキャパシタ１の電極１５との間に生じる寄生容量を考慮することが、半導体装置の動作特性の劣化を抑制するためにより好ましい。
例えば、高速でデータの通信を行うためのＩ／Ｏパッドは、容量を小さくすることが好ましい。また、パッドに対してピン容量が規定されている場合もある。
それゆえ、Ｉ／Ｏパッドやピン容量が規定されたパッドの下方には、本実施形態の半導体装置におけるキャパシタ１を設けないことが好ましい。
例えば、図１４に示されるように、Ｉ／Ｏパッド９０（Ｉ／Ｏ）のように、ピン容量が規定されているパッドの下方において、素子としての機能を有さない構造ＤＰが、設けられている。以下では、素子としての機能を有さない構造ＤＰのことを、ダミーパターンＤＰとよぶ。また、ダミーパターンＤＰが設けられた領域９９のことを、ダミーパターン領域９９とよぶ。
例えば、ダミーパターンＤＰは、絶縁体７７と、絶縁体７７上の導電体１５Ｄとを含んでいる。絶縁体７７は、例えば、半導体基板７０内に埋め込まれ、絶縁体７７の上部は、半導体基板７０表面から突出している。絶縁体７０は、例えば、ＳＴＩ構造を有している。絶縁体７０は、例えば、素子分離絶縁膜７９と共通の工程で形成される。
導電体１５Ｄは、絶縁体７７の上面及び側面の一部を覆うように、絶縁体７７上に設けられている。導電体１５は、例えば、キャパシタ電極１５と共通の工程で形成される。
ダミーパターンＤＰは、図１４の手前方向又は奥行き方向に延在し、ライン状の平面パターンを有している。
このように、Ｉ／Ｏパッドの下方においてダミーパターンＤＰを有するダミーパターン領域９９が設けられることによって、Ｉ／Ｏパッドは、キャパシタ電極とパッドとの間の寄生容量の影響をほとんど受けない。そして、Ｉ／Ｏパッドは、ピン容量の規定を満たすことができる。また、ピン容量が規定されたパッド９０の下方において、ダミーパターンＤＰの形成によって、所定の被覆率を満たすことができ、機械的応力がパッドに印加された場合の耐圧性を確保できる。
外部電源パッド９０（Ｖｘ）は、例えば、寄生容量がパッドとキャパシタ電極１５との間に生じても、その寄生容量がパッドの特性に及ぼす影響は小さい。それゆえ、外部電源パッド９０のような、電位が固定されるパッドの下方に、複数のキャパシタ１を有するキャパシタ領域９１が設けられてもよい。すなわち、外部電源パッド９０と、外部電源パッド９０の下方のキャパシタ１が電気的に接続され、電源に対する安定化キャパシタとして用いられる。
外部電源パッド９０（Ｖｘ）の下方に、キャパシタ１が設けられた場合、例えば、図１５に示すように、外部電源パッド９０（Ｖｘ）とキャパシタ１とを接続することができる。ここでは、外部電源パッド９０（Ｖｘ）とキャパシタ電極１５とが、コンタクトプラグ１８Ｇ、ビアプラグＶ１，Ｖ２及びメタル層Ｍ０Ｇ，Ｍ１を介して接続される。なお、拡散層１６は、コンタクトプラグ１８Ａ及びメタル層Ｍ０Ａなどを介して、グランド電位（グランド電源）に接続される。これによって、その外部電源パッドと安定化キャパシタとを接続する配線長を短くでき、配線抵抗を小さくできる。その結果、外部からのノイズを効果的に除去でき、安定した電源をチップ内に供給できる。
また、電源パッド９０と同様に、固定電位に設定されるパッド、ピン容量が規定されていないパッド又はボンディングされないパッドの下方において、キャパシタ領域９１が確保され、その領域９１内に複数のキャパシタ１が設けられてもよい。
以上のように、パッドに要求される機能／特性を考慮することによって、半導体装置の特性劣化を引き起こさずに、半導体装置のパッド（パッド開口部）下方の領域を有効に利用できる。
したがって、本実施形態によれば、半導体装置の集積度を向上できる。
［その他］
上述の実施形態において、ＮＡＮＤ型フラッシュメモリが、半導体チップに形成される半導体集積回路として例示されている。ただし、これに限定されず、半導体集積回路は、他の回路構成（例えば、ＮＯＲ型）のフラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＰＣＲＡＭなどの半導体メモリでもよいし、ロジック回路でもよいし、或いは、半導体メモリとロジック回路とが混載されたシステムＬＳＩでもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
９：半導体装置、１，１Ａ：キャパシタ、７０：半導体チップ、９０：パッド、ＰＯＰ：パッド開口部、９１：キャパシタ領域、１０：半導体領域、１５：キャパシタ電極、１２：絶縁膜、１８Ａ，１８Ｇ：コンタクト。

Claims (6)

  1. 絶縁体内に設けられ、半導体集積回路を含んでいる半導体チップと、
    前記絶縁体に形成された開口部を介して、その上面が露出するパッドと、
    前記パッド下方において、前記半導体チップのキャパシタ領域内に設けられる複数のキャパシタと、
    を具備し、
    前記複数のキャパシタのそれぞれは、
    素子分離絶縁膜によって前記キャパシタごとに区画された素子領域と、
    前記素子領域上に絶縁膜を介して設けられた電極と、
    を含み、
    前記キャパシタの前記素子領域及び前記電極にそれぞれ接続される複数のコンタクトは、前記開口部と上下に重ならない位置に設けられていることを特徴とする半導体装置。
  2. 前記複数のコンタクトは、
    前記素子領域の一端及び他端上の第１及び第２のコンタクトと、
    前記電極の一端及び他端上の第３及び第４のコンタクトと、
    を含み、
    前記第１及び第２のコンタクトは、第１の方向において互いに対向するように、前記素子領域上に設けられ、
    前記第３及び第４のコンタクトは、前記第１の方向に交差する第２の方向において互いに対向するように、前記電極上に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記パッドは、ピン容量が規定されていないパッドであることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記半導体チップは、前記キャパシタ領域に隣接する保護素子領域を有し、
    前記キャパシタ領域及び前記保護素子領域は、ｐ型の半導体領域を含んでいる、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記半導体集積回路は、
    メモリセルアレイと、
    前記メモリセルアレイの一端と前記キャパシタ領域との間に設けられるセンスアンプと、
    を含んでいることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記パッドは、電源パッドであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
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