JP2021153149A - 半導体装置 - Google Patents

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semiconductor
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region
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隆太 手塚
Ryuta Tezuka
隆太 手塚
充宏 野口
Mitsuhiro Noguchi
充宏 野口
智彰 篠
Tomoaki Shino
智彰 篠
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Kioxia Corp
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Kioxia Corp
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Abstract

【課題】高速に動作する半導体装置を提供する。【解決手段】半導体装置は、半導体基板と、半導体基板の表面と交差する第１方向において半導体基板の表面と対向する第１半導体層と、第１半導体層よりも半導体基板から遠く第１方向において第１半導体層と対向する第２半導体層と、第２半導体層よりも半導体基板から遠く第２半導体層に接続された第１導電層と、第１方向と交差する第２方向において第２半導体層と並び第１半導体層に接続された第３半導体層と、第２方向において第１導電層と並び第３半導体層に接続された第２導電層と、を備える。第１半導体層、第２半導体層及び第３半導体層は、第１方向及び第２方向と交差する第３方向を長手方向とする。【選択図】図１１

Description

本実施形態は、半導体装置に関する。
半導体基板と、半導体基板の上方に設けられた第１半導体層と、第１半導体層の上方に設けられた第２半導体層と、を備え、これらの構成をキャパシタとして利用する半導体装置が知られている。
特開２０１２−０３８７５６号公報
高速に動作する半導体装置を提供する。
一の実施形態に係る半導体装置は、半導体基板と、半導体基板の表面と交差する第１方向において半導体基板の表面と対向する第１半導体層と、第１半導体層よりも半導体基板から遠く第１方向において第１半導体層と対向する第２半導体層と、第２半導体層よりも半導体基板から遠く第２半導体層に接続された第１導電層と、第１方向と交差する第２方向において第２半導体層と並び第１半導体層に接続された第３半導体層と、第２方向において第１導電層と並び第３半導体層に接続された第２導電層と、を備える。第１半導体層、第２半導体層及び第３半導体層は、第１方向及び第２方向と交差する第３方向を長手方向とする。
第１実施形態の第１の構成に係るメモリシステム１００の構成例を示す模式的な側面図である。 同メモリシステム１００の構成例を示す模式的な平面図である。 メモリダイＭＤの構成を示す模式的な平面図である。 メモリダイＭＤの構成を示す模式的な回路図である。 図３に示す構造をＶ−Ｖ線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図３に示す構造をＶＩ−ＶＩ線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 配線層Ｍ２の構成を示す模式的な平面図である。 配線層ＭＸの構成を示す模式的な平面図である。 デバイス層ＤＬの構成を示す模式的な平面図である。 半導体基板Ｓの構成を示す模式的な平面図である。 デカップリングキャパシタＣＤの構成を示す模式的な斜視図である。 デカップリングキャパシタＣＤの一部の構成を示す模式的な斜視図である。 デカップリングキャパシタＣＤの一部の構成を示す模式的な斜視図である。 デカップリングキャパシタＣＤの一部の構成を示す模式的な斜視図である。 比較例に係るデバイス層ＤＬ´の構成を示す模式的な平面図である。 比較例に係るデカップリングキャパシタＣＤ´の構成を示す模式的な斜視図である。 デカップリングキャパシタＣＤ´の一部の構成を示す模式的な斜視図である。 デカップリングキャパシタＣＤ，ＣＤ´の周波数特性について説明するための示すグラフである。 第２実施形態に係るデバイス層ＤＬ２の構成を示す模式的な平面図である。 第２実施形態に係る半導体基板Ｓの構成を示す模式的な平面図である。 第２実施形態に係るデカップリングキャパシタＣＤ２の構成を示す模式的な斜視図である。 第３実施形態に係るデカップリングキャパシタＣＤ３の構成を示す模式的な平面図である。 第３実施形態に係る半導体基板Ｓの構成を示す模式的な平面図である。 第４実施形態に係るデバイス層ＤＬ４の構成を示す模式的な平面図である。 第５実施形態に係るデバイス層ＤＬ５の構成を示す模式的な平面図である。 図２５に示す構造をＸＸＶＩ−ＸＸＶＩ線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図２５に示す構造をＸＸＶＩＩ−ＸＸＶＩＩ線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 デカップリングキャパシタＣＤ５，ＣＤ´の周波数特性について説明するための示すグラフである。 第６実施形態に係るデバイス層ＤＬ６の構成を示す模式的な平面図である。 図２９に示す構造をＸＸＸ−ＸＸＸ線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図２９に示す構造をＸＸＸＩ−ＸＸＸＩ線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
次に、実施形態に係る半導体装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、半導体基板の表面に対して平行な所定の方向をＸ方向、半導体基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、半導体基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の平面に沿った方向を第１方向、この所定の平面に沿って第１方向と交差する方向を第２方向、この所定の平面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、半導体基板を基準とする。例えば、Ｚ方向に沿って半導体基板から離れる向きを上と、Ｚ方向に沿って半導体基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端部と言う場合には、この構成の半導体基板側の面や端部を意味する事とし、上面や上端部と言う場合には、この構成の半導体基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［第１実施形態］
図１は、本実施形態の第１の構成に係るメモリシステム１００の構成例を示す模式的な側面図である。図２は、メモリシステム１００の構成例を示す模式的な平面図である。説明の都合上、図１及び図２では一部の構成を省略する。
図１に示す通り、第１の構成に係るメモリシステム１００は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントロールダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接続されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントロールダイＣＤの下面に接続されている。コントロールダイＣＤの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極Ｐが設けられている。
図２に示す通り、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントロールダイＣＤは、それぞれ、複数のボンディングパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントロールダイＣＤに設けられた複数のボンディングパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
図３は、メモリダイＭＤの構成を示す模式的な平面図である。図３の例において、メモリダイＭＤは、半導体基板Ｓと、半導体基板Ｓの上面に設けられたメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡの周辺に設けられた周辺回路ＰＣと、を備える。図３の例では、半導体基板Ｓの上面に、Ｘ方向に並ぶ２つのメモリセルアレイＭＣＡが設けられている。各メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＭＢを備えている。また、周辺回路ＰＣの一部には、ボンディングパッド電極Ｐが設けられている。
図４は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図４に示す様に、メモリダイＭＤは、複数のボンディングパッド電極Ｐと、これら複数のボンディングパッド電極Ｐに接続された複数のデカップリングキャパシタＣＤと、これら複数のボンディングパッド電極Ｐに接続された内部回路ＩＣと、を備える。
複数のボンディングパッド電極Ｐのうちの一部は、入力信号及び出力信号を転送する入出力信号線ＷＩＯ０，ＷＩＯ１，ＷＩＯ２，ＷＩＯ３…に接続されている。これら複数の入出力信号線ＷＩＯ０，ＷＩＯ１，ＷＩＯ２，ＷＩＯ３…は、内部回路ＩＣに含まれる図示しないコンパレータ等に接続されている。
また、複数のボンディングパッド電極Ｐのうちの一部は、メモリダイＭＤ中の各構成に接地電圧ＶＳＳを供給する電圧転送線ＷＶＳＳに接続されている。電圧転送線ＷＶＳＳは、内部回路ＩＣに接続されている。また、電圧転送線ＷＶＳＳと入出力信号線ＷＩＯ０，ＷＩＯ１，ＷＩＯ２，ＷＩＯ３…との間には、それぞれ、プルダウン回路ＰＤが接続されている。プルダウン回路ＰＤは、電圧転送線ＷＶＳＳと入出力信号線ＷＩＯ０，ＷＩＯ１，ＷＩＯ２，ＷＩＯ３…との間に並列に接続された複数のＮＭＯＳトランジスタを含む。
また、複数のボンディングパッド電極Ｐのうちの一部は、メモリダイＭＤ中の各構成に駆動電圧ＶＣＣＱを供給する電圧転送線ＷＶＣＣＱに接続されている。電圧転送線ＷＶＣＣＱは、内部回路ＩＣに接続されている。また、電圧転送線ＷＶＣＣＱと入出力信号線ＷＩＯ０，ＷＩＯ１，ＷＩＯ２，ＷＩＯ３…との間には、それぞれ、プルアップ回路ＰＵが接続されている。プルアップ回路ＰＵは、電圧転送線ＷＶＣＣＱと入出力信号線ＷＩＯ０，ＷＩＯ１，ＷＩＯ２，ＷＩＯ３…との間に並列に接続された複数のＰＭＯＳトランジスタを含む。
複数のデカップリングキャパシタＣＤは、電圧転送線ＷＶＳＳと電圧転送線ＷＶＣＣＱとの間に並列に接続されている。
内部回路ＩＣは、図３を参照して説明したメモリセルアレイＭＣＡ及び周辺回路ＰＣを含む。周辺回路ＰＣは、データの出力に際して、入出力信号線ＷＩＯ０，ＷＩＯ１，ＷＩＯ２，ＷＩＯ３…に対応するプルダウン回路ＰＤ又はプルアップ回路ＰＵを駆動する。これにより、入出力信号線ＷＩＯ０，ＷＩＯ１，ＷＩＯ２，ＷＩＯ３…は、電圧転送線ＷＶＳＳ又は電圧転送線ＷＶＣＣＱと導通する。
次に、図５〜図１４を参照して、メモリダイＭＤの構成例について説明する。
図５は、図３に示す構造をＶ−Ｖ線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図６は、図３に示す構造をＶＩ−ＶＩ線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
図５及び図６に示す通り、メモリダイＭＤは、上面に設けられたパッシベーション層ＰＬと、パッシベーション層ＰＬの下方に設けられた配線層Ｍ２と、配線層Ｍ２の下方に設けられた配線層Ｍ１と、配線層Ｍ１の下方に設けられた配線層Ｍ０と、配線層Ｍ０の下方に設けられた配線層ＭＸと、配線層ＭＸの下方に設けられたデバイス層ＤＬと、デバイス層ＤＬの下方に設けられた半導体基板Ｓと、を備える。
図７は、配線層Ｍ２の構成について説明するための模式的な平面図である。配線層Ｍ２は、例えば、窒化チタン（ＴｉＮ）及びアルミニウム（Ａｌ）等を含む複数の配線ｍ２を備える。配線ｍ２のうちの一部は、ボンディングパッド電極Ｐとして機能する。ボンディングパッド電極Ｐは、略矩形状に形成されている。図５及び図６に示す様に、ボンディングパッド電極Ｐの上面の一部は、ポリイミド等のパッシベーション層ＰＬによって覆われている。また、図５及び図６に示す様に、ボンディングパッド電極Ｐの上面の一部は、パッシベーション層ＰＬに設けられた開口ＯＰＰＬを介して外部に露出している。また、図７に示す様に、ボンディングパッド電極Ｐの上面には、ボンディングワイヤＢ（図１、図２）と接触する略円形のボンディング領域ＢＢが設けられている。
図８は、配線層ＭＸの構成について説明するための模式的な平面図である。配線層ＭＸは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）等を含む複数の配線ｍＸを備える。
配線層ＭＸのうち、Ｚ方向から見てボンディングパッド電極Ｐと重なる領域には、略円状の絶縁領域ＲＩと、この略円状の絶縁領域ＲＩを取り囲む略矩形状の導電領域ＲＣと、が設けられる。絶縁領域ＲＩは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層５１によって埋め込まれた領域であり、導電部材等を含まない領域である。絶縁領域ＲＩの内側には、ボンディングパッド電極ＰとボンディングワイヤＢとの接触面に対応するボンディング領域ＢＢが設けられている。導電領域ＲＣは、例えば、Ｘ方向に延伸しＹ方向に並ぶ複数の導電部材５２と、Ｙ方向に延伸しＸ方向に並ぶ複数の導電部材５３と、を備える。導電部材５２，５３は、上述した複数の配線ｍＸのうちの一部である。また、導電部材５２，５３の間には、酸化シリコン（ＳｉＯ２）等の絶縁層５４が設けられる。
配線層ＭＸのうち、Ｚ方向から見てボンディングパッド電極Ｐと重ならない領域には、Ｘ方向及びＹ方向に並ぶ６組の配線群ＷＧが設けられている。これら６組の配線群ＷＧは、それぞれ、Ｘ方向に延伸しＹ方向に並ぶ複数の配線ｍＸを備える。これら複数の配線ｍＸは、それぞれ、上述した電圧転送線ＷＶＳＳ又は電圧転送線ＷＶＣＣＱの一部として機能する。また、これら６組の配線群の周囲には、これら６組の配線群ＷＧ及び上記導電部材５２，５３を取り囲む様に配置された配線ｍＸが設けられている。この配線ｍＸは、上述した電圧転送線ＷＶＳＳの一部として機能する。
尚、詳細な構成については省略するものの、配線層Ｍ０（図５、図６）は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）等を含む複数の配線ｍ０を備える。また、配線層Ｍ１（図５、図６）は、例えば、窒化チタン（ＴｉＮ）及び銅（Ｃｕ）等を含む複数の配線ｍ１を備える。また、配線層Ｍ０及び配線層Ｍ１のうち、Ｚ方向から見てボンディングパッド電極Ｐと重なる領域には、図８を参照して説明した様な略円状の絶縁領域と、この略円状の絶縁領域を取り囲む略矩形状の導電領域と、が設けられる。
図９は、デバイス層ＤＬの構成について説明するための模式的な平面図である。図９に示す構造をＶ−Ｖ線に沿って切断し、矢印の方向に見た断面は、模式的に図５のデバイス層ＤＬに相当する。図９に示す構造をＶＩ−ＶＩ線に沿って切断し、矢印の方向に見た断面は模式的に図６のデバイス層ＤＬに相当する。デバイス層ＤＬには、複数のデカップリングキャパシタＣＤの一部の構成が設けられている。図９の例では、一つのボンディングパッド電極Ｐに対応して、Ｘ方向及びＹ方向に並ぶ６つのデカップリングキャパシタＣＤが設けられている。これら６つのデカップリングキャパシタＣＤは、ボンディングパッド電極Ｐと重なる領域からボンディングパッド電極Ｐと重ならない領域にかけてＹ方向に延伸している。また、上記配線群ＷＧ（図８）に対応する領域には、上記配線群ＷＧ中の配線ｍＸとデカップリングキャパシタＣＤとを接続する複数のコンタクト電極ＣＳＶＳＳ，ＣＳＶＣＣＱが設けられている。また、これら６つのデカップリングキャパシタＣＤの周囲には、これら６つのデカップリングキャパシタＣＤを取り囲む様に配置された複数のコンタクト電極ＣＳＶＳＳが設けられている。
図１０は、半導体基板Ｓの構成について説明するための模式的な平面図である。半導体基板Ｓは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む単結晶シリコン等の半導体基板である。半導体基板Ｓには、半導体基板領域ＳＳと、この半導体基板領域ＳＳを取り囲むように設けられたＰウェル領域ＳＰＷと、が設けられている。
半導体基板領域ＳＳのうち、デカップリングキャパシタＣＤに対応する領域には、それぞれ、不純物領域ＳＮが設けられている。不純物領域ＳＮは、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を含む。また、不純物領域ＳＮのＹ方向の一端には、不純物領域ＳＮ＋が設けられている。不純物領域ＳＮ＋は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を含む。不純物領域ＳＮ＋における不純物の濃度は、不純物領域ＳＮにおける不純物の濃度よりも大きい。
Ｐウェル領域ＳＰＷは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む。Ｐウェル領域ＳＰＷにおける不純物の濃度は、半導体基板領域ＳＳにおける不純物の濃度よりも大きい。Ｐウェル領域ＳＰＷのうち、上記複数のコンタクト電極ＣＳＶＳＳに対応する領域には、不純物領域ＳＰ＋が設けられている。不純物領域ＳＰ＋は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む。不純物領域ＳＰ＋における不純物の濃度は、Ｐウェル領域ＳＰＷにおける不純物の濃度よりも大きい。
図１１は、図９における一つのデカップリングキャパシタＣＤの構成を示す模式的な斜視図である。図１２〜図１４は、図１１から一部の構成を省略した模式的な斜視図である。
図１１に示す様に、本実施形態に係るデカップリングキャパシタＣＤは、半導体基板Ｓに設けられた不純物領域ＳＮと、半導体基板Ｓの上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた半導体層１０２と、半導体層１０２の上面に設けられた絶縁層１０３と、絶縁層１０３の上面に設けられた半導体層１０４と、半導体層１０４の上面に設けられた導電層１０５と、を備える。図９及び図１０に示す様に、これらの構成はＹ方向を長手方向としており、Ｚ方向から見てボンディングパッド電極Ｐと重なる領域から、Ｚ方向から見てボンディングパッド電極Ｐと重ならない領域にかけて延伸している。
絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
半導体層１０２は、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物、又は、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含む。図５及び図６に示す様に、半導体層１０２の下面は、絶縁層１０１を介して不純物領域ＳＮの上面と対向している。
尚、図５に示す様に、Ｘ方向において隣り合う２つのデカップリングキャパシタＣＤに含まれる不純物領域ＳＮ、絶縁層１０１及び半導体層１０２は、絶縁層ＳＴＩを介してお互いに離間している。また、図６に示す様に、Ｙ方向において隣り合う２つのデカップリングキャパシタＣＤに含まれる不純物領域ＳＮ、絶縁層１０１及び半導体層１０２は、絶縁層ＳＴＩを介してお互いに離間している。絶縁層ＳＴＩは、例えば、酸化シリコン（ＳｉＯ２）等を含む。
絶縁層１０３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。図１４に示す様に、絶縁層１０３には、Ｙ方向に延伸する開口ＯＰ１０３が設けられている。図示の例において、絶縁層１０３は、開口ＯＰ１０３を介してＸ方向に並ぶ２つの部分である絶縁層１０３ａ，絶縁層１０３ｂに分断されている。絶縁層１０３ａ，絶縁層１０３ｂの下面は、半導体層１０２及び絶縁層ＳＴＩの上面に設けられている。
半導体層１０４（図１１）は、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物、又は、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含む。図１１に示す様に、半導体層１０４は、Ｘ方向に並ぶ２つの部分である半導体層１０４ａ，半導体層１０４ｂと、これらの間に設けられた半導体層１０４ｃと、半導体層１０４ｃのＹ方向の一端部に接続された半導体層１０４ｄと、を含む。
半導体層１０４ａは、図１１に示す様に、Ｙ方向を長手方向としている。この半導体層１０４ａの下面は、絶縁層１０３ａ（図１４）を介して半導体層１０２の一部の領域１０２ａ（図１３）と対向している。
半導体層１０４ｂは、図１１に示す様に、Ｙ方向を長手方向としている。半導体層１０４ｂの下面は、絶縁層１０３ｂ（図１４）を介して半導体層１０２の一部の領域１０２ｂ（図１３）と対向している。
半導体層１０４ｃは、図１１に示す様に、Ｙ方向を長手方向としている。半導体層１０４ｃの下面は、絶縁層１０３の上記開口ＯＰ１０３（図１４）を介して半導体層１０２の一部の領域１０２ｃ（図１３）に接続されている。
半導体層１０４ｄは、図１１に示す様に、Ｘ方向を長手方向としている。半導体層１０４ｄの下面は、半導体層１０２の一部の領域１０２ｄ（図１３）に接続されている。Ｚ方向から見て、半導体層１０４ｄと絶縁層１０３ａとは一部が重なっている（図６）。
導電層１０５（図１１）は、タングステンシリサイド（ＷＳｉ）等を含む。図１１に示す様に、導電層１０５は、Ｘ方向に並ぶ２つの導電層１０５ａ，導電層１０５ｂと、これらの間に設けられた導電層１０５ｃと、導電層１０５ｃのＹ方向の一端部に接続された導電層１０５ｄと、を含む。
導電層１０５ａは、Ｙ方向を長手方向としている。導電層１０５ａの下面は、半導体層１０４ａの上面に接続されている。尚、図１０に示す様に、導電層１０５ａは不純物領域ＳＮのＸ方向の端部に沿ってＹ方向に延伸する。ただし、導電層１０５ａは不純物領域ＳＮのＹ方向の端部には達していない。従って、不純物領域ＳＮの角部ＳＮＥは、導電層１０５ａによって覆われてはいない。半導体層１０４ａについても同様である。
導電層１０５ｂは、Ｙ方向を長手方向としている。導電層１０５ｂの下面は、半導体層１０４ｂの上面に接続されている。尚、図１０に示す様に、導電層１０５ｂは不純物領域ＳＮのＸ方向の端部に沿ってＹ方向に延伸する。ただし、導電層１０５ｂは不純物領域ＳＮのＹ方向の端部には達していない。従って、不純物領域ＳＮの角部ＳＮＥは、導電層１０５ｂによって覆われてはいない。半導体層１０４ｂについても同様である。
導電層１０５ｃは、Ｙ方向を長手方向としている。導電層１０５ｃの下面は、半導体層１０４ｃの上面に接続されている。尚、図１０に示す様に、導電層１０５ｃはＹ方向に延伸し、不純物領域ＳＮのＹ方向の端部に達している。半導体層１０４ｃについても同様である。
導電層１０５ｄは、Ｘ方向を長手方向としている。導電層１０５ｄの下面は、半導体層１０４ｄの上面に接続されている。
コンタクト電極ＣＳＶＳＳは、接地電圧ＶＳＳが供給されるボンディングパッド電極Ｐと導通している。コンタクト電極ＣＳＶＳＳは、Ｚ方向に延伸するビアコンタクト電極であり、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）等を含む。図１１に例示するコンタクト電極ＣＳＶＳＳは、Ｘ方向に複数設けられ、それぞれ、導電層１０５ｄの上面に接続されている。また、これらコンタクト電極ＣＳＶＳＳの上端は、図８を参照して説明した配線群ＷＧ中の、電圧転送線ＷＶＳＳとして機能する配線ｍＸに接続されている。導電層１０５ｄ及び導電層１０５ｃの下面は半導体層１０４ｄ及び半導体層１０４ｃの上面と接続されている。半導体層１０４ｄ及び半導体層１０４ｃの下面は、半導体層１０２ｄ及び半導体層１０２ｃの上面と接続されている。これにより、上記半導体層１０２ａ、１０２ｂにも、接地電圧ＶＳＳが供給される。
コンタクト電極ＣＳＶＣＣＱは、駆動電圧ＶＣＣＱが供給されるボンディングパッド電極Ｐと導通している。コンタクト電極ＣＳＶＣＣＱは、Ｚ方向に延伸するビアコンタクト電極であり、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）等を含む。
図１１に例示するコンタクト電極ＣＳＶＣＣＱのうちの一部は、Ｙ方向に複数設けられ、それぞれ、導電層１０５ａの上面に接続されている。また、図１１に例示するコンタクト電極ＣＳＶＣＣＱのうちの一部は、Ｙ方向に複数設けられ、それぞれ、導電層１０５ｂの上面に接続されている。また、これらコンタクト電極ＣＳＶＣＣＱの上端は、図８を参照して説明した配線群ＷＧ中の、電圧転送線ＷＶＣＣＱとして機能する配線ｍＸに接続されている。導電層１０５ａ及び導電層１０５ｂの下面は半導体層１０４ａ及び半導体層１０４ｂの上面と接続されている。これにより、上記半導体層１０４ａ，１０４ｂには、駆動電圧ＶＣＣＱが供給される。
図１１に例示するコンタクト電極ＣＳＶＣＣＱのうちの一部は、図１２に示す様に、Ｘ方向に複数設けられ、それぞれ、半導体基板Ｓに接続されている。尚、図６に示す様に、半導体基板Ｓのコンタクト電極ＣＳＶＣＣＱとの接続部分には、不純物領域ＳＮ＋が設けられている。また、これらコンタクト電極ＣＳＶＣＣＱの上端は、図８を参照して説明した配線群ＷＧ中の、電圧転送線ＷＶＣＣＱとして機能する配線ｍＸに接続されている。これにより、半導体基板Ｓの不純物領域ＳＮには、駆動電圧ＶＣＣＱが供給される。
［比較例］
次に、図１５〜図１７を参照して、比較例に係るメモリダイについて説明する。図１５は、比較例に係るメモリダイの一部の構成を示す模式的な平面図である。図１６は、図１５に示す構成の一部を示す模式的な斜視図である。図１７は、図１６に示す構成から一部の構成を省略した模式的な斜視図である。
比較例に係るメモリダイは、第１実施形態に係るメモリダイと異なり、デカップリングキャパシタＣＤを備えていない。そのかわりに、比較例に係るメモリダイは、デカップリングキャパシタＣＤ´を備えている。
図１６に示す様に、比較例に係るデカップリングキャパシタＣＤ´は、不純物領域ＳＮと、半導体基板Ｓの上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた半導体層１０２と、半導体層１０２の上面に設けられた絶縁層１０３´と、絶縁層１０３´の上面に設けられた半導体層１０４´と、半導体層１０４´の上面に設けられた導電層１０５´と、を備える。図１５に示す様に、これらの構成はＹ方向を長手方向としており、Ｚ方向から見てボンディングパッド電極Ｐと重なる領域から、Ｚ方向から見てボンディングパッド電極Ｐと重ならない領域にかけて延伸している。
絶縁層１０３´（図１６）は、基本的には絶縁層１０３（図１２）と同様に構成されている。ただし、図１７に示す様に、絶縁層１０３´は開口ＯＰ１０３（図１４）を有しておらず、２つの部分に分断されていない。
半導体層１０４´（図１６）は、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物、又は、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含む。図１６に示す様に、半導体層１０４´は、Ｙ方向に並ぶ２つの部分である半導体層１０４ａ´，半導体層１０４ｄ´を含む。半導体層１０４ａ´の下面は、絶縁層１０３´を介して半導体層１０２の上面の一部の領域と対向している。半導体層１０４ｄ´の下面は、半導体層１０２の一部の領域の上面に接続されている。
導電層１０５´は、タングステンシリサイド（ＷＳｉ）等を含む。導電層１０５´は、Ｙ方向に並ぶ２つの部分である導電層１０５ａ´，導電層１０５ｄ´を含む。導電層１０５ａ´の下面は、半導体層１０４ａ´の上面に接続されている。導電層１０５ｄ´の下面は、半導体層１０４ａ´の上面に接続されている。
図１７に例示するコンタクト電極ＣＳＶＳＳは、Ｘ方向に複数設けられ、それぞれ、導電層１０５ｄ´の上面に接続されている。これにより、上記半導体層１０２には、接地電圧ＶＳＳが供給される。尚、図１５に示す様に、コンタクト電極ＣＳＶＳＳは、Ｚ方向から見てボンディングパッド電極Ｐと重ならない位置に設けられている。
［効果］
ボンディングパッド電極ＰにボンディングワイヤＢ（図１、図２）を取り付ける際、ボンディングパッド電極Ｐがキャピラリによって下方向に押圧される。この際、ボンディングパッド電極Ｐを介して、配線ｍＸ，ｍ０，ｍ１にも応力が加わる。ここで、この様な応力が発生する領域に上記配線ｍＸ，ｍ０，ｍ１が設けられていると、これら配線ｍＸ，ｍ０，ｍ１近傍の絶縁層に応力が集中してしまい、この絶縁層にクラックが生じてしまう可能性がある。この様な状態でキャピラリが上方に移動すると、ボンディングワイヤＢと共にボンディングパッド電極Ｐを含む一部の構造が半導体基板Ｓから引きはがされてしまう可能性がある。この様な現象を抑制するために、比較例においては、例えば図８を参照して説明した第１実施形態と同様に、ボンディングパッド電極ＰとボンディングワイヤＢとの接触面に対応するボンディング領域ＢＢに、配線ｍＸ，ｍ０，ｍ１を設けていない。
ここで、デカップリングキャパシタＣＤ´に接続される複数のコンタクト電極ＣＳＶＳＳ，ＣＳＶＣＣＱは、上端において図８を参照して説明した配線群ＷＧ中の配線ｍＸに接続される。従って、これらの配線群ＷＧをボンディングパッド電極Ｐと重ならない領域に設ける場合、コンタクト電極ＣＳＶＳＳ，ＣＳＶＣＣＱも、ボンディングパッド電極Ｐと重ならない領域に設けることとなる。従って、比較例に係るデカップリングキャパシタＣＤ´では、キャパシタの電極として機能する不純物領域ＳＮ、半導体層１０２及び半導体層１０４´を、ボンディングパッド電極Ｐと重ならない領域において、コンタクト電極ＣＳＶＳＳ，ＣＳＶＣＣＱと接続している。
ここで、半導体層１０２における抵抗率は、導電層１０５´（図１６）における抵抗率よりも大きい。従って、図４を参照して説明した入出力信号線ＷＩＯ０，ＷＩＯ１，ＷＩＯ２，ＷＩＯ３…の信号周波数が大きくなると、半導体層１０２のうち、導電層１０５ｄ´から比較的遠い領域に設けられた部分が、キャパシタとして機能しづらくなってしまう場合がある。その様な場合、入出力信号線ＷＩＯ０，ＷＩＯ１，ＷＩＯ２，ＷＩＯ３…の電圧が安定しなくなってしまう場合がある。
ここで、図１４を参照して説明した様に、第１実施形態に係るデカップリングキャパシタＣＤにおいては、絶縁層１０３にＹ方向に延伸する開口ＯＰ１０３が設けられている。また、図１１を参照して説明した様に、半導体層１０４ｃはこの開口ＯＰ１０３を介して半導体層１０２の上面に接続されている。また、導電層１０５ｃは、半導体層１０４ｃの上面に接続されている。
この様な構成によれば、半導体層１０２全体を、導電層１０５ｃを介して導電層１０５ｄに近づけることが可能である。これにより、図７を参照して説明した様なボンディング領域ＢＢにコンタクト電極ＣＳＶＳＳ等を配置することなく、半導体層１０２の充放電を高速化することが可能である。従って、上述の様なボンディングパッド電極Ｐの剥がれを抑制しつつ、信号周波数の高速化に伴う容量値の減衰を抑制することが可能である。
図１８は、デカップリングキャパシタＣＤ，ＣＤ´の、信号周波数と容量値との関係を示すグラフである。尚、図１８に示す特性のうち、デカップリングキャパシタＣＤに関するものは、半導体層１０２の上面と、半導体層１０４の下面と、の間の容量値に関するシミュレーション結果を示している。また、図１８に示す特性のうち、デカップリングキャパシタＣＤ´に関するものは、半導体層１０２´の上面と、半導体層１０４´の下面と、の間の容量値に関するシミュレーション結果を示している。
信号周波数が比較的小さい場合、デカップリングキャパシタＣＤ´の容量値が、デカップリングキャパシタＣＤの容量値よりも大きい。これは、デカップリングキャパシタＣＤにおいて、半導体層１０２ｃ（図１３）には絶縁層１０３を介して半導体層１０４が対向するように配置されていないため、電荷が蓄積されないことが理由であると考えられる。
信号周波数が比較的大きい場合、デカップリングキャパシタＣＤの容量値が、デカップリングキャパシタＣＤ´の容量値よりも大きくなる。これは、デカップリングキャパシタＣＤ´において、半導体層１０２の一部の領域が導電層１０５ｄ´から遠く、この様な部分における充放電の速度が小さいことが理由であると考えられる。また、デカップリングキャパシタＣＤにおいて、半導体層１０２全体が導電層１０５ｄの近傍に設けられたことになり、半導体層１０２の領域１０２ａ，１０２ｂにおいて充放電が高速に行われることが理由であると考えられる。
［第２実施形態］
次に、図１９〜図２１を参照して、第２実施形態に係るメモリダイについて説明する。図１９及び図２０は、本実施形態に係るメモリダイの構成について説明するための模式的な平面図である。図２１は、本実施形態に係るメモリダイの構成について説明するための模式的な斜視図である。尚、以下の説明において、第１実施形態と同様の構成要素については同一の符号を付し、説明を省略する。
本実施形態に係るメモリダイは、基本的には第１実施形態に係るメモリダイＭＤと同様に構成されている。しかしながら、本実施形態係るメモリダイはデカップリングキャパシタＣＤを備えておらず、そのかわりにデカップリングキャパシタＣＤ２を備えている。本実施形態に係るデカップリングキャパシタＣＤ２は、基本的には第１実施形態に係るデカップリングキャパシタＣＤと同様に構成されている。しかしながら、本実施形態係るデカップリングキャパシタＣＤ２は絶縁層１０３、半導体層１０４及び導電層１０５を備えておらず、そのかわりに、絶縁層２０３、半導体層２０４及び導電層２０５を備えている。
絶縁層２０３は、基本的には絶縁層１０３と同様に構成されている。ただし、絶縁層２０３は、上記開口ＯＰ１０３（図１４）を有しておらず、２つの部分に分断されていない。また、絶縁層２０３は半導体層１０２のＸ方向の一方側の端部を覆っていない。
半導体層２０４は、基本的には半導体層１０４と同様に構成されている。ただし、半導体層２０４は、半導体層１０４ａに対応する半導体層２０４ａ、半導体層１０４ｃに対応する半導体層２０４ｃ、及び、半導体層１０４ｄに対応する半導体層２０４ｄのみを備えており、半導体層１０４ｂに対応する半導体層２０４ｂを備えていない。半導体層２０４ｃは、半導体層１０２の、絶縁層２０３によって覆われていない部分の上面に接続されている。
導電層２０５は、基本的には導電層１０５と同様に構成されている。ただし、導電層２０５は、導電層１０５ａに対応する導電層２０５ａ、導電層１０５ｃに対応する導電層２０５ｃ、及び、導電層１０５ｄに対応する導電層２０５ｄのみを備えており、導電層１０５ｂに対応する導電層２０５ｂを備えていない。
尚、図２０に示す様に、本実施形態においては、導電層２０５ｃが、不純物領域ＳＮのＸ方向の一端部及びＹ方向の一端部を覆っている。これにより、本実施形態においては、不純物領域ＳＮの角部ＳＮＥが、導電層２０５ｃによって覆われている。
［第３実施形態］
次に、図２２及び図２３を参照して、第３実施形態に係るメモリダイについて説明する。図２２は、本実施形態に係るメモリダイの構成について説明するための模式的な平面図である。本実施形態に係るメモリダイの構成について説明するための模式的な斜視図は図２１と同様である。図２３は、本実施形態の比較例に係るメモリダイの構成について説明するための模式的な平面図である。尚、以下の説明において、第２実施形態と同様の構成要素については同一の符号を付し、説明を省略する。
本実施形態に係るメモリダイは、基本的には第２実施形態に係るメモリダイと同様に構成されている。しかしながら、本実施形態に係るメモリダイはデカップリングキャパシタＣＤ２を備えておらず、そのかわりにデカップリングキャパシタＣＤ３を備えている。本実施形態に係るデカップリングキャパシタＣＤ３は、基本的には第２実施形態に係るデカップリングキャパシタＣＤ２と同様に構成されている。しかしながら、本実施形態係るデカップリングキャパシタＣＤ３は半導体層２０４及び導電層２０５を備えておらず、そのかわりに、図示しない半導体層及び導電層３０５を備えている。
図示しない半導体層は、基本的には半導体層２０４と同様に構成されている。即ち、この半導体層は、半導体層２０４ａに対応する半導体層、半導体層２０４ｃに対応する半導体層、及び、半導体層２０４ｄに対応する半導体層を備えている。ただし、この半導体層２０４ｄに対応する部分は、不純物領域ＳＮのＹ方向の一方側の端部を覆っていない。従って、本実施形態においては、不純物領域ＳＮの角部ＳＮＥ（図２２）が、半導体層３０４によって覆われていない。
導電層３０５は、基本的には導電層２０５と同様に構成されている。即ち、導電層３０５は、導電層２０５ａに対応する導電層３０５ａ、導電層２０５ｃに対応する導電層３０５ｃ、及び、導電層２０５ｄに対応する導電層３０５ｄを備えている。ただし、本実施形態に係る導電層３０５ｃは、不純物領域ＳＮのＹ方向の一端部を覆っていない。従って、本実施形態においては、例えば図２２に示す様に、不純物領域ＳＮの角部ＳＮＥが、導電層３０５によって覆われていない。
ここで、不純物領域ＳＮの角部ＳＮＥにおいては、電界の集中が生じる場合がある。この様な場合、不純物領域ＳＮの角部ＳＮＥが導電層等によって覆われていると、この角部近傍において絶縁破壊等が生じやすくなってしまい、デカップリングキャパシタの寿命が短くなってしまう場合がある。そこで、第１実施形態においては、半導体層１０４及び導電層１０５が、不純物領域ＳＮの角部ＳＮＥと重ならない様にしている。同様に、第３実施形態では、図示しない半導体層及び導電層３０５がこの様な不純物領域ＳＮの角部ＳＮＥと重ならない様にしている。この様な構成によれば、第２実施形態と比較して、長寿命なメモリダイを提供可能である。
第３実施形態の比較例に係る構成においては、図２３に示すように、図示しない半導体層及び導電層３０５が不純物領域ＳＮのＸ方向の一方側の端部を覆っていない。ここで、半導体層１０２はＹ方向を長手方向としているため、図示しない半導体層及び導電層３０５がＸ方向の一方側の端部（長辺）を避ける様に配置された構成では、デカップリングキャパシタＣＤ３´の容量値がデカップリングキャパシタＣＤ３の容量値に対して、比較的小さくなってしまう場合がある。また、第３実施形態のように、図示しない半導体層及び導電層３０５ｃのＹ方向の長さ（図２２）は、第２実施形態における半導体層２０４ｃ及び導電層２０５ｃのＹ方向の長さ（図２０）より小さくなるため、容量値は比較的小さくなってしまう場合がある。これに対して、第１実施形態においては、半導体層１０２に接続される半導体層１０４ｃを、半導体層１０４ａ，半導体層１０４ｂの間に配置している。この様な構成によれば、Ｘ方向における容量値の減少およびＹ方向における容量値の減少を抑制することができるため、長寿命且つ大容量のデカップリングキャパシタＣＤを実現可能である。
［第４実施形態］
次に、図２４を参照して、第４実施形態に係るメモリダイについて説明する。図２４は、本実施形態に係るメモリダイの構成について説明するための模式的な平面図である。尚、以下の説明において、第１実施形態と同様の構成要素については同一の符号を付し、説明を省略する。
本実施形態に係るメモリダイは、基本的には第１実施形態に係るメモリダイと同様に構成されている。しかしながら、本実施形態に係るメモリダイはデカップリングキャパシタＣＤを備えておらず、そのかわりにデカップリングキャパシタＣＤ４を備えている。本実施形態に係るデカップリングキャパシタＣＤ４は、基本的には第１実施形態に係るデカップリングキャパシタＣＤと同様に構成されている。しかしながら、本実施形態係るデカップリングキャパシタＣＤ４は半導体層１０４及び導電層１０５を備えておらず、そのかわりに、導電層４０５及び図示しない半導体層を備えている。
導電層４０５は、基本的には導電層１０５と同様に構成されている。即ち、導電層４０５は、導電層１０５ａに対応する導電層４０５ａ、導電層１０５ｂに対応する導電層４０５ｂ、上記導電層１０５ｃに対応する導電層４０５ｃ、及び、導電層１０５ｄに対応する導電層４０５ｄを備えている。ただし、本実施形態に係る導電層４０５ｄは、Ｘ方向に延伸していない。
絶縁層１０３及び導電層４０５の間に設けられた半導体層は、基本的には半導体層１０４と同様に構成されている。ただし、この半導体層の平面形状は、導電層４０５と同様に形成されている。
［第５実施形態］
次に、図２５〜図２８を参照して、第５実施形態に係るメモリダイについて説明する。図２５は、本実施形態に係るメモリダイの構成について説明するための模式的な平面図である。図２６及び図２７は、本実施形態に係るメモリダイの構成について説明するための模式的な断面図である。尚、以下の説明において、第１実施形態と同様の構成要素については同一の符号を付し、説明を省略する。
本実施形態に係るメモリダイは、基本的には第１実施形態に係るメモリダイと同様に構成されている。しかしながら、本実施形態に係るメモリダイは半導体基板Ｓを備えておらず、そのかわりに半導体基板Ｓ５を備えている。本実施形態に係る半導体基板Ｓ５は、基本的には第１実施形態に係る半導体基板Ｓと同様に構成されている。しかしながら、図１０を参照して説明した様に、第１実施形態に係る半導体基板Ｓには、半導体基板領域ＳＳと、この半導体基板領域ＳＳを取り囲むように設けられたＰウェル領域ＳＰＷと、が設けられており、この半導体基板領域ＳＳに６つのデカップリングキャパシタＣＤが設けられていた。一方、図２５に示す様に、本実施形態に係る半導体基板Ｓ５には、Ｎウェル領域ＳＮＷと、このＮウェル領域ＳＮＷを取り囲むように設けられたＰウェル領域ＳＰＷと、が設けられており、このＮウェル領域ＳＮＷに６つのデカップリングキャパシタＣＤ５が設けられている。Ｎウェル領域ＳＮＷは、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を含む。また、このＮウェル領域ＳＮＷには、Ｙ方向に延伸する不純物領域ＳＮ＋が設けられている。この不純物領域には、Ｙ方向に並ぶ複数のコンタクト電極ＣＳＶＣＣＱが設けられている。
本実施形態に係るデカップリングキャパシタＣＤ５は、基本的には第１実施形態に係るデカップリングキャパシタＣＤと同様に構成されている。しかしながら、図２６及び図２７に示す様に、６つのデカップリングキャパシタＣＤ５に含まれる６つの不純物領域ＳＮは、Ｎウェル領域ＳＮＷを介して導通している。
図２８は、デカップリングキャパシタＣＤ５，ＣＤ´の、信号周波数と容量値との関係を示すグラフである。尚、図２８に示す特性のうち、デカップリングキャパシタＣＤ５に関するものは、半導体基板Ｓ５の上面と、半導体層１０２の下面と、の間の容量値に関するシミュレーション結果を示している。また、図２８に示す特性のうち、デカップリングキャパシタＣＤ´に関するものは、半導体基板Ｓの上面と、半導体層１０２の下面と、の間の容量値に関するシミュレーション結果を示している。
信号周波数が比較的小さい場合、デカップリングキャパシタＣＤ５，ＣＤ´の容量値は同程度となる。一方、信号周波数が比較的大きい場合、デカップリングキャパシタＣＤ５の容量値が、デカップリングキャパシタＣＤ´の容量値よりも大きくなる。これは、Ｎウェル領域ＳＮＷによって半導体基板Ｓ５上面の抵抗率が低減されたためである。
以上の通り、本実施形態の様な構成によれば、Ｎウェル領域ＳＮＷによって半導体基板Ｓ５上面の抵抗率を低減して、信号周波数の高速化に伴う容量値の減衰を更に好適に抑制可能である。
また、本実施形態の様な構成によれば、半導体基板Ｓ５のＮウェル領域ＳＮＷと、このＮウェル領域ＳＮＷの下方に設けられた半導体基板領域ＳＳとの間の空乏層によって、寄生容量が発生する。従って、この寄生容量を利用して、デカップリングキャパシタＣＤ５の容量値を大きくすることが可能である。
［第６実施形態］
次に、図２９〜図３１を参照して、第６実施形態に係るメモリダイについて説明する。図２９は、本実施形態に係るメモリダイの構成について説明するための模式的な平面図である。図３０及び図３１は、本実施形態に係るメモリダイの構成について説明するための模式的な断面図である。尚、以下の説明において、第５実施形態と同様の構成要素については同一の符号を付し、説明を省略する。
本実施形態に係るメモリダイは、基本的には第５実施形態に係るメモリダイと同様に構成されている。しかしながら、本実施形態係るメモリダイは半導体基板Ｓ５及びデカップリングキャパシタＣＤ５を備えておらず、そのかわりに半導体基板Ｓ６及びデカップリングキャパシタＣＤ６を備えている。
本実施形態に係るデカップリングキャパシタＣＤ６は、基本的には第５実施形態に係るデカップリングキャパシタＣＤ５と同様に構成されている。しかしながら、本実施形態係るデカップリングキャパシタＣＤ６は、半導体基板Ｓ６の上面を露出させる複数の貫通孔ＯＰＣＤを備えている。即ち、デカップリングキャパシタＣＤ６は、例えば図３０及び図３１に示す様に、絶縁層１０１に代えて絶縁層６０１を備える。半導体層１０２に代えて半導体層６０２を備える。半導体層１０２が有する領域１０２ａ、領域１０２ｂ、領域１０２ｃ、領域１０２ｄに代えて、半導体層６０２は領域６０２ａ、領域６０２ｂ、領域６０２ｃ、領域６０２ｄを有する。半導体層１０４に代えて半導体層６０４を備える。半導体層１０４ａ、半導体層１０４ｂ、半導体層１０４ｃ、半導体層１０４ｄに代えて半導体層６０４ａ、半導体層６０４ｂ、半導体層６０４ｃ、半導体層６０４ｄを備える。導電層１０５に代えて、導電層６０５を備える。導電層１０５ａ、導電層１０５ｂ、導電層１０５ｃ、導電層１０５ｄに代えて、導電層６０５ａ、導電層６０５ｂ、導電層６０５ｃ、導電層６０５ｄを備える。絶縁層６０１、半導体層６０２の領域６０２ｃ、半導体層６０４ｃ、及び、導電層６０５ｃには、Ｙ方向に並ぶ複数の貫通孔が設けられている。
本実施形態に係る半導体基板Ｓ６は、基本的には第５実施形態に係る半導体基板Ｓ５と同様に構成されている。しかしながら、例えば図３０及び図３１に示す様に、本実施形態に係る半導体基板Ｓ６においては、上記貫通孔ＯＰＣＤに対応する領域に、不純物領域ＳＮ＋が設けられている。また、この不純物領域ＳＮ＋には、それぞれ、コンタクト電極ＣＳＶＣＣＱが設けられている。コンタクト電極ＣＳＶＣＣＱは、配線層ＭＸの配線ｍｘを介し電圧転送線ＷＶＣＣＱと接続される。これにより、より多くの場所でＮウェル領域ＳＮＷに電圧ＶＣＣＱが印加されるので、Ｎウェル領域ＳＮＷのシート抵抗は実効的に低下する。そのため高周波領域における実効容量低下を抑制することができる。尚、これらコンタクト電極ＣＳＶＣＣＱの少なくとも一部は、Ｚ方向から見て、ボンディングパッド電極Ｐと重なる位置に設けられている。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Ｓ…半導体基板、ＭＸ，Ｍ０，Ｍ１，Ｍ２…配線層。

Claims (7)

  1. 半導体基板と、
    前記半導体基板の表面と交差する第１方向において前記半導体基板の表面と対向する第１半導体層と、
    前記第１半導体層よりも前記半導体基板から遠く、前記第１方向において前記第１半導体層と対向する第２半導体層と、
    前記第２半導体層よりも前記半導体基板から遠く、前記第２半導体層に接続された第１導電層と、
    前記第１方向と交差する第２方向において前記第２半導体層と並び、前記第１半導体層に接続された第３半導体層と、
    前記第２方向において前記第１導電層と並び、前記第３半導体層に接続された第２導電層と
    を備え、
    前記第１半導体層、前記第２半導体層及び前記第３半導体層は、前記第１方向及び前記第２方向と交差する第３方向を長手方向とする
    半導体装置。
  2. 前記第２方向において前記第３半導体層と並び、前記第３半導体層よりも前記第２半導体層から遠く、前記第１方向において前記第１半導体層と対向する第４半導体層と、
    前記第２方向において前記第２導電層と並び、前記第２導電層よりも前記第１導電層から遠く、前記第４半導体層に接続された第３導電層と
    を備え、
    前記第４半導体層は、前記第３方向を長手方向とする
    請求項１記載の半導体装置。
  3. 前記第３半導体層の前記第３方向における端部に接続され、前記第２方向を長手方向とする第５半導体層と、
    前記第２導電層の前記第３方向における端部に接続され、前記第２方向を長手方向とする第４導電層と
    を備える請求項１又は２記載の半導体装置。
  4. ボンディングワイヤが接続されるボンディングパッド電極を備え、
    前記第１半導体層、前記第２半導体層及び前記第３半導体層は、それぞれ、前記第１方向から見て前記ボンディングパッド電極と重なる位置に設けられた部分と、前記第１方向から見て前記ボンディングパッド電極と重ならない位置に設けられた部分と、を備える
    請求項１〜３のいずれか１項記載の半導体装置。
  5. 前記第１導電層及び前記第２導電層に接続された複数の第１コンタクト電極を備え、
    前記複数の第１コンタクト電極は、前記第１方向から見て、前記ボンディングパッド電極と重ならない位置に設けられている
    請求項４記載の半導体装置。
  6. 前記半導体基板の、前記第１半導体層と対向する領域に、Ｎ型の不純物を含むＮウェルが設けられている
    請求項１〜５のいずれか１項記載の半導体装置。
  7. ボンディングワイヤが接続されるボンディングパッド電極を備え、
    前記Ｎウェルに接続された第２コンタクト電極を備え、
    前記第２コンタクト電極は、前記第１方向から見て、前記ボンディングパッド電極と重なる位置に設けられている
    請求項６記載の半導体装置。
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