CN113451508B - 半导体装置 - Google Patents

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Abstract

实施方式的半导体装置具备：半导体衬底；第1半导体层，在与半导体衬底的表面交叉的第1方向上与半导体衬底的表面对向；第2半导体层，相比第1半导体层距半导体衬底较远，在第1方向上与第1半导体层对向；第1导电层，相比第2半导体层距半导体衬底较远，连接于第2半导体层；第3半导体层，在与第1方向交叉的第2方向上与第2半导体层并排，连接于第1半导体层；及第2导电层，在第2方向上与第1导电层并排，连接于第3半导体层。第1半导体层、第2半导体层及第3半导体层是将与第1方向及第2方向交叉的第3方向作为长度方向。

Description

半导体装置
相关申请案的引用
本申请案是基于2020年03月24日提出申请的在先日本专利申请案第2020-053410号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。
技术领域
本实施方式涉及一种半导体装置。
背景技术
已知一种半导体装置，具备半导体衬底、设置在半导体衬底上方的第1半导体层、及设置在第1半导体层上方的第2半导体层，且将这些构成用作电容器。
发明内容
一实施方式提供一种高速动作的半导体装置。
一实施方式的半导体装置具备：半导体衬底；第1半导体层，在与半导体衬底的表面交叉的第1方向上与半导体衬底的表面对向；第2半导体层，相比第1半导体层距半导体衬底较远，在第1方向上与第1半导体层对向；第1导电层，相比第2半导体层距半导体衬底较远，连接于第2半导体层；第3半导体层，在与第1方向交叉的第2方向上与第2半导体层并排，连接于第1半导体层；及第2导电层，在第2方向上与第1导电层并排，连接于第3半导体层。第1半导体层、第2半导体层及第3半导体层是将与第1方向及第2方向交叉的第3方向作为长度方向。
根据所述构成，可提供一种高速动作的半导体装置。
附图说明
图1是表示第1实施方式的第1构成的存储系统100的构成例的示意性侧视图。
图2是表示该存储系统100的构成例的示意性俯视图。
图3是表示存储器裸片MD的构成的示意性俯视图。
图4是表示存储器裸片MD的构成的示意性电路图。
图5是将图3所示的构造沿V-V线切断并沿箭头方向观察时的示意性剖视图。
图6是将图3所示的构造沿VI-VI线切断并沿箭头方向观察时的示意性剖视图。
图7是表示配线层M2的构成的示意性俯视图。
图8是表示配线层MX的构成的示意性俯视图。
图9是表示元件层DL的构成的示意性俯视图。
图10是表示半导体衬底S的构成的示意性俯视图。
图11是表示去耦电容器CD的构成的示意性立体图。
图12是表示去耦电容器CD的一部分构成的示意性立体图。
图13是表示去耦电容器CD的一部分构成的示意性立体图。
图14是表示去耦电容器CD的一部分构成的示意性立体图。
图15是表示比较例的元件层DL'的构成的示意性俯视图。
图16是表示比较例的去耦电容器CD'的构成的示意性立体图。
图17是表示去耦电容器CD'的一部分构成的示意性立体图。
图18是用来对去耦电容器CD、CD'的频率特性进行说明而示出的曲线图。
图19是表示第2实施方式的元件层DL2的构成的示意性俯视图。
图20是表示第2实施方式的半导体衬底S的构成的示意性俯视图。
图21是表示第2实施方式的去耦电容器CD2的构成的示意性立体图。
图22是表示第3实施方式的去耦电容器CD3的构成的示意性俯视图。
图23是表示第3实施方式的半导体衬底S的构成的示意性俯视图。
图24是表示第4实施方式的元件层DL4的构成的示意性俯视图。
图25是表示第5实施方式的元件层DL5的构成的示意性俯视图。
图26是将图25所示的构造沿XXVI-XXVI线切断并沿箭头方向观察时的示意性剖视图。
图27是将图25所示的构造沿XXVII-XXVII线切断并沿箭头方向观察时的示意性剖视图。
图28是用来对去耦电容器CD5、CD'的频率特性进行说明而示出的曲线图。
图29是表示第6实施方式的元件层DL6的构成的示意性俯视图。
图30是将图29所示的构造沿XXX-XXX线切断并沿箭头方向观察时的示意性剖视图。
图31是将图29所示的构造沿XXXI-XXXI线切断并沿箭头方向观察时的示意性剖视图。
具体实施方式
接下来，参照附图对实施方式的半导体装置详细地进行说明。此外，以下实施方式仅为一例，并不意图限定本发明。
另外，在本说明书中，将与半导体衬底的表面平行的指定方向称为X方向，将与半导体衬底的表面平行且与X方向垂直的方向称为Y方向，将与半导体衬底的表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿指定平面的方向称为第1方向，将沿该指定平面与第1方向交叉的方向称为第2方向，将与该指定平面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中任一方向对应，也可不对应。
另外，在本说明书中，“上”或“下”等表述是以半导体衬底为基准。例如，将沿Z方向远离半导体衬底的方向称为上，将沿Z方向靠近半导体衬底的方向称为下。另外，在针对某一构成记述为下表面或下端部的情况下，是指该构成的半导体衬底侧的面或端部，在记述为上表面或上端部的情况下，是指该构成的与半导体衬底相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
另外，在本说明书中，在记述为第1构成“电连接”于第2构成的情况下，可为第1构成直接连接于第2构成，也可为第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如在将3个晶体管串联连接的情况下，即便第2个晶体管为断开(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
另外，在本说明书中，在记述为第1构成“连接于”第2构成与第3构成“之间”的情况下，有时是指第1构成、第2构成及第3构成串联连接，且第1构成设置在第2构成及第3构成的电流路径中。
另外，在本说明书中，在记述为电路等使2条配线等“导通”的情况下，例如，有时是指该电路等包含晶体管等，该晶体管等设置在2条配线之间的电流路径中，该晶体管等成为接通(ON)状态。
[第1实施方式]图1是表示本实施方式的第1构成的存储系统100的构成例的示意性侧视图。图2是表示存储系统100的构成例的示意性俯视图。为了便于说明，在图1及图2中省略了一部分构成。
如图1所示，第1构成的存储系统100具备安装衬底MSB、在安装衬底MSB上积层的多个存储器裸片MD、及在存储器裸片MD上积层的控制裸片CD。在安装衬底MSB上表面中的Y方向的端部区域设置着焊垫电极P，其它一部分区域经由粘接剂等连接于存储器裸片MD的下表面。在存储器裸片MD上表面中的Y方向的端部区域设置着焊垫电极P，其它区域经由粘接剂等连接于另一存储器裸片MD或控制裸片CD的下表面。在控制裸片CD上表面中的Y方向的端部区域设置着焊垫电极P。
如图2所示，安装衬底MSB、多个存储器裸片MD及控制裸片CD分别具备多个焊垫电极P。设置在安装衬底MSB、多个存储器裸片MD及控制裸片CD上的多个焊垫电极P分别经由键合线B相互连接。
图3是表示存储器裸片MD的构成的示意性俯视图。在图3的示例中，存储器裸片MD具备半导体衬底S、设置在半导体衬底S上表面的存储单元阵列MCA、及设置在存储单元阵列MCA周边的周边电路PC。在图3的示例中，在半导体衬底S上表面设置着沿X方向排列的2个存储单元阵列MCA。各存储单元阵列MCA具备沿Y方向排列的多个存储块MB。另外，在周边电路PC的一部分设置着焊垫电极P。
图4是表示存储器裸片MD的一部分构成的示意性电路图。如图4所示，存储器裸片MD具备多个焊垫电极P、连接于这些多个焊垫电极P的多个去耦电容器CD、及连接于这些多个焊垫电极P的内部电路IC。
多个焊垫电极P中的一部分连接于传输输入信号及输出信号的输入输出信号线WIO0、WIO1、WIO2、WIO3……。这些多个输入输出信号线WIO0、WIO1、WIO2、WIO3……连接于内部电路IC中所包含的未图示的比较器等。
另外，多个焊垫电极P中的一部分连接于向存储器裸片MD中的各构成供给接地电压VSS的电压传输线WVSS。电压传输线WVSS连接于内部电路IC。另外，在电压传输线WVSS与输入输出信号线WIO0、WIO1、WIO2、WIO3……之间分别连接着下拉电路PD。下拉电路PD包含并联连接于电压传输线WVSS与输入输出信号线WIO0、WIO1、WIO2、WIO3……之间的多个NMOS(N-channelmetal oxide semiconductor，N沟道金氧半导体)晶体管。
另外，多个焊垫电极P中的一部分连接于向存储器裸片MD中的各构成供给驱动电压VCCQ的电压传输线WVCCQ。电压传输线WVCCQ连接于内部电路IC。另外，在电压传输线WVCCQ与输入输出信号线WIO0、WIO1、WIO2、WIO3……之间分别连接着提升电路PU。提升电路PU包含并联连接于电压传输线WVCCQ与输入输出信号线WIO0、WIO1、WIO2、WIO3……之间的多个PMOS(P-channel metal oxide semiconductor，P沟道金氧半导体)晶体管。
多个去耦电容器CD并联连接于电压传输线WVSS与电压传输线WVCCQ之间。
内部电路IC包含参照图3所说明的存储单元阵列MCA及周边电路PC。周边电路PC在输出数据时，驱动与输入输出信号线WIO0、WIO1、WIO2、WIO3……对应的下拉电路PD或提升电路PU。由此，输入输出信号线WIO0、WIO1、WIO2、WIO3……与电压传输线WVSS或电压传输线WVCCQ导通。
接下来，参照图5～图14对存储器裸片MD的构成例进行说明。
图5是将图3所示的构造沿V-V线切断并沿箭头方向观察时的示意性剖视图。图6是将图3所示的构造沿VI-VI线切断并沿箭头方向观察时的示意性剖视图。
如图5及图6所示，存储器裸片MD具备设置在上表面的钝化层PL、设置在钝化层PL下方的配线层M2、设置在配线层M2下方的配线层M1、设置在配线层M1下方的配线层M0、设置在配线层M0下方的配线层MX、设置在配线层MX下方的元件层DL、及设置在元件层DL下方的半导体衬底S。
图7是用来对配线层M2的构成进行说明的示意性俯视图。配线层M2例如具备包含氮化钛(TiN)及铝(Al)等的多条配线m2。配线m2中的一部分作为焊垫电极P发挥功能。焊垫电极P形成为大致矩形。如图5及图6所示，焊垫电极P上表面的一部分由聚酰亚胺等钝化层PL覆盖。另外，如图5及图6所示，焊垫电极P上表面的一部分经由设置在钝化层PL的开口OPPL露出于外部。另外，如图7所示，在焊垫电极P的上表面设置着与键合线B(图1、图2)接触的大致圆形的键合区域BB。
图8是用来对配线层MX的构成进行说明的示意性俯视图。配线层MX例如具备包含氮化钛(TiN)及钨(W)等的多条配线mX。
在配线层MX中的从Z方向观察时与焊垫电极P重叠的区域设置着大致圆形的绝缘区域RI、及包围该大致圆形的绝缘区域RI的大致矩形的导电区域RC。绝缘区域RI例如是由氧化硅(SiO2)等绝缘层51嵌埋的区域，是不包含导电部件等的区域。在绝缘区域RI的内侧设置着与焊垫电极P和键合线B的接触面对应的键合区域BB。导电区域RC例如具备沿X方向延伸且沿Y方向排列的多个导电部件52、及沿Y方向延伸且沿X方向排列的多个导电部件53。导电部件52、53为所述多条配线mX中的一部分。另外，在导电部件52、53之间设置着氧化硅(SiO2)等绝缘层54。
在配线层MX中的从Z方向观察时不与焊垫电极P重叠的区域设置着沿X方向及Y方向排列的6组配线群WG。这6组配线群WG分别具备沿X方向延伸且沿Y方向排列的多条配线mX。这些多条配线mX分别作为所述电压传输线WVSS或电压传输线WVCCQ的一部分发挥功能。另外，在这6组配线群的周围设置着以包围这6组配线群WG及所述导电部件52、53的方式配置的配线mX。该配线mX作为所述电压传输线WVSS的一部分发挥功能。
此外，对详细构成进行了省略，但配线层M0(图5、图6)例如具备包含氮化钛(TiN)及钨(W)等的多条配线m0。另外，配线层M1(图5、图6)例如具备包含氮化钛(TiN)及铜(Cu)等的多条配线m1。另外，在配线层M0及配线层M1中的从Z方向观察时与焊垫电极P重叠的区域设置着如参照图8所说明的大致圆形的绝缘区域、及包围该大致圆形的绝缘区域的大致矩形的导电区域。
图9是用来对元件层DL的构成进行说明的示意性俯视图。将图9所示的构造沿V-V线切断并沿箭头方向观察时的截面示意性地相当于图5的元件层DL。将图9所示的构造沿VI-VI线切断并沿箭头方向观察时的截面示意性地相当于图6的元件层DL。在元件层DL上设置着多个去耦电容器CD的一部分构成。在图9的示例中，与一个焊垫电极P对应而设置着沿X方向及Y方向排列的6个去耦电容器CD。这6个去耦电容器CD从与焊垫电极P重叠的区域沿Y方向延伸到不与焊垫电极P重叠的区域。另外，在与所述配线群WG(图8)对应的区域设置着将所述配线群WG中的配线mX与去耦电容器CD连接的多个接触电极CSVSS、CSVCCQ。另外，在这6个去耦电容器CD的周围设置着以包围这6个去耦电容器CD的方式配置的多个接触电极CSVSS。
图10是用来对半导体衬底S的构成进行说明的示意性俯视图。半导体衬底S例如为包含硼(B)等P型杂质的单晶硅等的半导体衬底。在半导体衬底S上设置着半导体衬底区域SS、及以包围该半导体衬底区域SS的方式设置的P阱区域SPW。
在半导体衬底区域SS中的与去耦电容器CD对应的区域分别设置着杂质区域SN。杂质区域SN例如包含磷(P)或砷(As)等N型杂质。另外，在杂质区域SN的Y方向一端设置着杂质区域SN+。杂质区域SN+例如包含磷(P)或砷(As)等N型杂质。杂质区域SN+中的杂质浓度大于杂质区域SN中的杂质浓度。
P阱区域SPW例如包含硼(B)等P型杂质。P阱区域SPW中的杂质浓度大于半导体衬底区域SS中的杂质浓度。在P阱区域SPW中的与所述多个接触电极CSVSS对应的区域设置着杂质区域SP+。杂质区域SP+例如包含硼(B)等P型杂质。杂质区域SP+中的杂质浓度大于P阱区域SPW中的杂质浓度。
图11是表示图9中的一个去耦电容器CD的构成的示意性立体图。图12～图14是从图11中将一部分构成省略后的示意性立体图。
如图11所示，本实施方式的去耦电容器CD具备设置在半导体衬底S的杂质区域SN、设置在半导体衬底S上表面的绝缘层101、设置在绝缘层101上表面的半导体层102、设置在半导体层102上表面的绝缘层103、设置在绝缘层103上表面的半导体层104、及设置在半导体层104上表面的导电层105。如图9及图10所示，这些构成是将Y方向作为长度方向，从自Z方向观察时与焊垫电极P重叠的区域延伸到自Z方向观察时不与焊垫电极P重叠的区域。
绝缘层101例如包含氧化硅(SiO2)等。
半导体层102包含含有磷(P)或砷(As)等N型杂质、或硼(B)等P型杂质的多晶硅等。如图5及图6所示，半导体层102的下表面介隔绝缘层101与杂质区域SN的上表面对向。
此外，如图5所示，在X方向上相邻的2个去耦电容器CD中所包含的杂质区域SN、绝缘层101及半导体层102介隔绝缘层STI相互隔开。另外，如图6所示，在Y方向上相邻的2个去耦电容器CD中所包含的杂质区域SN、绝缘层101及半导体层102介隔绝缘层STI相互隔开。绝缘层STI例如包含氧化硅(SiO2)等。
绝缘层103例如包含氧化硅(SiO2)等。如图14所示，在绝缘层103上设置着沿Y方向延伸的开口OP103。在图示的例子中，绝缘层103经由开口OP103被截成沿X方向排列的2个部分即绝缘层103a、绝缘层103b。绝缘层103a、绝缘层103b的下表面设置在半导体层102及绝缘层STI的上表面。
半导体层104(图11)包含含有磷(P)或砷(As)等N型杂质、或硼(B)等P型杂质的多晶硅等。如图11所示，半导体层104包含沿X方向排列的2个部分即半导体层104a、半导体层104b、设置在它们之间的半导体层104c、及连接于半导体层104c的Y方向一端部的半导体层104d。
如图11所示，半导体层104a是将Y方向作为长度方向。该半导体层104a的下表面介隔绝缘层103a(图14)与半导体层102的一部分区域102a(图13)对向。
如图11所示，半导体层104b是将Y方向作为长度方向。半导体层104b的下表面介隔绝缘层103b(图14)与半导体层102的一部分区域102b(图13)对向。
如图11所示，半导体层104c是将Y方向作为长度方向。半导体层104c的下表面经由绝缘层103的所述开口OP103(图14)连接于半导体层102的一部分区域102c(图13)。
如图11所示，半导体层104d是将X方向作为长度方向。半导体层104d的下表面连接于半导体层102的一部分区域102d(图13)。从Z方向观察时，半导体层104d与绝缘层103a重叠一部分(图6)。
导电层105(图11)包含钨硅化物(WSi)等。如图11所示，导电层105包含沿X方向排列的2个导电层105a、导电层105b、设置在它们之间的导电层105c、及连接于导电层105c的Y方向一端部的导电层105d。
导电层105a是将Y方向作为长度方向。导电层105a的下表面连接于半导体层104a的上表面。此外，如图10所示，导电层105a沿着杂质区域SN的X方向端部在Y方向上延伸。但是，导电层105a不到达杂质区域SN的Y方向端部。因此，杂质区域SN的角部SNE不由导电层105a覆盖。半导体层104a也同样如此。
导电层105b是将Y方向作为长度方向。导电层105b的下表面连接于半导体层104b的上表面。此外，如图10所示，导电层105b沿着杂质区域SN的X方向端部在Y方向上延伸。但是，导电层105b不到达杂质区域SN的Y方向端部。因此，杂质区域SN的角部SNE不由导电层105b覆盖。半导体层104b也同样如此。
导电层105c是将Y方向作为长度方向。导电层105c的下表面连接于半导体层104c的上表面。此外，如图10所示，导电层105c沿Y方向延伸，到达杂质区域SN的Y方向端部。半导体层104c也同样如此。
导电层105d是将X方向作为长度方向。导电层105d的下表面连接于半导体层104d的上表面。
接触电极CSVSS与被供给接地电压VSS的焊垫电极P导通。接触电极CSVSS是沿Z方向延伸的通孔接触电极，例如包含氮化钛(TiN)及钨(W)等。图11所例示的接触电极CSVSS沿X方向设置多个，且分别连接于导电层105d的上表面。另外，这些接触电极CSVSS的上端连接于参照图8所说明的配线群WG中的作为电压传输线WVSS发挥功能的配线mX。导电层105d及导电层105c的下表面与半导体层104d及半导体层104c的上表面连接。半导体层104d及半导体层104c的下表面与半导体层102d及半导体层102c的上表面连接。由此，也向所述半导体层102a、102b供给接地电压VSS。
接触电极CSVCCQ与被供给驱动电压VCCQ的焊垫电极P导通。接触电极CSVCCQ是沿Z方向延伸的通孔接触电极，例如包含氮化钛(TiN)及钨(W)等。
图11所例示的接触电极CSVCCQ中的一部分沿Y方向设置多个，且分别连接于导电层105a的上表面。另外，图11所例示的接触电极CSVCCQ中的一部分沿Y方向设置多个，且分别连接于导电层105b的上表面。另外，这些接触电极CSVCCQ的上端连接于参照图8所说明的配线群WG中的作为电压传输线WVCCQ发挥功能的配线mX。导电层105a及导电层105b的下表面与半导体层104a及半导体层104b的上表面连接。由此，向所述半导体层104a、104b供给驱动电压VCCQ。
图11所例示的接触电极CSVCCQ中的一部分如图12所示，沿X方向设置多个，且分别连接于半导体衬底S。此外，如图6所示，在半导体衬底S的与接触电极CSVCCQ的连接部分设置着杂质区域SN+。另外，这些接触电极CSVCCQ的上端连接于参照图8所说明的配线群WG中的作为电压传输线WVCCQ发挥功能的配线mX。由此，向半导体衬底S的杂质区域SN供给驱动电压VCCQ。
[比较例]接下来，参照图15～图17对比较例的存储器裸片进行说明。图15是表示比较例的存储器裸片的一部分构成的示意性俯视图。图16是表示图15所示的构成的一部分的示意性立体图。图17是从图16所示的构成中将一部分构成省略后的示意性立体图。
比较例的存储器裸片与第1实施方式的存储器裸片不同，不具备去耦电容器CD。作为代替，比较例的存储器裸片具备去耦电容器CD'。
如图16所示，比较例的去耦电容器CD'具备杂质区域SN、设置在半导体衬底S上表面的绝缘层101、设置在绝缘层101上表面的半导体层102、设置在半导体层102上表面的绝缘层103'、设置在绝缘层103'上表面的半导体层104'、及设置在半导体层104'上表面的导电层105'。如图15所示，这些构成是将Y方向作为长度方向，从自Z方向观察时与焊垫电极P重叠的区域延伸到自Z方向观察时不与焊垫电极P重叠的区域。
绝缘层103'(图16)基本上与绝缘层103(图12)同样地构成。但是，如图17所示，绝缘层103'不具有开口OP103(图14)，未被截成2个部分。
半导体层104'(图16)包含含有磷(P)或砷(As)等N型杂质、或硼(B)等P型杂质的多晶硅等。如图16所示，半导体层104'包含沿Y方向排列的2个部分即半导体层104a'、半导体层104d'。半导体层104a'的下表面介隔绝缘层103'与半导体层102的上表面的一部分区域对向。半导体层104d'的下表面连接于半导体层102的一部分区域的上表面。
导电层105'包含钨硅化物(WSi)等。导电层105'包含沿Y方向排列的2个部分即导电层105a'、导电层105d'。导电层105a'的下表面连接于半导体层104a'的上表面。导电层105d'的下表面连接于半导体层104a'的上表面。
图17所例示的接触电极CSVSS沿X方向设置多个，且分别连接于导电层105d'的上表面。由此，向所述半导体层102供给接地电压VSS。此外，如图15所示，接触电极CSVSS设置在从Z方向观察时不与焊垫电极P重叠的位置。
[效果]将键合线B(图1、图2)安装于焊垫电极P时，利用毛细管向下按压焊垫电极P。此时，经由焊垫电极P也对配线mX、m0、m1施加应力。此处，如果在产生这种应力的区域设置所述配线mX、m0、m1，那么有可能应力会集中到这些配线mX、m0、m1附近的绝缘层，导致在该绝缘层产生龟裂。如果毛细管在这种状态下向上方移动，那么包含焊垫电极P的一部分构造可能与键合线B一同从半导体衬底S上被揭下。为了抑制这种现象，在比较例中，例如与参照图8所说明的第1实施方式同样地，不在与焊垫电极P和键合线B的接触面对应的键合区域BB设置配线mX、m0、m1。
此处，连接于去耦电容器CD'的多个接触电极CSVSS、CSVCCQ在上端连接于参照图8所说明的配线群WG中的配线mX。因此，在将这些配线群WG设置在不与焊垫电极P重叠的区域的情况下，接触电极CSVSS、CSVCCQ也设置在不与焊垫电极P重叠的区域。因此，在比较例的去耦电容器CD'中，将作为电容器的电极发挥功能的杂质区域SN、半导体层102及半导体层104'在不与焊垫电极P重叠的区域中，与接触电极CSVSS、CSVCCQ连接。
此处，半导体层102的电阻率大于导电层105'(图16)的电阻率。因此，存在以下情况：如果参照图4所说明的输入输出信号线WIO0、WIO1、WIO2、WIO3……的信号频率变大，那么半导体层102中的设置在距导电层105d'相对较远的区域的部分不易作为电容器发挥功能。在这种情况下，存在输入输出信号线WIO0、WIO1、WIO2、WIO3……的电压变得不稳定的情况。
此处，如参照图14所说明，在第1实施方式的去耦电容器CD中，在绝缘层103上设置着沿Y方向延伸的开口OP103。另外，如参照图11所说明，半导体层104c经由该开口OP103连接于半导体层102的上表面。另外，导电层105c连接于半导体层104c的上表面。
根据这种构成，能够使半导体层102整体经由导电层105c靠近导电层105d。由此，不在如参照图7所说明的键合区域BB配置接触电极CSVSS等，便能使半导体层102的充放电高速化。因此，能够一边抑制如上所述的焊垫电极P的剥离，一边抑制伴随信号频率的高速化所造成的电容值的衰减。
图18是表示去耦电容器CD、CD'的信号频率与电容值的关系的曲线图。此外，图18所示的特性之中，去耦电容器CD的相关特性表示与半导体层102上表面和半导体层104下表面之间的电容值相关的模拟结果。另外，图18所示的特性之中，去耦电容器CD'的相关特性表示与半导体层102'上表面和半导体层104'下表面之间的电容值相关的模拟结果。
在信号频率相对较小的情况下，去耦电容器CD'的电容值大于去耦电容器CD的电容值。认为其原因在于：在去耦电容器CD中，不以半导体层104介隔绝缘层103与半导体层102c(图13)对向的方式配置，所以不蓄积电荷。
在信号频率相对较大的情况下，去耦电容器CD的电容值大于去耦电容器CD'的电容值。认为其原因在于：在去耦电容器CD'中，半导体层102的一部分区域距导电层105d'较远，这种部分中的充放电速度较小。另外，认为其原因在于：在去耦电容器CD中，半导体层102整体设置在导电层105d附近，在半导体层102的区域102a、102b中，高速地进行充放电。
[第2实施方式]接下来，参照图19～图21对第2实施方式的存储器裸片进行说明。图19及图20是用来对本实施方式的存储器裸片的构成进行说明的示意性俯视图。图21是用来对本实施方式的存储器裸片的构成进行说明的示意性立体图。此外，在以下说明中，对与第1实施方式相同的构成要素标注相同符号，并省略说明。
本实施方式的存储器裸片基本上与第1实施方式的存储器裸片MD同样地构成。但是，本实施方式的存储器裸片不具备去耦电容器CD，作为代替，具备去耦电容器CD2。本实施方式的去耦电容器CD2基本上与第1实施方式的去耦电容器CD同样地构成。但是，本实施方式的去耦电容器CD2不具备绝缘层103、半导体层104及导电层105，作为代替，具备绝缘层203、半导体层204及导电层205。
绝缘层203基本上与绝缘层103同样地构成。但是，绝缘层203不具有所述开口OP103(图14)，不被截成2个部分。另外，绝缘层203不覆盖半导体层102的X方向的一侧端部。
半导体层204基本上与半导体层104同样地构成。但是，半导体层204仅具备与半导体层104a对应的半导体层204a、与半导体层104c对应的半导体层204c、及与半导体层104d对应的半导体层204d，不具备与半导体层104b对应的半导体层204b。半导体层204c连接于半导体层102的不由绝缘层203覆盖的部分的上表面。
导电层205基本上与导电层105同样地构成。但是，导电层205仅具备与导电层105a对应的导电层205a、与导电层105c对应的导电层205c、及与导电层105d对应的导电层205d，不具备与导电层105b对应的导电层205b。
此外，如图20所示，在本实施方式中，导电层205c覆盖杂质区域SN的X方向一端部及Y方向一端部。由此，在本实施方式中，杂质区域SN的角部SNE由导电层205c覆盖。
[第3实施方式]接下来，参照图22及图23对第3实施方式的存储器裸片进行说明。图22是用来对本实施方式的存储器裸片的构成进行说明的示意性俯视图。用来对本实施方式的存储器裸片的构成进行说明的示意性立体图与图21相同。图23是用来对本实施方式的比较例的存储器裸片的构成进行说明的示意性俯视图。此外，在以下说明中，对与第2实施方式相同的构成要素标注相同符号，并省略说明。
本实施方式的存储器裸片基本上与第2实施方式的存储器裸片同样地构成。然而，本实施方式的存储器裸片不具备去耦电容器CD2，作为代替，具备去耦电容器CD3。本实施方式的去耦电容器CD3基本上与第2实施方式的去耦电容器CD2同样地构成。但是，本实施方式的去耦电容器CD3不具备半导体层204及导电层205，作为代替，具备未图示的半导体层及导电层305。
未图示的半导体层基本上与半导体层204同样地构成。也就是说，该半导体层具备与半导体层204a对应的半导体层、与半导体层204c对应的半导体层、及与半导体层204d对应的半导体层。但是，与该半导体层204d对应的部分不覆盖杂质区域SN的Y方向的一侧端部。因此，在本实施方式中，杂质区域SN的角部SNE(图22)不由半导体层304覆盖。
导电层305基本上与导电层205同样地构成。也就是说，导电层305具备与导电层205a对应的导电层305a、与导电层205c对应的导电层305c、及与导电层205d对应的导电层305d。但是，本实施方式的导电层305c不覆盖杂质区域SN的Y方向一端部。因此，在本实施方式中，例如如图22所示，杂质区域SN的角部SNE不由导电层305覆盖。
此处，在杂质区域SN的角部SNE，存在发生电场集中的情况。在这种情况下，如果杂质区域SN的角部SNE由导电层等覆盖，那么存在该角部附近容易发生绝缘破坏等，导致去耦电容器的寿命变短的情况。因此，在第1实施方式中，使得半导体层104及导电层105不与杂质区域SN的角部SNE重叠。同样地，在第3实施方式中，使得未图示的半导体层及导电层305不与这种杂质区域SN的角部SNE重叠。根据这种构成，与第2实施方式相比较，能够提供长寿命的存储器裸片。
在第3实施方式的比较例的构成中，如图23所示，未图示的半导体层及导电层305不覆盖杂质区域SN的X方向的一侧端部。此处，因为半导体层102是将Y方向作为长度方向，所以在未图示的半导体层及导电层305以避开X方向的一侧端部(长边)的方式配置的构成中，存在去耦电容器CD3'的电容值相对于去耦电容器CD3的电容值相对较小的情况。另外，如第3实施方式，因为未图示的半导体层及导电层305c的Y方向长度(图22)小于第2实施方式中的半导体层204c及导电层205c的Y方向长度(图20)，所以存在电容值相对较小的情况。对此，在第1实施方式中，将连接于半导体层102的半导体层104c配置于半导体层104a、半导体层104b之间。根据这种构成，能够抑制X方向上的电容值减少及Y方向上的电容值减少，因此，能够实现长寿命且大电容的去耦电容器CD。
[第4实施方式]接下来，参照图24对第4实施方式的存储器裸片进行说明。图24是用来对本实施方式的存储器裸片的构成进行说明的示意性俯视图。此外，在以下说明中，对与第1实施方式相同的构成要素标注相同符号，并省略说明。
本实施方式的存储器裸片基本上与第1实施方式的存储器裸片同样地构成。然而，本实施方式的存储器裸片不具备去耦电容器CD，作为代替，具备去耦电容器CD4。本实施方式的去耦电容器CD4基本上与第1实施方式的去耦电容器CD同样地构成。然而，本实施方式的去耦电容器CD4不具备半导体层104及导电层105，作为代替，具备导电层405及未图示的半导体层。
导电层405基本上与导电层105同样地构成。也就是说，导电层405具备与导电层105a对应的导电层405a、与导电层105b对应的导电层405b、与所述导电层105c对应的导电层405c、及与导电层105d对应的导电层405d。但是，本实施方式的导电层405d不沿X方向延伸。
设置在绝缘层103与导电层405之间的半导体层基本上与半导体层104同样地构成。但是，该半导体层的平面形状与导电层405同样地形成。
[第5实施方式]接下来，参照图25～图28对第5实施方式的存储器裸片进行说明。图25是用来对本实施方式的存储器裸片的构成进行说明的示意性俯视图。图26及图27是用来对本实施方式的存储器裸片的构成进行说明的示意性剖视图。此外，在以下说明中，对与第1实施方式相同的构成要素标注相同符号，并省略说明。
本实施方式的存储器裸片基本上与第1实施方式的存储器裸片同样地构成。然而，本实施方式的存储器裸片不具备半导体衬底S，作为代替，具备半导体衬底S5。本实施方式的半导体衬底S5基本上与第1实施方式的半导体衬底S同样地构成。然而，如参照图10所说明，在第1实施方式的半导体衬底S上设置着半导体衬底区域SS、及以包围该半导体衬底区域SS的方式设置的P阱区域SPW，在该半导体衬底区域SS设置着6个去耦电容器CD。另一方面，如图25所示，在本实施方式的半导体衬底S5上设置着N阱区域SNW、及以包围该N阱区域SNW的方式设置的P阱区域SPW，在该N阱区域SNW设置着6个去耦电容器CD5。N阱区域SNW例如包含磷(P)或砷(As)等N型杂质。另外，在该N阱区域SNW设置着沿Y方向延伸的杂质区域SN+。在该杂质区域设置着沿Y方向排列的多个接触电极CSVCCQ。
本实施方式的去耦电容器CD5基本上与第1实施方式的去耦电容器CD同样地构成。然而，如图26及图27所示，6个去耦电容器CD5中所包含的6个杂质区域SN经由N阱区域SNW导通。
图28是表示去耦电容器CD5、CD'的信号频率与电容值的关系的曲线图。此外，图28所示的特性之中，去耦电容器CD5的相关特性表示与半导体衬底S5的上表面和半导体层102的下表面之间的电容值相关的模拟结果。另外，图28所示的特性之中，去耦电容器CD'的相关特性表示与半导体衬底S的上表面和半导体层102的下表面之间的电容值相关的模拟结果。
在信号频率相对较小的情况下，去耦电容器CD5、CD'的电容值成为相同程度。另一方面，在信号频率相对较大的情况下，去耦电容器CD5的电容值大于去耦电容器CD'的电容值。其原因在于：通过N阱区域SNW降低了半导体衬底S5上表面的电阻率。
如上所述，根据本实施方式的这种构成，通过N阱区域SNW降低了半导体衬底S5上表面的电阻率，能够更好地抑制伴随信号频率的高速化所造成的电容值的衰减。
另外，根据本实施方式的这种构成，通过半导体衬底S5的N阱区域SNW与设置在该N阱区域SNW下方的半导体衬底区域SS之间的耗尽层而产生寄生电容。因此，能够利用该寄生电容来增大去耦电容器CD5的电容值。
[第6实施方式]接下来，参照图29～图31对第6实施方式的存储器裸片进行说明。图29是用来对本实施方式的存储器裸片的构成进行说明的示意性俯视图。图30及图31是用来对本实施方式的存储器裸片的构成进行说明的示意性剖视图。此外，在以下说明中，对与第5实施方式相同的构成要素标注相同符号，并省略说明。
本实施方式的存储器裸片基本上与第5实施方式的存储器裸片同样地构成。然而，本实施方式的存储器裸片不具备半导体衬底S5及去耦电容器CD5，作为代替，具备半导体衬底S6及去耦电容器CD6。
本实施方式的去耦电容器CD6基本上与第5实施方式的去耦电容器CD5同样地构成。然而，本实施方式的去耦电容器CD6具备使半导体衬底S6的上表面露出的多个贯通孔OPCD。也就是说，去耦电容器CD6例如如图30及图31所示，具备绝缘层601来代替绝缘层101。具备半导体层602来代替半导体层102。半导体层602具有区域602a、区域602b、区域602c、区域602d来代替半导体层102所具有的区域102a、区域102b、区域102c、区域102d。具备半导体层604来代替半导体层104。具备半导体层604a、半导体层604b、半导体层604c、半导体层604d来代替半导体层104a、半导体层104b、半导体层104c、半导体层104d。具备导电层605来代替导电层105。具备导电层605a、导电层605b、导电层605c、导电层605d来代替导电层105a、导电层105b、导电层105c、导电层105d。在绝缘层601、半导体层602的区域602c、半导体层604c、及导电层605c上设置着沿Y方向排列的多个贯通孔。
本实施方式的半导体衬底S6基本上与第5实施方式的半导体衬底S5同样地构成。然而，例如如图30及图31所示，在本实施方式的半导体衬底S6中，在与所述贯通孔OPCD对应的区域设置着杂质区域SN+。另外，在该杂质区域SN+分别设置着接触电极CSVCCQ。接触电极CSVCCQ经由配线层MX的配线mx而与电压传输线WVCCQ连接。由此，在更多的位置对N阱区域SNW施加电压VCCQ，因此，N阱区域SNW的薄层电阻有效地减少。因此，能够抑制高频区域的有效电容下降。此外，这些接触电极CSVCCQ的至少一部分设置在从Z方向观察时与焊垫电极P重叠的位置。
[其它]虽对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及其同等的范围内。

Claims (7)

1.一种半导体装置，具备：
半导体衬底；
第1半导体层，在与所述半导体衬底的表面交叉的第1方向上与所述半导体衬底的表面对向；
第2半导体层，相比所述第1半导体层距所述半导体衬底较远，在所述第1方向上与所述第1半导体层对向；
第1导电层，相比所述第2半导体层距所述半导体衬底较远，连接于所述第2半导体层；
第3半导体层，在与所述第1方向交叉的第2方向上与所述第2半导体层并排，连接于所述第1半导体层；及
第2导电层，在所述第2方向上与所述第1导电层并排，连接于所述第3半导体层；且
所述第1半导体层、所述第2半导体层及所述第3半导体层是将与所述第1方向及所述第2方向交叉的第3方向作为长度方向。
2.根据权利要求1所述的半导体装置，其具备：
第4半导体层，在所述第2方向上与所述第3半导体层并排，相比所述第3半导体层距所述第2半导体层较远，在所述第1方向上与所述第1半导体层对向；及
第3导电层，在所述第2方向上与所述第2导电层并排，相比所述第2导电层距所述第1导电层较远，连接于所述第4半导体层；且
所述第4半导体层是将所述第3方向作为长度方向。
3.根据权利要求1所述的半导体装置，其具备：
第5半导体层，连接于所述第3半导体层在所述第3方向上的端部，将所述第2方向作为长度方向；及
第4导电层，连接于所述第2导电层在所述第3方向上的端部，将所述第2方向作为长度方向。
4.根据权利要求1所述的半导体装置，其
具备连接着键合线的焊垫电极，且
所述第1半导体层、所述第2半导体层及所述第3半导体层分别具备设置在从所述第1方向观察时与所述焊垫电极重叠的位置的部分、及设置在从所述第1方向观察时不与所述焊垫电极重叠的位置的部分。
5.根据权利要求4所述的半导体装置，其
具备连接于所述第1导电层及所述第2导电层的多个第1接触电极，且
所述多个第1接触电极设置在从所述第1方向观察时不与所述焊垫电极重叠的位置。
6.根据权利要求1至5中任一项所述的半导体装置，其中
所述半导体衬底的与所述第1半导体层对向的区域设置着包含N型杂质的N阱。
7.根据权利要求6所述的半导体装置，其
具备连接着键合线的焊垫电极，且
具备连接于所述N阱的第2接触电极，
所述第2接触电极设置在从所述第1方向观察时与所述焊垫电极重叠的位置。
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