CN102054834A - 半导体集成电路器件 - Google Patents

半导体集成电路器件 Download PDF

Info

Publication number
CN102054834A
CN102054834A CN201010521409XA CN201010521409A CN102054834A CN 102054834 A CN102054834 A CN 102054834A CN 201010521409X A CN201010521409X A CN 201010521409XA CN 201010521409 A CN201010521409 A CN 201010521409A CN 102054834 A CN102054834 A CN 102054834A
Authority
CN
China
Prior art keywords
mos transistor
welding pad
lead
bonding welding
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201010521409XA
Other languages
English (en)
Inventor
丰岛俊辅
田中一雄
岩渊胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN102054834A publication Critical patent/CN102054834A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明目的在于提供一种有利于抵抗EM和ESD的半导体集成电路器件。该器件设置有：多个I/O单元；由在上述I/O单元之上的多个互连层形成的电源线；键合焊盘，形成在电源线的上层中并处于与I/O单元对应的位置；以及引出区域，能够将I/O单元电耦合到键合焊盘。上述电源线包括第一电源线和第二电源线，上述I/O单元包括：耦合到第一电源线的第一元件和耦合到第二电源线的第二元件。第一元件设置在第一电源线侧且第二元件设置在第二电源线侧。由于在I/O单元之上的互连层，第一电源线和第二电源线可以允许高电流，由此具有抵抗EM和ESD的鲁棒性。

Description

半导体集成电路器件
本申请是申请日为2007年12月21日、申请号为200710159740.X、发明名称为“半导体集成电路器件”的发明专利申请的分案申请。
相关申请的交叉引用
这里通过参考引入2007年1月15日提交的日本专利申请No.2007-5517的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及一种半导体集成电路器件，并且更特别地涉及一种对于将焊盘置于I/O单元之上的结构布局有用的技术，其中I/O单元位于同一结构中。
背景技术
例如，通过在单晶硅等形成的半导体晶片中形成各种半导体集成电路器件并且之后通过划片将该半导体晶片分成单个的半导体芯片，可以制造芯片状的半导体集成电路器件。在半导体集成电路器件的主表面中，沿着该半导体集成电路器件的外围部分设置作为外部端子的多个键合焊盘。
例如，日本专利公开No.9-283632描述了一种涉及下列半导体集成电路器件的技术，在该半导体集成电路器件中，沿着半导体芯片的外围部分以交错方式布置多行键合焊盘，该半导体集成电路器件具有三个或更多互连层，其中第一引出线由包括至少顶层导线的一层或更多层导线形成，该第一引出线将内行的键合焊盘电耦合到内部电路，并且其中第二引出线由多层导线形成，这些层不同于第一引出线的那些层，第二引出线将外行的键合焊盘电耦合到内部电路。
此外，日本专利公开No.2003-163267描述了一种涉及下列半导体集成电路器件的技术，该半导体集成电路器件包括单元部分和形成为围绕该单元部分的缓冲电路部分，其中在缓冲电路部分的外围部分之上以及在缓冲电路部分之上分别形成多个键合焊盘，并且这些键合焊盘以交错方式布置在缓冲电路部分的外围部分之上以及缓冲电路部分之上。
发明内容
随着更先进的器件工艺技术的出现，在内部逻辑部分中的供给电压、栅膜厚度和栅宽度将减少，使得其面积根据缩放规则而变小。另一方面，在I/O(输入/输出)部分中的供给电压等没有改变，使得目前可以通过规划电路设计来减少其面积。
为了减少I/O单元的面积，使用PAA(有源区上焊盘)技术的例子的数目增加，在该技术中将通常置于I/O外部的焊盘设置在I/O单元之上。然而，如果采用这种PAA技术，则顶层的金属线被分派为用于键合焊盘，而在此键合焊盘正下方的金属层被分派为用于键合的缓冲层，因此外围导线可用的金属层的数目减少了这些量，且由此对于避免电迁移(EM)的限制和由静电放电(ESD)所引起的破坏变得严重。
在使用PAA技术的SoC(片上系统)产品中，向I/O单元提供的功能是简单的，且因此假设为交错布置，则可以通过利用I/O单元的宽度等于或小于焊盘宽度的一半的事实来设计部件的布置，以便具有抵抗电迁移和静电放电的鲁棒性。
另一方面，由于各种原因诸如其功能复杂以及考虑到施加5V或更高的电压而使用足够厚栅膜厚度的MOS晶体管，所以与SoC中的I/O单元相比，在微计算机I/O单元中其面积往往是增加的，因而交错布置有时难以实施。
本发明的一个目的是提供一种半导体集成电路器件，其包括具有与焊盘宽度近似相等的单元宽度的I/O单元，并具有抵抗电迁移和静电放电的鲁棒性。
通过本说明书和附图的描述，本发明的上述和其它目的以及新颖特征将变得明显。
在本申请中公开的发明中的典型发明将简要描述如下。
即，提供了：形成在半导体衬底中的多个I/O单元；用于向I/O单元供给工作电源的电源线，该电源线由在I/O单元之上的多个互连层形成；在电源线的上层和在与I/O单元对应的位置中形成的键合焊盘；以及能够将I/O单元电耦合至键合焊盘的引出区域。这里，电源线包括第一电源线和第二电源线。I/O单元包括耦合到第一电源线的第一元件和耦合到第二电源线的第二元件。第一元件设置在第一电源线侧且第二元件设置在第二电源线侧。根据上述结构，由于在I/O单元之上的互连层，第一电源线和第二电源线可以允许高电流，由此具有抵抗电迁移和静电放电的鲁棒性。
在本申请中公开的发明中的典型发明所获得的效果将简要描述如下。
即，可以提供一种半导体集成电路器件，其包括具有与焊盘宽度近似相等的单元宽度的I/O单元，并具有抵抗电迁移和静电放电的鲁棒性。
附图说明
图1是与本发明有关的半导体集成电路器件中主要部分的平面视图；
图2是沿着图1中的线A-A’的横截面视图；
图3是与本发明有关的半导体集成电路器件中主要部分的另一平面视图；
图4是沿着图3中的线B-B’的横截面视图；
图5是与本发明有关的半导体集成电路器件中主要部分的另一平面视图；
图6是沿着图5中的线C-C’的横截面视图；
图7是与本发明有关的半导体集成电路器件中主要部分的另一平面视图；
图8是沿着图7中的线D-D’的横截面视图；
图9是与本发明有关的半导体集成电路器件中主要部分的另一平面视图；
图10是沿着图9中的线E-E’的横截面视图；
图11是与本发明有关的半导体集成电路器件中主要部分的平面视图；
图12是与本发明有关的半导体集成电路器件中I/O单元的结构例子的电路图；
图13是与本发明有关的半导体集成电路器件中I/O单元的结构例子的另一电路图；
图14是与本发明有关的半导体集成电路器件中电源单元的结构例子的电路图；以及
图15是与本发明有关的半导体集成电路器件的平面视图。
具体实施方式
1.典型实施例
首先，将描述与本申请中公开的本发明的典型实施例有关的概要。在与典型实施例有关的一般描述中利用括号标出的附图标记仅仅是为了示例包括在以括号中的附图标记标出的构成元件的概念中的一个概念。
[1]根据与本发明的典型实施例有关的半导体集成电路器件的一个方面，一种半导体集成电路器件(10)，包括：半导体衬底(40)；形成在半导体衬底中的多个I/O单元(17)；用于向I/O单元供给工作电源的电源线(15、16)，该电源线由在I/O单元之上的多个互连层形成；在电源线的上层和在与I/O单元对应的位置中形成的键合焊盘(11)；以及用于将I/O单元电耦合至键合焊盘的引出区域(31，32)。这里，电源线包括要设置成高电势侧供给电压电平的第一电源线(15)和要设置成接地电平的第二电源线(16)；且I/O单元包括耦合到第一电源线的第一元件(D1，QP1)和耦合到第二电源线的第二元件(D2，QN1)。然后，第一元件设置在第一电源线侧且第二元件设置在第二电源线侧。根据上述结构，第一电源线可以由第一元件共享，且第二电源线可以由第二元件共享。第一电源线和第二电源线由I/O单元之上的多个互连层形成，由此允许高电流并且具有抵抗电迁移和静电放电的鲁棒性。
[2]引出区域可以包括：第一引出区域(31)，用于将I/O单元从第一电源线侧电耦合到键合焊盘；以及，第二引出区域(32)，用于将I/O单元从第二电源线侧电耦合到键合焊盘。
[3]半导体集成电路器件(10)还可以包括I/O单元和键合焊盘之间的多个互连层(M3至M5)，其中第一电源线和第二电源线可以由除了在键合焊盘正下方的互连层以外的互连层形成。在键合焊盘正下方的互连层用作用于键合的缓冲层。
[4]第一元件可以包括：用于输出数据的p沟道型MOS晶体管(QP1)和用于保护p沟道型MOS晶体管的第一二极管元件(D 1)，而第二元件可以包括：用于输出数据的n沟道型MOS晶体管(QN1)和用于保护n沟道型MOS晶体管的第二二极管元件(D2)。
[5]I/O单元可以包括：耦合在p沟道型MOS晶体管和第一二极管元件之间的第一保护电阻元件(R1)；以及耦合在n沟道型MOS晶体管和第二二极管元件之间的第二保护电阻元件(R2)。
[6]I/O单元可以包括构成预缓冲器的p沟道型MOS晶体管(BUF1)和n沟道型MOS晶体管(BUF2)，用于基于要输出的数据来驱动p沟道型MOS晶体管和n沟道型MOS晶体管。
[7]半导体集成电路器件可以包括：用于获得电源的电源单元(90)；在电源单元之上形成的电源键合焊盘(93)；以及用于将电源单元电耦合到电源键合焊盘的电源引出区域(91，92)。
[8]电源单元可以包括用于保护电路免受电涌的保护元件(D3，QN2)，其中在保护元件中耦合到电源线的一个保护元件可以设置在电源线的附近。
2.优选实施例的描述
接下来，将更为具体地描述优选实施例。在示出优选实施例的所有附图中，具有相似功能的元件以相似附图标记标出，且省略了对这些元件的重复描述。另外，在实施例中使用的附图中，为了实现可视性，即使在横截面视图中也会省略阴影。而且，为了实现可视性，即使在透视图或平面图中也会使用阴影。
图15示出了与本发明有关的半导体集成电路器件的芯片布局的例子。
例如，通过在由单晶硅等形成的半导体衬底(半导体晶片)中形成各种半导体集成电路器件和键合焊盘11、且然后通过划片等将半导体衬底分成单个的芯片，形成图15中所示的半导体集成电路器件10。因而，半导体集成电路器件10是半导体芯片。
核心区域14设置在半导体集成电路器件10的主表面的中心部分。各种内部电路形成在核心区域14。例如，通过以矩阵布置许多基本单元来配置核心区域14，而通过组合预定数目的n沟道型MOS晶体管和p沟道型MOS晶体管来配置该基本单元，并通过基于逻辑设计在基本单元之间以及在每个基本单元的MOS晶体管之间进行连接来实现期望的逻辑功能。
在半导体集成电路器件10的主表面中，沿着外围部分布置多个键合焊盘(也可以简称为“焊盘”)11。每个键合焊盘11用作允许电耦合至外部器件的外部端子。
而且，用于核心区域14的核心电源线12和核心接地线(地线)13布置在半导体集成电路器件10的主表面的核心区域14之外，且在其之外进一步地布置用于输入/输出(I/O)的I/O电源线15和I/O接地线16。所有的核心电源线12、核心接地线13、I/O电源线15以及I/O接地线16沿着半导体集成电路器件10的主表面的外围部分延伸。此外，如图11所示，在核心电源线12、核心接地线13、I/O电源线15和I/O接地线16之下形成多个I/O单元17。然后，使用PAA技术，在I/O电源线15和I/O接地线16之上设置对应于I/O单元17的多个焊盘(PAD)11。尽管没有特别地限制，但这里将I/O单元17的宽度W1和与其对应的焊盘11的宽度W2制成基本相等。
图12示出了I/O单元17的结构例子。
允许数据输出(输出控制或输入/输出控制)的p沟道型MOS晶体管QP1和n沟道型MOS晶体管QN1设置在I/O单元17中。p沟道型MOS晶体管QP1和n沟道型MOS晶体管QN1由从核心区域14传来的信号驱动控制。p沟道型MOS晶体管QP1的漏电极耦合到I/O电源线15，且n沟道型MOS晶体管QN1的源电极耦合到I/O接地线16。p沟道型MOS晶体管QP1的源电极经由保护电阻元件R1耦合到焊盘11。n沟道型MOS晶体管QN1的漏电极经由保护电阻元件R2耦合到焊盘11。保护二极管元件D1设置在焊盘11和I/O电源线15之间，且保护二极管元件D2设置在焊盘11和I/O接地线16之间。例如，如果电涌(ESD电涌)等输入到键合焊盘11，则电阻元件R1和R2阻止电涌输入到p沟道型MOS晶体管QP1和n沟道型MOS晶体管QN1，并经由二极管元件D1或二极管元件D2将电涌旁路到I/O电源线15或I/O接地线16。这使得保护了p沟道型MOS晶体管QP1和n沟道型MOS晶体管QN1免受电涌。二极管元件D1、D2和电阻元件R1、R2形成在半导体衬底中。
图1示出了图11中主要部分的布局例子。此外，图2放大并示出了沿着图1中的线A-A’截取的横截面。
例如，在由p型单晶硅等形成的半导体衬底(半导体晶片)40的主表面中，设置有二极管元件D1形成区域21、电阻元件R1形成区域22、p沟道型MOS晶体管QP1形成区域23、二极管元件D2形成区域24、电阻元件R2形成区域25以及n沟道型MOS晶体管QN1形成区域26。这些区域通过形成在半导体衬底40的主表面中的隔离区域43而相互电隔离。隔离区域43由诸如氧化硅的绝缘体(场绝缘膜或掩埋绝缘膜)组成，并可以例如通过STI(浅沟槽隔离)方法、LOCOS(硅的局部氧化)方法等形成。
此外，p阱(p型半导体区域)41和n阱(n型半导体区域)42形成在半导体衬底40的主表面中。p阱41形成在平面上包含二极管元件D2形成区域24、电阻元件R2形成区域25和n沟道型MOS晶体管QN1形成区域26的区域中。n阱42形成在平面上包含二极管元件D1形成区域21、电阻元件R1形成区域22和p沟道型MOS晶体管QP1形成区域23的区域中。
在n沟道型MOS晶体管QN1形成区域26中，栅电极51经由栅绝缘膜(未示出)形成在p阱41之上。作为源/漏的n型半导体区域(n型扩散层)形成在栅电极51两侧的区域中。n沟道型MOS晶体管QN1由栅电极51、在该栅电极之下的栅绝缘膜和作为源/漏的n型半导体区域形成。
p沟道型MOS晶体管QP1形成区域23的结构与具有相反导电类型的n沟道型MOS晶体管QN1形成区域26的结构基本相同。即，在p沟道型MOS晶体管QP1形成区域23中，栅电极52经由栅绝缘膜形成在n阱42之上，并且作为源/漏的p型半导体区域(p型扩散层)形成在栅电极52两侧的区域中。该栅电极52例如由低电阻的多晶硅(掺杂多晶硅)膜制成，并且这些栅电极52通过未示出的导线等彼此电耦合。p沟道型MOS晶体管QP1由栅电极52、在该栅电极之下的栅绝缘膜(未示出)和作为源/漏的p型半导体区域形成。
在电阻元件形成区域25中，整个地形成隔离区域43，且在该隔离区域43之上，形成例如由引入有杂质的多晶硅(掺杂多晶硅)膜54制成的电阻元件R2。
电阻元件形成区域22的结构与电阻元件形成区域25的结构基本相同。即，在电阻元件形成区域22中，整个地形成隔离区域43，且在该隔离区域43之上，形成例如由引入有杂质的多晶硅(掺杂多晶硅)膜53制成的电阻元件R1。
通过调整引入到构成电阻元件的多晶硅膜中的杂质浓度、构成电阻元件的多晶硅膜的尺度或者在要耦合到电阻元件的接触部分之间的距离，可以将电阻元件R1、R2的电阻值调整至期望值。
在二极管元件形成区域24中，在p阱41之上形成n型半导体区域(n型扩散层)55和p型半导体区域(p型扩散层)使得二者在平面上彼此相邻。在n型半导体区域55和p型半导体区域之间的PN结形成了二极管元件D1。
此外，二极管元件形成区域21的结构与具有相反导电类型的二极管元件形成区域24的结构基本相同。即，在二极管元件形成区域21中，在n阱42之上形成p型半导体区域(p型扩散层)56和n型半导体区域(n型扩散层)使得二者在平面上彼此相邻，且在p型半导体区域56和n型半导体区域之间的PN结形成了二极管元件D2。
此外，保护环(p型扩散层)57形成在半导体衬底40的主表面中的n沟道型MOS晶体管形成区域26和二极管元件形成区域23的周围。此外，保护环(n型扩散层)57形成在半导体衬底40的主表面中的p沟道型MOS晶体管形成区域23和二极管元件形成区域21的周围。
多个层间电介质和多个互连层形成在半导体衬底40之上。即，第一层导线M1、第二层导线M2、第三层导线M3、第四层导线M4、第五层导线M5、第六层导线M6和第七层导线M7以此顺序从底部依次形成在半导体衬底40的主表面之上。其中，例如，第一层导线M1由图案化的钨膜等形成，第二层导线M2、第三层导线M3、第四层导线M4、第五层导线M5、第六层导线M6和第七层导线M7由通过大马士革方法(单大马士革方法或双大马士革方法)形成的掩埋铜导线形成。作为其它形式，导线M2-M7可以是包括图案化的铝合金膜等的铝导线。
在半导体衬底40和第一层导线M1之间以及在导线M1-M7的每个导线之间，形成由氧化硅膜或低介电常数绝缘膜(所谓低k膜)制成的层间电介质。此外，根据需要，导线M1-M7经由形成在层间电介质中的导电塞PG而彼此电耦合。如果导线(M2-M7)通过双大马士革方法形成，则导电塞PG与导线(M2-M7)一体地形成。此外，根据需要，第一层导线M1经由形成在层间电介质中的导电塞PG电耦合到形成在半导体衬底40的主表面中的元件(半导体元件或无源元件)。
第七层导线M7用作顶层，且使用该顶层形成键合焊盘11。用于供给高电势侧供给电压VCCQ的I/O电源线15和要设置成接地电平VSSQ的I/O接地线16由第三层导线M3、第四层导线M4和第五层导线M5以及用于耦合这些导线的导电塞PG形成。另外，第六层导线M6的一部分用作用于键合的缓冲层，且此部分不用作导线。
二极管元件形成区域21、电阻元件形成区域22和p沟道型MOS晶体管形成区域23形成在I/O电源线15附近。这样可以缩短在二极管元件D1的阴极以及p沟道型MOS晶体管QP1的源电极与I/O电源线15之间的导线长度。而且，在I/O电源线15附近布置二极管元件D1和p沟道型MOS晶体管QP1允许二极管元件D1和p沟道型MOS晶体管QP1共享I/O电源线15。因为I/O电源线15由第三层导线M3、第四层导线M4和第五层导线M5以及用于耦合这些导线的导电塞PG形成且因此具有与导线一样大的横截面面积，所以I/O电源线15可以允许高电流。因为足够量的电涌电流可以经由二极管D1馈给到高电势侧供给电压VCCQ线，所以还可以具有抵抗电迁移和静电放电的鲁棒性。
而且，二极管元件形成区域24、电阻元件形成区域25以及n沟道型MOS晶体管形成区域26形成在I/O接地线16附近。这样可以缩短在二极管元件D2的阳极以及n沟道型MOS晶体管QN2的源电极与I/O接地线16之间的导线长度。而且，在I/O接地线16附近布置二极管元件D2和n沟道型MOS晶体管QN2允许二极管元件D2和n沟道型MOS晶体管QN2共享I/O接地线16。因为I/O接地线16由第三层导线M3、第四层导线M4和第五层导线M5以及用于耦合这些导线的导电塞PG形成且因此具有与导线一样大的横截面面积，所以I/O接地线16可以允许高电流。因为足够量的电涌电流可以经由二极管D2馈给到接地VSSQ线，所以还可以具有抵抗电迁移和静电放电的鲁棒性。
显然，如图12所示，二极管元件D1的阳极、二极管元件D2的阴极、电阻元件R1、R2的一端以及键合焊盘11(第七层导线M7)需要彼此电耦合。可以使用位于I/O单元17两端的引出区域31、32来实现这种耦合。即，二极管元件D1的阳极和电阻元件R1的一端经由引出区域31电耦合到键合焊盘11(第七层导线M7)，而二极管元件D2的阴极和电阻元件R2的一端经由引出区域32电耦合到键合焊盘11(第七层导线M7)。引出区域31、32由第二层导线M2、第三层导线M3、第四层导线M4、第五层导线M5、第六层导线M6、第七层导线M7以及用于耦合这些导线的导电塞PG形成。
根据上述实施例，可以获得下列的操作效果。
(1)由于二极管元件形成区域21、电阻元件形成区域22和p沟道型MOS晶体管形成区域23形成在I/O电源线15附近，所以可以缩短在二极管元件D1的阴极以及p沟道型MOS晶体管QP1的源电极与I/O电源线15之间的导线长度。而且，由于二极管元件形成区域24、电阻元件形成区域25以及n沟道型MOS晶体管形成区域26形成在I/O接地线16附近，所以可以缩短在二极管元件D2的阳极以及n沟道型MOS晶体管QN2的源电极与I/O接地线16之间的导线长度。
(2)在I/O电源线15附近布置二极管元件D1和p沟道型MOS晶体管QP1允许二极管元件D1和p沟道型MOS晶体管QP1共享I/O电源线15。因为I/O电源线15由第三层导线M3、第四层导线M4、第五层导线M5和用于耦合这些导线的导电塞PG形成且因此具有与导线一样大的横截面面积，所以I/O电源线15可以允许高电流。而且，在I/O接地线16附近布置二极管元件D2和n沟道型MOS晶体管QN2允许二极管元件D2和n沟道型MOS晶体管QN2共享I/O接地线16。因为I/O接地线16由第三层导线M3、第四层导线M4、第五层导线M5和用于耦合这些导线的导电塞PG形成且因此具有与导线一样大的横截面面积，所以I/O接地线16可以允许高电流。因为此实施例允许高电流，足够量的电涌电流可以馈给到电源线，所以可以具有抵抗电迁移和静电放电的鲁棒性。
图3示出了图11中主要部分的另一布局例子。此外，图4放大并示出了沿图3的线B-B’所取的横截面。
图3和图4所示结构与图1和图2所示结构的主要不同在于，提供了二极管元件D1形成区域21且电阻元件R1形成区域22夹在其间，以及提供了二极管元件D2形成区域24且电阻元件R2形成区域25夹在其间。因为提供了二极管元件D1形成区域21且电阻元件R1形成区域22夹在其间，且提供了二极管元件D2形成区域24且电阻元件R2形成区域25夹在其间，所以与图1和2所示的结构相比，可以减少I/O单元17纵向(箭头61的方向)尺度。
图5示出了图11中主要部分的另一布局例子。此外，图6放大并示出了沿图5的线C-C’所取的横截面。
图5和图6所示结构与图3和图4所示结构的主要不同在于，电阻元件R1形成区域22和二极管元件D1形成区域21的形成位置与引出区域31的形成位置互换，以及电阻元件R2形成区域25和二极管元件D2形成区域24的形成位置与引出区域32的形成位置互换。这样减少了由第七层导线M7形成的键合焊盘11的尺度。然后，可以将与电阻元件R1形成区域22和二极管元件D1形成区域21对应的、包括第三层导线M3、第四层导线M4、第五层导线M5、第六层导线M6以及第七层导线M7的导线组62添加为I/O电源线15的一部分。类似的，可以将与电阻元件R2形成区域25和二极管元件D2形成区域24对应的、包括第三层导线M3、第四层导线M4、第五层导线M5、第六层导线M6以及第七层导线M7的导线组63添加为I/O接地线16的一部分。这样，根据图5和图6的结构，可以通过确保导线组62来进一步增加I/O电源线15的横截面面积，并且可以通过确保导线组63来进一步增加I/O接地线16的横截面面积。
图7示出了图11中主要部分的另一布局例子。而且，图8放大并示出了沿图7的线D-D’截取的横截面。
图7和图8所示结构与图1和图2所示结构的主要不同在于，在I/O单元17中，用于构成预缓冲器的p沟道型MOS晶体管BUF1形成区域71和用于构成预缓冲器的n沟道型MOS晶体管BUF2形成区域72设置在p沟道型MOS晶体管QP1形成区域23和n沟道型MOS晶体管QN1形成区域26之间。如图13所示，提供了构成预缓冲器的p沟道型MOS晶体管BUF1和n沟道型MOS晶体管BUF2，以便驱动p沟道型MOS晶体管QP1和n沟道型MOS晶体管QN1。依赖于半导体衬底，作为针对闩锁效应(latchup)的对策，p沟道型MOS晶体管QP1和n沟道型MOS晶体管QN1需要彼此分离到一定程度。然后，如图7和图8所示，如果构成预缓冲器的p沟道型MOS晶体管BUF1和n沟道型MOS晶体管BUF2设置在p沟道型MOS晶体管QP1和n沟道型MOS晶体管QN1之间，则可以有效地利用在p沟道型MOS晶体管QP1和n沟道型MOS晶体管QN1之间的空间。另外，尽管省略了对预缓冲器的结构的描述，但可以采用包括p沟道型MOS晶体管和n沟道型MOS晶体管的组合的熟知电路结构。在这种情况下，用于构成BUF1的预缓冲器的p沟道型MOS晶体管设置在I/O电源线15侧，且用于构成BUF2的预缓冲器的n沟道型MOS晶体管设置在I/O接地线16侧。这样允许I/O电源线15和I/O接地线16为其它元件共享。
同样，关于从外部获得电源的电源单元，可以采用PAA结构。后面将描述这种情况的结构例子。
图9示出了图11中主要部分的另一布局例子。而且，图10放大并示出了沿图9的线E-E’截取的横截面。
为了从外部获得供给电压，将电源单元90与图11中所示的多个I/O单元17一起设置在半导体集成电路器件10的主表面的外围部分中。
如图14所示，电源单元90包括用于箝位的n沟道型MOS晶体管QN2以及二极管元件D3。n沟道型MOS晶体管QN2耦合到I/O电源线15和I/O接地线16。二极管元件D3与n沟道型MOS晶体管QN2并联耦合。电阻元件R3和电容元件C1串联耦合，且此串联连接节点的电势传送到反相器INV1和INV2。反相器INV1和INV2的输出分别传送到n沟道型MOS晶体管QN2的栅电极和背栅。如果ESD电涌进入到电源键合焊盘93和I/O电源线15，则直到经过预定时间后，反相器INV1和INV2的输出才将处于高电平以导通n沟道型MOS晶体管QN2，使得I/O电源线15被短路到I/O接地线16。如果电容元件C1经由电阻元件R3来充电，且电容元件C1的端电压达到指定电平，则反相器INV1和INV2的输出从高电平转换至低电平，由此截止n沟道型MOS晶体管QN2。这种操作防止不期望的电涌经由I/O电源线15施加到各电路元件。
如图9和图10所示，n沟道型MOS晶体管QN2形成区域94和二极管元件D1形成区域95设置在电源单元90中。n沟道型MOS晶体管QN2形成区域94和二极管元件D1形成区域95设置在I/O电源线15或I/O接地线16附近，并与I/O单元17一起形成为PAA结构。
如上所述，尽管具体描述了本发明人作出的本发明，但显然本发明不限于此，而是可以在不脱离本发明的范围的情况下进行各种改型。
本发明适用于具有键合焊盘的半导体集成电路器件。

Claims (15)

1.一种半导体集成电路器件，包括：
具有主表面的半导体衬底，所述主表面具有边缘；
多个I/O单元，沿所述主表面的边缘布置成行；
所述多个I/O单元的每一个包括第一MOS晶体管和第二MOS晶体管，
所述第一MOS晶体管和所述主表面的边缘之间的最短距离小于所述第二MOS晶体管和所述主表面的边缘之间的最短距离；
键合焊盘，布置在所述主表面之上，
在平面图中所述键合焊盘由所述多个I/O单元中的每个中的所述第一MOS晶体管和所述第二MOS晶体管交叠；
第一导线，布置在所述键合焊盘之下，在平面图中所述键合焊盘由所述第一导线交叠；
第一导电塞，布置在所述键合焊盘和所述第一导线之间，
所述第一导电塞连接所述键合焊盘和所述第一导线；
第二导线，布置在所述键合焊盘之下，在平面图中所述键合焊盘由所述第二导线交叠；
第二导电塞，布置在所述键合焊盘和所述第二导线之间，所述第二导电塞连接所述键合焊盘和所述第二导线；
其中所述键合焊盘分别经由所述第一导线和所述第二导线电耦合到所述第一MOS晶体管以及所述第二MOS晶体管，
其中在平面图中所述第一导电塞和所述第一导线位于所述第一MOS晶体管和所述主表面的边缘之间，
其中在平面图中所述第二导电塞和所述第二导线比所述第二MOS晶体管距离所述主表面的边缘更远。
2.根据权利要求1的半导体集成电路器件，其中所述第一导电塞和所述第一导线不由所述第一MOS晶体管交叠，
其中所述第二导电塞和所述第二导线不由所述第二MOS晶体管交叠。
3.根据权利要求1的半导体集成电路器件，其中所述I/O单元包括：
第一二极管元件，用于保护所述第一MOS晶体管；
第一保护电阻元件，耦合于所述第一MOS晶体管和所述第一二极管元件之间；
第二二极管元件，用于保护所述第二MOS晶体管；
第二保护电阻元件，耦合于所述第二MOS晶体管和所述第二二极管元件之间。
4.根据权利要求3的半导体集成电路器件，其中所述第一MOS晶体管是n沟道型MOS，
其中所述第二MOS晶体管是p沟道型MOS晶体管。
5.根据权利要求4的半导体集成电路器件，其中所述I/O单元包括：
预缓冲器，用于基于要输出的数据来驱动所述p沟道型MOS晶体管和所述n沟道型MOS晶体管。
6.根据权利要求1的半导体集成电路器件，还包括：
从外部电路被供应工作电源的电源单元；
电源键合焊盘，形成在所述电源单元之上；
电源引出区域，用于将所述电源单元电耦合到所述电源键合焊盘，
其中所述电源单元包括保护元件，用于保护电路免受电涌，
其中在所述保护元件中，耦合到所述电源线的一个保护元件设置于所述电源线的附近。
7.一种半导体集成电路器件，包括：
具有主表面的半导体衬底，所述主表面具有边缘；
多个I/O单元，沿所述主表面的边缘布置成行；
所述多个I/O单元的每一个包括第一MOS晶体管和第二MOS晶体管，
所述第一MOS晶体管和所述主表面的边缘之间的最短距离小于所述第二MOS晶体管和所述主表面的边缘之间的最短距离；
第一键合焊盘，布置在所述主表面之上，
在平面图中所述第一键合焊盘由所述多个I/O单元中的第一I/O单元中的所述第一MOS晶体管和所述第二MOS晶体管交叠；
第一导线，布置在所述第一键合焊盘之下，
在平面图中所述第一键合焊盘由所述第一导线交叠；
第一导电塞，布置在所述第一键合焊盘和所述第一导线之间，
所述第一导电塞连接所述第一键合焊盘和所述第一导线；
所述第一键合焊盘和所述第一导线电连接到所述第一I/O单元中的所述第一MOS晶体管；
第二键合焊盘，布置在所述主表面之上，
在平面图中所述第二键合焊盘由所述多个I/O单元中的第二I/O单元中的所述第一MOS晶体管和所述第二MOS晶体管交叠；
第二导线，布置在所述第二键合焊盘之下，
在平面图中所述第二键合焊盘由所述第二导线交叠；
第二导电塞，布置在所述第二键合焊盘和所述第二导线之间，
所述第二导电塞连接所述第二键合焊盘和所述第二导线；
所述第二键合焊盘和所述第二导线电连接到所述第二I/O单元中的所述第二MOS晶体管；
其中在平面图中所述第一导电塞和所述第一导线位于所述第一MOS晶体管和所述主表面的边缘之间，
其中在平面图中所述第二导电塞和所述第二导线比所述第二MOS晶体管距离所述主表面的边缘更远。
8.根据权利要求7的半导体集成电路器件，其中所述第一导电塞和所述第一导线不由所述第一MOS晶体管交叠，
其中所述第二导电塞和所述第二导线不由所述第二MOS晶体管交叠。
9.根据权利要求7的半导体集成电路器件，其中所述第一键合焊盘和所述第二键合焊盘安置为成线的焊盘。
10.根据权利要求7的半导体集成电路器件，其中所述第一键合焊盘和所述主表面的边缘之间的距离等于所述第二键合焊盘和所述主表面的边缘之间的距离。
11.根据权利要求7的半导体集成电路器件，其中所述I/O单元包括：
第一二极管元件，用于保护所述第一MOS晶体管；
第一保护电阻元件，耦合在所述第一MOS晶体管和所述第一二极管元件之间；
第二二极管元件，用于保护所述第二MOS晶体管；
第二保护电阻元件，耦合在所述第二MOS晶体管和所述第二二极管元件之间。
12.根据权利要求11的半导体集成电路器件，其中所述第一MOS晶体管是n沟道型MOS，
其中所述第二MOS晶体管是P沟道型MOS晶体管。
13.根据权利要求12的半导体集成电路器件，其中所述I/O单元包括：
预缓存器，用于基于要输出的数据来驱动所述p沟道型MOS和n沟道型MOS。
14.根据权利要求7的半导体集成电路器件，还包括：
从外部电路被供应工作电源的电源单元；
电源键合焊盘，形成在所述电源单元之上；
电源引出区域，用于将所述电源单元电耦合到所述电源键合焊盘，
其中所述电源单元包括保护元件，用于保护电路免受电涌，
其中在所述保护元件中，耦合到所述电源线的一个保护元件设置于所述电源线的附近。
15.一种半导体集成电路器件，包括：
半导体衬底；
多个I/O单元，形成在所述半导体衬底中，
多个电源线，用于向所述I/O单元供给工作电源，所述电源线每个都由在所述I/O单元之上的多个互连层形成；
键合焊盘，形成在所述电源线的上层中并处于与所述I/O单元对应的位置；以及
一个或多个引出区域，用于将所述I/O单元电耦合到所述键合焊盘；以及
多个互连层，提供在所述I/O单元和所述键合焊盘之间，
其中所述一个或多个引出区域的每个都布置在所述I/O单元的位于除了直接在所述键合焊盘之下的位置之外的位置处的一个或多个对应部分中，
其中所述多个电源线包括：
第一电源线，待设置成高电势侧供给电压电平；以及
第二电源线，待设置成接地电平；
其中所述I/O单元包括：
第一元件，耦合到所述第一电源线；以及
第二元件，耦合到所述第二电源线；以及
其中所述第一电源线和所述第二电源线的每个都由除了直接提供在所述键合焊盘之下的所述互连层中的一个之外的所述多个互连层形成，并且
其中所述第一元件设置在所述第一电源线侧且所述第二元件设置在所述第二电源线侧。
CN201010521409XA 2007-01-15 2007-12-21 半导体集成电路器件 Pending CN102054834A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007-005517 2007-01-15
JP2007005517A JP5190913B2 (ja) 2007-01-15 2007-01-15 半導体集積回路装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNA200710159740XA Division CN101226935A (zh) 2007-01-15 2007-12-21 半导体集成电路器件

Publications (1)

Publication Number Publication Date
CN102054834A true CN102054834A (zh) 2011-05-11

Family

ID=39617085

Family Applications (2)

Application Number Title Priority Date Filing Date
CNA200710159740XA Pending CN101226935A (zh) 2007-01-15 2007-12-21 半导体集成电路器件
CN201010521409XA Pending CN102054834A (zh) 2007-01-15 2007-12-21 半导体集成电路器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNA200710159740XA Pending CN101226935A (zh) 2007-01-15 2007-12-21 半导体集成电路器件

Country Status (3)

Country Link
US (3) US20080169486A1 (zh)
JP (1) JP5190913B2 (zh)
CN (2) CN101226935A (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8347251B2 (en) * 2007-12-31 2013-01-01 Sandisk Corporation Integrated circuit and manufacturing process facilitating selective configuration for electromagnetic compatibility
US8581423B2 (en) 2008-11-17 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Double solid metal pad with reduced area
JP5270497B2 (ja) * 2009-09-02 2013-08-21 シャープ株式会社 半導体装置およびその電力供給方法
US8748305B2 (en) * 2009-11-17 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure for semiconductor devices
JP5568334B2 (ja) * 2010-02-24 2014-08-06 ラピスセミコンダクタ株式会社 半導体装置、及びその製造方法
JP5727288B2 (ja) 2011-04-28 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム
CN102918644A (zh) * 2011-05-20 2013-02-06 松下电器产业株式会社 半导体装置
CN103151346B (zh) * 2011-12-07 2016-11-23 阿尔特拉公司 静电放电保护电路
US8446176B1 (en) * 2011-12-15 2013-05-21 Freescale Semiconductor, Inc. Reconfigurable engineering change order base cell
GB2526825B (en) 2014-06-03 2019-01-09 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry
GB2526823B (en) 2014-06-03 2018-09-26 Advanced Risc Mach Ltd An integrated circuit with interface circuitry, and an interface cell for such interface circuitry
JP5916820B2 (ja) * 2014-08-25 2016-05-11 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US9929114B1 (en) * 2016-11-02 2018-03-27 Vanguard International Semiconductor Corporation Bonding pad structure having island portions and method for manufacturing the same
CN109411528B (zh) * 2018-10-26 2020-12-22 珠海格力电器股份有限公司 一种电阻等效二极管结构
CN117916874A (zh) * 2021-09-09 2024-04-19 株式会社索思未来 半导体集成电路装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3101077B2 (ja) * 1992-06-11 2000-10-23 株式会社日立製作所 半導体集積回路装置
JPH0685160A (ja) * 1992-08-31 1994-03-25 Nec Corp 半導体集積回路装置
JP3989038B2 (ja) 1996-04-17 2007-10-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP3948822B2 (ja) * 1998-04-21 2007-07-25 ローム株式会社 半導体集積回路
JP3727220B2 (ja) * 2000-04-03 2005-12-14 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2001339047A (ja) * 2000-05-29 2001-12-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2001358297A (ja) * 2000-06-14 2001-12-26 Nec Corp 静電保護回路
JP2003163267A (ja) 2001-11-29 2003-06-06 Mitsubishi Electric Corp 半導体装置
JP3932896B2 (ja) * 2002-01-09 2007-06-20 ソニー株式会社 半導体装置
JP2003289104A (ja) * 2002-03-28 2003-10-10 Ricoh Co Ltd 半導体装置の保護回路及び半導体装置
JP2004111796A (ja) * 2002-09-20 2004-04-08 Hitachi Ltd 半導体装置
US6849479B2 (en) * 2002-12-03 2005-02-01 Taiwan Semiconductor Manufacturing Company Substrate based ESD network protection method for flip chip design
JP2004296998A (ja) * 2003-03-28 2004-10-21 Matsushita Electric Ind Co Ltd 半導体装置
US7038280B2 (en) * 2003-10-28 2006-05-02 Analog Devices, Inc. Integrated circuit bond pad structures and methods of making
JP4995455B2 (ja) * 2005-11-30 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
CN101226935A (zh) 2008-07-23
US20100090252A1 (en) 2010-04-15
US20080169486A1 (en) 2008-07-17
JP2008172121A (ja) 2008-07-24
US7863652B2 (en) 2011-01-04
US8067789B2 (en) 2011-11-29
US20110073914A1 (en) 2011-03-31
JP5190913B2 (ja) 2013-04-24

Similar Documents

Publication Publication Date Title
CN102054834A (zh) 半导体集成电路器件
CN101685818B (zh) 半导体器件
US8050066B2 (en) MISFET with capacitors
US10971581B2 (en) Semiconductor device
CN101339947A (zh) 半导体器件
CN108962886B (zh) 半导体装置
US6818931B2 (en) Chip design with power rails under transistors
US11967593B2 (en) Semiconductor device
KR20140066098A (ko) 반도체 장치
JP3441104B2 (ja) 半導体装置
CN106206565A (zh) 二极管与二极管串电路
TW201820581A (zh) 電晶體堆疊結構
JP2001102531A (ja) 半導体装置およびその製造方法
JPH06103747B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110511