JP3727220B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、多層配線構造を有し電源間容量（バイパスコンデンサ）が設けられる半導体装置に関する。
【０００２】
【従来の技術】
従来、複数の配線層からなる多層配線構造を有し、表面中央部の内部領域の周囲にパッド領域が配置された半導体装置であるＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ
ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップが知られている。
【０００３】
図１７は、従来のＬＳＩチップを概念的に示し、（ａ）は平面説明図、（ｂ）は（ａ）のＭ部を拡大した平面説明図である。図１７に示すように、ＬＳＩチップ１は、表面中央部に位置する内部領域２と、内部領域２の周囲に位置する入出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ：Ｉ／Ｏ）領域３及びパッド領域４を有している。
【０００４】
Ｉ／Ｏ領域３には、複数のＩ／Ｏ端子５が内部領域２を取り囲むように枠状に配置され、パッド領域４には、複数のパッド（パッドメタル）６がＩ／Ｏ領域３を取り囲むように枠状に配置されている。また、Ｉ／Ｏ領域３には、内部領域２を取り囲む枠状に電源電圧（ＶＤＤ）配線７が設けられ、このＶＤＤ配線７を取り囲む枠状に接地（ＧＮＤ）配線８が設けられている（（ａ）参照）。
【０００５】
なお、パッド領域４のパッド６の下には、配線層が設けられていない。これは、組み立てにおけるボンディング時、パッドに物理的な圧力が加わって破損するおそれがあるため、パッド６の下にはなにも置かないようにしているからである。
【０００６】
各パッド６は、それぞれビア（ｖｉａ ｃｏｎｔａｃｔ）９を介して、Ｉ／Ｏ端子５、ＶＤＤ配線７及びＧＮＤ配線８に接続されており、接続対象により、Ｉ／Ｏ端子５に接続された信号（Ｓｉｇｎａｌ）パッド６ａ、ＶＤＤ配線７に接続されたＶＤＤパッド６ｂ、ＧＮＤ配線８に接続されたＧＮＤパッド６ｃとなる（（ｂ）参照）。
【０００７】
これらＶＤＤ配線７及びＧＮＤ配線８は、Ｉ／Ｏ領域３において積層された複数の金属配線層からなり、Ｉ／Ｏ領域に作り込まれたトランジスタへの電源供給を考慮して、Ｉ／ＯバッファのＰチャネル領域、Ｎチャネル領域のほぼ真上にそれぞれ個別に形成されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、ＶＤＤ配線７及びＧＮＤ配線８は、電源ラインのノイズを抑制し電圧を安定化するための電源間容量（バイパスコンデンサ）を設けることを考慮した構造にはなっていない。このため、同時動作等のノイズに対する耐性を考慮し高速動作を保証するためには、膨大な数の電源パッド（ＶＤＤパッド６ｂ）及び接地パッド（ＧＮＤパッド６ｃ）を設ける必要がある。
【０００９】
これは、チップにおける微細化や動作速度の高速化が進み、従来の電源構造では、チップ内のノイズ耐性や高周波特性を許容範囲内に保証するのが困難になって来ているためである。微細化が進むことにより、従来構造によってチップ内電源のインピーダンスを下げるのは困難になることから、高速化に対応するためには電源パッド及び接地パッドの追加が避けられない。
【００１０】
また、電源間容量は、基板上のチップの周辺に実装されるケースが多いが、基板上に実装される電源間容量は、基板実装密度の向上を図る場合の妨げとなってしまう。
【００１１】
この発明の目的は、新たなスペースを割くことなく電源間容量を形成することで、パッドを増やすことなく電源線のノイズ耐性や高周波特性を向上させることができる半導体装置を提供することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、この発明に係る半導体装置は、複数の配線層からなる多層配線構造を有し、表面中央部の内部領域の周囲にパッド領域とＩ／Ｏ領域が配置された半導体装置において、前記パッド領域には、信号パッド、電源電圧パッド、及び接地パッドが配置され、前記それぞれのパッドの下方に設けられ層間膜を挟んで複数の電源電圧配線と複数の接地配線とを交互に積層した電源間容量と、前記電源間容量の下方の半導体基板内に保護素子または前記Ｉ／Ｏ領域の一部となる入出力素子が形成され、前記Ｉ／Ｏ領域の電源電圧配線と接地配線は前記内部領域を取り囲むように枠状に配置された金属配線を用いて形成されることを特徴としている。
【００１３】
また、本発明の別の半導体装置は、複数の配線層からなる多層配線構造を有し、表面中央部の内部領域の周囲にパッド領域が配置された半導体装置において、前記パッド領域の下方に、層間膜を挟んで複数の電源電圧配線と複数の接地配線とを交互に積層して容量を形成し、前記複数の電源電圧配線と複数の接地配線は、いずれも櫛歯型に形成され同一平面上で互いの歯部が交互に入り込むように配置されている電源間容量と、前記電源間容量の下方の半導体基板内に保護素子または前記Ｉ／Ｏ領域の一部となる入出力素子が形成され、 前記Ｉ／Ｏ領域の電源電圧配線と接地配線は前記内部領域を取り囲むように枠状に配置された金属配線を用いて形成されることを特徴としている。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１６】
図１は、この発明の電源間容量部分の実施の形態に係る半導体装置を概念的に示しており、（ａ）は平面説明図、（ｂ）は（ａ）のＡ部を拡大した平面説明図である。図２は、図１（ｂ）の一部を断面で示し、（ａ）はＢ−Ｂ線に沿う断面図、（ｂ）はＣ−Ｃ線に沿う断面図である。
【００１７】
図１に示すように、半導体装置であるＬＳＩチップ１０は、複数の配線層からなる多層配線構造を有し、表面中央部に位置する内部領域１１と、内部領域１１の周囲に位置するＩ／Ｏ領域１２及びパッド領域１３を有している。
【００１８】
Ｉ／Ｏ領域１２には、複数のＩ／Ｏ端子１４が内部領域１１を取り囲むように枠状に配置され、パッド領域１３には、複数のパッド（パッドメタル）１５がＩ／Ｏ領域１２を取り囲むように枠状に配置されている。
【００１９】
また、Ｉ／Ｏ領域１２には、内部領域１１を取り囲む枠状にＶＤＤ配線１６が設けられ、このＶＤＤ配線１６を取り囲む枠状にＧＮＤ配線１７が設けられている（（ａ）参照）。更に、パッド領域１３にも、内部領域１１を取り囲む枠状にＶＤＤ配線１６が設けられ、このＶＤＤ配線１６を取り囲む枠状にＧＮＤ配線１７が設けられている（（ａ）参照）。
【００２０】
各パッド１５は、それぞれビア（ｖｉａ ｃｏｎｔａｃｔ）１８を介して、Ｉ／Ｏ端子１４、ＶＤＤ配線１６及びＧＮＤ配線１７に接続されており、接続対象により、Ｉ／Ｏ端子１４に接続された信号（Ｓｉｇｎａｌ）パッド１５ａ、ＶＤＤ配線１６に接続されたＶＤＤパッド１５ｂ、ＧＮＤ配線１７に接続されたＧＮＤパッド１５ｃとなる（（ｂ）参照）。
【００２１】
図２に示すように、ＶＤＤ配線１６とＧＮＤ配線１７は、Ｉ／Ｏ領域１２及びパッド領域１３において積層された複数の金属配線層により形成されている。これらＶＤＤ配線１６とＧＮＤ配線１７は、交互に、且つ、層間絶縁膜（層間膜）を介し両層を隔てた隔層にして積層され、各ＶＤＤ配線１６同士及び各ＧＮＤ配線１７同士が、ビア１８によりそれぞれ接続されている（（ａ），（ｂ）参照）。
【００２２】
パッド領域１３に配置されたＶＤＤ配線１６とＧＮＤ配線１７は、それぞれＩ／Ｏ領域１２の周回電源配線であるＶＤＤ配線１６とＧＮＤ配線１７に接続される（（ｂ）参照）。
【００２３】
即ち、ＶＤＤ配線１６とＧＮＤ配線１７は、Ｉ／Ｏ領域１２に加えてパッド領域１３にも設けられており、チップ周辺に配置されたパッド１５の下の使われていない金属配線層を使用して、パッド領域１３にも、電源間容量（バイパスコンデンサ）１９を作り込んでいる（図１及び図２参照）。この電源間容量１９は、上下に重なって配置されたＶＤＤ配線１６とＧＮＤ配線１７の、重なり合った面容量成分を利用して形成される。
【００２４】
図３は、図１に示すＬＳＩチップの製造方法を説明する内部領域の断面説明図であり、図４は、図１に示すＬＳＩチップの製造方法を説明するパッド下方の断面説明図である。
【００２５】
このＬＳＩチップ１０を製造する場合、図３に示すように、パッド領域１３に電源間容量１９を作り込むため、パッド１５下方の基板（Ｓｕｂ）２０上に、層間絶縁膜を介して例えば７層の金属配線層Ｍ０〜Ｍ６を形成する。
【００２６】
即ち、このパッド領域１３には、パッド１５を加えて合計８層の金属配線層Ｍ０〜Ｍ７が形成されるが、この配線総数は、図４に示すように、内部領域１１に形成される配線部２１を構成する、基板２０上のトランジスタ（Ｔｒ）部２２上部に配置される金属配線層Ｍ０〜Ｍ７の層数と、同数となる。
【００２７】
トランジスタ部２２は、Ｎ−ウェル２２ａに形成されたＰチャネルトランジスタ（ＰｃｈＴｒ）と、Ｐ−ウェル２２ｂに形成されたＮチャネルトランジスタ（ＮｃｈＴｒ）を有している。
【００２８】
従って、ＬＳＩチップ１０の製造時、内部領域１１とパッド領域１３の金属配線層Ｍ０〜Ｍ７（図３及び図４参照）を同時に形成することができ、パッド領域１３の金属配線層Ｍ０〜Ｍ７のみを、単独で形成する必要がない。この結果、パッド領域１３に電源間容量１９を作り込むために製造工程数が増加することがないので、パッド領域１３に電源間容量１９を作り込んだとしても、デバイス等の内部回路を作る場合に必要な製造工程の総数以内に納めることができる。
【００２９】
このように、この発明に係るＬＳＩチップ１０は、今までデッドスペースとなっていたパッド領域１３を利用して電源間容量を形成したので、チップ上に電源間容量を形成するための新たなスペースを割くことなく、電源線のノイズ耐性や高周波特性を向上させることができる。
【００３０】
また、上記構造からなる電源間容量は、電源線としての機能も有しているため電源補強の効果もあり、エレクトロマイグレーションやＩＲドロップに対する耐性も向上させることができる。
【００３１】
従って、従来のように電源パッドや接地パッドを増やす必要がないので、追加するパッド数を減らすことができる。
【００３２】
一般的に、電源間容量は、基板上のチップの周辺に実装されるが、少なくともその一部をチップ内に作り込むことにより、基板実装密度の向上が期待できる。これは、パッド領域１３のデッドスペースを利用して、電源線そのものを形成することにより、電源間容量を作り込んでいるためである。
【００３３】
図５は、この発明の電源間容量部分の他の実施の形態に係る半導体装置を概念的に示す平面説明図である。図６は、図５の一部を断面で示し、（ａ）はＤ−Ｄ線に沿う断面図、（ｂ）はＥ−Ｅ線に沿う断面図、（ｃ）はＦ−Ｆ線に沿う断面図である。
【００３４】
図５及び図６に示すように、ＬＳＩチップ２５は、パッド領域１３に配置されたＶＤＤ配線１６とＧＮＤ配線１７に代えて、同一平面上で互いの歯部が交互に入り込んだ櫛歯型のＶＤＤ配線２６とＧＮＤ配線２７を有している。その他の構成及び作用は、ＬＳＩチップ１０と同様である。
【００３５】
Ｉ／Ｏ領域１２及びパッド領域１３において交互に且つ隔層にして積層された複数の金属配線層である、ＶＤＤ配線２６とＧＮＤ配線２７は、共に櫛歯状に形成され、同一平面上で互いの歯部を交互に入り込ませた状態（図５参照）に配置されている（図６（ａ），（ｂ），（ｃ）参照）。
【００３６】
このパッド領域１３に配置されたＶＤＤ配線２６は、ＶＤＤ配線接続部２８を介して、Ｉ／Ｏ領域１２の周回電源配線であるＶＤＤ配線２６に接続され（図６（ｂ）参照）、同様に、ＧＮＤ配線２７は、ＧＮＤ配線連結部２９を介して、Ｉ／Ｏ領域１２の周回電源配線であるＧＮＤ配線２７に接続される（図６（ｃ）参照）。
【００３７】
このように、ＶＤＤ配線２６とＧＮＤ配線２７は、Ｉ／Ｏ領域１２に加えてパッド領域１３にも設けられており、チップ周辺に配置されたパッド１５の下の使われていない金属配線層を使用して、パッド領域１３にも電源間容量１９を作り込むことができる。
【００３８】
この実施の形態によれば、櫛歯状に並んだＶＤＤ配線２６とＧＮＤ配線２７との間の横方向（側面）に形成された容量成分も利用できるので、更に容量値を大きくできる。
【００３９】
図７は、この発明の第１の実施の形態に係る半導体装置を概念的に示し、（ａ）は平面説明図、（ｂ）は（ａ）の部分回路図である。図８は、図７（ａ）のＧ−Ｇ線に沿う断面図である。図９は、図８の一部を示し、（ａ）は図８のＨ部平面説明図、（ｂ）は図８のＩ部平面説明図である。
【００４０】
図７に示すように、ＬＳＩチップ３０には、パッド領域１３の信号パッド１５ａの下に、電源間容量１９（図８参照）と共に、例えばダイオード等の保護素子３１が形成されている。その他の構成及び作用は、ＬＳＩチップ１０と同様である。
【００４１】
図８に示すように、信号パッド１５ａの下方には、交互に且つ隔層にして積層されたＶＤＤ配線１６とＧＮＤ配線１７により、電源間容量１９が形成され、この電源間容量１９の下方には、素子構成部３２の上に隔層にして積層された、信号配線３３と、ＶＤＤ配線１６、ＧＮＤ配線１７及び信号配線３３とを有する、保護素子３１が作り込まれている。
【００４２】
基板２０上に形成された、素子構成部３２のＮ−ウェル３２ａ及びＰ−ウェル３２ｂと、層間絶縁膜を介してその上層に配置されたＶＤＤ配線１６、ＧＮＤ配線１７及び信号配線３３とは、それぞれ対応する部分がビア１８を介して接続されている。
【００４３】
即ち、図９（ａ），（ｂ）に示すように、Ｎ−ウェル３２ａのＮ+ 領域がＶＤＤ配線１６を介してＶＤＤに、Ｐ+ 領域が信号配線３３を介して信号パッド１５ａに、Ｐ−ウェル３２ｂのＮ+ 領域が信号配線３３を介して信号パッド１５ａに、Ｐ+ 領域がＧＮＤ配線１７を介してＶＤＤに、それぞれ接続されている。
【００４４】
このように、パッド領域１３のパッド１５の下には、電源間容量１９に加えて、保護素子３１も作り込むことができる。
【００４５】
図１０は、この発明の第２の実施の形態に係る半導体装置を概念的に示す平面説明図であり、図１１は、図１０のＪ−Ｊ線に沿う断面図である。
【００４６】
図１０及び図１１に示すように、ＬＳＩチップ３５には、パッド領域１３の信号パッド１５ａの下に、電源間容量１９と共に、Ｉ／Ｏ領域１２を拡大して形成している（図１０参照）。その他の構成及び作用は、ＬＳＩチップ１０と同様である。
【００４７】
信号パッド１５ａの下方には、交互に且つ隔層にして積層されたＶＤＤ配線１６とＧＮＤ配線１７により、電源間容量１９が形成され、この電源間容量１９の下方には、素子構成部３６の上に隔層にして積層された、信号配線３３と、ＶＤＤ配線１６、ＧＮＤ配線１７及び信号配線３３とを有する、入出力素子からなるＩ／Ｏ領域１２が形成されている（図１１参照）。
【００４８】
素子構成部３６は、Ｎ−ウェル２２ａのＰ+ 領域が、ＶＤＤ配線１６を介してＶＤＤに、また信号配線３３を介して信号パッド１５ａに、Ｐ−ウェル２２ｂのＮ+ 領域が、信号配線３３を介して信号パッド１５ａに、またＧＮＤ配線１７を介してＶＤＤに、それぞれ接続されている。
【００４９】
このように、パッド領域１３のパッド１５の下には、電源間容量１９に加えてＩ／Ｏ領域１２も作り込むことができ、信号パッド１５ａの下までＩ／Ｏ領域１２を拡大することができる。
【００５０】
図１２は、この発明の第３の実施の形態に係る半導体装置を概念的に示す平面説明図である。図１２に示すように、ＬＳＩチップ４０には、パッド領域１３の信号パッド１５ａの下に、電源間容量１９と共に、例えばダイオード等の保護素子３１を設け、更にＩ／Ｏ領域１２を拡大して形成している。このＬＳＩチップ４０は、第１の実施の形態（図７〜図９参照）と第２の実施の形態（図１０及び図１１参照）を組み合わせたものであり、その他の構成及び作用は、ＬＳＩチップ１０と同様である。
【００５１】
図１３は、この発明の参考例の形態に係る半導体装置を概念的に示す平面説明図であり、図１４は、図１３のＫ−Ｋ線に沿う断面図である。
【００５２】
図１３及び図１４に示すように、ＬＳＩチップ４５には、パッド領域１３の信号パッド１５ａの下に、電源間容量１９を設けず、例えばダイオード等の保護素子３１のみを単体で形成している。その他の構成及び作用は、ＬＳＩチップ１０と同様である。
【００５３】
信号パッド１５ａの下方には、複数の信号配線３３が層間絶縁膜を介し隔層にして積層されており、各信号配線３３は、ビア１８により接続されている（図１４参照）。保護素子３１の構成は、信号パッド１５ａに、信号配線３３に接続するビア１８を設けた（図１３参照）他は、第１の実施の形態の場合（図８参照）と同様である。
【００５４】
図１５は、この発明の他の参考例の形態に係る半導体装置を概念的に示す平面説明図であり、図１６は、図１５のＬ−Ｌ線に沿う断面図である。
【００５５】
図１５及び図１６に示すように、ＬＳＩチップ５０には、パッド領域１３の信号パッド１５ａの下に、電源間容量１９を設けず、Ｉ／Ｏ領域１２のみを拡大して形成している。その他の構成及び作用は、ＬＳＩチップ１０と同様である。
【００５６】
信号パッド１５ａの下方には、複数の信号配線３３が層間絶縁膜を介し隔層にして積層されており、各信号配線３３はビア１８により接続されている（図１６参照）。Ｉ／Ｏ領域１２の構成は、信号パッド１５ａに、信号配線３３に接続するビア１８を設けた（図１５参照）他は、第２の実施の形態の場合（図１０及び図１１参照）と同様である。
【００５７】
このように、この発明によれば、例えばパッド１５の直下等のパッド領域１３の下の空いている領域を使って、電源間容量１９や保護素子３１やＩ／Ｏ領域１２を形成する入出力素子等の各種素子を作り込むことができる。
【００５８】
これにより、従来、破壊等のおそれから使用できなかったパッド下方の下地部分を、有効に使うことが可能となった。それも、製造工程を増加させずに作り込むことができる。この場合、圧着方法により接続組立てを行うパッケージ方法、例えば、フリップチップ法等を用いることが有効である。
【００５９】
なお、上記実施の形態では、パッド領域１３を、信号パッド１５ａ、ＶＤＤパッド１５ｂ或いはＧＮＤパッド１５ｃのいずれかのパッドが設けられた領域としたが、これらに加えて、接続対象のない空きパッドが設けられた領域でもよい。
【００６０】
更に、上記実施の形態では、電源間容量を一種類としたが、電源の種類毎に複数種類設けたり、電源線のノイズの大きいＩ／Ｏ用電源にのみ設けるようにしても良い。また、電源間容量のレイアウトは、閉ループ状とするだけではなく、一部が切断されたレイアウトとしても良い。
【００６１】
【発明の効果】
以上説明したように、この発明によれば、複数の配線層からなる多層配線構造を有し、表面中央部の内部領域の周囲にパッド領域とＩ／Ｏ領域が配置された半導体装置は、パッド領域の下方に素子とＩ／Ｏ領域の一部が形成され、内部領域を取り囲むように枠状に配置された金属配線を用いてＩ／Ｏ領域が形成されるので、新たなスペースを割くことなく、素子として例えば電源間容量を形成することができ、電源間容量を形成することで、パッドを増やすことなく電源線のノイズ耐性や高周波特性を向上させることができる。
【図面の簡単な説明】
【図１】 この発明の電源間容量部分の実施の形態に係る半導体装置を概念的に示しており、（ａ）は平面説明図、（ｂ）は（ａ）のＡ部を拡大した平面説明図である。
【図２】 図１（ｂ）の一部を断面で示し、（ａ）はＢ−Ｂ線に沿う断面図、（ｂ）はＣ−Ｃ線に沿う断面図である。
【図３】 図１に示すＬＳＩチップの製造方法を説明する内部領域の断面説明図である。
【図４】 図１に示すＬＳＩチップの製造方法を説明するパッド下方の断面説明図である。
【図５】 この発明の電源間容量部分の他の実施の形態に係る半導体装置を概念的に示す平面説明図である。
【図６】 図５の一部を断面で示し、（ａ）はＤ−Ｄ線に沿う断面図、（ｂ）はＥ−Ｅ線に沿う断面図、（ｃ）はＦ−Ｆ線に沿う断面図である。
【図７】 この発明の第１の実施の形態に係る半導体装置を概念的に示し、（ａ）は平面説明図、（ｂ）は（ａ）の部分回路図である。
【図８】 図７（ａ）のＧ−Ｇ線に沿う断面図である。
【図９】 図８の一部を示し、（ａ）は図８のＨ部平面説明図、（ｂ）は図８のＩ部平面説明図である。
【図１０】 この発明の第２の実施の形態に係る半導体装置を概念的に示す平面説明図である。
【図１１】 図１０のＪ−Ｊ線に沿う断面図である。
【図１２】 この発明の第３の実施の形態に係る半導体装置を概念的に示す平面説明図である。
【図１３】 この発明の参考例の形態に係る半導体装置を概念的に示す平面説明図である。
【図１４】 図１３のＫ−Ｋ線に沿う断面図である。
【図１５】 この発明の他の参考例の形態に係る半導体装置を概念的に示す平面説明図である。
【図１６】 図１５のＬ−Ｌ線に沿う断面図である。
【図１７】 従来のＬＳＩチップを概念的に示し、（ａ）は平面説明図、（ｂ）は（ａ）のＭ部を拡大した平面説明図である。
【符号の説明】
１０，２５，３０，３５，４０，４５，５０ ＬＳＩチップ
１１ 内部領域
１２ Ｉ／Ｏ領域
１３ パッド領域
１４ Ｉ／Ｏ端子
１５ パッド
１５ａ 信号パッド
１５ｂ ＶＤＤパッド
１５ｃ ＧＮＤパッド
１６，２６ ＶＤＤ配線
１７，２７ ＧＮＤ配線
１８ ビア
１９ 電源間容量
２０ 基板
２１ 配線部
２２ トランジスタ部
２２ａ，３２ａ Ｎ−ウェル
２２ｂ，３２ｂ Ｐ−ウェル
２８ ＶＤＤ配線接続部
２９ ＧＮＤ配線連結部
３１ 保護素子
３２，３６ 素子構成部
３３ 信号配線
Ｍ０〜Ｍ７ 金属配線層
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、多層配線構造を有し電源間容量（バイパスコンデンサ）が設けられる半導体装置に関する。
【０００２】
【従来の技術】
従来、複数の配線層からなる多層配線構造を有し、表面中央部の内部領域の周囲にパッド領域が配置された半導体装置であるＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ
ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップが知られている。
【０００３】
図１７は、従来のＬＳＩチップを概念的に示し、（ａ）は平面説明図、（ｂ）は（ａ）のＭ部を拡大した平面説明図である。図１７に示すように、ＬＳＩチップ１は、表面中央部に位置する内部領域２と、内部領域２の周囲に位置する入出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ：Ｉ／Ｏ）領域３及びパッド領域４を有している。
【０００４】
Ｉ／Ｏ領域３には、複数のＩ／Ｏ端子５が内部領域２を取り囲むように枠状に配置され、パッド領域４には、複数のパッド（パッドメタル）６がＩ／Ｏ領域３を取り囲むように枠状に配置されている。また、Ｉ／Ｏ領域３には、内部領域２を取り囲む枠状に電源電圧（ＶＤＤ）配線７が設けられ、このＶＤＤ配線７を取り囲む枠状に接地（ＧＮＤ）配線８が設けられている（（ａ）参照）。
【０００５】
なお、パッド領域４のパッド６の下には、配線層が設けられていない。これは、組み立てにおけるボンディング時、パッドに物理的な圧力が加わって破損するおそれがあるため、パッド６の下にはなにも置かないようにしているからである。
【０００６】
各パッド６は、それぞれビア（ｖｉａ ｃｏｎｔａｃｔ）９を介して、Ｉ／Ｏ端子５、ＶＤＤ配線７及びＧＮＤ配線８に接続されており、接続対象により、Ｉ／Ｏ端子５に接続された信号（Ｓｉｇｎａｌ）パッド６ａ、ＶＤＤ配線７に接続されたＶＤＤパッド６ｂ、ＧＮＤ配線８に接続されたＧＮＤパッド６ｃとなる（（ｂ）参照）。
【０００７】
これらＶＤＤ配線７及びＧＮＤ配線８は、Ｉ／Ｏ領域３において積層された複数の金属配線層からなり、Ｉ／Ｏ領域に作り込まれたトランジスタへの電源供給を考慮して、Ｉ／ＯバッファのＰチャネル領域、Ｎチャネル領域のほぼ真上にそれぞれ個別に形成されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、ＶＤＤ配線７及びＧＮＤ配線８は、電源ラインのノイズを抑制し電圧を安定化するための電源間容量（バイパスコンデンサ）を設けることを考慮した構造にはなっていない。このため、同時動作等のノイズに対する耐性を考慮し高速動作を保証するためには、膨大な数の電源パッド（ＶＤＤパッド６ｂ）及び接地パッド（ＧＮＤパッド６ｃ）を設ける必要がある。
【０００９】
これは、チップにおける微細化や動作速度の高速化が進み、従来の電源構造では、チップ内のノイズ耐性や高周波特性を許容範囲内に保証するのが困難になって来ているためである。微細化が進むことにより、従来構造によってチップ内電源のインピーダンスを下げるのは困難になることから、高速化に対応するためには電源パッド及び接地パッドの追加が避けられない。
【００１０】
また、電源間容量は、基板上のチップの周辺に実装されるケースが多いが、基板上に実装される電源間容量は、基板実装密度の向上を図る場合の妨げとなってしまう。
【００１１】
この発明の目的は、新たなスペースを割くことなく電源間容量を形成することで、パッドを増やすことなく電源線のノイズ耐性や高周波特性を向上させることができる半導体装置を提供することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、この発明に係る半導体装置は、複数の配線層からなる多層配線構造を有し、表面中央部の内部領域の周囲にパッド領域とＩ／Ｏ領域が配置された半導体装置において、前記パッド領域には、信号パッド、電源電圧パッド、及び接地パッドが配置され、前記それぞれのパッドの下方に設けられ層間膜を挟んで複数の電源電圧配線と複数の接地配線とを交互に積層した電源間容量と、前記電源間容量の下方の半導体基板内に保護素子または前記Ｉ／Ｏ領域の一部となる入出力素子が形成され、前記Ｉ／Ｏ領域の電源電圧配線と接地配線は前記内部領域を取り囲むように枠状に配置された金属配線を用いて形成されることを特徴としている。
【００１３】
また、本発明の別の半導体装置は、複数の配線層からなる多層配線構造を有し、表面中央部の内部領域の周囲にパッド領域が配置された半導体装置において、前記パッド領域の下方に、層間膜を挟んで複数の電源電圧配線と複数の接地配線とを交互に積層して容量を形成し、前記複数の電源電圧配線と複数の接地配線は、いずれも櫛歯型に形成され同一平面上で互いの歯部が交互に入り込むように配置されている電源間容量と、前記電源間容量の下方の半導体基板内に保護素子または前記Ｉ／Ｏ領域の一部となる入出力素子が形成され、 前記Ｉ／Ｏ領域の電源電圧配線と接地配線は前記内部領域を取り囲むように枠状に配置された金属配線を用いて形成されることを特徴としている。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１６】
図１は、この発明の電源間容量部分の実施の形態に係る半導体装置を概念的に示しており、（ａ）は平面説明図、（ｂ）は（ａ）のＡ部を拡大した平面説明図である。図２は、図１（ｂ）の一部を断面で示し、（ａ）はＢ−Ｂ線に沿う断面図、（ｂ）はＣ−Ｃ線に沿う断面図である。
【００１７】
図１に示すように、半導体装置であるＬＳＩチップ１０は、複数の配線層からなる多層配線構造を有し、表面中央部に位置する内部領域１１と、内部領域１１の周囲に位置するＩ／Ｏ領域１２及びパッド領域１３を有している。
【００１８】
Ｉ／Ｏ領域１２には、複数のＩ／Ｏ端子１４が内部領域１１を取り囲むように枠状に配置され、パッド領域１３には、複数のパッド（パッドメタル）１５がＩ／Ｏ領域１２を取り囲むように枠状に配置されている。
【００１９】
また、Ｉ／Ｏ領域１２には、内部領域１１を取り囲む枠状にＶＤＤ配線１６が設けられ、このＶＤＤ配線１６を取り囲む枠状にＧＮＤ配線１７が設けられている（（ａ）参照）。更に、パッド領域１３にも、内部領域１１を取り囲む枠状にＶＤＤ配線１６が設けられ、このＶＤＤ配線１６を取り囲む枠状にＧＮＤ配線１７が設けられている（（ａ）参照）。
【００２０】
各パッド１５は、それぞれビア（ｖｉａ ｃｏｎｔａｃｔ）１８を介して、Ｉ／Ｏ端子１４、ＶＤＤ配線１６及びＧＮＤ配線１７に接続されており、接続対象により、Ｉ／Ｏ端子１４に接続された信号（Ｓｉｇｎａｌ）パッド１５ａ、ＶＤＤ配線１６に接続されたＶＤＤパッド１５ｂ、ＧＮＤ配線１７に接続されたＧＮＤパッド１５ｃとなる（（ｂ）参照）。
【００２１】
図２に示すように、ＶＤＤ配線１６とＧＮＤ配線１７は、Ｉ／Ｏ領域１２及びパッド領域１３において積層された複数の金属配線層により形成されている。これらＶＤＤ配線１６とＧＮＤ配線１７は、交互に、且つ、層間絶縁膜（層間膜）を介し両層を隔てた隔層にして積層され、各ＶＤＤ配線１６同士及び各ＧＮＤ配線１７同士が、ビア１８によりそれぞれ接続されている（（ａ），（ｂ）参照）。
【００２２】
パッド領域１３に配置されたＶＤＤ配線１６とＧＮＤ配線１７は、それぞれＩ／Ｏ領域１２の周回電源配線であるＶＤＤ配線１６とＧＮＤ配線１７に接続される（（ｂ）参照）。
【００２３】
即ち、ＶＤＤ配線１６とＧＮＤ配線１７は、Ｉ／Ｏ領域１２に加えてパッド領域１３にも設けられており、チップ周辺に配置されたパッド１５の下の使われていない金属配線層を使用して、パッド領域１３にも、電源間容量（バイパスコンデンサ）１９を作り込んでいる（図１及び図２参照）。この電源間容量１９は、上下に重なって配置されたＶＤＤ配線１６とＧＮＤ配線１７の、重なり合った面容量成分を利用して形成される。
【００２４】
図３は、図１に示すＬＳＩチップの製造方法を説明する内部領域の断面説明図であり、図４は、図１に示すＬＳＩチップの製造方法を説明するパッド下方の断面説明図である。
【００２５】
このＬＳＩチップ１０を製造する場合、図３に示すように、パッド領域１３に電源間容量１９を作り込むため、パッド１５下方の基板（Ｓｕｂ）２０上に、層間絶縁膜を介して例えば７層の金属配線層Ｍ０〜Ｍ６を形成する。
【００２６】
即ち、このパッド領域１３には、パッド１５を加えて合計８層の金属配線層Ｍ０〜Ｍ７が形成されるが、この配線総数は、図４に示すように、内部領域１１に形成される配線部２１を構成する、基板２０上のトランジスタ（Ｔｒ）部２２上部に配置される金属配線層Ｍ０〜Ｍ７の層数と、同数となる。
【００２７】
トランジスタ部２２は、Ｎ−ウェル２２ａに形成されたＰチャネルトランジスタ（ＰｃｈＴｒ）と、Ｐ−ウェル２２ｂに形成されたＮチャネルトランジスタ（ＮｃｈＴｒ）を有している。
【００２８】
従って、ＬＳＩチップ１０の製造時、内部領域１１とパッド領域１３の金属配線層Ｍ０〜Ｍ７（図３及び図４参照）を同時に形成することができ、パッド領域１３の金属配線層Ｍ０〜Ｍ７のみを、単独で形成する必要がない。この結果、パッド領域１３に電源間容量１９を作り込むために製造工程数が増加することがないので、パッド領域１３に電源間容量１９を作り込んだとしても、デバイス等の内部回路を作る場合に必要な製造工程の総数以内に納めることができる。
【００２９】
このように、この発明に係るＬＳＩチップ１０は、今までデッドスペースとなっていたパッド領域１３を利用して電源間容量を形成したので、チップ上に電源間容量を形成するための新たなスペースを割くことなく、電源線のノイズ耐性や高周波特性を向上させることができる。
【００３０】
また、上記構造からなる電源間容量は、電源線としての機能も有しているため電源補強の効果もあり、エレクトロマイグレーションやＩＲドロップに対する耐性も向上させることができる。
【００３１】
従って、従来のように電源パッドや接地パッドを増やす必要がないので、追加するパッド数を減らすことができる。
【００３２】
一般的に、電源間容量は、基板上のチップの周辺に実装されるが、少なくともその一部をチップ内に作り込むことにより、基板実装密度の向上が期待できる。これは、パッド領域１３のデッドスペースを利用して、電源線そのものを形成することにより、電源間容量を作り込んでいるためである。
【００３３】
図５は、この発明の電源間容量部分の他の実施の形態に係る半導体装置を概念的に示す平面説明図である。図６は、図５の一部を断面で示し、（ａ）はＤ−Ｄ線に沿う断面図、（ｂ）はＥ−Ｅ線に沿う断面図、（ｃ）はＦ−Ｆ線に沿う断面図である。
【００３４】
図５及び図６に示すように、ＬＳＩチップ２５は、パッド領域１３に配置されたＶＤＤ配線１６とＧＮＤ配線１７に代えて、同一平面上で互いの歯部が交互に入り込んだ櫛歯型のＶＤＤ配線２６とＧＮＤ配線２７を有している。その他の構成及び作用は、ＬＳＩチップ１０と同様である。
【００３５】
Ｉ／Ｏ領域１２及びパッド領域１３において交互に且つ隔層にして積層された複数の金属配線層である、ＶＤＤ配線２６とＧＮＤ配線２７は、共に櫛歯状に形成され、同一平面上で互いの歯部を交互に入り込ませた状態（図５参照）に配置されている（図６（ａ），（ｂ），（ｃ）参照）。
【００３６】
このパッド領域１３に配置されたＶＤＤ配線２６は、ＶＤＤ配線接続部２８を介して、Ｉ／Ｏ領域１２の周回電源配線であるＶＤＤ配線２６に接続され（図６（ｂ）参照）、同様に、ＧＮＤ配線２７は、ＧＮＤ配線連結部２９を介して、Ｉ／Ｏ領域１２の周回電源配線であるＧＮＤ配線２７に接続される（図６（ｃ）参照）。
【００３７】
このように、ＶＤＤ配線２６とＧＮＤ配線２７は、Ｉ／Ｏ領域１２に加えてパッド領域１３にも設けられており、チップ周辺に配置されたパッド１５の下の使われていない金属配線層を使用して、パッド領域１３にも電源間容量１９を作り込むことができる。
【００３８】
この実施の形態によれば、櫛歯状に並んだＶＤＤ配線２６とＧＮＤ配線２７との間の横方向（側面）に形成された容量成分も利用できるので、更に容量値を大きくできる。
【００３９】
図７は、この発明の第１の実施の形態に係る半導体装置を概念的に示し、（ａ）は平面説明図、（ｂ）は（ａ）の部分回路図である。図８は、図７（ａ）のＧ−Ｇ線に沿う断面図である。図９は、図８の一部を示し、（ａ）は図８のＨ部平面説明図、（ｂ）は図８のＩ部平面説明図である。
【００４０】
図７に示すように、ＬＳＩチップ３０には、パッド領域１３の信号パッド１５ａの下に、電源間容量１９（図８参照）と共に、例えばダイオード等の保護素子３１が形成されている。その他の構成及び作用は、ＬＳＩチップ１０と同様である。
【００４１】
図８に示すように、信号パッド１５ａの下方には、交互に且つ隔層にして積層されたＶＤＤ配線１６とＧＮＤ配線１７により、電源間容量１９が形成され、この電源間容量１９の下方には、素子構成部３２の上に隔層にして積層された、信号配線３３と、ＶＤＤ配線１６、ＧＮＤ配線１７及び信号配線３３とを有する、保護素子３１が作り込まれている。
【００４２】
基板２０上に形成された、素子構成部３２のＮ−ウェル３２ａ及びＰ−ウェル３２ｂと、層間絶縁膜を介してその上層に配置されたＶＤＤ配線１６、ＧＮＤ配線１７及び信号配線３３とは、それぞれ対応する部分がビア１８を介して接続されている。
【００４３】
即ち、図９（ａ），（ｂ）に示すように、Ｎ−ウェル３２ａのＮ+ 領域がＶＤＤ配線１６を介してＶＤＤに、Ｐ+ 領域が信号配線３３を介して信号パッド１５ａに、Ｐ−ウェル３２ｂのＮ+ 領域が信号配線３３を介して信号パッド１５ａに、Ｐ+ 領域がＧＮＤ配線１７を介してＶＤＤに、それぞれ接続されている。
【００４４】
このように、パッド領域１３のパッド１５の下には、電源間容量１９に加えて、保護素子３１も作り込むことができる。
【００４５】
図１０は、この発明の第２の実施の形態に係る半導体装置を概念的に示す平面説明図であり、図１１は、図１０のＪ−Ｊ線に沿う断面図である。
【００４６】
図１０及び図１１に示すように、ＬＳＩチップ３５には、パッド領域１３の信号パッド１５ａの下に、電源間容量１９と共に、Ｉ／Ｏ領域１２を拡大して形成している（図１０参照）。その他の構成及び作用は、ＬＳＩチップ１０と同様である。
【００４７】
信号パッド１５ａの下方には、交互に且つ隔層にして積層されたＶＤＤ配線１６とＧＮＤ配線１７により、電源間容量１９が形成され、この電源間容量１９の下方には、素子構成部３６の上に隔層にして積層された、信号配線３３と、ＶＤＤ配線１６、ＧＮＤ配線１７及び信号配線３３とを有する、入出力素子からなるＩ／Ｏ領域１２が形成されている（図１１参照）。
【００４８】
素子構成部３６は、Ｎ−ウェル２２ａのＰ+ 領域が、ＶＤＤ配線１６を介してＶＤＤに、また信号配線３３を介して信号パッド１５ａに、Ｐ−ウェル２２ｂのＮ+ 領域が、信号配線３３を介して信号パッド１５ａに、またＧＮＤ配線１７を介してＶＤＤに、それぞれ接続されている。
【００４９】
このように、パッド領域１３のパッド１５の下には、電源間容量１９に加えてＩ／Ｏ領域１２も作り込むことができ、信号パッド１５ａの下までＩ／Ｏ領域１２を拡大することができる。
【００５０】
図１２は、この発明の第３の実施の形態に係る半導体装置を概念的に示す平面説明図である。図１２に示すように、ＬＳＩチップ４０には、パッド領域１３の信号パッド１５ａの下に、電源間容量１９と共に、例えばダイオード等の保護素子３１を設け、更にＩ／Ｏ領域１２を拡大して形成している。このＬＳＩチップ４０は、第１の実施の形態（図７〜図９参照）と第２の実施の形態（図１０及び図１１参照）を組み合わせたものであり、その他の構成及び作用は、ＬＳＩチップ１０と同様である。
【００５１】
図１３は、この発明の参考例の形態に係る半導体装置を概念的に示す平面説明図であり、図１４は、図１３のＫ−Ｋ線に沿う断面図である。
【００５２】
図１３及び図１４に示すように、ＬＳＩチップ４５には、パッド領域１３の信号パッド１５ａの下に、電源間容量１９を設けず、例えばダイオード等の保護素子３１のみを単体で形成している。その他の構成及び作用は、ＬＳＩチップ１０と同様である。
【００５３】
信号パッド１５ａの下方には、複数の信号配線３３が層間絶縁膜を介し隔層にして積層されており、各信号配線３３は、ビア１８により接続されている（図１４参照）。保護素子３１の構成は、信号パッド１５ａに、信号配線３３に接続するビア１８を設けた（図１３参照）他は、第１の実施の形態の場合（図８参照）と同様である。
【００５４】
図１５は、この発明の他の参考例の形態に係る半導体装置を概念的に示す平面説明図であり、図１６は、図１５のＬ−Ｌ線に沿う断面図である。
【００５５】
図１５及び図１６に示すように、ＬＳＩチップ５０には、パッド領域１３の信号パッド１５ａの下に、電源間容量１９を設けず、Ｉ／Ｏ領域１２のみを拡大して形成している。その他の構成及び作用は、ＬＳＩチップ１０と同様である。
【００５６】
信号パッド１５ａの下方には、複数の信号配線３３が層間絶縁膜を介し隔層にして積層されており、各信号配線３３はビア１８により接続されている（図１６参照）。Ｉ／Ｏ領域１２の構成は、信号パッド１５ａに、信号配線３３に接続するビア１８を設けた（図１５参照）他は、第２の実施の形態の場合（図１０及び図１１参照）と同様である。
【００５７】
このように、この発明によれば、例えばパッド１５の直下等のパッド領域１３の下の空いている領域を使って、電源間容量１９や保護素子３１やＩ／Ｏ領域１２を形成する入出力素子等の各種素子を作り込むことができる。
【００５８】
これにより、従来、破壊等のおそれから使用できなかったパッド下方の下地部分を、有効に使うことが可能となった。それも、製造工程を増加させずに作り込むことができる。この場合、圧着方法により接続組立てを行うパッケージ方法、例えば、フリップチップ法等を用いることが有効である。
【００５９】
なお、上記実施の形態では、パッド領域１３を、信号パッド１５ａ、ＶＤＤパッド１５ｂ或いはＧＮＤパッド１５ｃのいずれかのパッドが設けられた領域としたが、これらに加えて、接続対象のない空きパッドが設けられた領域でもよい。
【００６０】
更に、上記実施の形態では、電源間容量を一種類としたが、電源の種類毎に複数種類設けたり、電源線のノイズの大きいＩ／Ｏ用電源にのみ設けるようにしても良い。また、電源間容量のレイアウトは、閉ループ状とするだけではなく、一部が切断されたレイアウトとしても良い。
【００６１】
【発明の効果】
以上説明したように、この発明によれば、複数の配線層からなる多層配線構造を有し、表面中央部の内部領域の周囲にパッド領域とＩ／Ｏ領域が配置された半導体装置は、パッド領域の下方に素子とＩ／Ｏ領域の一部が形成され、内部領域を取り囲むように枠状に配置された金属配線を用いてＩ／Ｏ領域が形成されるので、新たなスペースを割くことなく、素子として例えば電源間容量を形成することができ、電源間容量を形成することで、パッドを増やすことなく電源線のノイズ耐性や高周波特性を向上させることができる。
【図面の簡単な説明】
【図１】 この発明の電源間容量部分の実施の形態に係る半導体装置を概念的に示しており、（ａ）は平面説明図、（ｂ）は（ａ）のＡ部を拡大した平面説明図である。
【図２】 図１（ｂ）の一部を断面で示し、（ａ）はＢ−Ｂ線に沿う断面図、（ｂ）はＣ−Ｃ線に沿う断面図である。
【図３】 図１に示すＬＳＩチップの製造方法を説明する内部領域の断面説明図である。
【図４】 図１に示すＬＳＩチップの製造方法を説明するパッド下方の断面説明図である。
【図５】 この発明の電源間容量部分の他の実施の形態に係る半導体装置を概念的に示す平面説明図である。
【図６】 図５の一部を断面で示し、（ａ）はＤ−Ｄ線に沿う断面図、（ｂ）はＥ−Ｅ線に沿う断面図、（ｃ）はＦ−Ｆ線に沿う断面図である。
【図７】 この発明の第１の実施の形態に係る半導体装置を概念的に示し、（ａ）は平面説明図、（ｂ）は（ａ）の部分回路図である。
【図８】 図７（ａ）のＧ−Ｇ線に沿う断面図である。
【図９】 図８の一部を示し、（ａ）は図８のＨ部平面説明図、（ｂ）は図８のＩ部平面説明図である。
【図１０】 この発明の第２の実施の形態に係る半導体装置を概念的に示す平面説明図である。
【図１１】 図１０のＪ−Ｊ線に沿う断面図である。
【図１２】 この発明の第３の実施の形態に係る半導体装置を概念的に示す平面説明図である。
【図１３】 この発明の参考例の形態に係る半導体装置を概念的に示す平面説明図である。
【図１４】 図１３のＫ−Ｋ線に沿う断面図である。
【図１５】 この発明の他の参考例の形態に係る半導体装置を概念的に示す平面説明図である。
【図１６】 図１５のＬ−Ｌ線に沿う断面図である。
【図１７】 従来のＬＳＩチップを概念的に示し、（ａ）は平面説明図、（ｂ）は（ａ）のＭ部を拡大した平面説明図である。
【符号の説明】
１０，２５，３０，３５，４０，４５，５０ ＬＳＩチップ
１１ 内部領域
１２ Ｉ／Ｏ領域
１３ パッド領域
１４ Ｉ／Ｏ端子
１５ パッド
１５ａ 信号パッド
１５ｂ ＶＤＤパッド
１５ｃ ＧＮＤパッド
１６，２６ ＶＤＤ配線
１７，２７ ＧＮＤ配線
１８ ビア
１９ 電源間容量
２０ 基板
２１ 配線部
２２ トランジスタ部
２２ａ，３２ａ Ｎ−ウェル
２２ｂ，３２ｂ Ｐ−ウェル
２８ ＶＤＤ配線接続部
２９ ＧＮＤ配線連結部
３１ 保護素子
３２，３６ 素子構成部
３３ 信号配線
Ｍ０〜Ｍ７ 金属配線層
Claims (2)
- 複数の配線層からなる多層配線構造を有し、表面中央部の内部領域の周囲にパッド領域
とＩ／Ｏ領域が配置された半導体装置において、
前記パッド領域には、信号パッド、電源電圧パッド、及び接地パッドが配置され、
前記それぞれのパッドの下方に設けられ層間膜を挟んで複数の電源電圧配線と複数の接地配線とを交互に積層した電源間容量と、
前記電源間容量の下方の半導体基板内に保護素子または前記Ｉ／Ｏ領域の一部となる入出力素子が形成され、
前記Ｉ／Ｏ領域の電源電圧配線と接地配線は前記内部領域を取り囲むように枠状に配置された金属配線を用いて形成されることを特徴とする半導体装置。 - 複数の配線層からなる多層配線構造を有し、表面中央部の内部領域の周囲にパッド領域が配置された半導体装置において、
前記パッド領域の下方に、層間膜を挟んで複数の電源電圧配線と複数の接地配線とを交互に積層して容量を形成し、前記複数の電源電圧配線と複数の接地配線は、いずれも櫛歯型に形成され同一平面上で互いの歯部が交互に入り込むように配置されている電源間容量と、
前記電源間容量の下方の半導体基板内に保護素子または前記Ｉ／Ｏ領域の一部となる入出力素子が形成され、
前記Ｉ／Ｏ領域の電源電圧配線と接地配線は前記内部領域を取り囲むように枠状に配置された金属配線を用いて形成されることを特徴とする半導体装置。
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