JP2001284537A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 新たなスペースを割くことなく電源間容量を
形成することで、パッドを増やすことなく電源線のノイ
ズ耐性や高周波特性を向上させることができる半導体装
置およびその製造方法を提供する。 【解決手段】 複数の配線層からなる多層配線構造を有
し、表面中央部の内部領域１１の周囲にパッド領域１３
が配置された半導体装置において、パッド領域１３の下
方に、電源間容量１９や保護素子３１やＩ／Ｏ領域１２
を形成する入出力素子等の各種素子を形成した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、多層配線構造を有し電源
間容量（バイパスコンデンサ）が設けられる半導体装置
およびその製造方法に関する。
【０００２】
【従来の技術】従来、複数の配線層からなる多層配線構
造を有し、表面中央部の内部領域の周囲にパッド領域が
配置された半導体装置であるＬＳＩ（ｌａｒｇｅ ｓｃ
ａｌｅｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップ
が知られている。
【０００３】図１７は、従来のＬＳＩチップを概念的に
示し、（ａ）は平面説明図、（ｂ）は（ａ）のＭ部を拡
大した平面説明図である。図１７に示すように、ＬＳＩ
チップ１は、表面中央部に位置する内部領域２と、内部
領域２の周囲に位置する入出力（ｉｎｐｕｔ／ｏｕｔｐ
ｕｔ：Ｉ／Ｏ）領域３及びパッド領域４を有している。
【０００４】Ｉ／Ｏ領域３には、複数のＩ／Ｏ端子５が
内部領域２を取り囲むように枠状に配置され、パッド領
域４には、複数のパッド（パッドメタル）６がＩ／Ｏ領
域３を取り囲むように枠状に配置されている。また、Ｉ
／Ｏ領域３には、内部領域２を取り囲む枠状に電源電圧
（ＶＤＤ）配線７が設けられ、このＶＤＤ配線７を取り
囲む枠状に接地（ＧＮＤ）配線８が設けられている
（（ａ）参照）。
【０００５】なお、パッド領域４のパッド６の下には、
配線層が設けられていない。これは、組み立てにおける
ボンディング時、パッドに物理的な圧力が加わって破損
するおそれがあるため、パッド６の下にはなにも置かな
いようにしているからである。
【０００６】各パッド６は、それぞれビア（ｖｉａ ｃ
ｏｎｔａｃｔ）９を介して、Ｉ／Ｏ端子５、ＶＤＤ配線
７及びＧＮＤ配線８に接続されており、接続対象によ
り、Ｉ／Ｏ端子５に接続された信号（Ｓｉｇｎａｌ）パ
ッド６ａ、ＶＤＤ配線７に接続されたＶＤＤパッド６
ｂ、ＧＮＤ配線８に接続されたＧＮＤパッド６ｃとなる
（（ｂ）参照）。
【０００７】これらＶＤＤ配線７及びＧＮＤ配線８は、
Ｉ／Ｏ領域３において積層された複数の金属配線層から
なり、Ｉ／Ｏ領域に作り込まれたトランジスタへの電源
供給を考慮して、Ｉ／ＯバッファのＰチャネル領域、Ｎ
チャネル領域のほぼ真上にそれぞれ個別に形成されてい
る。
【０００８】
【発明が解決しようとする課題】しかしながら、ＶＤＤ
配線７及びＧＮＤ配線８は、電源ラインのノイズを抑制
し電圧を安定化するための電源間容量（バイパスコンデ
ンサ）を設けることを考慮した構造にはなっていない。
このため、同時動作等のノイズに対する耐性を考慮し高
速動作を保証するためには、膨大な数の電源パッド（Ｖ
ＤＤパッド６ｂ）及び接地パッド（ＧＮＤパッド６ｃ）
を設ける必要がある。
【０００９】これは、チップにおける微細化や動作速度
の高速化が進み、従来の電源構造では、チップ内のノイ
ズ耐性や高周波特性を許容範囲内に保証するのが困難に
なって来ているためである。微細化が進むことにより、
従来構造によってチップ内電源のインピーダンスを下げ
るのは困難になることから、高速化に対応するためには
電源パッド及び接地パッドの追加が避けられない。
【００１０】また、電源間容量は、基板上のチップの周
辺に実装されるケースが多いが、基板上に実装される電
源間容量は、基板実装密度の向上を図る場合の妨げとな
ってしまう。
【００１１】この発明の目的は、新たなスペースを割く
ことなく電源間容量を形成することで、パッドを増やす
ことなく電源線のノイズ耐性や高周波特性を向上させる
ことができる半導体装置およびその製造方法を提供する
ことである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係る半導体装置は、複数の配線層からな
る多層配線構造を有し、表面中央部の内部領域の周囲に
パッド領域が配置された半導体装置において、前記パッ
ド領域の下方に素子を形成したことを特徴としている。
【００１３】上記構成を有することにより、複数の配線
層からなる多層配線構造を有し、表面中央部の内部領域
の周囲にパッド領域が配置された半導体装置において、
パッド領域の下方に素子が形成される。これにより、新
たなスペースを割くことなく、素子として例えば電源間
容量を形成することができ、電源間容量を形成すること
で、パッドを増やすことなく電源線のノイズ耐性や高周
波特性を向上させることができることができる。
【００１４】また、この発明に係る半導体装置の製造方
法により、上記半導体装置を製造することができる。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
【００１６】図１は、この発明の第１の実施の形態に係
る半導体装置を概念的に示しており、（ａ）は平面説明
図、（ｂ）は（ａ）のＡ部を拡大した平面説明図であ
る。図２は、図１（ｂ）の一部を断面で示し、（ａ）は
Ｂ−Ｂ線に沿う断面図、（ｂ）はＣ−Ｃ線に沿う断面図
である。
【００１７】図１に示すように、半導体装置であるＬＳ
Ｉチップ１０は、複数の配線層からなる多層配線構造を
有し、表面中央部に位置する内部領域１１と、内部領域
１１の周囲に位置するＩ／Ｏ領域１２及びパッド領域１
３を有している。
【００１８】Ｉ／Ｏ領域１２には、複数のＩ／Ｏ端子１
４が内部領域１１を取り囲むように枠状に配置され、パ
ッド領域１３には、複数のパッド（パッドメタル）１５
がＩ／Ｏ領域１２を取り囲むように枠状に配置されてい
る。
【００１９】また、Ｉ／Ｏ領域１２には、内部領域１１
を取り囲む枠状にＶＤＤ配線１６が設けられ、このＶＤ
Ｄ配線１６を取り囲む枠状にＧＮＤ配線１７が設けられ
ている（（ａ）参照）。更に、パッド領域１３にも、内
部領域１１を取り囲む枠状にＶＤＤ配線１６が設けら
れ、このＶＤＤ配線１６を取り囲む枠状にＧＮＤ配線１
７が設けられている（（ａ）参照）。
【００２０】各パッド１５は、それぞれビア（ｖｉａ
ｃｏｎｔａｃｔ）１８を介して、Ｉ／Ｏ端子１４、ＶＤ
Ｄ配線１６及びＧＮＤ配線１７に接続されており、接続
対象により、Ｉ／Ｏ端子１４に接続された信号（Ｓｉｇ
ｎａｌ）パッド１５ａ、ＶＤＤ配線１６に接続されたＶ
ＤＤパッド１５ｂ、ＧＮＤ配線１７に接続されたＧＮＤ
パッド１５ｃとなる（（ｂ）参照）。
【００２１】図２に示すように、ＶＤＤ配線１６とＧＮ
Ｄ配線１７は、Ｉ／Ｏ領域１２及びパッド領域１３にお
いて積層された複数の金属配線層により形成されてい
る。これらＶＤＤ配線１６とＧＮＤ配線１７は、交互
に、且つ、層間絶縁膜（層間膜）を介し両層を隔てた隔
層にして積層され、各ＶＤＤ配線１６同士及び各ＧＮＤ
配線１７同士が、ビア１８によりそれぞれ接続されてい
る（（ａ），（ｂ）参照）。
【００２２】パッド領域１３に配置されたＶＤＤ配線１
６とＧＮＤ配線１７は、それぞれＩ／Ｏ領域１２の周回
電源配線であるＶＤＤ配線１６とＧＮＤ配線１７に接続
される（（ｂ）参照）。
【００２３】即ち、ＶＤＤ配線１６とＧＮＤ配線１７
は、Ｉ／Ｏ領域１２に加えてパッド領域１３にも設けら
れており、チップ周辺に配置されたパッド１５の下の使
われていない金属配線層を使用して、パッド領域１３に
も、電源間容量（バイパスコンデンサ）１９を作り込ん
でいる（図１及び図２参照）。この電源間容量１９は、
上下に重なって配置されたＶＤＤ配線１６とＧＮＤ配線
１７の、重なり合った面容量成分を利用して形成され
る。
【００２４】図３は、図１に示すＬＳＩチップの製造方
法を説明する内部領域の断面説明図であり、図４は、図
１に示すＬＳＩチップの製造方法を説明するパッド下方
の断面説明図である。
【００２５】このＬＳＩチップ１０を製造する場合、図
３に示すように、パッド領域１３に電源間容量１９を作
り込むため、パッド１５下方の基板（Ｓｕｂ）２０上
に、層間絶縁膜を介して例えば７層の金属配線層Ｍ０〜
Ｍ６を形成する。
【００２６】即ち、このパッド領域１３には、パッド１
５を加えて合計８層の金属配線層Ｍ０〜Ｍ７が形成され
るが、この配線総数は、図４に示すように、内部領域１
１に形成される配線部２１を構成する、基板２０上のト
ランジスタ（Ｔｒ）部２２上部に配置される金属配線層
Ｍ０〜Ｍ７の層数と、同数となる。
【００２７】トランジスタ部２２は、Ｎ−ウェル２２ａ
に形成されたＰチャネルトランジスタ（ＰｃｈＴｒ）
と、Ｐ−ウェル２２ｂに形成されたＮチャネルトランジ
スタ（ＮｃｈＴｒ）を有している。
【００２８】従って、ＬＳＩチップ１０の製造時、内部
領域１１とパッド領域１３の金属配線層Ｍ０〜Ｍ７（図
３及び図４参照）を同時に形成することができ、パッド
領域１３の金属配線層Ｍ０〜Ｍ７のみを、単独で形成す
る必要がない。この結果、パッド領域１３に電源間容量
１９を作り込むために製造工程数が増加することがない
ので、パッド領域１３に電源間容量１９を作り込んだと
しても、デバイス等の内部回路を作る場合に必要な製造
工程の総数以内に納めることができる。
【００２９】このように、この発明に係るＬＳＩチップ
１０は、今までデッドスペースとなっていたパッド領域
１３を利用して電源間容量を形成したので、チップ上に
電源間容量を形成するための新たなスペースを割くこと
なく、電源線のノイズ耐性や高周波特性を向上させるこ
とができる。
【００３０】また、上記構造からなる電源間容量は、電
源線としての機能も有しているため電源補強の効果もあ
り、エレクトロマイグレーションやＩＲドロップに対す
る耐性も向上させることができる。
【００３１】従って、従来のように電源パッドや接地パ
ッドを増やす必要がないので、追加するパッド数を減ら
すことができる。
【００３２】一般的に、電源間容量は、基板上のチップ
の周辺に実装されるが、少なくともその一部をチップ内
に作り込むことにより、基板実装密度の向上が期待でき
る。これは、パッド領域１３のデッドスペースを利用し
て、電源線そのものを形成することにより、電源間容量
を作り込んでいるためである。
【００３３】図５は、この発明の第２の実施の形態に係
る半導体装置を概念的に示す平面説明図である。図６
は、図５の一部を断面で示し、（ａ）はＤ−Ｄ線に沿う
断面図、（ｂ）はＥ−Ｅ線に沿う断面図、（ｃ）はＦ−
Ｆ線に沿う断面図である。
【００３４】図５及び図６に示すように、ＬＳＩチップ
２５は、パッド領域１３に配置されたＶＤＤ配線１６と
ＧＮＤ配線１７に代えて、同一平面上で互いの歯部が交
互に入り込んだ櫛歯型のＶＤＤ配線２６とＧＮＤ配線２
７を有している。その他の構成及び作用は、ＬＳＩチッ
プ１０と同様である。
【００３５】Ｉ／Ｏ領域１２及びパッド領域１３におい
て交互に且つ隔層にして積層された複数の金属配線層で
ある、ＶＤＤ配線２６とＧＮＤ配線２７は、共に櫛歯状
に形成され、同一平面上で互いの歯部を交互に入り込ま
せた状態（図５参照）に配置されている（図６（ａ），
（ｂ），（ｃ）参照）。
【００３６】このパッド領域１３に配置されたＶＤＤ配
線２６は、ＶＤＤ配線接続部２８を介して、Ｉ／Ｏ領域
１２の周回電源配線であるＶＤＤ配線２６に接続され
（図６（ｂ）参照）、同様に、ＧＮＤ配線２７は、ＧＮ
Ｄ配線連結部２９を介して、Ｉ／Ｏ領域１２の周回電源
配線であるＧＮＤ配線２７に接続される（図６（ｃ）参
照）。
【００３７】このように、ＶＤＤ配線２６とＧＮＤ配線
２７は、Ｉ／Ｏ領域１２に加えてパッド領域１３にも設
けられており、チップ周辺に配置されたパッド１５の下
の使われていない金属配線層を使用して、パッド領域１
３にも電源間容量１９を作り込むことができる。
【００３８】この実施の形態によれば、櫛歯状に並んだ
ＶＤＤ配線２６とＧＮＤ配線２７との間の横方向（側
面）に形成された容量成分も利用できるので、更に容量
値を大きくできる。
【００３９】図７は、この発明の第３の実施の形態に係
る半導体装置を概念的に示し、（ａ）は平面説明図、
（ｂ）は（ａ）の部分回路図である。図８は、図７
（ａ）のＧ−Ｇ線に沿う断面図である。図９は、図８の
一部を示し、（ａ）は図８のＨ部平面説明図、（ｂ）は
図８のＩ部平面説明図である。
【００４０】図７に示すように、ＬＳＩチップ３０に
は、パッド領域１３の信号パッド１５ａの下に、電源間
容量１９（図８参照）と共に、例えばダイオード等の保
護素子３１が形成されている。その他の構成及び作用
は、ＬＳＩチップ１０と同様である。
【００４１】図８に示すように、信号パッド１５ａの下
方には、交互に且つ隔層にして積層されたＶＤＤ配線１
６とＧＮＤ配線１７により、電源間容量１９が形成さ
れ、この電源間容量１９の下方には、素子構成部３２の
上に隔層にして積層された、信号配線３３と、ＶＤＤ配
線１６、ＧＮＤ配線１７及び信号配線３３とを有する、
保護素子３１が作り込まれている。
【００４２】基板２０上に形成された、素子構成部３２
のＮ−ウェル３２ａ及びＰ−ウェル３２ｂと、層間絶縁
膜を介してその上層に配置されたＶＤＤ配線１６、ＧＮ
Ｄ配線１７及び信号配線３３とは、それぞれ対応する部
分がビア１８を介して接続されている。
【００４３】即ち、図９（ａ），（ｂ）に示すように、
Ｎ−ウェル３２ａのＮ+ 領域がＶＤＤ配線１６を介して
ＶＤＤに、Ｐ+ 領域が信号配線３３を介して信号パッド
１５ａに、Ｐ−ウェル３２ｂのＮ+ 領域が信号配線３３
を介して信号パッド１５ａに、Ｐ+ 領域がＧＮＤ配線１
７を介してＶＤＤに、それぞれ接続されている。
【００４４】このように、パッド領域１３のパッド１５
の下には、電源間容量１９に加えて、保護素子３１も作
り込むことができる。
【００４５】図１０は、この発明の第４の実施の形態に
係る半導体装置を概念的に示す平面説明図であり、図１
１は、図１０のＪ−Ｊ線に沿う断面図である。
【００４６】図１０及び図１１に示すように、ＬＳＩチ
ップ３５には、パッド領域１３の信号パッド１５ａの下
に、電源間容量１９と共に、Ｉ／Ｏ領域１２を拡大して
形成している（図１０参照）。その他の構成及び作用
は、ＬＳＩチップ１０と同様である。
【００４７】信号パッド１５ａの下方には、交互に且つ
隔層にして積層されたＶＤＤ配線１６とＧＮＤ配線１７
により、電源間容量１９が形成され、この電源間容量１
９の下方には、素子構成部３６の上に隔層にして積層さ
れた、信号配線３３と、ＶＤＤ配線１６、ＧＮＤ配線１
７及び信号配線３３とを有する、入出力素子からなるＩ
／Ｏ領域１２が形成されている（図１１参照）。
【００４８】素子構成部３６は、Ｎ−ウェル２２ａのＰ
+ 領域が、ＶＤＤ配線１６を介してＶＤＤに、また信号
配線３３を介して信号パッド１５ａに、Ｐ−ウェル２２
ｂのＮ+ 領域が、信号配線３３を介して信号パッド１５
ａに、またＧＮＤ配線１７を介してＶＤＤに、それぞれ
接続されている。
【００４９】このように、パッド領域１３のパッド１５
の下には、電源間容量１９に加えてＩ／Ｏ領域１２も作
り込むことができ、信号パッド１５ａの下までＩ／Ｏ領
域１２を拡大することができる。
【００５０】図１２は、この発明の第５の実施の形態に
係る半導体装置を概念的に示す平面説明図である。図１
２に示すように、ＬＳＩチップ４０には、パッド領域１
３の信号パッド１５ａの下に、電源間容量１９と共に、
例えばダイオード等の保護素子３１を設け、更にＩ／Ｏ
領域１２を拡大して形成している。このＬＳＩチップ４
０は、第３の実施の形態（図７〜図９参照）と第４の実
施の形態（図１０及び図１１参照）を組み合わせたもの
であり、その他の構成及び作用は、ＬＳＩチップ１０と
同様である。
【００５１】図１３は、この発明の第６の実施の形態に
係る半導体装置を概念的に示す平面説明図であり、図１
４は、図１３のＫ−Ｋ線に沿う断面図である。
【００５２】図１３及び図１４に示すように、ＬＳＩチ
ップ４５には、パッド領域１３の信号パッド１５ａの下
に、電源間容量１９を設けず、例えばダイオード等の保
護素子３１のみを単体で形成している。その他の構成及
び作用は、ＬＳＩチップ１０と同様である。
【００５３】信号パッド１５ａの下方には、複数の信号
配線３３が層間絶縁膜を介し隔層にして積層されてお
り、各信号配線３３は、ビア１８により接続されている
（図１４参照）。保護素子３１の構成は、信号パッド１
５ａに、信号配線３３に接続するビア１８を設けた（図
１３参照）他は、第３の実施の形態の場合（図８参照）
と同様である。
【００５４】図１５は、この発明の第７の実施の形態に
係る半導体装置を概念的に示す平面説明図であり、図１
６は、図１５のＬ−Ｌ線に沿う断面図である。
【００５５】図１５及び図１６に示すように、ＬＳＩチ
ップ５０には、パッド領域１３の信号パッド１５ａの下
に、電源間容量１９を設けず、Ｉ／Ｏ領域１２のみを拡
大して形成している。その他の構成及び作用は、ＬＳＩ
チップ１０と同様である。
【００５６】信号パッド１５ａの下方には、複数の信号
配線３３が層間絶縁膜を介し隔層にして積層されてお
り、各信号配線３３はビア１８により接続されている
（図１６参照）。Ｉ／Ｏ領域１２の構成は、信号パッド
１５ａに、信号配線３３に接続するビア１８を設けた
（図１５参照）他は、第４の実施の形態の場合（図１０
及び図１１参照）と同様である。
【００５７】このように、この発明によれば、例えばパ
ッド１５の直下等のパッド領域１３の下の空いている領
域を使って、電源間容量１９や保護素子３１やＩ／Ｏ領
域１２を形成する入出力素子等の各種素子を作り込むこ
とができる。
【００５８】これにより、従来、破壊等のおそれから使
用できなかったパッド下方の下地部分を、有効に使うこ
とが可能となった。それも、製造工程を増加させずに作
り込むことができる。この場合、圧着方法により接続組
立てを行うパッケージ方法、例えば、フリップチップ法
等を用いることが有効である。
【００５９】なお、上記実施の形態では、パッド領域１
３を、信号パッド１５ａ、ＶＤＤパッド１５ｂ或いはＧ
ＮＤパッド１５ｃのいずれかのパッドが設けられた領域
としたが、これらに加えて、接続対象のない空きパッド
が設けられた領域でもよい。
【００６０】更に、上記実施の形態では、電源間容量を
一種類としたが、電源の種類毎に複数種類設けたり、電
源線のノイズの大きいＩ／Ｏ用電源にのみ設けるように
しても良い。また、電源間容量のレイアウトは、閉ルー
プ状とするだけではなく、一部が切断されたレイアウト
としても良い。
【００６１】
【発明の効果】以上説明したように、この発明によれ
ば、複数の配線層からなる多層配線構造を有し、表面中
央部の内部領域の周囲にパッド領域が配置された半導体
装置において、パッド領域の下方に素子が形成されるの
で、新たなスペースを割くことなく、素子として例えば
電源間容量を形成することができ、電源間容量を形成す
ることで、パッドを増やすことなく電源線のノイズ耐性
や高周波特性を向上させることができる。
【００６２】また、この発明に係る半導体装置の製造方
法により、上記半導体装置を製造することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体装置
を概念的に示しており、（ａ）は平面説明図、（ｂ）は
（ａ）のＡ部を拡大した平面説明図である。
【図２】図１（ｂ）の一部を断面で示し、（ａ）はＢ−
Ｂ線に沿う断面図、（ｂ）はＣ−Ｃ線に沿う断面図であ
る。
【図３】図１に示すＬＳＩチップの製造方法を説明する
内部領域の断面説明図である。
【図４】図１に示すＬＳＩチップの製造方法を説明する
パッド下方の断面説明図である。
【図５】この発明の第２の実施の形態に係る半導体装置
を概念的に示す平面説明図である。
【図６】図５の一部を断面で示し、（ａ）はＤ−Ｄ線に
沿う断面図、（ｂ）はＥ−Ｅ線に沿う断面図、（ｃ）は
Ｆ−Ｆ線に沿う断面図である。
【図７】この発明の第３の実施の形態に係る半導体装置
を概念的に示し、（ａ）は平面説明図、（ｂ）は（ａ）
の部分回路図である。
【図８】図７（ａ）のＧ−Ｇ線に沿う断面図である。
【図９】図８の一部を示し、（ａ）は図８のＨ部平面説
明図、（ｂ）は図８のＩ部平面説明図である。
【図１０】この発明の第４の実施の形態に係る半導体装
置を概念的に示す平面説明図である。
【図１１】図１０のＪ−Ｊ線に沿う断面図である。
【図１２】この発明の第５の実施の形態に係る半導体装
置を概念的に示す平面説明図である。
【図１３】この発明の第６の実施の形態に係る半導体装
置を概念的に示す平面説明図である。
【図１４】図１３のＫ−Ｋ線に沿う断面図である。
【図１５】この発明の第７の実施の形態に係る半導体装
置を概念的に示す平面説明図である。
【図１６】図１５のＬ−Ｌ線に沿う断面図である。
【図１７】従来のＬＳＩチップを概念的に示し、（ａ）
は平面説明図、（ｂ）は（ａ）のＭ部を拡大した平面説
明図である。
【符号の説明】
１０，２５，３０，３５，４０，４５，５０ ＬＳＩチ
ップ １１ 内部領域 １２ Ｉ／Ｏ領域 １３ パッド領域 １４ Ｉ／Ｏ端子 １５ パッド １５ａ 信号パッド １５ｂ ＶＤＤパッド １５ｃ ＧＮＤパッド １６，２６ ＶＤＤ配線 １７，２７ ＧＮＤ配線 １８ ビア １９ 電源間容量 ２０ 基板 ２１ 配線部 ２２ トランジスタ部 ２２ａ，３２ａ Ｎ−ウェル ２２ｂ，３２ｂ Ｐ−ウェル ２８ ＶＤＤ配線接続部 ２９ ＧＮＤ配線連結部 ３１ 保護素子 ３２，３６ 素子構成部 ３３ 信号配線 Ｍ０〜Ｍ７ 金属配線層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】複数の配線層からなる多層配線構造を有
    し、表面中央部の内部領域の周囲にパッド領域が配置さ
    れた半導体装置において、 前記パッド領域の下方に素子を形成したことを特徴とす
    る半導体装置。
  2. 【請求項２】前記素子は、電源間容量、保護素子及び入
    出力素子の少なくとも一つからなることを特徴とする請
    求項１に記載の半導体装置。
  3. 【請求項３】前記電源間容量の下方に、前記保護素子及
    び前記入出力素子の少なくとも一つが形成されることを
    特徴とする請求項２に記載の半導体装置。
  4. 【請求項４】前記電源間容量は、前記パッド領域の下方
    に配置された金属配線を用いて形成されることを特徴と
    する請求項２または３に記載の半導体装置。
  5. 【請求項５】前記金属配線は、層間膜を挟んで積層され
    た電源電圧配線と接地配線であることを特徴とする請求
    項４に記載の半導体装置。
  6. 【請求項６】前記金属配線は、いずれも櫛歯型に形成さ
    れ同一平面上で互いの歯部が交互に入り込むように配置
    された電源電圧配線と接地配線であることを特徴とする
    請求項４に記載の半導体装置。
  7. 【請求項７】前記パッド領域は、信号パッド、電源電圧
    パッド、接地パッド、或いは空きパッドのいずれかのパ
    ッドが設けられた領域であることを特徴とする請求項１
    から６のいずれかに記載の半導体装置。
  8. 【請求項８】前記パッド領域は、前記いずれかのパッド
    のほぼ直下であることを特徴とする請求項７に記載の半
    導体装置。
  9. 【請求項９】複数の配線層からなる多層配線構造を有
    し、表面中央部の内部領域の周囲にパッド領域が配置さ
    れる半導体装置の製造方法において、 前記内部領域を形成する工程により前記パッド領域の下
    方に素子を形成し、工程総数を増加させることなく前記
    素子を形成することを特徴とする半導体装置の製造方
    法。
  10. 【請求項１０】前記素子は、電源間容量、保護素子及び
    入出力素子の少なくとも一つからなることを特徴とする
    請求項９に記載の半導体装置の製造方法。
  11. 【請求項１１】前記電源間容量は、前記パッド領域の下
    方に配置された金属配線を用いて形成されることを特徴
    とする請求項１０に記載の半導体装置の製造方法。
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