JP2021034507A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2021034507A
JP2021034507A JP2019151900A JP2019151900A JP2021034507A JP 2021034507 A JP2021034507 A JP 2021034507A JP 2019151900 A JP2019151900 A JP 2019151900A JP 2019151900 A JP2019151900 A JP 2019151900A JP 2021034507 A JP2021034507 A JP 2021034507A
Authority
JP
Japan
Prior art keywords
wiring
wirings
bonding
region
bonding pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019151900A
Other languages
English (en)
Other versions
JP7200066B2 (ja
Inventor
誠也 磯崎
Seiya Isozaki
誠也 磯崎
小林　達也
Tatsuya Kobayashi
達也 小林
浩太 神納
Kota Jinno
浩太 神納
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2019151900A priority Critical patent/JP7200066B2/ja
Priority to US16/910,225 priority patent/US11211349B2/en
Priority to CN202010782291.XA priority patent/CN112420660A/zh
Publication of JP2021034507A publication Critical patent/JP2021034507A/ja
Application granted granted Critical
Publication of JP7200066B2 publication Critical patent/JP7200066B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/43—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48499—Material of the auxiliary connecting means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/8501—Cleaning, e.g. oxide removal step, desmearing
    • H01L2224/85012—Mechanical cleaning, e.g. abrasion using hydro blasting, brushes, ultrasonic cleaning, dry ice blasting, gas-flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H01L2224/85207—Thermosonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、第１配線層に形成される複数のボンディングパッドＰＤと、第１配線層の１つ下の層に設けられた配線層ＣＬ２に形成され、電源電位が供給される複数の配線ＣＷ１と、配線層ＣＬ２に形成され、基準電位が供給される配線ＣＷ２と、を有する。透視平面視において、複数の配線ＣＷ１のそれぞれは、互いに隣り合い、かつ、ボンディングパッドＰＤ１のボンディング領域ＰＤｒ１と重なる位置に配置されている。配線ＣＷ２は、配線層ＣＬ２のうち、ボンディングパッドＰＤ１とボンディングパッドＰＤ２との間の領域Ｒ１と重なる位置に、複数の配線ＣＷ１のいずれかに沿って延びるように配置されている。複数の配線ＣＷ１のそれぞれの幅Ｗ１は、配線ＣＷ２の幅Ｗ２より狭い。【選択図】図５

Description

本発明は、半導体装置に関し、例えば、電源電位の供給経路および基準電位の供給経路を含む複数のボンディングパッドを備える半導体装置に適用して有効な技術に関する。
特許文献１（特開２００９−１７０７６３号公報）、特許文献２（特開２０１３−２０６９０５号公報）、および特許文献３（国際公開第２０１７／１４５２５６号）には、ボンディングパッドの直下に複数の配線が設けられた半導体装置が記載されている。
特開２００９−１７０７６３号公報 特開２０１３−２０６９０５号公報 国際公開第２０１７／１４５２５６号
近年、半導体装置の高性能化に伴って、半導体装置が備える回路は、様々な電気信号の伝送を行う。また、電気信号の伝送速度の高速化、あるいは半導体装置が備える回路による処理の高速化に伴って、上記回路の消費電力は増大する。このような半導体装置において、基準電位の供給経路は、様々な機能を果たす。基準電位の供給経路は、例えば、種々の配線経路中に含まれるノイズ成分を低減する経路（すなわち、信号伝送経路のリターンパス）として、あるいは、半導体装置の内部または外部からの電磁気的なノイズの伝搬を抑制する電磁シールドとして機能する場合がある。上に例示したような基準電位の供給経路が果たす機能を向上させるため、基準電位の供給経路のインピーダンスを低減することが望ましい。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、第１配線層に形成される複数のボンディングパッドと、上記第１配線層の１つ下の層に設けられた第２配線層に形成され、電源電位が供給される複数の第１配線と、上記第２配線層に形成され、基準電位が供給される第２配線と、を有する。透視平面視において、上記複数の第１配線のそれぞれは、互いに隣り合い、かつ、第１ボンディングパッドのボンディング領域と重なる位置に配置されている。上記第２配線は、上記第２配線層のうち、上記第１ボンディングパッドと第２ボンディングパッドとの間の第１領域と重なる位置に、上記複数の第１配線のいずれかに沿って延びるように配置されている。上記複数の第１配線のそれぞれの幅は、上記第２配線の幅より狭い。
上記一実施の形態によれば、電子装置の性能を向上させることができる。
一実施の形態である半導体パッケージの上面図である。 図１のＡ−Ａ線に沿った断面図である。 図２に示す半導体チップを表面側から視た平面図である。 図３に示すＡ部の拡大平面図である。 図４に示すボンディングパッドと下層の配線層に形成された配線との位置関係を示す透視平面図である。 図４のＡ−Ａ線に沿った拡大断面図である。 図５に示す配線層の１つ下層の配線層を示す透視平面図である。 図４のＢ−Ｂ線に沿った拡大断面図である。 図４のＣ−Ｃ線に沿った拡大断面図である。 図３のＢ部の拡大平面において、図５に対応する配線層における配線レイアウトの一例を示す透視拡大平面図である。 図１０に示す配線層の１つ下層の配線層を示す透視平面図である。 一実施の形態である半導体パッケージの組み立てフローを示す説明図である。 図４に示すボンディング領域にワイヤを接合した状態を示す拡大平面図である。 図１３のＡ−Ａ線に沿った拡大断面図である。 図１０に対する変形例を示す拡大平面図である。 図５に対する変形例を示す拡大平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金、あるいはその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金メッキ、Ｃｕ層、ニッケル・メッキ等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。また、以下の説明において、ある値と他の値とが「同じ」、あるいは「同一」と記載する場合があるが、「同じ」または「同一」の意味は、厳密に全く同じである場合の他、実質的に同等と見做せる範囲内において誤差がある場合も含む。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチング、あるいはドットパターンを付すことがある。
本願において、半導体基板と、上記半導体基板上に積層された複数の配線層と、を有し、上記複数の配線層のうちの最上層にボンディングパッドが形成されたものを「半導体チップ」と呼ぶ。また、半導体チップが、配線基板あるいはリードフレームなどの基材に搭載され、上記ボンディングパッドが上記基材の外部端子と電気的に接続された構造物を、「半導体パッケージ」と呼ぶ。また、半導体チップおよび半導体パッケージの総称として「半導体装置」と呼ぶ。したがって、「半導体装置」と記載した場合には、半導体チップである場合もあるし、半導体パッケージである場合もある。
また、「ボンディングパッド」は、半導体チップの外部端子であり、例えばワイヤ、あるいはバンプ電極などの導電性部材を接合可能な部位である。ボンディングパッドのうち、最上層の配線層を覆う絶縁膜から露出する露出面において、上記したワイヤ、あるいはバンプ電極などの導電性部材を接合する予定領域のことを「ボンディング領域」と呼ぶ。したがって、「ボンディング領域」には、実際に上記導電性部材が接合された後の接合面の他、接合する際の機械的な精度などの影響により、接合される可能性がある部分を含む。
＜半導体パッケージ＞
まず、本実施の形態の半導体パッケージＰＫＧ１の構成例について、図１〜図３を用いて説明する。図１は本実施の形態の半導体パッケージの上面図である。また、図２は、図１のＡ−Ａ線に沿った断面図である。
以下では、半導体パッケージの構成例として、半導体チップの表面において露出するボンディングパッドに金属線であるワイヤが接続され、半導体チップの周囲に配置されたリードとボンディングパッドとがワイヤを介して接続された、リードフレーム型の半導体パッケージを取り上げて説明する。ただし、以下で説明する半導体チップをパッケージ化する態様には、種々の変形例がある。例えば、半導体チップがリードフレームではなく、配線基板に搭載される場合がある。また例えば、半導体チップのボンディングパッドが配線基板と対向するように配線基板上に搭載され、ボンディングパッドは、バンプ電極を介して配線基板と電気的に接続される場合がある。
図１〜図３に示すように、半導体パッケージＰＫＧ１は、半導体チップＣＰ（図２、図３参照）と、半導体チップＣＰの周囲に配置される外部端子である複数のリード（端子、外部端子）ＬＤと、半導体チップＣＰと複数のリードＬＤを電気的に接続する導電性部材である複数のワイヤＢＷ（図２参照）と、を有している。また、半導体チップＣＰ、および複数のワイヤＢＷは、封止体（樹脂体）ＭＲに封止されている。また、複数のリードＬＤのそれぞれのインナリード部ＩＬＤ（図２参照）は封止体ＭＲに封止され、かつ複数のリードＬＤのそれぞれのアウタリード部ＯＬＤは、封止体ＭＲから露出している。
図１に示すように、半導体パッケージＰＫＧ１が備える封止体ＭＲの平面形状は四角形から成る。封止体ＭＲは上面ＭＲｔと、上面ＭＲｔとは反対側の下面（裏面、被実装面）ＭＲｂ（図２参照）と、上面ＭＲｔと下面ＭＲｂとの間に位置する複数の（図１では４つの）側面ＭＲｓとを有している。
また、半導体パッケージＰＫＧ１では、平面形状が四角形からなる封止体ＭＲの四つの辺のそれぞれに沿って、複数のリードＬＤが配置されている。複数のリードＬＤは、金属から成り、本実施の形態では、例えば銅（Ｃｕ）を主成分とする金属部材である。本実施の形態のように、封止体ＭＲの四つの辺のそれぞれに沿って複数のリードＬＤが配列されている半導体パッケージは、ＱＦＰ（Quad Flat Package）と呼ばれる。また、図示は省略するが、封止体ＭＲが備える四つの辺のうち、互いに反対側に位置する二辺に沿って複数のリードＬＤが配列され、他の二辺にリードＬＤが配列されていない半導体パッケージはＳＯＰ（Small Outline Package）と呼ばれる。本実施の形態では、ＱＦＰである半導体パッケージＰＫＧ１に適用した実施態様を例示的に取り上げているが、上記したように種々の変形例がある。
図２に示すように、複数のリードＬＤのアウタリード部ＯＬＤは、封止体ＭＲの側面ＭＲｓにおいて、封止体ＭＲの外側に向かって突出している。ＱＦＰやＳＯＰの場合、アウタリード部ＯＬＤが封止体ＭＲの側面ＭＲｓから突出し、実装面側に向かって曲がった形状になっている。なお、図示は省略するが、半導体パッケージＰＫＧ１に対する変形例として、複数のリードＬＤのそれぞれが、封止体ＭＲの下面ＭＲｂにおいて露出する、所謂、ノンリードタイプの半導体パッケージもある。
封止体ＭＲの内部には半導体チップＣＰが封止されている。半導体チップＣＰは、表面（上面、主面）ＣＰｔ、表面ＣＰｔの反対側の裏面ＣＰｂ（図２参照）、および半導体チップＣＰの厚さ方向の断面視において、表面ＣＰｔと裏面ＣＰｂの間に位置する側面を有している。半導体チップＣＰの表面ＣＰｔには、表面ＣＰｔの外縁を構成する４つの辺のそれぞれに沿って複数のボンディングパッドＰＤがそれぞれ２列で設けられている。また、半導体チップＣＰ（詳しくは、半導体基板）は、例えばシリコン（Ｓｉ）から成る。図示は省略するが、半導体チップＣＰの主面（詳しくは、半導体チップＣＰの半導体基板の上面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。そして、複数のボンディングパッドＰＤは、半導体チップＣＰの内部（詳しくは、表面ＣＰｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この半導体素子と電気的に接続されている。つまり、複数のボンディングパッドＰＤは、半導体チップＣＰに形成された回路と、電気的に接続されている。
また、半導体チップＣＰの表面ＣＰｔには、半導体チップＣＰの基板および配線を覆う絶縁膜が形成されており、複数のボンディングパッドＰＤのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、このボンディングパッドＰＤは金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
半導体チップＣＰはチップ搭載部であるダイパッドＤＰに搭載されている。半導体パッケージＰＫＧ１の場合、封止体ＭＲの内部にダイパッド（チップ搭載部）ＤＰが配置され、半導体チップＣＰは、ダイパッドＤＰの上面（表面、主面、チップ搭載面）ＤＰｔ上に搭載されている。
また、図２に示すように半導体チップＣＰは、裏面ＣＰｂがダイパッドＤＰの上面ＤＰｔと対向した状態で、ダイボンド材（接着材）ＤＢを介してダイパッドＤＰ上に搭載されている。つまり、複数のボンディングパッドＰＤが形成された表面（主面）ＣＰｔの反対面（裏面ＣＰｂ）をチップ搭載面（上面ＤＰｔ）と対向させる、所謂、フェイスアップ実装方式により搭載されている。このダイボンド材ＤＢは、半導体チップＣＰをダイボンディングする際の接着材であって、例えば、エポキシ系の熱硬化性樹脂、あるいは、このエポキシ系の熱硬化性樹脂に複数の導電性粒子（例えば銀粒子）が含有した導電性の樹脂接着材、あるいは、半田材である。
半導体チップＣＰの周囲（言い換えれば、ダイパッドＤＰの周囲）には、複数のリードＬＤが配置されている。半導体チップＣＰの表面ＣＰｔにおいて露出する複数のボンディングパッド（電極）ＰＤは、封止体ＭＲの内部に位置する複数のリードＬＤのインナリード部ＩＬＤと、複数のワイヤ（導電性部材）ＢＷを介してそれぞれ電気的に接続されている。ワイヤＢＷの一方の端部は、ボンディングパッドＰＤに接合され、他方の端部は、インナリード部ＩＬＤの一部分（ボンディング領域）に接合されている。
＜半導体チップ＞
次に、図２に示す半導体チップＣＰの詳細について説明する。図３は、図２に示す半導体チップを表面側から視た平面図である。図４は、図３に示すＡ部の拡大平面図である。図５は、図４に示すボンディングパッドと下層の配線層に形成された配線との位置関係を示す透視平面図である。図６は、図４のＡ−Ａ線に沿った拡大断面図である。図７は、図５に示す配線層の１つ下層の配線層を示す透視平面図である。図８は、図４のＢ−Ｂ線に沿った拡大断面図、図９は図４のＣ−Ｃ線に沿った拡大断面図である。図５は、図６に示す配線層ＣＬ２の平面図であるが、配線層ＣＬ２に形成される配線と、ボンディングパッドＰＤおよびボンディング領域ＰＤｒ１との平面的な位置関係を明示するため、これらの輪郭を点線で示している。図７は、図６に示す配線層ＣＬ３の平面図であるが、配線層ＣＬ３に形成される配線と、配線層ＣＬ２に形成される配線との平面的な位置関係を明示するため、配線層ＣＬ２に形成される配線の輪郭を点線で示している。図８および図９では、図６に示す複数の配線層ＣＬのうち、配線層ＣＬ１〜ＣＬ３の各層を示し、配線層ＣＬ４〜ＣＬ１０の各層は図示を省略している。
半導体チップＣＰは、半導体基板ＳＳ（図６参照）と、半導体基板ＳＳの主面ＳＳｔ（図６参照）上に積層される複数の配線層ＣＬと、最上層の配線層ＣＬ１（図６参照）を覆う絶縁膜ＰＶと、配線層ＣＬ１に形成される複数のボンディングパッドＰＤと、を有する。
半導体基板ＳＳの主面ＳＳｔ（図６参照）は、平面視において四角形を成し、Ｘ方向（図３参照）に延びる辺ＣＰｓ１（図３参照）、Ｘ方向とは交差（直交）するＹ方向に沿って延びる辺ＣＰｓ２（図３参照）、辺ＣＰｓ１の反対側に位置する辺ＣＰｓ３（図３参照）、および辺ＣＰｓ２の反対側に位置する辺ＣＰｓ４（図３参照）を備えている。半導体基板ＳＳの主面ＳＳｔ（図６参照）は、複数の半導体素子Ｑ１（図６参照）が形成される半導体素子形成面である。半導体基板ＳＳは、半導体チップＣＰの基材であって、例えば、シリコン（Ｓｉ）を主要な成分として構成されている。
また、図６に示すように、半導体基板ＳＳの主面ＳＳｔ上には、複数の配線層ＣＬが積層されている。複数の配線層ＣＬは、図６に示すように、ファイン層ＦＮＬと、このファイン層ＦＮＬ上に形成されたグローバル層ＧＢＬと、を有する。図６に示すように、グローバル層ＧＢＬは、配線層ＣＬ２、ＣＬ３を有する。また、図６に示すように、ファイン層ＦＮＬは、配線層ＣＬ４、ＣＬ５、ＣＬ６、ＣＬ７、ＣＬ８、ＣＬ９、ＣＬ１０を有する。ここで、グローバル層ＧＢＬを構成する配線層ＣＬ２、ＣＬ３に形成された各配線の厚さは、ファイン層ＦＮＬを構成する配線層ＣＬ４、ＣＬ５、ＣＬ６、ＣＬ７、ＣＬ８、ＣＬ９、ＣＬ１０に形成された各配線の厚さよりも大きい。また、グローバル層ＧＢＬを構成する配線層ＣＬ２、ＣＬ３に形成された各配線の幅（太さ）は、ファイン層ＦＮＬを構成する配線層ＣＬ４、ＣＬ５、ＣＬ６、ＣＬ７、ＣＬ８、ＣＬ９、ＣＬ１０に形成された各配線の幅（太さ）よりも大きい。複数の配線層ＣＬのうち、最上層の配線層ＣＬ１には、複数のボンディングパッドＰＤが形成されている。複数のボンディングパッドＰＤのそれぞれは、複数の配線層ＣＬに形成された導体パターンＣＷＰを介して半導体基板ＳＳの主面ＳＳｔに形成された半導体素子（例えば、図６に半導体素子Ｑ１）と電気的に接続されている。
複数の配線層ＣＬのそれぞれには、複数の導体パターン（配線パターン）ＣＷＰが形成されている。複数の導体パターンＣＷＰの間には、絶縁層ＣＩＬが介在する。導体パターンＣＷＰは、絶縁層ＣＩＬに形成された開口部内に埋め込まれている。互いに隣り合う複数の導体パターンＣＷＰは、絶縁層ＣＩＬにより絶縁される。すなわち、複数の配線層ＣＬに形成された各絶縁層ＣＩＬは、各配線層に形成された複数の導体パターンＣＷＰを互いに絶縁する絶縁材料として機能する。なお、本実施の形態では、この絶縁層ＣＩＬは、例えば、酸化シリコンから成る無機膜である。また、各配線層ＣＬの導体パターンＣＷＰは、その導体パターンＣＷＰが形成される配線層ＣＬに隣接する配線層ＣＬの導体パターンＣＷＰと電気的に接続されている。上層の配線層ＣＬに形成された導体パターンＣＷＰと、下層の配線層ＣＬに形成された導体パターンＣＷＰとは、ビアＣＶＷを介して電気的に接続されている。
複数の配線層ＣＬのうち、最上層に配置される配線層ＣＬ１は、絶縁膜（保護膜）ＰＶに覆われている。絶縁膜ＰＶは、半導体チップＣＰの表面（上面、主面）ＣＰｔを持つ。絶縁膜ＰＶには、複数の開口部ＰＶｋが形成されている。複数のボンディングパッドＰＤの一部分は、開口部ＰＶｋにおいて、絶縁膜ＰＶから露出する。図４に示すように、本実施の形態の場合、ボンディングパッドＰＤが絶縁膜ＰＶから露出する露出面は、ボンディング領域ＰＤｒ１およびプロービング領域ＰＤｒ２を含む。ボンディング領域ＰＤｒ１は、ワイヤＢＷ（図２参照）などの導電性部材を接合する予定領域である。ワイヤＢＷなどの導電性部材は、ボンディング領域ＰＤｒ１のどこかに接合される。また、半導体基板ＳＳ（図６参照）上に形成された集積回路の導通検査を行う際には、プロービング領域ＰＤｒ２の一部分にテスト用のピンが接続される。なお、絶縁膜ＰＶは、最上層に配置される配線層ＣＬ１に形成された複数のボンディングパッドＰＤを互いに絶縁するだけでなく、半導体チップＣＰを保護する保護膜としても機能する。そのため、図６に示すように、複数の配線層ＣＬ（特に、配線層ＣＬ１）は、この絶縁膜ＰＶで覆れている。上記した絶縁層ＣＩＬとは異なる材料から成る。本実施の形態では、絶縁膜ＰＶは、例えば、酸化シリコンから成る無機膜、ポリイミドから成る有機膜、あるいは、酸化シリコンから成る無機膜とポリイミドから成る有機膜の積層膜である。
図６に示す配線層ＣＬ２〜配線層ＣＬ１０までの各配線層ＣＬに形成される導体パターンＣＷＰは、例えば銅を主成分とする金属により形成される。一方、配線層ＣＬ１に形成される複数のボンディングパッドＰＤのそれぞれは、例えばアルミニウムを主成分とする金属により形成される。
なお、図６に示す例では、ボンディングパッドＰＤのうち、開口部ＰＶｋにおいて絶縁膜ＰＶから露出する部分は、半導体チップＣＰの表面ＣＰｔの一部を構成する。ただし、図６に対する変形例として、ボンディングパッドＰＤのうち、開口部ＰＶｋにおいて絶縁膜ＰＶから露出する部分が、図示しない金属膜（例えば、オーバーパッドメタルやアンダーバンプメタルなど）に覆われている場合もある。この場合、ボンディングパッドＰＤ上に積層された金属膜は、ボンディングパッドＰＤの一部分として考える。また、上記したワイヤまたはバンプ電極は、この金属膜を介して、ボンディングパッドＰＤと電気的に接続されることになる。
図４に示す複数のボンディングパッドＰＤのそれぞれは、図３に示す辺ＣＰｓ１に沿って配列されている。なお、図３に示すように、本実施の形態の半導体チップＣＰが備える複数のボンディングパッドＰＤは、辺ＣＰｓ１、ＣＰｓ２、ＣＰｓ３、およびＣＰｓ４のそれぞれに沿って２列で配列される。図４では、相対的に辺ＣＰｓ１に近い第１列目のボンディングパッドＰＤを示している。相対的に辺ＣＰｓ１から遠い位置にある第２列目のボンディングパッドＰＤのレイアウトについては後述する。
図４に示す複数のボンディングパッドＰＤは、ボンディングパッドＰＤ１と、ボンディングパッドＰＤ２とを含む。図４に示す例では、ボンディングパッドＰＤ１は、電源電位が供給されるボンディングパッドＰＤｖ（図５参照）である。また、ボンディングパッドＰＤ２は、基準電位が供給されるボンディングパッドＰＤｇ（図５参照）である。ボンディングパッドＰＤ１とボンディングパッドＰＤ２とは、Ｘ方向において（言い換えれば図３に示す辺ＣＰｓ１に沿って）互いに隣り合うように配列される。
また、図５に示すように、配線層ＣＬ２には、Ｘ方向と交差するＹ方向に延びる複数の配線ＣＷ１、および配線ＣＷ２が形成される。図５に示す例では、配線層ＣＬ２には、Ｙ方向に延びる複数の配線ＣＷ２が形成される。複数の配線ＣＷ２のそれぞれは、配線ＣＷ１に沿って延びる。複数の配線ＣＷ１のそれぞれは、Ｘ方向において互いに隣り合うように配列される。複数の配線ＣＷ１のそれぞれには、電源電位が供給される。電源電位は、半導体チップＣＰが備える回路を駆動するための電位である。一方、複数の配線ＣＷ２には、基準電位が供給される。基準電位は、電源電位とは異なる電位であって、例えば接地電位である。
＜電源電位および基準電位の供給経路＞
半導体チップＣＰの高機能化に伴って基準電位の供給経路は、例えば、種々の配線経路中に含まれるノイズ成分を低減する経路（すなわち、信号伝送経路のリターンパス）として、あるいは、半導体装置の内部または外部からの電磁気的なノイズの伝搬を抑制する電磁シールドとして機能する。上記した機能の特性を向上させる観点から、基準電位の供給経路のインピーダンスを低減させることが好ましい。本実施の形態では、基準電位の供給経路のインピーダンスを低減し、上記に例示したような基準電位の供給経路の機能の特性強化を実現する構造について説明する。
上記したようにボンディングパッドＰＤは、図６に例示するような複数の配線層ＣＬに形成された導体パターンＣＷＰと電気的に接続される。複数の配線層ＣＬのうち、ボンディングパッドＰＤが形成される最上層の配線層ＣＬ１の１つ下層にある配線層ＣＬ２に形成される導体パターンＣＷＰに関しては、ボンディングパッドＰＤにワイヤＢＷ（図２参照）などの導電性部材が接合されることにより生じる応力を考慮して配置されている必要がある。すなわち、配線層ＣＬ２は、ボンディングパッドＰＤとの離間距離が短いので、ボンディングパッドＰＤで生じる応力の影響を受けやすい。
例えば、図５に示すボンディング領域ＰＤｒ１の直下に、通常の配線ルールに則った配線が形成されている場合を取り上げて説明する。ボンディング領域ＰＤｒ１にワイヤＢＷの先端を接合する場合、ワイヤＢＷの先端に形成されたボール部をボンディング領域ＰＤｒ１に押し付け、例えば熱および超音波を印加することにボール部とボンディングパッドＰＤとを接合する。この時、ボンディングパッドＰＤに外力が印加されるので、ボンディングパッドＰＤのうち、ボンディング領域ＰＤｒ１の直下の領域には、相対的に周囲より強い応力が伝搬する。配線層ＣＬ２において、上記したように、ボンディング領域ＰＤｒ１の直下に配線が形成されている場合、当該配線がボンディング領域ＰＤｒ１で生じた応力の影響により損傷し易い。このような応力が発生する原因は、ワイヤボンディングのみには限定されない。例えば、ボンディングパッドＰＤ上に銅ピラーと呼ばれる柱状の突起電極が形成される場合、突起電極をめっき法により形成できる。この場合、突起電極の形成時には、ボンディングパッドＰＤに大きな外力は印加されない。しかし、突起電極が形成された半導体チップを図示しない配線基板などに実装する際には、突起電極を介してボンディングパッドＰＤに強い外力が印加される。この結果、ボンディング領域ＰＤｒ１の直下の領域には、相対的に周囲より強い応力が伝搬する。
このため、ボンディングパッドＰＤのうち、少なくとも、ワイヤや突起電極などの導電性部材が接続されるボンディング領域ＰＤｒ１と重なる位置には、配線が形成されていないことが好ましいと考えられている。
しかし、本願発明者の検討によれば、図６に示す配線層ＣＬ２において、ボンディングパッドＰＤのボンディング領域ＰＤｒ１と重なる位置であっても、配線幅が狭い複数の配線が互いに隣り合うように配列されている場合には、配線の損傷を抑制できることが判った。
図５に示すように、本実施の形態の半導体チップＣＰは、絶縁膜ＰＶ（図６参照）の上面側から視た透視平面視において、複数の配線ＣＷ１のそれぞれは、互いに隣り合うように配置される。また、複数の配線ＣＷ１のそれぞれは、ボンディングパッドＰＤ１のボンディング領域ＰＤｒ１と重なる位置に、Ｘ方向に交差するＹ方向に延びるように配置される。言い換えれば、透視平面視において、ボンディングパッドＰＤ１のボンディング領域ＰＤｒ１と重なる位置（領域）には、互いに隣り合うように配列される複数の配線ＣＷ１から成る配線群ＣＷｇ１が配置される。また、図５に示す透視平面視において、配線ＣＷ２は、配線層ＣＬ２のうち、ボンディングパッドＰＤ１とボンディングパッドＰＤ２との間の領域Ｒ１と重なる位置（領域）に、複数の配線ＣＷ１のいずれかに沿って延びるように配置される。
複数の配線ＣＷ１のそれぞれの幅Ｗ１は、配線ＣＷ２の幅Ｗ２より狭く、例えば、１．０μｍ以下である。配線ＣＷ２の幅Ｗ２は例えば５〜１０μｍ程度である。複数の配線ＣＷ１のそれぞれは、幅が細いので幅の太い配線と比較して印加された応力を緩和する特性が高い。また、複数の配線ＣＷ１が互いに隣り合うように配置されている場合、複数の配線ＣＷ１のそれぞれが、隣に配置される配線ＣＷ１の強度を補強する補強部材として機能する。これにより、本実施の形態の複数の配線ＣＷ１のそれぞれは、配線層ＣＬ２において、ボンディング領域ＰＤｒ１と重なる位置に配置されていても、損傷し難い構造になっている。
複数の配線ＣＷ１の補強部材としての機能を向上させる観点からは、複数の配線ＣＷ１のそれぞれの離間距離（間隔）Ｐ１が、複数の配線ＣＷ１のそれぞれの幅Ｗ１以下であることが特に好ましい。図５に示す例では、隣り合う配線ＣＷ１の離間距離Ｐ１は、例えば０．５０μｍである。複数の配線ＣＷ１のそれぞれの幅Ｗ１は、１．０μｍ以下が好ましい。また、複数の配線ＣＷ１のそれぞれの離間距離Ｐ１は、０．５５μｍ以下が好ましい。
本実施の形態の場合、図５に示すように、ボンディングパッドＰＤ１のボンディング領域ＰＤｒ１と重なる領域に電源電位の供給経路である複数の配線ＣＷ１を配置する。このため、ボンディング領域ＰＤｒ１の周辺は、基準電位の供給経路として活用することができる。言い換えれば、本実施の形態によれば、ボンディングパッドＰＤが形成される配線層ＣＬ１（図６参照）に隣接する配線層ＣＬ２において、基準電位が供給される導体パターンＣＷＰ（図６参照）の面積を大きくすることができる。これにより、基準電位の供給経路のインピーダンスを低減させることができる。
例えば、図５に示すように、基準電位が供給される配線ＣＷ２は、少なくとも、ボンディングパッドＰＤ１とＰＤ２との間の領域Ｒ１と重なる位置には配置される。なお、図５に示す例では、領域Ｒ１と重なる位置には、２本の配線ＣＷ２が配置される。図５に示す例の場合、幅の細い複数の配線ＣＷ１と、幅の広い複数の配線ＣＷ２のそれぞれを狭ピッチで配列させるので、加工精度向上の観点から、相対的に広い配線ＣＷ２の配線幅に上限を設けている。領域Ｒ１と重なる位置に配置される２本の配線ＣＷ２は、配線層ＣＬ３（図８参照）に形成された配線ＣＷ４（図８参照）を介して互いに、かつ、電気的に接続されている。ただし、図５に対する変形例として、領域Ｒ１と重なる位置に配置される２本の配線ＣＷ２を一体化させてさらに幅が広い配線ＣＷ２が配置されていてもよい。
また、図５に示す例では、Ｘ方向において、複数の配線ＣＷ１から成る配線群ＣＷｇ１の両隣には、それぞれ基準電位が供給される配線ＣＷ２が配置されている。言い換えれば、配線層ＣＬ２には、複数の配線ＣＷ１のいずれかに沿って延びる複数の配線ＣＷ２が形成され、互いに隣り合うように配置された複数の配線ＣＷ１から成る配線群ＣＷｇ１は、複数の配線ＣＷ２の間に挟まれる。この場合、複数の配線ＣＷ１と、周辺の導体パターンＣＷＰ（図６参照）との間の電磁的な影響を低減させることができる。
ボンディングパッドＰＤ１と重なる位置に配置される複数の配線ＣＷ１のそれぞれは、ビアＣＶＷを介してボンディングパッドＰＤ１と電気的に接続されている。また、複数の配線ＣＷ２のうちの一部（図５では２本）は、ボンディングパッドＰＤ１と重なり、かつ、ボンディングパッドＰＤ１のボンディング領域ＰＤｒ１とは重ならない。
また、図５に示す例では、複数のボンディングパッドＰＤのそれぞれと重なる位置に複数の配線ＣＷ１から成る配線群ＣＷｇ１が配置されている。ボンディングパッドＰＤ１およびボンディングパッドＰＤ２のそれぞれのボンディング領域ＰＤｒ１と重なる位置には、複数の配線ＣＷ１が配置される。また、ボンディングパッドＰＤ１のボンディング領域ＰＤｒ１の両隣、およびボンディングパッドＰＤ２のボンディング領域ＰＤｒ１の両隣には、それぞれ、複数の配線ＣＷ１のいずれかに沿って延びる配線ＣＷ２が配置される。ボンディングパッドＰＤ２は、複数の配線ＣＷ２と電気的に接続され、かつ、基準電位が供給される。
上記のように、基準電位が供給されるボンディングパッドＰＤ２のボンディング領域ＰＤｒ１と重なる位置に、電源電位が供給される複数の配線ＣＷ１が配置されている場合、ボンディング領域ＰＤｒ１と重なる位置の周辺に、幅が広い基準電位用の配線ＣＷ２を配置することができる。ボンディングパッドＰＤ２と重なる位置に配置される複数の配線ＣＷ２のそれぞれは、複数のビアＣＶＷを介してボンディングパッドＰＤ２と電気的に接続される。図５に対する変形例として、基準電位が供給されるボンディングパッドＰＤ２のボンディング領域ＰＤｒ１と重なる位置に、複数の配線ＣＷ１と同じ配線幅および配置間隔で複数の基準電位用の配線を配置する場合がある。図５に示す例の場合、上記した変形例と比較して、配線層ＣＬ２における基準電位の供給経路のインピーダンスを低減できる。
また、ボンディングパッドＰＤ２のボンディング領域ＰＤｒ１と重なる位置に配置される複数の配線ＣＷ１のそれぞれは、ボンディングパッドＰＤ２とは分離される。また、ボンディングパッドＰＤ２のボンディング領域ＰＤｒ１と重なる位置に配置される複数の配線ＣＷ１のそれぞれは、配線層ＣＬ３（図９参照）に形成された配線ＣＷ３（図９参照）を介してボンディングパッドＰＤ１のボンディング領域ＰＤｒ１と重なる位置に配置される複数の配線ＣＷ１のそれぞれと電気的に接続されている。本実施の形態のように、配線幅が狭い複数の配線ＣＷ１を介して電源電位を供給する場合、電源電位の供給経路のインピーダンスが増加する懸念がある。そこで、配線層ＣＬ２に形成され、かつ、複数のボンディングパッドＰＤ（図５参照）のそれぞれのボンディング領域ＰＤｒ１（図５参照）と重なる位置に配置される複数の配線ＣＷ１を、図７に示すように、ボンディング領域ＰＤｒ１とは重ならない位置において、配線層ＣＬ３に形成された配線ＣＷ３を介して互いに電気的に接続することにより、電源電位の供給経路のインピーダンスが増加することを抑制できる。
図７に示すように、配線層ＣＬ２（図５参照）の１つ下の層に設けられた配線層ＣＬ３は、電源電位が供給され、かつ、透視平面視において複数の配線ＣＷ１および配線ＣＷ２のそれぞれと交差するように辺ＣＰｓ１（図３参照）に沿って延び、かつ、複数の配線ＣＷ１と電気的に接続される配線ＣＷ３を有する。また、配線層ＣＬ３は、基準電位が供給され、かつ、透視平面視において複数の配線ＣＷ１および配線ＣＷ２のそれぞれと交差するように辺ＣＰｓ１（図３参照）に沿って延び、かつ、複数の配線ＣＷ２と電気的に接続される配線ＣＷ４を有する。
配線層ＣＬ２（図５参照）の１つ下の層に設けられた配線層ＣＬ３に形成された配線ＣＷ４を介して複数の配線ＣＷ２を互いに接続することにより、複数の配線ＣＷ２の一部に電荷が集中した場合に配線ＣＷ４を介して電荷を分散させることができる。この結果、基準電位の供給経路の電磁シールドとしての機能を強化することができる。
また、配線層ＣＬ２（図５参照）の１つ下の層に設けられた配線層ＣＬ３に形成された配線ＣＷ３を介して複数の配線群ＣＷｇ１を互いに接続することにより、複数の配線群ＣＷｇ１の一部において、急激な電力需要があった場合に配線ＣＷ３を介して電荷を供給することができる。この結果、電源電位の供給経路を介した電力供給を安定化させることができる。
図７に示す例では、２本の配線ＣＷ３と１本の配線ＣＷ４とを示している。配線ＣＷ３と配線ＣＷ４とはＹ方向において交互に配列されている。また、図４に示すボンディングパッドＰＤ１およびＰＤ２のそれぞれは、図７に示す配線ＣＷ３およびＣＷ４のそれぞれと重なっている。図３に示す半導体チップＣＰが備える複数のボンディングパッドＰＤは、電源電位が供給される複数のボンディングパッドＰＤｖ（図５参照）および基準電位が供給される複数のボンディングパッドＰＤｇ（図５参照）を含む。Ｘ方向に配列される複数のボンディングパッドＰＤのそれぞれが、図７に示す配線ＣＷ３と重なっている場合、電源電位用の複数のボンディングパッドＰＤｖを互いに電気的に接続することができる。また、Ｘ方向に配列される複数のボンディングパッドＰＤのそれぞれが、図７に示す配線ＣＷ４と重なっている場合、基準電位用の複数のボンディングパッドＰＤｇを互いに電気的に接続することができる。
また、配線ＣＷ４を介して互いに離間した２本の配線ＣＷ３は、グローバル層ＧＢＬを構成する配線層ＣＬ２に形成された配線ＣＷ１を介して互いに、かつ、電気的に接続されている。そのため、電源電位の供給をより安定化させることができる。
また、配線ＣＷ３の幅Ｗ３および配線ＣＷ４の幅Ｗ４のそれぞれは、複数の配線ＣＷ１の幅Ｗ１（図５参照）より広い。配線ＣＷ３の幅Ｗ３が広い場合、電源電位の供給経路のインピーダンスを低減できる。また、配線ＣＷ４の幅Ｗ４が広い場合、基準電位の供給経路のインピーダンスを低減できる。
また、図３に示すように、半導体チップＣＰが備える複数のボンディングパッドＰＤは、ボンディングパッドＰＤ１（図４参照）およびボンディングパッドＰＤ２（図４参照）を含み、辺ＣＰｓ１に沿って配列される複数の第１列目ボンディングパッドＰＤＬ１を含む。また、複数のボンディングパッドＰＤは、複数の第１列目ボンディングパッドＰＤＬ１より辺ＣＰｓ１から遠い位置に配置される複数の第２列目ボンディングパッドＰＤＬ２を含む。図１０は、図３のＢ部の拡大平面において、図５に対応する配線層における配線レイアウトの一例を示す透視拡大平面図である。図１１は、図１０に示す配線層の１つ下層の配線層を示す透視平面図である。
図１０に示す複数の配線ＣＷ１のうち、ボンディングパッドＰＤ１のボンディング領域ＰＤｒ１と重なる位置に配置される複数の配線ＣＷ１のそれぞれは、ボンディングパッドＰＤ１および複数の第２列目ボンディングパッドＰＤＬ２のいずれかと電気的に接続されている。また、図１０に示す複数の配線ＣＷ２のそれぞれは、ボンディングパッドＰＤ２および複数の第２列目ボンディングパッドＰＤＬ２のいずれかと電気的に接続されている。
図１０に示す例では、複数の第２列目ボンディングパッドは、Ｙ方向においてボンディングパッドＰＤ１と隣り合って配置されるボンディングパッドＰＤ３と、Ｙ方向においてボンディングパッドＰＤ２と隣り合って配置されるボンディングパッドＰＤ４と、を備える。ボンディングパッドＰＤ１とボンディングパッドＰＤ３とは、複数の配線ＣＷ１を介して電気的に接続されている。また、ボンディングパッドＰＤ２とボンディングパッドＰＤ４とは、配線ＣＷ２を介して電気的に接続されている。言い換えれば、複数の第２列目ボンディングパッドＰＤＬ２は、複数の配線ＣＷ１を介してボンディングパッドＰＤ１と電気的に接続されるボンディングパッドＰＤ３を含む。透視平面視において、複数の配線ＣＷ１のそれぞれは、ボンディングパッドＰＤ１のボンディング領域ＰＤｒ１およびボンディングパッドＰＤ３のボンディング領域ＰＤｒ１のそれぞれと重なる位置に、Ｙ方向に延びるように配置される。
このように、第１列目ボンディングパッドＰＤＬ１のいずれかと、第２列目ボンディングパッドＰＤＬ２のいずれかとを電気的に接続することにより、電源電位または基準電位の供給経路の数を増大させることができる。これにより、電源電位あるいは基準電位を安定的に供給することができる。
また、図１０に示すように、配線層ＣＬ２には、複数の配線ＣＷ１のいずれかに沿って延びる複数の配線ＣＷ２が形成される。互いに隣り合うように配置された複数の配線ＣＷ１から成る配線群ＣＷｇ１は、複数の配線ＣＷ２の間に挟まれる。図１１に示す配線層ＣＬ３には、基準電位が供給され、かつ、透視平面視において配線ＣＷ１および配線ＣＷ２のそれぞれと交差するように辺ＣＰｓ１（図３参照）に沿って延び、かつ、複数の配線ＣＷ２と電気的に接続され、かつ、複数の第１列目ボンディングパッドＰＤ１と重なる配線ＣＷ４が配置される。また、配線層ＣＬ３には、基準電位が供給され、かつ、透視平面視において配線ＣＷ１および配線ＣＷ２のそれぞれと交差するように辺ＣＰｓ１に沿って延び、かつ、複数の配線ＣＷ２と電気的に接続され、かつ、複数の第２列目ボンディングパッドと重なる配線ＣＷ５が配置される。言い換えれば、配線層ＣＬ２においてＹ方向に延びる複数の配線ＣＷ２のそれぞれは、配線層ＣＬ３においてＸ方向に延びる配線ＣＷ４および配線ＣＷ５を介して電気的に接続される。すなわち、配線層ＣＬ３において互いに分離した複数の配線ＣＷ４、ＣＷ５は、グローバル層ＧＢＬを構成する配線層ＣＬ２に形成された配線ＣＷ２を介して互いに、かつ、電気的に接続されている。この場合、透視平面視において、基準電位の供給回路が格子状に形成されるので、基準電位の供給経路の一部に局所的に電荷が集中した場合に、周囲に分散させ易い。また、ファイン層ＦＮＬを構成する配線層に形成された配線よりも厚さおよび幅の大きいグローバル層ＧＢＬを構成する配線層に形成された配線を介して、複数の配線ＣＷ４、ＣＷ５を互いに、かつ、電気的に接続するため、基準電位の供給をより安定化させることができる。
また、図１１に示す配線層ＣＬ３には、電源電位が供給され、かつ、透視平面視において配線ＣＷ１および配線ＣＷ２のそれぞれと交差するように辺ＣＰｓ１（図３参照）に沿って延び、かつ、複数の配線ＣＷ１と電気的に接続され、かつ、複数の第１列目ボンディングパッドＰＤ１と重なる配線ＣＷ３が配置されている。また、配線層ＣＬ３には、電源電位が供給され、かつ、透視平面視において配線ＣＷ１および配線ＣＷ２のそれぞれと交差するように辺ＣＰｓ１に沿って延び、かつ、複数の配線ＣＷ１と電気的に接続され、かつ、複数の第２列目ボンディングパッドと重なる配線ＣＷ６が配置されている。言い換えれば、配線層ＣＬ２においてＹ方向に延びる複数の配線ＣＷ１のそれぞれは、配線層ＣＬ３においてＸ方向に延びる配線ＣＷ３および配線ＣＷ６を介して電気的に接続される。すなわち、配線層ＣＬ３において互いに分離した複数の配線ＣＷ３、ＣＷ６は、グローバル層ＧＢＬを構成する配線層ＣＬ２に形成された配線ＣＷ１を介して互いに、かつ、電気的に接続されている。この場合、透視平面視において、電源電位の供給回路が格子状に形成されるので、電源電位の供給経路の一部において、急激な電力需要があった場合に配線ＣＷ３および配線ＣＷ６を介して電荷を供給することができる。また、ファイン層ＦＮＬを構成する配線層に形成された配線よりも厚さおよび幅の大きいグローバル層ＧＢＬを構成する配線層に形成された配線を介して、複数の配線ＣＷ３、ＣＷ６を互いに、かつ、電気的に接続するため、電源電位の供給をより安定化させることができる。
また、図１１に示すように、配線ＣＷ４の幅Ｗ４および配線ＣＷ５の幅Ｗ５のそれぞれは、図５に示す複数の配線ＣＷ１のそれぞれの幅Ｗ１より広い。このため、配線層ＣＬ３における基準電位供給経路のインピーダンスを低減できる。また、配線ＣＷ３の幅Ｗ３および配線ＣＷ６の幅Ｗ６のそれぞれは、図５に示す複数の配線ＣＷ１のそれぞれの幅Ｗ１より広い。このため、配線層ＣＬ３における電源電位供給経路のインピーダンスを低減できる。
＜半導体装置の製造方法＞
次に、図１に示す半導体パッケージＰＫＧ１の製造方法について、説明する。本実施の形態の半導体パッケージＰＫＧ１は、図１２に示す組立てフローに沿って製造される。図１２は、本実施の形態の半導体パッケージの組み立てフローを示す説明図である。
図１２に示す基材準備工程では、図示しないリードフレーム（基材）を準備する。本工程で準備するリードフレームは、図２に示すダイパッドＤＰ、ダイパッドＤＰの周囲に配置される複数のリードＬＤ、を有する。図１２に示すリード成形工程を行う前は、複数のリードＬＤのそれぞれは、互いに連結されている。また、図１２に示すリード成形工程でリードＬＤに曲げ加工を施す前は、複数のリードＬＤのそれぞれは、例えば図２に示す断面ではＸ方向に直線的に延びている。複数のリードＬＤはダイパッドＤＰの周囲に設けられ、四方に向かって延びるように形成されている。
＜半導体チップ準備工程＞
また、図１２に示す半導体チップ準備工程では、図３〜図１１を用いて説明した半導体チップＣＰを準備する。本工程では、例えば、シリコンからなる半導体ウエハ（図示は省略）の主面ＳＳｔ（図６参照）に、複数の半導体素子Ｑ１（図６参照）やこれに電気的に接続される配線層ＣＬ（図６参照）からなる半導体ウエハを準備する。また、図６に示す配線層ＣＬの最上層には、複数のボンディングパッドＰＤ（図３参照）が形成される。
また、複数のボンディングパッドＰＤが形成された最上層の配線層ＣＬを覆うように、絶縁膜ＰＶ（図６参照）を形成する。その後、複数のボンディングパッドＰＤのそれぞれの少なくとも一部が露出するように、絶縁膜ＰＶに複数の開口部ＰＶｋ（図３参照）が形成される。上記した半導体ウエハを形成した後、半導体ウエハのダイシングラインに沿って半導体ウエハを切断し、図４に示す半導体チップＣＰを複数個取得する。
なお、半導体ウエハを切断する前に、ウエハテストを行う場合がある。ウエハテストには、例えば、半導体ウエハに形成された回路の導通、あるいは特性を確認する電気的試験が含まれる。半導体ウエハに電気的試験を行う場合、図４に示すプロービング領域ＰＤｒ２の一部分にテスト用のピン（プローブピン）を接続する。
＜ダイボンド工程＞
次に、図１２に示すダイボンド工程（半導体チップ搭載工程）では、図２に示すように、ダイパッドＤＰに半導体チップＣＰを搭載する。半導体チップＣＰは、複数のボンディングパッドＰＤが形成された表面ＣＰｔおよび表面ＣＰｔの反対側に位置する裏面ＣＰｂを有している。本工程では、ダイボンド材ＤＢを介して、半導体チップＣＰの裏面ＣＰｂとダイパッドＤＰとを接着固定する。半導体チップＣＰは、裏面ＣＰｂがダイパッドＤＰのチップ搭載面である上面ＤＰｔと対向するように、所謂、フェイスアップ実装方式によりダイパッドＤＰ上に搭載される。ダイボンド材ＤＢは、半導体チップＣＰとダイパッドＤＰとを接着固定する接着用の部材である。ダイボンド材ＤＢとして、樹脂接着材あるいは半田材などを例示できる。
＜ワイヤボンド工程＞
次に、図１２に示すワイヤボンド工程では、図２に示すように、半導体チップＣＰの表面ＣＰｔに形成された複数のボンディングパッドＰＤと、半導体チップＣＰの周囲に配置された複数のリードＬＤとを、複数のワイヤ（導電性部材）ＢＷを介して、それぞれ電気的に接続する。図１３は、図４に示すボンディング領域にワイヤを接合した状態を示す拡大平面図である。図１４は、図１３のＡ−Ａ線に沿った拡大断面図である。
本工程では、例えば銅（Ｃｕ）や金（Ａｕ）などの金属材料から成るワイヤＢＷの一端部（図１４に示すボール部ＢＷＢ）を半導体チップＣＰのパッドＰＤに接合し、他端部（図示しないステッチ部）を図２に示すリードＬＤのインナリード部ＩＬＤに接合する。これにより、半導体チップＣＰのパッドＰＤとリードＬＤとは、ワイヤＢＷを介して電気的に接続される。
図１３に示すボンディング領域ＰＤｒ１は、ワイヤＢＷのボール部（導電性部材）ＢＷＢを接合する予定領域である。したがって、ボール部ＢＷＢは、ボンディング領域ＰＤｒ１のうちの一部に接合される。言い換えれば、ボンディング領域ＰＤｒ１は、ワイヤボンド工程の後、ボール部ＢＷＢと重ならない領域を含んでいる。また、プロービング領域ＰＤｒ２は、上記したように、ウエハテストの際に、テスト用のピンを接続する領域であり、この領域には、ボール部ＢＷＢは、接合されない。
ボール部ＢＷＢとボンディングパッドＰＤとを接合する場合、ボール部ＢＷＢをボンディングパッドに押し付けてスクラブ動作（接合界面の酸化膜を取り除くための機械的な振動）を行った後、ボール部ＢＷＢに超音波を印加する。これにより接合界面にボール部ＢＷＢを構成する金属とボンディングパッドＰＤを構成する金属の合金が形成され、接合強度を向上させることができる。
ワイヤボンド工程では、上記のようにボール部ＢＷＢを介してボンディングパッドＰＤに外力が印加される。このため、ボンディングパッドＰＤに印加された外力が半導体チップＣＰの厚さ方向に伝搬され易い。本実施の形態の場合、上記したように、配線層ＣＬ２には、配線幅（図５に示す幅Ｗ１）が狭い複数の配線ＣＷ１が互いに隣り合うように配列されている。このため、ボンディングパッドＰＤから外力が伝搬した場合でも、配線層ＣＬに形成された複数の配線ＣＷ１が損傷することを抑制できる。
＜封止工程＞
次に、図１２に示す封止工程では、図２に示す半導体チップＣＰ、複数のワイヤＢＷ、および複数のリードＬＤのそれぞれのインナリード部ＩＬＤを樹脂により封止し、封止体ＭＲを形成する。
本工程では、キャビティ（図示は省略）を備える成形金型（図示は省略）内にリードフレームを配置した状態で、キャビティにより形成される空間内に樹脂を供給した後、上記樹脂を硬化させることにより封止体（樹脂体）ＭＲを形成する。このような封止体ＭＲの形成方法は、トランスファモールド方式と呼ばれる。
＜リード成形工程＞
次に、図１２に示すリード成形工程では、図２に示すように、複数のリードＬＤのそれぞれを成形する。本工程では、アウタリード部ＯＬＤを切断し、リードフレームから複数のリードＬＤのそれぞれを切り離す。これにより、複数のリードＬＤのそれぞれは、互いに分離される。また、本工程では、リードＬＤを切断した後、複数のリードＬＤを成形し、図２に示すような曲げ加工を施す。
＜個片化工程＞
次に、図１２に示す個片化工程では、図２に示すダイパッドＤＰを支持する複数の吊りリード（図示は省略）をそれぞれ切断して、半導体パッケージを分離する。
本工程の後、外観検査、電気的試験など、必要な検査、試験を行い、合格したものが、図１および図２に示す完成品の半導体パッケージＰＫＧ１となる。そして、半導体パッケージＰＫＧ１は出荷され、あるいは図示しない実装基板に実装される。
＜変形例１＞
上記したように、既にいくつかの変形例について説明したが、以下では、上記した変形例以外の代表的な変形例について説明する。図１５は、図１０に対する変形例を示す拡大平面図である。図１５に示す半導体チップＣＰ２は、透視平面視において、複数の配線ＣＷ１のそれぞれが、ボンディングパッドＰＤ１のボンディング領域ＰＤｒ１と重なり、かつ、複数の第２列目ボンディングパッドＰＤＬ２のボンディング領域ＰＤｒ１のそれぞれとは重ならない位置に配置される点で、図１０に示す半導体チップＣＰと相違する。
半導体チップＣＰ２の場合、Ｙ方向においてボンディングパッドＰＤ１と隣り合って配置されるボンディングパッドＰＤ３、およびＹ方向においてボンディングパッドＰＤ２と隣り合って配置されるボンディングパッドＰＤ４のそれぞれは、電気信号の入力あるいは出力を行う信号端子としてのボンディングパッドＰＤｓである。この場合、ボンディングパッドＰＤ１とボンディングパッドＰＤ３とを電気的に接続することはできない。また、ボンディングパッドＰＤ２とボンディングパッドＰＤ４とを電気的に接続することはできない。
半導体チップＣＰ２の場合、ボンディングパッドＰＤ１のボンディング領域ＰＤｒ１と重なる複数の配線ＣＷ１、およびボンディングパッドＰＤ２のボンディング領域ＰＤｒ１と重なる複数の配線ＣＷ１は、第１列目ボンディングパッドＰＤＬ１と第２列目ボンディングパッドＰＤＬ２との間の領域Ｒ２において互いに連結されている。
また、複数の第２列目ボンディングパッドＰＤＬ２のうち、ボンディングパッドＰＤ３とボンディングパッドＰＤ４との間には、配線ＣＷ７が配置される。配線ＣＷ７はボンディングパッドＰＤ３の長辺に沿ってＹ方向に延び、複数の配線ＣＷ１のそれぞれに連結される。
図示は省略するが、半導体チップＣＰ２が備える配線層ＣＬ２の１つ下層の配線層ＣＬ３（図６参照）では、図１１に示す例と同様に、Ｙ方向に延びる配線ＣＷ３、ＣＷ４、ＣＷ５、およびＣＷ６が配置される。図１０に示す配線ＣＷ７は、図示しないビアを介して図１１に示す配線ＣＷ６と電気的に接続される。
図１５に示す半導体チップＣＰ２は上記した相違点を除き、図１０に示す半導体チップＣＰと同様である。したがって重複する説明は省略する。
＜変形例２＞
図１６は、図５に対する変形例を示す拡大平面図である。図１６では、複数の配線ＣＷ１とボンディング領域ＰＤｒ１に接合されたボール部ＢＷＢとの平面的な位置関係を明示するため、図４に示すボンディングパッドＰＤの輪郭、開口部ＰＶｋの輪郭、およびボール部ＢＷＢの輪郭を点線で示している。
図１６に示す半導体チップＣＰ３は、透視平面視において、配線ＣＷ２の一部分がボンディングパッドＰＤの一部分と重なっている点で図５に示す半導体チップＣＰと相違する。図１６に示す例では、複数の配線ＣＷ２のそれぞれは、ボンディングパッドＰＤ１またはボンディングパッドＰＤ２のいずれかと重なっている。ただし、複数の第２配線ＣＷ２のそれぞれは、ボンディングパッドＰＤ１およびボンディングパッドＰＤ２のそれぞれのうち、ボール部（導電性部材）ＢＷＢが接合する領域とは重ならない。
配線ＣＷ２およびその周辺部材の損傷を抑制する観点からは、図５に示すように、複数の配線ＣＷ２が、絶縁膜（保護膜）ＰＶから露出するボンディングパッドＰＤのボンディング領域ＰＤｒ１と重ならないことが特に好ましい。ただし、ボンディング領域ＰＤｒ１は、ボール部ＢＷＢを接合する予定領域なので、ある程度のマージンがある。結果的にボール部ＢＷＢと配線ＣＷ２とが重ならなければ、配線ＣＷ２の損傷を防ぐことができる。したがって、図１６に示すようにボール部ＢＷＢと配線ＣＷ２とが重ならない範囲であれば、配線ＣＷ２とボンディングパッドＰＤとが僅かにかさなっている場合でも許容される。
図１６に示す半導体チップＣＰ３は上記した相違点を除き、図５に示す半導体チップＣＰと同様である。したがって重複する説明は省略する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＷ ワイヤ（導電性部材）
ＢＷＢ ボール部（導電性部材）
ＣＩＬ 絶縁層
ＣＬ，ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，ＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８，ＣＬ９，ＣＬ１０ 配線層
ＣＰ，ＣＰ２，ＣＰ３ 半導体チップ（半導体装置）
ＣＰｂ 裏面
ＣＰｓ１，ＣＰｓ２，ＣＰｓ３，ＣＰｓ４ 辺
ＣＰｔ 表面（上面、主面）
ＣＶＷ ビア
ＣＷ１，ＣＷ２，ＣＷ３，ＣＷ４，ＣＷ５，ＣＷ６，ＣＷ７ 配線
ＣＷｇ１ 配線群
ＣＷＰ 導体パターン
ＤＢ ダイボンド材（接着材）
ＤＰ ダイパッド（チップ搭載部）
ＤＰｔ 上面（主面、チップ搭載面）
ＦＮＬ ファイン層
ＧＢＬ グローバル層
ＩＬＤ インナリード部
ＬＤ リード（端子、外部端子）
ＭＲ 封止体（樹脂体）
ＭＲｂ 下面（裏面、被実装面）
ＭＲｓ 側面
ＭＲｔ 上面
ＯＬＤ アウタリード部
Ｐ１ 離間距離（間隔）
ＰＤ，ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，ＰＤｇ，ＰＤＬ１，ＰＤＬ２，ＰＤｓ，ＰＤｖ ボンディングパッド
ＰＤｒ１ ボンディング領域
ＰＤｒ２ プロービング領域
ＰＫＧ１ 半導体パッケージ（半導体装置）
ＰＶ 絶縁膜（保護膜）
ＰＶｋ 開口部
Ｑ１ 半導体素子
Ｒ１，Ｒ２ 領域
ＳＳ 半導体基板
ＳＳｔ 主面
Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６ 幅

Claims (23)

  1. 第１方向に延びる第１辺を備えた主面を有する半導体基板と、
    前記半導体基板の前記主面上に積層された複数の配線層と、
    前記複数の配線層のうち、最上層に設けられた第１配線層を覆う保護膜と、
    前記第１配線層に形成された複数のボンディングパッドと、
    前記第１配線層の１つ下の層に設けられた第２配線層に形成され、電源電位が供給される複数の第１配線と、
    前記第２配線層に形成され、基準電位が供給される第２配線と、
    を有し、
    前記複数のボンディングパッドのそれぞれは、前記保護膜に形成された開口部において、前記保護膜から露出するボンディング領域を備え、
    前記複数のボンディングパッドは、前記主面の前記第１辺に沿って配列された第１ボンディングパッドおよび第２ボンディングパッドを含み、
    前記保護膜の上面側から視た透視平面視において、
    前記複数の第１配線のそれぞれは、互いに隣り合い、かつ、前記第１ボンディングパッドの前記ボンディング領域と重なる位置において前記第１方向と交差する第２方向に延びるように配置され、
    前記第２配線は、前記第２配線層のうち、前記第１ボンディングパッドと前記第２ボンディングパッドとの間の第１領域と重なる位置において前記複数の第１配線のいずれかに沿って延びるように配置され、
    前記複数の第１配線のそれぞれの幅は、前記第２配線の幅より狭い、半導体装置。
  2. 請求項１において、
    前記第２配線層には、前記複数の第１配線のいずれかに沿って延びる複数の前記第２配線が形成され、
    互いに隣り合うように配置された前記複数の第１配線は、複数の前記第２配線の間に挟まれた、半導体装置。
  3. 請求項２において、
    前記透視平面視において、
    前記第１ボンディングパッドおよび前記第２ボンディングパッドのそれぞれの前記ボンディング領域と重なる位置には、前記複数の第１配線が配置され、
    前記第１ボンディングパッドの前記ボンディング領域の両隣、および前記第２ボンディングパッドの前記ボンディング領域の両隣には、それぞれ、前記複数の第１配線のいずれかに沿って延びる前記第２配線が配置された、半導体装置。
  4. 請求項３において、
    前記第１ボンディングパッドは、前記第１ボンディングパッドの前記ボンディング領域と重なる位置に配置される前記複数の第１配線のそれぞれと電気的に接続され、
    前記第２ボンディングパッドは、前記第２配線と電気的に接続され、かつ、前記第２ボンディングパッドの前記ボンディング領域と重なる位置に配置された前記複数の第１配線と電気的に分離された、半導体装置。
  5. 請求項４において、
    前記複数の配線層は、前記第２配線層の１つ下の層に設けられた第３配線層を含み、
    前記第３配線層には、前記電源電位が供給され、かつ、前記透視平面視において前記複数の第１配線および前記第２配線のそれぞれと交差するように前記第１辺に沿って延び、かつ、前記複数の第１配線と電気的に接続された第３配線が配置され、
    前記第１ボンディングパッドおよび前記第２ボンディングパッドのそれぞれの前記ボンディング領域と重なる位置に配置される前記複数の第１配線のそれぞれは、前記第３配線を介して互いに電気的に接続された、半導体装置。
  6. 請求項２において、
    前記複数の配線層は、前記第２配線層の１つ下の層に設けられた第３配線層を含み、
    前記第３配線層は、
    前記電源電位が供給され、かつ、前記透視平面視において前記複数の第１配線および複数の前記第２配線のそれぞれと交差するように前記第１辺に沿って延び、かつ、前記複数の第１配線と電気的に接続された第３配線と、
    前記基準電位が供給され、かつ、前記透視平面視において前記複数の第１配線および複数の前記第２配線のそれぞれと交差するように前記第１辺に沿って延び、かつ、複数の前記第２配線と電気的に接続された第４配線と、
    を有する、半導体装置。
  7. 請求項６において、
    前記第３配線の幅および前記第４配線の幅は、前記複数の第１配線のそれぞれの幅より広い、半導体装置。
  8. 請求項１において、
    前記複数のボンディングパッドは、
    前記第１ボンディングパッドおよび前記第２ボンディングパッドを含み、前記第１辺に沿って配列された複数の第１列目ボンディングパッドと、
    前記複数の第１列目ボンディングパッドより前記第１辺から遠い位置に配列された複数の第２列目ボンディングパッドと、
    を含む、半導体装置。
  9. 請求項８において、
    前記第２配線層には、前記複数の第１配線のいずれかに沿って延びる複数の前記第２配線が形成され、
    互いに隣り合うように配置された前記複数の第１配線は、複数の前記第２配線の間に挟まれ、
    前記複数の配線層は、前記第２配線層の１つ下の層に設けられた第３配線層を含み、
    前記第３配線層には、
    前記基準電位が供給され、かつ、前記透視平面視において前記複数の第１配線および複数の前記第２配線のそれぞれと交差するように前記第１辺に沿って延び、かつ、複数の前記第２配線と電気的に接続され、かつ、前記複数の第１列目ボンディングパッドと重なる第４配線と、
    前記基準電位が供給され、かつ、前記透視平面視において前記複数の第１配線および複数の前記第２配線のそれぞれと交差するように前記第１辺に沿って延び、かつ、複数の前記第２配線と電気的に接続され、かつ、前記複数の第２列目ボンディングパッドと重なる第５配線と、
    が配置される、半導体装置。
  10. 請求項９において、前記第４配線の幅および前記第５配線の幅のそれぞれは、前記複数の第１配線のそれぞれの幅より広い、半導体装置。
  11. 請求項１０において、
    前記複数の第２列目ボンディングパッドは、前記複数の第１配線を介して前記第１ボンディングパッドと電気的に接続された第３ボンディングパッドを含み、
    前記透視平面視において、前記複数の第１配線のそれぞれは、前記第１ボンディングパッドの前記ボンディング領域および前記第３ボンディングパッドの前記ボンディング領域のそれぞれと重なる位置に、前記第２方向に延びるように配置された、半導体装置。
  12. 請求項１０において、
    前記透視平面視において、前記複数の第１配線のそれぞれは、前記第１ボンディングパッドの前記ボンディング領域と重なり、かつ、前記複数の第２列目ボンディングパッドの前記ボンディング領域のそれぞれとは重ならない位置に配置された、半導体装置。
  13. 請求項８において、
    前記第１ボンディングパッドの前記ボンディング領域と重なる位置に配置される前記複数の第１配線のそれぞれは、前記第１ボンディングパッドおよび前記複数の第２列目ボンディングパッドのいずれかと電気的に接続された、半導体装置。
  14. 請求項１において、
    互いに隣り合って配置される前記複数の第１配線の離間距離は、前記複数の第１配線の幅以下である、半導体装置。
  15. 請求項１において、
    前記複数の第１配線のそれぞれの幅は、１．０μｍ以下であり、かつ、互いに隣り合う第１配線の離間距離は、０．５５μｍ以下である、半導体装置。
  16. 請求項１において、
    前記透視平面視において、前記第２配線は、前記第１および第２ボンディングパッドの少なくとも一方と重なり、かつ、前記第１および第２ボンディングパッドのそれぞれが備える前記ボンディング領域と重ならない、半導体装置。
  17. 請求項１において、
    前記第１および第２ボンディングパッドのそれぞれには、導電性部材が接合され、
    前記透視平面視において、前記第２配線は、前記第１および第２ボンディングパッドの少なくとも一方と重なり、かつ、前記第１および第２ボンディングパッドのそれぞれに接続された前記導電性部材の接合面と重ならない、半導体装置。
  18. 主面を有する半導体基板と、
    前記半導体基板の前記主面上に積層された複数の配線層と、
    前記複数の配線層を覆う保護膜と、
    を含み、
    前記複数の配線層のうちの最上層に位置する第１配線層は、複数のボンディングパッドを有し、
    前記複数のボンディングパッドのそれぞれは、ボンディング領域を有し、
    前記ボンディング領域は、前記保護膜に形成された開口部において、前記保護膜から露出され、
    前記複数の配線層のうち、前記第１配線層の１つ下の第２配線層は、
    前記保護膜の上面側から視た透視平面視において前記ボンディング領域と重なる第１領域に位置する複数の第１配線と、
    前記保護膜の上面側から視た透視平面視において前記ボンディング領域とは重ならない第２領域に位置する複数の第２配線と、
    を有し、
    前記複数の第１配線のそれぞれの幅は、前記複数の第２配線のそれぞれの幅よりも細く、
    互いに隣り合う前記複数の第１配線の間隔は、前記複数の第１配線のそれぞれの前記幅より狭い、あるいは、同じであり、
    前記複数の第１配線のそれぞれには、電源電位が供給され、
    前記複数の第２配線のそれぞれには、基準電位が供給される、半導体装置。
  19. 請求項１８において、
    前記複数のボンディングパッドのそれぞれは、前記ボンディング領域と、プローブ領域と、を有し、
    前記ボンディング領域および前記プローブ領域のそれぞれは、前記保護膜に形成された前記開口部において、前記保護膜から露出され、
    前記第２配線層は、
    前記保護膜の上面側から視た透視平面視において前記ボンディング領域および前記プローブ領域のそれぞれと重なる前記第１領域に位置する前記複数の第１配線と、
    前記保護膜の上面側から視た透視平面視において前記ボンディング領域および前記プローブ領域のそれぞれとは重ならない前記第２領域に位置する前記複数の第２配線と、
    を有する、半導体装置。
  20. 請求項１９において、
    前記半導体基板の前記主面は、第１方向に延びる第１辺を備えており、
    前記複数の配線層のうち、前記第２配線層の１つ下の第３配線層は、
    前記保護膜の上面側から視た透視平面視において前記第１辺に沿って延び、かつ、前記電源電位が供給される第３配線と、
    前記保護膜の上面側から視た透視平面視において前記第１辺に沿って延び、かつ、前記基準電位が供給される第４配線と、
    前記保護膜の上面側から視た透視平面視において前記第１辺に沿って延び、かつ、前記基準電位が供給される第５配線と、
    を有し、
    前記保護膜の上面側から視た透視平面視において、前記第３配線は、前記第４配線と前記第５配線の間に配置され、
    前記複数の第１配線および前記複数の配線層のうちの前記第３配線層よりも下の配線層が有する配線のそれぞれの幅は、前記複数の第２配線、前記第３配線、前記第４配線および前記第５配線のそれぞれの幅よりも細く、
    前記複数の第２配線のそれぞれは、前記保護膜の上面側から視た透視平面視において前記第１方向と交差する第２方向に延び、
    前記第４配線は、少なくとも前記複数の第２配線のうちの１つを介して、前記第５配線と電気的に接続されている、半導体装置。
  21. 請求項２０において、
    前記複数のボンディングパッドは、
    前記第１辺に沿って配列された複数の第１列目ボンディングパッドと、
    前記第１辺に沿って配列され、かつ、前記複数の第１列目ボンディングパッドより前記第１辺から遠い位置に配列された複数の第２列目ボンディングパッドと、
    を有し、
    前記複数の第１列目ボンディングパッドは、
    前記複数の第１配線のそれぞれと電気的に接続される第１ボンディングパッドと、
    少なくとも前記複数の第２配線のうちの前記１つと電気的に接続される第２ボンディングパッドと、
    を有し、
    前記複数の第２列目ボンディングパッドは、
    前記複数の第１配線のそれぞれと電気的に接続される第３ボンディングパッドと、
    少なくとも前記複数の第２配線のうちの前記１つと電気的に接続される第４ボンディングパッドと、
    を有する、半導体装置。
  22. 請求項２１において、
    前記第２領域は、前記保護膜の上面側から視た透視平面視において、互いに隣り合う前記複数の第１列目ボンディングパッドの間に位置する領域と重なる領域であり、
    前記複数の第１配線は、前記第２配線層のうちの前記第１領域および前記第２領域以外の領域において、互いに接続されている、半導体装置。
  23. 請求項２１において、
    前記第２領域は、前記保護膜の上面側から視た透視平面視において、互いに隣り合う前記複数の第１列目ボンディングパッドの間に位置する領域と重なる領域であり、
    前記複数の第２配線は、前記第２配線層のうちの前記第１領域および前記第２領域以外の領域において、互いに接続されている、半導体装置。
JP2019151900A 2019-08-22 2019-08-22 半導体装置 Active JP7200066B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2019151900A JP7200066B2 (ja) 2019-08-22 2019-08-22 半導体装置
US16/910,225 US11211349B2 (en) 2019-08-22 2020-06-24 Semiconductor device including a plurality of bonding pads
CN202010782291.XA CN112420660A (zh) 2019-08-22 2020-08-06 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019151900A JP7200066B2 (ja) 2019-08-22 2019-08-22 半導体装置

Publications (2)

Publication Number Publication Date
JP2021034507A true JP2021034507A (ja) 2021-03-01
JP7200066B2 JP7200066B2 (ja) 2023-01-06

Family

ID=74645938

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019151900A Active JP7200066B2 (ja) 2019-08-22 2019-08-22 半導体装置

Country Status (3)

Country Link
US (1) US11211349B2 (ja)
JP (1) JP7200066B2 (ja)
CN (1) CN112420660A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021072341A (ja) * 2019-10-30 2021-05-06 キオクシア株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284537A (ja) * 2000-04-03 2001-10-12 Nec Corp 半導体装置およびその製造方法
JP2003289104A (ja) * 2002-03-28 2003-10-10 Ricoh Co Ltd 半導体装置の保護回路及び半導体装置
JP2006216840A (ja) * 2005-02-04 2006-08-17 Fujitsu Ltd 半導体装置
JP2007067332A (ja) * 2005-09-02 2007-03-15 Matsushita Electric Ind Co Ltd 半導体装置
JP2008187140A (ja) * 2007-01-31 2008-08-14 Renesas Technology Corp 半導体装置および半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5205066B2 (ja) 2008-01-18 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2013206905A (ja) 2012-03-27 2013-10-07 Renesas Electronics Corp 半導体装置およびその製造方法
JP2014154643A (ja) * 2013-02-06 2014-08-25 Olympus Corp 積層型固体撮像装置および撮像装置
TWI676279B (zh) * 2013-10-04 2019-11-01 新力股份有限公司 半導體裝置及固體攝像元件
US10777507B2 (en) * 2016-02-23 2020-09-15 Renesas Electronics Corporation Semiconductor device including a pad and a wiring line arranged for bringing a probe into contact with the pad and method of manufacturing the same
US10109666B2 (en) * 2016-04-13 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for backside illuminated (BSI) image sensors
US10403572B2 (en) * 2016-11-02 2019-09-03 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor package including the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284537A (ja) * 2000-04-03 2001-10-12 Nec Corp 半導体装置およびその製造方法
JP2003289104A (ja) * 2002-03-28 2003-10-10 Ricoh Co Ltd 半導体装置の保護回路及び半導体装置
JP2006216840A (ja) * 2005-02-04 2006-08-17 Fujitsu Ltd 半導体装置
JP2007067332A (ja) * 2005-09-02 2007-03-15 Matsushita Electric Ind Co Ltd 半導体装置
JP2008187140A (ja) * 2007-01-31 2008-08-14 Renesas Technology Corp 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US11211349B2 (en) 2021-12-28
JP7200066B2 (ja) 2023-01-06
US20210057361A1 (en) 2021-02-25
CN112420660A (zh) 2021-02-26

Similar Documents

Publication Publication Date Title
US10396044B2 (en) Semiconductor device
US6087201A (en) Method of manufacturing ball grid array electronic component
US9129914B2 (en) Electronic device, test board, and semiconductor device manufacturing method
JP5342422B2 (ja) 半導体装置およびその製造方法
US20150115269A1 (en) Semiconductor Device and Method for Manufacturing Semiconductor Device
JP2002083921A (ja) 半導体装置
JPWO2015162768A1 (ja) 半導体装置およびその製造方法
JP6279339B2 (ja) 半導体装置の製造方法
JP2017037911A (ja) 半導体装置およびその製造方法
JP2011222738A (ja) 半導体装置の製造方法
JP7200066B2 (ja) 半導体装置
CN113410205A (zh) 半导体装置
KR20240048469A (ko) 반도체 장치
US9905517B2 (en) Semiconductor device
US7397115B2 (en) Folding chip planar stack package
KR20080000879A (ko) 비지에이 반도체 칩 패키지 및 이의 검사 방법
JP2013258347A (ja) 半導体装置
JP4178744B2 (ja) 半導体素子搭載用テープとそれを用いた半導体装置
JP6028908B2 (ja) 半導体装置
JP4030363B2 (ja) 半導体装置
US11527469B2 (en) Semiconductor device
EP0486027B1 (en) Resin sealed semiconductor device
JPS60223138A (ja) プロ−バ
JP3127948B2 (ja) 半導体パッケージ及びその実装方法
US20180047629A1 (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220112

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221130

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221221

R150 Certificate of patent or registration of utility model

Ref document number: 7200066

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150