KR20240048469A - 반도체 장치 - Google Patents

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KR20240048469A
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KR
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adhesive layer
wiring board
thickness
heat sink
semiconductor chip
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Application number
KR1020230112817A
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노부히로 기노시따
미쯔노부 완사와
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
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Publication date
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Abstract

반도체 장치의 성능을 향상시킨다.
일 실시 형태에 관한 반도체 장치 PKG1은, 코어 절연층을 갖는 배선 기판 SUB1과, 배선 기판 SUB1의 상면(2t)에 탑재된 반도체 칩 CHP1과, 배선 기판 SUB1의 하면에 형성된 복수의 땜납 볼과, 접착층 BND1을 통해 반도체 칩 CHP1의 이면(3b)에 고정된 부분 LIDp1, 및 부분 LIDp1의 주위에 위치하고, 또한, 접착층 BND2를 통해 배선 기판 SUB1에 고정된 부분 LIDp2를 갖는 방열판 LID를 포함하고 있다. 복수의 땜납 볼 중 일부는, 부분 LIDp2 및 접착층 BND2와 중첩되는 위치에 배치되어 있다. 접착층 BND2의 두께 T2는, 접착층 BND1의 두께 T1의 2배보다도 크다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이다.
배선 기판 상에 플립 칩 실장 방식으로 반도체 칩이 탑재된 반도체 장치에 있어서, 배선 기판 상에 반도체 칩을 덮는 방열판(리드)이 접착 고정된 반도체 장치가 있다(예를 들어, 특허문헌 1(일본 특허 공개 제2020-4821호 공보) 참조).
일본 특허 공개 제2020-4821호 공보
반도체 칩을 덮도록 방열판을 마련하는 경우, 반도체 칩과 방열판은 방열 경로로서 기능하는 접착층(칩 접착층)을 통해 접착된다. 또한, 배선 기판 상에 방열판을 고정하기 위해, 방열판의 주연부(플랜지부)는 배선 기판 상에 접착층(플랜지 접착층)을 통해 접착 고정된다. 배선 기판의 칩 탑재면의 반대측에는 외부 단자로서의 복수의 땜납 볼이 배열된다. 본원 발명자의 검토에 의하면, 반도체 장치의 사용 시의 온도 사이클 부하에 기인하여, 복수의 땜납 볼의 일부에 응력이 집중되어, 땜납 볼에 파단(크랙)이 발생하는 경우가 있는 것을 알 수 있었다. 땜납 볼의 파단은, 복수의 땜납 볼 중, 투과 평면에서 보아 플랜지 접착층과 중첩되는 위치에 배치되는 땜납 볼에 발생하기 쉬운 것을 알 수 있었다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 관한 반도체 장치는, 코어 절연층을 갖는 배선 기판과, 상기 배선 기판의 상면에 탑재된 반도체 칩과, 상기 배선 기판의 하면에 형성된 복수의 땜납 볼과, 제1 접착층을 통해 반도체 칩의 이면에 고정된 제1 부분 및 상기 제1 부분의 주위에 위치하고, 또한, 제2 접착층을 통해 배선 기판에 고정된 제2 부분을 갖는 방열판을 포함하고 있다. 상기 복수의 땜납 볼 중 일부는, 상기 제2 부분 및 상기 제2 접착층과 중첩되는 위치에 배치되어 있다. 상기 제2 접착층의 제2 두께는, 상기 제1 접착층의 제1 두께의 2배보다도 크다.
상기 일 실시 형태에 따르면, 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 일 실시 형태의 반도체 장치의 상면도이다.
도 2는 도 1에 도시한 반도체 장치의 하면도이다.
도 3은 도 1에 도시한 방열판을 제거한 상태에서 배선 기판 상의 반도체 장치의 내부 구조를 도시하는 평면도이다.
도 4는 도 1의 A-A선을 따른 단면도이다.
도 5는 도 4에 도시한 방열판에 접착된 접착층의 주변을 확대하여 도시하는 확대 단면도이다.
도 6은 방열판의 플랜지부를 접착 고정하는 접착층의 두께와, 제품 수명의 상관 관계를 도시하는 설명도이다.
도 7은 도 1의 방열판에 대한 변형예인 방열판을 구비한 반도체 장치를 도시하는 상면도이다.
도 8은 도 7에 도시한 반도체 장치의 하면도이다.
도 9는 도 2에 대한 변형예를 도시하는 하면도이다.
(본원에 있어서의 기재 형식·기본적 용어·용법의 설명)
본원에 있어서, 실시의 양태의 기재는, 필요에 따라서, 편의상 복수의 섹션 등으로 나누어 기재하지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하고, 이들은 서로 독립 별개의 것은 아니고, 기재된 전후를 불문하고, 단일의 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 전부의 변형예 등이다. 또한, 원칙적으로, 마찬가지의 부분은 반복의 설명을 생략한다. 또한, 실시의 양태에 있어서의 각 구성 요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
마찬가지로 실시의 양태 등의 기재에 있어서, 재료, 조성 등에 대하여, 「A로 이루어지는 X」 등이라고 해도, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 포함하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대하여 말하면, 「A를 주요한 성분으로서 포함하는 X」 등의 의미이다. 예를 들어, 「실리콘 부재」 등이라고 해도, 순수한 실리콘에 한정되는 것은 아니고, SiGe(실리콘·게르마늄) 합금이나 그 밖에 실리콘을 주요한 성분으로 하는 다원 합금, 그 밖의 첨가물 등을 포함하는 부재도 포함하는 것인 것은 물론이다. 또한, 금 도금, Cu층, 니켈·도금 등이라고 해도, 그렇지 않다는 취지, 특별히 명시한 경우를 제외하고, 순수한 것뿐만 아니라, 각각 금, Cu, 니켈 등을 주요한 성분으로 하는 부재를 포함하는 것으로 한다.
또한, 특정의 수치, 수량에 언급하였을 때도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정의 수치를 초과하는 수치여도 되고, 그 특정의 수치 미만의 수치여도 된다.
또한, 실시 형태의 각 도면 중에 있어서, 동일 또는 마찬가지의 부분은 동일하거나 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙적으로 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려, 번잡해지는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이어도 해칭 등을 생략하는 경우가 있다. 이것에 관련하여, 설명 등으로부터 명확한 경우 등에는, 평면적으로 폐쇄된 구멍이라도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니더라도, 공극이 아닌 것을 명시하기 위해, 혹은 영역의 경계를 명시하기 위해, 해칭이나 도트 패턴을 부여하는 경우가 있다.
또한, 이하의 설명에 있어서, 그라운드 플레인, 혹은 전원 플레인이라고 하는 용어를 사용하는 경우가 있다. 그라운드 플레인 및 전원 플레인은, 소위 배선 패턴과는 형상이 다른 대면적의 도체 패턴이다. 대면적의 도체 패턴 중, 기준 전위가 공급되는 것을 그라운드 플레인이라 칭하고, 전원 전위가 공급되는 것을 전원 플레인이라 칭한다.
<반도체 장치>
도 1은 일 실시 형태인 반도체 장치의 상면도이다. 도 2는 도 1에 도시한 반도체 장치의 하면도이다. 또한, 도 3은 도 1에 도시한 방열판을 제거한 상태에서 배선 기판 상의 반도체 장치의 내부 구조를 도시하는 평면도이다. 또한, 도 4는 도 1의 A-A선을 따른 단면도이다. 도 1에서는, 방열판 LID로 덮인 반도체 칩 CHP1의 윤곽을 점선으로 나타내고 있다. 도 2는, 평면도이지만, 땜납 볼 SB의 레이아웃과, 도 1에 도시한 방열판 LID의 부분 LIDp2의 위치 관계를 명시하기 위해, 부분 LIDp2 및 접착층 BND2와 각각 중첩되는 영역에 해칭을 부여하여 나타내고 있다.
본 실시 형태의 반도체 장치 PKG1은, 배선 기판 SUB1과, 배선 기판 SUB1에 탑재된 반도체 칩 CHP1(도 3 참조)을 갖는다. 또한, 반도체 장치 PKG1은, 반도체 칩 CHP1 상에 배치된 접착층 BND1과, 반도체 칩 CHP1의 전체, 접착층 BND1의 전체, 및 배선 기판 SUB1의 일부분을 덮는 방열판 LID를 갖는다.
근년, 반도체 장치의 고기능화에 수반하여, 동작 중의 주된 열원이 되는 반도체 칩으로부터의 방열 대책이 중요하다. 본 실시 형태의 반도체 장치 PKG1의 경우도, 반도체 칩 CHP1의 동작을 안정시키는 관점에서, 반도체 칩 CHP1의 온도가 과도하게 상승하지 않는 것이 바람직하다. 이 때문에, 반도체 칩 CHP1에서 발생하는 열을 효율적으로 외부로 방출하는 것이 바람직하다. 반도체 장치 PKG1의 경우, 접착층 BND1을 통해 반도체 칩 CHP1과 방열판 LID가 열적으로 접속되어 있으므로, 반도체 칩 CHP1에서 발생하는 열의 방출 특성을 향상시킬 수 있다. 방열판 LID는, 예를 들어 배선 기판 SUB1보다도 열전도율이 높은 금속판이며, 반도체 칩 CHP1에서 발생한 열을 외부로 배출하는 기능을 구비하고 있다.
도 4에 도시한 바와 같이, 방열판 LID는, 배선 기판 SUB1 상에 접착층 BND2를 통해 접착 고정되어 있다. 방열판 LID는, 접착층(칩 접착층) BND1을 통해 반도체 칩 CHP1의 이면(3b)에 고정된 부분(중앙부) LIDp1과, 부분 LIDp1의 주위에 위치하고, 또한, 접착층(플랜지 접착층) BND2를 통해 배선 기판 SUB1에 고정된 부분(주변부, 플랜지부) LIDp2를 갖는다. 또한, 이하의 설명에 있어서, 부분 LIDp1은, 방열판 LID 중, 반도체 칩 CHP1과 중첩되는 부분으로서 정의된다. 도 4에 도시한 예의 경우, 부분 LIDp2는, 방열판 LID 중, 부분 LIDp1과 비교하여 다운셋된 부분(바꿔 말하면, 배선 기판 SUB1의 상면(2t)을 기준면으로 하여, 부분 LIDp1보다도 낮은 위치에 배치되며, 또한, 부분 LIDp1과 평행인 평면 방향으로 연장되어 있는 부분)으로서 정의된다. 방열판 LID는, 상면 LIDt 및 상면 LIDt의 반대측의 하면 LIDb를 갖고 있다. 부분 LIDp2에 있어서의 하면 LIDb는, 접착층 BND2에 접착된 피접착면에 상당한다. 도 4에 도시한 예에서는, 부분 LIDp2의 하면 LIDb의 전체가 접착층 BND2와 중첩되어 있다. 단, 부분 LIDp2의 하면 LIDb의 일부가 접착층 BND2와 중첩되어 있지 않은 경우가 있다. 이 경우, 중첩되지 않는 부분도, 상기한 부분 LIDp2에 포함된다.
또한, 도 4에 대한 변형예로서, 방열판 LID가 다운셋되어 있지 않은 경우가 있다. 이 경우, 부분 LIDp2는, 방열판 LID 중, 접착층 BND2와 중첩되는 부분으로서 정의된다.
또한, 도 4에 대한 다른 변형예로서, 방열판 LID의 주연의 플랜지부가, 부분 LIDp1보다도 높은 위치에 업셋되어 있는 경우가 있다. 이 경우, 부분 LIDp2는, 방열판 LID 중, 부분 LIDp1과 비교하여 업셋된 부분(바꿔 말하면, 배선 기판 SUB1의 상면(2t)을 기준면으로 하여, 부분 LIDp1보다도 높은 위치에 배치되며, 또한, 부분 LIDp1과 평행인 평면 방향으로 연장되어 있는 부분)으로서 정의된다.
본 실시 형태의 경우, 배선 기판 SUB1의 상면(2t)을 기준면으로 하면, 방열판 LID의 부분 LIDp1의 높이와, 부분 LIDp2의 높이는 서로 다르다. 도 4의 예에서는, 부분 LIDp2는 부분 LIDp1보다도 배선 기판 SUB1의 상면(2t)에 가까운 높이에 배치되어 있다. 바꿔 말하면, 방열판 LID의 부분 LIDp2는, 부분 LIDp1에 대하여 오프셋(도 4의 예에서는 다운셋)되어 있다. 이 때문에, 본 실시 형태의 경우, 방열판 LID는, 부분 LIDp1과 부분 LIDp2 사이에 배치되며, 또한, 굽힘 가공이 실시된 부분(부, 굽힘 가공부, 경사부) LIDp3을 구비하고 있다. 또한, 본 실시 형태의 경우, 방열판 LID는, 부분 LIDp1과 부분 LIDp3 사이에 배치된 부분 LIDp4를 구비하고 있다. 도 4에 도시한 바와 같이, 부분 LIDp4는, 반도체 칩 CHP1과 중첩되지 않고, 또한, 배선 기판 SUB1의 상면(2t)을 기준면으로 하여 부분 LIDp1과 동일한 높이에서 부분 LIDp1과 부분 LIDp3을 접속하도록 연장되어 있다.
배선 기판 SUB1은, 반도체 칩 CHP1이 탑재된 상면(면, 주면, 칩 탑재면)(2t), 상면(2t)과는 반대측의 하면(면, 주면, 실장면)(2b)을 갖는다. 또한, 배선 기판 SUB1의 상면(2t) 및 하면(2b)의 각각은, 외연에 복수의 변(2s)(도 1 내지 도 3 참조)을 갖는다. 본 실시 형태의 경우, 배선 기판 SUB1의 상면(2t)(도 1 참조) 및 하면(2b)(도 2 참조)은 각각 사각형이다. 상면(2t)은, 반도체 칩 CHP1의 표면(3t)과 대향하는 칩 탑재면이다. 본 실시 형태의 경우, 배선 기판 SUB1의 4변의 각각의 길이는 20㎜ 이상이다. 이하에서 상세하게 설명하는 복수의 땜납 볼 SB의 일부에 파단이 발생하는 과제는, 비교적 대형의 반도체 장치에 있어서 현재화되기 쉽다. 이하에서 설명하는 반도체 장치 PKG1의 구조는, 배선 기판 SUB1의 4변의 각각의 길이가 20㎜ 미만인 반도체 장치에 적용할 수도 있다. 단, 복수의 땜납 볼 SB의 일부에 파단이 발생하는 과제가 발생하기 쉽다는 과제가 발생하기 쉽다는 점에 있어서, 4변의 각각의 길이는 20㎜ 이상인 반도체 장치 PKG1에 적용하면 특히 유효하다.
배선 기판 SUB1은, 칩 탑재면인 상면(2t) 측의 단자(패드(2PD))와 실장면인 하면(2b) 측의 단자(랜드(2LD))를 전기적으로 접속하는 복수의 배선층(도 4에 도시한 예에서는 4층) WL1, WL2, WL3 및 WL4를 갖는다. 각 배선층은, 상면(2t)과 하면(2b) 사이에 있다. 각 배선층은, 전기 신호나 전력을 공급하는 경로인 배선 등의 도체 패턴을 갖는다. 또한 각 배선층의 사이에는, 절연층(2e)이 배치되어 있다. 각 배선층의 사이에 배치되는 복수의 절연층(2e)은, 상면(2t)과 하면(2b) 사이에 배치된 코어 절연층(절연층, 코어재, 코어 절연층)(2CR)을 포함한다. 코어 절연층(2CR)은, 배선 기판 SUB1의 강성을 확보하기 위한 코어 부재이며, 예를 들어 유리 섬유에 수지를 함침시킨 프리프레그로 이루어진다.
각 배선층은, 절연층(2e)을 관통하는 층간 도전로인 비아 배선(2v), 혹은 스루홀 배선(2THW)을 통해 서로, 또한, 전기적으로 접속되어 있다. 또한, 본 실시 형태에서는, 배선 기판 SUB1의 일례로서 4층의 배선층을 구비하는 배선 기판을 예시하고 있지만, 배선 기판 SUB1이 구비하는 배선층의 수는 4층에 한정되지는 않는다. 예를 들어 3층 이하, 혹은 5층 이상의 배선층을 구비하는 배선 기판을 변형예로서 사용할 수 있다.
또한, 복수의 배선층 중, 가장 상면(2t) 측에 배치된 배선층 WL1은, 유기 절연막 SR1로 덮인다. 유기 절연막 SR1에는, 개구부가 마련되고, 배선층 WL1에 마련된 복수의 패드(2PD)는, 개구부에 있어서, 유기 절연막 SR1로부터 노출되어 있다. 또한, 복수의 배선층 중, 배선 기판 SUB1의 하면(2b) 측에 가장 가까운 위치에 배치된 배선층 WL4에는, 복수의 랜드(2LD)가 마련되고, 배선층 WL4는, 유기 절연막 SR2으로 덮인다. 유기 절연막 SR1 및 유기 절연막 SR2의 각각은, 솔더 레지스트막이다. 배선층 WL1에 마련되는 복수의 패드(2PD)와, 배선층 WL4에 마련되는 복수의 랜드(2LD)의 각각은, 배선 기판 SUB1이 구비하는 각 배선층에 형성된 도체 패턴(배선(2d)이나 대면적의 도체 패턴(2CP)), 비아 배선(2v), 및 스루홀 배선(2THW)을 통해 전기적으로 접속되어 있다.
배선(2d), 패드(2PD), 비아 배선(2v), 비아 랜드(도시는 생략), 스루홀 랜드(도시는 생략), 스루홀 배선(2THW), 랜드(2LD), 및 도체 패턴(2CP)의 각각은, 예를 들어 구리 또는 구리를 주성분으로 하는 금속 재료로 이루어진다.
또한, 배선 기판 SUB1은, 예를 들어 코어 절연층(절연층, 코어재, 코어 절연층)(2CR)의 상면(2Ct) 및 하면(2Cb)에, 각각 복수의 배선층을 빌드 업 공법에 의해 적층함으로써, 형성되어 있다. 또한, 코어 절연층(2CR)의 상면(2Ct) 측에 있는 배선층 WL2와 하면(2Cb) 측에 있는 배선층 WL3은, 상면(2Ct)과 하면(2Cb) 중 한쪽으로부터 다른 쪽까지를 관통하도록 마련된 복수의 관통 구멍(스루홀)에 매립된, 복수의 스루홀 배선(2THW)을 통해 전기적으로 접속되어 있다.
또한, 도 4에 도시한 예에서는, 복수의 랜드(2LD)의 각각에는, 땜납 볼(땜납재, 외부 단자, 전극, 외부 전극) SB가 접속되어 있다. 땜납 볼 SB는, 반도체 장치 PKG1을 도시하지 않은 머더보드에 실장할 때, 머더보드측의 복수의 단자(도시는 생략)와 복수의 랜드(2LD)를 전기적으로 접속하는, 도전성 부재이다. 땜납 볼 SB는, 예를 들어 납(Pb) 함유의 Sn-Pb 땜납재, 혹은, Pb를 실질적으로 포함하지 않는, 소위, 납 프리 땜납으로 이루어지는 땜납재이다. 납 프리 땜납의 예로서는, 예를 들어 주석(Sn)만, 주석-비스무트(Sn-Bi), 또는 주석-구리-은(Sn-Cu-Ag), 주석-구리(Sn-Cu) 등을 들 수 있다. 여기서, 납 프리 땜납이란, 납(Pb)의 함유량이 0.1wt％ 이하인 것을 의미하고, 이 함유량은, RoHS(Restriction of Hazardous Substances) 지령의 기준으로서 정해져 있다.
또한, 도 2에 도시한 바와 같이 복수의 땜납 볼 SB는, 행렬상(어레이상, 매트릭스상)으로 배치되어 있다. 또한, 도 2에서는 도시를 생략하지만, 복수의 땜납 볼 SB가 접합된 복수의 랜드(2LD)(도 4 참조)도 행렬상(매트릭스상)으로 배치되어 있다. 이와 같이, 배선 기판 SUB1의 실장면측에, 복수의 외부 단자(땜납 볼 SB, 랜드(2LD))를 행렬상으로 배치하는 반도체 장치를, 에어리어 어레이형 반도체 장치라 칭한다. 에어리어 어레이형 반도체 장치는, 배선 기판 SUB1의 실장면(하면(2b)) 측을, 외부 단자의 배치 스페이스로서 유효 활용할 수 있으므로, 외부 단자수가 증대되어도 반도체 장치의 실장 면적의 증대를 억제할 수 있는 점에서 바람직하다. 즉, 고기능화, 고집적화에 수반하여, 외부 단자수가 증대되는 반도체 장치를 공간 절약으로 실장할 수 있다.
또한, 반도체 장치 PKG1은, 배선 기판 SUB1 상에 탑재된 반도체 칩 CHP1을 구비하고 있다. 도 4에 도시한 바와 같이, 반도체 칩 CHP1의 각각은, 복수의 돌기 전극(3BP)이 배열된 표면(주면, 상면)(3t), 표면(3t)과는 반대측의 이면(주면, 하면)(3b)을 구비한다. 또한 반도체 칩 CHP1의 표면(3t) 및 이면(3b)의 각각은, 외연부에 복수의 변(3s)을 구비한다. 반도체 칩 CHP1은, 도 3에 도시한 바와 같이 평면에서 보아 배선 기판 SUB1보다도 평면적이 작은 사각형의 외형 형상을 이룬다. 도 3에 도시한 예에서는, 반도체 칩 CHP1이 배선 기판 SUB1의 상면(2t)의 중앙부에 탑재되고, 또한, 반도체 칩 CHP1의 4개의 변(3s)의 각각이, 배선 기판 SUB1의 4개의 변(2s)의 각각을 따라서 연장되어 있다.
또한, 반도체 칩 CHP1의 표면(3t) 측에는, 복수의 전극(패드, 전극 패드, 본딩 패드)(3PD)이 형성되어 있다. 도 4에 도시한 예에서는, 반도체 칩 CHP1은, 표면(3t)이 배선 기판 SUB1의 상면(2t)과 대향한 상태에서, 배선 기판 SUB1 상에 탑재되어 있다. 이와 같은 탑재 방식은, 페이스다운 실장 방식, 혹은 플립 칩 접속 방식이라 불린다.
도시는 생략하지만, 반도체 칩 CHP1의 주면(상세하게는, 반도체 칩 CHP1의 기재인 반도체 기판의 소자 형성면에 마련된 반도체 소자 형성 영역)에는, 복수의 반도체 소자(회로 소자)가 형성되어 있다. 복수의 전극(3PD)은, 반도체 칩 CHP1의 내부(상세하게는, 표면(3t)과 도시하지 않은 반도체 소자 형성 영역 사이)에 배치된 배선층에 형성된 배선(도시는 생략)을 통해, 이 복수의 반도체 소자와, 각각 전기적으로 접속되어 있다.
반도체 칩 CHP1(상세하게는, 반도체 칩 CHP1의 기재)은, 예를 들어 실리콘(Si)으로 이루어진다. 또한, 표면(3t)에는, 반도체 칩 CHP1의 기재 및 배선을 덮는 절연막(도시하지 않은 패시베이션막)이 형성되어 있고, 복수의 전극(3PD)의 각각의 일부는, 이 패시베이션막에 형성된 개구부에 있어서, 패시베이션막으로부터 노출되어 있다. 또한, 복수의 전극(3PD)은, 각각 금속으로 이루어지고, 본 실시 형태에서는, 예를 들어 알루미늄(Al)으로 이루어진다.
또한, 도 4에 도시한 바와 같이, 복수의 전극(3PD)에는 각각 돌기 전극(3BP)가 접속되고, 반도체 칩 CHP1의 복수의 전극(3PD)과, 배선 기판 SUB1의 복수의 패드(2PD)는, 복수의 돌기 전극(3BP)을 통해, 각각 전기적으로 접속되어 있다. 돌기 전극(범프 전극)(3BP)은, 반도체 칩 CHP1의 표면(3t) 상에 돌출되도록 형성된 금속 부재(도전성 부재)이다. 돌기 전극(3BP)은, 본 실시 형태에서는, 전극(3PD) 상에, 예를 들어 구리로 이루어지는 주상 전극(소위 카파 필러 전극)이 형성되고, 주상 전극의 선단에 땜납재가 적층된 구조를 구비한다. 주상 전극의 선단에 적층된 땜납재로서는, 상기한 땜납 볼 SB와 마찬가지로, 납 함유의 땜납재나 납 프리 땜납을 사용할 수 있다.
반도체 칩 CHP1을 배선 기판 SUB1에 탑재할 때는, 복수의 패드(2PD)에 땜납과의 접합성이 양호한 접합재(예를 들어 하지 금속막이나 땜납 페이스트)를 미리 형성해 둔다. 주상 전극의 선단 땜납재와 패드(2PD) 상의 접합재를 접촉시킨 상태에서 가열 처리(리플로우 처리)를 실시함으로써, 땜납이 일체화되어, 돌기 전극(3BP)이 형성되어 있다. 또한, 본 실시 형태에 대한 변형예로서는, 니켈(Ni)로 이루어지는 주상 전극, 혹은 전극(3PD) 상에 하지 금속막을 통해 마이크로 땜납 볼이 형성된, 소위 땜납 범프를 돌기 전극(3BP)으로서 사용해도 된다.
또한, 도 4에 도시한 바와 같이 반도체 칩 CHP1과 배선 기판 SUB1 사이에는, 언더 필 수지(절연성 수지) UF가 배치되어 있다. 언더 필 수지 UF는, 반도체 칩 CHP1의 표면(3t)과 배선 기판 SUB1의 상면(2t) 사이의 공간을 폐색하도록 배치되어 있다. 복수의 돌기 전극(3BP)의 각각은 언더 필 수지 UF에 의해 밀봉되어 있다. 또한, 언더 필 수지 UF는, 절연성(비도전성)의 재료(예를 들어 수지 재료)로 이루어지고, 반도체 칩 CHP1과 배선 기판 SUB1의 전기적 접속 부분(복수의 돌기 전극(3BP)의 접합부)을 밀봉하도록 배치되어 있다. 이와 같이, 복수의 돌기 전극(3BP)과 복수의 패드(2PD)의 접합부를 언더 필 수지 UF로 덮음으로써, 반도체 칩 CHP1과 배선 기판 SUB1의 전기적 접속 부분에 발생하는 응력을 완화시킬 수 있다. 또한, 반도체 칩 CHP1의 복수의 전극(3PD)과 복수의 돌기 전극(3BP)의 접합부에 발생하는 응력에 대해서도 완화시킬 수 있다. 나아가, 반도체 칩 CHP1의 반도체 소자(회로 소자)가 형성된 주면을 보호할 수도 있다.
또한, 상기한 바와 같이 반도체 칩 CHP1의 이면(3b)에는, 방열판(리드, 히트 스프레더, 방열 부재) LID가 접착층 BND1을 통해 접착 고정되어 있다. 방열판 LID는, 접착층 BND1을 통해 반도체 칩 CHP1과 열적으로 접속되어 있다. 접착층 BND1은, 반도체 칩 CHP1 및 방열판 LID의 각각과 접촉하고 있다.
<땜납 볼의 파단에 대하여>
상기한 바와 같이, 에어리어 어레이형 반도체 장치는, 배선 기판 SUB1의 실장면(하면(2b)) 측에 다수의 땜납 볼 SB를 배열함으로써, 다수의 외부 단자를 구비한 반도체 장치의 실장 스페이스를 작게 할 수 있다. 이 때문에, 도 2에 도시한 바와 같이, 배선 기판 SUB1의 하면(2b)의 광범위에 걸쳐 다수의 땜납 볼 SB가 배열되어 있다. 상세하게는, 투과 평면에서 보아(도 2는 반도체 장치 PKG1을 하면(2b) 측으로부터 본 투과 평면도임), 복수의 땜납 볼 SB 중 일부는, 부분 LIDp2 및 접착층 BND2(도 4 참조)와 각각 중첩되는 위치에 배치되어 있다.
도 1에 도시한 바와 같이 방열판 LID의 부분 LIDp2는, 배선 기판 SUB1의 주변 영역에 배치되어 있다. 도 2에 도시한 배선 기판 SUB1의 하면(2b)에 있어서, 주변 영역에는, 많은 땜납 볼 SB를 배치할 수 있다. 이 때문에, 이 주변 영역에 다수의 땜납 볼 SB를 배치함으로써 외부 단자수를 많게 할 수 있다. 또한, 주변 영역에 배치된 땜납 볼을 포함하는 전송 경로는, 도시하지 않은 실장 기판(머더보드)에 있어서, 최상층 또는 제2층째의 배선층에 배치된 배선에 용이하게 접속시킬 수 있다. 이 때문에, 고주파 신호 등, 전송 경로의 특성 임피던스를 설계값에 일치시킬 필요가 있는 전기 신호의 신호 전송 경로를 구성하는 땜납 볼 SB는, 배선 기판 SUB1의 주변 영역에 배치되는 경우가 많다.
본원 발명자의 검토에 의하면, 방열판 LID가 배선 기판 SUB1 및 반도체 칩 CHP1의 각각에 접착 고정된 에어리어 어레이형 반도체 장치에 있어서, 부분 LIDp2 및 접착층 BND2와 각각 중첩되는 위치에 배치된 땜납 볼 SB의 일부에 있어서, 반도체 장치의 사용 시의 온도 사이클 부하에 기인하여, 파단이 발생하는 경우가 있는 것을 알 수 있었다. 땜납 볼에 파단이 발생한 경우, 전기적인 접속 신뢰성의 저하의 원인이 된다. 반대로 말하면, 파단이 발생할 때까지 인가되는 온도 사이클 부하의 횟수(바꿔 말하면 사이클수)를 많게 함으로써, 반도체 장치의 제품 수명을 길게 할 수 있다.
부분 LIDp2 및 접착층 BND2와 각각 중첩되는 영역에 배치된 땜납 볼 SB에 파단이 발생한다고 하는 과제는, 방열판 LID와 배선 기판 SUB1의 선팽창 계수의 차가 큰 것이 원인의 하나로 생각된다. 선팽창 계수의 차가 큰 2개의 부재를 접착 고정 한 경우, 온도 사이클 부하가 인가되면, 온도 사이클 부하에 기인하여 큰 응력이 발생한다. 따라서, 방열판 LID와 배선 기판 SUB1의 선팽창 계수의 차를 작게 할 수 있으면, 이것에 비례하여 응력을 작게 할 수 있으므로, 제품 수명을 연장시킬 수 있다. 단, 방열판 LID의 방열 부재로서의 기능을 발휘시키기 위해서는, 방열판 LID의 재료 선택은, 방열 특성을 우선하여 실시될 필요가 있다. 한편, 배선 기판 SUB1의 재료나 구조를 한정하면, 배선 레이아웃 등의 설계의 자유도가 저하되는 원인이 된다.
따라서, 본원 발명자는, 방열판 LID와 배선 기판 SUB1을 접착하는 접착층 BND2에 주목하여, 온도 사이클 부하에 의해 발생한 응력을, 이 접착층 BND2에 의해 완화시키는 방법에 대하여 검토를 행하였다. 단, 반도체 장치 PKG1의 제조 공정을 고려하면, 도 4에 도시한 방열판 LID의 부분 LIDp1 및 LIDp2는, 동일한 타이밍에 반도체 칩 CHP1 또는 배선 기판 SUB1에 접착될 필요가 있다. 또한, 접착층 BND1과 접착층 BND2에 각각 다른 접착 재료를 사용한 경우, 방열판 LID를 접착시키는 공정의 작업이 번잡해진다. 이 때문에, 접착층 BND1과 접착층 BND2는, 동일한 재료로 이루어진다.
예를 들어, 도 5에 도시한 바와 같이, 접착층 BND1은, 접착 기능을 구비한 수지 R1 중에 포함되는 복수의 필러 F1을 포함하고 있다. 도 5는 도 4에 도시한 방열판에 접착된 접착층의 주변을 확대하여 도시하는 확대 단면도이다. 필러 F1은, 예를 들어 금속 산화물인 알루미나 필러를 포함하고 있다. 알루미나 필러는, 접착층 BND1에 포함되는 수지와 비교하여 열전도율이 높은 절연 입자이다. 접착층 BND1에 알루미나 필러를 포함하는 복수의 필러 F1을 함유시킴으로써, 접착층 BND1의 방열 특성을 향상시킬 수 있다. 복수의 필러 F1은, 모두가 알루미나 필러인 경우도 있지만, 알루미나 필러와는 다른 입자를 포함하고 있는 경우도 있다. 접착층 BND2에는, 접착층 BND1과 같은 방열성은 요구되지 않지만, 본 실시 형태의 경우, 접착층 BND1과 접착층 BND2은, 서로 동일한 재료로 이루어지므로, 접착층 BND1 및 접착층 BND2에는, 각각 동일한 종류의 필러 F1이 포함되어 있다.
이와 같이, 접착층 BND1과 접착층 BND2를 동일한 재료에 의해 구성하는 경우, 접착층 BND1의 방열 기능을 손상시키지 않는 범위에서 접착층 BND1 및 접착층 BND2의 재료를 선택할 필요가 있다. 따라서, 접착층 BND1 및 접착층 BND2의 재료로서, 극단적으로 유연한 재료를 적용하여 응력 완화 기능을 향상시키는 것은 어렵다. 바꿔 말하면, 접착층의 물성을 제어하는 것만에 의해 땜납 볼 SB의 손상을 방지하는 것은 어렵다.
본원 발명자가 검토를 행한 결과, 접착층 BND2의 두께를 두껍게 함으로써, 접착층 BND2의 응력 완화 기능이 향상시켜지는 것을 알 수 있었다. 접착층 BND1은, 방열판 LID와의 접촉면 B1t, 및 반도체 칩 CHP1의 이면(3b)과의 접촉면 B1b 중 한쪽으로부터 다른 쪽까지의 최단 거리인 두께 T1을 갖고 있다. 접착층 BND2는, 방열판 LID의 부분 LIDp2와의 접촉면 B2t, 및 배선 기판 SUB1의 상면(2t)과의 접촉면 B2b 중 한쪽으로부터 다른 쪽까지의 최단 거리인 두께 T2를 갖고 있다. 두께 T2는, 두께 T1의 2배보다 크다.
접착층 BND1을 통한 방열 경로에 있어서의 방열 효율은, 접착층 BND1의 두께 T1에 반비례한다. 이 때문에, 두께 T1은, 얇은 쪽이 바람직하고, 예를 들어 50㎛이다. 한편, 접착층 BND2의 두께 T2를 두껍게 함으로써, 상기한 온도 사이클 부하에 기인하여 발생하는 응력을 접착층 BND2에 의해 완화시킬 수 있다. 두께 T2는 적어도 두께 T1의 2배(예를 들어 100㎛)보다도 큰 것이 바람직하고, 3배(예를 들어 150㎛) 이상이 특히 바람직하다. 이 경우, 접착층 BND1의 방열 특성을 우선하여 접착층 BND1 및 접착층 BND2의 재료를 선택하였다고 해도, 제품 수명을 연장시킬 수 있다.
도 5에 도시한 예의 치수예는, 예를 들어 이하와 같다. 두께 T1은, 상기한 대로 예를 들어 50㎛이다. 표면(3t) 및 이면(3b) 중 한쪽으로부터 다른 쪽까지의 거리로서 정의되는 반도체 칩 CHP1의 두께 TCH1은, 예를 들어 400㎛이다. 또한, 반도체 칩 CHP1의 표면(3t)과 배선 기판 SUB1의 상면(2t)의 최단 거리로서 정의되는 갭 G1은, 예를 들어 75㎛이다. 방열판 LID의 두께 TL1은, 예를 들어 500㎛이다. 본 실시 형태의 경우, 부분 LIDp1의 두께 TL1과 부분 LIDp2의 두께 TL1은 동일하다.
또한, 본 실시 형태의 경우, 방열판 LID는, 부분 LIDp1과 부분 LIDp2 사이에, 굽힘 가공이 실시된 굽힘 가공부로서의 부분 LIDp3을 갖고 있다. 도 4 및 도 5에 도시한 방열판 LID의 구조는 이하와 같이 표현할 수도 있다. 방열판 LID의 하면 LIDb는, 부분 LIDp1의 하면 LIDb1과, 부분 LIDp2의 하면 LIDb2를 갖고 있다. 하면 LIDb1은, 접착층 BND1을 통해 반도체 칩 CHP1과 대향하고, 하면 LIDb2는, 접착층 BND2를 통해 배선 기판 SUB1의 상면(2t)과 대향하고 있다. 부분 LIDp2의 하면 LIDb2로부터 배선 기판 SUB1의 상면(2t)까지의 최단 거리는, 부분 LIDp1의 하면 LIDb1로부터 배선 기판 SUB1의 상면(2t)까지의 최단 거리보다도 짧다.
굽힘 가공의 정도, 바꿔 말하면, 부분 LIDp1의 하면 LIDb1과 부분 LIDp2의 하면 LIDb2의 고저차 G2는, 예를 들어 350㎛ 정도이다. 이 경우, 접촉면 B2t 및 접촉면 B2b 중 한쪽으로부터 다른 쪽까지의 최단 거리로서 정의되는 접착층 BND2의 두께 T2는, 175㎛이다. 또한, 배선 기판 SUB1에는, 제조 공정 시의 열영향(예를 들어, 반도체 칩 CHP1을 배선 기판 SUB1 상에 탑재할 때의 리플로우 공정 등)에 의해 상면(2t)의 중앙 영역이 반도체 칩 CHP1 방향으로 볼록한 형상을 이루는 「휨 변형」이 발생하는 경우가 있다. 이 휨 변형을 고려하면, 접촉면 B2t 및 접촉면 B2b 중 한쪽으로부터 다른 쪽까지의 거리는 일정하게 되지 않고, 주연부에 가까워질수록 커지는 경우가 있다. 이 경우, 부분 LIDp2 및 접착층 BND2와 각각 중첩되는 영역에 있어서의 접촉면 B2t 및 접촉면 B2b 중 한쪽으로부터 다른 쪽까지의 거리의 평균값은, 200㎛ 정도이다.
<접착층의 두께와 제품 수명의 관계의 평가>
다음에, 접착층 BND2의 두께 T2를 두껍게 하는 것에 의한 제품 수명의 연장 효과에 관해, 본원 발명자가 검토한 결과에 대하여 설명한다. 도 6은 방열판의 플랜지부를 접착 고정하는 접착층의 두께와, 제품 수명의 상관 관계를 도시하는 설명도이다. 도 6에 있어서, 횡축은, 도 5에 도시한 두께 T2의 값이다. 종축은 제품 수명의 지표로서, 도 4에 도시한 부분 LIDp2 및 접착층 BND2와 각각 중첩되는 위치에 배치된 땜납 볼 SB에 파단이 발견될 때까지의 온도 사이클 부하의 횟수이다. 또한, 도 6에는, 접착층 BND2(도 5 참조)의 접착 재료로서, 2종류의 재료를 사용한 평가 결과를 나타내고 있다.
실선으로 나타내는 시험구는, 도 5에 도시한 접착층 BND1의 재료로서 사용한 경우에 방열 특성의 요구 사양을 충족하는 접착 재료를 사용하여 시험한 결과를 나타내고 있다. 점선으로 나타내는 시험구는, 실선으로 나타내는 시험구의 접착 재료와 비교하여 0℃의 저장 탄성률이 상대적으로 낮은 접착 재료를 사용하여 시험한 결과를 나타내고 있다. 또한, 점선으로 나타내는 시험구에 사용한 접착 재료의 경우, 도 5에 도시한 접착층 BND1의 접착 재료로서 사용한 경우(두께 T1은 50㎛), 방열 성능이 목표값에 도달하지 못하기 때문에 접착층 BND1과 접착층 BND2는 다른 재료로 할 필요가 있지만, 실선으로 나타내는 시험구의 시험 결과의 기준으로서 기재하고 있다. 예를 들어, 본원 발명자가 후술하는 측정 방법에 의해 실제로 계측한 값에서는, 실선의 시험구에 사용한 접착 재료의 0℃에서의 저장 탄성률은 132㎫(메가파스칼), 점선의 시험구에 사용한 접착 재료의 0℃에서의 저장 탄성률은 11.1㎫(메가파스칼)이었다.
도 6에 도시한 평가 결과를 계측할 때 사용한 반도체 장치의 사양은 이하와 같다. 즉, 도 5에 도시한 두께 T1은 50㎛, 두께 TCH1은 400㎛, 갭 G1은, 75㎛, 그리고, 두께 TL1은, 500㎛이다. 또한, 두께 T2의 값은, 고저차 G2의 값을 변화시킴으로써 조정하였다. 또한, 도 3에 도시한 배선 기판 SUB1의 4개의 변(2s)의 각각의 길이는 25㎜이다. 반도체 칩 CHP1의 표면(3t)의 4변의 각각의 길이는, 약 10㎜이다. 또한, 도 4에 도시한 배선 기판 SUB1의 두께(즉 상면(2t) 및 하면(2b) 중 한쪽으로부터 다른 쪽까지의 거리)는, 580㎛ 정도이다.
도 6에 도시한 바와 같이, 실선의 시험구 및 점선의 시험구의 각각에 있어서, 접착층 BND2의 두께 T2의 값에 비례하여 제품 수명을 연장할 수 있음을 알 수 있다. 실선의 시험구에 있어서, 땜납 볼 SB의 파단이 발생할 때까지 인가한 온도 사이클 부하의 횟수는, 도 5에 도시한 두께 T2의 값이 두께 T1의 값의 2배(100㎛)일 때 2000사이클 정도, 3배(150㎛)일 때 3000사이클 정도였다. 땜납 볼 SB의 파단이 발생할 때까지 인가한 온도 사이클 부하의 횟수의 목표값을 2000사이클로 하면, 두께 T2의 값이 두께 T1의 값의 2배보다도 크면, 실험 오차에 의한 마진을 고려한 경우에도 이것을 달성할 수 있다.
또한, 후술하는 바와 같이, 도 4에 도시한 반도체 칩 CHP1과 중첩되는 영역에 배치된 땜납 볼 SB에도 파단이 발생하는 경우가 있다. 단, 배선 기판 SUB1의 두께를 500㎛ 내지 1㎜ 정도로 함으로써, 반도체 칩 CHP1과 중첩되는 영역에 배치된 땜납 볼 SB의 파단이 발생할 때까지 인가한 온도 사이클 부하의 횟수는 3000사이클 내지 4000사이클 정도로 할 수 있음을, 본원 발명자의 검토에 의해 알 수 있었다. 따라서, 접착층 BND2와 중첩되는 영역에 배치되어 있는 땜납 볼 SB에 대해서도, 파단이 발생할 때까지 인가한 온도 사이클 부하의 횟수가 3000사이클 이상으로 되어 있는 것이 바람직하다. 이 관점에서는, 두께 T2의 값이 두께 T1의 값의 3배 이상인 것이 특히 바람직하다.
또한, 두께 T2를 250㎛보다도 크게 하였다고 해도 온도 사이클 부하의 횟수가 3000사이클을 하회하는 일은 없다고 생각된다. 따라서, 부분 LIDp2 및 접착층 BND2와 각각 중첩되는 영역에 배치되어 있는 땜납 볼 SB에 있어서의 제품 수명을 연장시키는 관점에서는, 접착층 BND2의 두께 T2에 상한값은 특별히 없다. 예를 들어, 도시는 생략하지만, 본 실시 형태에 대한 변형예로서, 도 4에 도시한 굽힘 가공이 실시된 부분(부, 굽힘 가공부, 경사부) LIDp3이 마련되지 않고, 도 5에 도시한 부분 LIDp1의 하면 LIDb1과, 부분 LIDp2의 하면 LIDb2가, 배선 기판 SUB1의 상면(2t)을 기준면으로 하여 동일한 높이에 위치하고 있는(바꿔 말하면, 고저차 G2가 제로인) 경우도 있다. 또한 예를 들어, 본 실시 형태에 대한 다른 변형예로서, 도 5에 도시한 부분 LIDp2의 하면 LIDb2가, 부분 LIDp1의 하면 LIDb1에 대하여, 배선 기판 SUB1의 상면(2t)을 기준면으로 하여 높은 위치에 배치되어 있는(바꿔 말하면, 도 4에 도시한 부분 LIDp3이 업셋되어 있는) 경우도 있다.
단, 도 6에 도시한 실선의 시험구를 보고 알 수 있는 바와 같이, 두께 T2의 값이 150㎛를 초과한 후에는, 두께 T2를 두껍게 하는 것에 의한 제품 수명의 연장 효과가 서서히 작아진다. 또한, 도 4에 도시한 방열판 LID를 배선 기판 SUB1의 상면(2t) 상에 접착 고정할 때의 작업의 용이성을 고려하면, 접착층 BND2의 두께 T2는, 극단적으로 두껍지 않은 것이 바람직하다. 예를 들어, 접착층 BND2의 두께 T2는, 방열판 LID의 부분 LIDp1로부터 배선 기판 SUB1의 상면(2t)까지의 최단 거리 이하인 것이 바람직하다. 바꿔 말하면, 접착층 BND2의 두께 T2는, 배선 기판 SUB1의 상면(2t)과 반도체 칩 CHP1의 갭 G1, 반도체 칩 CHP1의 두께 TCH1, 및 접착층 BND1의 두께 T1의 합계값 이하인 것이 바람직하다.
또한, 본 실시 형태와 같이, 부분 LIDp2의 하면 LIDb2로부터 배선 기판 SUB1의 상면(2t)까지의 최단 거리는, 부분 LIDp1의 하면 LIDb1로부터 배선 기판 SUB1의 상면(2t)까지의 최단 거리보다도 짧은 것이 특히 바람직하다.
또한, 도 6에 도시한 바와 같이, 접착층 BND2의 두께 T2가 두께 T1의 5배(250㎛)가 되면, 온도 사이클 부하의 횟수가 4000사이클보다 약간 작은 정도(3800사이클 내지 4000사이클 정도)가 된다. 온도 사이클 부하의 횟수가, 이 정도까지 많아지면, 도 4에 도시한 반도체 칩 CHP1과 중첩되는 영역에 배치된 땜납 볼 SB에 파단이 발생하는 경우가 있다. 반도체 장치 PKG1의 제품 수명을 연장시키기 위해서는, 부분 LIDp2 및 접착층 BND2와 각각 중첩되는 영역에 배치된 땜납 볼 SB 이외에도 주목할 필요가 있다. 이 관점에서는, 도 5에 도시한 두께 T2의 값은 두께 T1의 값의 5배(250㎛) 이하인 것이 바람직하다. 이에 의해, 특히 파단이 발생하기 쉬운 땜납 볼의 손상을 억제하면서, 또한, 방열판 LID를 안정적으로 배선 기판 SUB1 상에 접착 고정시킬 수 있다.
<접착 재료의 저장 탄성률과 제품 수명의 관계의 평가>
다음에, 접착층 BND2를 구성하는 접착 재료 전체로서의 저장 탄성률과, 제품 수명의 관계에 대하여 설명한다. 온도 사이클 부하가 인가되었을 때 도 4에 도시한 부분 LIDp2 및 접착층 BND2와 각각 중첩되는 영역에 배치된 땜납 볼 SB에 발생하는 응력을 작게 하기 위해서는, 접착층 BND2에 의해 응력을 완화시킬 수 있는 것이 바람직하다. 이 응력 완화 특성은, 상기한 바와 같이 접착층 BND2의 두께를 크게 함으로써 향상시킬 수 있지만, 접착층 BND2를 구성하는 접착 재료에 대해서도 유연한(탄성 변형되기 쉬운) 쪽이 바람직하다. 본원 발명자는, 접착층 BND2를 구성하는 접착 재료의 유연함을 평가하는 지표로서, 저장 탄성률을 채용하였다.
저장 탄성률이란, 동적 탄성률의 1성분이며, 물체에 대한 외력과 변형에 의해 발생한 에너지 중, 물체의 내부에 보존하는 성분이다. 동적 탄성률 중, 물체의 외부로 확산되는 성분은, 손실 탄성률이다. 금회는, 온도 사이클 부하에 대한 접착층 BND2의 응력 완화 특성을 평가하기 위해, 인장 모드에서의 저장 탄성률을 평가 지표로서 사용하였다.
먼저, 측정용의 시험편으로서, 시험 대상의 재료로 이루어지는 직사각형의 시험편을 준비한다. 본원 발명자가 측정한 시험편의 사이즈는, 폭 10㎜, 길이 60㎜, 두께 500㎛이다. 측정 장치로서는, 동적 점탄성 측정 장치를 사용하였다. 측정에서는, 시험편의 긴 변 방향의 한쪽의 단부를 고정한 상태에서, 다른 쪽의 단부를 파지한 프로브가 시험편의 긴 변 방향으로 진동한다. 금회의 측정에서는 진동의 주파수는 1Hz로 하였다. 또한, 측정 시의 환경 온도를 -65℃로부터 300℃까지 5℃마다 스텝 승온시켜, 각 온도에서의 측정을 행하고, 0℃에서의 저장 탄성률을 평가 지표로 하였다.
먼저, 도 6에 있어서 실선으로 나타낸 시험구의 접착 재료의 경우, 0℃에서의 저장 탄성률은, 132㎫(메가파스칼)이었다. 한편, 도 6에 있어서, 점선으로 나타낸 시험구의 접착 재료의 경우, 0℃에서의 저장 탄성률은, 11.1㎫이었다. 또한, 도 6에서는 도시를 생략하였지만, 도 6에 도시한 시험구에서 사용한 접착 재료보다도 단단한 접착 재료에 대해서도 저장 탄성률을 측정하였다. 본원 발명자의 검토에 의하면, 0℃에서의 저장 탄성률이 200㎫ 이하이면, 도 6에 실선으로 나타낸 시험구와 동등한 결과가 얻어지는 것을 알 수 있었다.
또한, 도 6에 도시한 시험구 외에, 0℃에서의 저장 탄성률이 극단적으로 높은 재료로서, 3.89㎬(기가파스칼)의 재료를 사용하여 제품 수명의 평가를 행하였다. 이 결과, 두께 T2를 두껍게 함으로써 제품 수명을 연장할 수 있는 것은 확인할 수 있었지만, 땜납 볼 SB의 파단이 발생할 때까지 인가한 온도 사이클 부하의 횟수는, 도 6에 실선으로 나타내는 시험구에 대하여 70％ 정도(실측값에서는 69.4％)였다. 따라서, 도 5에 도시한 접착층 BND2를 구성하는 접착 재료의 0℃에서의 저장 탄성률은 200㎫ 이하인 것이 바람직하다.
또한, 도 6에 있어서 점선으로 나타내는 시험구에 사용한 접착 재료의 경우, 도 5에 도시한 접착층 BND1의 재료로서 사용하였을 때의 방열 특성이 부족하였다. 단, 응력 완화 특성의 관점에서는, 0℃에서의 저장 탄성률은, 11.1㎫인 쪽이 바람직하다. 따라서, 방열 특성의 관점에서 요구 사양을 충족시킬 수 있는 재료이면, 0℃에서의 저장 탄성률에 특별히 하한값은 없고, 0Pa(파스칼)보다도 크면 충분하다.
<반도체 칩과 중첩되는 영역에 배치된 땜납 볼의 파단에 대하여>
다음에, 도 4에 도시한 복수의 땜납 볼 SB 중, 반도체 칩 CHP1과 중첩되는 영역에 배치된 땜납 볼 SB의 파단에 대하여 설명한다. 상기와 같이, 본원 발명자는, 방열판 LID를 배선 기판 SUB1에 접착 고정하는 접착층 BND2와 중첩되는 영역에 배치된 땜납 볼 SB에 발생하는 파단에 주목하고, 이 발생을 억제하는 방법에 대하여 검토하였다. 단, 상기한 부분 LIDp2 및 접착층 BND2와 각각 중첩되는 영역 이외에 배치된 땜납 볼 SB에 파단이 발생한 경우라도, 반도체 장치 PKG1의 신뢰성 저하의 원인이 된다. 특히, 반도체 칩 CHP1의 선팽창 계수와 배선 기판 SUB1의 선팽창 계수의 차가 큰 경우, 반도체 칩 CHP1과 중첩되는 영역에 배치된 땜납 볼 SB에 파단이 발생하기 쉽다.
본원 발명자의 검토 결과에 의하면, 도 4에 도시한 배선 기판 SUB1의 코어 절연층(2CR)의 두께 및 반도체 칩 CHP1의 두께를 얇게 함으로써, 반도체 칩 CHP1과 중첩되는 영역에 배치된 땜납 볼 SB의 파단을 억제할 수 있음을 알 수 있었다. 상세하게는, 도 5에 도시한 반도체 칩 CHP1의 두께 TCH1 및 도 4에 도시한 코어 절연층(2CR)의 두께(상면(2Ct) 및 하면(2Cb))보다도 도 5에 도시한 방열판 LID의 부분 LIDp1의 두께 TL1이 두껍게 되어 있는 것이 바람직한 것을 알 수 있었다. 예를 들어, 도 4에 도시한 예에서는, 코어 절연층(2CR)의 두께는, 410㎛이다. 따라서, 도 5에 도시한 방열판 LID의 부분 LIDp1의 두께 TL1(예를 들어 500㎛)은, 반도체 칩 CHP1의 두께 TCH1(예를 들어 400㎛) 및 도 4에 도시한 코어 절연층(2CR)의 두께보다도 두껍다. 또한, 반도체 칩 CHP1과 중첩되는 영역에 배치된 땜납 볼 SB의 파단을 억제하는 관점에서는, 코어 절연층(2CR)의 두께는, 반도체 칩 CHP1의 두께 TCH1보다도 두꺼운 쪽이 특히 바람직하다.
상기 조건을 충족하고 있으면, 반도체 칩 CHP1과 중첩되는 영역에 배치된 땜납 볼 SB(도 4 참조)에 파단이 발생하기 전에 부분 LIDp2 및 접착층 BND2와 각각 중첩되는 영역에 배치된 땜납 볼 SB가 파단되는 경향이 있다. 또한, 반도체 칩 CHP1과 중첩되는 영역에 배치된 땜납 볼 SB에 관해서는, 상기 대책에 의해, 파단 발생까지의 온도 사이클 부하의 횟수를 증가시킬 수 있다. 따라서, 본 실시 형태에 따르면, 반도체 장치 전체로서의 제품 수명을 연장시킬 수 있다.
<방열판 형상의 변형예>
다음에, 도 1에 도시한 방열판 LID의 형상의 변형예에 대하여 설명한다. 도 7은 도 1의 방열판에 대한 변형예인 방열판을 구비한 반도체 장치를 도시하는 상면도이다. 도 8은 도 7에 도시한 반도체 장치의 하면도이다. 또한, 도 7에 도시한 B-B선을 따른 단면도는, 도 4와 마찬가지이므로, 도시를 생략하고, 필요에 따라서 도 4를 사용하여 설명한다.
도 7 및 도 8에 도시한 반도체 장치 PKG2가 갖는 방열판 LID2는, 평면에서 보아 사각형을 이루는 배선 기판 SUB1의 4개의 코너부 주변에 부분 LIDp2가 형성되어 있지 않은 점에서 도 1에 도시한 방열판 LID와 상이하다. 상세하게는, 방열판 LID2의 경우, 반도체 칩 CHP1과 중첩되는 부분 LIDp1과, 부분 LIDp1의 주위에 배치되며, 또한, 접착층 BND2(도 4 참조)를 통해 배선 기판 SUB1의 상면(2t)에 접착 고정된 4개의 부분 LIDp2를 갖고 있다.
4개의 부분 LIDp2의 각각은, 평면에서 보아 사각형을 이루는 부분 LIDp1의 각 변을 따라서 배치되고, 서로 이격되어 있다. 또한, 도 7에 도시한 예에서는, 방열판 LID2는, 부분 LIDp1과 부분 LIDp2 사이에 배치되며, 또한, 굽힘 가공이 실시된 부분(부, 굽힘 가공부, 경사부) LIDp3을 구비하고 있다. 또한, 방열판 LID2는, 부분 LIDp1과 부분 LIDp3 사이에 배치된 부분 LIDp4를 구비하고 있다. 도 4에 도시한 바와 같이, 부분 LIDp4는, 반도체 칩 CHP1과 중첩되지 않고, 또한, 배선 기판 SUB1의 상면(2t)을 기준면으로 하여 부분 LIDp1과 동일한 높이에서 부분 LIDp1과 부분 LIDp3을 접속하도록 연장되어 있다.
상기한 바와 같이, 방열판 LID2의 경우, 배선 기판 SUB1의 4개의 코너부 주변에 부분 LIDp2가 형성되어 있지 않다. 이것은 이하와 같이 표현할 수 있다. 즉, 방열판 LID2가 구비하는 4개의 부분 LIDp2의 각각은, X 방향 및 X 방향에 직교하는 Y 방향 중, 어느 하나의 방향으로 연장되어 있다. 4개의 부분 LIDp2의 각각의 연장 방향의 연장선 상에는, 다른 부분 LIDp2가 배치되어 있지 않다.
도시는 생략하지만, 부분 LIDp2의 외연의 평면 형상을 사각형으로 한 경우, 상기한 땜납 볼 SB(도 4 참조)의 파단은, 사각형의 코너부의 근방에서 발생하기 쉽다. 사각형의 코너부에는 응력이 집중되기 쉽기 때문이다. 본 변형예의 경우, 도 8에 도시한 바와 같이, 배선 기판 SUB1의 4개의 코너부 주변에 배치된 땜납 볼 SB는, 접착층 BND2와 중첩되어 있지 않다. 따라서, 특히 파단이 발생하기 쉬운 땜납 볼 SB에 응력이 집중되는 것을 피할 수 있으므로, 파단이 발생할 때까지의 온도 사이클 부하의 횟수를 증가시킬 수 있다. 즉, 제품 수명을 연장시킬 수 있다.
<땜납 볼 배열의 변형예>
다음에, 도 2에 도시한 땜납 볼 SB의 배열의 변형예에 대하여 설명한다. 도 9는 도 2에 대한 변형예를 도시하는 하면도이다. 도 2에서는, 복수의 땜납 볼 SB의 레이아웃의 일례를 나타냈지만, 땜납 볼 SB의 레이아웃은, 도 2에 도시한 양태 외에, 다양한 변형예가 있다. 예를 들어 도 9에 도시한 반도체 장치 PKG3의 경우, 땜납 볼 SB가 행렬 상으로 등간격으로 배열된, 소위 풀 그리드의 레이아웃으로 되어 있다. 도 1 내지 도 8을 사용하여 설명한 기술은, 도 9에 도시한 바와 같은 풀 그리드 어레이의 반도체 장치 PKG3에 적용해도 유효하다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
2b: 하면(면, 주면, 실장면)
2Cb: 하면
2CP: 도체 패턴(도체 플레인)
2CR: 코어 절연층(코어재, 절연층)
2Ct: 상면
2d: 배선
2e: 절연층
2LD: 랜드
2PD: 패드
2s, 3s: 변
2t: 상면(면, 주면, 칩 탑재면)
2THW: 스루홀 배선
2v: 비아 배선
3b: 이면(주면, 하면)
3BP: 돌기 전극(범프 전극)
3PD: 전극(패드, 전극 패드, 본딩 패드)
3t: 표면(주면, 상면)
B1b, B1t, B2b, B2t: 접촉면
BND1, BND2: 접착층
CHP1: 반도체 칩(반도체 부품, 전자 부품)
F1: 필러
G1: 갭
G2: 고저차
LID: 방열판(리드, 히트 스프레더, 방열 부재)
LIDt: 상면
LIDb, LIDb1, LIDb2: 하면
LIDp1, LIDp2, LIDp3, LIDp4: 부분
PKG1, PKG2, PKG3: 반도체 장치
R1: 수지
SB: 땜납 볼(땜납재, 외부 단자, 전극, 외부 전극)
SR1, SR2: 유기 절연막
SUB1: 배선 기판
T1, T2, TCH1, TL1: 두께
UF: 언더 필 수지(절연성 수지)
WL1, WL2, WL3, WL4: 배선층

Claims (8)

  1. 상면, 상기 상면과는 반대측의 하면, 및 상기 상면과 상기 하면 사이에 위치하는 코어 절연층을 갖는 배선 기판과,
    제1 면, 상기 제1 면 상에 형성된 복수의 돌기 전극, 및 상기 제1 면과는 반대측의 제2 면을 갖고, 상기 제1 면이 상기 배선 기판의 상기 상면과 대향하도록, 상기 복수의 돌기 전극을 통해 상기 배선 기판 상에 탑재된 반도체 칩과,
    상기 배선 기판의 상기 하면에 형성된 복수의 땜납 볼과,
    제1 접착층을 통해 상기 반도체 칩의 상기 제2 면에 고정된 제1 부분 및 상기 제1 부분의 주위에 위치하고, 또한, 제2 접착층을 통해 상기 배선 기판에 고정된 제2 부분을 갖는 방열판
    을 포함하고,
    투과 평면에서 보아, 상기 복수의 땜납 볼 중 일부는, 상기 방열판의 상기 제2 부분 및 상기 제2 접착층과 중첩되는 위치에 배치되어 있고,
    상기 제1 접착층 및 상기 제2 접착층의 각각은, 서로 동일한 종류의 필러를 포함하고,
    상기 제1 접착층 중 상기 방열판과의 접촉면으로부터, 상기 제1 접착층 중 상기 반도체 칩의 상기 제2 면과의 접촉면까지의 최단 거리를 제1 두께로 하고,
    상기 제2 접착층 중 상기 방열판의 상기 제2 부분과의 접촉면으로부터, 상기 제2 접착층 중 상기 배선 기판의 상기 상면과의 접촉면까지의 최단 거리를 제2 두께로 하면,
    상기 제2 접착층의 상기 제2 두께는, 상기 제1 두께의 2배보다 큰, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 접착층의 상기 제2 두께는, 상기 방열판의 상기 제1 부분으로부터 상기 배선 기판의 상기 상면까지의 최단 거리 이하인, 반도체 장치.
  3. 제1항에 있어서,
    상기 방열판은,
    상기 제1 접착층을 통해 상기 반도체 칩의 상기 제2 면과 대향하는 제1 하면과,
    상기 제2 접착층을 통해 상기 배선 기판의 상기 상면과 대향하는 제2 하면
    을 갖고,
    상기 제2 하면으로부터 상기 배선 기판까지의 최단 거리는, 상기 제1 하면으로부터 상기 배선 기판의 상기 상면까지의 최단 거리보다도 짧은, 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 접착층의 상기 제2 두께는, 상기 제1 두께의 5배 이하인, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 접착층 및 상기 제2 접착층의 각각은, 알루미나 필러를 포함하고 있는, 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 접착층 및 상기 제2 접착층의 각각의 저장 탄성률은, 0보다 크고, 또한, 200㎫(메가파스칼) 이하인, 반도체 장치.
  7. 제1항에 있어서,
    상기 방열판은, 상기 제1 부분의 두께와 상기 제2 부분의 두께가 동일하고,
    상기 방열판의 상기 제1 부분의 두께는, 상기 배선 기판의 상기 코어 절연층의 두께보다도 두껍고, 또한, 상기 반도체 칩의 두께보다도 두꺼운, 반도체 장치.
  8. 제1항에 있어서,
    상기 배선 기판은, 평면에서 보아 사각형을 이루고, 상기 배선 기판의 4변의 각각의 길이는 20㎜ 이상인, 반도체 장치.
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