JP2019114601A - 半導体装置 - Google Patents

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Keita Tsuchiya
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Shuichi Kariyazaki
修一 仮屋崎
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Tokuo Nakajo
徳男 中條
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正義 柳生
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Yutaka Uematsu
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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置ＰＫＧ１は、配線基板ＳＵＢ１に搭載された半導体チップＣＨＰ１を有する。半導体チップＣＨＰ１に入力信号を伝送する入力用の信号配線Ｒｗと、半導体チップＣＨＰ１からの出力信号を伝送する出力用の信号配線Ｔｗとは、配線基板ＳＵＢ１において互いに異なる配線層に配置され、かつ、互いに重なる。また、配線基板ＳＵＢ１の厚さ方向において、信号配線Ｒｗおよび信号配線Ｔｗのそれぞれは、基準電位が供給される導体プレーン２ＰＬの間に挟まれる。また、半導体チップＣＨＰ１の表面３ｔにおいて、入力用の信号電極Ｒｘと、出力用の信号電極Ｔｘとは互いに異なる列に配列される。配線基板ＳＵＢ１において、信号配線Ｔｗが信号配線Ｒｗよりも上層にある場合、信号電極Ｔｘは信号電極Ｒｘより表面３ｔの外縁に近い列に配列される。【選択図】図１０

Description

本発明は、半導体装置に関し、例えば、高速で信号を伝送する回路を備える半導体装置に適用して有効な技術に関する。
特許文献１（特開２００３―２７３２７３号公報）には、信号を伝送する配線と、プレーン層との間にある絶縁層の厚さにより特性インピーダンスを調整する半導体装置が記載されている。
特許文献２（特開２００８―３１１６８２号公報）や特許文献３（特開２００９―４８０９号公報）には、差動信号を伝送する配線に接続される貫通導体の周囲に接地電位が供給される複数の貫通導体を配列する構造が記載されている。
特許文献４（特開２０１３―２３９５１１号公報）には、差動信号を伝送する配線を介して対向するグランド層の間に、誘電正接の異なる複数層の誘電体層が配置された配線基板の構造が記載されている。
特開２００３―２７３２７３号公報 特開２００８―３１１６８２号公報 特開２００９―４８０９号公報 特開２０１３―２３９５１１号公報
本願発明者は、半導体装置の性能を向上させる技術開発を行っている。この一環として、配線基板上に搭載された半導体チップに入力される信号、あるいは半導体チップから出力される信号の伝送速度の高速化に取り組んでいる。例えば、高速で信号を伝送する高速伝送経路におけるノイズ対策について検討し、改善の余地があることが判った。
例えば、半導体装置の大型化を抑制しつつ、多数の高速伝送経路を設けるためには、半導体チップが有する電極の配列間隔が狭小化する。この結果、半導体チップの入力端子あるいは出力端子の周辺において、多くの信号伝送経路が高密度で配置されることになる。この場合、複数の信号伝送経路間での相互のノイズ影響を低減させる技術が必要である。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、配線基板に搭載された半導体チップを有する。上記半導体チップに入力信号を伝送する入力用の信号配線と、上記半導体チップからの出力信号を伝送する出力用の信号配線とは、上記配線基板において互いに異なる配線層に配置され、かつ、互いに重なる。また、上記配線基板の厚さ方向において、上記入力用の信号配線および上記出力用の信号配線のそれぞれは、固定電位が供給される導体パターンの間に挟まれる。また、上記半導体チップの表面において、入力用の信号電極と、出力用の信号電極とは互いに異なる列に配列される。上記配線基板において、上記出力用の信号配線が上記入力用の信号配線よりも上層にある場合、上記出力用の信号電極は上記入力用の信号電極より上記表面の外縁に近い列に配列される。
上記一実施の形態によれば、半導体装置性能を向上させることができる。
電子装置の構成例を示す説明図である。 図１に示す電子装置が備える回路の構成例を示す説明図である。 図１に示す二個の半導体装置のうちの一方の半導体装置の上面図である。 図３に示す半導体装置の下面図である。 図３に示す放熱板を取り除いた状態で配線基板上の半導体装置の内部構造を示す平面図である。 図３のＡ−Ａ線に沿った断面図である。 図６に示す半導体チップの電極配置面の平面図である。 図７のＡ部の拡大平面図である。 図６に示す配線基板の上面において、図８に示す複数の電極と対向する端子の周辺を拡大して示す拡大平面図である。 図９のＡ−Ａ線に沿った拡大断面図である。 図９に示す配線層の下層（第２層目）の配線層の拡大平面図である。 図１１に示す配線層の下層（第３層目）の配線層の拡大平面図である。 図１２に示す配線層の下層（第４層目）の配線層の拡大平面図である。 図１３に示す配線層の下層（第５層目）の配線層の拡大平面図である。 図１１のＡ−Ａ線に沿った拡大断面図である。 図６に示す配線基板の第２層目の配線層の平面図である。 図１６に示す配線基板の第４層目の配線層の平面図である。 図１０に対する変形例を示す拡大断面図である。 図１に対する変形例を示す説明図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金メッキ、Ｃｕ層、ニッケル・メッキ等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜電子装置＞
まず、図１および図２を用いて、マザーボード上に複数の半導体装置（半導体パッケージ）が搭載され、複数の半導体装置の間で、電気信号を伝送する電子装置の構成例について説明する。図１は、本実施の形態の半導体装置を含む電子装置の構成例を示す説明図である。また、図２は、図１に示す電子装置が備える回路の構成例を示す説明図である。なお、図１では、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とが電気的に接続されていることを明示的に示すため、図２に示す高速伝送経路ＳＧＰＨを太線により模式的に示す。
図１に示す電子装置（電子機器）ＥＤＶ１は、配線基板（マザーボード、実装基板）ＭＢ１と、配線基板ＭＢ１に搭載される半導体装置ＰＫＧ１および半導体装置ＰＫＧ２と、を有する。半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とは、配線基板ＭＢ１に形成された信号伝送経路ＳＧＰを介して、互いに電気的に接続される。信号伝送経路ＳＧＰを介して伝送される信号には、半導体装置ＰＫＧ１から出力される信号ＳＧＴと、半導体装置ＰＫＧ１に入力される信号ＳＧＲとが含まれる。また、信号伝送経路ＳＧＰには、信号ＳＧＴが伝送される信号伝送経路ＳＧＰＴと、信号ＳＧＲが伝送される信号伝送経路ＳＧＰＲと、が含まれる。
図１に示す例では、信号ＳＧＴは、半導体装置ＰＫＧ１から出力され、かつ、半導体装置ＰＫＧ２に入力される。また、信号ＳＧＲは、半導体装置ＰＫＧ２から出力され、かつ、半導体装置ＰＫＧ１に入力される。ただし、信号ＳＧＴの出力先や信号ＳＧＲの出力元は、図１に示す例には限定されず、種々の変形例がある。図１に示す半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とは、同様の構造なので、以下では代表的に半導体装置ＰＫＧ１について説明する。
図２に示すように、電子装置ＥＤＶ１は、複数の信号伝送経路ＳＧＰを有する。図２に示す例では、半導体装置ＰＫＧ１に接続される複数の信号伝送経路ＳＧＰには、第１の伝送速度で電気信号が伝送される低速伝送経路（低速信号伝送経路）ＳＧＰＬと、第１の伝送速度よりも速い第２の伝送速度で電気信号が伝送される高速伝送経路（高速信号伝送経路）ＳＧＰＨとが含まれる。また、図２に示す例では、高速伝送経路ＳＧＰＨは、差動信号が伝送される、一対の差動信号伝送経路ＤＳｐ、ＤＳｎにより構成される。
なお、本実施の形態では、高速伝送経路ＳＧＰＨの一例として、一対の差動信号伝送経路ＤＳｐ、ＤＳｎを介して、差動信号を伝送する実施態様を取り上げて説明するが、高速信号の種類は、差動信号の他、種々の変形例が適用できる。例えば、一つの信号伝送経路ＳＧＰを用いる、所謂、シングルエンド構造の場合であっても、周波数を高くすることにより、高速伝送を行うことができる。
図２に示すように、半導体装置ＰＫＧ１が有する半導体チップＣＨＰ１は、複数の電極を備えている。半導体チップＣＨＰ１が有する複数の電極は、出力信号（送信信号）である信号ＳＧＴ（図１参照）が伝送される信号電極Ｔｘ（詳しくは、一対の差動信号が出力される信号電極Ｔｘｐと信号電極Ｔｘｎ）を含む。また、半導体チップＣＨＰ１が有する複数の電極は、入力信号（受信信号）である信号ＳＧＲ（図１参照）が伝送される信号電極Ｒｘ（詳しくは、一対の差動信号が入力される信号電極Ｒｘｐと信号電極Ｒｘｎ）を含む。また、図２に示す例では、また、半導体チップＣＨＰ１が有する複数の電極は、低速伝送経路ＳＧＰＬに接続される、信号電極（低速信号電極）ＴｘＬおよび信号電極（低速信号電極）ＲｘＬを含む。
また、半導体チップＣＨＰ１が有する複数の電極は、電源電位ＶＤＤが供給される電源電位電極Ｖｄと、基準電位ＶＳＳが供給される基準電位電極Ｖｓと、を含む。半導体チップＣＨＰ１（詳しくは、半導体チップＣＨＰ１が備える回路）には、電源電位電極Ｖｄを介して電源電位ＶＤＤが供給される。また、半導体チップＣＨＰ１（詳しくは、半導体チップＣＨＰ１が備える回路）には、基準電位電極Ｖｓを介して基準電位ＶＳＳが供給される。半導体チップＣＨＰ１が備える複数の回路のうちの少なくとも一部は、電源電位ＶＤＤと基準電位ＶＳＳとの電位差により生成される駆動電圧により駆動される。基準電位ＶＳＳは例えば接地電位であって、電源電位ＶＤＤは基準電位ＶＳＳより高い。
また、電子装置ＥＤＶ１は、電源回路中に並列接続で挿入される電源回路用のコンデンサＣＰＳを有している。図２に示すコンデンサＣＰＳは、半導体チップＣＨＰ１に基準電位ＶＳＳを供給する基準電位供給経路ＶＳＰと、半導体チップＣＨＰ１に電源電位ＶＤＤを供給する電源電位供給経路ＶＤＰと、の間に挿入される。コンデンサＣＰＳは、電源電位供給経路ＶＤＰに含まれるノイズ（信号）を基準電位供給経路ＶＳＰ側にバイパスして流す、バイパスコンデンサとして機能させることができる。また、コンデンサＣＰＳは、半導体チップＣＨＰ１に形成された回路に流れる電流のループ（経路距離）を小さくすることで、電源電位供給経路ＶＤＰおよび基準電位供給経路ＶＳＰに含まれるインピーダンス成分の影響を低減する、デカップリングコンデンサとして機能させることができる。また、供給された電力を消費する回路の近傍に、コンデンサＣＰＳを接続することで、瞬間的に駆動電圧が降下する現象を抑制する、バッテリとして機能させることができる。
上記したバイパスコンデンサ、デカップリングコンデンサ、あるいはバッテリとして用いる電源回路用のコンデンサＣＰＳは、いずれも電源回路中に並列接続で挿入されている。一方、コンデンサＣＤＣは、信号伝送経路ＳＧＰ中に直列接続で挿入されている。このため、図２に示すように、高速伝送経路ＳＧＰＨが差動信号伝送経路ＤＳｐ、ＤＳｎにより構成される場合には、差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎに対して、コンデンサＣＤＣがそれぞれ挿入される。
また、電子装置ＥＤＶ１のように、高速で信号を伝送する場合、高速伝送経路ＳＧＰＨ中にコンデンサＣＤＣを直列で接続することが好ましい。高速伝送経路ＳＧＰＨ中に挿入されたコンデンサＣＤＣにより、交流信号に含まれる直流成分をカットすることができる。これにより、高速での信号の入出力を安定化させることができる。このように信号伝送経路中に直列接続で挿入され、交流信号中の直流成分をカットするコンデンサＣＤＣのことを、ＤＣ（Direct Current）カット用コンデンサ、あるいは、ＡＣ（Alternate Current）結合用コンデンサと呼ぶ（以下、ＤＣカット用コンデンサと呼ぶ）。
ＤＣカット用コンデンサであるコンデンサＣＤＣは、高速伝送経路ＳＧＰＨ中に少なくとも１個以上挿入されていれば良い。したがって、本実施の形態に対する変形例として、例えば図１に示す配線基板ＭＢ１にコンデンサＣＤＣを搭載することもできる。この場合、半導体装置ＰＫＧ１や半導体装置ＰＫＧ２には、コンデンサＣＤＣが搭載されていなくても良い。
ただし、図２に示すように、半導体装置ＰＫＧ１内にコンデンサＣＤＣが内蔵される場合、配線基板ＭＢ１に形成される配線のレイアウトを単純化することができる。これにより、配線基板ＭＢ１を小型化することができる。
図２に示す低速伝送経路ＳＧＰＬでは、例えば、３Ｇｂｐｓ（Gigabit per second）未満の伝送速度で、電気信号が伝送される。また、信号電極Ｔｘと信号電極Ｒｘとを電気的に接続することで形成される高速伝送経路ＳＧＰＨでは、例えば、１０Ｇｂｐｓ〜６０Ｇｂｐｓ程度の伝送速度で電気信号が伝送される。高速伝送経路ＳＧＰＨでは、伝送ロスの低減やクロストークノイズの低減などに対する要求レベルが高い。特に、５０Ｇｂｐｓを超えるような伝送速度に対応するためには、例えば、電気信号の符号化の方式などに起因して、伝送ロスの低減やクロストークノイズの低減などに対する要求レベルが非常に高くなる。
例えば、電気信号を伝送する際に利用される伝送符号の方式として、ＮＲＺ（non return to zero）と呼ばれる方式がある。ＮＲＺ方式では、信号パルスの２つの状態（例えば正の電圧レベルとゼロボルトの電圧レベル）で１ビットを表す。ＮＲＺ方式の場合、パルス信号の周波数を高くすることにより、信号伝送の高速化を図る。パルス信号の高周波化に伴って、伝送ロスの低減やクロストークノイズの低減などに対する要求レベルが高くなる。
また、信号のデータレート（データ転送速度）を上げる方法として、パルス振幅変調（ＰＡＭ：pulse amplitude modulation）と呼ばれる変調方式がある。ＰＡＭでは、信号波形の振幅を、シンボルごとに複数種類に分類する。例えば、ＰＡＭ４では、信号波形を４種類（以下、４値と記載する）の振幅レベルに分類する。ＰＡＭ４の場合、１周期で４ビットを表すことができるので、信号伝送速度が同じと仮定しても、データレートを上げることが可能である。また、１／２周波数をナイキスト周波数とした場合、例えば、ＮＲＺ方式を利用してデータレート５６Ｇｂｐｓで信号伝送する場合には、２８ＧＨｚであるが、ＰＡＭ４を利用してデータレート５６Ｇｂｐｓで信号伝送する場合には、１４ＧＨｚである。このため、同じデータレートであれば、ＰＡＭ４を利用することにより、伝送ロスを低減することができる。
しかし、ＰＡＭ４の場合、４値に対応したアイパターンの開口（アイ開口）を明確にする必要がある。また、４値に対応したアイ開口は、２値に対応したアイ開口より振幅が小さくなるため、波形品質の向上がさらに重要になる。このため、クロストークノイズの低減やジッタなどに対する要求レベルは、ＮＲＺ方式の場合よりさらに厳しくなる。例えば、ＰＡＭ４を利用してデータレート５６Ｇｂｐｓで信号伝送を行う場合、ＮＲＺ方式を利用してデータレート１２．５Ｇｂｐｓで信号伝送を行う場合と比較して、高速伝送経路ＳＧＰＨに対するクロストークは、１／１０以下にする必要がある。また、上記の通り、ＰＡＭ４の場合、ＮＲＺ方式と比較すると、伝送ロスを低減できるが、例えば、データレート１２．５Ｇｂｐｓで信号伝送を行う場合と比較すれば、伝送ロスの低減が必要になる。また、クロストーク削減のため、互いに隣り合う高速伝送経路ＳＧＰＨの間に、接地電位が供給される導体パターンを配置する方法がある。ただし、ＰＡＭ４を利用して５６Ｇｂｐｓで信号伝送を行う場合、ＮＲＺ方式を利用して１２．５Ｇｂｐｓで信号伝送を行う場合と比較して、高速伝送経路ＳＧＰＨを構成する電極などの導体パターンの面積は、１．５倍程度大きくする必要がある。
そこで、本願発明者は、伝送ロス、あるいはクロストークノイズを低減させることにより、高速での信号伝送経路の信頼性を向上させる取り組みの一環として、半導体装置ＰＫＧ１内の信号伝送経路の構造について検討した。この結果、以下で説明する技術を見出した。
＜半導体装置＞
図１に示す半導体装置ＰＫＧ１を例として、半導体装置ＰＫＧ１内における信号伝送経路の構造例について説明する。まず、半導体装置ＰＫＧ１の概要を説明した後、信号伝送経路の構造について説明する。図３は、図１に示す二個の半導体装置のうちの一方の半導体装置の上面図である。図４は、図３に示す半導体装置の下面図である。また、図５は、図３に示す放熱板を取り除いた状態で配線基板上の半導体装置の内部構造を示す平面図である。また、図６は、図３のＡ−Ａ線に沿った断面図である。また、図７は、図６に示す半導体チップの電極配置面の平面図である。
なお、本実施の形態では、端子の数やコンデンサの数が少ない実施態様を例示的に取り上げて説明している。ただし、端子の数やコンデンサの数は、本実施の形態に示す例の数には限定されず、種々の変形例が適用可能である。
本実施の形態の半導体装置ＰＫＧ１は、配線基板ＳＵＢ１、および配線基板ＳＵＢ１に搭載された半導体チップＣＨＰ１（図５参照）を備える。また、本実施の形態の例では、半導体装置ＰＫＧ１は、配線基板ＳＵＢ１に搭載された複数のコンデンサＣＰＳ（図５参照）および複数のコンデンサＣＤＣ（図５参照）を備える。
図６に示すように、配線基板ＳＵＢ１は、半導体チップＣＨＰ１が搭載される上面（面、主面、チップ搭載面、第１主面）２ｔ、上面２ｔとは反対側の下面（面、主面、実装面、第２主面）２ｂを有する。また、配線基板ＳＵＢ１は、上面２ｔおよび下面２ｂのそれぞれの外縁に交差する複数の側面２ｓ（図３〜図５参照）を有する。本実施の形態の場合、配線基板ＳＵＢ１の上面２ｔ（図３参照）および下面２ｂ（図４参照）はそれぞれ四角形である。
配線基板ＳＵＢ１は、上面２ｔ上に搭載された半導体チップＣＨＰ１と、マザーボード（実装基板）である配線基板ＭＢ１（図１参照）と、を互いに電気的に接続するインタポーザ（中継基板）である。配線基板ＳＵＢ１は、チップ搭載面である上面２ｔ側の端子と実装面である下面２ｂ側の端子とを電気的に接続する複数の配線層（図６に示す例では１０層）ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０を有する。各配線層は、電気信号や電力を供給する経路である配線などの導体パターンを有する。また各配線層の間には、絶縁層２ｅが配置されている。各配線層は、絶縁層２ｅを貫通する層間導電路であるビア２ｖ、あるいはスルーホール配線２ＴＨＷを介して電気的に接続されている。
また、複数の配線層のうち、最も上面２ｔ側に配置される配線層ＷＬ１の大部分は、ソルダレジスト膜である絶縁層ＳＲ１に覆われる。また、複数の配線層のうち、最も下面２ｂ側に配置される配線層ＷＬ１０の大部分は、ソルダレジスト膜である絶縁層ＳＲ２に覆われる。
また、配線基板ＳＵＢ１は、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなる絶縁層（コア材、コア絶縁層）２ＣＲの上面２Ｃｔおよび下面２Ｃｂに、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、絶縁層２ＣＲの上面２Ｃｔ側にある配線層ＷＬ５と下面２Ｃｂ側にある配線層ＷＬ６とは、上面２Ｃｔと下面２Ｃｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線２ＴＨＷを介して電気的に接続されている。
配線基板ＳＵＢ１の上面２ｔには、半導体チップＣＨＰ１と電気的に接続される複数のパッド（端子、ボンディングパッド、ボンディングリード、半導体チップ接続用端子）２ＰＤが形成されている。また、配線基板ＳＵＢ１の下面２ｂには、半導体装置ＰＫＧ１の外部入出力端子である複数のランド２ＬＤが形成されている。複数のパッド２ＰＤと複数のランド２ＬＤは、配線基板ＳＵＢ１に形成された配線２ｄ、ビア２ｖ、およびスルーホール配線２ＴＨＷを介して、それぞれ電気的に接続されている。
なお、図６に示す例では、配線基板ＳＵＢ１はコア材である絶縁層２ＣＲの上面２Ｃｔ側、および下面２Ｃｂ側にそれぞれ複数の配線層を積層した配線基板を示している。しかし、図６に対する変形例としては、プリプレグ材などの硬い材料からなる絶縁層２ＣＲを有さず、絶縁層２ｅと配線２ｄなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いても良い。コアレス基板を用いた場合、スルーホール配線２ＴＨＷは形成せず、各配線層は、ビア２ｖを介して電気的に接続される。また、図６では、１０層の配線層を有する配線基板ＳＵＢ１を例示的に示しているが、変形例としては、例えば、１１層以上、あるいは８層以下の配線層を有する配線基板を用いても良い。
また、図６に示す例では、複数のランド２ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢが接続されている。半田ボールＳＢは、半導体装置ＰＫＧ１を図１に示す配線基板ＭＢ１に実装する際に、配線基板ＭＢ１側の複数の端子（図示は省略）と複数のランド２ＬＤを電気的に接続する、導電性部材である。半田ボールＳＢは、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
また、図４に示すように複数の半田ボールＳＢは、行列状（アレイ状、マトリクス状）に配置されている。また、図４では図示を省略するが、複数の半田ボールＳＢが接合される複数のランド２ＬＤ（図６参照）も行列状（マトリクス状）に配置されている。このように、配線基板ＳＵＢ１の実装面側に、複数の外部端子（半田ボールＳＢ、ランド２ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板ＳＵＢ１の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、半導体装置ＰＫＧ１は、配線基板ＳＵＢ１上に搭載される半導体チップＣＨＰ１を備えている。図６に示すように、半導体チップＣＨＰ１のそれぞれは、表面（主面、上面）３ｔ、表面３ｔとは反対側の裏面（主面、下面）３ｂを備える。また半導体チップＣＨＰ１は、表面３ｔおよび裏面３ｂと交差する複数の側面３ｓを備える。半導体チップＣＨＰ１は、図５に示すように平面視において配線基板ＳＵＢ１よりも平面積が小さい四角形の外形形状を成す。図５に示す例では、半導体チップＣＨＰ１が配線基板ＳＵＢ１の上面２ｔの中央部に搭載され、かつ、半導体チップＣＨＰ１の四つの側面３ｓのそれぞれが、配線基板ＳＵＢ１の四つの側面２ｓのそれぞれに沿って延びている。
また、図７に示すように、半導体チップＣＨＰ１の表面３ｔ側には、複数の電極（パッド、電極パッド、ボンディングパッド）３ＰＤが形成されている。複数の電極３ＰＤは、半導体チップＣＨＰ１の表面３ｔにおいて半導体チップＣＨＰ１の表面３ｔの大部分を覆う絶縁膜（パッシベーション膜、保護絶縁膜）３ＰＦから露出している。複数の電極３ＰＤは、表面３ｔにおいて表面３ｔの外縁に最も近い最外周から表面３ｔの中心に向かって複数列で配列される。本実施の形態では、半導体チップＣＨＰ１の表面３ｔには、複数の電極３ＰＤが行列状（マトリクス状、アレイ状）に配置されている。半導体チップＣＨＰ１の複数の電極３ＰＤを行列状に配置することで、半導体チップＣＨＰ１の表面３ｔを電極の配置スペースとして有効活用することができるので、半導体チップＣＨＰ１の電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。ただし、図示は省略するが、本実施の形態に対する変形例としては、複数の電極３ＰＤが表面３ｔの周縁部に配置され、中央部には配置されないタイプの半導体チップに適用することもできる。
また、図６に示す例では、半導体チップＣＨＰ１は、表面３ｔが配線基板ＳＵＢ１の上面２ｔと対向した状態で、配線基板ＳＵＢ１上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
また、図示は省略するが、半導体チップＣＨＰ１の主面（詳しくは、半導体チップＣＨＰ１の基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極３ＰＤは、半導体チップＣＨＰ１の内部（詳しくは、表面３ｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
半導体チップＣＨＰ１（詳しくは、半導体チップＣＨＰ１の基材）は、例えばシリコン（Ｓｉ）から成る。また、表面３ｔには、半導体チップＣＨＰ１の基材および配線を覆う絶縁膜３ＰＦ（図７参照）が形成されており、複数の電極３ＰＤのそれぞれの一部は、この絶縁膜３ＰＦに形成された開口部において、絶縁膜３ＰＦから露出している。また、複数の電極３ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
また、図６に示すように、複数の電極３ＰＤにはそれぞれ突起電極３ＢＰが接続され、半導体チップＣＨＰ１の複数の電極３ＰＤと、配線基板ＳＵＢ１の複数のパッド２ＰＤとは、複数の突起電極３ＢＰを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）３ＢＰは、半導体チップＣＨＰ１の表面３ｔ上に突出するように形成された金属部材（導電性部材）である。突起電極３ＢＰは、本実施の形態では、電極３ＰＤ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、電極３ＰＤとの接続面側からチタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）が積層された積層膜（ニッケル膜上にさらに金（Ａｕ）膜を形成する場合もある）を例示することができる。また、半田バンプを構成する半田材としては、上記した半田ボールＳＢと同様に、鉛入りの半田材や鉛フリー半田を用いることができる。半導体チップＣＨＰ１を配線基板ＳＵＢ１に搭載する際には、複数の電極３ＰＤおよび複数のパッド２ＰＤの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極３ＢＰが形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）を突起電極３ＢＰとして用いても良い。
また、図６に示すように半導体チップＣＨＰ１と配線基板ＳＵＢ１の間には、アンダフィル樹脂（絶縁性樹脂）ＵＦが配置される。アンダフィル樹脂ＵＦは、半導体チップＣＨＰ１の表面３ｔと配線基板ＳＵＢ１の上面２ｔの間の空間を塞ぐように配置される。また、アンダフィル樹脂ＵＦは、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップＣＨＰ１と配線基板ＳＵＢ１の電気的接続部分（複数の突起電極３ＢＰの接合部）を封止するように配置される。このように、複数の突起電極３ＢＰと複数のパッド２ＰＤとの接合部をアンダフィル樹脂ＵＦで覆うことで、半導体チップＣＨＰ１と配線基板ＳＵＢ１の電気的接続部分に生じる応力を緩和させることができる。また、半導体チップＣＨＰ１の複数の電極３ＰＤと複数の突起電極３ＢＰとの接合部に生じる応力についても緩和させることができる。さらには、半導体チップＣＨＰ１の半導体素子（回路素子）が形成された主面を保護することもできる。
また、図６に示す例では、半導体チップＣＨＰ１の裏面３ｂには、放熱板（ヒートスプレッダ、放熱部材）ＨＳが貼り付けられている。放熱板ＨＳは、例えば、配線基板ＳＵＢ１よりも熱伝導率が高い金属板であって、半導体チップＣＨＰ１で発生した熱を外部に排出する機能を備えている。また、放熱板ＨＳは、接着材（放熱樹脂）ＢＤｈｓを介して半導体チップＣＨＰ１の裏面３ｂに貼り付けられている。接着材ＢＤｈｓは、例えば、多数の金属粒子やフィラ（例えばアルミナなど）を含有させることにより、アンダフィル樹脂ＵＦよりも熱伝導率が高くなっている。
また、図５および図６に示す例では、半導体チップＣＨＰ１の周囲には、放熱板ＨＳ（図６参照）を支持する支持枠（スティフナリング）ＳＦＲが固定されている。放熱板ＨＳは、半導体チップＣＨＰ１の裏面３ｂおよび支持枠ＳＦＲに接着固定されている。半導体チップＣＨＰ１の周囲に金属性の支持枠ＳＦＲを固定することで、配線基板ＳＵＢ１の反り変形を抑制することができるので、実装信頼性を向上させる観点から好ましい。また、半導体チップＣＨＰ１の周囲を囲むように設けられた支持枠ＳＦＲに、放熱板ＨＳを接着固定することで、放熱板ＨＳの平面積を大きくすることができる。つまり放熱板ＨＳの表面積を大きく確保することにより放熱性能を向上でき、かつ半導体チップＣＨＰ１上に安定的に固定する観点から、放熱板ＨＳを支持枠ＳＦＲに接着固定することが好ましい。
なお、本実施の形態では、半導体チップＣＨＰ１の裏面３ｂに放熱板ＨＳが貼り付けられた実施態様を例に取り上げて説明したが、変形例としては、放熱板ＨＳを取り付けず、半導体チップＣＨＰ１の裏面３ｂが露出した実施態様としても良い。
また、図５に示すように、半導体装置ＰＫＧ１は、配線基板ＳＵＢ１上に搭載される複数のコンデンサＣＤＣ、ＣＰＳを備える。複数のコンデンサＣＤＣ、ＣＰＳには、ＤＣカット用コンデンサであるコンデンサＣＤＣと、バイパスコンデンサ、デカップリングコンデンサ、あるいはバッテリとして用いる電源回路用のコンデンサＣＰＳが含まれる。図５では、複数のコンデンサＣＤＣ、ＣＰＳのうちの一部に符号を付して示しているが、平面視において、支持枠ＳＦＲの内側に配置されるコンデンサは、全てがコンデンサＣＰＳであり、コンデンサＣＤＣは、支持枠ＳＦＲの外側に配置されている。
複数のコンデンサＣＤＣのそれぞれは、上記したように高速伝送経路ＳＧＰＨに直列接続で挿入される。コンデンサＣＤＣが高速伝送経路ＳＧＰＨに直列接続で挿入されることは、以下のように表現できる。すなわち、図２に示すように、信号電極Ｒｘｐ、Ｒｘｎのそれぞれは、コンデンサＣＤＣを介して高速伝送用のランドＬＤＨと電気的に接続されている。詳しくは、コンデンサＣＤＣの一方の電極は、半導体チップＣＨＰ１の信号電極Ｒｘｐまたは信号電極Ｒｘｎに接続され、コンデンサＣＤＣの他方の電極は、高速信号用のランドＬＤＨに接続される。一方、低速伝送経路ＳＧＰＬを構成する信号電極ＴｘＬ、ＲｘＬおよび低速信号用のランドＬＤＬは、コンデンサＣＤＣを介さずに、電気的に接続される。
図２に示す例では、半導体装置ＰＫＧ１が備える複数の高速伝送経路ＳＧＰＨのうち、信号ＳＧＲ（図１参照）が伝送される信号伝送経路ＳＧＰＲにコンデンサＣＤＣが接続されている。一方、半導体装置ＰＫＧ２の信号伝送経路ＳＧＰＲには、コンデンサＣＤＣが接続されていない。半導体装置ＰＫＧ１の出力信号である信号ＳＧＴ（図１参照）に含まれる直流成分は、半導体装置ＰＫＧ２の半導体チップＣＨＰ２に入力される前に、半導体装置ＰＫＧ２のコンデンサＣＤＣによりカットされる。ただし、変形例としては、半導体装置ＰＫＧ１の信号伝送経路ＳＧＰＴおよび信号伝送経路ＳＧＰＲの両方にコンデンサＣＤＣが接続されていても良い。あるいは、半導体装置ＰＫＧ１の信号伝送経路ＳＧＰＴのみにコンデンサＣＤＣが接続され、信号伝送経路ＳＧＰＲにはコンデンサＣＤＣが接続されていなくても良い。
また、複数のコンデンサＣＰＳのそれぞれは、電源回路の第１の電位と第２の電位を接続するように電源回路内に並列接続で挿入される。コンデンサＣＰＳが電源回路に並列接続で挿入されることは、以下のように表現できる。すなわち、図２に示すように、半導体チップＣＨＰ１が有する複数の電極３ＰＤ（後述する図８参照）には、基準電位ＶＳＳが供給される電極（電極パッド）Ｖｓと、電源電位ＶＤＤが供給される電極（電極パッド）Ｖｄが含まれる。また、配線基板ＳＵＢ１が有する複数のランド２ＬＤには、基準電位ＶＳＳが供給されるランドＬＶｓと、電源電位ＶＤＤが供給されるランドＬＶｄが含まれる。また、コンデンサＣＰＳの一方の電極は、基準電位電極ＶｓとランドＬＶｓを接続する基準電位供給経路ＶＳＰに接続され、コンデンサＣＰＳの他方の電極は、電源電位電極ＶｄとランドＬＶｄとを接続する電源電位供給経路ＶＤＰに接続される。
＜高速伝送経路の構造例＞
次に、半導体装置ＰＫＧ１が備える高速伝送経路の配線構造について説明する。図８は、図７のＡ部の拡大平面図である。また、図９は、図６に示す配線基板の上面において、図８に示す複数の電極と対向する端子の周辺を拡大して示す拡大平面図である。図１０は、図９のＡ−Ａ線に沿った拡大断面図である。図１１は、図９に示す配線層の下層（第２層目）の配線層の拡大平面図である。図１２は、図１１に示す配線層の下層（第３層目）の配線層の拡大平面図である。図１３は、図１２に示す配線層の下層（第４層目）の配線層の拡大平面図である。図１４は、図１３に示す配線層の下層（第５層目）の配線層の拡大平面図である。図１５は、図１１のＡ−Ａ線に沿った拡大断面図である。図６に示す配線基板ＳＵＢ１の複数の配線層のそれぞれは、半導体チップＣＨＰ１と重なる領域（チップ重畳領域）ＣＨＲ１（図９参照）を有している。図９および図１１〜図１４では、領域ＣＨＲ１の外縁の辺ＣＨＲｓを二点鎖線で示している。また、図８、図９および図１１〜図１４では、各伝送経路に供給される信号や電位の種類を識別するため、図７と同様にハッチングや模様を付している。出力信号（送信信号）の伝送経路および入力信号（受信信号）の伝送経路には、互いに異なるハッチングを付している。また、基準電位の伝送経路には、ドットパターンを付している。また、電源電位の伝送経路には、基準電位の伝送経路よりも濃いドットパターンを付している。
また、図１６は、図６に示す配線基板の第２層目の配線層の平面図、図１７は、図１６に示す配線基板の第４層目の配線層の平面図である。信号配線Ｔｗと信号配線Ｒｗとが重なっている領域を識別し易くするため、図１６では信号配線Ｒｗを点線で示し、図１７では信号配線Ｔｗを点線で示している。また、図１６および図１７では、領域ＣＨＲ１と、信号配線Ｔｗと信号配線Ｒｗとが配線層ＷＬ３を挟んで並走する領域ＷＲ１と、信号配線Ｔｗと信号配線Ｒｗとが重ならない領域ＷＲ２と、の境界を二点鎖線で示している。
図２を用いて説明したように、半導体チップＣＨＰ１が有する複数の電極３ＰＤ（図７参照）は、出力信号である信号ＳＧＴ（図１参照）が伝送される信号電極Ｔｘを含む。また、半導体チップＣＨＰ１が有する複数の電極３ＰＤは、入力信号である信号ＳＧＲ（図１参照）が伝送される信号電極Ｒｘを含む。また、半導体チップＣＨＰ１が有する複数の電極３ＰＤは、電源電位ＶＤＤが供給される電源電位電極Ｖｄと、基準電位ＶＳＳが供給される基準電位電極Ｖｓと、を含む。
信号電極Ｔｘは、図９に示す信号パッドＴｙ、ビア２ｖＴ１、図１１に示す信号配線Ｔｗ、および図６に示す配線層ＷＬ２〜配線層ＷＬ１０の各配線層を電気的に接続するビア２ｖ（またはスルーホール配線２ＴＨＷ）を介して半導体装置ＰＫＧ１の外部入出力端子である複数のランド２ＬＤに電気的に接続されている。信号電極Ｒｘは、図１０に示す信号パッドＲｙ、ビア２ｖＲ１、２ｖＲ２、２ｖＲ３、図１３に示す信号配線Ｒｗ、および図６に示す配線層ＷＬ１〜配線層ＷＬ１０の各配線層を電気的に接続するビア２ｖまたはスルーホール配線２ＴＨＷを介して半導体装置ＰＫＧ１の外部入出力端子である複数のランド２ＬＤに電気的に接続されている。
なお、図２に示すように、入力信号の伝送経路にはコンデンサＣＤＣが直列接続で挿入されている。本実施の形態の場合コンデンサＣＤＣは、図６に示すように、配線基板ＳＵＢ１の上面２ｔ上に搭載される。このため、ランド２ＬＤから入力された信号ＳＧＲ（図１参照）は、上面２ｔ上のコンデンサＣＤＣを経由して、図１３に示す配線層ＷＬ４の信号配線Ｒｗに接続される。また、図２に示すように、出力信号の伝送経路には、半導体装置ＰＫＧ１の内部ではコンデンサＣＤＣが接続されない。このため、図６に示す半導体チップＣＨＰ１から出力された信号ＳＧＴ（図１参照）は、配線層ＷＬ１から配線層ＷＬ１０に向かって伝送され、ランド２ＬＤから出力される。
また、電源電位電極Ｖｄは、図９に示す電源電位パッドＶｄｙ、ビア２ｖｄ１、図１１に示す導体パターン２ＰＶＤ、ビア２ｖｄ２、図１２に示す導体パターン２ＰＶＤ、ビア２ｖｄ３、図１３に示す導体パターン２ＰＶＤ、ビア２ｖｄ４、図１４に示す導体プレーン２ＰＬＶＤ、および図６に示す配線層ＷＬ５〜配線層ＷＬ１０の各配線層を電気的に接続するビア２ｖまたはスルーホール配線２ＴＨＷを介してランド２ＬＤに電気的に接続されている。また、基準電位電極Ｖｓは、図９に示す基準電位パッドＶｓｙ、ビア２ｖｓ１、導体プレーン２ＰＬ１、図１１に示す導体プレーン２ＰＬ２、ビア２ｖｓ２、図１２に示す導体プレーン２ＰＬ３、ビア２ｖｓ３、図１３に示す導体プレーン２ＰＬ４、ビア２ｖｓ４、図１４に示す導体プレーン２ＰＬ５、および図６に示す配線層ＷＬ５〜配線層ＷＬ１０の各配線層を電気的に接続するビア２ｖまたはスルーホール配線２ＴＨＷを介してランド２ＬＤに電気的に接続されている。
また、図８に示すように、半導体チップＣＨＰ１の表面３ｔにおいて、表面３ｔの外縁と表面３ｔの中心との間の列（第１列目）ＰＤＬ１には、複数の信号電極Ｔｘが配列される。半導体チップＣＨＰ１の表面３ｔにおいて、列ＰＤＬ１と表面３ｔの中心との間の列（第２列目）ＰＤＬ２には、複数の電源電位電極Ｖｄおよび複数の基準電位電極Ｖｓが配列される。半導体チップＣＨＰ１の表面３ｔにおいて、列ＰＤＬ２と表面３ｔの中心との間の列（第３列目）ＰＤＬ３には、複数の信号電極Ｒｘが配列される。本実施の形態の場合、出力信号（送信信号）を伝送する送信用配線と入力信号（受信信号）を伝送する受信配線とが互いに異なる配線層に配置される。出力用の信号電極Ｔｘと入力用の信号電極Ｒｘとが互いに異なる列に配置されていることにより、後述するように配線基板における配線のレイアウトを単純化し、出力信号と入力信号のクロストークノイズを低減できる。
本実施の形態の場合、図１に示す信号ＳＧＴおよび信号ＳＧＲのそれぞれは、差動信号である。このため、信号電極Ｔｘには、一対の差動信号が出力される信号電極Ｔｘｐと信号電極Ｔｘｎが含まれる。図８に示すように、差動対を構成する信号電極Ｔｘｐと信号電極Ｔｘｎは、複数の信号電極Ｔｘの配列方向であるＹ方向に沿って互いに隣り合うように配列される。また、信号電極Ｒｘには、一対の差動信号が入力される信号電極Ｒｘｐと信号電極Ｒｘｎが含まれる。差動対を構成する信号電極Ｒｘｐと信号電極Ｒｘｎは、複数の信号電極Ｒｘの配列方向であるＹ方向に沿って互いに隣り合うように配列される。
また、図８に示すように、半導体チップＣＨＰ１の表面３ｔにおいて、列ＰＤＬ２の延在方向であるＹ方向に沿って、複数の電源電位電極Ｖｄおよび複数の基準電位電極Ｖｓが交互に配列される。基準電位の供給経路は、信号伝送経路のリファレンス経路として利用される場合がある。この場合、信号伝送経路とリファレンス経路との離間距離が一定間隔であることが好ましい。図８に示すように、列ＰＤＬ２の延在方向に沿って、複数の電源電位電極Ｖｄおよび複数の基準電位電極Ｖｓが交互に配列される場合、複数の信号伝送経路のそれぞれの近傍にリファレンス経路を配置することができる。
また、図６に示すように、配線基板ＳＵＢ１は、半導体チップＣＨＰ１の複数の電極３ＰＤと対向する複数のパッド２ＰＤを有する。複数のパッド２ＰＤのそれぞれは、配線基板ＳＵＢ１が備える複数の配線層のうち、最もチップ搭載面に近い配線層ＷＬ１に設けられている。図９に示すように、配線基板ＳＵＢ１が有する複数のパッド２ＰＤ（図６参照）は、出力信号（送信信号）である信号ＳＧＴ（図１参照）が伝送される信号パッドＴｙ（詳しくは、一対の差動信号が出力される信号パッドＴｙｐと信号パッドＴｙｎ）を含む。また、配線基板ＳＵＢ１が有する複数のパッド２ＰＤは、入力信号（受信信号）である信号ＳＧＲ（図１参照）が伝送される信号パッドＲｙ（詳しくは、一対の差動信号が入力される信号パッドＲｙｐと信号パッドＲｙｎ）を含む。また、配線基板ＳＵＢ１が有する複数のパッド２ＰＤは、電源電位ＶＤＤが供給される電源電位パッドＶｄｙと、基準電位ＶＳＳが供給される基準電位パッドＶｓｙと、を含む。
複数の信号パッドＴｙのそれぞれは、図８に示す複数の信号電極Ｔｘと対向する。複数の信号パッドＲｙのそれぞれは、図８に示す複数の信号電極Ｒｘと対向する。複数の電源電位パッドＶｄｙのそれぞれは、図８に示す複数の電源電位電極Ｖｄと対向する。また、複数の基準電位パッドＶｓｙのそれぞれは、図８に示す複数の基準電位電極Ｖｓと対向する。
配線基板ＳＵＢ１の領域ＣＨＲ１において、領域ＣＨＲ１の外縁の辺ＣＨＲｓと領域ＣＨＲ１の中心との間の列（第１列目）ＰＤＬ１には、複数の信号パッドＴｙが配列される。配線基板ＳＵＢ１の領域ＣＨＲ１において、列ＰＤＬ１と領域ＣＨＲ１の中心との間の列（第２列目）ＰＤＬ２には、複数の電源電位パッドＶｄｙおよび複数の基準電位パッドＶｓｙが配列される。配線基板ＳＵＢ１の領域ＣＨＲ１において、列ＰＤＬ２と領域ＣＨＲ１の中心との間の列（第３列目）ＰＤＬ３には、複数の信号パッドＲｙが配列される。
また、図９に示すように、配線基板ＳＵＢ１の複数の配線層のそれぞれは、半導体チップＣＨＰ１（図６参照）と重なる領域（チップ重畳領域）ＣＨＲ１と、領域ＣＨＲ１の周囲にあり、かつ、半導体チップＣＨＰ１と重ならない領域（チップ非重畳領域、周辺領域）ＣＨＲ２と、を備える。複数の信号伝送経路のそれぞれは、複数の配線層の何れかにおいて、領域ＣＨＲ１から領域ＣＨＲ２に引き出される。本実施の形態の場合、出力信号の複数の信号伝送経路と入力信号の複数の信号伝送経路とは、互いに異なる配線層において領域ＣＨＲ１から領域ＣＨＲ２に引き出される。
図１０に示すように、配線基板ＳＵＢ１の複数の配線層は、上面２ｔと下面２ｂ（図６参照）との間にある配線層ＷＬ１、配線層ＷＬ１と下面２ｂとの間にある配線層ＷＬ２、配線層ＷＬ２と下面２ｂとの間にある配線層ＷＬ３、配線層ＷＬ３と下面２ｂとの間にある配線層ＷＬ４、および配線層ＷＬ４と下面２ｂとの間にある配線層ＷＬ５、を含む。出力信号の複数の信号伝送経路は、配線層ＷＬ２において領域ＣＨＲ１から領域ＣＨＲ２に引き出される。また、入力信号の複数の信号伝送経路は、配線層ＷＬ４において、領域ＣＨＲ１から領域ＣＨＲ２に引き出される。
詳しくは、配線基板ＳＵＢ１は、配線層ＷＬ２に形成され、複数の信号電極Ｔｘ（図８参照）のそれぞれに接続される複数の信号配線（信号線）Ｔｗを備える。図１１に示すように、複数の信号配線Ｔｗのそれぞれは、ビア２ｖＴ１を介して配線層ＷＬ１（図９参照）の信号パッドＴｙ（図９参照）と電気的に接続されている。また、平面視において、複数の信号配線Ｔｗのそれぞれの一方の端部ＴｗＥ１は、領域ＣＨＲ１にある。ビア２ｖＴ１は、信号配線Ｔｗの端部ＴｗＥ１に接続される。複数の信号配線Ｔｗのそれぞれの他方の端部ＴｗＥ２（図１６参照）は、領域ＣＨＲ２にある。複数の信号配線Ｔｗのそれぞれは、領域ＣＨＲ１と領域ＣＨＲ２との境界を跨ぐように延びる。
また、図１３に示すように、配線基板ＳＵＢ１は、配線層ＷＬ４に形成され、複数の信号電極Ｒｘ（図８参照）のそれぞれに接続される複数の信号配線（信号線）Ｒｗを備える。複数の信号配線Ｒｗのそれぞれは、ビア２ｖＲ１（図１０参照）、ビア２ｖＲ２（図１０参照）、およびビア２ｖＲ３を介して配線層ＷＬ１（図９参照）の信号パッドＲｙ（図９参照）と電気的に接続されている。また、平面視において、複数の信号配線Ｒｗのそれぞれの一方の端部ＲｗＥ１は領域ＣＨＲ１にある。ビア２ｖＲ３は、信号配線Ｒｗの端部ＲｗＥ１に接続される。複数の信号配線Ｒｗのそれぞれの他方の端部ＲｗＥ２（図１７参照）は、領域ＣＨＲ２にある。複数の信号配線Ｒｗのそれぞれは、領域ＣＨＲ１と領域ＣＨＲ２との境界を跨ぐように延びる。
また、配線基板は、複数の配線層のそれぞれに大面積の導体パターンである導体プレーン（導体パターン）２ＰＬを備える。詳しくは、図９に示す配線層ＷＬ１には、基準電位ＶＳＳ（図２参照）が供給される導体プレーン（導体パターン）２ＰＬ１が形成されている。導体プレーン２ＰＬ１は、配線層ＷＬ１における領域ＣＨＲ２の大部分を覆っている。また、導体プレーン２ＰＬ１は、領域ＣＨＲ１にもある。導体プレーン２ＰＬ１は、領域ＣＨＲ１において、複数の信号パッドＴｙの間、複数の信号パッドＲｙの間、および複数の電源電位パッドＶｄｙの間に配置されている。また、配線層ＷＬ１の領域ＣＨＲ１において、導体プレーン２ＰＬ１の一部分は、基準電位パッドＶｓｙとして機能する。なお、差動対を構成する信号パッドＴｙｎと信号パッドＴｙｐとの間、および差動対を構成する信号パッドＲｙｎと信号パッドＲｙｐとの間、には導体プレーン２ＰＬ１が配置されていない。
また、図１１に示す配線層ＷＬ２には、導体プレーン２ＰＬ１（図９参照）と電気的に接続される導体プレーン（導体パターン）２ＰＬ２が形成されている。導体プレーン２ＰＬ２は、複数のビア２ｖｓ１を介して導体プレーン２ＰＬ１と電気的に接続されている。このため、導体プレーン２ＰＬ２には、基準電位ＶＳＳ（図２参照）が供給される。導体プレーン２ＰＬ２は、配線層ＷＬ２において、領域ＣＨＲ１および領域ＣＨＲ２の両方にある。領域ＣＨＲ２において、導体プレーン２ＰＬ２は、隣り合う信号配線Ｔｗの間に配置されている。詳しくは、導体プレーン２ＰＬ２は、隣り合う差動対の間に配置されている。また、導体プレーン２ＰＬ２は、差動対を構成する信号配線Ｔｗｎと信号配線Ｔｗｐとの間には配置されていない。また、領域ＣＨＲ１において、導体プレーン２ＰＬ２は、電源電位が供給される複数の導体パターン２ＰＶＤ、および入力信号が伝送される複数の導体パターン２ＰＲの間に配置されている。
また、図１２に示す配線層ＷＬ３には、導体プレーン２ＰＬ２（図１１参照）と電気的に接続される導体プレーン（導体パターン）２ＰＬ３が形成されている。導体プレーン２ＰＬ３は、複数のビア２ｖｓ２を介して導体プレーン２ＰＬ２と電気的に接続されている。このため、導体プレーン２ＰＬ３には、基準電位ＶＳＳ（図２参照）が供給される。導体プレーン２ＰＬ３は、配線層ＷＬ３において、領域ＣＨＲ１および領域ＣＨＲ２の両方にある。領域ＣＨＲ２において、導体プレーン２ＰＬ３は、領域ＣＨＲ２の大部分を覆っている。また、領域ＣＨＲ１において、導体プレーン２ＰＬ３は、電源電位が供給される複数の導体パターン２ＰＶＤ、および入力信号が伝送される複数の導体パターン２ＰＲの間に配置されている。
また、図１３に示す配線層ＷＬ４には、導体プレーン２ＰＬ３（図１２参照）と電気的に接続される導体プレーン（導体パターン）２ＰＬ４が形成されている。導体プレーン２ＰＬ４は、複数のビア２ｖｓ３を介して導体プレーン２ＰＬ３と電気的に接続されている。このため、導体プレーン２ＰＬ４には、基準電位ＶＳＳ（図２参照）が供給される。導体プレーン２ＰＬ４は、配線層ＷＬ４において、領域ＣＨＲ１および領域ＣＨＲ２の両方にある。領域ＣＨＲ２において、導体プレーン２ＰＬ４は、隣り合う信号配線Ｒｗの間に配置されている。詳しくは、導体プレーン２ＰＬ４は、隣り合う差動対の間に配置されている。また、導体プレーン２ＰＬ４は、差動対を構成する信号配線Ｒｗｎと信号配線Ｒｗｐとの間には配置されていない。また、領域ＣＨＲ１において、導体プレーン２ＰＬ４は、電源電位が供給される複数の導体パターン２ＰＶＤ、および隣り合う差動対（信号配線Ｒｗ）の間に配置されている。
また、図１４に示す配線層ＷＬ５には、導体プレーン２ＰＬ４（図１３参照）と電気的に接続される導体プレーン（導体パターン）２ＰＬ５が形成されている。導体プレーン２ＰＬ５は、複数のビア２ｖｓ４を介して導体プレーン２ＰＬ４と電気的に接続されている。このため、導体プレーン２ＰＬ５には、基準電位ＶＳＳ（図２参照）が供給される。導体プレーン２ＰＬ５は、配線層ＷＬ５において、領域ＣＨＲ１および領域ＣＨＲ２の両方にある。導体プレーン２ＰＬ５は、領域ＣＨＲ１と領域ＣＨＲ２との境界を跨ぐように形成され、領域ＣＨＲ２の大部分を覆っている。また、領域ＣＨＲ１には、電源電位ＶＤＤ（図２参照）が供給される大面積の導体パターンである導体プレーン（導体パターン）２ＰＬＶＤが形成されている。導体プレーン２ＰＬＶＤは、図１３に示す導体パターン２ＰＶＤと重なり、かつ、複数の信号配線Ｒｗとは重ならない。複数の信号配線Ｒｗのそれぞれは、図１４に示す導体プレーン２ＰＬ５と重なる。
また、図１１と図１３を比較して判るように（図１０に示す上面２ｔ側から視た）平面視において、信号配線Ｔｗの一部分は、信号配線Ｒｗの一部分と重なる。言い換えれば、図１０に示すように、配線基板ＳＵＢ１の上面２ｔと交差する（図１０では直交する）Ｚ方向の断面視において、信号配線Ｔｗの一部分は、信号配線Ｒｗの一部分と重なる。また、図１１および図１３に示す例では、複数の信号配線Ｔｗ（図１１参照）と複数の信号配線Ｒｗ（図１３参照）のそれぞれは、互いに重なり、かつ、同じ方向（図１１および図１３ではＸ方向）に延びる。言い換えれば、信号配線Ｔｗと信号配線Ｒｗとは重なった状態で並走する。また、平面視において、導体プレーン２ＰＬ１、導体プレーン２ＰＬ３、および導体プレーン２ＰＬ５のそれぞれは、複数の信号配線Ｔｗ、および複数の信号配線Ｒｗと重なる。また、平面視において、導体プレーン２ＰＬ１、導体プレーン２ＰＬ３、および導体プレーン２ＰＬ５のそれぞれは、図１１に示す導体プレーン２ＰＬ２および図１３に示す導体プレーン２ＰＬ４と重なる。
本実施の形態によれば、信号配線Ｔｗと信号配線Ｒｗとが互いに異なる配線層に配置され、かつ、信号配線Ｔｗと信号配線Ｒｗとの間に導体プレーン２ＰＬ３が介在する。このため、入力信号の伝送経路と出力信号の伝送経路との間でのクロストークノイズを低減することができる。信号伝送経路間でのクロストークノイズのうち、出力信号の伝送経路から入力信号の伝送経路へのクロストークノイズの影響は、他のモードと比較して特に大きい。しかし、本実施の形態によれば、特に影響が大きいクロストークノイズが導体プレーン２ＰＬ３によるシールド効果により低減する。
また、信号配線Ｔｗと信号配線Ｒｗとを同じ配線層に配置する場合、上記したクロストークノイズ対策として、信号配線Ｔｗと信号配線Ｒｗとの離間距離を広くとる必要がある。しかし、本実施の形態の場合、信号配線Ｔｗと信号配線Ｒｗとが異なる配線層に配置されているので、信号配線Ｔｗおよび信号配線Ｒｗの配置間隔を小さくできる。この結果、単位面積当たりの信号伝送経路の数を増加させることができる。
また、半導体チップＣＨＰ１と重なる領域ＣＨＲ１およびその近傍領域では、多数の信号伝送経路が密集する。このため、信号伝送経路間でのクロストークノイズの影響は、領域ＣＨＲ１およびその周辺領域において特に大きい。図１０に示すように、半導体装置ＰＫＧ１の場合、半導体チップＣＨＰ１と重なる領域ＣＨＲ１、および領域ＣＨＲ１の近傍において、信号配線Ｔｗと信号配線Ｒｗとの間に導体プレーン２ＰＬ３が介在する。言い換えれば、半導体装置ＰＫＧ１の場合、半導体チップＣＨＰ１と重なる領域ＣＨＲ１において、信号配線Ｔｗから発生するノイズの電磁的影響をシールドし、信号配線Ｒｗに伝達しない構造になっている。このため、クロストークノイズの影響が特に大きい領域において、ノイズ影響を低減させることができる。逆に言えば、半導体装置ＰＫＧ１の場合、領域ＣＨＲ１およびその近傍において、ノイズ影響を低減させることができるので、多数の信号伝送経路を集積することができる。
また、図１０に示すように、本実施の形態の場合、出力信号の伝送経路（信号配線Ｔｗ）は、配線層ＷＬ２で領域ＣＨＲ１から領域ＣＨＲ２に引き出され、入力信号の伝送経路（信号配線Ｒｗ）は、配線層ＷＬ４で領域ＣＨＲ１から領域ＣＨＲ２に引き出される。また、図８に示すように、出力信号の複数の伝送経路（信号電極Ｔｘ）のそれぞれは、半導体チップＣＨＰ１の表面３ｔにおいて、表面３ｔの外縁に近い列ＰＤＬ１に配列され、入力信号の複数の伝送経路（信号電極Ｒｘ）のそれぞれは、半導体チップＣＨＰ１の表面３ｔにおいて、列ＰＤＬ１よりも表面３ｔの中心に近い列ＰＤＬ３に配列される。この場合、図１０に示すように、配線基板ＳＵＢ１の内部において、出力信号の伝送経路と入力信号の伝送経路とが互いに交差することを抑制できる。この結果、配線基板ＳＵＢ１における配線のレイアウトを単純化し、出力信号と入力信号のクロストークノイズを低減できる。
また、上記した通り、図１に示す信号ＳＧＴおよび信号ＳＧＲのそれぞれは、差動信号である。このため、図８に示す複数の信号電極Ｔｘには、一対の差動信号が出力される信号電極Ｔｘｐと信号電極Ｔｘｎが含まれる。また、図１１に示すように複数の信号配線Ｔｗには、一対の差動信号が出力される信号配線Ｔｗｐと信号配線Ｔｗｎが含まれる。同様に、図８に示す複数の信号電極Ｒｘには、一対の差動信号が入力される信号電極Ｒｘｐと信号電極Ｒｘｎが含まれる。また、図１３に示すように複数の信号配線Ｒｗには、一対の差動信号が出力される信号配線Ｒｗｐと信号配線Ｒｗｎが含まれる。言い換えれば、図８に示す複数の信号電極Ｔｘおよび図１１に示す複数の信号配線Ｔｗは、第１差動対を含み、かつ、図８に示す複数の信号電極Ｒｘおよび図１３に示す複数の信号配線Ｒｗは、第２差動対を含む。
また、図１１に示すように、平面視において、複数の信号配線Ｔｗのうち、第１差動対を構成する二本の配線（信号配線Ｔｗｐおよび信号配線Ｔｗｎ）の間には、導体プレーン２ＰＬ２が無く、かつ、第１差動対を構成する二本の配線が互いに隣り合って配置される。同様に、図１３に示すように、平面視において、複数の信号配線Ｒｗのうち、第２差動対を構成する二本の配線（信号配線Ｒｗｐおよび信号配線Ｒｗｎ）の間には、導体プレーン２ＰＬ４が無く、かつ、第２差動対を構成する二本の配線が互いに隣り合って配置される。
また、図１１および図１３に示すように、各差動対の間には、導体プレーン２ＰＬが配置されている。言い換えれば、図１１に示す平面視において、複数の信号配線Ｔｗの複数の第１差動対のうち、互いに隣り合う第１差動対の間には、導体プレーン２ＰＬ２がある。また、図１３に示す平面視において、複数の信号配線Ｒｗの複数の第２差動対のうち、互いに隣り合う第２差動対の間には、導体プレーン２ＰＬ４がある。この場合、図１５に示すように、信号配線Ｔｗの第１差動対および信号配線Ｒｗの第２差動対のそれぞれの周囲が導体プレーン２ＰＬによりシールドされる。このため、隣り合う差動対の間でのクロストークノイズを低減できる。
また、図１１に示すように、平面視において、複数の信号配線Ｔｗの第１差動対の両隣には、第１差動対の延在方向に沿って導体プレーン２ＰＬ１（図９参照）と導体プレーン２ＰＬ２とを電気的に接続する複数のビア２ｖｓ１（およびビア２ｖｓ２）が配置されている。また、図１３に示すように、平面視において、複数の信号配線Ｒｗの第２差動対の両隣には、第２差動対の延在方向に沿って導体プレーン２ＰＬ３（図１２参照）と導体プレーン２ＰＬ４とを電気的に接続する複数のビア２ｖｓ３（およびビア２ｖｓ４）が配置されている。このように、差動対の両隣に配線の延在方向に沿って複数のビアが配列されている場合、複数のビアがノイズのシールドとして機能する。この結果、隣り合う差動対の間でのクロストークノイズを低減できる。
また、図１１に示すように、隣り合う第１差動対の間にある導体プレーン２ＰＬ２には導体プレーン２ＰＬ２の延在方向に沿って導体プレーン２ＰＬ１（図９参照）と導体プレーン２ＰＬ２とを電気的に接続する複数のビア２ｖｓ１が配置される。また、隣り合う前記第２差動対の間にある導体プレーン２ＰＬ４には導体プレーン２ＰＬ４の延在方向に沿って導体プレーン２ＰＬ３（図１２参照）と導体プレーン２ＰＬ４とを電気的に接続する複数のビア２ｖｓ３が配置される。複数のビア２ｖｓ１および複数のビア２ｖｓ３のそれぞれは、狭ピッチで設けられている。例えば、図１１に示す例では、隣り合う第１差動対の間に配置される複数のビア２ｖｓ１の配置間隔は、隣り合う第１差動対（信号電極Ｔｘｐおよび信号電極Ｔｘｎ）の配置間隔と同程度であり、第１差動対（信号電極Ｔｘｐおよび信号電極Ｔｘｎ）の配置間隔の２倍以下である。また、図１３に示す例では、隣り合う第２差動対の間に配置される複数のビア２ｖｓ３の配置間隔は、隣り合う第２差動対（信号電極Ｒｘｐおよび信号電極Ｒｘｎ）の配置間隔と同程度であり、第２差動対（信号電極Ｒｘｐおよび信号電極Ｒｘｎ）の配置間隔の２倍以下である。
このように、信号伝送経路から発生する電磁波をシールドする導体パターンに狭ピッチで多数のビア２ｖｓ１、２ｖｓ３を接続することにより、導体パターンの電位が安定し、シールド特性を向上させることができる。
また、図１１と図１３を比較して判るように、隣り合う第１差動対の間にある導体プレーン２ＰＬ２（図１１参照）と、隣り合う前記第２差動対の間にある導体プレーン２ＰＬ４とは、平面視において互いに同じ方向（Ｘ方向）に延び、かつ、図１５に示すように、平面視において互いに重なる。
また、図１７に示すように、複数の信号配線Ｒｗのそれぞれは、端部ＲｗＥ１（図１３参照）、端部ＲｗＥ１の反対側の端部ＲｗＥ２、および端部ＲｗＥ１と端部ＲｗＥ２とを電気的に接続する配線部を備える。また、図１３に示すように、信号配線Ｒｗの配線部は、第１配線幅で延在する配線部分ＲｗＷ１と、第１配線幅より広い第２配線幅で延在する配線部分ＲｗＷ２と、を有する。平面視において、配線部分ＲｗＷ２は配線部分ＲｗＷ１より配線基板ＳＵＢ１の外周側にある。
図１３に示すように、複数の信号配線Ｒｗのそれぞれは、電源電位が供給される複数の導体パターン２ＰＶＤの間に配置される。この場合、導体パターン２ＰＶＤと信号配線Ｒｗとの間にシールドとして機能する導体パターンを設けることにより、導体パターン２ＰＶＤからのノイズ影響を低減させることが好ましい。しかし、領域ＣＨＲ１では、多数の伝送経路が密集して配置されているので、導体パターン２ＰＶＤと信号配線Ｒｗとの間にシールド用の導体パターンを設けるための十分なスペースを確保することが難しい。そこで、本実施の形態では、領域ＣＨＲ１に配置される配線部分ＲｗＷ１の配線幅が領域ＣＨＲ２に配置される配線部分ＲｗＷ２の配線幅より小さくなっている。これにより、導体パターン２ＰＶＤと信号配線Ｒｗとの間にシールドとして機能する導体パターンを設けることができる。
言い換えれば、図１３に示す配線層ＷＬ４は、複数の電源電位電極Ｖｄ（図８参照）と電気的に接続され、かつ、平面視において領域ＣＨＲ１に配置されるビア（電源電位ビア）２ｖｄ３、２ｖｄ４を備える。平面視において、ビア２ｖｄ３、２ｖｄ４は、複数の信号配線Ｒｗのうち、互いに隣り合う配線部の配線部分ＲｗＷ１の間に配置される。また、平面視において、ビア２ｖｄ３、２ｖｄ４は、ビア２ｖｄ３、２ｖｄ４と離間するように配置される導体プレーン２ＰＬ４に囲まれている。
図１３に示す例では、配線層ＷＬ４の領域ＣＨＲ１には、複数の信号配線Ｒｗの端部ＲｗＥ１および配線部の配線部分ＲｗＷ１があり、かつ、配線部の配線部分ＲｗＷ２は無い。ただし、領域ＣＨＲ１において、配線部の配線部分ＲｗＷ２を配置するスペースが確保可能であれば、領域ＣＨＲ１に配線部の配線部分ＲｗＷ２があっても良い。
また、図１１に示す配線層ＷＬ２は、複数の電源電位電極Ｖｄ（図８参照）と電気的に接続され、かつ、平面視において領域ＣＨＲ１に配置されるビア（電源電位ビア）２ｖｄ１、２ｖｄ２を備える。また、複数の信号配線Ｔｗのそれぞれは、端部ＴｗＥ１、端部ＴｗＥ１の反対側の端部ＴｗＥ２（図１６参照）、および端部ＴｗＥ１と端部ＴｗＥ２とを電気的に接続する配線部を備える。平面視において、複数の信号配線Ｔｗのそれぞれの端部ＴｗＥ１は、配線層ＷＬ２の領域ＣＨＲ１にあり、かつ、複数の信号配線Ｔｗのそれぞれの間にはビア２ｖｄ１、２ｖｄ２は無い。このように、信号配線Ｔｗの場合、信号配線Ｔｗの間に電源電位が供給される導体パターンが無いので、信号配線Ｔｗの一部分の配線幅が狭くはなっていない。すなわち、図１３に示す信号配線Ｒｗの配線部には、配線幅の異なる配線部分ＲｗＷ１と配線部分ＲｗＷ２とがあるが、図１１に示す信号配線Ｔｗの配線部は配線幅が一定である。なお、上記した「配線幅が一定」には、該当する信号伝送経路に要求される誤差範囲内において、実質的に一定と見做せる程度であれば、配線部の位置によって若干の誤差がある場合も含まれる。
また、図１１と図１３を比較して判るように、配線層ＷＬ２の領域ＣＨＲ１における複数の信号配線Ｔｗのそれぞれの配線部の配線幅は、配線層ＷＬ４の複数の信号配線Ｒｗのそれぞれの配線部の配線部分ＲｗＷ１の配線幅より広い。
また、図１６および図１７に示すように、配線基板ＳＵＢ１は、半導体チップＣＨＰ１（図６参照）と重なる領域ＣＨＲ１の周囲に、信号配線Ｔｗと信号配線Ｒｗとが重なった状態で並走する領域ＷＲ１と、信号配線Ｔｗと信号配線Ｒｗとが重ならない領域ＷＲ２と、を有する。Ｘ方向において、領域ＷＲ１は、領域ＣＨＲ１と領域ＷＲ２との間にある。言い換えると、配線基板ＳＵＢ１の複数の配線層のそれぞれは平面視において半導体チップＣＨＰ１と重なる領域ＣＨＲ１と、平面視において領域ＣＨＲ１より配線基板ＳＵＢ１の周縁部側にある領域ＷＲ２と、領域ＣＨＲ１と領域ＷＲ２との間にある領域ＷＲ１と、を含む。平面視において、複数の信号配線Ｔｗと複数の信号配線Ｒｗとのそれぞれは、領域ＷＲ１において重なり、かつ、領域ＷＲ２において重ならない。
平面視において、半導体チップＣＨＰ１（図６参照）と重なる領域ＣＨＲ１およびその近傍にある領域ＷＲ１は、多数の信号伝送経路が密集して配置されている。このため、信号配線Ｔｗと信号配線Ｒｗとが重なるように配置することで、信号伝送経路の実装密度を増加させることができる。
一方、配線基板ＳＵＢ１の周辺領域である領域ＷＲ２は、領域ＷＲ１と比較してスペースに余裕があるため、信号配線Ｔｗと信号配線Ｒｗとが重ならないレイアウトが適用できる。また、領域ＷＲ２には、複数の信号伝送経路のそれぞれと、図６に示す半導体装置ＰＫＧ１の外部入出力端子である複数のランド２ＬＤとを電気的に接続するスルーホール配線２ＴＨＷやビア２ｖが配置されている。このため、出力信号の伝送経路と入力信号の伝送経路とのクロストークノイズを低減する観点から、領域ＷＲ２では、出力信号用のスルーホール配線２ＴＨＷおよびビア２ｖと、入力信号用のスルーホール配線２ＴＨＷおよびビア２ｖと、の離間距離を大きくすることが好ましい。
また、図５に示す複数のコンデンサＣＤＣのそれぞれは、配線基板ＳＵＢ１の上面２ｔ上において、図１６および図１７に示す領域ＷＲ２の上方に搭載されている。複数のコンデンサＣＤＣは、図１７に示す複数の信号配線Ｒｗと、それぞれ電気的に接続される。コンデンサＣＤＣが半導体チップの信号伝送用の電極の近くに配置されている場合、コンデンサＣＤＣの影響により、信号伝送経路の一部分のインピーダンスが設計値から外れる場合がある。このため、信号伝送経路のインピーダンスをマッチングさせる観点から、半導体チップＣＨＰ１とコンデンサＣＤＣとの離間距離は大きい方が良い。本実施の形態の場合、複数のコンデンサＣＤＣのそれぞれは、上記したように図１７に示す領域ＷＲ２の上方に搭載される。領域ＷＲ２は領域ＣＨＲ１や領域ＷＲ１よりも配線基板ＳＵＢ１の側面２ｓに近い位置にある。したがって、半導体チップＣＨＰ１とコンデンサＣＤＣとの離間距離を大きくすることができるので、信号伝送経路のインピーダンスをマッチングさせ易い。
また、図５と図１６を比較して判るように、複数の信号配線Ｔｗのそれぞれは、複数のコンデンサＣＤＣと重なる領域まで延在せず、複数のコンデンサＣＤＣと重なる領域と、領域ＷＲ１との間で終端する。したがって、複数の信号配線Ｔｗのそれぞれは、平面視において、複数のコンデンサＣＤＣのそれぞれと重ならない。
また、図１６に示すように、複数の信号配線Ｔｗの一部分は、信号配線Ｒｗと重ならない領域ＷＲ２に配置されている。詳しくは、複数の信号配線Ｔｗの端部ＴｗＥ２およびその周辺の配線部は、領域ＷＲ２に配置されている。言い換えれば、複数の信号配線Ｔｗのそれぞれは、配線層ＷＬ２の領域ＷＲ２に配置された部分（端部ＴｗＥ２およびその周辺の配線部）を備える。複数の信号配線Ｒｗの端部ＲｗＥ２のそれぞれは、図６に示す配線層ＷＬ３、配線層ＷＬ２、および配線層ＷＬ１を経由してコンデンサＣＤＣと電気的に接続される。図１６に示すように、信号配線Ｔｗの端部ＴｗＥ２が信号配線Ｒｗと重ならない位置に配置されている場合、配線層ＷＬ２において、入力信号の伝送経路と出力信号の伝送経路との離間距離を十分に離すことができる。
なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
＜変形例１＞
例えば、図１０に示す半導体装置ＰＫＧ１では、信号配線Ｔｗが配線層ＷＬ２に配列され、信号配線Ｒｗが配線層ＷＬ４に配列された態様について説明した。ただし、変形例として、図１８に示す半導体装置ＰＫＧ３の配線基板ＳＵＢ２のように、信号配線Ｔｗが配線層ＷＬ４に配置され、信号配線Ｒｗが配線層ＷＬ２に配置されても良い。図１８は、図１０に対する変形例を示す拡大断面図である。半導体装置ＰＫＧ３が備える信号配線Ｔｗおよび信号配線Ｒｗの平面レイアウトの図示は省略するが、図１６および図１７を用いて説明できる。すなわち、図１６に示す平面図は、配線基板ＳＵＢ２の配線層ＷＬ４として考えることができる。また、図１７に示す平面図は、配線基板ＳＵＢ２の配線層ＷＬ２として考えることができる。半導体装置ＰＫＧ３の場合、配線層ＷＬ４より上面２ｔに近い配線層ＷＬ２に信号配線Ｒｗが配置される。このため、信号配線Ｒｗの端部ＲｗＥ２（図１７参照）とコンデンサＣＤＣ（図５参照）との経路距離は、図１０に示す半導体装置ＰＫＧ１の配線基板ＳＵＢ１の場合と比較して短い。また、半導体装置ＰＫＧ３の場合、コンデンサＣＤＣと信号電極Ｒｘとの伝送距離は、図１０に示す半導体装置ＰＫＧ１の配線基板ＳＵＢ１の場合と比較して短い。コンデンサＣＤＣと電極Ｒｘとの間の伝送距離を短くすることにより、直流成分をカットした後に信号伝送経路にノイズが入る可能性を低減できる。
＜変形例２＞
また例えば、図６では、配線基板ＳＵＢ１の上面２ｔ上に複数のコンデンサＣＤＣおよび複数のコンデンサＣＰＳが搭載された実施態様について説明した。ただし、変形例としては、半導体装置ＰＫＧ１にコンデンサＣＤＣが搭載されていない場合もある。例えば、図１９に示す電子装置ＥＤＶ２のように、配線基板ＭＢ１に複数のコンデンサＣＤＣが搭載され、複数のコンデンサＣＤＣが信号伝送経路ＳＧＰに接続されている場合、半導体装置ＰＫＧ１や半導体装置ＰＫＧ２は、コンデンサＣＤＣが搭載されていなくても良い。図１９は、図１に対する変形例を示す説明図である。また、図示は省略するが、図６に対する変形例として、コンデンサＣＰＳが配線基板ＳＵＢ１に搭載されていない場合もある。
＜変形例３＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
〔付記１〕
第１表面、前記第１表面の反対側の第１裏面、および前記第１表面において前記第１表面の外縁に最も近い最外周から前記第１表面の中心に向かって複数列で配列される複数の電極を備える半導体チップと、
前記半導体チップが搭載される第１主面、第１主面の反対側の第２主面、および前記第１主面と前記第２主面との間にある複数の配線層を備える配線基板と、
を有し、
前記半導体チップの前記複数の電極は、入力信号および出力信号の一方である第１信号が伝送される複数の第１信号電極、入力信号および出力信号の他方である第２信号が伝送される複数の第２信号電極、第１電位が供給される複数の第１電位電極、および前記第１電位とは異なる第２電位が供給される複数の第２電位電極、を含み、
前記半導体チップの前記第１表面において、
前記第１表面の外縁と前記第１表面の中心との間の第１列目には、前記複数の第１信号電極が配列され、
前記第１列目と前記第１表面の中心との間の第２列目には、前記複数の第１電位電極および前記複数の第２電位電極が配列され、
前記第２列目と前記第１表面の中心との間の第３列目には、前記複数の第２信号電極が配列され、
前記配線基板の前記複数の配線層は、前記第１主面と前記第２主面との間にある第１配線層、前記第１配線層と前記第２主面との間にある第２配線層、前記第２配線層と前記第２主面との間にある第３配線層、前記第３配線層と前記第２主面との間にある第４配線層、および前記第４配線層と前記第２主面との間にある第５配線層、を含み
前記配線基板は、
前記第２配線層に形成され、前記複数の第１信号電極のそれぞれに接続される複数の第１信号配線と、
前記第４配線層に形成され、前記複数の第２信号電極のそれぞれに接続される複数の第２信号配線と、
前記第１配線層に形成され、前記第２電位が供給される第１導体パターンと、
前記第２配線層に形成され、前記第１導体パターンと電気的に接続される第２導体パターンと、
前記第３配線層に形成され、前記第２導体パターンと電気的に接続される第３導体パターンと、
前記第４配線層に形成され、前記第３導体パターンと電気的に接続される第４導体パターンと、
前記第５配線層に形成され、前記第４導体パターンと電気的に接続される第５導体パターンと、
を備え、
平面視において、前記複数の第１信号配線のそれぞれは、前記第１導体パターンと前記第３導体パターンに挟まれ、
平面視において、前記複数の第２信号配線のそれぞれは、前記第３導体パターンと前記第５導体パターンに挟まれ、
前記配線基板の前記複数の配線層のそれぞれは、平面視において前記半導体チップと重なる第１領域と、平面視において前記第１領域より前記配線基板の周縁部側にある第３領域と、前記第１領域と前記第３領域との間にある第２領域と、を含み、
平面視において、前記複数の第１信号配線と前記複数の第２信号配線とのそれぞれは、前記第２領域において重なり、かつ、前記第３領域において重ならない、半導体装置。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
２ｂ 下面（面、第２主面）
２Ｃｂ 下面
２ＣＲ 絶縁層（コア材、コア絶縁層）
２Ｃｔ 上面
２ｄ 配線
２ｅ 絶縁層
２ＬＤ，ＬＤＨ，ＬＤＬ，ＬＶｄ，ＬＶｓ ランド（端子、外部端子）
２ＰＤ 複数のパッド（端子、ボンディングパッド、ボンディングリード、半導体チップ接続用端子）
２ＰＬ，２ＰＬ１，２ＰＬ２，２ＰＬ３，２ＰＬ４，２ＰＬ５，２ＰＬＶＤ 導体プレーン（導体パターン、大面積パターン）
２ＰＲ，２ＰＶＤ 導体パターン
２ｓ 側面
２ｔ 上面（面、第１主面）
２ＴＨＷ スルーホール配線
２ｖ，２ｖｄ１，２ｖｄ２，２ｖｄ３，２ｖｄ４，２ｖＲ１，２ｖＲ２，２ｖＲ３，２ｖｓ１，２ｖｓ２，２ｖｓ３，２ｖｓ４，２ｖＴ１ ビア（ビア配線）
３ｂ 裏面（主面、下面）
３ＢＰ 突起電極（バンプ電極）
３ＰＤ 電極（パッド、電極パッド、ボンディングパッド）
３ＰＦ 絶縁膜（パッシベーション膜、保護絶縁膜）
３ｓ 側面
３ｔ 表面（主面、上面）
ＢＤｈｓ 接着材（放熱樹脂）
ＣＤＣ コンデンサ（コンデンサ部品、ＤＣカット用コンデンサ）
ＣＨＰ１，ＣＨＰ２ 半導体チップ
ＣＨＲ１，ＣＨＲ２，ＷＲ１，ＷＲ２ 領域
ＣＨＲｓ 辺
ＣＰＳ コンデンサ（コンデンサ部品）
ＤＳｎ，ＤＳｐ 差動信号伝送経路
ＥＤＶ１，ＥＤＶ２ 電子装置（電子機器）
ＨＳ 放熱板
ＭＢ１ 配線基板 （マザーボード、実装基板）
ＰＤＬ１ 列（第１列目）
ＰＤＬ２ 列（第２列目）
ＰＤＬ３ 列（第３列目）
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３ 半導体装置
Ｒｗ，Ｒｗｎ，Ｒｗｐ，Ｔｗ，Ｔｗｎ，Ｔｗｐ 信号配線（信号線）
ＲｗＥ１，ＲｗＥ２，ＴｗＥ１，ＴｗＥ２ 端部
ＲｗＷ１，ＲｗＷ２，ＴｗＷ１，ＴｗＷ２ 配線部分
Ｒｘ，Ｒｘｎ，Ｒｘｐ，ＲｘＬ，Ｔｘ，Ｔｘｎ，Ｔｘｐ，ＴｘＬ 信号電極
Ｒｙ，Ｒｙｎ，Ｒｙｐ，Ｔｙ，Ｔｙｎ，Ｔｙｐ パッド
ＳＢ 半田ボール（半田材、外部端子、電極、外部電極）
ＳＦＲ 支持枠 （スティフナリング）
ＳＧＰ，ＳＧＰＲ，ＳＧＰＴ 信号伝送経路
ＳＧＰＨ 高速伝送経路（高速信号伝送経路）
ＳＧＰＬ 低速伝送経路（低速信号伝送経路）
ＳＧＰＲ 信号
ＳＧＲ，ＳＧＴ 信号
ＳＲ１，ＳＲ２ 絶縁層
ＳＵＢ１，ＳＵＢ２ 配線基板
ＴＨＷ スルーホール配線
ＵＦ アンダフィル樹脂（絶縁性樹脂）
Ｖｄ 電源電位電極（電極パッド）
ＶＤＤ 電源電位
ＶＤＰ 電源電位供給経路
Ｖｄｙ 電源電位パッド
Ｖｓ 基準電位電極（電極パッド）
ＶＳＰ 基準電位供給経路
ＶＳＳ 基準電位
Ｖｓｙ 基準電位パッド
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８，ＷＬ９，ＷＬ１０ 配線層
ＷＲ１，ＷＲ２，ＷＲ３ 領域

Claims (19)

  1. 第１表面、前記第１表面の反対側の第１裏面、および前記第１表面において前記第１表面の外縁に最も近い最外周から前記第１表面の中心に向かって複数列で配列される複数の電極を備える半導体チップと、
    前記半導体チップが搭載される第１主面、第１主面の反対側の第２主面、および前記第１主面と前記第２主面との間にある複数の配線層を備える配線基板と、
    を有し、
    前記半導体チップの前記複数の電極は、入力信号および出力信号の一方である第１信号が伝送される複数の第１信号電極、入力信号および出力信号の他方である第２信号が伝送される複数の第２信号電極、第１電位が供給される複数の第１電位電極、および前記第１電位とは異なる第２電位が供給される複数の第２電位電極、を含み、
    前記半導体チップの前記第１表面において、
    前記第１表面の外縁と前記第１表面の中心との間の第１列目には、前記複数の第１信号電極が配列され、
    前記第１列目と前記第１表面の中心との間の第２列目には、前記複数の第１電位電極および前記複数の第２電位電極が配列され、
    前記第２列目と前記第１表面の中心との間の第３列目には、前記複数の第２信号電極が配列され、
    前記配線基板の前記複数の配線層は、前記第１主面と前記第２主面との間にある第１配線層、前記第１配線層と前記第２主面との間にある第２配線層、前記第２配線層と前記第２主面との間にある第３配線層、前記第３配線層と前記第２主面との間にある第４配線層、および前記第４配線層と前記第２主面との間にある第５配線層、を含み
    前記配線基板は、
    前記第２配線層に形成され、前記複数の第１信号電極のそれぞれに接続される複数の第１信号配線と、
    前記第４配線層に形成され、前記複数の第２信号電極のそれぞれに接続される複数の第２信号配線と、
    前記第１配線層に形成され、前記第２電位が供給される第１導体パターンと、
    前記第２配線層に形成され、前記第１導体パターンと電気的に接続される第２導体パターンと、
    前記第３配線層に形成され、前記第２導体パターンと電気的に接続される第３導体パターンと、
    前記第４配線層に形成され、前記第３導体パターンと電気的に接続される第４導体パターンと、
    前記第５配線層に形成され、前記第４導体パターンと電気的に接続される第５導体パターンと、
    を備え、
    平面視において、前記複数の第１信号配線のそれぞれの一部分は、前記複数の第２信号配線のそれぞれの一部分と重なり、
    平面視において、前記第１導体パターン、前記第３導体パターン、および前記第５導体パターンのそれぞれは、前記第２導体パターン、前記第４導体パターン、前記複数の第１信号配線、および前記複数の第２信号配線と重なる、半導体装置。
  2. 請求項１において、
    前記第１信号および前記第２信号のそれぞれは、差動信号であって、
    前記複数の第１信号電極および前記複数の第１信号配線は、第１差動対を含み、
    前記複数の第２信号電極および前記複数の第２信号配線は、第２差動対を含み、
    平面視において、前記複数の第１信号配線のうち、前記第１差動対を構成する二本の配線の間には、前記第２導体パターンが無く、かつ、前記第１差動対を構成する二本の配線が互いに隣り合って配置され、
    平面視において、前記複数の第２信号配線のうち、前記第２差動対を構成する二本の配線の間には、前記第４導体パターンが無く、かつ、前記第２差動対を構成する二本の配線が互いに隣り合って配置される、半導体装置。
  3. 請求項２において、
    前記複数の第１信号電極および前記複数の第１信号配線は、複数の前記第１差動対を含み、
    前記複数の第２信号電極および前記複数の第２信号配線は、複数の前記第２差動対を含み、
    平面視において、前記複数の第１信号配線の前記複数の第１差動対のうち、互いに隣り合う前記第１差動対の間には、前記第２導体パターンがあり、
    平面視において、前記複数の第２信号配線の前記複数の第２差動対のうち、互いに隣り合う前記第２差動対の間には、前記第４導体パターンがある、半導体装置。
  4. 請求項２において、
    平面視において、前記複数の第１信号配線の前記第１差動対の両隣には、前記第１差動対の延在方向に沿って前記第１導体パターンと前記第２導体パターンとを電気的に接続する複数の第１ビアが配置され、
    平面視において、前記複数の第２信号配線の前記第２差動対の両隣には、前記第２差動対の延在方向に沿って前記第３導体パターンと前記第４導体パターンとを電気的に接続する複数の第２ビアが配置される、半導体装置。
  5. 請求項２において、
    前記複数の第１信号電極および前記複数の第１信号配線は、複数の前記第１差動対を含み、
    前記複数の第２信号電極および前記複数の第２信号配線は、複数の前記第２差動対を含み、
    平面視において、前記複数の第１信号配線の前記複数の第１差動対のうち、互いに隣り合う前記第１差動対の間には、前記第２導体パターンがあり、
    平面視において、前記複数の第２信号配線の前記複数の第２差動対のうち、互いに隣り合う前記第２差動対の間には、前記第４導体パターンがあり、
    隣り合う前記第１差動対の間にある前記第２導体パターンと、隣り合う前記第２差動対の間にある前記第４導体パターンとは、平面視において互いに同じ方向に延び、かつ、互いに重なる、半導体装置。
  6. 請求項５において、
    隣り合う前記第１差動対の間にある前記第２導体パターンには前記第２導体パターンの延在方向に沿って前記第１導体パターンと前記第２導体パターンとを電気的に接続する複数の第１ビアが配置され、
    隣り合う前記第２差動対の間にある前記第４導体パターンには前記第４導体パターンの延在方向に沿って前記第３導体パターンと前記第４導体パターンとを電気的に接続する複数の第２ビアが配置される、半導体装置。
  7. 請求項１において、
    前記複数の第２信号配線のそれぞれは、第１端部、前記第１端部の反対側の第２端部、および前記第１端部と前記第２端部とを電気的に接続する配線部を備え、
    前記配線部は、第１配線幅で延在する第１配線部分と、前記第１配線幅より広い第２配線幅で延在する第２配線部分と、を有し、
    平面視において、前記第２配線部分は前記第１配線部分より前記配線基板の外周側にある、半導体装置。
  8. 請求項７において、
    前記配線基板の前記複数の配線層のそれぞれは、平面視において前記半導体チップと重なる第１領域と、平面視において前記第１領域より前記配線基板の周縁部側にある第２領域と、を含み、
    前記第４配線層の前記第１領域には、前記複数の第２信号配線の前記第１端部および前記配線部の前記第１配線部分があり、かつ、前記配線部の前記第２配線部分は無い、半導体装置。
  9. 請求項８において、
    前記第２信号は、差動信号であって、
    前記複数の第２信号電極および前記複数の第２信号配線は、複数の第２差動対を含み、
    平面視において、前記複数の第２信号配線のうち、前記複数の第２差動対のそれぞれを構成する二本の配線の間には、前記第４導体パターンが無く、かつ、前記第２差動対を構成する二本の配線が互いに隣り合って配置され、
    平面視において、前記複数の第２信号配線の前記複数の第２差動対のうち、互いに隣り合う前記第２差動対の間には、前記第４導体パターンがある、半導体装置。
  10. 請求項９において、
    前記第４配線層は、前記複数の第１電位電極と電気的に接続され、かつ、平面視において前記第１領域に配置される第１電位ビアを備え、
    平面視において、前記第１電位ビアは、前記複数の第２信号配線のうち、互いに隣り合う前記配線部の前記第１配線部分の間に配置され、
    平面視において、前記第１電位ビアは、前記第１電位ビアと離間するように配置される前記第４導体パターンに囲まれている、半導体装置。
  11. 請求項１０において、
    前記第２配線層は、前記複数の第１電位電極と電気的に接続され、かつ、平面視において前記第１領域に配置される前記第１電位ビアを備え、
    前記複数の第１信号配線のそれぞれは、第３端部、前記第３端部の反対側の第４端部、および前記第３端部と前記第４端部とを電気的に接続する配線部を備え、
    平面視において、前記複数の第１信号配線のそれぞれの前記第３端部は、前記第２配線層の前記第１領域にあり、かつ、前記複数の第１信号配線のそれぞれの間には前記第１電位ビアは無い、半導体装置。
  12. 請求項１１において、
    前記第２配線層の前記第１領域における前記複数の第１信号配線のそれぞれの前記配線部の配線幅は、前記第４配線層の前記複数の第２信号配線のそれぞれの前記配線部の前記第１配線部分の第１配線幅より広い、半導体装置。
  13. 請求項１において、
    前記配線基板の前記複数の配線層のそれぞれは、平面視において前記半導体チップと重なる第１領域と、平面視において前記第１領域より前記配線基板の周縁部側にある第３領域と、前記第１領域と前記第３領域との間にある第２領域と、を含み、
    平面視において、前記複数の第１信号配線と前記複数の第２信号配線とのそれぞれは、前記第２領域において重なり、かつ、前記第３領域において重ならない、半導体装置。
  14. 請求項１３において、
    平面視において、前記配線基板の前記第１主面上において、前記第３領域の上方には、複数のコンデンサが搭載され、
    前記複数のコンデンサのそれぞれは、前記複数の第２信号配線と電気的に接続される、半導体装置。
  15. 請求項１４において、
    前記複数の第１信号配線のそれぞれは、平面視において、前記複数のコンデンサのそれぞれと重ならない、半導体装置。
  16. 請求項１５において、
    前記複数の第１信号配線のそれぞれは、前記第２配線層の前記第３領域に配置された部分を備える、半導体装置。
  17. 請求項１において、
    前記第１信号は、前記半導体チップから出力される出力信号であって、前記第２信号は、前記半導体チップに入力される入力信号である、半導体装置。
  18. 請求項１において、
    前記半導体チップの前記第１表面において、
    前記第２列目の延在方向に沿って、前記複数の第１電位電極および前記複数の第２電位電極が交互に配列される、半導体装置。
  19. 請求項１において、
    前記第２電位は接地電位である、半導体装置。
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