CN109950225B - 半导体器件 - Google Patents

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仮屋崎修一
中条德男
柳生正义
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Abstract

半导体器件包括安装在布线衬底上方的半导体芯片。用于输入的信号布线和用于输出的信号布线被布置在布线衬底中的不同布线层中并且彼此重叠，用于输入的信号布线传输至半导体芯片的输入信号，用于输出的信号布线传输来自半导体芯片的输出信号。在布线衬底的厚度方向上，每个信号布线被夹置在被供给有参考电位的导体平面之间。在半导体芯片的前表面中，用于输入的信号电极和用于输出的信号电极布置在不同的行中。在用于输出的信号布线比用于输入的信号布线在布线衬底中位于更高层中的情况下，与用于输入的信号电极相比，用于输出的信号电极被布置在更靠近前表面的外边缘的行中。

Description

半导体器件
相关申请的交叉引用
2017年12月21日提交的日本专利申请No.2017-245158的公开内容，包括说明书、附图和摘要，通过引用整体并入本文。
技术领域
本发明涉及半导体器件和可有效地应用于例如被设置有用于高速传输信号的电路的半导体器件的技术。
背景技术
专利文献1(日本未审查专利申请公开No.2003-273273)描述了一种半导体器件，其中通过位于用于传输信号的布线和平面层之间的绝缘层的厚度来调节特性阻抗。
专利文献2(日本未审查专利申请公开No.2008-311682)和专利文献3(日本未审查专利申请公开No.2009-4809)描述了一种结构，其中被供给有接地电位的多个贯通导体布置在被耦合到用于传输差分信号的布线的贯通导体周围。
专利文献4(日本未审查专利申请公开No.2013-239511)描述了一种布线板的结构，其中电介质损耗因数不同的多个电介质层布置在彼此相对的接地层之间，并且在它们之间具有用于传输差分信号的布线。
专利文献
[专利文献1]日本未审查专利申请公开No.2003-273273
[专利文献2]日本未审查专利申请公开No.2008-311682
[专利文献3]日本未审查专利申请公开No.2009-4809
[专利文献4]日本未审查专利申请公开No.2013-239511
发明内容
本发明人参与了用于提高半导体器件性能的工程开发。作为开发的一部分，本发明人致力于提高输入到安装在布线衬底上方的半导体芯片的信号或从所述半导体芯片输出的信号的传输速度。例如，本发明人研究了用于高速传输信号的高速传输路径的抗噪声措施，并发现存在改进的空间。
例如，为了在抑制半导体器件尺寸增加的同时提供大量高速传输路径，在设置于半导体芯片中的电极之间的布置间隔变小。结果，大量信号传输路径以高密度布置在半导体芯片的输入端子或输出端子附近。在这种情况下，需要一种用于减少信号传输路径之间的相应噪声的相互影响的技术。
根据本说明书的描述和附图，其他问题和新颖特征将是显而易见的。
根据实施例的半导体器件包括安装在布线衬底上方的半导体芯片。用于输入的信号布线和用于输出的信号布线被布置在布线衬底中的不同布线层中并且同时彼此重叠，该用于输入的信号布线传输至所述半导体芯片的输入信号，该用于输出的信号布线传输来自所述半导体芯片的输出信号。在布线衬底的厚度的方向上，用于输入的信号布线和用于输出的信号布线中的每一个信号布线被夹置在被供给有固定电位的导体图案之间。在半导体芯片的表面中，用于输入的信号电极和用于输出的信号电极被布置在不同行中。当在布线衬底中用于输出的信号布线位于比用于输入的信号布线更高的层中时，与用于输入的信号电极相比，用于输出的信号电极被布置在更靠近表面的外边缘的行中。
根据上述实施例，可以提高半导体器件的性能。
附图说明
图1是示出电子器件的示例配置的说明图；
图2是示出在图1所示的电子器件中设置的电路的示例配置的说明图；
图3是图1中所示的两个半导体器件中的一个半导体器件的顶视图；
图4是图3中所示的半导体器件的底视图；
图5是示出去除了图3所示的热沉的在布线衬底上方的半导体器件的内部结构的平面图；
图6是沿图3的A-A线的截面图；
图7是图6所示的半导体芯片的电极布置表面的平面图；
图8是图7的A部分的放大平面图；
图9是以放大方式示出在图6所示的布线衬底的上表面中与图8所示的多个电极相对的端子附近的放大平面图；
图10是沿图9的A-A线的放大截面图；
图11是比图9所示的布线层低的布线层(第二层)的放大平面图；
图12是比图11所示的布线层低的布线层(第三层)的放大平面图；
图13是比图12所示的布线层低的布线层(第四层)的放大平面图；
图14是比图13所示的布线层低的布线层(第五层)的放大平面图；
图15是沿图11的A-A线的放大截面图；
图16是图6所示的布线衬底的第二布线层的平面图；
图17是图16所示的布线衬底的第四布线层的平面图；
图18是示出图10的修改的放大截面图；和
图19是示出图1的修改的说明图。
具体实施方式
(本说明书中的描述格式、基本术语及其用法)
为了方便起见，说明书中的实施例的描述根据需要被划分成多个部分等。除非另有明确说明，否则这些部分等不相互独立或彼此分离。每个部分等都是单个示例的一部分，并且一个部分是另一部分的细节或者是另一部分的全部或部分的修改等，而不管描述的顺序如何。作为规则，将省略对类似部分的重复描述。除非另有明确说明、组成元件的数量在理论上是受限的或者组成元件在上下文中显然是必不可少的，否则实施例的每个组成元件不是必不可少的。
类似地，即使在关于材料、组成等的实施例的描述中使用“由A构成的X”等的措辞时，也不排除包含除A之外的元素作为主要构成元素之一的情况。除非另有明确说明或在上下文中明显排除，否则这适用。将采用示例。关于组分，上述措辞意味着“X包括A作为主要组分”等。不用说，术语“硅构件”等不限于纯硅构件，并且包括SiGe(硅锗)合金、主要由硅构成的其他多元素合金以及含有其他添加剂等的构件。除非另外明确说明，否则金板、铜层、镍板等术语不仅包括纯金板、纯铜层、纯镍板，还包括分别主要由金、铜、镍等组成的构件。
当引用任何特定数值或数量时，可能会超出所述特定数值或数量，或者可能低于所述特定数值或数量。除非另有明确说明、任何其他特定数值或数量在理论上是不允许的或者特定数值或数量在上下文中不得超过或低于，否则都将适用。
在示出以下实施例的每个附图中，相同或相似的部分将用相同或相似的附图标记来标示，并且通常将省略其重复描述。
在每个附图中，即使附图是截面图，当阴影等使图面复杂化或者可以容易地将截面与中空区分开时，也可以省略阴影等。与此相关，即使对于平面闭合的孔，在通过描述等孔是显而易见的情况或其它类似情况下，可以省略背景上的轮廓。即使当一个部分不是截面时，该部分也可以用阴影或用点图案标注，以使该部分不是中空的或可以清楚地示出区域之间的边界。
电子器件
首先，将参考图1和图2描述其中多个半导体器件(半导体封装体)被安装在母板上方并且电信号在半导体器件之间被传输的电子器件的示例配置。图1是示出实施例中的包括半导体器件的电子器件的示例配置的说明图。图2是示出在图1所示的电子器件中设置的电路的示例配置的说明图。在图1中，通过粗线示意性地表示了图2所示的高速传输路径SGPH，以便明确示出半导体器件PKG1和半导体器件PKG2彼此电耦合。
图1所示的电子器件(电子设备)EDV1包括：电路板(母板、安装板)MB1以及安装在电路板MB1上方的半导体器件PKG1和半导体器件PKG2。半导体器件PKG1和半导体器件PKG2经由形成在电路板MB1中的信号传输路径SGP彼此电耦合。经由信号传输路径SGP传输的信号包括从半导体器件PKG1输出的信号SGT和输入到半导体器件PKG1的信号SGR。信号传输路径SGP包括传输信号SGT的信号传输路径SGPT和传输信号SGR的信号传输路径SGPR。
在图1所示的示例中，信号SGT从半导体器件PKG1输出并输入到半导体器件PKG2。信号SGR从半导体器件PKG2输出并输入到半导体器件PKG1。然而，信号SGT被输出到的目的地或信号SGR被输出自的源不限于图1所示的示例，并且可以有各种修改。由于图1所示的半导体器件PKG1和半导体器件PKG2具有类似的结构，在下面的描述中，将半导体器件PKG1作为代表性示例。
如图2所示，电子器件EDV1包括多个信号传输路径SGP。在图2所示的示例中，耦合到半导体器件PKG1的信号传输路径SGP包括：低速传输路径(低速信号传输路径)SGPL，以第一传输速度传输电信号；以及高速传输路径(高速信号传输路径)SGPH，以高于第一传输速度的第二传输速度传输电信号。在图2所示的示例中，高速传输路径SGPH包括传输差分信号的一对差分信号传输路径DSp、DSn。
在本实施例的描述中，将以经由一对差分信号传输路径DSp、DSn传输差分信号的实施方式作为高速传输路径SGPH的示例。除了差分信号之外，在高速信号的类型方面可以进行各种修改。例如，即使在使用单个信号传输路径SGP的所谓单端结构的情况下，也可以通过增加频率来实现高速传输。
如图2所示，设置在半导体器件PKG1中的半导体芯片CHP1包括多个电极。在半导体芯片CHP1中设置的电极包括信号电极Tx(具体地，从中传输一对差分信号的信号电极Txp和信号电极Txn)，从该信号电极Tx传输作为输出信号(发射信号)的信号SGT(参照图1)。在半导体芯片CHP1中设置的电极包括信号电极Rx(具体地，向其输入一对差分信号的信号电极Rxp和信号电极RXN)，向该信号电极Rx传输作为输入信号(接收信号)的信号SGR(参照图1)。此外，在图2所示的示例中，设置在半导体芯片CHP1中的电极包括耦合到低速传输路径SGPL的信号电极(低速信号电极)RxL和信号电极(低速信号电极)TxL。
另外，设置在半导体芯片CHP1中的电极包括：被供给有电源电位VDD的电源电位电极Vd；被供给有参考电位VSS的参考电位电极Vs。半导体芯片CHP1(具体地，在半导体芯片CHP1中设置的电路)经由电源电位电极Vd被供给有电源电位VDD。半导体芯片CHP1(具体地，在半导体芯片CHP1中设置的电路)经由参考电位电极Vs被供给有参考电位VSS。设置在半导体芯片CHP1中的多个电路中的至少一些电路由电源电位VDD和参考电位VSS之间的电位差产生的驱动电压驱动。参考电位VSS例如是接地电位并且电源电位VDD高于参考电位VSS。
电子器件EDV1具有通过并联耦合而插入电源电路中的、用于电源电路的电容器CPS。图2中所示的电容器CPS被插入在参考电位供给路径VSP和电源电位供给路径VDP之间，参考电位供给路径VSP用于将参考电位VSS供给到半导体芯片CHP1，电源电位供给路径VDP用于将电源电位VDD供给到半导体芯片CHP1。可以使电容器CPS用作旁路电容器，其将包括在电源电位供给路径VDP中的噪声(信号)转移到参考电位供给路径VSP侧并且让它通过。可以使电容器CPS用作去耦电容器，其减少穿过形成在半导体芯片CHP1中的电路的电流的环路(通行距离)，从而减少包括在电源电位供给路径VDP和参考电位供给路径VSP中的阻抗成分的影响。当耦合在消耗供给功率的电路附近时，可以使电容器CPS用作抑制驱动电压瞬间下降现象的电池。
用作电池的用于电源电路的上述旁路电容器、去耦电容器和电容器CPS中的每一个通过并联耦合而插入到电源电路中。同时，通过串联耦合将电容器CDC插入信号传输路径SGP中。因此，当高速传输路径SGPH包括差分信号传输路径DSp、DSn时，如图2所示，电容器CDC插入差分信号传输路径DSp和差分信号传输路径DSn中的每一个中。
当如在电子器件EDV1中那样高速传输信号时，希望在高速传输路径SGPH中串联耦合电容器CDC。包含在交流信号中的直流分量可以由插入高速传输路径SGPH中的电容器CDC切断。结果，可以稳定高速的信号输入/输出。通过串联耦合插入信号传输路径中并切断包含在交流信号中的直流分量的电容器CDC被称为用于DC(直流)切断的电容器或用于AC(交流)耦合的电容器(此后，称为用于DC切断的电容器)。
作为用于DC切断的电容器的至少一个或多个电容器CDC仅必须插入高速传输路径SGPH中。因此，作为对本实施例的修改，电容器CDC也可以设置在图1所示的电路板MB1中。在这种情况下，可以不在半导体器件PKG1或半导体器件PKG2中设置电容器CDC。
然而，当电容器CDC并入半导体器件PKG1中时，如图2所示，可以简化在电路板MB1中形成的布线的布局。结果，可以减小电路板MB1的尺寸。
在图2所示的低速传输路径SGPL中，电信号以例如小于3Gbps(千兆位/秒)的传输速度传输。在通过将信号电极Tx和信号电极Rx彼此电耦合而形成的高速传输路径SGPH中，电信号以例如大约10Gbps至60Gbps的传输速度传输。高速传输路径SGPH需要在传输损耗降低、串扰噪声降低等方面满足高水平要求。特别是，为了适应高于50Gbps的传输速度，由于例如电信号的编码方案，关于传输损耗降低、串扰噪声降低等的要求水平非常高。
用于传输电信号的线路代码的方案的示例是称为NRZ(不归零)的方案。在NRZ方案中，一位由信号脉冲的两个状态(例如，正电压电平和零电压电平)表示。在NRZ方案的情况下，通过增加脉冲信号的频率来加速信号传输。结合脉冲信号的频率的增加，在传输损耗降低、串扰噪声降低等方面提高了要求水平。
用于增加信号数据速率(数据传输速率)的方法之一是称为PAM(脉冲幅度调制)的调制方案。在PAM中，信号波形的幅度在逐个符号的基础上被分类为多种类型。例如，在PAM4的情况下，信号波形被分类为四种类型的幅度电平(以下称为4电平脉冲幅度调制(PAM4))。在PAM4的情况下，四个位可以用一个周期表示；因此，即使信号传输速度相同，也可以增加数据速率。在将1/2频率作为奈奎斯特频率的情况下，发生以下情况：例如，当利用NRZ方案以56Gbps的数据速率传输信号时，获得28GHz，而当信号在利用PAM4以56Gbps的数据速率传输信号时，获得14GHz。因此，在相同的数据速率下，通过利用PAM4可以减少传输损耗。
然而，在PAM4的情况下，有必要阐明对应于4电平脉冲幅度调制(PAM4)的眼图孔径(眼孔径)。对应于4电平脉冲幅度调制(PAM4)的眼孔径的振幅比对应于二电平的眼孔径的振幅窄；因此，提高波形质量更为重要。因此，在串扰噪声降低、抖动等方面，要求的水平变得比NRZ方案的情况更严格。例如，当利用PAM4以56Gbps的数据速率传输信号时，与利用NRZ方案以12.5Gbps的数据速率传输信号的情况相比，高速传输路径SGPH中的串扰必须被抑制到1/10或更小。如上所述，在PAM4的情况下，与NRZ方案相比可以减小传输损耗。然而，与例如以12.5Gbps的数据速率传输信号的情况相比，需要降低传输损耗。减少串扰的方法之一是将被供给有接地电位的导体图案布置在彼此毗邻的高速传输路径SGPH之间。然而，当利用PAM4以56Gbps传输信号时，与利用NRZ方案以12.5Gbps传输信号的情况相比，需要将构成高速传输路径SGPH的电极等的导体图案的面积增加到大约1.5倍。
因此，作为减少传输损耗或串扰噪声以增强高速信号传输路径的可靠性的努力的一部分，本发明人研究了半导体器件PKG1中的信号传输路径的结构，并且发现了以下描述的技术。
半导体器件
将以图1所示的半导体器件PKG1为例，并且将描述半导体器件PKG1中的信号传输路径的示例结构。首先，将描述半导体器件PKG1的概述，然后将描述信号传输路径的结构。图3是图1中所示的两个半导体器件中的一个半导体器件的顶视图。图4是图3中所示的半导体器件的底视图。图5是示出去除了图3所示的热沉的在布线衬底上方的半导体器件的内部结构的平面图。图6是沿图3的A-A线的截面图。图7是图6所示的半导体芯片的电极布置表面的平面图。
在本实施例的描述中，以多个端子或多个电容器较小的实施方式为例。然而，多个端子或多个电容器不限于关于本实施例采取的示例，并且可以应用各种修改。
本实施例中的半导体器件PKG1包括布线衬底SUB1和安装在布线衬底SUB1上方的半导体芯片CHP1(参见图5)。在本实施例的示例中，半导体器件PKG1包括多个电容器CPS(参考图5)和安装在布线衬底SUB1上方的多个电容器CDC(参考图5)。
如图6所示，布线衬底SUB1具有：顶表面(面、主表面、芯片布置表面、第一主表面)2t，半导体芯片CHP1布置在其上方；底表面(面、主表面、安装表面、第二主表面)2b，在顶表面2t的相对侧。此外，布线衬底SUB1具有与顶表面2t和底表面2b的相应外边缘交叉的多个侧表面2s(参见图3至图5)。在本实施例的情况下，布线衬底SUB1的顶表面2t(参见图3)和底表面2b(参见图4)中的每一个都是矩形的。
布线衬底SUB1是将布置在顶表面2t上方的半导体芯片CHP1与作为母板(安装板)的电路板MB1(参见图1)彼此电耦合的内插板(中继板)。布线衬底SUB1包括多个布线层(在图6所示的示例中为10层)WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10，其电耦合作为芯片布置表面的顶表面2t侧的端子和作为安装表面的底表面2b侧的端子。每个布线层包括布线的导体图案等作为用于供给电信号和电功率的路径。绝缘层2e被布置在各个布线层之间。布线层通过过孔2V或通孔布线2THW而彼此电耦合，过孔2V或通孔布线2THW作为贯穿绝缘层2e的层间导电路径。
布线层中最靠近顶表面2t的布线层WL1的大部分被作为阻焊膜的绝缘层SR1覆盖。布线层中最靠近底表面2b的布线层WL10的大部分被作为阻焊膜的绝缘层SR2覆盖。
布线衬底SUB1通过在绝缘层(芯材，芯绝缘层)2CR的顶表面2Ct和底表面2Cb上层叠多个布线层而形成，所述绝缘层2CR通过积层(build-up)工艺由例如通过用树脂浸渍玻璃纤维获得的预浸料形成。位于绝缘层2CR的顶表面2Ct侧的布线层WL5和位于底表面2Cb侧的布线层WL6经由掩埋在多个通孔中的多个通孔布线2THW而彼此电耦合，所述多个通孔被设置为从顶表面2Ct和底表面2Cb中的一个贯穿绝缘层到另一个。
在布线衬底SUB1的顶表面2t中，形成与半导体芯片CHP1电耦合的多个焊盘(端子、接合焊盘、接合引线、半导体芯片耦合端子)2PD。在布线衬底SUB1的底表面2b中，形成多个连接部(land)2LD作为半导体器件PKG1的外部输入/输出端子。焊盘2PD和连接部2LD分别经由布线衬底SUB1中形成的布线2d、过孔2v和通孔布线2THW彼此电耦合。
在图6所示的示例中，布线衬底SUB1被示出为通过在作为芯材料的绝缘层2CR的顶表面2Ct侧和底表面2Cb侧中的每一个上层叠多个布线层而形成的布线衬底。作为图6的修改，可以使用所谓的无芯衬底，无芯衬底没有设置有由诸如预浸料材料的硬质材料形成的绝缘层2CR，而是通过顺序地层叠绝缘层2e和布线2d的导体图案而形成。在使用无芯衬底的情况下，不形成通孔布线2THW，并且每个布线层通过过孔2v电耦合。在关于图6的描述中，以包括10个布线层的布线衬底SUB1为例。作为修改，例如，可以使用包括11个或更多或者8个或更少的布线层的布线衬底。
在图6所示的示例中，焊料球(焊接材料、外部端子、电极、外部电极)SB耦合到每个连接部2LD。焊料球SB是当半导体器件PKG1被安装在图1中所示的电路板MB上方时、将在电路板MB1侧的端子(未示出)和连接部2LD彼此电耦合的导电构件。焊料球SB是例如含有铅(Pb)的Sn-Pb焊接材料或基本上不含Pb的包括所谓无铅焊料的焊接材料。无铅焊料的示例仅有锡(Sn)、锡-铋(Sn-Bi)或锡-铜-银(Sn-Cu-Ag)、锡-铜(Sn-Cu)等。这里所说的无铅焊料是指具有铅(Pb)含量为0.1％(重量)或更少的焊料，这个含量是基于RoHS(有害物质限制)方针规定的。
如图4所示，焊料球SB布置成矩阵(阵列)。尽管未在图4中示出，焊料球SB所结合的连接部2LD(参照图6)也布置成矩阵。其中在布线衬底SUB1的安装表面侧上以矩阵形式布置多个外部端子(焊料球SB、连接部2LD)的半导体器件被指定为面阵列型半导体器件。面阵列型半导体器件使得可以有效地利用布线衬底SUB1的安装表面(底表面2b)侧作为用于外部端子的布置空间。因此，面阵列型半导体器件是优选的，因为如果增加外部端子的数量，则可以抑制半导体器件的占用面积的增加。也就是说，可以以节省空间的方式安装半导体器件，其中增加了外部端子的数量并且增强了功能和增加了封装密度。
半导体器件PKG1具有安装在布线衬底SUB1上方的半导体芯片CHP1。如图6所示，每个半导体芯片CHP1具有前表面(主表面、顶表面)3t和在前表面3t的相对侧上的背表面(主表面、底表面)3b。此外，半导体芯片CHP1具有与前表面3t和后表面3b交叉的多个侧表面3s。如图5所示，在平面中观察时，半导体芯片CHP1形成平面区域小于布线衬底SUB1的矩形外形。在图5所示的示例中，半导体芯片CHP1安装在布线衬底SUB1的顶表面2t的中心部分中，并且半导体芯片CHP1的四个侧表面3s中的每一个沿着布线衬底SUB1的四个侧表面2s中的每一个延伸。
如图7所示，在半导体芯片CHP1的前表面3t侧，形成多个电极(焊盘、电极焊盘、接合焊盘)3PD。在半导体芯片CHP1的前表面3t中，电极3PD从覆盖半导体芯片CHP1的前表面3t的大部分的绝缘膜(钝化膜、保护绝缘膜)3PF暴露。在前表面3t中，电极3PD从最靠近前表面3t的外边缘的最外边缘朝向前表面3t的中心被布置成多行。在本实施例中，在半导体芯片CHP1的前表面3t中，电极3PD被布置成矩阵(阵列)。半导体芯片CHP1的电极3PD的矩阵布置使得可以有效地利用半导体芯片CHP1的前表面3t作为电极布置空间。因此，这种布置是优选的，因为如果半导体芯片CHP1的电极的数目增加，则可以抑制平面面积的增加。然而，尽管未在图中示出，但作为对本实施例的修改，本发明还可应用于以下类型的半导体芯片：多个电极3PD布置在前表面3t的周边上而不在中心部分中。
在图6所示的示例中，半导体芯片CHP1安装在布线衬底SUB1上方，其中前表面3t与布线衬底SUB1的顶表面2t相对。该安装方案被视为表面向下安装方案或倒装芯片接合方案。
尽管未在图中示出，但是多个半导体元件(电路元件)被形成在半导体芯片CHP1的主表面中(具体地，设置在作为半导体芯片CHP1的基底材料的半导体衬底的元件形成表面中的半导体元件形成区域)。电极3PD分别经由布置在半导体芯片CHP1内部(具体地，在前表面3t和半导体元件形成区域之间，未示出)的布线层中所形成的布线(未示出)来与这些半导体元件电耦合。
半导体芯片CHP1(具体地，半导体芯片CHP1的基底材料)由例如硅(Si)形成。在前表面3T中，形成绝缘膜3PF(参照图7)以覆盖所述基底材料和半导体芯片CHP1的布线。每个电极3PD的一部分在绝缘膜3PF中形成的开口处从绝缘膜3PF暴露。在本实施例中，每个电极3PD由金属形成，例如铝(Al)。
如图6所示，凸块电极3BP耦合到每个电极3PD，并且半导体芯片CHP1的电极3PD和布线衬底SUB1的焊盘2PD分别经由凸块电极3BP彼此电耦合。凸块电极3BP是形成为突出到半导体芯片CHP1的前表面3t之上的金属构件(导电构件)。在本实施例中，凸块电极3BP是通过在每个电极3PD上方层叠焊接材料且基底金属膜(凸块下金属)位于其间而形成的所谓的焊料凸块。作为基底金属膜的示例，可以采用层叠膜，其通过从与电极3PD接合的表面侧层叠钛(Ti)、铜(Cu)和镍(Ni)而形成。(在某些情况下，可以在镍膜上方另外形成金(Au)膜。)作为用于形成焊料凸块的焊接材料，可以使用包含铅的焊接材料或无铅焊料作为焊料球SB。为了将半导体芯片CHP1安装在布线衬底SUB1上方，预先在电极3PD上和焊盘2PD上形成焊料凸块，并且在焊料凸块彼此接触的情况下进行热处理(回流处理)。结果，焊料凸块被集成并形成凸块电极3BP。作为对本实施例的修改，可以使用通过在包括铜(Cu)或镍(Ni)的导体柱的尖端面上形成焊料膜而获得的柱凸块(柱状电极)作为凸块电极3BP。
如图6所示，底部填充树脂(绝缘树脂)UF被布置在半导体芯片CHP1和布线衬底SUB1之间。底部填充树脂UF被布置成填充半导体芯片CHP1的前表面3t和布线衬底SUB1的顶表面2t之间的间隙。底部填充树脂UF包括绝缘(不导电)材料(例如，树脂材料)并且被布置成密封半导体芯片CHP1和布线衬底SUB1(结合凸块电极3BP的区域)之间的电耦合部分。通过如上所述利用底部填充树脂UF覆盖凸块电极3BP和焊盘2PD之间的结合区域，使得可以减轻在半导体芯片CHP1和布线衬底SUB1之间的电耦合部分中产生的应力。还可以减轻在半导体芯片CHP1的电极3PD和凸块电极3BP之间的结合区域中产生的应力。此外，可以保护形成有半导体元件(电路元件)的半导体芯片CHP1的主表面。
在图6所示的示例中，热沉(散热器、散热构件)HS被粘附到半导体芯片CHP1的背表面3b。热沉HS例如是比布线衬底SUB1的导热性更高的金属板，并具有将在半导体芯片CHP1中产生的热量排出到外部的功能。热沉HS经由接合材料(热辐射树脂)BDhs粘附至半导体芯片CHP1的背表面3b。使接合材料BDhs含有大量金属颗粒或填料(例如氧化铝)，从而使导热率高于底部填充树脂UF。
在图5和图6所示的示例中，支撑热沉HS(参见图6)的支撑框架(加强环)SFR被固定在围绕半导体芯片CHP1的区域中。热沉HS被接合和固定在半导体芯片CHP1和支撑框架SFR的背表面3b上。由于金属支撑框架SFR被固定在围绕半导体芯片CHP1的区域中，所以可以抑制布线衬底SUB1的翘曲；因此，在提高安装可靠性方面是理想的。通过将热沉HS接合并固定在被设置为围绕半导体芯片CHP1的支撑框架SFR上，可以增加热沉HS的平面面积。也就是说，从可以通过确保热沉HS的大的表面积来增强散热能力以及将热沉稳定地固定在半导体芯片CHP1上方的观点来看，期望将热沉HS接合并固定在支撑框架SFR上。
在本实施例的描述中，以热沉HS被粘附到半导体芯片CHP1的背表面3b的实施方式为例。作为修改，可以不附接热沉HS，并且可以暴露半导体芯片CHP1的背表面3b。
如图5所示，半导体器件PKG1包括安装在布线衬底SUB1上方的多个电容器CDC、CPS。电容器CDC、CPS包括作为用于DC切断的电容器的电容器CDC和用作旁路电容、去耦电容器或电池的用于电源电路的电容器CPS。在图5中，一些电容器CDC、CPS标有附图标记。如在平面中所见，布置在支撑框架SFR内部的电容器都是电容器CPS并且电容器CDC被布置在支撑框架SFR外部。
如上所述，每个电容器CDC通过串联耦合插入高速传输路径SGPH中。通过串联耦合在高速传输路径SGPH中插入电容器CDC表示如下：如图2所示，每个信号电极Rxp、Rxn与用于高速传输的连接部LDH电耦合且它们之间具有电容器CDC。具体地，电容器CDC的一个电极耦合到半导体芯片CHP1的信号电极Rxp或信号电极Rxn，并且电容器CDC的另一个电极耦合到用于高速信号的连接部LDH。构成低速传输路径SGPL的信号电极TxL、RxL和用于低速信号的连接部LDL彼此电耦合且它们之间没有电容器CDC。
在图2所示的示例中，电容器CDC耦合到信号传输路径SGPR，信号传输路径SGPR传输在半导体器件PKG1中设置的高速传输路径SGPH的信号SGR(参见图1)。同时，电容器CDC不耦合到半导体器件PKG2的信号传输路径SGPR。作为半导体器件PKG1的输出信号的信号SGT(参照图1)中所包括的直流分量在被输入到半导体器件PKG2的半导体芯片CHP2之前、由半导体器件PKG2的电容器CDC切断。然而，作为修改，电容器CDC可以被耦合到半导体器件PKG1的信号传输路径SGPT和信号传输路径SGPR二者。备选地，如下配置也是可接受的：其中电容器CDC仅被耦合到半导体器件PKG1的信号传输路径SGPT并且电容器CDC不被耦合到信号传输路径SGPR。
每个电容器CPS通过并联耦合插入电源电路中，以便将电源电路的第一电位和第二电位彼此连接。通过并联耦合将电容器CPS插入电源电路中表示如下：如图2所示，设置在半导体芯片CHP1中的电极3PD(参见后面描述的图8)包括被供给有参考电位VSS的电极(电极焊盘)Vs和被供给有电源电位VDD的电极(电极焊盘)Vd。在布线衬底SUB1中设置的连接部2LD包括被供给有参考电位VSS的连接部LVs和被供给有电源电位VDD的连接部LVd。电容器CPS的一个电极被耦合到参考电位供给路径VSP，参考电位供给路径VSP将参考电位电极Vs和连接部LV彼此耦合，并且电容器CPS的另一个电极被耦合到电源电位供给路径VDP，电源电位供给路径VDP将电源电位电极Vd与连接部LVd彼此耦合。
高速传输路径的示例配置
将描述设置在半导体器件PKG1中的高速传输路径的布线结构。图8是图7的A部分的放大平面图。图9是以放大方式示出在图6所示的布线衬底的上表面中与图8所示的多个电极相对的端子附近的放大平面图。图10是沿图9的A-A线的放大截面图。图11是比图9所示的布线层低的布线层(第二层)的放大平面图。图12是比图11所示的布线层低的布线层(第三层)的放大平面图。图13是比图12所示的布线层低的布线层(第四层)的放大平面图。图14是比图13所示的布线层低的布线层(第五层)的放大平面图。图15是沿图11的A-A线的放大截面图。图6中所示的布线衬底SUB1的每个布线层都包括与半导体芯片CHP1重叠的区域(芯片叠置区域)CHR1(参见图9)。在图9以及图11至图14中，区域CHR1的外边缘处的侧部CHR由交替的长两短虚线表示。在图8、图9以及图11至图14中，提供阴影线或图案用于辨识被供给到图7所示的每个传输路径的信号类型和电位。用于输出信号的传输路径(发射信号)和用于输入信号(接收信号)的传输路径被不同地加以阴影。用于参考电位的传输路径具有点图案。用于电源电位的传输路径被设置有比用于参考电位的传输路径更密集的点图案。
图16是图6所示的布线衬底的第二布线层的平面图，图17是图6所示的布线衬底的第四布线层的平面图。为了使信号布线Tw和信号布线Rw彼此重叠的区域可容易辨识，信号布线Rw由图16中的虚线表示，并且信号布线Tw由图17中的虚线表示。在图16和图17中，区域CHR1与区域WR1和区域WR2之间的边界由交替的长两短虚线表示，其中在区域WR1处信号布线Tw和信号布线Rw在其间具有布线层WL3的情况下平行延伸，并且在区域WR2处信号布线Tw和信号布线Rw彼此不重叠。
如参考图2所述，设置在半导体芯片CHP1中的电极3PD(参见图7)包括用于传输作为输出信号的信号SGT(参见图1)的信号电极Tx。设置在半导体芯片CHP1中的电极3PD包括用于传输作为输入信号的信号SGR(参见图1)的信号电极Rx。设置在半导体芯片CHP1中的电极3PD包括被供给有电源电位VDD的电源电位电极Vd和被供给有参考电位VSS的参考电位电极Vs。
通过图9所示的信号焊盘Ty和过孔2vT1、图11所示的信号布线Tw和图6所示的将布线层WL2的每个布线层电耦合到布线层WL10的过孔2v(或通孔布线2THW)，信号电极Tx电耦合到作为半导体器件PKG1的外部输入/输出端子的连接部2LD。通过图10所示的信号焊盘Ry和过孔2vR1、2vR2、2vR3、图13所示的信号布线Rw以及图6所示的将布线层WL1的每个布线层与布线层WL10电耦合的过孔2v或通孔布线2THW，信号电极Rx电耦合到作为半导体器件PKG1的外部输入/输出端子的连接部2LD。
如图2所示，电容器CDC通过串联耦合插入用于输入信号的传输路径中。在本实施例的情况下，电容器CDC安装在布线衬底SUB1的顶表面2t上方，如图6所示。因此，从连接部2LD输入的信号SGR(参考图1)通过顶表面2t上方的电容器CDC耦合到图13所示的布线层WL4中的信号布线Rw。如图2所示，电容器CDC未耦合到半导体器件PKG1内的用于输出信号的传输路径。因此，从图6所示的半导体芯片CHP1输出的信号SGT(参照图1)从布线层WL1朝向布线层WL10传输，并从连接部2LD输出。
通过图9所示的电源电位焊盘Vdy和过孔2vd1、图11所示的导体图案2PVD和过孔2vd2、图12所示的导体图案2PVD和过孔2vd3、图13所示的导体图案2PVD和过孔2vd4、图14所示的导体平面2PLVD以及图6所示的将布线层WL5的每个布线层与布线层WL10电耦合的过孔2v或通孔布线2THW，电源电位电极Vd被电耦合到连接部2LD。通过图9所示的参考电位焊盘Vsy、过孔2vs1和导体平面2PL1、图11所示的导体平面2PL2和过孔2vs2、图12所示的导体平面2PL3和过孔2vs3、图13所示的导体平面2PL4和过孔2vs4、图14所示的导体平面2PL5和图6所示的将布线层WL5的每个布线层与布线层WL10电耦合的过孔2v或通孔布线2THW，参考电位电极Vs被电耦合到连接部2LD。
如图8所示，在半导体芯片CHP1的前表面3t中，多个信号电极Tx布置在前表面3t的外边缘和前表面3t的中心之间的行(第一行)PDL1中。在半导体芯片CHP1的前表面3t中，多个电源电位电极Vd和多个参考电位电极Vs布置在行PDL1和前表面3t的中心之间的行(第二行)PDL2中。在半导体芯片CHP1的前表面3t中，多个信号电极Rx布置在行PDL2和前表面3t的中心之间的行(第三行)PDL3中。在本实施例的情况下，传输输出信号(发射信号)的发射布线和传输输入信号(接收信号)的接收布线被布置在不同的布线层中。由于用于输出的信号电极Tx和用于输入的信号电极Rx布置在不同行中，可以如下所述地简化布线衬底中的布线的布局，并且减少输出信号和输入信号中的串扰噪声。
在本实施例的情况下，图1中所示的信号SGT和信号SGR中的每一个是差分信号。因此，信号电极Tx包括从中输出一对差分信号的信号电极Txp和信号电极Txn。如图8所示，构成差分对的信号电极Txp和信号电极Txn在作为信号电极Tx的布置方向的Y方向上彼此相邻地布置。信号电极Rx包括向其输入一对差分信号的信号电极Rxp和信号电极RXn。构成差分对的信号电极Rxp和信号电极Rxn在作为信号电极Rx的布置方向的Y方向上彼此相邻地布置。
如图8所示，在半导体芯片CHP1的前表面3t中，电源电位电极Vd和参考电位电极Vs在行PDL2延伸的Y方向上交替布置。用于参考电位的供给路径可被用作用于信号传输路径的参考路径。在这种情况下，期望信号传输路径和参考路径之间的间隙应该是恒定的。在如图8所示电源电位电极Vd和参考电位电极Vs交替地布置在行PDL2延伸的方向上的情况下，参考路径可以布置在每个信号传输路径附近。
如图6所示，布线衬底SUB1包括与半导体芯片CHP1的电极3PD相对的焊盘2PD。每个焊盘2PD被设置在布线衬底SUB1中设置的布线层中的、最靠近芯片布置表面的布线层WL1中。如图9所示，在布线衬底SUB1中设置的焊盘2PD(参见图6)包括用于传输作为输出信号(发射信号)的信号SGT(参见图1)的信号焊盘Ty(具体地，从中输出一对差分信号的信号焊盘Typ和信号焊盘Tyn)。在布线衬底SUB1中设置的焊盘2PD包括用于传输作为输入信号(接收信号)的信号SGR(参照图1)的信号焊盘Ry(具体地，向其输入一对差分信号的信号焊盘RYP和信号焊盘RYN)。在布线衬底SUB1中设置的焊盘2PD包括被供给有电源电位VDD的电源电位焊盘Vdy和被供给有参考电位VSS的参考电位焊盘Vsy。
每个信号焊盘Ty与图8中所示的信号电极Tx相对。每个信号焊盘Ry与图8中所示的信号电极Rx相对。每个电源电位焊盘Vdy与图8中所示的电源电位电极Vd相对。每个参考电位焊盘Vsy与图8中所示的参考电位电极Vs相对。
在布线衬底SUB1的区域CHR1中，多个信号焊盘Ty被布置在区域CHR1的外边缘侧CHRs和区域CHR1的中心之间的行(第一行)PDL1中。在布线衬底SUB1的区域CHR1中，多个电源电位焊盘Vdy和多个参考电位焊盘Vsy被布置在行PDL1和区域CHR1的中心之间的行(第二行)PDL2中。在布线衬底SUB1的区域CHR1中，多个信号焊盘Ry被布置在行PDL2和区域CHR1的中心之间的行(第三行)PDL3中。
如图9所示，布线衬底SUB1的每个布线层包括：与半导体芯片CHP1重叠的区域(芯片叠置区域)CHR1(参见图6)；以及位于区域CHR1周围并且不与半导体芯片CHP1重叠的区域(非芯片叠置区域，外围区域)CHR2。每个信号传输路径在任何布线层中都从区域CHR1被引出到区域CHR2。在本实施例的情况下，用于输出信号的信号传输路径和用于输入信号的信号传输路径在不同的布线层中都从区域CHR1被引出到区域CHR2。
如图10所示，布线衬底SUB1的布线层包括：布线层WL1，位于顶表面2t和底表面2b之间(参见图6)；布线层WL2，位于布线层WL1和底表面2b之间；布线层WL3，位于布线层WL2和底表面2b之间；布线层WL4，位于布线层WL3和底表面2b之间；布线层WL5，位于布线层WL4和底表面2b之间。用于输出信号的信号传输路径在布线层WL2中从区域CHR1被引出到区域CHR2。用于输入信号的信号传输路径在布线层WL4中从区域CHR1被引出到区域CHR2。
将给出详细描述。布线衬底SUB1包括形成在布线层WL2中且分别耦合到信号电极Tx的多个信号布线(信号线)Tw(参照图8)。如图11所示，每个信号布线Tw通过过孔2vT1与布线层WL1(参见图9)中的信号焊盘Ty(参见图9)电耦合。如从平面中所见，每个信号布线Tw的一侧的端部TwE1位于区域CHR1中。过孔2VT1耦合到信号布线Tw的端部TwE1。每个信号布线Tw的另一侧的端部TwE2(参见图16)位于区域CHR2中。每个信号布线Tw横跨区域CHR1和区域CHR2之间的边界而延伸。
如图13所示，布线衬底SUB1包括形成在布线层WL4中并分别耦合到信号电极Rx的多个信号布线(信号线)Rw(参见图8)。每个信号布线Rw通过过孔2vR1(参见图10)、过孔2vR2(参考图10)和过孔2vR3电耦合到布线层WL1(参见图9)的信号焊盘Ry(参见图9)。如从平面中所见，每个信号布线Rw的一侧的端部RwE1位于区域CHR1中。过孔2vR3耦合到信号布线RW的端部RwE1。每个信号布线Rw的另一侧的端部RwE2(参见图17)位于区域CHR2中。每个信号布线Rw跨越区域CHR1和区域CHR2之间的边界延伸。
布线衬底包括作为每个布线层中的大面积导体图案的导体平面(导体图案)2PL。将给出具体描述。在图9所示的布线层WL1中，形成被供给有参考电位VSS(参见图2)的导体平面(导体图案)2PL1。导体平面2PL1覆盖布线层WL1中的区域CHR2的大部分。导体平面2PL1也位于区域CHR1中。导体平面2PL1布置在区域CHR1中的信号焊盘Ty之间、信号焊盘Ry之间以及电源电位焊盘Vdy之间。在布线层WL1的区域CHR1中，导体平面2PL1的一部分用作参考电位焊盘Vsy。导体平面2PL1不布置在构成差分对的信号焊盘Tyn和信号焊盘Typ之间或者构成差分对的信号焊盘Ryn和信号焊盘Ryp之间。
在图11中所示的布线层WL2中，形成与导体平面2PL1(参见图9)电耦合的导体平面(导体图案)2PL2。导体平面2PL2通过过孔2vs1与导体平面2PL1电耦合。因此，向导体平面2PL2供给有参考电位VSS(参见图2)。导体平面2PL2位于布线层WL2中的区域CHR1和区域CHR2二者中。在区域CHR2中，导体平面2PL2布置在彼此毗邻的信号布线Tw之间。具体地，导体平面2PL2布置在毗邻的差分对之间。导体平面2PL2不布置在构成差分对的信号布线Twn和信号布线Twp之间。在区域CHR1中，导体平面2PL2布置在被供给有电源电位的导体图案2PVD和传输输入信号的导体图案2PR之间。
在图12中所示的布线层WL3中，形成与导体平面2PL2(参见图11)电耦合的导体平面(导体图案)2PL3。导体平面2PL3通过过孔2vs2与导体平面2PL2电耦合。因此，向导体平面2PL3供给有参考电位VSS(参见图2)。导体平面2PL3位于布线层WL3中的区域CHR1和区域CHR2二者中。在区域CHR2中，导体平面2PL3覆盖区域CHR2的大部分。在区域CHR1中，导体平面2PL3布置在被供给有电源电位的导体图案2PVD和传输输入信号的导体图案2PR之间。
在图13中所示的布线层WL4中，形成与导体平面2PL3(参见图12)电耦合的导体平面(导体图案)2PL4。导体平面2PL4通过过孔2vs3与导体平面2PL3电耦合。因此，向导体平面2PL4供给有参考电位VSS(参见图2)。导体平面2PL4位于布线层WL4中的区域CHR1和区域CHR2二者中。在区域CHR2中，导体平面2PL4布置在彼此毗邻的信号布线Rw之间。具体地，导体平面2PL4布置在毗邻的差分对之间。导体平面2PL4不布置在构成差分对的信号布线Rwn和信号布线Rwp之间。在区域CHR1中，导体平面2PL4布置在被供给有电源电位的导体图案2PVD和毗邻的差分对(信号布线Rw)之间。
在图14中所示的布线层WL5中，形成与导体平面2PL4(参见图13)电耦合的导体平面(导体图案)2PL5。导体平面2PL5通过过孔2vs4与导体平面2PL4电耦合。因此，向导体平面2PL5供给有参考电位VSS(参见图2)。导体平面2PL5位于布线层WL5的区域CHR1和区域CHR2二者中。导体平面2PL5横跨区域CHR1和区域CHR2之间的边界而形成，并且覆盖区域CHR2的大部分。在区域CHR1中，形成作为被供给有电源电位VDD(参见图2)的大面积导体图案的导体平面(导体图案)2PLVD。导体平面2PLVD与图13所示的导体图案2PVD重叠，并且不与信号布线Rw重叠。每个信号布线Rw与图14中所示的导体平面2PL5重叠。
从图11和图13的比较可以看出，如在平面中所见(从图10中所示的顶表面2t侧观察)，信号布线Tw与信号布线Rw部分重叠。换句话说，如图10所示，在与布线衬底SUB1的顶表面2t交叉(在
图10中正交)的Z方向上的截面图中，信号布线Tw与信号布线Rw部分地重叠。在图11和图13所示的示例中，每个信号布线Tw(参见图11)和每个信号布线Rw(参考图13)彼此重叠并且沿相同方向(图11和图13中的X方向)延伸。换句话说，并行延伸的信号布线Tw和信号布线Rw彼此重叠。如平面中所见，导体平面2PL1、导体平面2PL3和导体平面2PL5中的每一个与信号布线Tw和信号布线Rw重叠。如平面中所见，导体平面2PL1、导体平面2PL3和导体平面2PL5中的每一个与图11中所示的导体平面2PL2和图13中所示的导体平面2PL4重叠。
根据本实施例，信号布线Tw和信号布线Rw被布置在不同的布线层中，并且导体平面2PL3被布置在信号布线Tw和信号布线Rw之间。因此，可以在用于输入信号的传输路径和用于输出信号的传输路径之间减少串扰噪声。在信号传输路径之间的串扰噪声中，与其他模式相比，从用于输出信号的传输路径到用于输入信号的传输路径的串扰噪声具有相当大的影响。然而，根据本实施例，通过导体平面2PL3的屏蔽效应减小了特别有影响的串扰噪声。
如果信号布线Tw和信号布线Rw布置在相同的布线层中，则需要增加信号布线Tw和信号布线Rw之间的间隙，作为针对上述串扰噪声的措施。在本实施例的情况下，信号布线Tw和信号布线Rw布置在不同的布线层中；因此，可以减小信号布线Tw和信号布线Rw的布置间隔。结果，可以增加每单位面积的信号传输路径的数量。
在与半导体芯片CHP1重叠的区域CHR1和该区域CHR1附近的区域中，密集地布置大量信号传输路径。因此，信号传输路径之间的串扰噪声的影响在区域CHR1及其周边区域中是相当显著的。在半导体器件PKG1的情况下，如图10所示，在与半导体芯片CHP1重叠的区域CHR1和区域CHR1附近的区域中，导体平面2PL3布置于信号布线Tw和信号布线Rw之间。换句话说，半导体器件PKG1被构造成使得在与半导体芯片CHP1重叠的区域CHR1中，阻止并且防止从信号布线Tw产生的噪声的电磁影响传播到信号布线Rw。因此，在串扰噪声的影响相当显著的区域中，可以降低噪声的影响。相反，在半导体器件PKG1的情况下，可以在区域CHR1及其附近减小噪声的影响，并且因此可以集成大量的信号传输路径。
在本实施例的情况下，如图10所示，用于输出信号的传输路径(信号布线Tw)在布线层WL2中从区域CHR1引出到区域CHR2；并且，用于输入信号的传输路径(信号布线Rw)在布线层WL4中从区域CHR1引出到区域CHR2。如图8所示，用于输出信号的每个传输路径(信号电极Tx)在半导体芯片CHP1的前表面3t中布置在靠近前表面3t的外边缘的行PDL1中；并且，用于输入信号的每个传输路径(信号电极Rx)在半导体芯片CHP1的前表面3t中被布置在比行PDL1更靠近前表面3t的中心的行PDL3中。在这种情况下，如图10所示，在布线衬底SUB1的内部，可以抑制用于输出信号的传输路径和用于输入信号的传输路径彼此交叉。结果，可以简化布线衬底SUB1中的布线的布局并且减少输出信号和输入信号之间的串扰噪声。
如上所述，图1中所示的信号SGT和信号SGR中的每一个是差分信号。因此，图8中所示的信号电极Tx包括从中输出一对差分信号的信号电极Txp和信号电极Txn。如图11所示，信号布线Tw包括从其输出一对差分信号的信号布线Twp和信号布线Twn。类似地，图8中所示的信号电极Rx可以包括向其输入一对差分信号的信号电极Rxp和信号电极Rxn。如图13所示，信号布线Rw包括向其输入一对差分信号的信号布线Rwp和信号布线Rwn。换句话说，图8中所示的信号电极Tx和图11中所示的信号布线Tw包括第一差分对，并且图8中所示的信号电极Rx和图13中所示的信号布线Rw包括第二差分对。
如图11所示，如在平面中所见，导体平面2PL2不位于信号布线Tw中的构成第一差分对的两条布线(信号布线Twp和信号布线Twn)之间，并且构成第一差分对的两条布线彼此相邻地布置。类似地，如图13所示，如在平面中所见，导体平面2PL4不位于信号布线Rw中的构成第二差分对的两条布线(信号布线Rwp和信号布线Rwn)之间，并且构成第二差分对的两条布线彼此相邻地布置。
如图11和图13所示，导体平面2PL布置在各个差分对之间。换言之，在图11所示的平面图中，导体平面2PL2位于信号布线Tw的第一差分对中毗邻的第一差分对之间。在图13中示出的平面图中，导体平面2PL4位于信号布线Rw的第二差分对中毗邻的第二差分对之间。在这种情况下，如图15所示，信号布线Tw的第一差分对和信号布线Rw的第二差分对中的每一个的外围被导体平面2PL屏蔽。因此，可以在毗邻的差分对之间减少串扰噪声。
如图11所示，如平面中所见，将导体平面2PL1(参见图9)和导体平面2PL2彼此电耦合的过孔2vs1(和过孔2vs2)被布置成在第一差分对延伸的方向上从两侧与信号布线Tw的第一差分对相邻。如图13所示，如在平面中所见，将导体平面2PL3(参见图12)和导体平面2PL4彼此电耦合的过孔2vs3(和过孔2vs4)被布置成在第二差分对延伸的方向上从两侧与信号布线Rw的第二差分对相邻。在如上所述多个过孔被布置成在布线延伸的方向上在两侧与差分对相邻的情况中，过孔用作针对噪声的屏蔽。结果，可以在毗邻的差分对之间减少串扰噪声。
如图11所示，将导体平面2PL1(参见图9)和导体平面2PL2彼此电耦合的过孔2vs1在导体平面2PL2延伸的方向上被布置在位于毗邻的第一差分对之间的导体平面2PL2中。将导体平面2PL3(参见图12)和导体平面2PL4彼此电耦合的过孔2vs3在导体平面2PL4延伸的方向上被布置在位于毗邻的第二差分对之间的导体平面2PL4中。过孔2vs1和过孔2vs3分别被设置有窄节距。在图11所示的情况中，例如，位于毗邻的第一差分对之间的过孔2vs1的布置间隔基本上等于毗邻的第一差分对(信号电极Txp和信号电极Txn)的布置间隔，并且不大于第一差分对(信号电极Txp和信号电极Txn)的布置间隔的2倍。在图13所示的示例中，位于毗邻的第二差分对之间的过孔2vs3的布置间隔基本上等于毗邻的第二差分对(信号电极Rxp和信号电极Rxn)的布置间隔，并且不大于第二差分对(信号电极Rxp和信号电极Rxn)的布置间隔的2倍。
通过如上所述以窄节距将大量过孔2vs1、2vs3耦合到导体图案以用于阻挡从信号传输路径产生的电磁波，使导体图案的电位稳定化并且可以增强屏蔽特性。
从图11和图13的比较可以看出，如在平面中所见位于毗邻的第一差分对之间的导体平面2PL2(参见图11)和位于毗邻的第二差分对之间的导体平面2PL4沿相同的方向(X方向)延伸，并且如在图15中所示的平面所见彼此重叠。
如图17所示，每个信号布线Rw包括端部RwE1(参见图13)、与RwE1相对的端部RwE2以及将端部RwE1和端部RwE2彼此电耦合的布线部分。如图13所示，每个信号布线Rw的布线部分包括以第一线宽延伸的布线段RwW1和以比第一线宽宽的第二线宽延伸的布线段RwW2。如平面中所见，与布线段RwW1相比，布线段RwW2位于布线衬底SUB1的外围侧。
如图13所示，每个信号布线Rw布置在被供给有电源电位的导体图案2PVD之间。在这种情况下，期望提供一种导体图案，其用作导体图案2PVD和信号布线Rw之间的屏蔽，以减小来自导体图案2PVD的噪声的影响。然而，在区域CHR1中，密集地布置大量传输路径，因此难以确保足以在导体图案2PVD和信号布线Rw之间提供屏蔽导体图案的空间。因此，在本实施例中，位于区域CHR1中的每个布线段RwW1的线宽窄于位于区域CHR2中的每个布线段RwW2的线宽。结果，可以提供用作导体图案2PVD和信号布线Rw之间的屏蔽的导体图案。
换句话说，图13中所示的布线层WL4包括过孔(电源电位过孔)2vd3、2vd4，其与电源电位电极Vd(参考图8)电耦合并且在平面中观察时布置在区域CHR1中。如平面中所见，过孔2vd3、2vd4布置在信号布线Rw的毗邻布线部分的布线段RwW1之间。如平面中所见，过孔2vd3、2vd4被围绕有与过孔2vd3、2vd4分开设置的导体平面2PL4。
在图13所示的示例中，在布线层WL4的区域CHR1中，设置了信号布线Rw的端部RwE1和布线部分的布线段RwW1，但是没有设置布线部分的布线段RwW2。然而，布线部分的布线段RwW2可以位于区域CHR1中，只要可以在区域CHR1中确保用于布置布线部分的布线段RwW2的空间即可。
图11中所示的布线层WL2包括过孔(电源电位过孔)2vd1、2vd2，其与电源电位电极Vd(参见图8)电耦合并且被布置在区域CHR1中，如平面中所见。每个信号布线Tw包括端部TwE1、与TwE1相对的端部TwE2(参考图16)以及将端部TwE1和端部TwE2彼此电耦合的布线部分。如平面中所见，每个信号布线Tw的端部TwE1位于布线层WL2的区域CHR1中，并且过孔2vd1、2vd2没有位于各个信号布线Tw之间。在信号布线Tw的情况下，如上所述，被供给有电源电位的导体图案不位于信号布线Tw之间；因此，每个信号布线Tw的一部分的线宽不会减小。也就是说，图13中所示的每个信号布线Rw的布线部分包括线宽不同的布线段RwW1和布线段RwW2，而图11所示的每个信号布线Tw的布线部分具有恒定的线宽。上面提及的“恒定的线宽”还包括根据布线部分的位置存在轻微误差的情况，只要该误差在相关信号传输路径要求的误差范围内被认为基本恒定即可。
从图11和图13的比较可以看出，相对于布线层WL4中的每个信号布线Rw的布线部分的布线段RwW1的线宽，布线层WL2的区域CHR1中的每个信号布线Tw的布线部分的线宽更宽。
如图16和图17所示，在与半导体芯片CHP1(参见图6)重叠的区域CHR1周围，布线衬底SUB1具有：区域WR1，其中并行延伸的信号布线Tw和信号布线Rw彼此重叠；以及区域WR2，其中信号布线Tw和信号布线Rw彼此不重叠。在X方向上，区域WR1位于区域CHR1和区域WR2之间。换句话说，布线衬底SUB1的每个布线层包括：区域CHR1，如在平面中所见其与半导体芯片CHP1重叠；区域WR2，与区域CHR1相比更靠近布线衬底SUB1的边缘侧而定位；以及区域WR1，位于区域CHR1和区域WR2之间。如平面中所见，每个信号布线Tw和每个信号布线Rw在区域WR1中彼此重叠，并且在区域WR2中彼此不重叠。
如平面中所见，在与半导体芯片CHP1(参见图6)重叠的区域CHR1和其附近的区域WR1中，密集地布置大量信号传输路径。因此，通过布置信号布线Tw和信号布线Rw使得布线彼此重叠，可以增加信号传输路径的封装密度。
同时，作为布线衬底SUB1的外围区域的区域WR2与区域WR1相比具有足够的空间；因此，可以应用其中信号布线Tw和信号布线Rw彼此不重叠的布局。在区域WR2中，布置了通孔布线2THW和过孔2v，其将每个信号传输路径和作为图6所示的半导体器件PKG1的外部输入/输出端子的连接部2LD相互电耦合。因此，从降低用于输出信号的传输路径和用于输入信号的传输路径之间的串扰噪声的观点来看，期望在区域WR2中确保通孔布线2THW与用于输出信号的过孔2v以及通孔布线2THW与用于输入信号的过孔2v之间的大间隙。
图5中所示的每个电容器CDC安装在布线衬底SUB1的顶表面2t上方的、如图16和图17所示的区域WR2之上。电容器CDC分别电耦合到图17所示的信号布线RW。在电容器CDC靠近用于传输半导体芯片的信号的电极而布置的情况下，由于电容器CDC的影响，信号传输路径的一部分的阻抗可能超出设计值。因此，从匹配每个信号传输路径的阻抗的观点来看，优选地确保半导体芯片CHP1和电容器CDC之间的大间隙。在本实施例的情况下，每个电容器CDC如上所述安装在图17所示的区域WR2之上。区域WR2位于比区域CHR1或区域WR1更靠近布线衬底SUB1的侧表面2s的位置。因此，可以增加半导体芯片CHP1和电容器CDC之间的大间隙，并且因此容易匹配每个信号传输路径的阻抗。
从图5和图16的比较可以看出，每个信号布线Tw没有延伸到布线与电容器CDC重叠的区域，而是在布线与电容器CDC重叠的区域和区域WR1之间终止。因此，如平面中所见，每个信号布线Tw不与每个电容器CDC重叠。
如图16所示，每个信号布线Tw的一部分被布置在区域WR2中，其中所述部分不与信号布线Rw重叠。具体地，信号布线Tw的端部TwE2和其周边的布线部分被布置在区域WR2中。换句话说，每个信号布线Tw包括布置在布线层WL2的区域WR2中的部分(端部TwE2和其周边中的布线部分)。信号布线Rw的每个端部RwE2通过图6中所示的布线层WL3、布线层WL2和布线层WL1而与电容器CDC电耦合。在如图16所示信号布线Tw的端部TwE2布置在端部不与信号布线Rw重叠的位置的情况下，可以在布线层WL2中的用于输入信号的传输路径和用于输出信号的传输路径之间确保足够的间隙。
以上实施例的描述也涉及一些修改，但是在下文中，将描述除了关于上述实施例描述的修改之外的其他代表性修改。
修改1
将举一个例子。关于图10中所示的半导体器件PKG1，描述了信号布线Tw布置在布线层WL2中并且信号布线Rw布置在布线层WL4中的模式。作为修改，信号布线Tw可以布置在布线层WL4中，并且信号布线Rw可以布置在布线层WL2中，如图18所示的半导体器件PKG3的布线衬底SUB2中那样。图18是示出对图10的修改的放大截面图。尽管在图中未示出在半导体器件PKG3中设置的信号布线Tw和信号布线Rw的平面布局，但是可以参考图16和图17来描述该布局。将给出更具体的描述。在图16中示出的平面图可以被认为是布线衬底SUB2的布线层WL4的平面图。在图17中示出的平面图可以被认为是布线衬底SUB2的布线层WL2的平面图。在半导体器件PKG3的情况中，信号布线Rw被布置在比布线层WL4更靠近顶表面2t的布线层WL2中。因此，与图10所示的半导体器件PKG1的布线衬底SUB1的情况相比，信号布线Rw的端部RwE2(参考图17)与电容器CDC(参考图5)之间的通行距离更短。在半导体器件PKG3的情况中，与图10所示的半导体器件PKG1的布线衬底SUB1的情况相比，电容器CDC和信号电极Rx之间的传输距离更短。可以通过缩短电容器CDC和电极Rx之间的传输距离来减少在切断直流分量之后噪声进入信号传输路径的几率。
修改2
关于图6，描述了其中多个电容器CDC和多个电容器CPS被安装在布线衬底SUB1的顶表面2t上方的实施例。作为修改，还存在电容器CDC未被并入在半导体器件PKG1中的情况。在图19所示的电子器件EDV2中，例如，多个电容器CDC被安装在电路板MB1上方并且电容器CDC被耦合到信号传输路径SGP。在这种情况下，半导体器件PKG1或半导体器件PKG2不需要被安装有电容器CDC。图19是示出对图1的修改的说明图。尽管未在图中示出，但作为对图6的修改，也存在电容器CPS未被并入布线衬底SUB1中的情况。
修改3
到目前为止，已对各种修改进行了描述。上述每个修改可以被组合用于本发明的应用。
除了前述内容之外，下面将描述结合上述实施例描述的内容的一部分：
附注1
一种半导体器件，包括：
半导体芯片，包括第一前表面、在所述第一前表面的相对侧上的第一后表面，以及多个电极，该多个电极在所述第一前表面中从最靠近所述第一前表面的外边缘的最外周朝向第一前表面的中心布置成多行；以及
布线衬底，包括其上方安装有所述半导体芯片的第一主表面、在与所述第一主表面相对侧上的第二主表面以及位于所述第一主表面和所述第二主表面之间的多个布线层。
所述半导体芯片的电极包括：多个第一信号电极，用于传输作为输入信号和输出信号之一的第一信号；多个第二信号电极，用于传输作为所述输入信号和所述输出信号中的另一个的第二信号；多个第一电位电极，被供给有第一电位；以及多个第二电位电极，被供给有不同于所述第一电位的第二电位。
在所述半导体芯片的第一前表面中，
所述第一信号电极被布置在所述第一前表面的外边缘和所述第一前表面的中心之间的第一行中，
所述第一电位电极和所述第二电位电极被布置在所述第一行和所述第一前表面的中心之间的第二行中，以及
所述第二信号电极被布置在所述第二行与所述第一前表面的中心之间的第三行中。
所述布线衬底的布线层包括：位于所述第一主表面和所述第二主表面之间的第一布线层、位于所述第一布线层和所述第二主表面之间的第二布线层、位于所述第二布线和所述第二主表面之间的第三布线层、位于所述第三布线层和所述第二主表面之间的第四布线层以及位于所述第四布线层和所述第二主表面之间的第五布线层。
所述布线衬底包括：
多个第一信号布线，形成在所述第二布线层中并且分别耦合到所述第一信号电极；
多个第二信号布线，形成在所述第四布线层中并且分别耦合到所述第二信号电极；
第一导体图案，形成在所述第一布线层中并且被供给有所述第二电位；
第二导体图案，形成在所述第二布线层中并且与所述第一导体图案电耦合；
第三导体图案，形成在所述第三布线层中并且与所述第二导体图案电耦合；
第四导体图案，形成在所述第四布线层中并且与所述第三导体图案电耦合；以及
第五导体图案，形成在所述第五布线层中并且与所述第四导体图案电耦合。
如在平面中所见，每个所述第一信号布线被夹置在所述第一导体图案和所述第三导体图案之间。
如在平面中所见，每个所述第二信号布线被夹置在所述第三导体图案和所述第五导体图案之间。
所述布线衬底的每个布线层包括如在平面中所见的与所述半导体芯片重叠的第一区域、如在平面中所见的与所述第一区域相比位于所述布线衬底的周边侧的第三区域、以及位于所述第一区域和所述第三区域之间的第二区域。
如在平面中所见，每个第一信号布线和每个第二信号布线在第二区域中彼此重叠，并且在第三区域中彼此不重叠。
至此，已经基于实施例给出了对本发明人作出的本发明的具体描述。然而，无需说，本发明不限于上述实施例，并且可以在不脱离其主题的情况下进行各种修改。

Claims (19)

1.一种半导体器件，包括：
半导体芯片，包括第一前表面、在所述第一前表面的相对侧上的第一后表面以及在所述第一前表面中的多个电极，所述多个电极从最靠近所述第一前表面的外边缘的最外周朝向所述第一前表面的中心布置成多行；以及
布线衬底，包括第一主表面、在与所述第一主表面的相对侧上的第二主表面以及位于所述第一主表面和所述第二主表面之间的多个布线层，在所述第一主表面上方安装有所述半导体芯片，
其中，所述半导体芯片的电极包括：多个第一信号电极，用于传输作为输入信号和输出信号之一的第一信号；多个第二信号电极，用于传输作为所述输入信号和所述输出信号中的另一个的第二信号；多个第一电位电极，被供给有第一电位；以及多个第二电位电极，被供给有不同于所述第一电位的第二电位，
其中，在所述半导体芯片的第一前表面中，
所述第一信号电极被布置在所述第一前表面的外边缘和所述第一前表面的中心之间的第一行中，
所述第一电位电极和所述第二电位电极被布置在所述第一行和所述第一前表面的中心之间的第二行中，以及
所述第二信号电极被布置在所述第二行与所述第一前表面的中心之间的第三行中，
其中，所述布线衬底的布线层包括：位于所述第一主表面和所述第二主表面之间的第一布线层、位于所述第一布线层和所述第二主表面之间的第二布线层、位于所述第二布线层和所述第二主表面之间的第三布线层、位于所述第三布线层和所述第二主表面之间的第四布线层以及位于所述第四布线层和所述第二主表面之间的第五布线层，
其中，所述布线衬底包括：
多个第一信号布线，形成在所述第二布线层中并分别耦合到所述第一信号电极；
多个第二信号布线，形成在所述第四布线层中并分别耦合到所述第二信号电极；
第一导体图案，形成在所述第一布线层中并被供给有所述第二电位；
第二导体图案，形成在所述第二布线层中并与所述第一导体图案电耦合；
第三导体图案，形成在所述第三布线层中并与所述第二导体图案电耦合；
第四导体图案，形成在所述第四布线层中并与所述第三导体图案电耦合；以及
第五导体图案，形成在所述第五布线层中并与所述第四导体图案电耦合，
其中，如在平面中所见，每个所述第一信号布线的一部分与每个所述第二信号布线的一部分重叠，以及
其中，如在平面中所见，所述第一导体图案、所述第三导体图案和所述第五导体图案中的每一个与所述第二导体图案、所述第四导体图案、所述第一信号布线和所述第二信号布线重叠。
2.根据权利要求1所述的半导体器件，
其中，所述第一信号和所述第二信号中的每一个是差分信号，
其中，所述第一信号电极和所述第一信号布线包括第一差分对，
其中，所述第二信号电极和所述第二信号布线包括第二差分对，
其中，在所述第一信号布线中，如在平面中所见，所述第二导体图案不位于构成所述第一差分对的两条布线之间，并且构成所述第一差分对的两条布线彼此相邻地布置，以及
其中，在所述第二信号布线中，如在平面中所见，所述第四导体图案不位于构成所述第二差分对的两条布线之间，并且构成所述第二差分对的两条布线彼此相邻地布置。
3.根据权利要求2所述的半导体器件，
其中，所述第一信号电极和所述第一信号布线包括多个所述第一差分对，
其中，所述第二信号电极和所述第二信号布线包括多个所述第二差分对，
其中，如在平面中所见，所述第二导体图案位于所述第一信号布线的第一差分对中彼此毗邻的第一差分对之间，以及
其中，如在平面中所见，所述第四导体图案位于所述第二信号布线的第二差分对中彼此毗邻的第二差分对之间。
4.根据权利要求2所述的半导体器件，
其中，如在平面中所见，将所述第一导体图案和所述第二导体图案彼此电耦合的多个第一过孔沿着所述第一差分对延伸的方向布置在所述第一信号布线的第一差分对的两侧，以及
其中，如在平面中所见，将所述第三导体图案和所述第四导体图案彼此电耦合的多个第二过孔沿着所述第二差分对延伸的方向布置在所述第二信号布线的第二差分对的两侧。
5.根据权利要求2所述的半导体器件，
其中，所述第一信号电极和所述第一信号布线包括多个所述第一差分对，
其中，所述第二信号电极和所述第二信号布线包括多个所述第二差分对，
其中，如在平面中所见，所述第二导体图案位于所述第一信号布线的第一差分对中彼此毗邻的第一差分对之间，
其中，如在平面中所见，所述第四导体图案位于所述第二信号布线的第二差分对中彼此毗邻的第二差分对之间，以及
其中，如在平面中所见，位于彼此毗邻的第一差分对之间的所述第二导体图案和位于彼此毗邻的第二差分对之间的所述第四导体图案在相同的方向上延伸并且彼此重叠。
6.根据权利要求5所述的半导体器件，
其中，在位于彼此毗邻的第一差分对之间的所述第二导体图案中，将所述第一导体图案和所述第二导体图案彼此电耦合的多个第一过孔被布置在所述第二导体图案延伸的方向上，以及
其中，在位于彼此毗邻的第二差分对之间的所述第四导体图案中，将所述第三导体图案和所述第四导体图案彼此电耦合的多个第二过孔被布置在所述第四导体图案延伸的方向上。
7.根据权利要求1所述的半导体器件，
其中，每个所述第二信号布线包括第一端、在与所述第一端相对侧的第二端以及将所述第一端和所述第二端彼此电耦合的布线部分，
其中，所述布线部分包括以第一线宽延伸的第一布线部分和以比所述第一线宽宽的第二线宽延伸的第二布线部分，以及
其中，如在平面中所见，与所述第一布线部分相比，所述第二布线部分位于所述布线衬底的外围侧。
8.根据权利要求7所述的半导体器件，
其中，所述布线衬底的每个布线层包括如在平面中所见的、与所述半导体芯片重叠的第一区域和如在平面中所见的、与所述第一区域相比位于所述布线衬底的周边侧的第二区域，以及
其中，在所述第四布线层的所述第一区域中，设置了所述第二信号布线的所述第一端和所述布线部分的所述第一布线部分，并且没有设置所述布线部分的所述第二布线部分。
9.根据权利要求8所述的半导体器件，
其中，所述第二信号是差分信号，
其中，所述第二信号电极和所述第二信号布线包括多个第二差分对，
其中，在所述第二信号布线中，如在平面中所见，所述第四导体图案不位于构成每个所述第二差分对的两条布线之间，并且构成所述第二差分对的两条布线彼此相邻地布置，以及
其中，如在平面中所见，所述第四导体图案位于所述第二信号布线的第二差分对中彼此毗邻的第二差分对之间。
10.根据权利要求9所述的半导体器件，
其中，如在平面中所见，所述第四布线层与所述第一电位电极电耦合并且包括设置在所述第一区域中的第一电位过孔，
其中，如在平面中所见，所述第一电位过孔布置在所述第二信号布线中彼此毗邻的布线部分的第一布线部分之间，并且
其中，如在平面中所见，所述第一电位过孔被所述第四导体图案围绕，所述第四导体图案与所述第一电位过孔分开布置。
11.根据权利要求10所述的半导体器件，
其中，如在平面中所见，所述第二布线层与所述第一电位电极电耦合并且包括布置在所述第一区域中的第一电位过孔，
其中，每个所述第一信号布线包括第三端、与所述第三端相对的第四端以及将所述第三端和所述第四端彼此电耦合的布线部分，以及
其中，如在平面中所见，每个所述第一信号布线的所述第三端位于所述第二布线层的所述第一区域中，并且所述第一电位过孔不位于所述第一信号布线之间。
12.根据权利要求11所述的半导体器件，
其中，所述第二布线层的所述第一区域中的每个所述第一信号布线的布线部分的线宽宽于所述第四布线层中的每个所述第二信号布线的布线部分的第一布线部分的第一线宽。
13.根据权利要求1所述的半导体器件，
其中，所述布线衬底的每个所述布线层包括如在平面中所见的与所述半导体芯片重叠的第一区域、如在平面中所见的与所述第一区域相比位于所述布线衬底的周边侧的第三区域、以及位于所述第一区域和所述第三区域之间的第二区域，以及
其中，如在平面中所见，每个所述第一信号布线和每个所述第二信号布线在所述第二区域中彼此重叠，并且在所述第三区域中彼此不重叠。
14.根据权利要求13所述的半导体器件，
其中，如在平面中所见，多个电容器被安装在所述布线衬底的所述第一主表面上方的所述第三区域之上，以及
其中，每个所述电容器与所述第二信号布线电耦合。
15.根据权利要求14所述的半导体器件，
其中，如在平面中所见，每个所述第一信号布线不与每个所述电容器重叠。
16.根据权利要求15所述的半导体器件，
其中，每个所述第一信号布线包括布置在所述第二布线层的所述第三区域中的部分。
17.根据权利要求1所述的半导体器件，
其中，所述第一信号是从所述半导体芯片输出的输出信号，并且所述第二信号是输入到所述半导体芯片的输入信号。
18.根据权利要求1所述的半导体器件，
其中，在所述半导体芯片的所述第一前表面中，所述第一电位电极和所述第二电位电极在所述第二行延伸的方向上交替布置。
19.根据权利要求1所述的半导体器件，
其中，所述第二电位是接地电位。
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