KR20170073512A - 반도체 장치 - Google Patents

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KR20170073512A
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KR
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wiring
substrate
insulating layer
signal transmission
electrode
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KR1020160171741A
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슈우이찌 가리야자끼
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 반도체 장치의 성능을 향상시키는 것을 과제로 한다. 반도체 장치 PKG1이 구비하는 고속 전송 경로 SGP1은, 반도체 칩(10)과 인터포저(40)를 전기적으로 접속하는 접속부 CP1과, 인터포저(40)와 배선 기판(30)을 접속하는 접속부 CP2와, 배선 기판(30)의 하면(3b)에 형성된 외부 단자부 CP3을 갖는다. 또한, 고속 전송 경로 SGP1은, 인터포저(40)에 설치되고, 접속부 CP1과 접속부 CP2를 전기적으로 접속하는 전송부 TP1과, 배선 기판(30)에 설치되고, 접속부 CP2와 외부 단자부 CP3을 전기적으로 접속하는 전송부 TP2를 갖는다. 또한, 고속 전송 경로 SGP1에는, 한쪽의 단부가 전송부 TP2의 도중의 분기부 BR1에 접속되고, 또한 다른 쪽의 단부가 용량 소자 CAP1에 접속된 보정 회로 IMC1이 접속되고, 용량 소자 CAP1은, 인터포저(40)에 형성되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 예를 들어 배선 기판과 반도체 칩이 인터포저를 통해 전기적으로 접속되어 있는 반도체 장치에 관한 것이다.
일본 특허공개 제2007-80946호 공보(특허문헌 1)에는, 배선 기판 위에 인터포저를 통해 반도체 칩이 탑재된 반도체 장치에 있어서, 인터포저에 반도체 칩과 전기적으로 접속되는 인터포저 내장 캐패시터가 형성된 구조가 기재되어 있다.
또한, 일본 특허공개 제2014-204057호 공보(특허문헌 2)에는, 반도체 칩이 탑재된 배선 기판에 있어서, 임피던스 정합을 위한 용량을 형성하는 스루홀 배선 및 비아 배선이 배선 영역의 서로 다른 층에 복수 형성된 구조가 기재되어 있다.
일본 특허공개 제2007-80946호 공보 일본 특허공개 제2014-204057호 공보
반도체 장치의 이용 분야로서, 통신 기술의 분야가 있다. 통신 기술의 분야에서는, 통신 속도의 고속화를 향한 모색이 추진되고 있다. 통신 속도를 고속화하기 위해서는, 신호 전송의 주파수를 향상시키는 기술, 병행하여 전송 가능한 신호 전송 경로의 수를 증가시키는 기술, 신호의 전송 손실을 저감시키는 기술 등의 기술, 혹은 이들 기술을 조합하는 기술이 중요하다.
본 출원 발명자는, 상기한 통신 속도를 고속화하는 기술 개발의 일환으로서, 반도체 부품이 탑재된 배선 기판에 임피던스 정합용 보정 회로를 내장시키는 것에 대하여 검토를 행하고 있다. 이 결과, 배선 기판과 반도체 부품이 인터포저를 통해 전기적으로 접속되어 있는 반도체 장치에 있어서, 개선의 여지가 있음을 알게 되었다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 의한 반도체 장치가 구비하는 제1 신호 전송 경로는, 반도체 부품과 제2 기판을 전기적으로 접속하는 제1 접속부와, 상기 제2 기판과 제1 기판을 접속하는 제2 접속부와, 상기 제1 기판의 제1 이면에 형성된 외부 단자부를 갖는다. 또한, 상기 제1 신호 전송 경로는, 상기 제2 기판에 설치되고, 상기 제1 접속부와 상기 제2 접속부를 전기적으로 접속하는 제1 전송부와, 상기 제1 기판에 설치되고, 상기 제2 접속부와 상기 외부 단자부를 전기적으로 접속하는 제2 전송부를 갖는다. 또한, 상기 제1 신호 전송 경로에는, 한쪽의 단부가 상기 제2 전송부 도중의 제1 분기부에 접속되고, 또한 다른 쪽의 단부가 제1 용량 소자에 접속된 제1 회로부가 접속되고, 상기 제1 용량 소자는, 상기 제2 기판에 형성되어 있다.
상기 일 실시 형태에 의하면, 반도체 장치의 성능을 향상시킬 수 있다.
도 1은, 일 실시 형태의 반도체 장치를 포함하는 전자 장치의 구성예를 나타내는 설명도이다.
도 2는, 도 1에 도시한 전자 장치가 구비하는 회로의 구성예를 나타내는 설명도이다.
도 3은, 도 1에 도시한 복수의 반도체 장치 중 한쪽의 반도체 장치의 상면도이다.
도 4는, 도 3에 도시한 반도체 장치의 하면도이다.
도 5는, 도 3의 A-A선을 따른 확대 단면도이다.
도 6은, 도 5에 도시한 인터포저의 일부분을 확대해서 나타내는 확대 단면도이다.
도 7은, 도 5에 도시한 반도체 장치에 있어서, 도 2에 도시한 고속 전송 경로의 레이아웃예를 모식적으로 나타내는 설명도이다.
도 8은, 도 7에 도시한 용량 소자를 구성하는 전극의 도체 패턴을 나타내는 확대 평면도이다.
도 9는, 도 7에 도시한 보정 회로와 고속 전송 경로가 접속되는 분기부의 주변을 나타내는 확대 평면도이다.
도 10은, 도 8 및 도 9에 도시한 보정 회로를 따른 확대 단면도이다.
도 11은, 도 5에 도시한 배선 기판의 스루홀 배선에 접속되는 도체 패턴(스루홀 랜드)의 주변의 확대 평면도이다.
도 12는, 도 6에 도시한 인터포저의 스루홀 배선에 접속되는 도체 패턴(스루홀 랜드)의 주변의 확대 평면도이다.
도 13은, 도 10에 대한 변형예를 나타내는 확대 단면도이다.
도 14는, 도 8에 대한 변형예인 용량 소자를 구성하는 전극의 도체 패턴을 나타내는 확대 평면도이다.
도 15는, 도 7에 대한 변형예인 반도체 장치에 있어서, 고속 전송 경로의 레이아웃예를 모식적으로 나타내는 설명도이다.
도 16은, 도 15에 도시한 보정 회로의 변형예를 나타내는 확대 평면도이다.
도 17은, 도 10에 대한 변형예를 나타내는 확대 단면도이다.
도 18은, 도 17에 대한 변형예를 나타내는 확대 단면도이다.
도 19는, 도 7에 대한 변형예인 반도체 장치에 있어서, 복수의 고속 전송 경로, 및 반도체 부품 간을 접속하는 신호 전송 경로의 레이아웃예를 모식적으로 나타내는 설명도이다.
도 20은, 도 9에 대한 검토예인 배선 기판에 있어서, 보정 회로가 형성된 부분의 주변의 확대 평면도이다.
(본 출원에서의 기재 형식·기본적 용어·용법의 설명)
본 출원에 있어서, 실시 형태의 기재는, 필요에 따라서, 편의상 복수의 섹션 등으로 나누어 기재하지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하고, 이들은 서로 독립 별개의 것이 아니라, 기재의 전후를 막론하고, 단일한 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 전부의 변형예 등이다. 또한, 원칙으로서, 마찬가지의 부분은 반복되는 설명을 생략한다. 또한, 실시 형태에 있어서의 각 구성 요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수로 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
마찬가지로 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대하여, 「A로 이루어지는 X」 등이라고 해도, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 포함하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대하여 말하자면, 「A를 주요한 성분으로서 포함하는 X」 등의 의미이다. 예를 들어, 「실리콘 부재」 등이라고 해도, 순수한 실리콘으로 한정되는 것이 아니라, SiGe(실리콘·게르마늄) 합금이나 기타 실리콘을 주요한 성분으로 하는 다원 합금, 그 밖의 첨가물 등을 함유하는 부재도 포함하는 것임은 물론이다. 또한, 금 도금, Cu층, 니켈·도금 등이라고 해도, 그렇지 않다는 취지, 특별히 명시한 경우를 제외하고, 순수한 것뿐만 아니라, 각각 금, Cu, 니켈 등을 주요한 성분으로 하는 부재를 포함하도록 한다.
또한, 특정한 수치, 수량으로 언급할 때도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수로 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정한 수치를 초과한 수치여도 되고, 그 특정한 수치 미만의 수치여도 된다.
또한, 실시 형태의 각 도면 중에 있어서, 동일 또는 마찬가지의 부분은 동일 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙으로서 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려, 번잡해지는 경우 또는 공극과의 구별이 명백한 경우에는, 단면이어도 해칭 등을 생략하는 경우가 있다. 이에 관련하여, 설명 등으로부터 명확한 경우 등에는, 평면적으로 폐쇄된 구멍이라도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니어도, 공극이 아님을 명시하기 위해서, 혹은 영역의 경계를 명시하기 위해서, 해칭이나 도트 패턴을 넣는 경우가 있다.
<전자 장치>
우선, 도 1 및 도 2를 이용하여, 마더 보드 위에 복수의 반도체 장치(반도체 패키지)가 탑재되고, 복수의 반도체 장치의 사이에서, 전기 신호를 전송하는 전자 장치(통신 장치)의 구성예에 대하여 설명한다. 도 1은, 본 실시 형태의 반도체 장치를 포함하는 전자 장치의 구성예를 나타내는 설명도이다. 또한, 도 2는, 도 1에 도시한 전자 장치가 구비하는 회로의 구성예를 나타내는 설명도이다. 또한, 도 1에서는, 반도체 장치 PKG1과 반도체 장치 PKG2가 전기적으로 접속되어 있는 것을 명시적으로 나타내기 위해서, 고속 전송 경로 SGP1을 굵은 선으로 모식적으로 나타낸다.
도 1에 도시한 전자 장치(전자 기기) EDV1은, 배선 기판(마더 보드, 실장 기판) MB1, 배선 기판 MB1에 탑재되는 반도체 장치 PKG1, 및 배선 기판 MB1에 탑재되는 반도체 장치 PKG2를 갖는다. 반도체 장치 PKG1과 반도체 장치 PKG2는, 배선 기판 MB1에 형성된 신호 전송 경로 SGP를 통하여, 서로 전기적으로 접속된다.
상세하게는, 도 2에 도시한 바와 같이, 전자 장치 EDV1은, 복수의 신호 전송 경로 SGP를 갖는다. 도 2에 도시한 예에서는, 복수의 신호 전송 경로 SGP에는, 저속 전송 경로 SGP2와, 고속 전송 경로 SGP1이 포함된다. 고속 전송 경로 SGP1은, 제1 전송 속도로 전기 신호를 전송한다. 또한, 저속 전송 경로 SGP2에서는, 제1 전송 속도보다 늦은 제2 전송 속도로 전기 신호를 전송한다. 또한, 도 2에 도시한 예에서는, 고속 전송 경로 SGP1은, 차동 신호가 전송되는, 한 쌍의 차동 신호 전송 경로 DSp, DSn에 의해 구성된다.
또한, 본 실시 형태에서는, 고속 전송 경로 SGP1의 일례로서, 한 쌍의 차동 신호 전송 경로 DSp, DSn을 통하여, 차동 신호를 전송하는 실시 형태를 예로 들어 설명하지만, 고속 신호의 종류는, 차동 신호 외에, 다양한 변형예를 적용할 수 있다. 예를 들어, 하나의 신호 전송 경로 SGP를 사용하는, 소위, 싱글 엔드 구조의 경우라도, 주파수를 높게 함으로써, 고속 전송을 행할 수 있다.
또한, 도 2에 도시한 예에서는, 반도체 장치 PKG1이 갖는 반도체 칩(반도체 부품)(10)에는, 저속 전송 경로 SGP2에 접속되는 저속 신호 송신용 전극(전극 패드, 칩 전극) TxL이 형성된다. 또한, 반도체 칩(10)에는, 고속 전송 경로 SGP1에 접속되는 고속 신호 송신용 전극(전극 패드, 칩 전극) Tx(상세하게는, 한 쌍의 차동 신호가 출력되는 전극 Txp와 전극 Txn)가 형성된다.
한편, 반도체 장치 PKG2가 갖는 반도체 칩(20)에는, 저속 전송 경로 SGP2에 접속되는 저속 신호 수신용 전극(전극 패드) RxL이 형성된다. 또한, 반도체 칩(20)에는, 고속 전송 경로 SGP1에 접속되는 고속 신호 수신용 전극(전극 패드) Rx(상세하게는, 한 쌍의 차동 신호가 입력되는 전극 Rxp와 전극 Rxn)가 형성된다.
그리고, 전극 TxL과 전극 RxL을 전기적으로 접속함으로써, 형성되는 저속 전송 경로 SGP2에서는, 예를 들어 3Gbps(Gigabit per second) 미만의 전송 속도로, 전기 신호가 전송된다. 또한, 전극 Tx와 전극 Rx를 전기적으로 접속함으로써 형성되는 고속 전송 경로 SGP1에서는, 예를 들어 5Gbps 내지 100Gbps 정도의 전송 속도로 전기 신호가 전송된다.
신호 전송 경로를 통해 전송되는 전기 신호의 품질 저하를 억제하기 위해서는, 송신측(출력측)의 임피던스, 수신측(입력측)의 임피던스, 및 전송 경로 중의 임피던스의 각각을 정합시키는 것이 바람직하다. 예를 들어, 신호 전송 경로의 특성 임피던스를 50Ω(옴)으로서 설계하는 경우, 송신측의 임피던스 및 수신측의 임피던스의 각각이, 50Ω으로 되어 있음으로써, 신호를 효율적으로 전송할 수 있다.
그런데, 단순히 송신용 전극과 수신용 전극의 사이를 50Ω의 특성 임피던스를 갖도록 설계된 신호 전송 경로에서 접속한 경우, 특히 고속 신호 전송 경로에 있어서, 신호 반사에 의한 신호의 품질 저하의 문제가 발생하였음을 알게 되었다.
신호의 전송 속도를 고속화시키기 위해서, 신호의 입출력 회로의 동작 주파수를 고주파화하면, 입출력용 소자(예를 들어, 입출력용 보호 회로 소자나 전극 패드 등)의 기생 용량의 영향에 의해, 입출력용 소자(입력용, 또는 출력용 소자)의 임피던스가 크게 저하된다. 예를 들어, 50Ω으로 설계된 입출력 소자에 있어서, 동작 주파수를 1.25㎓(기가헤르츠)로 하면, 43Ω까지 저하된다. 또한, 입출력 소자의 동작 주파수를 5㎓로 하면, 임피던스는 14Ω이 된다. 그리고, 입출력용 소자의 임피던스가 저하되면, 입출력용 소자에 접속되는 배선과의 접속 부분에서 신호의 반사가 발생하여, 신호의 품질이 떨어지는 원인이 된다. 이 반사에 의한 신호 품질의 저하는, 도 2에 도시한 고속 신호 송신용 전극 Tx 및 고속 신호 수신용 전극 Rx의 양쪽에서 발생할 수 있다.
따라서, 본 출원 발명자는, 고속 전송 경로에 있어서, 입출력용 소자의 근방에 임피던스 정합용 보정 회로를 접속하여, 입출력용 소자의 임피던스 저하에 의한 신호 품질의 저하를 억제하는 방법에 대하여 검토를 행하였다. 구체적으로는, 본 출원 발명자는, 도 2에 도시한 바와 같이, 송신용 전극 Tx 및 수신용 전극 Rx의 각각의 근방에, 임피던스 정합용 보정 회로 IMC를 접속하여, 보정 회로 IMC에 의한 신호 반사를 이용해서 신호 전송의 특성을 개선하는 방법에 대하여 검토하였다.
보정 회로 IMC는, 고속 전송 경로의 도중에 접속되는 접속부의 반대측의 단부에 용량 소자를 갖고 있다. 이 용량 소자로부터 입출력용 소자의 단자단(예를 들어 전극 Tx 또는 전극 Rx)까지의 배선 경로 거리는, 예를 들어 신호 주파수의 λ/4(1/4 파장)로 되어 있다.
상기와 같이 신호 주파수의 λ/4의 위치에 용량 소자를 배치하면, 예를 들어 도 2에 도시한 수신측의 전극 Rx(즉, 입력용 소자)에서는 이하와 같이 동작한다. 즉, 입력용 소자에 입력된 신호가 입력용 소자의 기생 용량에 의해 반사되고, 그 반사파가 보정 회로 IMC의 용량 소자에서 다시 반사되고, 위상이 λ/2 어긋난 상태에서 입력용 소자단(입력단)으로 되돌아 온다. 그 결과, 입력용 소자의 기생 용량에 의해 반사된 반사파와, 보정 회로 IMC의 용량 소자에 의해 반사된 반사파가 서로 상쇄된다. 이와 같이 입출력 소자에 접속되는 배선과의 접속부에서의 신호의 반사를, 신호 주파수의 λ/4의 위치에 삽입한 용량 소자에 의해 제거할 수 있기 때문에, 그 신호 전송로에 있어서의 신호의 신호 특성이 개선된다.
한편, 송신측의 전극 Tx(즉, 출력용 소자)에서는, 이하와 같이 동작한다. 출력용 소자단으로부터 출력된 신호의 일부는 출력용 소자의 기생 용량에 기인해서 반사된다. 또한, 상기 신호 중, 반사되지 않은 신호 중 일부는, 보정 회로 IMC의 용량 소자에 의해 반사되고, 위상이 λ/2 어긋난 상태에서 출력용 소자단(출력단)으로 되돌아 온다. 그 결과, 출력용 소자의 기생 용량에 의해 반사된 반사파와, 보정 회로 IMC의 용량 소자에 의해 반사된 반사파가 서로 상쇄된다. 이와 같이 입출력 소자에 접속되는 배선과의 접속부에서의 신호의 반사를, 신호 주파수의 λ/4의 위치에 삽입한 용량 소자에 의해 제거할 수 있기 때문에, 그 신호 전송로에 있어서의 신호의 신호 특성이 개선된다.
또한, 용량 소자로부터 입출력용 소자의 단자단까지의 거리는, 신호 전송 경로(예를 들어 도 2에 도시한 예에서는, 고속 전송 경로 SGP1)에 있어서 요구되는 신호 대역에 있어서의 주파수에 따른 파장 λ의 1/4에 상당하는 길이이다. 또한, 파장 λ의 1/4에 상당하는 길이는, 이상의 배선 길이 λ/4 외에, 이상의 배선 길이 λ/4에 대하여 다소의 오차가 허용된다. 예를 들어, λ/4의 ±20%의 오차의 범위 길이가 허용된다. 또한, 실제로는, 입출력용 소자는 단순한 용량이나 저항이 아니라, 그것이 복합한 구조이기 때문에, 이상의 배선 길이 "λ/4"로서도 최적의 특성이 얻어지지 않는 경우가 있다. 또한, 배선 경로의 용량 성분(C)과 저항 성분(R)의 곱(CR 곱)으로 규정되는 시상수에 따라서, 입출력용 소자의 단자단이나 보정 회로 IMC의 용량 소자에서의 신호 반사의 타이밍이 어긋난다. 이로 인해, 용량 소자로부터 입출력용 소자의 단자단까지의 거리는, 신호 반사의 타이밍의 어긋남 정도를 고려할 필요가 있다. 이와 같은 경우에는, 시뮬레이션 결과나 실측값을 고려하면서, 용량 소자로부터 입출력용 소자의 단자단까지의 거리의 최적의 값을 찾으면 된다. 그 결과, 용량 소자로부터 입출력용 소자의 단자단까지의 거리가, 예를 들어 λ/8 내지 λ/4의 범위로 되는 경우도 있다.
여기서, 보정 회로 IMC를 이용해서 신호 전송 특성을 개선하는 방법의 경우, 복수의 신호 전송 경로의 각각에, 보정 회로 IMC를 접속할 필요가 있다. 또한, 상기한 바와 같이, 신호 전송의 주파수가 높아지면, 입출력용 소자의 임피던스가 대폭으로 저하되므로, 신호를 반사시키는 보정 회로 IMC에는, 어느 정도의 용량을 갖는 용량 소자를 복수의 개소에 형성할 필요가 있다. 이로 인해, 용량 소자를 구성하는 도체 패턴의 전유 면적이 커진다. 또한, 신호 전송 경로의 수를 증가시키기 위해서는, 다수의 신호 전송 경로의 배선을 형성할 필요가 있지만, 다수의 용량 소자를 배치함으로써, 신호 전송 경로의 배선을 배치하기 위한 리소스가 감소한다. 이 결과, 배선 기판의 평면 사이즈나 배선층 수가 증대하여, 배선 구조가 복잡화된다. 바꿔 말하자면, 배선 기판의 평면 사이즈나 배선층 수의 제약에 의해, 신호 전송 경로의 수가 제한되어버린다.
<반도체 장치>
다음으로, 본 실시 형태의 반도체 장치의 구조에 대하여 설명한다. 본 섹션에서는 반도체 장치의 기본 구성의 개요에 대하여 설명한 후, 다음 섹션에서 고속 신호 경로에 접속되는 보정 회로의 상세에 대하여 설명한다.
또한, 본 섹션 이후의 설명에서는, 도 1 및 도 2에 도시한 반도체 장치 PKG1 및 반도체 장치 PKG2 중, 반도체 장치 PKG1을 대표적으로 예를 들어 설명한다. 단, 상기한 바와 같이, 보정 회로 IMC를 접속하는 것은, 송신측의 반도체 장치 PKG1에 있어서도, 수신측의 반도체 장치 PKG2에 있어서도 유효하다. 따라서, 중복되는 설명은 생략하였지만, 이하의 반도체 장치 PKG1의 설명에 있어서, 예를 들어 도 7에 도시한 고속 전송 경로 SGP1의 화살표를 외부 단자부 CP3으로부터 반도체 칩(10)을 향하는 방향으로 변경해서 반도체 장치 PKG2에 적용할 수 있다.
도 3은, 도 1에 도시한 복수의 반도체 장치 중 한쪽의 반도체 장치의 상면도이다. 또한, 도 4는, 도 3에 도시한 반도체 장치의 하면도이다. 또한, 도 5는, 도 3의 A-A선을 따른 확대 단면도이다. 또한, 도 6은, 도 5에 도시한 인터포저의 일부분을 확대해서 나타내는 확대 단면도이다.
또한, 도 3 내지 도 5에서는, 쉽게 보기 위해서, 단자 수를 적게 해서 나타내고 있다. 단자의 수는, 도 3 내지 도 5에 도시한 형태로는 한정되지 않는다. 예를 들어, 도 5에 도시한 패드 1PD나 하면 단자(43), 혹은, 랜드 3LD 등의 단자 수가, 각각 100개 내지 10,000개 정도의 반도체 장치에 적용할 수 있다. 또한, 도 5에서는, 쉽게 보기 위해서, 도 6에 도시한 인터포저(40)가 갖는 배선(4W) 등은 도시를 생략하였다.
도 3 및 도 5에 도시한 바와 같이, 본 실시 형태의 반도체 장치 PKG1은, 배선 기판(제1 기판, 패키지 기판)(30), 배선 기판(30) 위에 탑재된 인터포저(제2 기판, 중계 기판)(40), 및 인터포저(40) 위에 탑재된 반도체 칩(10)을 갖는다. 반도체 칩(10)은, 인터포저(40)를 통해 배선 기판(30)의 상측에 탑재되어 있다.
또한, 도 5에 도시한 바와 같이, 배선 기판(30)은, 인터포저(40)를 통해 반도체 칩(10)이 탑재된 상면(면, 칩 탑재면, 제1 표면)(3t), 상면(3t)과는 반대측의 하면(면, 실장면, 제1 이면)(3b), 및 상면(3t)과 하면(3b)의 사이에 배치된 측면(3s)을 갖는다. 또한, 배선 기판(30)은, 도 3에 도시한 바와 같이 평면에서 볼 때 사각형의 외형 형상을 이룬다.
또한, 인터포저(40)는, 반도체 칩(반도체 부품)(10)이 탑재된 상면(면, 칩 탑재면, 제2 표면)(4t), 상면(4t)과는 반대측의 하면(면, 실장면, 제2 이면)(4b), 및 상면(4t)과 하면(4b)의 사이에 배치된 측면(4s)을 갖는다. 또한, 인터포저(40)는, 도 3에 도시한 바와 같이 평면에서 볼 때 사각형의 외형 형상을 이룬다. 인터포저(40)는 하면(4b)이 배선 기판(30)의 상면(3t)과 대향한 상태에서 배선 기판(30) 위에 탑재되어 있다.
또한, 반도체 칩(10)은, 표면(주면, 상면)(10t), 표면(10t)과는 반대측의 이면(주면, 하면)(10b), 및 표면(10t)과 이면(10b)의 사이에 위치하는 측면(10s)을 갖는다. 또한, 반도체 칩(10)은, 도 3에 도시한 바와 같이 평면에서 볼 때 사각형의 외형 형상을 이룬다. 도 5에 도시한 예에서는, 반도체 칩(10)은 복수의 패드(전극, 칩 전극, 전극 패드)(1PD)가 형성된 표면(10t)이 인터포저(40)의 상면(4t)과 대향한 상태에서, 인터포저(40) 위에 탑재되어 있다. 이와 같은 탑재 방식은, 페이스 다운 실장 방식이라 불린다. 또한, 복수의 패드(1PD)의 형성면을 인터포저(40)의 상면(4t)과 대향시킨 상태에서 반도체 칩(10)과 인터포저(40)를 전기적으로 접속하는 방식은, 플립 칩 접속 방식이라 불린다.
배선 기판(30)은, 반도체 장치 PKG1의 기재로서, 반도체 장치 PKG1이 구비하는 복수의 외부 단자인 땜납 볼 SB의 각각은, 도 4에 도시한 바와 같이 배선 기판(30)의 하면(3b)에 형성되어 있다. 도 4에 도시한 예에서는, 복수의 땜납 볼(외부 단자, 전극, 외부 전극) SB는, 행렬 형상(어레이 형상, 매트릭스 형상)으로 배치되어 있다. 복수의 땜납 볼 SB의 각각은, 랜드(외부 단자, 전극, 외부 전극)(3LD)(도 5 참조)에 접속되어 있다.
반도체 장치 PKG1과 같이, 실장면측에, 복수의 외부 단자(땜납 볼 SB, 랜드 3LD)가 행렬 형상으로 배치된 반도체 장치를, 에리어 어레이형의 반도체 장치라 부른다. 에리어 어레이형의 반도체 장치 PKG1은, 배선 기판(30)의 실장면(하면(3b))측을, 외부 단자의 배치 스페이스로서 유효 활용할 수 있으므로, 외부 단자 수가 증대해도 반도체 장치 PKG1의 실장 면적의 증대를 억제할 수 있는 점에서 바람직하다. 즉, 고기능화, 고집적화에 수반하여, 외부 단자 수가 증대되는 반도체 장치 PKG1을 공간 절약으로 실장할 수 있다.
도 4에 도시한 예에서는, 배선 기판(30)의 평면 사이즈(평면에서 볼 때의 치수, 상면(3t) 및 하면(3b)의 치수, 외형 사이즈)는, 예를 들어 1변의 길이가 12㎜ 내지 60㎜ 정도의 정사각형 또는 직사각형을 이룬다. 또한, 배선 기판(30)의 두께(높이), 즉, 도 5에 도시한 상면(3t)으로부터 하면(3b)까지의 거리는, 예를 들어 0.3㎜ 내지 1.3㎜ 정도이다.
배선 기판(30)은, 상면(3t) 위에 탑재된 인터포저(40)와, 도 1에 도시한 마더 보드(실장 기판)인 배선 기판 MB1을, 전기적으로 접속하기 위한 중계 기판이다. 배선 기판(30)은, 칩 탑재면(디바이스 탑재면, 부품 탑재면)인 상면(3t) 측과 실장면인 하면(3b)측을 전기적으로 접속하는 복수의 배선층(도 5에 도시한 예에서는 6층) WL1, WL2, WL3, WL4, WL5, WL6을 갖는다. 각 배선층은, 전기 신호나 전력을 공급하는 경로인 배선 등의 도체 패턴을 갖고, 복수의 경로 간을 절연하는 절연층(31)으로 덮여 있다. 또한, 두께 방향으로 인접하는 배선층의 사이는, 비아 배선(3V)이나 스루홀 배선(3TW) 등의 층간 도전로를 통해 전기적으로 접속되어 있다.
또한, 복수의 배선층 중, 가장 상면(3t) 측에 배치되는 배선층 WL1의 대부분은, 솔더 레지스트막인 절연층(31T)으로 덮인다. 또한, 복수의 배선층 중, 가장 하면(3b)측에 배치되는 배선층 WL6의 대부분은, 솔더 레지스트막인 절연층(31B)으로 덮인다.
또한, 배선 기판(30)은, 예를 들어 유리 섬유에 수지를 함침시킨 프리프레그로 이루어지는 절연층(코어재, 코어 절연층)(31C)의 상면 및 하면에, 각각 복수의 배선층을 빌드 업 공법에 의해 적층함으로써, 형성되어 있다. 또한, 절연층(31C)의 상면(3Ct)측의 배선층 WL3과 하면(3Cb)측의 배선층 WL4는, 절연층(31C)의 상면(3Ct)과 하면(3Cb) 중 한쪽으로부터 다른 쪽까지를 관통하도록 설치된 복수의 관통 구멍(스루홀)에 매립된, 복수의 스루홀 배선(3TW)을 통해 전기적으로 접속되어 있다.
배선 기판(30)의 상면(3t)에는, 반도체 칩(10)과 전기적으로 접속되는 복수의 단자(본딩 패드, 본딩 리드, 칩 접속용 단자)(3BF)가 형성되어 있다. 또한, 배선 기판(30)의 하면(3b)에는, 반도체 장치 PKG1의 외부 입출력 단자인 복수의 랜드(3LD)가 형성되어 있다. 복수의 단자(3BF)와 복수의 랜드(3LD)는, 배선 기판(30)에 형성된 배선(3W), 비아 배선(3V) 및 스루홀 배선(3TW)을 통하여, 각각 전기적으로 접속되어 있다.
또한, 도 5에 도시한 예에서는, 배선 기판(30)은 코어재인 절연층(31C)의 상면측 및 하면측에 각각 복수의 배선층을 적층한 배선 기판을 나타내고 있다. 그러나, 도 5에 대한 변형예로서는, 프리프레그재 등의 단단한 재료로 이루어지는 절연층(31C)을 갖지 않고, 절연층(31)과 배선(3W) 등의 도체 패턴을 순서대로 적층해서 형성하는, 소위, 코어리스 기판을 사용해도 된다. 코어리스 기판을 사용한 경우, 스루홀 배선(3TW)은 형성하지 않고, 각 배선층은, 비아 배선(3V)을 통해 전기적으로 접속된다. 또한, 도 5에서는, 6층의 배선층을 갖는 배선 기판(30)을 예시적으로 나타내고 있지만, 변형예로서는, 예를 들어 7층 이상, 또는 5층 이하의 배선층을 갖는 배선 기판을 사용해도 된다.
또한, 배선 기판(30)은, 배선(3W) 등의 도체 패턴의 주위를 둘러싸도록 형성된, 대면적의 도체 플레인(도체 패턴)(3PL)을 갖는다. 예를 들어, 후술하는 도 9에서는, 배선층 WL2에 있어서, 복수의 배선(3W) 및 복수의 비아 랜드(3VL)의 주위를 둘러싸도록 배치되어 있는 도체 플레인(3PL)을 나타내고 있다. 또한, 후술하는 도 11에서는, 배선층 WL3에 있어서, 스루홀 랜드(3THL)의 주위를 둘러싸도록 배치되어 있는 도체 플레인(3PL)을 나타내고 있다. 도체 플레인(3PL)은, 신호 전송용 배선이나 단자 등의 도체 패턴이 형성되지 않은 영역에 형성되는 도체 패턴으로서, 기준 전위 또는 전원 전위의 공급 경로의 일부를 구성한다. 또한, 도체 플레인(3PL)은, 예를 들어 도 3에 도시한 배선층 WL1, WL2, WL3, WL4, 및 배선층 WL5의 각각에 설치되어 있다.
또한, 도 5에 도시한 예에서는, 복수의 랜드(3LD)의 각각에는, 땜납 볼(땜납재, 외부 단자, 전극, 외부 전극) SB가 접속되어 있다. 땜납 볼 SB는, 반도체 장치 PKG1을 도 1에 도시한 배선 기판 MB1에 실장할 때, 배선 기판 MB1측의 복수의 단자(도시생략)와 복수의 랜드(3LD)를 전기적으로 접속하는, 도전성 부재이다. 땜납 볼 SB는, 예를 들어 납(Pb)이 들어간 Sn-Pb 땜납재, 혹은, Pb를 실질적으로 포함하지 않는, 소위, 납 프리 땜납으로 이루어지는 땜납재이다. 납 프리 땜납의 예로서는, 예를 들어 주석(Sn)만, 주석-비스무트(Sn-Bi), 또는 주석-구리-은(Sn-Cu-Ag), 주석-구리(Sn-Cu) 등을 들 수 있다. 여기서, 납 프리 땜납이란, 납(Pb)의 함유량이 0.1wt％ 이하의 것을 의미하고, 이 함유량은, RoHS(Restriction of Hazardous Substances) 지령의 기준으로서 정해져 있다.
또한, 도 5에 도시한 바와 같이, 반도체 장치 PKG1은, 배선 기판(30) 위에 탑재되는 인터포저(40)를 갖고 있다. 인터포저(40)는, 하면(4b)이 배선 기판(30)의 상면(3t)과 대향한 상태에서, 배선 기판(30)의 상면(3t) 위에 탑재되어 있다. 인터포저(40)는, 배선 기판(30)과 반도체 칩(10)의 사이에 개재하는 중계 기판이다. 또한, 본 실시 형태에 대한 변형예로서, 인터포저(40) 위에 복수의 반도체 칩(10)을 탑재해도 된다. 이 경우, 복수의 반도체 칩(10)끼리가, 인터포저(40)를 통해 전기적으로 접속되어 있어도 된다.
또한, 도 6에 도시한 바와 같이, 인터포저(40)는, 적층된 복수의 배선층을 구비하는, 소위, 다층 배선 기판이다. 도 6에 도시한 예에서는, 인터포저(40)는 상면(4t) 측으로부터 순서대로, 배선층 M1, M2, M3, M4, M5, M6, M7, 및 배선층 M8의 합계 8층의 배선층을 구비한다. 복수의 배선층의 각각은, 배선(4W) 등의 도체 패턴을 갖고, 인접하는 도체 패턴은, 절연층(41)에 의해 덮여 있다. 단, 인터포저(40)가 구비하는 배선층의 수는, 도 3에 도시한 예로 한정되지 않고, 예를 들어 8층보다 적어도 되고, 8층보다 많아도 된다.
또한, 도 6에 도시한 예에서는, 인터포저(40)는, 절연층(코어층, 코어재, 코어 절연층)(41C)을 기재로 하여, 절연층(41C)의 상면 및 하면에 각각 복수의 배선층이 적층된 구조로 되어 있다. 절연층(41C)은, 인터포저(40)의 기재로 되는 절연층이며, 예를 들어 유리 섬유 등의 섬유재에 에폭시 수지 등의 수지 재를 함침시킨 절연 재료로 이루어진다.
또한, 절연층(41C)의 상면 및 하면의 각각에 적층되는 절연층(41)은, 예를 들어 열경화성 수지 등의 유기 절연 재료로 이루어진다. 또는, 절연층(41)은, 예를 들어 이산화규소(SiO2) 등의 유리 재료(무기 절연 재료)로 형성되어 있어도 된다. 무기 절연 재료로 절연층(41)을 형성한 경우, 각 배선층의 하지를 구성하는 절연층(41)의 평탄성을 향상시킬 수 있으므로, 복수의 배선(4W)의 배선 폭을 작게 하거나, 복수의 배선(4W)의 배치 밀도를 배선 기판(30)의 배선(3W)의 배치 밀도보다 높게 할 수 있다. 또한, 절연층(41C)의 상면 및 하면에 적층되는 복수의 배선층은, 예를 들어 빌드 업 공법에 의해 형성된다.
또한, 인터포저(40)가 구비하는 복수의 배선층에서는, 배선 기판(30)이 구비하는 복수의 배선층과 비교하여, 복수의 배선 패턴이 파인 피치로 형성되어 있다. 예를 들어, 도 6에 도시한 예에서는, 배선 기판(30)이 구비하는 배선(3W)의 두께는, 15㎛ 내지 20㎛ 정도이다. 한편, 인터포저(40)가 구비하는 배선(4W)의 두께는, 3㎛ 내지 6㎛ 정도이다. 또한, 배선 기판(30)이 구비하는 복수의 배선층 중, 두께 방향으로 인접하는 배선층 간의 이격 거리는, 25㎛ 내지 35㎛ 정도이다. 한편, 인터포저(40)가 구비하는 복수의 배선층 중, 두께 방향으로 인접하는 배선층 간의 이격 거리는, 3 내지 8㎛ 정도이다. 이와 같이, 인터포저(40)의 복수의 배선층 중, 두께 방향으로 인접하는 배선층 간의 이격 거리는, 배선 기판(30)의 복수의 배선층 중, 두께 방향으로 인접하는 배선층 간의 이격 거리보다 짧다. 또한, 인터포저(40)는, 배선 기판(30)과 비교해서 두께가 얇은 도체 패턴을 갖고 있으므로, 평면에서 볼 때의 각 도체 패턴의 폭 및 배치 간격을 저감할 수 있다. 예를 들어, 본 실시 형태에서는, 도 3에 도시한 배선 기판(30)이 구비하는 각 배선층에 있어서의 배선(3W)의 폭(배선 폭: 배선의 연장 방향에 대하여 직교하는 방향의 길이)은, 가장 작은 것으로 13㎛ 정도이다. 또한, 배선 기판(30)이 구비하는 각 배선층에 있어서의 인접하는 도체 패턴의 간격(이격 거리)은, 가장 작은 경우에 13㎛ 정도이다. 한편, 도 6에 도시한 인터포저(40)가 구비하는 각 배선층에 있어서의 배선(4W)의 폭은, 2㎛ 내지 6㎛ 정도이다. 또한, 인터포저(40)가 구비하는 각 배선층에 있어서의 인접하는 도체 패턴의 간격(이격 거리)은, 2㎛ 내지 6㎛ 정도이다.
즉, 본 실시 형태의 반도체 장치 PKG1은, 배선 기판(30) 위에 배선 기판(30)보다 고밀도로 형성된 인터포저(40)가 배선 기판(30) 위에 탑재되고, 반도체 칩(10)은, 인터포저(40)를 통해 배선 기판(30)과 전기적으로 접속되어 있다. 이에 의해, 인터포저(40)를 개재시키지 않는 경우와 비교하여, 반도체 칩(10)에 접속되는 다수의 배선 경로를 고밀도로 배치할 수 있다. 바꿔 말하자면, 반도체 칩(10)과 배선 기판(30)의 사이에 파인 피치의 인터포저(40)를 개재시킴으로써, 반도체 칩(10)에 접속되는 배선 경로의 수를 증가시킬 수 있다.
또한, 인터포저(40)가 구비하는 복수의 배선층은, 층간 도전로인, 비아 배선(4V)이나 스루홀 배선(4TW)을 통해 전기적으로 접속되어 있다. 상세하게는, 절연층(41C)은 상면(41t) 및 상면(41t)의 반대측에 위치하는 하면(41b)을 구비한다. 또한, 절연층(41C)은 상면(41t) 및 하면(41b) 중 한쪽으로부터 다른 쪽을 향해서 관통하는 복수의 스루홀, 및 복수의 스루홀에 도체를 매립함으로써 형성된 복수의 스루홀 배선(4TW)을 갖는다. 이 복수의 스루홀 배선(4TW)의 각각은, 절연층(41C)의 상면(41t)에 설치된 배선층 M4와, 절연층(41C)의 하면(41b)에 설치된 배선층 M5를 전기적으로 접속하는 층간 도전로로 된다.
또한, 절연층(41C)의 상면(41t) 측에 적층된 배선층 M4, 배선층 M3, 배선층 M2, 및 배선층 M1의 각각은, 복수의 비아 배선(4V)을 통해 서로 전기적으로 접속되어 있다. 또한, 절연층(41C)의 하면(41b)측에 적층된 배선층 M5, 배선층 M6, 배선층 M7, 및 배선층 M8의 각각은, 복수의 비아 배선(4V)을 통해 서로 전기적으로 접속되어 있다. 또한, 인터포저(40)로서의 형상을 유지할 수 있는 범위 내이면, 인터포저(40)가 구비하는 배선층의 배치의 변형예로서, 절연층(41C)의 상면(41t) 측에 적층된 배선층의 층수와, 절연층(41C)의 하면(41b)측에 적층된 배선층의 층수가 상이해도 된다. 예를 들어, 절연층(41C)의 상면(41t) 측에 적층된 배선층의 층수의 쪽이 절연층(41C)의 하면(41b)측에 적층된 배선층의 층수보다 많은 경우, 스루홀 배선(4TW)을 개재시키지 않는 배선 경로의 배선층 수를 증가시키면서, 또한 인터포저(40)의 두께를 얇게 할 수 있다.
비아 배선(4V)은, 예를 들어 이하와 같이 형성된다. 우선, 하지의 배선층을 덮도록 절연층(41)을 형성한 후, 절연층(41)의 일부분에 개구부를 설치하여 하지의 배선층의 일부분을 노출시킨다. 그리고 이 개구부에 도체를 매립함으로써, 비아 배선(4V)이 형성된다. 또한, 비아 배선(4V)을 형성한 후, 비아 배선(4V) 위에 다른 배선층을 적층함으로써, 상층의 배선층과 하층의 배선층이 전기적으로 접속된다.
또한, 인터포저(40)는, 배선(4W) 등의 도체 패턴의 주위를 둘러싸도록 형성된, 대면적의 도체 플레인(도체 패턴)(4PL)을 갖는다. 예를 들어, 후술하는 도 8에서는, 배선층 M6에 있어서, 복수의 전극 MP1의 각각의 주위를 둘러싸도록 배치되어 있는 도체 플레인(4PL)을 나타내고 있다. 또한, 후술하는 도 12에서는, 배선층 M5에 있어서, 스루홀 랜드(4THL)의 주위를 둘러싸도록 배치되어 있는 도체 플레인(4PL)을 나타내고 있다. 도체 플레인(4PL)은, 배선 기판(30)에 형성된 도체 플레인(3PL)(도 3 참조)과 마찬가지로, 신호 전송용 배선이나 단자 등의 도체 패턴이 형성되지 않은 영역에 형성되는 도체 패턴으로서, 기준 전위 또는 전원 전위의 공급 경로의 일부를 구성한다. 또한, 도체 플레인(4PL)은, 예를 들어, 도 6에 도시한 배선층 M2, M3, M4, M5, M6, M7의 각각에 형성되어 있다.
또한, 인터포저(40)의 상면(4t)에는, 복수의 상면 단자(본딩 패드, 단자, 반도체 부품 탑재면측 단자, 부품 접속용 단자)(42)(도 6 참조)가 형성되어 있다. 그리고, 복수의 상면 단자(42)의 각각은, 예를 들어 땜납으로 이루어지는 범프 전극(1SB)을 통해 반도체 칩(10)의 패드(1PD)와 전기적으로 접속되어 있다. 또한, 도 6에 도시한 예에서는, 상면 단자(42)에 접속되는 비아 배선(4V)은, 상면 단자(42)의 바로 아래(두께 방향에 겹치는 위치)에 형성되어 있다. 이 경우, 비아 배선(4V)과 상면 단자(42)를 접속하기 위한 스페이스가 불필요해지므로, 복수의 상면 단자(42)의 배치 밀도를 높게 할 수 있다. 단, 도시는 생략하였지만, 도 6에 대한 변형예로서, 상면 단자(42)와 비아 배선(4V)을 접속할 목적으로, 배선층 M1에 상면 단자(42)에 접속되는 인출 배선(도시생략)을 형성하고, 인출 배선을 통해 비아 배선(4V)과 상면 단자(42)를 접속해도 된다.
또한, 본 실시 형태에서는, 도 6에 도시한 범프 전극(1SB)으로서 땜납으로 이루어지는 볼 형상의 전극을 사용하는 예를 나타내고 있다. 그러나, 범프 전극(1SB)의 구조는 다양한 변형예가 있다. 예를 들어, 구리(Cu)나 니켈(Ni)로 이루어지는 도체 기둥의 선단면에 땜납막을 형성한 필러 범프(기둥 형상 전극)를 범프 전극(1SB)으로서 사용해도 된다.
또한, 인터포저(40)의 하면(4b)에는, 복수의 하면 단자(단자, 땜납 접속용 패드, 랜드, 배선 기판 접속용 단자)(43)가 형성되어 있다. 복수의 하면 단자(43)의 각각은, 예를 들어 땜납 등으로 이루어지는 범프 전극(4SB)을 통해 배선 기판(30)의 복수의 단자(3BF)의 각각과 전기적으로 접속되어 있다.
또한, 도 6에 도시한 예에서는, 하면 단자(43)에 접속되는 비아 배선(4V)은, 하면 단자(43)의 바로 위(두께 방향에 겹치는 위치)에 형성되어 있다. 이 경우, 비아 배선(4V)과 하면 단자(43)를 접속하기 위한 스페이스가 불필요해지므로, 복수의 하면 단자(43)의 배치 밀도를 높게 할 수 있다. 예를 들어, 도 6에 도시한 예에서는, 하면 단자(43)의 표면적은, 상면 단자(42)의 표면적보다 크다. 단, 도 6에 대한 변형예로서는, 상기한 배선층 M1의 변형예와 마찬가지로, 하면 단자(43)와 비아 배선(4V)을 접속할 목적으로, 배선층 M8에 하면 단자(43)에 접속되는 인출 배선(도시생략)을 형성하고, 인출 배선을 통해 비아 배선(4V)과 하면 단자(43)를 접속해도 된다.
또한, 도 6에 도시한 예에서는, 복수의 상면 단자(42) 및 복수의 하면 단자(43)의 각각은, 절연막으로는 덮이지 않고, 절연층(41)으로부터 노출되어 있다. 단, 도 6에 대한 변형예로서는, 복수의 상면 단자(42)를 덮는 절연막(솔더 레지스트막) 및 복수의 하면 단자(43)를 덮는 절연막(솔더 레지스트막)을 각각 설치해도 된다. 이 경우, 절연막에는 개구부가 형성되고, 개구부에 있어서, 복수의 상면 단자(42) 및 복수의 하면 단자(43)의 각각의 일부분이 절연막으로부터 노출되어 있으면, 상면 단자(42)에 범프 전극(1SB)을, 하면 단자(43)에 범프 전극(4SB)을 각각 접속할 수 있다.
또한, 인터포저(40)에는 상기한 배선층의 수의 변형예 외에, 다양한 변형예가 존재한다. 예를 들어, 도 6에 대한 변형예로서, 절연층(41C)을 갖지 않은, 소위, 코어리스 기판을 사용해도 된다. 또한, 도 6에 대한 다른 변형예로서, 규소(Si) 등의 반도체 기판을 기재로 하여, 반도체 기판의 주면 위에 복수의 배선층을 적층한, 소위, 실리콘 인터포저를 사용해도 된다.
단, 복수의 배선층을 구비하는 배선 기판을 형성하는 경우, 복수의 배선 각각의 배선 폭 및 복수의 배선의 배치 간격을 저감시키기 위해서는, 각 배선층의 평탄도를 향상시킬 필요가 있다. 일반적으로, 빌드 업 공법에 의해 배선층을 적층하는 경우, 적층되는 배선층의 수가 증가할수록, 상층의 배선층의 평탄도를 확보하는 것이 어려워진다. 따라서, 본 실시 형태와 같이, 절연층(41C)을 형성하고, 절연층(41C)의 상면(41t) 및 하면(41b)에 각각 배선층을 적층하는 방법은, 배선층의 수를 증가시키고, 또한 각 배선층의 평탄도를 향상시키는 점에서 바람직하다.
또한, 도 3에 도시한 바와 같이, 반도체 장치 PKG1은, 인터포저(40)의 상면(4t) 위에 탑재되는 반도체 칩(10)을 구비하고 있다. 반도체 칩(10)은, 도 6에 도시한 바와 같이, 주면(11t)을 갖는 실리콘 기판(기재)(11)과, 주면(11t) 위에 배치된 배선층(12)을 갖는다. 또한, 도 6에서는, 쉽게 보기 위해서, 1층의 배선층(12)을 나타내고 있지만, 예를 들어 도 6에 도시한 배선층(12)에는, 인터포저(40)의 배선층 M1, M2, M3보다 두께가 얇은 복수의 배선층이 적층되어 있다. 또한, 쉽게 보기 위해서 도시를 생략하였지만, 복수의 배선층(12)의 각각에는, 복수의 배선이 형성되어 있다. 또한, 복수의 배선은, 복수의 배선 간, 및 인접하는 배선층 간을 절연하는 절연층으로 덮여 있다. 절연층은, 예를 들어 산화규소(SiO) 등의 반도체 재료의 산화물로 이루어지는, 무기 절연층이다.
또한, 복수의 반도체 칩(10)의 각각이 구비하는 실리콘 기판(11)의 주면(11t)에는, 예를 들어 트랜지스터 소자, 혹은 다이오드 소자 등의, 복수의 반도체 소자가 형성되어 있다. 복수의 반도체 소자는, 배선층(12)의 복수의 배선을 통해 표면(10t) 측에 형성된 복수의 패드(1PD)와 전기적으로 접속되어 있다.
또한, 본 실시 형태에서는, 복수의 반도체 칩(10)의 각각은, 표면(10t)과 인터포저(40)의 상면(4t)이 대향한 상태에서, 인터포저(40)의 상면(4t) 위에 탑재되어 있다. 이와 같은 실장 방식은, 페이스 다운 실장 방식, 혹은, 플립 칩 접속 방식이라 불린다. 플립 칩 접속 방식에서는, 이하와 같이 반도체 칩(10)과, 인터포저(40)가 전기적으로 접속된다.
반도체 칩(10)의 배선층(12) 위에는, 복수의 패드(표면 전극, 부품 전극, 전극 패드)(1PD)가 형성되어 있다. 복수의 패드(1PD)의 각각의 일부분은, 반도체 칩(10)의 표면(10t)에 있어서, 보호 절연막인 패시베이션막(13)으로부터 노출되어 있다. 그리고, 패드(1PD)는, 패드(1PD)의 노출 부분에 접속되는 범프 전극(1SB)을 통해 인터포저(40)의 상면 단자(42)와 전기적으로 접속되어 있다.
또한, 본 실시 형태에서는, 인터포저(40) 위에 반도체 칩(10)이 직접 탑재된 실시 형태에 대하여 설명하고 있지만, 도 5에 도시한 반도체 칩(10)을 대신하여, 반도체 칩을 내장한 반도체 패키지(반도체 부품)를 탑재해도 된다. 또한, 상기한 반도체 부품에는, 복수의 반도체 칩이 내장된 반도체 패키지도 포함된다.
<보정 회로>
다음으로, 본 실시 형태의 반도체 장치 PKG1을 사용하여, 고속 전송 경로에 접속되는 임피던스 정합용 보정 회로의 형성 위치 및 접속 위치에 대하여 설명한다. 또한, 이하에 설명하는 각 도면에서는, 반도체 장치 PKG1이 갖는 복수의(다수의) 고속 전송 경로 SGP1 중 하나를 대표적으로 나타내고 있다. 따라서, 예를 들어 후술하는 도 19에 도시한 반도체 장치 PKG6과 마찬가지로, 복수의 고속 전송 경로 SGP1의 각각이, 이하에서 설명하는 고속 전송 경로 SGP1과 마찬가지로, 보정 회로 IMC1에 접속되어 있다. 또는, 반도체 장치 PKG1이 갖는 다수의 고속 전송 경로 중 일부가, 이하에서 설명하는 고속 전송 경로 SGP1의 구조로 되어 있어도 된다. 후술하는 반도체 장치 PKG3(도 15 참조), 반도체 장치 PKG4(도 17 참조), 및 반도체 장치 PKG5(도 18 참조)에 대해서도 마찬가지이다.
도 7은, 도 5에 도시한 반도체 장치에 있어서, 도 2에 도시한 고속 전송 경로의 레이아웃예를 모식적으로 나타내는 설명도이다. 또한, 도 8은, 도 7에 도시한 용량 소자를 구성하는 전극의 도체 패턴을 나타내는 확대 평면도이다. 또한, 도 9는 도 7에 도시한 보정 회로와 고속 전송 경로가 접속되는 분기부의 주변을 나타내는 확대 평면도이다. 또한, 도 10은, 도 8 및 도 9에 도시한 보정 회로를 따른 확대 단면도이다. 또한, 도 11은, 도 5에 도시한 배선 기판의 스루홀 배선에 접속되는 도체 패턴(스루홀 랜드)의 주변의 확대 평면도이다. 또한, 도 12는, 도 6에 도시한 인터포저의 스루홀 배선에 접속되는 도체 패턴(스루홀 랜드)의 주변의 확대 평면도이다. 또한, 도 20은, 도 9에 대한 검토예인 배선 기판에 있어서, 보정 회로가 형성된 부분의 주변의 확대 평면도이다.
또한, 도 7에서는, 고속 전송 경로 SGP1 및 고속 전송 경로 SGP1에 접속되는 보정 회로 IMC1을 쉽게 보기 위해서, 하나의 고속 전송 경로 SGP1 및 상기 고속 전송 경로 SGP1에 접속되는 보정 회로 IMC1 이외의 배선 경로는 도시를 생략하였다. 또한, 도 8, 도 9, 도 11, 도 12 및 도 20은, 각각 확대 평면도이지만, 도체 패턴의 윤곽을 쉽게 보기 위해서, 도체 패턴에 해칭을 넣어 나타내고 있다. 또한, 도 8, 도 9, 도 11, 도 12 및 도 20에서는, 하층의 배선층에 접속되는 비아 배선(3V, 4V)의 윤곽을 점선으로 나타내고, 상층의 배선층에 접속되는 비아 배선(3V)의 윤곽을 실선으로 나타내고 있다. 또한, 도 11 및 도 12에서는, 스루홀 배선(3TW, 4TW)의 윤곽을 점선으로 나타내고 있다.
또한, 본 실시 형태의 고속 전송 경로 SGP1에서는, 도 2를 이용하여 설명한 바와 같이, 차동 신호를 전송한다. 따라서, 도 7에 도시한 고속 전송 경로 SGP1은, 도 2에 도시한 한 쌍의 차동 신호 전송 경로 DSp 및 차동 신호 전송 경로 DSn 중 한쪽이다. 또한, 도 8 및 도 9에서는, 차동쌍을 구성하는 2개의 차동 신호 전송 경로 DSp, DSn을 나타내고 있다. 차동 신호 전송 경로에서는, 차동쌍을 구성하는 2개의 배선 경로가 서로를 따라 연장되도록 형성된다. 또한, 차동 신호 전송 경로 DSp 및 차동 신호 전송 경로 DSn의 대부분은, 도 8이나 도 9에 도시한 예와 같이 마찬가지의 형상(동일한 형상이나 대상의 형상 등)으로 되어 있다.
도 7에 도시한 바와 같이, 본 실시 형태의 반도체 장치 PKG1이 구비하는 고속 전송 경로 SGP1은, 반도체 칩(10)과 땜납 볼 SB를 접속하게 형성되고, 배선 기판(30)에 있어서 보정 회로 IMC1에 접속되어 있다. 또한, 보정 회로 IMC1은, 한쪽 단부의 분기부 BR1이 고속 전송 경로 SGP1에 접속되고, 다른 쪽 단부 용량 소자 CAP1은, 인터포저(40)에 형성되어 있다.
상세하게는, 고속 전송 경로 SGP1은, 반도체 칩(10)과 인터포저(40)를 전기적으로 접속하는 접속부 CP1(제1 접속부)을 갖는다. 접속부 CP1은, 반도체 칩(10)의 패드(1PD), 범프 전극(1SB), 및 인터포저(40)의 상면 단자(42)를 포함하는 접속 부분이다. 또한, 고속 전송 경로 SGP1은, 인터포저(40)와 배선 기판(30)을 접속하는 접속부(제2 접속부) CP2를 갖는다. 접속부 CP2는, 인터포저(40)의 하면 단자(43), 범프 전극(4SB), 및 배선 기판(30)의 단자(3BF)를 포함하는 접속 부분이다. 또한, 고속 전송 경로 SGP1은, 배선 기판(30)의 하면(3b)에 형성된 외부 단자부 CP3을 갖는다. 외부 단자부 CP3은, 배선 기판의 랜드(3LD) 및 땜납 볼 SB를 포함하는 접속 부분이다. 또한, 고속 전송 경로 SGP1은, 인터포저(40)에 설치되고, 접속부 CP1과 접속부 CP2를 전기적으로 접속하는 전송부(제1 전송부) TP1과, 배선 기판(30)에 설치되고, 접속부 CP2와 외부 단자부 CP3을 전기적으로 접속하는 전송부(제2 전송부) TP2를 갖는다. 또한, 고속 전송 경로 SGP1에는, 한쪽의 단부가 전송부 TP2의 도중의 분기부(제1 분기부) BR1에 접속되고, 또한 다른 쪽의 단부가 용량 소자(제1 용량 소자) CAP1에 접속된 보정 회로(제1 회로부) IMC1이 접속되어 있다. 그리고, 보정 회로 IMC1의 용량 소자 CAP1은, 인터포저(40)에 접속되어 있다.
용량 소자 CAP1은, 도 8 및 도 10에 도시한 바와 같이, 인터포저(40)의 복수의 배선층 중 하나(도 8 및 도 10에 도시한 예에서는 배선층 M6)에 형성된 전극 MP1을 갖고 있다. 전극 MP1의 주위에는, 기준 전위, 또는 전원 전위가 공급되는 도체 플레인(4PL)이 형성되어 있다. 용량 소자 CAP1의 용량은, 전극 MP1이, 주위의 도체 플레인(4PL)과의 사이에서 용량 결합함으로써 형성된다.
여기서, 상기한 바와 같이, 도 2에 도시한 보정 회로 IMC를 이용해서 신호 전송 특성을 개선하는 방법의 경우, 복수의 신호 전송 경로의 각각에, 보정 회로 IMC를 접속할 필요가 있다. 그리고, 보정 회로 IMC를 형성하는 장소에 따라서는, 배선 기판의 평면 사이즈나 배선층 수의 제약에 의해, 신호 전송 경로의 수가 제한되어버린다. 예를 들어, 도 20에 도시한 바와 같이, 배선 기판(30h)에 용량 소자 CAPh를 형성하는 경우, 용량 소자 CAPh를 구성하는 전극 MPh의 면적을 크게 함으로써, 필요한 용량을 확보한다. 예를 들어, 도 20에 도시한 전극 MPh는 평면 형상이 대략 원형으로 되어 있지만, 직경의 치수는, 220㎛ 정도이다. 이 전극 MPh의 직경 사이즈, 비아 배선(3V)에 접속되는 부분(비아 접속용 랜드, 비아 랜드(3VL))의 직경(약 100㎛)의 2배 이상이다. 또한, 전극 MPh의 직경 사이즈는, 도 5에 도시한 배선층 WL3에 형성된 복수의 도체 패턴 중, 스루홀 배선(3TW)이 접속되는 부분(도 11에 도시한 스루홀 랜드(3THL))의 면적과 동일 정도이다. 또한, 도 20에 도시한 바와 같이, 하나의 전송 경로 중에 복수의 용량 소자 CAPh를 접속하는 경우, 복수의 전송 경로의 각각의 전유 면적이 더 증대된다. 이 결과, 신호 전송 경로의 배선을 배치하기 위한 리소스가 감소하여, 신호 전송 경로의 수가 제한되어버린다.
따라서, 본 실시 형태에서는, 도 8에 도시한 바와 같이 용량 소자 CAP1을 인터포저(40)에 형성함으로써, 배선 기판(30)에 있어서, 신호 전송 경로의 배선을 배치하기 위한 리소스를 증가시키고 있다. 바꿔 말하자면, 본 실시 형태에 의하면, 고속 전송 경로 SGP1에 접속되는 보정 회로 IMC1 중, 특히 전유 면적이 큰 용량 소자 CAP1의 전극 MP1이 배선 기판(30)에 형성되어 있지 않다. 이로 인해, 배선 기판(30)에 있어서의 보정 회로 IMC1의 전유 면적을 저감시킬 수 있다.
예를 들어 도 9에 도시한 바와 같이, 본 실시 형태의 배선 기판(30)에서는, 분기부 BR1에 비아 배선(3V)이 접속되어 있다. 이 비아 배선(3V)은, 도 8에 도시한 용량 소자 CAP1과 분기부 BR1을 전기적으로 접속하기 위한 보정 회로 IMC1(도 7 참조)의 일부를 구성하는 배선 경로로서, 비아 배선(3V) 자신이 용량 소자로서 기능하지 않아도 된다. 따라서, 비아 배선(3V)에 접속되는 분기부 BR1을 구성하는 도체 패턴의 면적은, 도 20에 도시한 전극 MPh의 면적보다도 작다. 예를 들어 도 9에 도시한 예에서는, 분기부 BR1을 구성하는 도체 패턴(분기부의 비아 배선(3V)에 접속되는 비아 랜드(3VL))의 면적은, 분기부 BR1 이외의 비아 배선(3V)에 접속되는 도체 패턴(비아 랜드(3VL))의 면적과 동일 정도이다. 도 9에 도시한 예에서는, 분기부 BR1의 평면 형상은 대략 원형으로 되어 있으며, 그 직경은 100㎛ 정도이다. 즉, 도 20에 도시한 전극 MPh와 비교하여, 분기부 BR1은 25% 이하로 되어 있다.
또한, 배선 기판(30)에 있어서, 보정 회로 IMC1의 전유 면적을 저감시키는 효과는, 인터포저(40)의 배선 밀도와 배선 기판(30)의 배선 밀도가 동일 정도인 경우, 혹은, 인터포저(40)의 배선 밀도가 배선 기판(30)의 배선 밀도보다 낮은 경우에서도 얻어진다. 그러나, 이하의 이유로부터, 상대적으로 배선 밀도가 높은 인터포저(40)에 용량 소자 CAP1을 형성하는 것이 바람직하다.
또한, 인터포저(40)에는, 도 6에 도시한 복수의 배선(4W) 외에, 비아 배선(4V), 스루홀 배선(4TW), 도 8에 도시한 전극 MP1, 도 12에 도시한 비아 랜드(4VL)나 스루홀 랜드(4THL) 등, 다양한 도체 패턴이 형성되어 있다. 또한, 배선 기판(30)에는, 도 6이나 도 9에 도시한 복수의 배선(3W) 외에, 비아 배선(3V), 비아 랜드(3VL), 도 11에 도시한 스루홀 배선(3TW)이나 스루홀 랜드(3THL) 등, 다양한 도체 패턴이 형성되어 있다. 상기에서는, 인터포저(40)나 배선 기판(30)에 형성된 복수의 도체 패턴의 배치 밀도를 총칭해서 「배선 밀도」라 기재하였다. 상기의 밀도에 관하여, 이하의 설명에서는, 「배선 밀도」 또는 「도체 패턴의 배치 밀도」라고 기재해서 설명한다.
상기한 바와 같이, 도 6에 도시한 인터포저(40)가 구비하는 복수의 배선(4W)은 배선 기판(30)이 구비하는 복수의 배선(3W)보다, 파인 피치(협소 피치)로 형성되어 있다. 도 10에 도시한 예에서는, 인터포저(40)의 배선(4W)의 배선 폭은 배선 기판(30)의 배선(3W)의 배선 폭보다도 좁다. 또한, 인터포저(40)의 경우, 평면에서 볼 때, 인접하는 도체 패턴 간의 이격 거리가, 배선 기판(30)에 있어서의 인접하는 도체 패턴 간의 이격 거리보다 작다. 예를 들어, 도 8에 도시한 용량 소자 CAP1을 구성하는 전극 MP1과, 전극 MP1의 주위에 배치되는 도체 플레인(도체 패턴)(4PL)의 이격 거리는, 도 9에 도시한 배선(3W)과 배선(3W)의 주위에 배치되는 도체 플레인(도체 패턴)(3PL)의 이격 거리보다 작다. 바꿔 말하자면, 인터포저(40)에 형성된 복수의 도체 패턴의 배치 밀도는, 배선 기판(30)에 형성된 복수의 도체 패턴의 배치 밀도보다 높다.
본 실시 형태와 같이, 상대적으로 도체 패턴의 배치 밀도가 높은 인터포저(40)에 용량 소자 CAP1(도 7 참조)을 형성하는 경우, 용량 소자의 전극 간의 거리가 작기 때문에, 필요한 용량을 얻기 위한 전극 MP1의 면적을 저감시킬 수 있다. 예를 들어, 도 20에 도시한 용량 소자 CAPh와 동일 정도의 용량을 얻기 위해서는, 도 8에 도시한 전극 MP1의 면적은, 도 20에 도시한 전극 MPh의 면적의 절반 이하여도 된다. 도 8에 도시한 예에서는, 전극 MP1의 평면 형상은 대략 원형으로 되어 있으며, 그 직경은 100㎛ 정도이다.
상기와 같이, 본 실시 형태에 의하면, 용량 소자 CAP1이, 상대적으로 도체 패턴의 배치 밀도가 높은 인터포저(40)에 용량 소자 CAP1의 전극 MP1을 형성하고 있으므로, 반도체 장치 PKG1 전체로서, 보정 회로 IMC1의 전유 면적을 저감할 수 있다. 이로 인해, 고속 전송 경로의 수를 늘려도, 반도체 장치 PKG1의 대형화를 억제할 수 있다.
상기한 바와 같이 인터포저(40)에 형성된 도체 패턴의 배치 밀도가 배선 기판(30)에 형성된 도체 패턴의 배치 밀도보다도 높은 것의 일 형태로서, 이하와 같이 표현할 수 있다. 즉, 도 10에 도시한 바와 같이, 인터포저(40)의 복수의 배선층 중, 두께 방향으로 인접하는 배선층 간의 이격 거리는, 배선 기판(30)의 복수의 배선층 중, 두께 방향으로 인접하는 배선층 간의 이격 거리보다 짧다.
도 10에 있어서, 전극 MP1과의 사이에 용량이 형성되는 다른 쪽의 전극으로서, 인터포저(40)의 두께 방향에 있어서 전극 MP1과 대향한 상태에서 배치되는 도체 플레인(4PL)을 생각한다. 도 10에 도시한 배선층 M5에 형성된 도체 플레인(4PL) 및 배선층 M7에 형성된 도체 플레인(4PL)과, 배선층 M6에 형성된 전극 MP1의 사이에는, 용량이 형성된다. 전극 MP1과 도체 플레인(4PL)이 서로 대향하는 부분의 면적을 일정하게 한 경우, 용량 소자 CAP1의 용량값은, 배선층 M5와 배선층의 M6의 이격 거리, 또는 배선층 M6과 배선층 M7의 이격 거리가 짧아질수록, 커진다. 반대로 말하면, 배선층 M5와 배선층의 M6의 이격 거리, 또는 배선층 M6과 배선층 M7의 이격 거리가 짧아지고 있으면, 전극 MP1의 면적이 작은 경우에도, 용량 소자 CAP1의 용량값을 크게 할 수 있다. 즉, 인터포저(40)의 복수의 배선층 중, 두께 방향으로 인접하는 배선층 간의 이격 거리는, 배선 기판(30)의 복수의 배선층 중, 두께 방향으로 인접하는 배선층 간의 이격 거리보다 짧으므로, 전극 MP1의 면적을 저감할 수 있다. 그리고, 전극 MP1의 면적을 저감하면, 고속 전송 경로의 수를 늘려도 반도체 장치 PKG1의 대형화를 억제할 수 있다.
또한, 인터포저(40)에 용량 소자 CAP1을 형성하는 방법 중, 본 실시 형태와는 다른 방법으로서, 도 7에 도시한 분기부 BR1을 인터포저(40)에 형성하는 방법이 생각된다. 이 경우, 배선 기판(30)에 있어서, 보정 회로 IMC1의 전유 면적을 저감시키는 효과는 얻어진다.
그러나, 상대적으로 도체 패턴의 배치 밀도가 높은 인터포저(40)의 배선(4W)은, 배선 기판(30)의 배선(3W)과 비교해서 단면적이 작으므로, 저항이 크다. 이로 인해, 인터포저(40)에서의 신호 전송 경로의 배선 경로 거리가 길어지면, 배선 저항의 크기에 기인하는 손실(삽입 손실)이 커진다. 따라서, 상기 삽입 손실을 저감시키는 관점에서는, 인터포저(40)에 있어서의 고속 전송 경로 SGP1의 배선 경로 거리를 짧게 하는 것이 바람직하다.
본 실시 형태에서는, 도 7에 도시한 바와 같이, 보정 회로 IMC1과 고속 전송 경로 SGP1이 접속되는 분기부 BR1이 배선 기판(30)에 형성되어 있다. 바꿔 말하자면, 본 실시 형태의 고속 전송 경로 SGP1은, 전송부 TP1을 통해 배선 기판(30)까지 인출되고, 배선 기판(30)의 전송부 TP2의 도중에 보정 회로 IMC1과 고속 전송 경로 SGP1로 분기한다. 이로 인해, 전송부 TP1의 배선 경로 거리는, 짧게 할 수 있다. 예를 들어, 도 7에 도시한 예에서는, 전송부 TP1의 배선 경로 거리는, 전송부 TP2의 배선 경로 거리보다 짧다. 이와 같이 상대적으로 도체 패턴의 배치 밀도가 높은 인터포저(40)에 형성된 전송부 TP1의 배선 경로 거리를 짧게 함으로써, 삽입 손실을 저감시킬 수 있다.
또한, 본 실시 형태의 예에서는, 도 7에 도시한 바와 같이, 보정 회로 IMC1과 고속 전송 경로 SGP1이 접속되는 분기부 BR1은, 배선 기판(30)이 갖는 복수의 배선층 중, 배선층 WL2에 형성되어 있다. 분기부 BR1이, 적어도 배선 기판(30)의 어딘가에 형성되어 있으면, 상기한 바와 같이 삽입 손실을 저감시킬 수는 있다. 따라서, 본 실시 형태에 대한 변형예로서, 도 7에 도시한 배선층 WL1, WL3, WL4, WL5 및 배선층 WL6 중 어느 하나에 분기부 BR1을 설치해도 된다.
단, 도 5에 도시한 본 실시 형태의 배선 기판(30)과 같이, 코어 절연층인 절연층(31C)을 두께 방향으로 관통하는 스루홀 배선(3TW)을 갖고 있는 경우, 스루홀 배선(3TW)은, 배선층 WL3 및 배선층 WL4에 있어서, 대면적의 도체 패턴인 스루홀 랜드(3THL)(도 11 참조)에 접속된다. 도 11에 도시한 스루홀 랜드(3THL)의 면적은, 도 9에 도시한 비아 랜드(3VL)의 면적보다 크고, 예를 들어 4배 이상이다. 이와 같이 대면적의 스루홀 랜드(3THL)에는, 주위의 도체 플레인(3PL)과의 사이에서 형성되는 기생 용량의 값이 크다. 이로 인해, 도 7에 도시한 보정 회로 IMC1의 도중에 스루홀 랜드(3THL)가 포함되는 경우, 스루홀 랜드(3THL)에 의한 신호의 반사 영향을 고려할 필요가 있다.
따라서, 보정 회로 IMC1에 의한 임피던스의 정합을 제어하기 쉽게 하는 관점에서는, 보정 회로 IMC1과 고속 전송 경로 SGP1이 접속되는 분기부 BR1은, 도 5에 도시한 절연층(31C)과 상면(3t) 사이의 배선층, 즉, 배선층 WL1, WL2 및 배선층 WL3 중 어느 하나에 형성되어 있는 것이 바람직하다. 또한, 도 5에 도시한 바와 같이, 배선층 WL1은, 배선 기판(30)의 복수의 단자(3BF)가 형성되는 배선층이다. 이로 인해, 도 9에 도시한 분기부 BR1과 비아 배선(3V)을 접속하는 배선(3W)의 레이아웃의 용이함을 고려하면, 도 5에 배선층 WL2나 배선층 WL3에 분기부 BR1이 형성되어 있는 것이 바람직하다.
또한, 본 실시 형태의 예에서는, 도 10에 도시한 바와 같이, 보정 회로 IMC1의 한쪽의 단부에 배치되는 용량 소자 CAP1의 일부를 구성하는 전극 MP1은, 인터포저(40)가 갖는 복수의 배선층 중, 배선층 M6에 형성되어 있다. 전극 MP1이, 적어도 인터포저(40)의 어딘가에 형성되어 있으면, 상기한 바와 같이 배선 기판(30)에 있어서의 보정 회로 IMC1의 전유 면적을 저감시킬 수는 있다. 따라서, 본 실시 형태에 대한 변형예로서, 도 10에 도시한 배선층 M1, M2, M3, M4, M5, M7, M8 중 어느 하나에 전극 MP1을 설치해도 된다.
단, 배선층 M1은, 복수의 상면 단자(42)가 형성되는 배선층이며, 배선층 M2는 복수의 하면 단자(43)가 형성되는 배선층이다. 따라서, 전극 MP1의 레이아웃 의 자유도를 향상시키는 관점에서는, 전극 MP1은, 배선층 M1과 배선층 M8의 사이 중 어느 한쪽의 배선층에 형성되어 있는 것이 바람직하다.
또한, 도 10에 도시한 본 실시 형태의 인터포저(40)와 같이, 코어 절연층인 절연층(41C)을 두께 방향으로 관통하는 스루홀 배선(4TW)을 갖고 있는 경우, 스루홀 배선(4TW)은, 배선층 M4 및 배선층 M5에 있어서, 대면적의 도체 패턴인 스루홀 랜드(4THL)(도 12 참조)에 접속된다. 도 12에 도시한 스루홀 랜드(4THL)의 면적은, 도 11에 도시한 스루홀 랜드(3THL)보다는 작지만, 예를 들어 직경이 100㎛ 정도이다. 이로 인해, 보정 회로 IMC1에 의한 고속 전송 경로 SGP1의 임피던스 정합의 제어의 용이함을 고려하면, 보정 회로 IMC1의 도중에 스루홀 랜드(4THL)가 포함되지 않는 것이 바람직하다.
따라서, 보정 회로 IMC1에 의한 임피던스 정합을 제어하기 쉽게 하는 관점에서는, 용량 소자 CAP1을 구성하는 전극 MP1은, 도 10에 도시한 절연층(41C)과 하면(4b) 사이의 배선층, 즉, 배선층 M5, M6, M7 및 배선층 M8 중 어느 하나에 형성되어 있는 것이 바람직하다.
한편, 임피던스를 정합시키기 위해서 필요한 용량값이 큰 경우, 스루홀 랜드(4THL)(도 12 참조)의 기생 용량을 임피던스 정합용 용량으로서 보조적으로 이용할 수 있다. 예를 들어, 도 10에 도시한 전극 MP1이, 절연층(41C)과 상면(4t) 사이의 배선층, 즉, 배선층 M1, M2, M3 및 배선층 M4 중 어느 하나에 형성되어 있으면, 보정 회로 IMC1의 배선 경로 중에, 2개 이상의 스루홀 랜드(4THL)가 삽입된다.
또한, 임피던스를 정합시키기 위해서 필요한 용량값이 큰 경우, 도 13에 도시한 변형예의 전극 MP2와 같이, 복수의 배선층에 형성된 도체 패턴을, 비아 배선(4V)을 통해 전기적으로 접속함으로써, 용량 소자 CAP1의 일부를 구성하는 전극 MP2가 형성되어 있어도 된다. 도 13은, 도 10에 대한 변형예를 나타내는 확대 단면도이다. 도 13에 도시한 전극 MP2의 면적은, 도 10에 도시한 전극 MP1보다도 크므로, 용량 소자 CAP1의 용량값을 증가시킬 수 있다. 또한, 전극 MP2는, 배선층 M6 및 배선층 M7에 걸친 상태에서 형성되어 있으므로, 각 배선층에 있어서의 전극 MP2의 전유 면적의 증대를 억제할 수 있다. 이로 인해, 각 배선층에 있어서, 배선 레이아웃의 자유도가 향상된다.
또한, 도 8을 이용하여 설명한 바와 같이, 본 실시 형태에서는, 용량 소자 CAP1을 구성하는 전극 MP1의 형상은, 대략 원형(원형의 전극 MP1의 일부분과 원형의 비아 랜드(4VL)의 일부분이 겹친 형상)으로 되어 있다. 도 8에 도시한 바와 같이 선 형상으로 되지 않는 도체 패턴은, 가늘고 길게 선 형상으로 연장되는 예를 들어 배선과 같은 도체 패턴과 비교해서 이하와 같이 표현할 수 있다. 즉, 전극 MP1은, 도 9에 도시한 배선 기판(30)의 전송부 TP2를 구성하는 배선(3W)의 폭보다 굵은 폭을 갖는 도체 패턴이다. 또한, 전극 MP1은, 인터포저(40)의 배선(4W)(도 10 참조)의 폭보다도 굵은 폭을 갖는다.
단, 전극 MP1의 형상에는 다양한 변형예가 있다. 예를 들어, 도 14에 도시한 전극 MP3과 같이, 선 형상으로 연장되는 도체 패턴인 전극 MP3이, 상기한 전극 MP1과 치환되어도 된다. 도 14는, 도 8에 대한 변형예인 용량 소자를 구성하는 전극의 도체 패턴을 나타내는 확대 평면도이다. 도 14에 도시한 전극 MP3과 같이, 선 형상으로 연장되는 도체 패턴의 경우에도, 유전체(예를 들어 도 10에 도시한 절연층(41))를 통해 대향 배치되는 도체 패턴의 면적에 따라서, 용량이 형성된다. 단, 전극 MP1을 선 형상으로 연장되는 도체 패턴으로 하는 경우, 도체 패턴의 한쪽의 단부는, 다른 도체 패턴과는 분리된 상태에서 종단되어 있는 것이 바람직하다.
도 14에 도시한 전극 MP3은, 이하와 같이 설명할 수 있다. 즉, 전극 MP3은, 보정 회로 IMC1에 있어서, 분기부 BR1(도 7 참조)측에 배치되는 단부(제1 단부) EDG1을 갖는다. 또한, 전극 MP3은, 단부 EDG1의 반대측에 있어서, 전극 MP1 이외의 도체 패턴과 이격해서 배치되는 단부 EDG2를 갖는다. 또한, 전극 MP3은, 단부 EDG1과 단부 EDG2를 접속하는 연장부 WRP1을 갖는다.
연장부 WRP1의 폭(연장 방향에 대하여 직교하는 방향의 길이)은, 특별히 한정되지 않지만, 예를 들어 도 14에 도시한 예에서는, 도 9에 도시한 배선(3W)의 폭 이하이다. 이와 같이, 연장부 WRP1의 폭이 가늘어도, 연장부 WRP1이 연장되는 길이가 충분히 길면, 용량의 값을 크게 할 수 있다.
또한, 전극 MP3과 같이, 가늘고 길게 연장되는 도체 패턴에 의해 용량 소자 CAP1을 형성하는 경우, 도 14에 도시한 바와 같이 연장부 WRP1의 일부가 구부러져 있어도 된다(도 14에서는, 굴곡하는 예를 나타내고 있지만, 만곡하고 있어도 된다). 연장부 WRP1은, 도중에 구부리는 것이 가능하므로, 도 8에 도시한 전극 MP1과 비교하여, 다수의 보정 회로 IMC1을 배치할 때, 보정 회로 IMC1의 레이아웃의 자유도가 높다. 또한, 도시는 생략하였지만, 전극 MP3은, 도 14에 도시한 바와 같이 연장부 WRP1의 도중이 구부러져 있어도 되지만, 변형예로서, 연장부 WRP1이 구부러지지 않고 직선적으로 연장되어 있어도 된다.
또한, 본 실시 형태에서는, 도 2에 도시한 바와 같이, 차동 신호가 전송되는 고속 전송 경로 SGP1을 예를 들어 설명하고 있다. 도 14에 도시한 예에서는 차동 신호 전송 경로 DSp에 접속되는 보정 회로 IMC1과, 차동 신호 전송 경로 DSn에 접속되는 보정 회로 IMC1은, 각각 서로 따르도록 연장되어 있다. 또한, 도 14에 도시한 바와 같이, 한쪽의 차동 신호 전송 경로 DSp에 접속되는 전극 MP3의 연장부 WRP1의 일부가 구부러져 있는 경우에는, 다른 쪽의 차동 신호 전송 경로 DSn에 접속되는 전극 MP3의 연장부 WRP1의 일부도 마찬가지로 구부러져 있어도 된다. 단, 보정 회로 IMC1은, 차동 신호 전송 경로 DSn, DSp와는 달리, 필요한 용량 소자를 형성할 수 있으면, 반드시 평행 연장되지 않아도 된다. 예를 들어, 도시는 생략하였지만, 차동 신호 전송 경로 DSp에 접속되는 보정 회로 IMC1과, 차동 신호 전송 경로 DSn에 접속되는 보정 회로 IMC1의 사이에, 기준 전위를 공급하는 배선이 배치되어 있어도 된다. 또한 예를 들어, 차동 신호 전송 경로 DSp에 접속되는 보정 회로 IMC1과, 차동 신호 전송 경로 DSn에 접속되는 보정 회로 IMC1이, 서로 상이한 방향을 향해서 연장되어 있어도 된다.
또한, 도 7에 도시한 바와 같이, 고속 전송 경로 SGP1에 접속되는 보정 회로 IMC1은, 전송부 TP1을 통해 배선 기판(30)까지 인출되고, 배선 기판(30)의 전송부 TP2의 도중에서 보정 회로 IMC1과 고속 전송 경로 SGP1로 분기한다. 이에 의해, 상대적으로 배선 저항이 큰 인터포저(40)에 있어서의 고속 전송 경로 SGP1의 배선 경로 거리를 짧게 하고 있다.
그러나, 도 2에 도시한 고속 전송 경로 SGP1의 수를 증가시키기 위해서는, 다수의 고속 전송 경로 중 일부에 있어서, 도 6에 도시한 인터포저(40)의 내부에서, 배선의 깔기(배치)를 행할 필요가 발생하는 경우가 있다. 이러한 경우, 인터포저(40)의 내부에서의 배선 경로 거리가 길어지는 고속 전송 경로에서는, 배선 경로의 용량 성분(C)과 저항 성분(R)의 곱(CR 곱)으로 규정되는 시상수에 따라서, 입출력용 소자의 단자단이나 보정 회로 IMC의 용량 소자에서의 신호 반사의 타이밍이 어긋난다. 상세하게는, 인터포저(40)의 배선(4W)(도 6 참조)은, 배선 기판(30)의 배선(3W)(도 6 참조)보다도 단면적이 작기 때문에, 배선 저항이 크고, 신호 반사의 타이밍이 느려진다. 이로 인해, 임피던스 정합용 용량 소자로부터 입출력용 소자의 단자단까지의 거리를 짧게 할 필요가 있다.
따라서, 도 15에 도시한 변형예와 같이, 복수의 고속 전송 경로 중 일부에 대해서, 인터포저(40)의 내부에서 용량 소자 CAP2에 접속해도 된다. 도 15는, 도 7에 대한 변형예인 반도체 장치에 있어서, 고속 전송 경로의 레이아웃예를 모식적으로 나타내는 설명도이다. 도 15에 도시한 반도체 장치 PKG3은, 복수의 고속 전송 경로 중 일부가, 인터포저(40)의 내부에서 보정 회로 IMC2의 용량 소자 CAP2에 접속되어 있는 점에서 도 7에 도시한 반도체 장치 PKG1과 상이하다. 도 15에 도시한 고속 전송 경로 SGP3에 접속되는 보정 회로 IMC2는, 배선 기판(30)에는 형성되지 않고, 인터포저(40)의 내부에서 접속하고 있는 점에서 보정 회로 IMC1과 상이하다.
상세하게는, 반도체 장치 PKG3은, 도 7을 이용하여 설명한 고속 전송 경로 SGP1과는 별도로, 반도체 칩(10)에 접속되는 고속 전송 경로 SGP3을 갖는다. 고속 전송 경로 SGP3은, 반도체 칩(10)과 인터포저(40)를 전기적으로 접속하는 접속부 CP4(제3 접속부)를 갖는다. 접속부 CP4는, 반도체 칩(10)의 패드(1PD), 범프 전극(1SB) 및 인터포저(40)의 상면 단자(42)를 포함하는 접속 부분이다. 또한, 고속 전송 경로 SGP3은, 인터포저(40)와 배선 기판(30)을 접속하는 접속부(제4 접속부) CP5를 갖는다. 접속부 CP5는, 인터포저(40)의 하면 단자(43), 범프 전극(4SB) 및 배선 기판(30)의 단자(3BF)를 포함하는 접속 부분이다. 또한, 고속 전송 경로 SGP3은, 배선 기판(30)의 하면(3b)에 형성된 외부 단자부 CP6을 갖는다. 외부 단자부 CP6은, 배선 기판의 랜드(3LD) 및 땜납 볼 SB를 포함하는 접속 부분이다. 또한, 고속 전송 경로 SGP3은, 인터포저(40)에 설치되고, 접속부 CP4와 접속부 CP5를 전기적으로 접속하는 전송부(제3 전송부) TP3과, 배선 기판(30)에 설치되고, 접속부 CP5와 외부 단자부 CP6을 전기적으로 접속하는 전송부(제4 전송부) TP4를 갖는다. 또한, 고속 전송 경로 SGP3에는, 한쪽의 단부가 전송부 TP3의 도중의 분기부(제2 분기부) BR2에 접속되고, 또한 다른 쪽의 단부가 용량 소자(제2 용량 소자) CAP2에 접속된 보정 회로(제2 회로부) IMC2가 접속되어 있다. 그리고, 보정 회로 IMC2의 용량 소자 CAP2는, 인터포저(40)에 접속되어 있다.
도 15에 도시한 전송부 TP3의 배선 경로 거리는, 전송부 TP1의 배선 경로 거리보다 길다. 이로 인해, 고속 전송 경로 SGP3은, 고속 전송 경로 SGP1과 비교하여, 배선 저항에 의한 신호의 손실(삽입 손실)이 크다. 따라서, 반도체 장치 PKG3에 있어서의 신호의 손실을 저감시키는 관점에서는, 고속 전송 경로 SGP3은, 고속 전송 경로 SGP1과 비교하여, 전체의 배선 경로 거리가 짧아지고 있는 것이 바람직하다. 예를 들어, 도 15에 도시한 예에서는, 전송부 TP4의 배선 경로 거리는, 전송부 TP2의 배선 경로 거리보다 짧다. 또한, 전송부 TP3과 전송부 TP4의 배선 경로 거리의 합은, 전송부 TP1과 전송부 TP2의 배선 경로 거리의 합보다도 짧다. 이에 의해, 고속 전송 경로 SGP3 전체로서의 삽입 손실을 저감시킬 수 있다.
또한, 도시는 생략하였지만, 반도체 장치 PKG3은, 복수의 고속 전송 경로 SGP1 및 복수의 고속 전송 경로 SGP3을 갖고 있다. 이때, 상대적으로 삽입 손실이 적은, 고속 전송 경로 SGP1의 수는, 고속 전송 경로 SGP3의 수보다 많은 것이 바람직하다.
또한, 도 15에서는, 보정 회로 IMC2가 전송부 TP3의 도중에 접속되어 있음을 명시적으로 나타내기 위해서, 보정 회로 IMC2가 분기부 BR2에 있어서, 분기하고 있는 실시 형태를 나타내고 있다. 그러나, 인터포저(40)에 보정 회로 IMC2의 전체를 형성하는 경우에는, 고속 전송 경로 SGP3과 보정 회로 IMC2를 분기시키지 않아도 된다. 예를 들어, 도 16에 도시한 예와 같이, 전송부 TP3의 도중에, 용량 소자 CAP2의 일부를 구성하는 전극 MP4가 삽입되어 있어도 된다. 또한, 도시는 생략하였지만, 도 15에 도시한 변형예와, 도 14를 이용하여 설명한 변형예를 조합해도 된다. 즉, 도 15에 도시한 용량 소자 CAP2를 구성하는 전극으로서, 도 14에 도시한 전극 MP2와 같이 선 형상으로 연장되는 도체 패턴을 사용해도 된다.
또한, 도 10에서는, 코어 절연층인 절연층(41C)을 갖는 인터포저(40)를 사용하는 실시 형태에 대하여 설명하였다. 도 10에 대한 변형예로서, 예를 들어 도 17에 도시한 반도체 장치 PKG4와 같이, 반도체 기판을 기재로 하는 인터포저(40A)를 갖는 반도체 장치여도 된다. 도 17은, 도 10에 대한 변형예를 나타내는 확대 단면도이다. 또한, 도 18은 도 17에 대한 변형예를 나타내는 확대 단면도이다.
도 17에 도시한 반도체 장치 PKG4가 갖는 인터포저(40A)는, 주면(45t)을 갖는 기판(반도체 기판, 기재)(45), 및 기판(45)을 두께 방향으로 관통하는 복수의 관통 전극(4TSV)을 갖는 점에서, 도 10에 도시한 인터포저(40)와 상이하다. 또한, 인터포저(40A)는, 도 10에 도시한 절연층(41C) 및 복수의 스루홀 배선(4TW)을 갖지 않는 점에서, 인터포저(40)와 상이하다.
인터포저(40A)가 구비하는 기판(45)은, 반도체 재료로 이루어지는 기재로서, 본 실시 형태에서는, 예를 들어 규소(Si)를 포함한다. 실리콘을 포함하는 기판을 실리콘 기판이라 칭하는 경우도 있다. 실리콘 기판은, 반도체 웨이퍼의 제조 프로세스에 있어서 널리 이용된다. 또한, 기판(45) 위에 적층되는 복수의 배선층 M1, M2, M3 및 배선층 M4는, 반도체 웨이퍼 위에 배선층을 적층하고, 회로를 형성하는 기술을 이용하여 형성된다. 이로 인해, 배선층 M1, M2, M3 및 배선층 M4를 구성하는 복수의 배선(4W)을 포함하는 도체 패턴은, 배선 기판(30)보다도 파인 피치(협소 피치)로 형성되어 있다.
또한, 인터포저(40A)는, 기판(45)을 두께 방향(주면(45t) 및 하면(4b) 중, 한쪽 면으로부터 다른 쪽의 면을 향하는 방향)에 관통하는 복수의 관통 전극(4TSV)을 구비하고 있다. 복수의 관통 전극(4TSV)은 기판(45)을 두께 방향으로 관통하도록 형성된 관통 구멍에 예를 들어 구리(Cu) 등의 도체를 매립함으로써 형성된 도전 경로이다. 복수의 관통 전극(4TSV)의 각각은, 한쪽의 단부가 하면 단자(43)에 접속되고, 다른 쪽의 단부가 배선층 M2, M3, M4의 배선(4W)을 통해 상면 단자(42)에 접속되어 있다.
반도체 기판을 이용한 인터포저(40A)에 도 7을 이용하여 설명한 용량 소자 CAP1이 설치된 실시 형태로서는, 예를 들어 도 17에 도시한 구성이 있다. 도 17에 도시한 예에서는, 기판(45)과 인터포저(40A)의 상면(4t)의 사이에 적층된 복수의 배선층 중 어느 하나의 배선층(도 17에서는 배선층 M4)에 용량 소자 CAP1의 한쪽의 전극 MP5를 구성하는 도체 패턴(제1 도체 패턴)이 형성되어 있다. 전극 MP5는, 예를 들어 도 8에 도시한 전극 MP1, 또는 도 14에 도시한 전극 MP3과 마찬가지의 형상으로 할 수 있다. 용량 소자 CAP1의 용량은, 평면에서 볼 때, 전극 MP5의 주위에 배치된 도체 패턴(도 17에 도시한 예에서는 배선층 M4에 형성된 도체 플레인(4PL))과, 전극 MP5 사이의 용량 결합에 의해 형성된다. 또한, 용량 소자 CAP1의 용량은, 전극 MP5와 두께 방향으로 겹치는 위치에 배치된 도체 패턴(도 17에 도시한 예에서는, 배선층 M3에 형성된 도체 플레인(4PL))과, 전극 MP5 사이의 용량 결합에 의해 형성된다.
또한, 전극 MP5는, 인터포저(40A)가 갖는 복수의 관통 전극(4TSV) 중 일부(제1 관통 전극)를 통하여, 고속 전송 경로 SGP1(분기부 BR1)과 전기적으로 접속되어 있다. 바꿔 말하자면, 보정 회로 IMC1의 용량 소자 CAP1은, 인터포저(40A)가 갖는 복수의 관통 전극(4TSV) 중 일부(제1 관통 전극)를 통하여, 고속 전송 경로 SGP1(분기부 BR1)과 전기적으로 접속되어 있다. 또한, 보정 회로 IMC1의 용량 소자 CAP1은, 기판(45)의 주면(45t)과 인터포저(40A)의 상면(4t)의 사이에 배치된 배선층에 형성된 전극(제1 도체 패턴) MP5를 포함하고 있다.
또한, 도 17에 도시한 예에서는, 전극 MP5가 배선층 M4에 형성되어 있지만, 전극 MP5는, 배선층 M2 또는 배선층 M3에 형성되어 있어도 된다. 또한, 전극 MP5가 배선층 M1에 형성되어 있어도 되지만, 배선층 M1은, 복수의 상면 단자(42)가 형성되는 배선층이므로, 전극 MP5의 레이아웃의 자유도를 향상시키는 관점에서는, 전극 MP5가 배선층 M2, M3, M4에 형성되어 있는 것이 바람직하다. 또한, 도 13을 이용하여 설명한 전극 MP2와 마찬가지로, 도 17에 도시한 전극 MP5는, 복수의 배선층에 걸쳐서 형성되고, 비아 배선(4V)(도 13 참조)을 통해 서로 접속되어 있어도 된다. 단, 인터포저(40A)가 구비하는 복수의 배선층 중, 복수의 하면 단자(43)가 형성된 배선층 M5에 전극 MP5를 형성하여도, 충분한 용량을 얻는 것이 어렵다.
또한, 도 17에 도시한 용량 소자 CAP1의 레이아웃에 대한 또 다른 변형예로서, 도 18에 도시한 실시 형태도 고려된다. 도 18에 도시한 반도체 장치 PKG5가 갖는 인터포저(40B)는, 기판(45)의 주면(45t) 측으로부터 하면(4b)을 향해 연장되는 도체 패턴 MP6을 갖고 있는 점에서, 도 17에 도시한 반도체 장치 PKG4가 갖는 인터포저(40A)와 상이하다. 상기 이외의 점은, 반도체 장치 PKG5는, 도 17에 도시한 반도체 장치 PKG4와 마찬가지이므로, 중복되는 설명은 생략한다.
도 18에 도시한 인터포저(40B)가 갖는 도체 패턴 MP6은, 용량 소자 CAP1의 전극으로서 기능한다. 기판(45)은, 모재인 반도체 재료에, 불순물이 도핑되어 있으며, 불순물에 기인하여 p형(포지티브형) 또는 n형(네거티브형)의 도전 특성을 갖는다. 그리고, 불순물이 도핑된 반도체 기판에 금속 등의 도체 재료를 매립한 경우, 도체 재료와 기판(45)의 사이에 기생 용량이 발생한다. 따라서, 도 18에 도시한 인터포저(40B)가 갖는 도체 패턴 MP6과 기판(45)의 사이에는 기생 용량이 형성되고, 이 기생 용량을 보정 회로 IMC1의 용량 소자 CAP1의 일부로서 이용할 수 있다. 본 실시 형태와 같이, 도체 패턴 MP6을 용량 소자 CAP1의 일부로서 이용하는 방법은, 전극 MP5의 면적을 크게 하는 것이 어려운 경우에 특히 유효하다.
또한, 도체 패턴 MP6은, 전극 MP5(배선(4W)으로서 기능시켜도 됨)를 통하여, 고속 전송 경로 SGP1(분기부 BR1)과 전기적으로 접속되어 있다. 이에 의해, 도체 패턴 MP6을 보정 회로 IMC1의 한쪽의 단부에 배치되는 용량 소자 CAP1의 일부로서 이용할 수 있다. 바꿔 말하자면, 보정 회로 IMC1의 용량 소자 CAP1은, 기판(45)의 주면(45t) 측으로부터 인터포저(40B)의 하면(4b)측을 향해서 연장되고, 전극 MP5를 통해 고속 전송 경로 SGP1과 전기적으로 접속되는 도체 패턴 MP6을 포함하고 있다.
또한, 도 18에 도시한 복수의 관통 전극(4TSV) 중, 보정 회로 IMC1의 일부를 구성하는 관통 전극(4TSV)은, 도체 패턴 MP6과 마찬가지로 용량 소자 CAP1의 일부로서 기능한다. 단, 관통 전극(4TSV)은 적어도 하면 단자(43)에 접속되어야만 하므로, 도체 패턴 MP6과 같이, 기판(45)의 주면(45t)과 하면(4b)의 사이에서 멈추는 것이 어렵다. 따라서, 용량 소자 CAP1의 용량값을 제어하는 관점에서는, 전극 MP5나 도체 패턴 MP6을 사용하는 것이 바람직하다.
또한, 도체 패턴 MP6을 용량 소자 CAP1의 일부로서 기능시키는 경우, 도체 패턴 MP6의 깊이(주면(45t)으로부터 하면(4b)을 향하는 방향의 길이)는, 긴 편이 좋다. 예를 들어, 도 18에 도시한 예에서는, 도체 패턴 MP6의 길이는, 기판(45)의 두께(주면(45t)으로부터 하면(4b)까지의 거리)의 절반 이상이다. 바꿔 말하자면, 도체 패턴 MP6의 선단부 위치는, 기판(45)의 주면(45t)보다도 인터포저(40B)의 하면(4b)에 가까운 위치에 존재한다.
또한, 도 7에서는, 인터포저(40) 위에 하나의 반도체 칩(10)이 탑재된 실시 형태에 대하여 설명하였다. 그러나, 인터포저(40) 위에 탑재되는 반도체 칩(반도체 부품)의 수는, 하나로는 한정되지 않고, 도 19에 도시한 반도체 장치 PKG6과 같이, 복수의 반도체 칩(반도체 부품)(10)이 인터포저(40C) 위에 탑재되어 있어도 된다. 도 19는, 도 7에 대한 변형예인 반도체 장치에 있어서, 복수의 고속 전송 경로, 및 반도체 부품 간을 접속하는 신호 전송 경로의 레이아웃예를 모식적으로 나타내는 설명도이다.
도 19에 도시한 반도체 장치 PKG6은, 인터포저(40C) 위에 복수의 반도체 칩(반도체 부품)(10)이 탑재되어 있는 점에서 도 7에 도시한 반도체 장치 PKG1과 상이하다. 반도체 장치 PKG6은, 예를 들어 기억 회로(메모리 회로)를 갖는 메모리 칩(메모리 패키지)인 반도체 칩(반도체 부품)(10A)과, 메모리 회로의 동작을 제어하는 제어 회로를 갖는 로직 칩(로직 패키지)인 반도체 칩(반도체 부품)(10B)을 갖는다. 반도체 칩(10B)은, 상기한 제어 회로 외에, 메모리 회로와 신호의 입출력을 행하는 내부 인터페이스 회로를 갖는다. 또한 반도체 칩(10B)은, 반도체 장치 PKG6의 외부의 기기(예를 들어 도 1에 도시한 반도체 장치 PKG2)와의 사이에서 신호 전송을 행하는, 외부 인터페이스 회로를 갖는다.
한편, 메모리 칩인 반도체 칩(10A)은, 로직 칩인 반도체 칩(10B)과의 사이에서 신호의 입출력을 행하는 내부 인터페이스 회로를 갖는다. 또한, 반도체 칩(10A)은, 주로 반도체 칩(10B)과의 사이에서 신호의 입출력을 행하고, 외부 기기와의 사이에서의 신호 송수신은, 거의 행하지 않는다(혹은 전혀 행하지 않음). 따라서, 반도체 칩(10A)에 접속되는 신호 전송 경로의 대부분(적어도 절반 이상으로서, 모든 경우도 있음)은, 반도체 칩(10B)과의 사이에서 신호를 전송하는, 신호 전송 경로 SGP4이다. 바꿔 말하자면, 반도체 칩(10A)은, 복수의 신호 전송 경로 SGP4를 통하여, 반도체 칩(10B)과 전기적으로 접속되어 있다.
여기서, 신호 전송 경로 SGP4의 신호 품질의 저하를 억제하는 관점에서는, 신호 전송 경로 SGP4의 배선 경로 거리는 짧은 편이 좋다. 따라서, 도 19에 도시한 예에서는, 코어 절연층인 절연층(41C)과 상면(4t)의 사이에 위치하는 배선층 M2, M3, M4에는, 우선적으로 신호 전송 경로 SGP4를 배치하고 있다. 바꿔 말하자면, 복수의 신호 전송 경로 SGP4의 각각은, 절연층(41C)과 하면(4b)의 사이에 위치하는 배선층 M5, M6, M7에는 형성되지 않는다. 또한, 복수의 신호 전송 경로 SGP4의 각각은, 스루홀 배선(4TW)에는 접속되지 않는다.
한편, 인터포저(40C)에 형성된 복수의 용량 소자 CAP1을 구성하는 복수의 전극 MP1(도 8 참조)의 각각은, 절연층(41C)과 하면(4b)의 사이에 위치하는 배선층 M5, M6, M7에 형성되어 있다. 도 19에 도시한 예에서는, 복수의 신호 전송 경로 SGP4의 각각은, 배선층 M5, M6, M7에는 형성되지 않으므로, 복수의 용량 소자 CAP1을 형성하는 스페이스를 확보할 수 있다. 반대로 말하면, 도 19에 도시한 예에서는, 인터포저(40C)에 형성된 복수의 용량 소자 CAP1을 구성하는 복수의 전극 MP1(도 8 참조)의 각각은, 배선층 M2, M3, M4에는 형성되지 않으므로, 배선층 M2, M3, M4에 있어서, 신호 전송 경로 SGP4의 배선 리소스를 증가시킬 수 있다.
또한, 상기에서는, 도 19에서는, 복수의 신호 전송 경로 SGP4의 각각이, 절연층(41C)과 하면(4b)의 사이에 위치하는 배선층 M5, M6, M7에는 형성되지 않은 실시 형태에 대하여 설명하였다. 그러나, 복수의 신호 전송 경로 SGP4의 각각이, 배선층 M2, M3, M4의 각각에 우선적으로 형성되어 있으면 된다. 따라서, 복수의 신호 전송 경로 SGP4 중 일부가 배선층 M5, M6, M7 중 어느 하나에 형성되어 있어도 된다. 이 경우, 복수의 신호 전송 경로 SGP4 중 배선층 M5, M6, M7 중 어느 하나를 경유하는 신호 전송 경로 SGP4의 수는, 배선층 M5, M6, M7의 각각을 경유하지 않는 신호 전송 경로 SGP4의 수보다도 적은 것이 바람직하다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어, 인터포저 위에 반도체 칩이 탑재된 실시 형태를 예로 들어 설명하였지만, 인터포저 위에, 반도체 칩이 내장된 반도체 패키지(반도체 부품)를 탑재해도 된다.
또한, 예를 들어, 상기한 보정 회로에 포함되는 용량 소자를 구성하는 전극의 평면 형상에는, 도 8에 도시한 대략 원형의 도체 패턴이나 도 14에 도시한 선 형상의 도체 패턴 외에, 다양한 변형예가 있다. 예를 들어, 다각형, 혹은 복수의 도형을 조합한 형상이어도 된다.
또한, 예를 들어, 상기와 같이 다양한 변형예에 대하여 설명하였지만, 상기에서 설명한 각 변형예끼리를 조합해서 적용할 수 있다.
1PD: 패드(전극, 칩 전극, 전극 패드, 표면 전극, 부품 전극)
1SB: 범프 전극
3b: 하면(제1 이면)
3BF: 단자(본딩 패드, 본딩 리드, 칩 접속용 단자)
3Cb: 하면
3Ct: 상면
3LD: 랜드(외부 단자, 전극, 외부 전극)
3PL: 도체 플레인(도체 패턴)
3s: 측면
3t: 상면(제1 표면)
3THL: 스루홀 랜드
3TW: 스루홀 배선
3V: 비아 배선
3VL: 비아 랜드
3W: 배선
4b: 하면(제2 이면)
4PL: 도체 플레인(도체 패턴)
4SB: 범프 전극
4s: 측면
4t: 상면(제2 표면)
4THL: 스루홀 랜드
4TSV: 관통 전극
4TW: 스루홀 배선
4V: 비아 배선
4VL: 비아 랜드
4W: 배선
10, 10A, 10B, 20: 반도체 칩(반도체 부품)
10b: 이면(주면, 하면)
10s: 측면
10t: 표면(주면, 상면)
11: 실리콘 기판(기판, 기재, 반도체 기판)
11t: 주면
12: 배선층
13: 패시베이션막
30, 30h: 배선 기판(기판, 패키지 기판)
31, 31B, 31T: 절연층
31C: 절연층(코어재, 코어 절연층)
40, 40A, 40B: 인터포저(기판, 중계 기판)
41: 절연층
41b: 하면
41C: 코어층(코어재, 코어 절연층, 절연층)
41t: 상면
42: 상면 단자(본딩 패드, 단자, 반도체 부품 탑재면측 단자, 부품 접속용 단자)
43: 하면 단자(단자, 땜납 접속용 패드, 랜드, 배선 기판 접속용 단자)
45: 기판(반도체 기판, 기재)
45t: 주면
BR1, BR2: 분기부
CAP1, CAP2, CAPh: 용량 소자
CP1, CP2, CP4, CP5: 접속부
CP3, CP6: 외부 단자부(접속부)
DSn, DSp: 차동 신호 전송 경로
EDG1, EDG2: 단부
EDV1: 전자 장치(전자 기기)
IMC, IMC1, IMC2: 보정 회로(회로부)
M1, M2, M3, M4, M5, M6, M7, M8: 배선층
MB1: 배선 기판(마더 보드, 실장 기판)
MP1, MP2, MP3, MP4, MP5, MPh: 전극(도체 패턴)
MP6: 도체 패턴
PKG1, PKG2, PKG3, PKG4, PKG5, PKG6: 반도체 장치
Rx, RxL, Tx, TxL: 전극(전극 패드)
SB: 땜납 볼(땜납재, 외부 단자, 전극, 외부 전극)
SGP1, SGP3: 고속 전송 경로
SGP, SGP4: 신호 전송 경로
SGP2: 저속 전송 경로
TP1, TP2, TP2, TP3, TP4: 전송부
WL1, WL2, WL3, WL4, WL5, WL6: 배선층
WRP1: 연장부

Claims (18)

  1. 제1 표면, 및 상기 제1 표면의 반대측에 위치하는 제1 이면을 구비하는 제1 기판과,
    제2 표면, 및 상기 제2 표면의 반대측에 위치하는 제2 이면을 구비하고, 상기 제1 기판의 상기 제1 표면과 상기 제2 이면이 대향한 상태에서 상기 제1 기판에 탑재되는 제2 기판과,
    상기 제2 기판의 상기 제2 표면 위에 탑재되고, 제1 신호 전송 경로가 접속된 제1 반도체 부품
    을 갖고,
    상기 제1 신호 전송 경로는,
    상기 제1 반도체 부품과 상기 제2 기판을 전기적으로 접속하는 제1 접속부와,
    상기 제2 기판과 상기 제1 기판을 접속하는 제2 접속부와,
    상기 제1 기판의 상기 제1 이면에 형성된 제1 외부 단자부와,
    상기 제2 기판에 설치되고, 상기 제1 접속부와 상기 제2 접속부를 전기적으로 접속하는 제1 전송부와,
    상기 제1 기판에 설치되고, 상기 제2 접속부와 상기 제1 외부 단자부를 전기적으로 접속하는 제2 전송부
    를 갖고,
    상기 제1 신호 전송 경로에는, 한쪽의 단부가 상기 제2 전송부의 도중의 제1 분기부에 접속되고, 또한 다른 쪽의 단부가 제1 용량 소자에 접속된 제1 회로부가 접속되고,
    상기 제1 용량 소자는, 상기 제2 기판에 형성되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 기판과 상기 제2 기판의 각각은, 복수의 도체 패턴을 갖고,
    상기 제2 기판에 있어서의 상기 복수의 도체 패턴의 배치 밀도는, 상기 제1 기판에 있어서의 상기 복수의 도체 패턴의 배치 밀도보다도 높은, 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 전송부의 배선 경로 거리는, 상기 제2 전송부의 배선 경로 거리보다 짧은, 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 기판은, 제1 코어 절연층, 상기 제1 코어 절연층을 두께 방향으로 관통하는 제1 스루홀 배선, 및 상기 제1 스루홀 배선에 접속되는 제1 스루홀 랜드를 갖고,
    상기 제1 용량 소자를 구성하는 제1 전극의 면적은, 상기 제1 스루홀 랜드의 면적보다 작은, 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 기판은, 제1 코어 절연층, 상기 제1 코어 절연층을 두께 방향으로 관통하는 제1 스루홀 배선, 상기 제1 코어 절연층과 상기 제1 표면의 사이에 위치하는 제1 배선층, 및 상기 제1 코어 절연층과 상기 제1 이면의 사이에 위치하는 제2 배선층을 갖고,
    상기 제1 신호 전송 경로의 상기 제1 분기부는, 상기 제1 기판의 상기 제1 배선층에 형성되어 있는, 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 기판은, 제2 코어 절연층, 상기 제2 코어 절연층을 두께 방향으로 관통하는 제2 스루홀 배선, 상기 제2 코어 절연층과 상기 제2 표면의 사이에 위치하는 제3 배선층, 및 상기 제2 코어 절연층과 상기 제2 이면의 사이에 위치하는 제4 배선층을 갖고,
    상기 제1 회로부의 상기 제1 용량 소자를 구성하는 제1 전극은, 상기 제2 기판의 상기 제4 배선층에 형성되어 있는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 기판은, 복수의 배선층을 갖고,
    상기 제1 용량 소자를 구성하는 제1 전극은, 상기 제2 기판의 상기 복수의 배선층에 형성되고, 또한 상기 복수의 배선층을 전기적으로 접속하는 비아 배선을 통해 접속되어 있는, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 용량 소자를 구성하는 제1 전극은, 상기 제1 기판의 상기 제2 전송부를 구성하는 배선의 폭보다 굵은 폭을 갖는 도체 패턴인, 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 용량 소자를 구성하는 제1 전극은,
    상기 제1 분기부측에 배치되는 제1 단부와,
    상기 제1 단부의 반대측에 있어서, 상기 제1 전극 이외의 도체 패턴과 이격해서 배치되는 제2 단부와,
    상기 제1 단부와 상기 제2 단부를 접속하는 연장부
    를 갖는 도체 패턴인, 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 기판 및 상기 제2 기판의 각각은, 복수의 배선층을 갖고,
    상기 제2 기판의 상기 복수의 배선층 중, 두께 방향으로 인접하는 배선층 간의 이격 거리는, 상기 제1 기판의 상기 복수의 배선층 중, 두께 방향으로 인접하는 배선층 간의 이격 거리보다 짧은, 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 기판은, 제1 코어 절연층, 상기 제1 코어 절연층을 두께 방향으로 관통하는 제1 스루홀 배선, 및 상기 제1 스루홀 배선에 접속되는 제1 스루홀 랜드를 갖고,
    상기 제1 용량 소자를 구성하는 제1 전극의 면적은, 상기 제1 스루홀 랜드의 면적보다 작은, 반도체 장치.
  12. 제1항에 있어서,
    상기 제1 반도체 부품에는, 상기 제1 신호 전송 경로 외에, 제2 신호 전송 경로가 접속되고,
    상기 제2 신호 전송 경로는,
    상기 제1 반도체 부품과 상기 제2 기판을 전기적으로 접속하는 제3 접속부와,
    상기 제2 기판과 상기 제1 기판을 접속하는 제4 접속부와,
    상기 제1 기판의 상기 제1 이면에 형성된 제2 외부 단자부와,
    상기 제2 기판에 설치되고, 상기 제3 접속부와 상기 제4 접속부를 전기적으로 접속하는 제3 전송부와,
    상기 제1 기판에 설치되고, 상기 제4 접속부와 상기 제2 외부 단자부를 전기적으로 접속하는 제4 전송부
    를 갖고,
    상기 제2 신호 전송 경로의 상기 제3 전송부의 배선 경로 중에 제2 용량 소자가 접속되어 있는, 반도체 장치.
  13. 제12항에 있어서,
    상기 제3 전송부의 배선 경로 거리는 상기 제1 전송부의 배선 경로 거리보다 긴, 반도체 장치.
  14. 제13항에 있어서,
    상기 제4 전송부의 배선 경로 거리는, 상기 제2 전송부의 배선 경로 거리보다 짧은, 반도체 장치.
  15. 제1항에 있어서,
    상기 제2 기판은,
    상기 제2 이면, 및 상기 제2 이면의 반대측의 주면을 갖는 반도체 기판과,
    상기 주면과 상기 제2 표면의 사이에 배치된 배선층과,
    상기 반도체 기판의 상기 주면 및 상기 제2 이면 중, 한쪽으로부터 다른 쪽까지를 관통하는 상태에서 배치되는 복수의 관통 전극
    을 갖고,
    상기 제1 회로부의 상기 제1 용량 소자는,
    상기 복수의 관통 전극 중 제1 관통 전극을 통해 상기 제1 신호 전송 경로와 전기적으로 접속되고, 또한 상기 배선층에 형성된 제1 도체 패턴을 포함하는, 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 회로부의 상기 제1 용량 소자는,
    상기 반도체 기판의 상기 주면측으로부터 상기 제2 이면측을 향해서 연장되고, 상기 제1 도체 패턴을 통해 상기 제1 신호 전송 경로와 전기적으로 접속되는 제2 도체 패턴을 포함하는, 반도체 장치.
  17. 제1항에 있어서,
    상기 제2 기판의 상기 제2 표면 위에는, 복수의 제2 신호 전송 경로를 통해 상기 제1 반도체 부품과 전기적으로 접속된 제2 반도체 부품이 탑재되고,
    상기 제2 기판은, 제1 코어 절연층, 상기 제1 코어 절연층을 두께 방향으로 관통하는 복수의 제1 스루홀 배선, 상기 제1 코어 절연층과 상기 제2 표면의 사이에 위치하는 제1 배선층, 및 상기 제1 코어 절연층과 상기 제2 이면의 사이에 위치하는 제2 배선층을 갖고,
    상기 복수의 제2 신호 전송 경로는, 상기 복수의 제1 스루홀 배선 및 상기 제2 배선층에는 형성되지 않고,
    상기 제1 회로부의 상기 제1 용량 소자를 구성하는 제1 전극은, 상기 제2 기판의 상기 제2 배선층에 형성되어 있는, 반도체 장치.
  18. 제1 표면, 및 상기 제1 표면의 반대측에 위치하는 제1 이면을 구비하는 제1 기판과,
    제2 표면, 및 상기 제2 표면의 반대측에 위치하는 제2 이면을 구비하고, 상기 제1 기판의 상기 제1 표면과 상기 제2 이면이 대향한 상태에서 상기 제1 기판에 탑재되는 제2 기판과,
    상기 제2 기판의 상기 제2 표면 위에 탑재되고, 복수의 제1 신호 전송 경로가 접속된 제1 반도체 부품과,
    상기 제2 기판의 상기 제2 표면 위에 탑재되고, 복수의 제2 신호 전송 경로를 통해 상기 제1 반도체 부품과 전기적으로 접속된 제2 반도체 부품
    을 갖고,
    상기 복수의 제1 신호 전송 경로의 각각은,
    상기 제1 반도체 부품과 상기 제2 기판을 전기적으로 접속하는 제1 접속부와,
    상기 제2 기판과 상기 제1 기판을 접속하는 제2 접속부와,
    상기 제1 기판의 상기 제1 이면에 형성된 제1 외부 단자부와,
    상기 제2 기판에 설치되고, 상기 제1 접속부와 상기 제2 접속부를 전기적으로 접속하는 제1 전송부와,
    상기 제1 기판에 설치되고, 상기 제2 접속부와 상기 제1 외부 단자부를 전기적으로 접속하는 제2 전송부
    를 갖고,
    상기 복수의 제1 신호 전송 경로의 각각에는, 한쪽의 단부가 상기 제2 전송부의 도중의 제1 분기부에 접속되고, 또한 다른 쪽의 단부가 제1 용량 소자에 접속된 제1 회로부가 접속되고,
    상기 제2 기판은, 제1 코어 절연층, 상기 제1 코어 절연층을 두께 방향으로 관통하는 복수의 제1 스루홀 배선, 상기 제1 코어 절연층과 상기 제2 표면의 사이에 위치하는 제1 배선층, 및 상기 제1 코어 절연층과 상기 제2 이면의 사이에 위치하는 제2 배선층을 갖고,
    상기 복수의 제2 신호 전송 경로는, 상기 복수의 제1 스루홀 배선 및 상기 제2 배선층에는 형성되지 않고,
    상기 제1 회로부의 상기 제1 용량 소자를 구성하는 제1 전극은, 상기 제2 기판의 상기 제2 배선층에 형성되어 있는, 반도체 장치.
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