JP2019114675A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019114675A
JP2019114675A JP2017247511A JP2017247511A JP2019114675A JP 2019114675 A JP2019114675 A JP 2019114675A JP 2017247511 A JP2017247511 A JP 2017247511A JP 2017247511 A JP2017247511 A JP 2017247511A JP 2019114675 A JP2019114675 A JP 2019114675A
Authority
JP
Japan
Prior art keywords
potential
wiring
wiring layer
electrodes
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017247511A
Other languages
English (en)
Inventor
修一 仮屋崎
Shuichi Kariyazaki
修一 仮屋崎
航 白井
Wataru Shirai
航 白井
晋二 片山
Shinji Katayama
晋二 片山
土屋　恵太
Keita Tsuchiya
恵太 土屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2017247511A priority Critical patent/JP2019114675A/ja
Priority to US16/192,323 priority patent/US10643960B2/en
Priority to CN201811583769.5A priority patent/CN110034085B/zh
Publication of JP2019114675A publication Critical patent/JP2019114675A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6638—Differential pair signal lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、第１回路を備える半導体チップと、半導体チップが搭載される配線基板ＳＵＢ１とを有する。配線基板ＳＵＢ１は、半導体チップに入力される入力信号が伝送される複数の配線（入力信号配線）Ｒｗ、半導体チップから出力される出力信号が伝送される複数の配線（出力信号配線）Ｔｗ、および基準電位が供給される複数の導体プレーン２ＰＬを備える。配線の延在方向に対して直交する方向における配線の断面積を、配線断面積と定義すると、複数の配線Ｒｗのそれぞれの配線断面積は、複数の配線Ｔｗのそれぞれの配線断面積より小さい。また、配線基板ＳＵＢ１の厚さ方向において、複数の配線Ｒｗのそれぞれは、基準電位が供給される複数の導体プレーン２ＰＳ２、２ＰＳ４に挟まれ、かつ、複数の配線Ｔｗと複数の配線Ｒｗとの間には基準電位が供給される導体プレーン２ＰＳ４が配置される。【選択図】図１２

Description

本発明は、半導体装置に関し、例えば、高速で信号を伝送する回路を備える半導体装置に適用して有効な技術に関する。
特許文献１（特開２００３―２６４２５６号公報）には、主面の中央領域に隣接する第１領域にデータ信号入出力用のバンプ電極が配置され、第１領域の外側にアドレス信号入力用のバンプ電極が配置された半導体チップが記載されている。
特許文献２（特開２００８―３１１６８２号公報）には、差動信号を伝送する配線に接続される貫通導体の周囲に接地電位が供給される複数の貫通導体を配列する構造が記載されている。
特許文献３（特開２０１３―１１０２９３号公報）には、高速信号配線の幅および厚さが低速信号配線の幅および厚さよりも大きい構造の配線基板が記載されている。
特開２００３―２６４２５６号公報 特開２００８―３１１６８２号公報 特開２０１３―１１０２９３号公報
本願発明者は、半導体装置の性能を向上させる技術開発を行っている。この一環として、配線基板上に搭載された半導体チップに入力される信号、あるいは半導体チップから出力される信号の伝送速度の高速化に取り組んでいる。高速で信号を伝送する高速伝送経路を備える半導体装置の性能（例えば、伝送信頼性や大型化の抑制など）を向上させる観点から、改善の余地があることが判った。
例えば、多くのデータを高速で処理し、通信することが要求されるデバイスの場合、データ信号の入出力回路の高速化と、データを処理するコア回路への電力供給の安定化を両立させる技術が必要である。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、第１回路を備える半導体チップと、上記半導体チップが搭載される配線基板とを有する。上記配線基板は、上記半導体チップに入力される入力信号が伝送される複数の入力信号配線、上記半導体チップから出力される出力信号が伝送される複数の出力信号配線、および基準電位が供給される複数の導体パターンを備える。配線の延在方向に対して直交する方向における上記配線の断面積を、配線断面積と定義すると、上記複数の入力信号配線のそれぞれの配線断面積は、上記複数の出力信号配線のそれぞれの配線断面積より小さい。また、上記配線基板の厚さ方向において、上記複数の入力信号配線のそれぞれは、上記基準電位が供給される上記複数の導体パターンに挟まれ、かつ、上記複数の出力信号配線のそれぞれと上記複数の入力信号配線のそれぞれとの間には上記基準電位が供給される導体パターンが配置される。
上記一実施の形態によれば、半導体装置性能を向上させることができる。
電子装置の構成例を示す説明図である。 図１に示す電子装置が備える回路の構成例を示す説明図である。 図２に示す二つの半導体装置のうちの一つが備える回路の構成例の詳細を示す説明図である。 図１に示す二個の半導体装置のうちの一方の半導体装置の上面図である。 図４に示す半導体装置の下面図である。 図４のＡ−Ａ線に沿った断面図である。 図６に示す半導体チップの電極配置面の平面図である。 図７に示す半導体チップが備える回路の平面視におけるレイアウトの例を示す平面図である。 図６に示す配線基板の上面を示す平面図である。 図９に示すソルダレジスト膜を取り除いた状態を示す平面図である。 図９に示す配線基板の上面のうち、図６に示す半導体チップと重畳する領域の拡大平面図である。 図９のＡ−Ａ線に沿った拡大断面図である。 図１１に示す配線層の下層（第２層目）の配線層の拡大平面図である。 図１３のＡ部の拡大平面図である。 図１３に示す配線層の下層（第３層目）の配線層の平面図である。 図１５のＡ部の拡大平面図である。 図１５のＢ部の拡大平面図である。 図１５に示す配線層の下層（第４層目）の配線層の平面図である。 図１８のＡ部の拡大平面図である。 図１８に示す配線層の下層（第５層目）の配線層の平面図である。 図２０のＡ部の拡大平面図である。 図２０のＢ部の拡大平面図である。 図２０に示すスルーホール配線のうちの一つの拡大断面図である。 図１０のＡ部の拡大平面図である。 図２０に示す出力信号用配線と、図１５に示す入力信号用配線とを重ねあわせた状態を示す平面図である。 図２０に示す配線層の下層（第６層目）の配線層の平面図である。 図２６に示す配線層の下層（第７層目）の配線層の平面図である。 図２７に示す配線層の下層（第８層目）の配線層の平面図である。 図２８に示す配線層の下層（第９層目）の配線層の平面図である。 図２０に示す配線層の下層（第１０層目）の配線層の平面図である。 図６に示す信号伝送経路の断面構造例を示す要部拡大断面図である。 図３１に対する変形例を示す要部拡大断面図である。 図１１に対する変形例である半導体装置が備える配線基板の第１配線層におけるパッドのレイアウト例を示す拡大平面図である。 図６に対する変形例である半導体装置の断面図である。 図３４に示す配線層の第３配線層の平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金メッキ、Ｃｕ層、ニッケル・メッキ等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜電子装置＞
まず、図１〜図３を用いて、マザーボード上に複数の半導体装置（半導体パッケージ）が搭載され、複数の半導体装置の間で、電気信号を伝送する電子装置の構成例について説明する。図１は、本実施の形態の半導体装置を含む電子装置の構成例を示す説明図である。また、図２は、図１に示す電子装置が備える回路の構成例を示す説明図である。また、図３は、図２に示す二つの半導体装置のうちの一つが備える回路の構成例の詳細を示す説明図である。なお、図１では、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とが電気的に接続されていることを明示的に示すため、図２に示す信号伝送経路ＳＧＰを太線により模式的に示す。
図１に示す電子装置（電子機器）ＥＤＶ１は、配線基板（マザーボード、実装基板）ＭＢ１と、配線基板ＭＢ１に搭載される半導体装置ＰＫＧ１および半導体装置ＰＫＧ２と、を有する。半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とは、配線基板ＭＢ１に形成された信号伝送経路ＳＧＰを介して、互いに電気的に接続される。信号伝送経路ＳＧＰを介して伝送される信号には、半導体装置ＰＫＧ１から出力される信号ＳＧＴと、半導体装置ＰＫＧ１に入力される信号ＳＧＲとが含まれる。また、信号伝送経路ＳＧＰは、信号ＳＧＴが伝送される信号伝送経路ＳＧＰＴと、信号ＳＧＲが伝送される信号伝送経路ＳＧＰＲと、を含む。
図１に示す例では、信号ＳＧＴは、半導体装置ＰＫＧ１から出力され、かつ、半導体装置ＰＫＧ２に入力される。また、信号ＳＧＲは、半導体装置ＰＫＧ２から出力され、かつ、半導体装置ＰＫＧ１に入力される。ただし、信号ＳＧＴの出力先や信号ＳＧＲの出力元は、図１に示す例には限定されず、種々の変形例がある。図１に示す半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とは、同様の構造なので、以下では代表的に半導体装置ＰＫＧ１について説明する。
図２に示すように、電子装置ＥＤＶ１は、複数の信号伝送経路ＳＧＰを有する。図２に示す例では、半導体装置ＰＫＧ１に接続される複数の信号伝送経路ＳＧＰのそれぞれは、例えば５０Ｇｂｐｓ（Gigabit per second）以上の伝送速度で電気信号が伝送される高速信号伝送経路（高速伝送経路）である。
また、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを電気的に接続する複数の信号伝送経路ＳＧＰのそれぞれは、シリアル伝送方式により電気信号を伝送する。詳しくは、半導体チップＣＨＰ１は、シリアル方式とパラレル方式とを相互に変換する、ＳｅｒＤｅｓ回路（SERializer / DESerializer）を備える。シリアル伝送方式で入力された入力信号は、ＳｅｒＤｅｓ回路（入出力回路）によりパラレル方式に変換される。ＳｅｒＤｅｓ回路は図３に示す半導体チップＣＨＰ１の入出力回路ＩＯＣ１に含まれる。また、パラレル方式の信号は、ＳｅｒＤｅｓ回路によりシリアル方式に変換された後、出力される。
信号の伝送方式は、複数の伝送経路を用いて複数のビットを同時に伝送するパラレル伝送方式と、一つまたは数本の伝送経路を用いて複数のビットを順番に伝送するシリアル伝送方式に大別される。パラレル伝送方式の場合、複数の信号伝送経路のそれぞれのクロック周波数の高周波化を抑制しつつ、データ転送レートの帯域幅を広くすること（データ転送速度を高速化すること）ができる。ただし、パラレル伝送方式においてデータ転送レートの帯域幅を広くすると、複数の伝送経路間の伝送速度の差に起因するスキューの問題が大きくなる。また、パラレル伝送方式において、信号伝送速度を高速化する場合、伝送経路の数が増大する。このため、隣り合う信号伝送経路の間でのクロストークノイズの影響が増大する。また、クロストークノイズ対策として、隣り合う信号伝送経路の離間距離を大きくすると、半導体装置のサイズが増大する。
一方、シリアル伝送方式の場合は、信号伝送速度を高速化した際のスキューの影響は、パラレル伝送方式と比較して、実質的に無視できる程小さい。また、シリアル伝送方式は、パラレル伝送方式と比較して、信号伝送経路ＳＧＰの数を低減できる。このため、隣り合う信号伝送経路間でのクロストークノイズの影響を低減できる。あるいは、信号伝送経路の数が低減されることにより、半導体装置のサイズを小さくすることができる。
なお、図示は省略したが、半導体装置ＰＫＧ１が、信号伝送経路ＳＧＰの伝送速度（例えば５０Ｇｂｐｓ以上）より低い伝送速度（例えば３Ｇｂｐｓ以下程度）で電気信号が伝送される低速信号伝送経路を有していても良い。言い換えれば、半導体装置ＰＫＧ１は、第１の伝送速度で電気信号が伝送される低速信号伝送経路と、第１の伝送速度よりも速い第２の伝送速度で電気信号が伝送される高速信号伝送経路と、を有していても良い。
また、図２に示す信号伝送経路ＳＧＰは、差動信号が伝送される、一対の差動信号伝送経路ＤＳｐ、ＤＳｎにより構成される。一対の差動信号伝送経路ＤＳｐ、ＤＳｎは、差動対を構成する。差動信号伝送経路ＤＳｐと差動信号伝送経路ＤＳｎには互いに逆相の電流が流れる。差動信号は、差動対の間の電位差として伝送される。差動伝送方式の場合、一本の信号伝送経路に電気信号を流すシングルエンド伝送方式と比較して、信号波形の振幅を小さくできる。また、差動伝送方式は、シングルエンド伝送方式と比較して、外部からのノイズの影響を低減できる。なお、本実施の形態では、信号伝送経路ＳＧＰの一例として、一対の差動信号伝送経路ＤＳｐ、ＤＳｎを介して、差動信号を伝送する実施態様を取り上げて説明するが、信号伝送経路ＳＧＰの伝送方式は、差動伝送方式の他、例えばシングルエンド伝送方式など、種々の変形例が適用できる。
また、図２に示す半導体装置ＰＫＧ１が有する半導体チップＣＨＰ１は、複数の電極を備えている。半導体チップＣＨＰ１が有する複数の電極は、出力信号（送信信号）である信号ＳＧＴ（図１参照）が伝送される電極（出力信号電極）Ｔｘ（詳しくは、一対の差動信号が出力される電極Ｔｘｐと電極Ｔｘｎ）を含む。また、半導体チップＣＨＰ１が有する複数の電極は、入力信号（受信信号）である信号ＳＧＲ（図１参照）が伝送される電極（入力信号電極）Ｒｘ（詳しくは、一対の差動信号が入力される電極Ｒｘｐと電極Ｒｘｎ）を含む。
また、図３に示すように、半導体チップＣＨＰ１が有する複数の電極は、半導体チップＣＨＰ１のメモリ回路（コア回路、第１回路）ＭＣ１に基準電位ＶＳＳを供給する電極Ｖｘｓと、メモリ回路ＭＣ１に基準電位ＶＳＳとは異なる電源電位（第１電位）ＶＤ１を供給する電極Ｖｘ１と、を含む。半導体チップＣＨＰ１（詳しくは、半導体チップＣＨＰ１が備えるメモリ回路ＭＣ１）には、電極Ｖｘ１を介して電源電位ＶＤ１が供給される。また、半導体チップＣＨＰ１（詳しくは、半導体チップＣＨＰ１が備えるメモリ回路ＭＣ１）には、電極Ｖｘｓを介して基準電位ＶＳＳが供給される。
また、図３に示す例では、半導体チップＣＨＰ１は、データを記憶することができるメモリ回路ＭＣ１の他、信号の入力または出力を実行する入出力回路ＩＯＣ１、メモリ回路ＭＣ１および入出力回路ＩＯＣ１の動作を制御するロジック回路ＬＧＣ１、およびルックアップテーブル（転送先情報記憶回路）ＬＵＴ１を有している。入出力回路ＩＯＣ１は、上記したＳｅｒＤｅｓ回路やドライバ回路などを含み、半導体チップＣＨＰ１の外部と内部の間での信号の入力および出力を制御するインタフェース回路である。また、ロジック回路ＬＧＣ１は、信号データのヘッダ情報から抽出された転送先情報やルックアップテーブルＬＵＴ１に記憶された情報に基づいて、記憶するメモリセルの位置、あるいは出力するポートの位置を算出する。また、ルックアップテーブルＬＵＴ１には、データの転送先（記憶したメモリセルの位置）などのデータが記憶される。
半導体チップＣＨＰ１が有する複数の電極は、半導体チップＣＨＰ１の入出力回路ＩＯＣ１に基準電位ＶＳＳを供給する電極Ｖｘｓと、入出力回路ＩＯＣ１に電源電位ＶＤ２を供給する電極Ｖｘ２と、を含む。また、半導体チップＣＨＰ１が有する複数の電極は、半導体チップＣＨＰ１のロジック回路ＬＧＣ１に基準電位ＶＳＳを供給する電極Ｖｘｓと、ロジック回路ＬＧＣ１に電源電位ＶＤ２を供給する電極Ｖｘ２と、を含む。また、半導体チップＣＨＰ１が有する複数の電極は、半導体チップＣＨＰ１のルックアップテーブルＬＵＴ１に基準電位ＶＳＳを供給する電極Ｖｘｓと、ルックアップテーブルＬＵＴ１に電源電位ＶＤ２を供給する電極Ｖｘ２と、を含む。本実施の形態の例では、図３に示す電源電位ＶＤ１と電源電位ＶＤ２とは互いに異なる。ただし、変形例として、電源電位ＶＤ１および電源電位ＶＤ２とが同じ電位であっても良い。また、基準電位ＶＳＳは例えば接地電位であって、電源電位ＶＤ１およびＶＤ２のそれぞれは、基準電位ＶＳＳより電位レベルが高い。
なお、半導体チップＣＨＰ１が備える各回路に供給される電源電位は、図３に示す例には限定されない。例えば、４種類の回路に互いに異なる４種類の電位が供給されても良い。また例えば、電源電位ＶＤ１と電源電位ＶＤ２が同じ電位レベルであっても良い。
＜半導体装置＞
次に、図１に示す半導体装置ＰＫＧ１を例として、半導体装置ＰＫＧ１内における信号伝送経路の構造例について説明する。まず、半導体装置ＰＫＧ１の概要を説明した後、信号伝送経路の構造について説明する。図４は、図１に示す二個の半導体装置のうちの一方の半導体装置の上面図である。図５は、図４に示す半導体装置の下面図である。また、図６は、図４のＡ−Ａ線に沿った断面図である。また、図７は、図６に示す半導体チップの電極配置面の平面図である。
なお、本実施の形態では、電極の数、端子の数、あるいは配線の数が少ない実施態様を例示的に取り上げて説明している。ただし、電極の数、端子の数、あるいは配線の数は、本実施の形態に示す例の数には限定されず、種々の変形例が適用可能である。
図４に示す本実施の形態の半導体装置ＰＫＧ１は、配線基板ＳＵＢ１、および配線基板ＳＵＢ１に搭載された半導体チップＣＨＰ１を備える。
図６に示すように、配線基板ＳＵＢ１は、半導体チップＣＨＰ１が搭載される上面（面、主面、チップ搭載面、第１主面）２ｔ、上面２ｔとは反対側の下面（面、主面、実装面、第２主面）２ｂを有する。また、配線基板ＳＵＢ１は、上面２ｔおよび下面２ｂのそれぞれの外縁に交差する複数の側面２ｓ（図４参照）を有する。本実施の形態の場合、配線基板ＳＵＢ１の上面２ｔ（図４参照）および下面２ｂ（図５参照）はそれぞれ四角形である。
配線基板ＳＵＢ１は、上面２ｔ上に搭載された半導体チップＣＨＰ１と、マザーボード（実装基板）である配線基板ＭＢ１（図１参照）と、を互いに電気的に接続するインタポーザ（中継基板）である。配線基板ＳＵＢ１は、チップ搭載面である上面２ｔ側の端子と実装面である下面２ｂ側の端子とを電気的に接続する複数の配線層（図６に示す例では１０層）ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０を有する。各配線層は、電気信号や電力を供給する経路である配線などの導体パターンを有する。また各配線層の間には、絶縁層２ｅが配置されている。各配線層は、絶縁層２ｅを貫通する層間導電路であるビア２ｖ、あるいはスルーホール配線２ＴＨＷを介して電気的に接続されている。配線基板ＳＵＢ１は、複数の配線層のそれぞれに大面積の導体パターンである導体プレーン（導体パターン）２ＰＬを備える。
また、複数の配線層のうち、最も上面２ｔ側に配置される配線層ＷＬ１の大部分は、ソルダレジスト膜である絶縁層ＳＲ１に覆われる。また、複数の配線層のうち、最も下面２ｂ側に配置される配線層ＷＬ１０の大部分は、ソルダレジスト膜である絶縁層ＳＲ２に覆われる。
また、配線基板ＳＵＢ１は、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなる絶縁層（コア材、コア絶縁層）２ＣＲの上面２Ｃｔおよび下面２Ｃｂに、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、絶縁層２ＣＲの上面２Ｃｔ側の配線層ＷＬ５と下面２Ｃｂ側の配線層ＷＬ６とは、上面２Ｃｔと下面２Ｃｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線２ＴＨＷを介して電気的に接続されている。
配線基板ＳＵＢ１の上面２ｔには、半導体チップＣＨＰ１と電気的に接続される複数のパッド（端子、ボンディングパッド、ボンディングリード、半導体チップ接続用端子）２ＰＤが形成されている。また、配線基板ＳＵＢ１の下面２ｂには、半導体装置ＰＫＧ１の外部入出力端子である複数のランド２ＬＤが形成されている。複数のパッド２ＰＤと複数のランド２ＬＤは、配線基板ＳＵＢ１に形成された配線２ｄ、ビア２ｖ、およびスルーホール配線２ＴＨＷを介して、それぞれ電気的に接続されている。
なお、図６では、１０層の配線層を有する配線基板ＳＵＢ１を例示的に示しているが、変形例としては、例えば、１１層以上、あるいは８層以下の配線層を有する配線基板を用いても良い。
また、図６に示す例では、複数のランド２ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢが接続されている。半田ボールＳＢは、半導体装置ＰＫＧ１を図１に示す配線基板ＭＢ１に実装する際に、配線基板ＭＢ１側の複数の端子（図示は省略）と複数のランド２ＬＤを電気的に接続する、導電性部材である。半田ボールＳＢは、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
また、図５に示すように複数の半田ボールＳＢは、行列状（アレイ状、マトリクス状）に配置されている。また、図５では図示を省略するが、複数の半田ボールＳＢが接合される複数のランド２ＬＤ（図６参照）も行列状（マトリクス状）に配置されている。このように、配線基板ＳＵＢ１の実装面側に、複数の外部端子（半田ボールＳＢ、ランド２ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板ＳＵＢ１の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、半導体装置ＰＫＧ１は、配線基板ＳＵＢ１上に搭載される半導体チップＣＨＰ１を備えている。図６に示すように、半導体チップＣＨＰ１のそれぞれは、表面（主面、上面）３ｔ、表面３ｔとは反対側の裏面（主面、下面）３ｂを備える。また半導体チップＣＨＰ１は、表面３ｔおよび裏面３ｂと交差する複数の側面３ｓを備える。半導体チップＣＨＰ１は、図４に示すように平面視において配線基板ＳＵＢ１よりも平面積が小さい四角形の外形形状を成す。図４に示す例では、半導体チップＣＨＰ１が配線基板ＳＵＢ１の上面２ｔの中央部に搭載され、かつ、半導体チップＣＨＰ１の四つの側面３ｓのそれぞれが、配線基板ＳＵＢ１の四つの側面２ｓのそれぞれに沿って延びている。
また、図７に示すように、半導体チップＣＨＰ１の表面３ｔ側には、複数の電極（パッド、電極パッド、ボンディングパッド）３ＰＤが形成されている。複数の電極３ＰＤは、半導体チップＣＨＰ１の表面３ｔにおいて半導体チップＣＨＰ１の表面３ｔの大部分を覆う絶縁膜（パッシベーション膜、保護絶縁膜）３ＰＦから露出している。複数の電極３ＰＤは、表面３ｔにおいて表面３ｔの外縁に最も近い最外周から表面３ｔの中心に向かって複数列で配列される。本実施の形態では、半導体チップＣＨＰ１の表面３ｔには、複数の電極３ＰＤが行列状（マトリクス状、アレイ状）に配置されている。半導体チップＣＨＰ１の複数の電極３ＰＤを行列状に配置することで、半導体チップＣＨＰ１の表面３ｔを電極の配置スペースとして有効活用することができるので、半導体チップＣＨＰ１の電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。
また、図６に示すように、半導体チップＣＨＰ１は、表面３ｔが配線基板ＳＵＢ１の上面２ｔと対向した状態で、配線基板ＳＵＢ１上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
また、図示は省略するが、半導体チップＣＨＰ１の主面（詳しくは、半導体チップＣＨＰ１の基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極３ＰＤは、半導体チップＣＨＰ１の内部（詳しくは、表面３ｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
半導体チップＣＨＰ１（詳しくは、半導体チップＣＨＰ１の基材）は、例えばシリコン（Ｓｉ）から成る。また、表面３ｔには、半導体チップＣＨＰ１の基材および配線を覆う絶縁膜３ＰＦ（図７参照）が形成されており、複数の電極３ＰＤのそれぞれの一部は、この絶縁膜３ＰＦに形成された開口部において、絶縁膜から露出している。また、複数の電極３ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
また、図６に示すように、複数の電極３ＰＤにはそれぞれ突起電極３ＢＰが接続され、半導体チップＣＨＰ１の複数の電極３ＰＤと、配線基板ＳＵＢ１の複数のパッド２ＰＤとは、複数の突起電極３ＢＰを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）３ＢＰは、半導体チップＣＨＰ１の表面３ｔ上に突出するように形成された金属部材（導電性部材）である。突起電極３ＢＰは、本実施の形態では、電極３ＰＤ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、電極３ＰＤとの接続面側からチタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）が積層された積層膜（ニッケル膜上にさらに金（Ａｕ）膜を形成する場合もある）を例示することができる。また、半田バンプを構成する半田材としては、上記した半田ボールＳＢと同様に、鉛入りの半田材や鉛フリー半田を用いることができる。半導体チップＣＨＰ１を配線基板ＳＵＢ１に搭載する際には、複数の電極３ＰＤおよび複数のパッド２ＰＤの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極３ＢＰが形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）を突起電極３ＢＰとして用いても良い。
また、図６に示すように半導体チップＣＨＰ１と配線基板ＳＵＢ１の間には、アンダフィル樹脂（絶縁性樹脂）ＵＦが配置される。アンダフィル樹脂ＵＦは、半導体チップＣＨＰ１の表面３ｔと配線基板ＳＵＢ１の上面２ｔの間の空間を塞ぐように配置される。また、アンダフィル樹脂ＵＦは、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップＣＨＰ１と配線基板ＳＵＢ１の電気的接続部分（複数の突起電極３ＢＰの接合部）を封止するように配置される。このように、複数の突起電極３ＢＰと複数のパッド２ＰＤとの接合部をアンダフィル樹脂ＵＦで覆うことで、半導体チップＣＨＰ１と配線基板ＳＵＢ１の電気的接続部分に生じる応力を緩和させることができる。また、半導体チップＣＨＰ１の複数の電極３ＰＤと複数の突起電極３ＢＰとの接合部に生じる応力についても緩和させることができる。さらには、半導体チップＣＨＰ１の半導体素子（回路素子）が形成された主面を保護することもできる。
なお、図６に示す例では、半導体チップＣＨＰ１の裏面３ｂ上には他の部材が搭載されていないが、変形例として、半導体チップＣＨＰ１の裏面３ｂ上にさらに別の部材が搭載されていても良い。例えば、半導体チップＣＨＰ１の裏面３ｂ上に金属板が貼りつけられていても良い。金属板は、放熱板（ヒートスプレッダ、放熱部材）として機能し、半導体装置ＰＫＧ１の放熱特性を向上させることができる。
また、図４および図６に示す例では、半導体装置ＰＫＧ１の配線基板ＳＵＢ１には、半導体チップＣＨＰ１のみが搭載され、他の電子部品が搭載されていない。ただし、変形例として、配線基板ＳＵＢ１に半導体チップＣＨＰ１に加え、他の電子部品が搭載されていても良い。例えば、半導体チップＣＨＰ１に供給される駆動電圧を安定化させる目的で、配線基板ＳＵＢ１上にコンデンサが搭載されていても良い。また、例えば、半導体チップＣＨＰ１に接続される信号伝送経路中に直列接続で挿入され、交流信号中の直流成分をカットするコンデンサが配線基板ＳＵＢ１上に搭載されていても良い。
＜半導体チップの回路動作＞
次に、半導体装置ＰＫＧ１が備える半導体チップＣＨＰ１の回路動作について説明する。図８は、図７に示す半導体チップが備える回路の平面視におけるレイアウトの例を示す平面図である。図７および図８では、後述する領域ＰＤＲ１〜領域ＰＤＲ６の境界を二点鎖線で示している。また、図７では、各伝送経路に供給される信号や電位の種類を識別するため、ハッチングや模様を付している。出力信号（送信信号）の伝送経路および入力信号（受信信号）の伝送経路には、互いに異なるハッチングを付している。また、基準電位の伝送経路および電源電位の伝送経路には、供給される電位の種類ごとに、互いに濃さの異なるドットパターンを付している。
図１を用いて説明したように、半導体チップＣＨＰ１から半導体チップＣＨＰ２に至る信号伝送経路ＳＧＰでは、シリアル伝送方式により信号が伝送される。本実施の形態の半導体装置ＰＫＧ１を含む電子装置ＥＤＶ１（図１参照）は、例えば５０Ｇｂｐｓ以上の伝送速度で電気信号を伝送する信号伝送経路ＳＧＰを含んでいる。例えば、５６Ｇｂｐｓの伝送速度で電気信号が伝送される信号伝送経路ＳＧＰが１６本ある場合、半導体装置ＰＫＧ１のデータ転送レートの帯域幅は、約９００Ｇｂｐｓになる。本実施の形態のように、差動信号が伝送される場合、信号伝送経路として必要な配線の本数は２倍の３２本である。また、本実施の形態の半導体装置ＰＫＧ１のように、出力信号用の信号伝送経路と入力信号用の信号伝送経路とを別々に備える場合、信号伝送経路として必要な配線の本数は、さらに２倍の６４本である。また、半導体装置ＰＫＧ１に要求されるデータ転送レートの帯域幅が、例えば２Ｔｂｐｓ（Terabit per second）とすると、信号伝送経路ＳＧＰが３６本（差動信号なので、配線の数としては７２本）あれば良い。上記したように、シリアル伝送方式の場合、複数の信号伝送経路のそれぞれにおいて、５０Ｇｂｐｓ以上の伝送速度で電気信号が伝送されたとしても、スキューの問題は殆ど考慮しなくて良い。
ただし、信号伝送のクロック周波数が高くなると、外部からのノイズにより、信号波形が劣化し易くなる。このため、信号伝送経路ＳＧＰでは、外部からのノイズ影響を低減する対策を行うことが重要である。また、データ転送レートの帯域幅が大きくなると、単位時間当たりに処理されるデータの量が多くなり、これに伴って、コア回路の消費電力が大きくなる。このため、コア回路の電力需要が急激に上昇した場合に、コア回路の電力需要変動に対応して電力を安定的に供給することが可能な電力供給経路が必要になる。
図６に示す半導体チップＣＨＰ１が備える配線は、配線基板ＳＵＢ１が備える配線より幅が狭く、かつ、厚さが薄い。このため、半導体チップＣＨＰ１内における配線経路は、配線基板ＳＵＢ１内での配線経路と比較して配線抵抗が大きい。したがって、信号や電位の信号の伝送ロスを低減する観点から、半導体チップＣＨＰ１内での配線の引き回し距離は短くすることが好ましい。また、半導体チップＣＨＰ１内でのデータの伝送に要する時間はできる限り短いことが好ましい。
図８に示す半導体チップＣＨＰ１の入出力回路ＩＯＣ１に電気信号が入力されると、ロジック回路ＬＧＣ１が、信号データのヘッダ情報に基づいて、メモリ回路ＭＣ１が備える複数のメモリセルのうちから、データを記憶するメモリセルの位置を算出する。入力信号のデータは、ロジック回路ＬＧＣ１からのコマンドに基づいて指定されたメモリセルの位置に伝送され、記憶される。また、ロジック回路ＬＧＣ１は、データに含まれるヘッダ情報から転送先情報を抽出し、この転送先情報およびルックアップテーブルＬＵＴ１に記憶された情報に基づいて、出力ポートを算出する。入出力回路ＩＯＣ１は、複数の出力ポートを備え、この複数の出力ポートのうち、どの出力ポートから信号を出力するのかが算出される。またロジック回路ＬＧＣ１は、算出された出力ポートの送信準備を行い、記憶されたメモリセルから出力ポートにデータを移動させるコマンドを送信する。そして入出力回路ＩＯＣ１は、データを出力信号として半導体チップＣＨＰ１の外部に出力する。このような回路動作の場合、入出力回路ＩＯＣ１とメモリ回路ＭＣ１との間でのデータの伝送時間を短縮する他、ロジック回路ＬＧＣ１と入出力回路ＩＯＣ１との間、あるいはロジック回路ＬＧＣ１とメモリ回路ＭＣ１との間でのデータの伝送時間を短縮することで、データの書き込み処理および読み出し処理の時間を短縮できる。また、入出力回路ＩＯＣ１とメモリ回路ＭＣ１との間でのデータの伝送距離を短縮することにより、データの書き込み処理および読み出し処理における信号レベルの低下を抑制できる。
本実施の形態の半導体チップＣＨＰ１の場合、図８に示すように、平面視のＹ方向において、入出力回路ＩＯＣ１は、二箇所に配置されたメモリ回路ＭＣ１の間に配置されている。言い換えれば、平面視において、半導体チップＣＨＰ１は、辺（長辺、第１辺）３ｓＬ１と、辺３ｓＬ１の反対側の辺（長辺、第２辺）３ｓＬ２と、辺３ｓＬ１と辺３ｓＬ２との間にある領域ＰＤＲ１と、領域ＰＤＲ１と辺３ｓＬ２との間にある領域ＰＤＲ２と、領域ＰＤＲ１と領域ＰＤＲ２との間にある領域ＰＤＲ３と、を有する。メモリ回路ＭＣ１は、領域ＰＤＲ１および領域ＰＤＲ２に有り、かつ、領域ＰＤＲ３には無い。また、入出力回路ＩＯＣ１は、領域ＰＤＲ３に有り、かつ領域ＰＤＲ１および領域ＰＤＲ２には無い。
図８に対する検討例として、Ｙ方向において、辺３ｓＬ１および辺３ｓＬ２に沿って入出力回路ＩＯＣ１が配置され、入出力回路ＩＯＣ１の間にメモリ回路ＭＣ１が配置される半導体チップがある。入出力回路ＩＯＣ１に入力されたデータは、メモリ回路ＭＣ１のうち、常に直近のメモリセルに記憶されるとは限らない。このため、入出力回路ＩＯＣ１とメモリ回路ＭＣ１との間でのデータの伝送時間を短縮するためには、入出力回路ＩＯＣ１とメモリ回路ＭＣ１とを電気的に接続する経路の最大距離を短くする必要がある。図８に示す半導体チップＣＨＰ１の回路レイアウトの場合、上記検討例と比較して、入出力回路ＩＯＣ１とメモリ回路ＭＣ１とを電気的に接続する経路の最大距離を短くできる。
また、図８に示す例では、Ｙ方向において、ロジック回路ＬＧＣ１およびルックアップテーブルＬＵＴ１のそれぞれは、入出力回路ＩＯＣ１の間に配置される。言い換えれば、領域ＰＤＲ３は、領域ＰＤＲ１と領域ＰＤＲ２との間に位置する領域ＰＤＲ４と、領域ＰＤＲ４と領域ＰＤＲ２との間に位置する領域ＰＤＲ５と、領域ＰＤＲ４と領域ＰＤＲ５との間に位置する領域ＰＤＲ６と、を有する。入出力回路ＩＯＣ１は、領域ＰＤＲ４および領域ＰＤＲ５に有り、かつ、領域ＰＤＲ６には無い。また、ロジック回路ＬＧＣ１およびルックアップテーブルＬＵＴ１は、領域ＰＤＲ６に有り、かつ領域ＰＤＲ４および領域ＰＤＲ５には無い。図８に示す半導体チップＣＨＰ１のように、Ｙ方向において、入出力回路ＩＯＣ１およびロジック回路ＬＧＣ１がメモリ回路ＭＣ１の内側にある回路レイアウトを有する場合、半導体チップＣＨＰ１内におけるデータやコマンドの伝送時間を低減することができる。
図７に示すように、本実施の形態の半導体チップＣＨＰ１は、表面３ｔに複数列で配列される複数の電極３ＰＤを備える。半導体チップＣＨＰ１の複数の電極３ＰＤは、半導体チップＣＨＰ１に入力される入力信号（図１に示す信号ＳＧＲ）が伝送される複数の電極（入力信号電極、受信電極）Ｒｘを含む。詳しくは、電極Ｒｘは、差動対を構成する電極Ｒｘｐと、電極Ｒｘｎと、を含む。また、複数の電極３ＰＤは、半導体チップＣＨＰ１から出力される出力信号（図１に示す信号ＳＧＴ）が伝送される複数の電極（出力信号電極）Ｔｘを含む。詳しくは、電極Ｔｘは、差動対を構成する電極Ｔｘｐと、電極Ｔｘｎと、を含む。また、複数の電極３ＰＤは、半導体チップＣＨＰ１のメモリ回路ＭＣ１に基準電位ＶＳＳ（図３参照）を供給する複数の（基準電位電極）電極Ｖｘｓ、およびメモリ回路ＭＣ１に基準電位ＶＳＳと異なる電源電位ＶＤ１（図３参照）を供給する複数の電極（第１電位電極）Ｖｘ１、を含む。また、複数の電極３ＰＤは、半導体チップＣＨＰ１のロジック回路ＬＧＣ１に基準電位ＶＳＳ（図３参照）を供給する複数の電極（基準電位電極）Ｖｘｓ、およびロジック回路ＬＧＣ１に電源電位ＶＤ２（図３参照）を供給する複数の電極（第２電位電極）Ｖｘ２、を含む。
複数の電極３ＰＤのうち、信号伝送経路を構成する複数の電極Ｒｘおよび複数の電極Ｔｘは、それぞれ領域ＰＤＲ３に配列される。詳しくは、複数の電極Ｒｘおよび複数の電極Ｔｘは、それぞれ領域ＰＤＲ４および領域ＰＤＲ５のそれぞれに配列される。言い換えれば、複数の電極Ｒｘおよび複数の電極Ｔｘは、平面視において、図８に示す入出力回路ＩＯＣ１と重なる。このように、入出力回路ＩＯＣ１と電気的に接続される電極Ｒｘおよび電極Ｔｘが、平面視に置いて入出力回路ＩＯＣ１と重なる位置に配列されていることにより、半導体チップＣＨＰ１内での信号伝送経路の経路距離を短くできる。
また、複数の電極３ＰＤのうち、複数の電極Ｖｘ１および複数の電極Ｖｘｓのそれぞれは、領域ＰＤＲ１および領域ＰＤＲ２に配列される。言い換えれば、複数の電極Ｖｘ１および複数の電極Ｖｘｓのそれぞれは、平面視において、図８に示すメモリ回路ＭＣ１と重なる。このように、メモリ回路ＭＣ１と電気的に接続される電極Ｖｘ１および電極Ｖｘｓが、平面視に置いてメモリ回路ＭＣ１と重なる位置に配列されていることにより、半導体チップＣＨＰ１内での電力供給経路の経路距離を短くできる。この場合、半導体チップＣＨＰ１内での電力のロスを低減できるので、メモリ回路ＭＣ１への電力供給を安定化できる。また、領域ＰＤＲ１および領域ＰＤＲ２に複数の電極Ｖｘ１および複数の電極Ｖｘｓが配列されているので、一つのメモリ回路ＭＣ１に電力を供給する経路が複数の経路に分岐する。この場合、メモリ回路ＭＣ１の一部分において、急激に電力需要が大きくなった時に、複数の電力供給経路から電力需要が大きい部分に電力が供給される。この結果、電力需要の変動に対応して安定的に電力供給することができる。
また、複数の電極３ＰＤのうち、複数の電極Ｖｘ２および複数の電極Ｖｘｓのそれぞれは、領域ＰＤＲ６に配列される。言い換えれば、複数の電極Ｖｘ２および複数の電極Ｖｘｓのそれぞれは、平面視において、図８に示すロジック回路ＬＧＣ１と重なる。このように、ロジック回路ＬＧＣ１と電気的に接続される電極Ｖｘ２および電極Ｖｘｓが、平面視に置いてロジック回路ＬＧＣ１と重なる位置に配列されていることにより、半導体チップＣＨＰ１内での電力供給経路の経路距離を短くできる。この場合、半導体チップＣＨＰ１内での電力のロスを低減できるので、ロジック回路ＬＧＣ１への電力供給を安定化できる。また、領域ＰＤＲ６に複数の電極Ｖｘ２および複数の電極Ｖｘｓが配列されているので、一つのロジック回路ＬＧＣ１に電力を供給する経路が複数の経路に分岐する。この場合、ロジック回路ＬＧＣ１の一部分において、急激に電力需要が大きくなった時に、複数の電力供給経路から電力需要が大きい部分に電力が供給される。この結果、電力需要の変動に対応して安定的に電力供給することができる。
ところが、図８に示すように、Ｙ方向において、入出力回路ＩＯＣ１が半導体チップＣＨＰ１の中央部に集約配置される構造の場合、新たな課題が生じることが判った。例えば、入出力回路ＩＯＣ１が半導体チップＣＨＰ１の周辺領域に配列され、コア回路であるメモリ回路ＭＣ１が半導体チップＣＨＰ１の中央に配置されている構造の場合、配線基板ＳＵＢ１（図６参照）において、コア回路であるメモリ回路ＭＣ１と重なる領域に大面積の導体パターンを配置することができる。この場合、コア回路への電力供給を安定化させることができる。しかし、図８に示すように、メモリ回路ＭＣ１の間に入出力回路ＩＯＣ１が配置されている場合、メモリ回路ＭＣ１への電力供給経路が信号伝送経路により分断される。この結果、メモリ回路ＭＣ１への電力供給を安定化させる別の対策が必要になる。
また、信号伝送経路が電力供給経路の間に配置される場合、電力供給経路が発する電磁的ノイズの影響が信号伝送経路に及ぶことを抑制する対策が必要になる。信号伝送経路のノイズ低減対策として、信号伝送経路の周囲を囲むように、基準電位が供給される導体パターンを配置する技術がある。例えば、配線基板ＳＵＢ１（図６参照）において、信号伝送経路を構成する配線が設けられた配線層、その上層配線層、およびその下層配線層のそれぞれに、大面積で、かつ、基準電位が供給される導体パターンを配置し、信号伝送経路が導体パターンに挟まれる構造にする対策がある。この対策の場合、基準電位が供給される導体パターンが、電磁的なシールドとして機能することで、信号伝送経路に流れる電気信号が外部ノイズの影響を受けることを抑制することができる。
ただし、信号伝送経路を構成する全ての配線を上記の方法でシールドすると、配線基板の配線層数が多くなる。配線層数が増加すると、例えば、パッケージサイズの増加、あるいは配線構造の複雑化による製造効率の低下、などの課題が生じる。したがって、半導体装置ＰＫＧ１全体として、性能を向上させる観点から、上記した半導体チップＣＨＰ１の回路配置および電極配列に対応した配線設計が必要となる。
＜配線基板の構造＞
次に、半導体チップＣＨＰ１が搭載される配線基板ＳＵＢ１が備える配線レイアウトの例について、詳細に説明する。図９は、図６に示す配線基板の上面を示す平面図である。図１０は、図９に示すソルダレジスト膜を取り除いた状態を示す平面図である。図１１は、図９に示す配線基板の上面のうち、図６に示す半導体チップと重畳する領域の拡大平面図である。図１２は、図９のＡ−Ａ線に沿った拡大断面図である。また、図１３は、図１１に示す配線層の下層（第２層目）の配線層の拡大平面図である。図１４は、図１３のＡ部の拡大平面図である。図１５は、図１３に示す配線層の下層（第３層目）の配線層の平面図である。図１６は、図１５のＡ部の拡大平面図である。図１７は、図１５のＢ部の拡大平面図である。図１８は、図１５に示す配線層の下層（第４層目）の配線層の平面図である。図１９は、図１８のＡ部の拡大平面図である。図２０は、図１８に示す配線層の下層（第５層目）の配線層の平面図である。図２１は、図２０のＡ部の拡大平面図である。図２２は、図２０のＢ部の拡大平面図である。図２３は、図２０に示すスルーホール配線のうちの一つの拡大断面図である。
図６に示す配線基板ＳＵＢ１の複数の配線層のそれぞれは、半導体チップＣＨＰ１と重なる領域（チップ重畳領域）ＣＨＲ１（図９参照）と、領域ＣＨＲ１の周囲を囲み、かつ、半導体チップＣＨＰ１と重ならない領域（チップ非重畳領域）ＣＨＲ２（図９参照）を有している。図９〜図１１、図１３、図１５、図１８、および図２０では、領域ＣＨＲ１と領域ＣＨＲ２との境界を二点鎖線で示している。また、図９〜図１１、および図１３〜図２２では、各伝送経路に供給される信号や電位の種類を識別するため、図７と同様にハッチングや模様を付している。出力信号（送信信号）の伝送経路および入力信号（受信信号）の伝送経路には、互いに異なるハッチングを付している。また、基準電位ＶＳＳ（図３参照）の伝送経路には、ドットパターンを付している。また、電源電位ＶＤ２（図３参照）の伝送経路には、基準電位ＶＳＳの伝送経路よりも濃いドットパターンを付している。また、電源電位ＶＤ１（図３参照）の伝送経路には、電源電位ＶＤ２の伝送経路よりもさらに濃いドットパターンを付している。
また、図６に示す各配線層の導体プレーン２ＰＬを電気的に接続する複数のビア２ｖは、平面視において、領域ＣＨＲ１（図９参照）および領域ＣＨＲ２（図９参照）の両方に配置されている。図１５、図１８、および図２０では、領域ＣＨＲ２に配置される複数のビア２ｖｓの一部について、図示を省略している。また、図１７および図２２では、上層の配線層に接続されるビア２ｖｓを実線で示し、下層の配線層に接続されるビア２ｖｓを点線で示している。ただし、図６に示す配線層ＷＬ１の導体プレーン２ＰＶ１と配線層ＷＬ２の導体プレーン２ＰＳ２とには、互いに異なる電位が供給される。したがって、図１３に示すように、領域ＣＨＲ２において、配線層ＷＬ１と配線層ＷＬ２との間には、基準電位が供給される経路間を電気的に接続するビア２ｖｓが配置されていない。
図９〜図１１に示すように配線基板ＳＵＢ１は、半導体チップＣＨＰ１の複数の電極３ＰＤと対向する複数のパッド２ＰＤを有する。複数のパッド２ＰＤのそれぞれは、配線基板ＳＵＢ１が備える複数の配線層のうち、最もチップ搭載面に近い配線層ＷＬ１に（図１１参照）に設けられ、図７に示す複数の電極３ＰＤのそれぞれと互いに対向する。また、複数のパッド２ＰＤのそれぞれは、配線基板ＳＵＢ１の上面２ｔのうち、平面視において、半導体チップＣＨＰ１（図７参照）と重なる領域（チップ重畳領域）ＣＨＲ１に配列され、領域ＣＨＲ１の外側には無い。
配線基板ＳＵＢ１の複数のパッド２ＰＤは、半導体チップＣＨＰ１（図７参照）に入力される入力信号（図１に示す信号ＳＧＲ）が伝送される複数のパッド（入力信号パッド、受信パッド）Ｒｙを含む。詳しくは、パッドＲｙは、差動対を構成するパッドＲｙｐと、パッドＲｙｎと、を含む。また、複数のパッド２ＰＤは、半導体チップＣＨＰ１から出力される出力信号（図１に示す信号ＳＧＴ）が伝送される複数のパッド（出力信号パッド）Ｔｙを含む。詳しくは、パッドＴｙは、差動対を構成するパッドＴｙｐと、パッドＴｙｎと、を含む。また、複数のパッド２ＰＤは、半導体チップＣＨＰ１のメモリ回路ＭＣ１（図８参照）に基準電位ＶＳＳ（図３参照）を供給する複数の（基準電位パッド）パッドＶｙｓ、およびメモリ回路ＭＣ１に基準電位ＶＳＳと異なる電源電位ＶＤ１（図３参照）を供給する複数のパッド（第１電位パッド）Ｖｙ１、を含む。また、複数のパッド２ＰＤは、半導体チップＣＨＰ１のロジック回路ＬＧＣ１（図８参照）に基準電位ＶＳＳ（図３参照）を供給する複数のパッド（基準電位パッド）Ｖｙｓ、およびロジック回路ＬＧＣ１に電源電位ＶＤ２（図３参照）を供給する複数のパッド（第１電位パッド）Ｖｙ２、を含む。
複数のパッドＴｙのそれぞれは、図７に示す複数の電極Ｔｘと対向する。複数のパッドＲｙのそれぞれは、図７に示す複数の電極Ｒｘと対向する。複数のパッドＶｙ１のそれぞれは、図７に示す複数の電極Ｖｘ１と対向する。複数のパッドＶｙ２のそれぞれは、図７に示す複数の電極Ｖｘ２と対向する。複数のパッドＶｙｓのそれぞれは、図７に示す複数の電極Ｖｘｓと対向する。
また、図１１に示すように、Ｙ方向において、複数の電極Ｔｘおよび複数の電極Ｒｘのそれぞれは、互いに異なる列に配列されている。図１１に示す例では、配線基板ＳＵＢ１の上面２ｔにおいて、領域ＣＨＲ１のＹ方向における外縁（辺ＳＬ１）と領域ＣＨＲ１の中心との間の列（第１列目）ＰＤＬ１には、複数のパッドＲｙが配列される。Ｙ方向において、列ＰＤＬ１と領域ＣＨＲ１の中心との間の列（第２列目）ＰＤＬ２には、複数のパッドＶｙｓが配列される。Ｙ方向において、列ＰＤＬ２と領域ＣＨＲ１の中心との間の列（第３列目）ＰＤＬ３には、複数のパッドＴｙが配列される。本実施の形態のように、入力用のパッドＲｙと出力用のパッドＴｙとが互いに異なる列に配置されていることにより、配線基板における配線のレイアウトを単純化し、出力信号と入力信号のクロストークノイズを低減できる。
本実施の形態の場合、図１に示す信号ＳＧＴおよび信号ＳＧＲのそれぞれは、差動信号である。このため、パッドＲｙには、一対の差動信号が出力されるパッドＲｙｐとパッドＲｙｎが含まれる。図１１に示すように、差動対を構成するパッドＲｙｐとパッドＲｙｎは、複数のパッドＲｙの配列方向であるＸ方向に沿って互いに隣り合うように配列される。また、パッドＴｙには、一対の差動信号が入力されるパッドＴｙｐとパッドＴｙｎが含まれる。差動対を構成するパッドＴｙｐとパッドＴｙｎは、複数のパッドＴｙの配列方向であるＸ方向に沿って互いに隣り合うように配列される。
図９と図１０を比較してわかるように、配線層ＷＬ１（図１０参照）には複数の導体パターンが形成されている。複数のパッド２ＰＤは、配線層ＷＬ１に形成された導体パターンのうち、絶縁層ＳＲ１に設けられた開口部において、絶縁層ＳＲ１から露出した部分である。
また、図１０に示すように、配線層ＷＬ１には、大面積の導体パターンである導体プレーン２ＰＶ１が形成されている。導体プレーン２ＰＶ１には、電源電位ＶＤ１（図３参照）が供給される。導体プレーン２ＰＶ１は、配線層ＷＬ１に形成された複数の導体パターンのうち、最も面積が大きい。導体プレーン２ＰＶ１は、平面視において、領域ＣＨＲ２の大部分を覆うように配置される。また、導体プレーン２ＰＶ１の一部分は、領域ＣＨＲ１（図９参照）にも配置されている。本実施の形態のように、図６に示す複数の配線層のうち、半導体チップＣＨＰ１に最も近い配線層ＷＬ１に電源電位ＶＤ１が供給される大面積の導体プレーン２ＰＶ１を配置することにより、図８に示すメモリ回路ＭＣ１において、瞬間的に電力需要が大きくなった場合でも、電圧降下などの発生を抑制できる。言い換えれば、配線層ＷＬ１に配置された導体プレーン２ＰＶ１により、メモリ回路ＭＣ１への電力供給経路が強化される。
また、図９に示すように、配線基板ＳＵＢ１の複数の配線層のそれぞれは、半導体チップＣＨＰ１（図６参照）と重なる領域（チップ重畳領域）ＣＨＲ１と、領域ＣＨＲ１の周囲にあり、かつ、半導体チップＣＨＰ１と重ならない領域（チップ非重畳領域、周辺領域）ＣＨＲ２と、を備える。複数の信号伝送経路のそれぞれは、複数の配線層の何れかにおいて、領域ＣＨＲ１から領域ＣＨＲ２に引き出される。本実施の形態の場合、出力信号の複数の信号伝送経路と入力信号の複数の信号伝送経路とは、互いに異なる配線層において領域ＣＨＲ１から領域ＣＨＲ２に引き出される。
図６に示すように、配線基板ＳＵＢ１の複数の配線層は、上面２ｔと下面２ｂとの間にある配線層ＷＬ１、配線層ＷＬ１と下面２ｂとの間にある配線層ＷＬ２、配線層ＷＬ２と下面２ｂとの間にある配線層ＷＬ３、配線層ＷＬ３と下面２ｂとの間にある配線層ＷＬ４、および配線層ＷＬ４と下面２ｂとの間にある配線層ＷＬ５、を含む。入力信号の複数の信号伝送経路は、配線層ＷＬ３において領域ＣＨＲ１（図９参照）から領域ＣＨＲ２（図９参照）に引き出される。また、出力信号の複数の信号伝送経路は、配線層ＷＬ５において、領域ＣＨＲ１から領域ＣＨＲ２に引き出される。
詳しくは、配線基板ＳＵＢ１は、配線層ＷＬ３に形成され、電極Ｒｘ（図７参照）に接続される配線（入力信号配線、信号配線、信号線）Ｒｗを備える。入力信号の信号伝送経路は、配線層ＷＬ３において、配線Ｒｗを介して領域ＣＨＲ１（図９参照）から領域ＣＨＲ２（図９参照）に引き出される。また、配線基板ＳＵＢ１は、配線層ＷＬ５に形成され、電極Ｔｘ（図７参照）に接続される配線（出力信号配線、信号配線、信号線）Ｔｗを備える。出力信号の信号伝送経路は、配線層ＷＬ５において、配線Ｔｗを介して領域ＣＨＲ１（図９参照）から領域ＣＨＲ２（図９参照）に引き出される。配線Ｒｗおよび配線Ｔｗのそれぞれは、平面視において、領域ＣＨＲ１と領域ＣＨＲ２との境界を跨ぐように延びる。
また、配線層ＷＬ２、ＷＬ３、ＷＬ４、およびＷＬ５のそれぞれには、基準電位が供給され、かつ互いに電気的に接続される大面積の導体パターンである導体パターン２ＰＬが形成されている。詳しくは、配線層ＷＬ２には、基準電位が供給される導体プレーン（導体パターン）２ＰＳ２がある。配線層ＷＬ３には、導体プレーン２ＰＳ２と電気的に接続される導体プレーン（導体パターン）２ＰＳ３がある。配線層ＷＬ４には、導体プレーン２ＰＳ３と電気的に接続される導体プレーン（導体パターン）２ＰＳ４がある。また、配線層ＷＬ５には、導体プレーン２ＰＳ４と電気的に接続される導体プレーン（導体パターン）２ＰＳ５がある。導体プレーン２ＰＳ２、２ＰＳ３、２ＰＳ４、および２ＰＳ５のそれぞれは、図１３〜図２２に示す複数のビア２ｖｓを介して互いに電気的に接続されている。導体プレーン２ＰＳ２、２ＰＳ３、２ＰＳ４、および２ＰＳ５のそれぞれは、平面視において互いに重なる。また、配線Ｒｗは、導体プレーン２ＰＳ２と導体プレーン２ＰＳ４との間にある。言い換えれば、配線Ｒｗは、導体プレーン２ＰＳ２と導体プレーン２ＰＳ４とに挟まれている。この構造により、配線層ＷＬ３以外の配線層から、配線層ＷＬ３の配線Ｒｗに付与される電磁的ノイズを低減することができる。また、平面視において、配線Ｔｗは、導体プレーン２ＰＳ４と重なっている。この構造により、配線層ＷＬ４より上層（配線層ＷＬ３、ＷＬ２、およびＷＬ１）から配線層ＷＬ５の配線Ｔｗに付与される電磁的ノイズを低減することができる。
本実施の形態によれば、配線Ｔｗと配線Ｒｗとが互いに異なる配線層に配置され、かつ、配線Ｔｗと配線Ｒｗとの間に導体プレーン２ＰＳ４が介在する。このため、入力信号の伝送経路と出力信号の伝送経路との間でのクロストークノイズを低減することができる。信号伝送経路間でのクロストークノイズのうち、出力信号の伝送経路から入力信号の伝送経路へのクロストークノイズの影響は、他のモードと比較して特に大きい。しかし、本実施の形態によれば、特に影響が大きいクロストークノイズが導体プレーン２ＰＳ４によるシールド効果により低減する。
また、配線Ｔｗと配線Ｒｗとを同じ配線層に配置する場合、上記したクロストークノイズ対策として、配線Ｔｗと配線Ｒｗとの離間距離を広くとる必要がある。しかし、本実施の形態の場合、配線Ｔｗと配線Ｒｗとが異なる配線層に配置されているので、配線Ｔｗおよび配線Ｒｗの配置間隔を小さくできる。この結果、単位面積当たりの信号伝送経路の数を増加させることができる。
また、半導体チップＣＨＰ１と重なる領域ＣＨＲ１およびその近傍領域では、多数の信号伝送経路が密集する。このため、信号伝送経路間でのクロストークノイズの影響は、領域ＣＨＲ１およびその周辺領域において特に大きい。図６に示すように、半導体装置ＰＫＧ１の場合、半導体チップＣＨＰ１と重なる領域ＣＨＲ１、および領域ＣＨＲ１の近傍において、配線Ｔｗと配線Ｒｗとの間に導体プレーン２ＰＳ３が介在する。言い換えれば、半導体装置ＰＫＧ１の場合、半導体チップＣＨＰ１と重なる領域ＣＨＲ１において、配線Ｔｗから発生するノイズの電磁的影響をシールドし、配線Ｒｗに伝達しない構造になっている。このため、クロストークノイズの影響が特に大きい領域において、ノイズ影響を低減させることができる。逆に言えば、半導体装置ＰＫＧ１の場合、領域ＣＨＲ１およびその近傍において、ノイズ影響を低減させることができるので、多数の信号伝送経路を集積することができる。
また、図６に示すように、配線基板ＳＵＢ１の配線層ＷＬ６には、導体プレーン２ＰＳ５とスルーホール配線２ＴＨＷを介して電気的に接続される、導体プレーン（導体パターン）２ＰＳ６がある。配線Ｔｗの大部分は、導体プレーン２ＰＳ４と導体プレーン２ＰＳ６との間に挟まれている。ただし、配線層ＷＬ５は、ガラス繊維に樹脂を含浸させたプリプレグからなる絶縁層（コア材、コア絶縁層）２ＣＲの上面２Ｃｔ上にある。また、絶縁層２ＣＲは、配線基板ＳＵＢ１の支持強度を確保する基板であって、他の絶縁層２ｅと比較して厚さ（上面２Ｃｔおよび下面２Ｃｂのうち、一方から他方に向かうＺ方向の長さ）が厚い（大きい）。例えば、配線層ＷＬ５と配線層ＷＬ６との離間距離は、配線層ＷＬ４と配線層ＷＬ５との離間距離より長い。言い換えれば、配線Ｔｗと導体プレーン２ＰＳ６との離間距離は、配線Ｔｗと導体プレーン２ＰＳ４との離間距離より長い。信号伝送経路に付与される電磁的ノイズを抑制する観点からは、信号伝送経路に近い位置に基準電位が供給される導体プレーン２ＰＬを配置することが好ましい。したがって、配線層ＷＬ３の配線構造と配線層ＷＬ５の配線構造とをノイズ対策の観点から比較すると、配線層ＷＬ３の方がクロストークノイズを抑制し易い構造と言える。
ただし、コア層である絶縁層２ＣＲ上の配線層ＷＬ５に信号伝送経路を構成する配線Ｔｗを配置する構造は、配線基板ＳＵＢ１の配線層数を少なくできるというメリットがある。配線Ｔｗの周囲を配線Ｒｗと同様にシールドする場合、図６に示す絶縁層２ＣＲ上にさらにもう一層配線層を追加し、その追加した配線層に配線Ｔｗを設ける方法がある。この場合、コア層である絶縁層２ＣＲ上の配線層ＷＬ５に配線Ｔｗと重なり、かつ基準電位が供給される導体プレーン２ＰＬを配置することができる。この方法の場合、配線Ｔｗのノイズ耐性を向上させることができるが、配線層数は増加する。配線基板の配線層数が増加すると、製造上の困難性が増加する。言い換えれば、製造効率を向上させる観点で考えると、配線基板の配線層数は少ない方が良い。
また、上記したように絶縁層２ＣＲの厚さは、他の絶縁層２ｅの厚さより厚い。また、絶縁層２ＣＲにガラス繊維が含まれる場合、絶縁層２ＣＲは、ガラス繊維を含まない絶縁層２ｅより誘電率が高い。このため、本実施の形態のように、配線層ＷＬ５に信号伝送経路を構成する配線Ｔｗを形成する場合、信号伝送経路の特性インピーダンスを考慮する必要がある。すなわち、配線層ＷＬ５に配置される配線Ｔｗの特性インピーダンスと、配線層ＷＬ３に配置される配線Ｒｗの特性インピーダンスとを揃えるため、図１２に示すように配線Ｒｗの断面積は、配線Ｔｗの断面積よりも小さくなっている。配線の延在方向に対して直交する方向（図１２ではＸ方向）における配線の断面積を、配線断面積と定義すると、複数の配線Ｒｗのそれぞれの配線断面積は、複数の配線Ｔｗのそれぞれの配線断面積より小さい。言い換えれば、複数の配線Ｔｗのそれぞれの配線断面積は、複数の配線Ｒｗのそれぞれの配線断面積より大きい。
なお、図１２に示す例では、複数の配線Ｔｗのそれぞれの厚さ（図６に示す上面２ｔに直交するＺ方向の長さ）は、複数の配線Ｒｗのそれぞれの厚さより大きい。また、複数の配線Ｔｗのそれぞれの幅（配線Ｔｗの延在方向に直交する方向の長さ）は、複数の配線Ｒｗのそれぞれの幅より大きい（広い）。ただし、上記した配線断面積は配線の厚さと幅の要素により規定される。例えば、配線の断面形状を長方形と仮定すると、上記した配線断面積は配線の厚さと幅の積で定義される。また例えば、配線の断面形状を台形と仮定すると、上記した配線断面積は、配線の厚さ×（上底（上面の幅）＋下底（下面の幅））×１／２で定義される。したがって、上記した「複数の配線Ｔｗのそれぞれの配線断面積は、複数の配線Ｒｗのそれぞれの配線断面積より大きい」という定義には、例えば、配線Ｔｗの厚さが配線Ｒｗの厚さ以下で、かつ配線Ｔｗの幅が配線Ｒｗの幅より大きい場合を含む。また、「複数の配線Ｔｗのそれぞれの配線断面積は、複数の配線Ｒｗのそれぞれの配線断面積より大きい」という定義には、例えば、配線Ｔｗの幅が配線Ｒｗの幅以下で、かつ配線Ｔｗの厚さが配線Ｒｗの厚さより大きい場合を含む。
ところで、外部から付与されるノイズ影響による信号品質に影響の程度を考えると、入力信号の伝送経路に対する影響は、出力信号に対する影響より大きい。図１に示すように、出力信号である信号ＳＧＴは、半導体チップＣＨＰ１から出力される信号であるため、信号レベルが高い（信号強度が強い）状態で半導体装置ＰＫＧ１から出力される。一方、入力信号である信号ＳＧＲは、半導体チップＣＨＰ２から出力され、半導体装置ＰＫＧ２の配線基板ＳＵＢ２やマザーボードである配線基板ＭＢ１を経由して半導体装置ＰＫＧ１に入力される。このため、信号伝送経路ＳＧＰＲの経路中で信号が減衰することで、半導体装置ＰＫＧ１内では信号レベルが低い（信号強度が弱い）状態になっている。したがって、信号ＳＧＴと信号ＳＧＲとを比較すると、半導体装置ＰＫＧ１が備える配線基板ＳＵＢ１においては、信号ＳＧＲの方が信号ＳＧＴよりもノイズ影響を受けやすい。
一般に、信号レベルの低下を抑制するためには、信号伝送経路の配線抵抗を小さくすることが好ましい。このため、本実施の形態のように、配線層ＷＬ３と配線層ＷＬ５とで、配線の断面積が互いに異なる場合、信号レベルの低下のみを考慮すると、配線Ｒｗを配線層ＷＬ５に配置した方が良いと考えられる。
しかし、高速で信号伝送を行う信号伝送経路では、外部から付与されるノイズの影響を低減することが特に重要である。このため、本実施の形態の場合、相対的にノイズ影響を受けやすい配線Ｒｗは、基準電位が供給される導体プレーン２ＰＬに挟まれるように配置することができる配線層ＷＬ３に配置されている。一方、相対的にノイズ影響を受けにくい配線Ｔｗは、配線層ＷＬ５に配置されている。また、配線Ｔｗと配線Ｒｗとの間には、導体プレーン２ＰＳ４が配置されているので、配線Ｔｗからのノイズ影響が配線Ｒｗに及ぶことを抑制できる。
また、図１３に示すように、配線層ＷＬ２において、基準電位が供給される導体プレーン２ＰＳ２は、配線層ＷＬ２に形成された複数の導体パターンのうち、最も面積が大きい。図１３に示す例では配線層ＷＬ２の大部分は、導体プレーン２ＰＳ２に覆われている。導体プレーン２ＰＳ２は領域ＣＨＲ１および領域ＣＨＲ２にある。また、図１４に示すように、導体プレーン２ＰＳ２には複数の開口部が設けられ、複数の開口部のそれぞれの内側に、信号伝送経路や電源電位の供給経路を構成する導体パターンが配置されている。上記導体パターンは、導体プレーン２ＰＳ２と離間している（電気的に分離されている）。送信信号を伝送するビア２ｖｔ、入力信号を伝送するビア２ｖｒ、電源電位ＶＤ１（図３参照）が供給されるビア２ｖｖ１、および電源電位ＶＤ２（図３参照）が供給されるビア２ｖｖ２のそれぞれは、導体プレーン２ＰＳ２内の開口部に設けられた導体パターンに接続されている。一方、基準電位が供給される複数のビア２ｖｓのそれぞれは、領域ＣＨＲ１において、導体プレーン２ＰＳ２に接続されている。なお、上記したように、配線層ＷＬ２の場合、領域ＣＨＲ２に配置される導体プレーン２ＰＳ２には、上層の配線層ＷＬ１（図１０参照）の導体プレーン２ＰＶ１と異なる電位が流れる。したがって、領域ＣＨＲ２には、配線層ＷＬ１と配線層ＷＬ２とを接続するビア２ｖｓが配置されていない。
また、図１５に示すように、配線層ＷＬ３には、基準電位が供給される導体プレーン２ＰＳ３の他、電源電位ＶＤ１（図３参照）が供給される複数の導体プレーン（導体パターン）２ＰＶ１、および電源電位ＶＤ２（図３参照）が供給される導体プレーン（導体パターン）２ＰＶ２が形成されている。配線層ＷＬ３において、基準電位が供給される導体プレーン２ＰＳ３は、配線層ＷＬ３に形成された複数の導体パターンのうち、最も面積が大きい。図１５に示す例では、導体プレーン２ＰＳ３は領域ＣＨＲ１および領域ＣＨＲ２にある。
また、配線層ＷＬ３には、入力信号の信号伝送経路を構成する複数の配線Ｒｗがある。複数の配線Ｒｗのそれぞれは、端部ＲｗＥ１（図１６に示す円形の部分）、端部ＲｗＥ１の反対側の端部ＲｗＥ２（図１７に示す円形の部分）、および端部ＲｗＥ１と端部ＲｗＥ２とを電気的に接続する配線部（延在部）を備える。図１６に示すように、複数の配線Ｒｗのそれぞれは、ビア２ｖｒを介して配線層ＷＬ１（図１１参照）のパッドＲｙ（図１１参照）と電気的に接続されている。また、平面視において、複数の配線Ｒｗのそれぞれの一方の端部ＲｗＥ１は、領域ＣＨＲ１にある。ビア２ｖｒは、配線Ｒｗの端部ＲｗＥ１に接続される。また、図１７に示すように複数の配線Ｔｗのそれぞれの他方の端部ＲｗＥ２は、領域ＣＨＲ２にある。複数の配線Ｒｗのそれぞれ（詳しくは、配線Ｒｗの配線部）は、領域ＣＨＲ１と領域ＣＨＲ２との境界を跨ぐように延びる。
また、図１６に示すように、導体プレーン２ＰＳ３には複数の開口部が設けられ、複数の開口部のそれぞれの内側に出力信号の伝送経路を構成する導体パターン、複数の配線Ｒｗ、複数の導体プレーン２ＰＶ１、および導体プレーン２ＰＶ２が配置されている。上記導体パターン、複数の配線Ｒｗ、複数の導体プレーン２ＰＶ１、および導体プレーン２ＰＶ２のそれぞれは、導体プレーン２ＰＳ３と離間している（電気的に分離されている）。出力信号を伝送するビア２ｖｔは、開口部内の導体パターンに接続されている。入力信号を伝送するビア２ｖｒは、上記したように配線Ｒｗの端部ＲｗＥ１に接続されている。電源電位ＶＤ１（図３参照）を伝送する複数のビア２ｖｖ１は、導体プレーン２ＰＶ１に接続されている。電源電位ＶＤ２（図３参照）を伝送する複数のビア２ｖｖ２は、導体プレーン２ＰＶ２に接続されている。
また、配線層ＷＬ３に形成された複数の導体プレーン２ＰＶ１のそれぞれには、複数の開口部が設けられている。導体プレーン２ＰＶ１の複数の開口部内には、基準電位が供給される導体パターンが配置されている。基準電位が供給される複数のビア２ｖｓのうちの一部は、導体プレーン２ＰＶ１の複数の開口部内に形成された導体パターンに接続される上記導体パターンは、導体プレーン２ＰＶ１と離間している（電気的に分離されている）。
また、本実施の形態の場合、入力信号である信号ＳＧＲ（図１参照）は差動信号である。したがって、複数の配線Ｒｗは、差動対（第１差動対、入力信号用差動対）を含む。図１６および図１７に示すように、差動対を構成する二本の配線Ｒｗｐ、Ｒｗｎの間には、導体プレーン２ＰＳ３は配置されていない。また、差動対を構成する二本の配線Ｒｗｐ、Ｒｗｎのそれぞれは互いに隣り合って配置さている。言い換えれば、差動対を構成する二本の配線Ｒｗｐ、Ｒｗｎのそれぞれは、並走するように配置されている。二本の配線Ｒｗｐ、Ｒｗｎの離間距離はできる限り一定値であることが好ましい。
また、図１２、図１６、および図１７に示すように、平面視において、複数の配線Ｒｗの複数の差動対（配線Ｒｗｐと配線Ｒｗｎ）のうち、互いに隣り合う差動対の間には、導体プレーン２ＰＳ３が有る。これにより、異なる信号が伝送される信号伝送経路間でのクロストークノイズを低減することができる。
また、図１６に示すように、平面視において、複数の配線Ｒｗの複数の差動対（配線Ｒｗｐと配線Ｒｗｎ）のうち、互いに隣り合う差動対の間には、複数の導体プレーン２ＰＶ１の一部（図１６では一つ）、および導体プレーン２ＰＳ３がある。また、複数の導体プレーン２ＰＶ１のそれぞれと複数の配線Ｒｗのそれぞれとの間には、導体プレーン２ＰＳ３がある。複数の導体プレーン２ＰＶ１のそれぞれの面積の合計値は、配線層ＷＬ３に形成された複数の導体パターンのうち、導体プレーン２ＰＳ３の面積の次に大きい。ただし、導体プレーン２ＰＶ２の面積が、複数の導体プレーン２ＰＶ１のそれぞれの面積と同程度である場合もある。図１５に示す例では、配線層ＷＬ３には、互いに離間する１０個の導体プレーン２ＰＶ１がある。１０個の導体プレーン２ＰＶ１には、導体プレーン２ＰＶ２の面積より大きい導体プレーン２ＰＶ１と、導体プレーン２ＰＶ２の面積より小さい導体プレーン２ＰＶ１と、を含む。複数の導体プレーン２ＰＶ１のそれぞれは、図７に示す半導体チップＣＨＰ１の複数の電極Ｖｘ１と電気的に接続されている。
配線Ｒｗへのノイズ影響のみを考慮すると、高速信号伝送経路である配線Ｒｗの間には、高い電位が供給される導体プレーン２ＰＶ１が無い方が良い。しかし、本実施の形態のように配線Ｒｗの間に導体プレーン２ＰＶ１を配置することを許容すれば、平面視において、メモリ回路ＭＣ１（図８参照）と重なる位置に大面積の導体パターンである導体プレーン２ＰＶ１を配置することができる。言い換えれば、本実施の形態によれば、電源電位ＶＤ１（図３参照）の供給経路の途中であり、かつ、メモリ回路ＭＣ１の近傍に、大面積の導体プレーン２ＰＶ１が設けられる。これにより、メモリ回路ＭＣ１への電力供給を安定化させることができる。
また、導体プレーン２ＰＶ１と配線Ｒｗとの間に、導体プレーン２ＰＳ３を介在させることにより、導体プレーン２ＰＶ１から配線Ｒｗに対するノイズ影響を低減させることができる。
また、本実施の形態の場合、配線層ＷＬ３に大面積の導体パターンである導体プレーン２ＰＶ２が設けられている。導体プレーン２ＰＶ２は図２１に示すビア２ｖｖ２を介してスルーホール配線２ＴＶ２と電気的に接続される。導体プレーン２ＰＶ２の面積は、配線層ＷＬ３に形成された複数の導体パターンのうち、複数の導体プレーン２ＰＶ１の次に大きい。導体プレーン２ＰＶ２は、図７に示す半導体チップＣＨＰ１の複数の電極Ｖｘ２と電気的に接続されている。また、平面視において、導体プレーン２ＰＶ２は、図８に示すロジック回路ＬＧＣ１およびルックアップテーブルＬＵＴ１が配置される領域ＰＤＲ６と重なる位置に配置される。この場合、入出力回路ＩＯＣ１、ロジック回路ＬＧＣ１、あるいはルックアップテーブルＬＵＴ１などへの電力供給を安定化させることができる。
また、図１６に示すように、導体プレーン２ＰＶ２とビア２ｖｔとの間、および導体プレーン２ＰＶ２と配線Ｒｗとの間には、それぞれ導体プレーン２ＰＳ３が介在する。このため、導体プレーン２ＰＶ２から信号伝送経路へのノイズ影響を低減することができる。
また、図１８に示すように、配線層ＷＬ４において、基準電位が供給される導体プレーン２ＰＳ４は、配線層ＷＬ４に形成された複数の導体パターンのうち、最も面積が大きい。図１８に示す例では配線層ＷＬ４の大部分は、導体プレーン２ＰＳ４に覆われている。導体プレーン２ＰＳ４は領域ＣＨＲ１および領域ＣＨＲ２にある。また、図１９に示すように、導体プレーン２ＰＳ４には複数の開口部が設けられ、複数の開口部のそれぞれの内側に信号伝送経路や電源電位の供給経路を構成する導体パターンが配置されている。上記導体パターンは導体プレーン２ＰＳ４と離間している（電気的に分離されている）。送信信号を伝送するビア２ｖｔ、電源電位ＶＤ１（図３参照）が供給されるビア２ｖｖ１、および電源電位ＶＤ２（図３参照）が供給されるビア２ｖｖ２のそれぞれは、導体プレーン２ＰＳ４内の開口部に設けられた導体パターンに接続されている。一方、基準電位が供給される複数のビア２ｖｓのそれぞれは、導体プレーン２ＰＳ４に接続されている。また、入力信号の信号伝送経路は、図１５に示す配線層ＷＬ３で既に周辺領域に引き出されている。したがって、図１８に示す配線層ＷＬ４領域ＣＨＲ１には、入力信号の信号伝送経路は無い。また、図１９に示すように、配線層ＷＬ４において、図１６に示す配線Ｒｗの端部ＲｗＥ１と重なる位置には、導体プレーン２ＰＳ４が配置されている。このため、入力信号の信号伝送経路を構成する配線Ｒｗの端部ＲｗＥ１が、配線層ＷＬ４より下層の配線層から電磁的なノイズ影響を受けることを抑制できる。同様に、図１５に示す複数の配線Ｒｗのそれぞれは、その配線経路の大部分（図１７に示す端部ＲｗＥ２を除く部分）において、導体プレーン２ＰＳ２（図１３参照）と導体プレーン２ＰＳ４（図１８参照）に挟まれている。このため、配線Ｒｗが、他の配線層から電磁的なノイズ影響を受けることを抑制できる。
また、図２０に示すように、配線層ＷＬ５において、基準電位が供給される導体プレーン２ＰＳ５は、配線層ＷＬ５に形成された複数の導体パターンのうち、最も面積が大きい。図２０に示す例では、導体プレーン２ＰＳ５は領域ＣＨＲ１および領域ＣＨＲ２にある。また、配線層ＷＬ５には、基準電位が供給される導体プレーン２ＰＳ５の他、電源電位ＶＤ１（図３参照）が供給される複数のスルーホール配線２ＴＶ１、電位ＶＤ２（図３参照）が供給されるスルーホール配線２ＴＶ２、および基準電位ＶＳＳ（図３参照）が供給される複数のスルーホール配線２ＴＶＳが形成されている。図２０では、配線層ＷＬ５の領域ＣＨＲ２に形成された複数のスルーホール配線２ＴＶＳのうち、領域ＣＨＲ１の近傍に配置されているものを例示的に示している。配線層ＷＬ５の領域ＣＨＲ２には、例えば、スルーホール配線２ＴＲｗや図２２に示す配線Ｔｗの周囲などに多数のスルーホール配線２ＴＶＳが形成されているが、見易さのため、図２０では、図示を省略している。また、配線層ＷＬ５には、入力信号が伝送される複数のスルーホール配線２ＴＲｗ、および出力信号が伝送される複数のスルーホール配線２ＴＴｗが形成されている。スルーホール配線２ＴＴｗは、配線Ｔｗの一部分を兼ねる。
なお、図２３に示すように、スルーホール配線２ＴＶ１、２ＴＶ２、２ＴＶＳ、２ＴＲｗ、および２ＴＴｗのそれぞれは、貫通部ＴＨＰ、ランド部（スルーホールランド）ＴＨＬ１、およびランド部（スルーホールランド）ＴＨＬ２を有する。貫通部ＴＨＰは、コア層である絶縁層２ＣＲの上面２Ｃｔおよび下面２Ｃｂのうち、一方から他方まで貫通する。また、ランド部ＴＨＬ１は、絶縁層２ＣＲの上面２Ｃｔ上に形成され、貫通部ＴＨＰに接続される。またランド部ＴＨＬ２は、絶縁層２ＣＲの下面２Ｃｂと接するように形成され、貫通部ＴＨＰに接続される。ランド部ＴＨＬ１、ＴＨＬ２の平面形状は、例えば円形である。図２０〜図２２では、スルーホール配線２ＴＶ１、２ＴＶ２、２ＴＶＳ、２ＴＲｗ、および２ＴＴｗのランド部ＴＨＬ１（図２３参照）を示している。また、複数のスルーホール配線２ＴＶＳのランド部ＴＨＬ１は、導体プレーン２ＰＳ５と接続されている。
また、配線層ＷＬ５には、出力信号の信号伝送経路を構成する複数の配線Ｔｗがある。複数の配線Ｔｗのそれぞれは、端部ＴｗＥ１（図２１に示す円形の部分）、端部ＴｗＥ１の反対側の端部ＴｗＥ２（図２２に示す円形の部分）、および端部ＴｗＥ１と端部ＴｗＥ２とを電気的に接続する配線部（延在部）を備える。図２１に示す複数の配線Ｔｗのそれぞれは、図１４、図１６、図１９、および図２１に示すビア２ｖｔを介して配線層ＷＬ１（図１１参照）のパッドＴｙ（図１１参照）と電気的に接続されている。また、平面視において、複数の配線Ｔｗのそれぞれの一方の端部ＴｗＥ１は、領域ＣＨＲ１にある。ビア２ｖｔは、配線Ｔｗの端部ＴｗＥ１に接続される。また、図２２に示すように複数の配線Ｔｗのそれぞれの他方の端部ＴｗＥ２は、領域ＣＨＲ２にある。複数の配線Ｔｗのそれぞれ（詳しくは、配線Ｔｗの配線部）は、領域ＣＨＲ１と領域ＣＨＲ２とを跨ぐように延びる。
また、図２０〜図２２に示すように、導体プレーン２ＰＳ５には複数の開口部が設けられ、複数の開口部のそれぞれの内側に複数の配線Ｔｗ、入力信号の伝送経路を構成する複数のスルーホール配線２ＴＲｗ（図２０参照）、複数のスルーホール配線２ＴＶ１（図２１参照）、および複数のスルーホール配線２ＴＶ２（図２１参照）が配置されている。配線Ｔｗ、スルーホール配線２ＴＲｗ、スルーホール配線２ＴＶ１、およびスルーホール配線２ＴＶ２のそれぞれは、導体プレーン２ＰＳ４と離間している（電気的に分離されている）。
入力信号を伝送するビア２ｖｒ（図２０参照）は、開口部内のスルーホール配線２ＴＲｗに接続されている。出力信号を伝送するビア２ｖｔは、配線Ｔｗの端部ＴｗＥ１（図２１参照）に接続されている。電源電位ＶＤ１（図３参照）を伝送するビア２ｖｖ１は、開口部内のスルーホール配線２ＴＶ１に接続されている。電源電位ＶＤ２（図３参照）を伝送するビア２ｖｖ２は、開口部内のスルーホール配線２ＴＶ２に接続されている。
また、本実施の形態の場合、出力信号である信号ＳＧＴ（図１参照）は、差動信号である。したがって、複数の配線Ｔｗは、差動対（第２差動対、出力信号用差動対）を含む。図２１および図２２に示すように、差動対を構成する二本の配線Ｔｗｐ、Ｔｗｎの間には、導体プレーン２ＰＳ５は配置されていない。また、差動対を構成する二本の配線Ｔｗｐ、Ｔｗｎのそれぞれは互いに隣り合って配置さている。言い換えれば、差動対を構成する二本の配線Ｔｗｐ、Ｔｗｎのそれぞれは、並走するように配置されている。二本の配線Ｔｗｐ、Ｔｗｎの離間距離は、可能な限り一定であることが好ましい。
また、図１２、図２１、および図２２に示すように、平面視において、複数の配線Ｔｗの複数の差動対（配線Ｔｗｐと配線Ｔｗｎ）のうち、互いに隣り合う差動対の間には、導体プレーン２ＰＳ５が有る。これにより、異なる信号が伝送される信号伝送経路間でのクロストークノイズを低減することができる。
また、図２１に示すように、平面視において、複数の配線Ｔｗの複数の差動対（配線Ｔｗｐと配線Ｔｗｎ）のうち、互いに隣り合う差動対の間には、複数のスルーホール配線２ＴＶＳに接続される導体プレーン２ＰＳ５と、導体プレーン２ＰＳ５と離間する複数のスルーホール配線２ＴＶ１と、が配列される。複数のスルーホール配線２ＴＶ１のそれぞれと、複数の配線Ｔｗのそれぞれとの間には、導体プレーン２ＰＳ５がある。
複数のスルーホール配線２ＴＶ１のそれぞれは、ビア２ｖｖ１を介して図１５に示す複数の導体プレーン２ＰＶ１に接続される。配線Ｔｗへのノイズ影響のみを考慮すると、高速信号伝送経路である配線Ｔｗの間には、スルーホール配線２ＴＶ１が無い方が良い。しかし、本実施の形態のように配線Ｔｗの間に複数のスルーホール配線２ＴＶ１を配置することにより、図１５に示す複数の導体プレーン２ＰＶ１を配置することができる。また、スルーホール配線２ＴＶ１と配線Ｔｗとの間に、導体プレーン２ＰＳ５を介在させることにより、スルーホール配線２ＴＶ１から配線Ｔｗに対するノイズ影響を低減させることができる。
また、図１５に示すように、配線基板ＳＵＢ１は、配線層ＷＬ３に、メモリ回路ＭＣ１（図８参照）に電源電位ＶＤ１（図３参照）を供給する大面積の導体パターンである複数の導体プレーン２ＰＶ１を備えている。この複数の導体プレーン２ＰＶ１の面積を大きくすることにより、メモリ回路ＭＣ１への電力供給を安定化することができるが、本実施の形態の場合、以下のように導体プレーン２ＰＶ１の大面積化を図っている。すなわち、配線層ＷＬ３において、複数の導体プレーン２ＰＶ１のそれぞれは、領域ＣＨＲ１と領域ＣＨＲ２との境界を跨ぐように配置される。単にメモリ回路ＭＣ１と重なる領域のみに導体プレーン２ＰＶ１を配置する目的であれば、導体プレーン２ＰＶ１を領域ＣＨＲ２に配置する必要はない。しかし、本実施の形態では、領域ＣＨＲ１と領域ＣＨＲ２との境界を跨ぐように複数の導体プレーン２ＰＶ１のそれぞれを配置することで、導体プレーン２ＰＶ１の面積を大きくしている。
また、図１５に示すように、配線層ＷＬ３において、複数の配線Ｒｗと導体プレーン２ＰＶ１との間にある導体プレーン２ＰＳ３は、配線Ｒｗに沿って、領域ＣＨＲ１と領域ＣＨＲ２との境界を跨ぐように配置されている。詳しくは、配線層ＷＬ３において、互いに隣り合う差動対（図１６に示す導体プレーン２ＰＶ１を介して隣り合う二対の差動対）と、上記差動対の間にある導体プレーン２ＰＶ１と、の間に導体プレーン２ＰＳ３がある。この導体プレーン２ＰＳ３は、上記差動対を構成する配線Ｒｗに沿って領域ＣＨＲ１と領域ＣＨＲ２との境界を跨ぐように配置される。これにより、複数の導体プレーン２ＰＶ１のそれぞれが、領域ＣＨＲ１と領域ＣＨＲ２との境界を跨ぐように延びている場合でも、領域ＣＨＲ２において、導体プレーン２ＰＶ１から配線Ｒｗに対するノイズ影響を低減できる。
また、図２０に示すように、配線層ＷＬ５において、複数のスルーホール配線２ＴＶ１のそれぞれは、領域ＣＨＲ１と領域ＣＨＲ２の両方に配置される。また、平面視において、複数のスルーホール配線２ＴＶ１のそれぞれは、図１５に示す複数の導体プレーン２ＰＶ１のそれぞれと重なる。電源電位ＶＤ１（図３参照）は、図６に示す半田ボールＳＢが配置された配線基板ＳＵＢ１の下面２ｂ側から供給され、複数のスルーホール配線２ＴＨＷを経由して半導体チップＣＨＰ１に供給される。このため、図１５に示す複数の導体プレーン２ＰＶ１のそれぞれに接続されるスルーホール配線２ＴＶ１の数が増えれば、電源電位ＶＤ１の供給経路の数が増大する。本実施の形態のように、複数のスルーホール配線２ＴＶ１のそれぞれが、領域ＣＨＲ１および領域ＣＨＲ２のそれぞれに配置されていることで、複数の導体プレーン２ＰＶ１のそれぞれに接続されるスルーホール配線２ＴＶ１の数を増やすことができる。この結果、導体プレーン２ＰＶ１に電源電位ＶＤ１を供給する経路の数が増加するので、メモリ回路ＭＣ１（図８参照）への電力供給を安定化させることができる。
また、図１５に示すように、配線層ＷＬ５において、複数のスルーホール配線２ＴＶ１のそれぞれと、複数の配線Ｔｗのそれぞれとの間にある導体プレーン２ＰＳ３は、配線Ｔｗに沿って、領域ＣＨＲ１と領域ＣＨＲ２との境界を跨ぐように配置されている。詳しくは、配線層ＷＬ５において、互いに隣り合う差動対（図２１に示す複数のスルーホール配線２ＴＶ１を介して隣り合う二対の差動対）と、上記差動対の間にある複数のスルーホール配線２ＴＶ１と、の間に導体プレーン２ＰＳ５がある。この導体プレーン２ＰＳ５は、上記差動対を構成する配線Ｔｗに沿って領域ＣＨＲ１と領域ＣＨＲ２との境界を跨ぐように配置される。これにより、複数のスルーホール配線２ＴＶ１のそれぞれが、領域ＣＨＲ２に配置される場合でも、領域ＣＨＲ２において、スルーホール配線２ＴＶ１のから配線Ｔｗに対するノイズ影響を低減できる。
ただし、図示は省略するが、配線基板ＳＵＢ１に対する変形例としては、図１５に示す複数の導体プレーン２ＰＶ１のそれぞれが、領域ＣＨＲ１に有り、かつ、領域ＣＨＲ２には無い場合もある。この変形例の場合、図２０に示す複数のスルーホール配線２ＴＶ１のそれぞれは、領域ＣＨＲ１に配置され、かつ領域ＣＨＲ２には配置されない。
また、本実施の形態では、図１５に示す配線層ＷＬ３に複数の導体パターン２ＰＶ１を配置する他、図１０に示す配線層ＷＬ１でも、メモリ回路ＭＣ１（図８参照）への電力供給を安定化させる対策を行っている。図２４は、図１０のＡ部の拡大平面図である。
図６示すように、配線基板ＳＵＢ１の配線層ＷＬ１には、突起電極３ＢＰを介して半導体チップの複数の電極３ＰＤと電気的に接続される複数のパッド（端子）２ＰＤが配置される。配線基板ＳＵＢ１の複数のパッド２ＰＤは、半導体チップＣＨＰ１の複数の電極Ｖｘ１（図７参照）と電気的に接続される複数のパッドＶｙ１（図２４参照）を含む。また、図２４に示すように、複数のパッドＶｙ１のそれぞれは、複数のパッドＶｙ１を互いに連結する連結部Ｖｙ１ｊを介して配線層ＷＬ１の領域ＣＨＲ２にある導体プレーン（導体パターン）２ＰＶ１と電気的に接続される。
このように互いに隣り合うパッドＶｙ１を電気的に接続することにより、複数のパッドＶｙ１のうち、一部のパッドＶｙ１における電力需要が瞬間的に大きくなった場合に、他のパッドＶｙ１の電力供給経路を利用することができる。また、複数のパッドＶｙ１が大面積の導体パターンである導体プレーン２ＰＶ１に接続されているので、電力供給をさらに安定化することができる。
また、図６示す配線基板ＳＵＢ１の複数のパッド２ＰＤは、半導体チップＣＨＰ１の複数の電極Ｖｘ２（図７参照）と電気的に接続される複数のパッドＶｙ２（図２４参照）を含む。また、図２４に示すように、複数のパッドＶｙ２のそれぞれは、複数のパッドＶｙ２を互いに連結する連結部Ｖｙ２ｊを介して互いに電気的に接続されている。
このように互いに隣り合うパッドＶｙ２を電気的に接続することにより、複数のパッドＶｙ１のうち、一部のパッドＶｙ２における電力需要が瞬間的に大きくなった場合に、他のパッドＶｙ２の電力供給経路を利用することができる。なお、上記したように本実施の形態の場合、図３に示す電源電位ＶＤ１と電源電位ＶＤ２とが互いに異なるため、パッドＶｙ２は導体プレーン２ＰＶ１に接続されていない。言い換えれば、複数のパッドＶｙ１と複数のパッドＶｙ２とは電気的に分離されている。さらに言い換えれば、図７に示す複数の電極Ｖｘ１と複数の電極Ｖｘ２とは、電気的に分離されている。
ただし、本実施の形態に対する変形例として、電源電位ＶＤ１と電源電位ＶＤ２とが同電位である場合、複数のパッドＶｙ２を導体プレーン２ＰＶ１に接続しても良い。この場合、パッドＶｙ２を経由する電力供給をさらに安定化することができる。
また、図６示す配線基板ＳＵＢ１の複数のパッド２ＰＤは、半導体チップＣＨＰ１の複数の電極Ｖｘｓ（図７参照）と電気的に接続される複数のパッドＶｙｓ（図２４参照）を含む。また、図２４に示すように、複数のパッドＶｙｓのそれぞれは、複数のパッドＶｙｓを互いに連結する連結部Ｖｙｓｊを介して互いに電気的に接続されている。複数のパッドＶｙｓおよびこれを連結する複数の連結部Ｖｙｓｊは、入力信号の伝送経路であるパッドＲｙ（詳しくは差動対を構成するパッドＲｙｐおよびパッドＲｙｎ）の周囲を囲むように配置される。また、複数のパッドＶｙｓおよびこれを連結する複数の連結部Ｖｙｓｊは、出力信号の伝送経路であるパッドＴｙ（詳しくは差動対を構成するパッドＴｙｐおよびパッドＴｙｎ）の周囲を囲むように配置される。このように、平面視において、信号伝送経路の周囲を囲むように基準電位の供給経路を配置することで、信号伝送経路に対するクロストークノイズを低減することができる。
なお、図１０に示すように、配線層ＷＬ１の領域ＣＨＲ１の周囲は導体プレーン２ＰＶ１に囲まれ、図２４に示すように、領域ＣＨＲ１内の複数のパッドＶｙ１は導体プレーン２ＰＶ１に接続されている。このため、互いに連結された複数のパッドＶｙｓは、複数のブロックに分割されている。複数のパッドＶｙｓのそれぞれは、図１３に示す導体プレーン２ＰＳ２を介して電気的に接続されている。このため、複数のパッドＶｙｓのうち、一部のパッドＶｙｓにおける基準電位需要が瞬間的に大きくなった場合に、他のパッドＶｙｓの供給経路を利用することができる。
また、図１５に示すように、配線層ＷＬ３に配置される複数の導体プレーン２ＰＶ１のそれぞれは、Ｙ方向に延在する。図２４に示すように、配線層ＷＬ１に配置される複数のパッドＶｙ１のそれぞれは、Ｙ方向と交差する（図２４では直交する）Ｘ方向に沿って配列され、かつ、連結部Ｖｙ１ｊを介して互いに連結される。
図１５に示すように、複数の導体プレーン２ＰＶ１は、配線Ｒｗの間に配置されるので、配線ＷＬ３内で複数の導体プレーン２ＰＶ１を電気的に接続することは難しい。しかし、メモリ回路ＭＣ１（図８参照）への電力供給経路を多くすることにより、電力供給を安定化させる観点からは、複数の導体プレーン２ＰＶ１を互いに電気的に接続することが好ましい。図２４に示すように、Ｘ方向に沿って配列される複数のパッドＶｙ１が互いに電気的に接続されている場合、図１５に示す複数の導体プレーン２ＰＶ１をメモリ回路ＭＣ１の近傍で電気的に接続することができる。この結果、図１５に示す複数の導体プレーン２ＰＶ１のそれぞれが電気的に接続されていない場合と比較して、メモリ回路への電力供給経路の数を増やすことができる。
また、図２５は、図２０に示す出力信号用配線と、図１５に示す入力信号用配線とを重ねあわせた状態を示す平面図である。図２５では、配線層ＷＬ５に形成された導体パターンを示しているが、図１５の配線層ＷＬ３に形成された複数の配線Ｒｗを点線で示している。
図２５に示すように、配線層ＷＬ３（図１５参照）に配置される複数の配線Ｒｗと配線層ＷＬ５に配置される複数の出力信号配線とは、領域ＣＨＲ１において、互いに重なっている。詳しくは、領域ＣＨＲ１において、配線Ｔｗの一部分は、配線Ｒｗの一部分と重なる。また、領域ＣＨＲ１において、複数の配線Ｔｗと複数の配線Ｒｗのそれぞれは、互いに重なり、かつ、同じ方向に延びる。言い換えれば、領域ＣＨＲ１において、配線Ｔｗと配線Ｒｗとは、導体プレーン２ＰＳ４（図１２参照）を介して重なった状態で並走する。また、領域ＣＨＲ２において、配線Ｔｗの一部分は、配線Ｒｗの一部分と重なる。また、領域ＣＨＲ２において、複数の配線Ｔｗと複数の配線Ｒｗのそれぞれは、互いに重なり、かつ、同じ方向に延びる。言い換えれば、領域ＣＨＲ２において、配線Ｔｗと配線Ｒｗとは、導体プレーン２ＰＳ４（図１２参照）を介して重なった状態で並走する。平面視において配線Ｔｗと配線Ｒｗとが重ならない部分もあるが、配線Ｔｗと配線Ｒｗと重なる部分の長さは、配線Ｔｗと配線Ｒｗとが重ならない部分の長さより長い。また、少なくとも領域ＣＨＲ１と領域ＣＨＲ２との境界では、配線Ｔｗと配線Ｒｗは重なる。
図１５および図２０を用いて説明したように、配線層ＷＬ３において隣り合う配線Ｒｗの間に導体プレーン２ＰＶ１が配置され、配線層ＷＬ５において、隣り合う配線Ｔｗの間に複数のスルーホール配線２ＴＶ１が配置されている場合、配線Ｔｗと配線Ｒｗとが重なるように配置することで、導体プレーン２ＰＶ１とスルーホール配線２ＴＶ１とが重なるように配置できる。これにより、電源電位ＶＤ１（図３参照）の供給経路を短くできるので、電力供給経路におけるロスを低減できる。
また、本実施の形態の場合、配線Ｒｗと配線Ｔｗとの間には、図１８に示す配線層ＷＬ４に形成された導体プレーン２ＰＳ４が介在する。このため、配線Ｒｗと配線Ｔｗとが重なっていても、配線Ｔｗから配線Ｒｗへのノイズ影響を低減できる。
次に、図６に示す配線層ＷＬ６〜配線層ＷＬ１０の構造例を簡単に説明する。図２６は、図２０に示す配線層の下層（第６層目）の配線層の平面図である。図２７は、図２６に示す配線層の下層（第７層目）の配線層の平面図である。図２８は、図２７に示す配線層の下層（第８層目）の配線層の平面図である。図２９は、図２８に示す配線層の下層（第９層目）の配線層の平面図である。図３０は、図２０に示す配線層の下層（第１０層目）の配線層の平面図である。図２６〜図３０では、領域ＣＨＲ１と領域ＣＨＲ２との境界を二点鎖線で示している。また、図２６〜図３０では、各伝送経路に供給される信号や電位の種類を識別するため、図７と同様にハッチングや模様を付している。
図２６に示すように、配線層ＷＬ６には、基準電位が供給される導体プレーン２ＰＳ６および複数のスルーホール配線２ＴＶＳが形成されている。また、配線層ＷＬ６には、電源電位ＶＤ１（図３参照）が供給される複数のスルーホール配線２ＴＶ１および電源電位ＶＤ２が供給される複数のスルーホール配線２ＴＶ２が形成されている。また、配線層ＷＬ６には、出力信号が伝送される複数のスルーホール配線２ＴＴｗおよび入力信号が伝送される複数のスルーホール配線２ＴＲｗが形成されている。配線層ＷＬ６において、複数のスルーホール配線２ＴＶ１の一部は、領域ＣＨＲ１に有り、複数のスルーホール配線２ＴＶ１の他部は、領域ＣＨＲ２にある。
導体プレーン２ＰＳ６は、配線層ＷＬ６に形成された複数の導体パターンのうち、最も面積が大きい。導体プレーン２ＰＳ６には複数の開口部が設けられ、複数の開口部のそれぞれの内側に、複数のスルーホール配線２ＴＶ１、２ＴＶ２、２ＴＴｗ、および２ＴＲｗのそれぞれが配置されている。複数のスルーホール配線２ＴＶ１、２ＴＶ２、２ＴＴｗ、および２ＴＲｗのそれぞれは、導体プレーン２ＰＳ６と離間している（電気的に分離されている）。また、複数のスルーホール配線２ＴＶＳは、導体プレーン２ＰＳ６と一体に形成されている。
入力信号を伝送するビア２ｖｒは、開口部内のスルーホール配線２ＴＲｗに接続されている。出力信号を伝送するビア２ｖｔは、配線Ｔｗのスルーホール配線２ＴＴｗに接続されている。電源電位ＶＤ１（図３参照）を伝送するビア２ｖｖ１は、開口部内のスルーホール配線２ＴＶ１に接続されている。電源電位ＶＤ２（図３参照）を伝送するビア２ｖｖ２は、開口部内のスルーホール配線２ＴＶ２に接続されている。また、図２６では図示を省略したが、基準電位が供給されるビア（基準電位用ビア）は、配線層ＷＬ６の領域ＣＨＲ２において、導体プレーン２ＰＳ６に接続される。配線層ＷＬ６において、複数のビア２ｖｖ１の一部は、領域ＣＨＲ１でスルーホール配線２ＴＶ１に接続され、複数のビア２ｖｖ１の他部は、領域ＣＨＲ２でスルーホール配線２ＴＶ１に接続される。図２６に示す複数のビア２ｖｖ１のそれぞれは、図２７に示す導体プレーン２ＰＶ１に接続される。
また、図２７に示すように、配線層ＷＬ７には、基準電位が供給される導体プレーン２ＰＳ７が形成されている。また、配線層ＷＬ７には、電源電位ＶＤ１（図３参照）が供給される導体プレーン２ＰＶ１および電源電位ＶＤ２が供給される導体プレーン２ＰＶ２が形成されている。また、配線層ＷＬ７には、出力信号が伝送されるビア２ｖｔが接続される複数の導体パターンおよび入力信号が伝送されるビア２ｖｒが接続される複数の導体パターンが形成されている。
導体プレーン２ＰＳ７は、配線層ＷＬ７に形成された複数の導体パターンのうち、最も面積が大きい。導体プレーン２ＰＳ７には複数の開口部が設けられ、複数の開口部のそれぞれの内側に、信号伝送経路を構成する複数の導体パターンおよび導体プレーン２ＰＶ１が配置されている。上記複数の導体パターンおよび導体プレーン２ＰＶ１のそれぞれは、導体プレーン２ＰＳ７と離間している（電気的に分離されている）。また、本実施の形態の場合、配線層ＷＬ７に形成された導体プレーン２ＰＶ１には開口部が形成され、開口部内に導体プレーン２ＰＶ２が配置されている。導体プレーン２ＰＶ２は、導体プレーン２ＰＶ１と離間している（電気的に分離されている）。
出力信号を伝送する複数のビア２ｖｔおよび入力信号を伝送する複数のビア２ｖｒのそれぞれは、開口部内の複数の導体パターンに接続されている。電源電位ＶＤ１（図３参照）が供給される複数のビア２ｖｖ１は、導体プレーン２ＰＶ１に接続されている。配線層ＷＬ７において、複数のビア２ｖｖ１の一部は、領域ＣＨＲ１に有り、複数のビア２ｖｖ１の他部は、領域ＣＨＲ２にある。電源電位ＶＤ２（図３参照）が供給される複数のビア２ｖｖ２は、導体プレーン２ＰＶ２に接続されている。また、基準電位ＶＳＳ（図３参照）が供給される複数のビア２ｖｓは、配線層ＷＬ７の領域ＣＨＲ２において、導体プレーン２ＰＳ７に接続されている。
また、図２８に示すように、配線層ＷＬ８には、基準電位が供給される導体プレーン２ＰＳ８が形成されている。また、配線層ＷＬ８には、電源電位ＶＤ１（図３参照）が供給される複数の導体パターンおよび電源電位ＶＤ２が供給される複数の導体パターンが形成されている。また、配線層ＷＬ８には、出力信号が伝送されるビア２ｖｔが接続される複数の導体パターンおよび入力信号が伝送されるビア２ｖｒが接続される複数の導体パターンが形成されている。
導体プレーン２ＰＳ８は、配線層ＷＬ８に形成された複数の導体パターンのうち、最も面積が大きい。導体プレーン２ＰＳ８には複数の開口部が設けられ、複数の開口部のそれぞれの内側に、信号伝送経路を構成する複数の導体パターンおよび電源電位ＶＤ１または電源電位ＶＤ２が供給される複数の導体パターンが配置されている。上記複数の導体パターンのそれぞれは、導体プレーン２ＰＳ８と離間している（電気的に分離されている）。
出力信号を伝送する複数のビア２ｖｔおよび入力信号を伝送する複数のビア２ｖｒのそれぞれは、開口部内の複数の導体パターンに接続されている。電源電位ＶＤ１（図３参照）が供給される複数のビア２ｖｖ１は、導体プレーン２ＰＶ１に接続されている。電源電位ＶＤ２（図３参照）が供給される複数のビア２ｖｖ２は、導体プレーン２ＰＶ２に接続されている。また、基準電位ＶＳＳ（図３参照）が供給される複数のビア２ｖｓは、配線層ＷＬ８の領域ＣＨＲ２において、導体プレーン２ＰＳ８に接続されている。
また、図２９に示すように、配線層ＷＬ９には、基準電位が供給される導体プレーン２ＰＳ９が形成されている。また、配線層ＷＬ９には、電源電位ＶＤ１（図３参照）が供給される導体プレーン２ＰＶ１および電源電位ＶＤ２が供給される導体プレーン２ＰＶ２が形成されている。また、配線層ＷＬ９には、出力信号が伝送されるビア２ｖｔが接続される複数の導体パターンおよび入力信号が伝送されるビア２ｖｒが接続される複数の導体パターンが形成されている。
導体プレーン２ＰＳ９は、配線層ＷＬ９に形成された複数の導体パターンのうち、最も面積が大きい。導体プレーン２ＰＳ９には複数の開口部が設けられ、複数の開口部のそれぞれの内側に、信号伝送経路を構成する複数の導体パターンおよび導体プレーン２ＰＶ１が配置されている。上記複数の導体パターンおよび導体プレーン２ＰＶ１のそれぞれは、導体プレーン２ＰＳ９と離間している（電気的に分離されている）。また、本実施の形態の場合、配線層ＷＬ９に形成された導体プレーン２ＰＶ１には開口部が形成され、開口部内に導体プレーン２ＰＶ２が配置されている。導体プレーン２ＰＶ２は、導体プレーン２ＰＶ１と離間している（電気的に分離されている）。
出力信号を伝送する複数のビア２ｖｔおよび入力信号を伝送する複数のビア２ｖｒのそれぞれは、開口部内の複数の導体パターンに接続されている。電源電位ＶＤ１（図３参照）が供給される複数のビア２ｖｖ１は、導体プレーン２ＰＶ１に接続されている。電源電位ＶＤ２（図３参照）が供給される複数のビア２ｖｖ２は、導体プレーン２ＰＶ２に接続されている。また、基準電位ＶＳＳ（図３参照）が供給される複数のビア２ｖｓは、配線層ＷＬ９の領域ＣＨＲ２において、導体プレーン２ＰＳ９に接続されている。
また、図３０に示すように、配線層ＷＬ１０には、基準電位が供給される導体プレーン２ＰＳ１０が形成されている。また、配線層ＷＬ１０には、複数のランド２ＬＤが形成されている。複数のランド２ＬＤは、電源電位ＶＤ１（図３参照）が供給される複数のランド（第１電源電位用ランド）２ＬＶ１および電源電位ＶＤ２（図３参照）が供給される複数のランド（第２電源電位用ランド）２ＬＶ２を含む。また、複数のランド２ＬＤは、出力信号が伝送される複数のランド（出力信号ランド）２ＬＴｗおよび入力信号が伝送される複数のランド（入力信号ランド）２ＬＲｗを含む。また、複数のランド２ＬＤは、基準電位ＶＳＳ（図３参照）が供給される複数のランド（基準電位用ランド）２ＬＶＳを含む。ただし、複数のランド２ＬＶＳは、導体プレーン２ＰＳ１０と一体に形成されている。
導体プレーン２ＰＳ１０は、配線層ＷＬ１０に形成された複数の導体パターンのうち、最も面積が大きい。導体プレーン２ＰＳ１０には、複数の開口部が設けられ、複数の開口部のそれぞれの内側に、複数のランド２ＬＶ１、複数のランド２ＬＶ２、複数のランド２ＬＴｗ、および複数のランド２ＬＲｗが配置されている。複数のランド２ＬＶ１、複数のランド２ＬＶ２、複数のランド２ＬＴｗ、および複数のランド２ＬＲｗのそれぞれは、導体プレーン２ＰＳ１０と離間している（電気的に分離されている）。
図２９に示す複数のビア２ｖｔは、図３０に示す複数のランド２ＬＴｗに接続されている。図２９に示す複数のビア２ｖｒは、図３０に示す複数のランド２ＬＲｗに接続されている。図２９に示す複数のビア２ｖｖ１は、図３０に示す複数のランド２ＬＶ１に接続されている。図２９に示す複数のビア２ｖｖ２は、図３０に示す複数のランド２ＬＶ２に接続されている。また、図２９に示す複数のビア２ｖｓは、図３０に示す導体プレーン２ＰＳ１０に接続されている。
本実施の形態の半導体装置ＰＫＧ１（図６参照）が備える配線基板ＳＵＢ１は、上記の構造になっている。図７に示す電極Ｒｘは、図１１に示すパッドＲｙ、図１５に示す配線Ｒｗ、図２０に示すスルーホール配線２ＴＲｗ、各配線層間を電気的に接続する複数のビア２ｖｒ、およびビア２ｖｒが接続される各配線層の導体パターンを介して図３０に示すランド２ＬＲｗと電気的に接続されている。また、図７に示す電極Ｔｘは、図１１に示すパッドＴｙ、図２０に示す配線Ｔｗ、スルーホール配線２ＴＴｗ、各配線層間を電気的に接続する複数のビア２ｖｔ、およびビア２ｖｔが接続される各配線層の導体パターンを介して図３０に示すランド２ＬＴｗと電気的に接続されている。また、図７に示す電極Ｖｘ１は、図１１に示すパッドＶｙ１、図１３、図１５、図２７、および図２９に示す導体プレーン２ＰＶ１、図２０に示すスルーホール配線２ＴＶ１、各配線層間を電気的に接続する複数のビア２ｖｖ１、およびビア２ｖｖ１が接続される各配線層の導体パターンを介して図３０に示すランド２ＬＶ１と電気的に接続されている。また、図７に示す電極Ｖｘ２は、図１１に示すパッドＶｙ２、図１５、図２７、および図２９に示す導体プレーン２ＰＶ２、図２０に示すスルーホール配線２ＴＶ２、各配線層間を電気的に接続する複数のビア２ｖｖ２、およびビア２ｖｖ２が接続される各配線層の導体パターンを介して図３０に示すランド２ＬＶ２と電気的に接続されている。また、図７に示す電極Ｖｘｓは、図１１に示すパッドＶｙｓ、配線層ＷＬ２〜配線層ＷＬ１０に形成された導体プレーン２ＰＳ２〜２ＰＳ１０、および各配線層間を電気的に接続する複数のビア２ｖｓを介して図３０に示すランド２ＬＶＳと電気的に接続されている。
ところで、図１４、図１６、図１９、および図２１に示す例では、出力信号の伝送経路を構成するビア２ｖｔは、領域ＣＨＲ１において互いに重なっている。また、図１４および図１６に示すように、入力信号の伝送経路を構成するビア２ｖｒは、領域ＣＨＲ１において互いに重なっている。図３１は、図６に示す信号伝送経路の断面構造例を示す要部拡大断面図である。図３２は、図３１に対する変形例を示す要部拡大断面図である。
信号伝送経路を構成するビア２ｖｒが平面視において重なっている場合、図３１に示すように電極Ｒｘに接続される信号伝送経路の経路距離を短くできる。図３１に示すように配線層ＷＬ１と配線層ＷＬ２とを電気的に接続するビア２ｖｒ１と、配線層ＷＬ２と配線層ＷＬ３とを電気的に接続するビア２ｖｒ２とは、平面視における中心点が重なっているので、電極Ｒｘから配線層ＷＬ３に至る信号伝送経路の経路距離は最短距離になる。
同様に、電極Ｔｘに接続される信号伝送経路を構成するビア２ｖｔは、配線層ＷＬ１と配線層ＷＬ２とを電気的に接続するビア２ｖｔ１と、配線層ＷＬ２と配線層ＷＬ３とを電気的に接続するビア２ｖｔ２と、配線層ＷＬ３と配線層ＷＬ４とを電気的に接続するビア２ｖｔ３と、配線層ＷＬ４と配線層ＷＬ５とを電気的に接続するビア２ｖｔ４とを含む。ビア２ｖｔ１、２ｖｔ２、２ｖｔ３、および２ｖｔ４のそれぞれが平面視において重なっている場合、電極Ｔｘから配線層ＷＬ５に至る信号伝送経路の経路距離を短くすることができる。
信号伝送経路の経路距離を短くすれば、ノイズ影響を受けるリスクが低減する。また信号強度が低下し難くなる。したがって、信号伝送信頼性を向上させる観点からは、電極Ｒｘに接続される複数のビア２ｖｒ、または電極Ｒｘに接続される複数のビア２ｖｔが平面視において互いに重なっていることが特に好ましい。
ただし、図３１に示す配線基板ＳＵＢ１に対する変形例として、図３２に示す配線基板ＳＵＢ３のように、平面視において、ビア２ｖｒ１とビア２ｖｒ２とが重なっていない場合もある。図３２に示す例では、平面視において、ビア２ｖｒ１とビア２ｖｒ２とは重ならない。また、図３２に示す例では、平面視において、ビア２ｖｔ２とビア２ｖｔ３とは重ならない。本実施の形態のようにスルーホール配線２ＴＨＷが配置される配線層である配線層ＷＬ５に信号伝送経路を構成する配線Ｔｗを配置する場合、スルーホール配線２ＴＨＷのランド部ＴＨＬ１を避けて信号伝送経路を配置する場合がある。この時、ランド部ＴＨＬ１を避けるために、複数のビア２ｖｔまたは複数のビア２ｖｔが平面視において重なるようにレイアウトすることが困難になる場合もある。
図３２に示すビア２ｖｒ１とビア２ｖｒ２とのずれ量を、平面視におけるビア２ｖｒ１とビア２ｖｒ２の中心間距離ＶＧ１として表すと、中心間距離ＶＧ１は極力短い方が良い。同様に、図３２に示すビア２ｖｔ２とビア２ｖｔ３とのずれ量を、平面視におけるビア２ｖｔ２とビア２ｖｔ３の中心間距離ＶＧ２として表すと、中心間距離ＶＧ２は極力短い方が良い。
中心間距離ＶＧ１は電極Ｒｘに接続される配線Ｒｗの延在距離より短い方が良い。また、図２１に示すように、配線層ＷＬ５において複数のスルーホール配線２ＴＨＷ（図２３参照）のランド部ＴＨＬ１（図２３参照）が、互いに隣り合うように配列されている場合、図３２に示す中心間距離ＶＧ１は、互いに隣り合うランド部ＴＨＬ１の中心間距離以下であることが好ましい。また、図３２に示す中心間距離ＶＧ１は、ランド部ＴＨＬ１の直径以下であることが特に好ましい。
同様に中心間距離ＶＧ２は電極Ｔｘに接続される配線Ｔｗの延在距離より短い方が良い。また、図２１に示すように、配線層ＷＬ５において複数のスルーホール配線２ＴＨＷ（図２３参照）のランド部ＴＨＬ１（図２３参照）が、互いに隣り合うように配列されている場合、図３２に示す中心間距離ＶＧ２は、互いに隣り合うランド部ＴＨＬ１の中心間距離以下であることが好ましい。また、図３２に示す中心間距離ＶＧ２は、ランド部ＴＨＬ１の直径以下であることが特に好ましい。
なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
＜変形例１＞
上記した半導体装置ＰＫＧ１の場合、図３に示す電源電位ＶＤ１と電源電位ＶＤ２とが互いに異なっている実施例を取り上げて説明した。半導体装置ＰＫＧ１に対する変形例として、電源電位ＶＤ１と電源電位ＶＤ２とが導電位であっても良い。この変形例では、図２４に示す複数のパッドＶｙ２のそれぞれと、導体プレーン２ＰＶ１とが連結部Ｖｙ２ｊを介して連結されていても良い。また、図２７や図２９に示す導体プレーン２ＰＶ１と導体プレーン２ＰＶ２とを連結し、一枚の導体プレーン２ＰＶ１にしても良い。この場合、電源電位の供給経路が半導体装置ＰＫＧ１と比較してさらに増える。この結果、図３に示すメモリ回路ＭＣ１、ロジック回路ＬＧＣ１、入出力回路ＩＯＣ１、あるいはルックアップテーブルＬＵＴ１への電力供給をさらに安定化させることができる。
＜変形例２＞
上記した半導体装置ＰＫＧ１の場合、高速で信号伝送を行うのみを示して説明した。しかし、半導体装置PKG１に対する変形例は、高速信号伝送経路である信号伝送経路ＳＧＰ（図１参照）の伝送速度より低い伝送速度（例えば３Ｇｂｐｓ以下程度）で電気信号が伝送される低速信号伝送経路を有していても良い。図３３は、図１１に対する変形例である半導体装置が備える配線基板の第１配線層におけるパッドのレイアウト例を示す拡大平面図である。
図３３に示す配線基板ＳＵＢ４は、配線層ＷＬ１に、パッド（端子、低速信号端子）Ｌｙを有している点で、図１に示す配線基板ＳＵＢ１と相違する。図３３に示す複数のパッドＬｙのそれぞれには、図１に示す信号ＳＧＴおよび信号ＳＧＲより遅い伝送速度で低速信号が伝送される。複数のパッドＬｙのそれぞれは、図３１に示すパッドＴｙやパッドＲｙの例と同様に、半導体チップの電極（低速信号用電極）と対向する位置に配置され、かつ、電極（低速信号用電極）と電気的に接続されている。
このように、高速信号と低速信号とが混在する場合、低速信号からのクロストークノイズが高速信号に及ぶことを回避するため、高速信号伝送経路と低速信号伝送経路とは離れて配置されていることが好ましい。図３３に示す例では、領域ＣＨＲ１の外縁は、辺（長辺、第１辺）ＳＬ１と、辺ＳＬ１の反対側に位置する辺（長辺、第２辺）ＳＬ２と、辺ＳＬ１および辺ＳＬ２と交差する辺（短辺、第３辺）ＳＬ３と、辺ＳＬ３の反対側に位置する辺（短辺、第４辺）ＳＬ４と、を有する。
上記した配線基板ＳＵＢ１の例と同様に、図３３に示す複数のパッドＲｙに接続される複数の配線Ｒｗ（図１５参照）、および複数のパッドＴｙに接続される複数の配線Ｔｗ（図２０参照）のそれぞれは、辺ＳＬ１または辺ＳＬ２を跨ぐように配置される。言い換えれば、高速信号伝送経路は、領域ＣＨＲ１の辺ＳＬ１または辺ＳＬ２を跨いで領域ＣＨＲ２（図１５参照）に引き出される。一方、図３３に示すように複数のパッドＬｙのそれぞれは、辺ＳＬ１および辺ＳＬ２よりも、辺ＳＬ３または辺ＳＬ４に近い位置に配置されている。このため、複数のパッドＬｙに接続される複数の配線Ｌｗは、図３３に示すように、辺ＳＬ３または辺ＳＬ４を跨ぐように配置される。言い換えれば、低速信号伝送経路は、領域ＣＨＲ１の辺ＳＬ３または辺ＳＬ４を跨いで領域ＣＨＲ２（図１５参照）に引き出される。
図３３に示すレイアウトにより、高速信号伝送経路と低速信号伝送経路との離間距離が大きくなるので、低速信号からのクロストークノイズが高速信号に及ぶことを回避することができる。
＜変形例３＞
上記実施の形態では、高速で信号伝送を行う半導体装置に係る複数の技術について説明したが、複数の技術のうちの一部を抽出しても良い。例えば、上記した複数の技術のうち、コア層である絶縁層２ＣＲ（図６参照）に信号伝送用の配線を形成する技術を適用すれば、配線基板ＳＵＢ１より配線層数が少ない配線基板ＳＵＢ５（図３４参照）が得られる。図３４は、図６に対する変形例である半導体装置の断面図である。また、図３５は、図３４に示す配線層の第３配線層の平面図である。
図３４に示す半導体装置ＰＫＧ３が備える配線基板ＳＵＢ５は、配線層数が６層構造である点で、図６に示す半導体装置ＰＫＧ１の配線基板ＳＵＢ１と相違する。また、配線基板ＳＵＢ５は、複数のスルーホール配線２ＴＨＷ（詳しくは図２３に示すスルーホール配線２ＴＨＷのランド部ＴＨＬ１）が形成される配線層ＷＬ３に、複数の配線Ｔｗおよび複数の配線Ｒｗが配置されている点で配線基板ＳＵＢ１と相違する。
図３５に示すように、配線基板ＳＵＢ５は辺２ｓｓ１および辺２ｓｓ１の反対側に位置する辺２ｓｓ２を備える。複数の配線Ｔｗのそれぞれは、配線層ＷＬ３において、領域ＣＨＲ１から配線基板ＳＵＢ５の辺２ｓｓ１に向かって延びる。一方、複数の配線Ｔｗのそれぞれは、領域ＣＨＲ１から辺２ｓｓ２に向かって延びる。言い換えれば、複数の配線Ｒｗと複数の配線Ｔｗのそれぞれは、互いに反対方向に向かって延びる。
このように、配線Ｒｗと配線Ｔｗとを反対方向にすることにより、入力信号と出力信号とのクロストークノイズを低減できる。ただし、配線層ＷＬ３のノイズ低減特性は、図６に示す配線基板ＳＵＢ１の配線層ＷＬ５と同程度である。したがって、入力信号の伝送経路である配線Ｒｗのノイズ低減特性を向上させる観点からは、図６を用いて説明した配線基板ＳＵＢ１の構造の方がより好ましい。
＜変形例４＞
また、図９に示すように半導体装置ＰＫＧ１の場合、配線基板ＳＵＢ１の上面２ｔ上には、半導体チップＣＨＰ１のみが搭載されている。ただし、変形例としては、半導体チップＣＨＰ１の他、複数のコンデンサ部品や放熱板などの部品が配線基板ＳＵＢ１上にさらに搭載されていても良い。
＜変形例５＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
〔付記１〕
第１表面、前記第１表面の反対側の第１裏面、および前記第１表面に複数列で配列される複数の電極を備える半導体チップと、
前記半導体チップが搭載される第１主面、前記第１主面の反対側の第２主面、前記第１主面と前記第２主面との間にある複数の配線層、前記第１主面と前記第２主面との間にあり、第３主面および前記第３主面の反対側の第４主面を有する第１絶縁層、および前記第１絶縁層を厚さ方向に貫通し、前記第３主面と前記第４主面とを電気的に接続する複数のスルーホール配線を備える配線基板と、
を有し、
前記半導体チップの前記複数の電極は、前記半導体チップに入力される入力信号が伝送される複数の入力信号電極、前記半導体チップから出力される出力信号が伝送される複数の出力信号電極、前記半導体チップの第１回路に基準電位を供給する複数の基準電位電極、および前記第１回路に前記基準電位と異なる第１電位を供給する複数の第１電位電極、を含み、
平面視において、前記半導体チップは、第１辺と、前記第１辺の反対側の第２辺と、前記第１辺と前記第２辺との間にある第１領域と、前記第１領域と前記第２辺との間にある第２領域と、前記第１領域と前記第２領域との間にある第３領域と、を有し、
前記半導体チップの前記複数の第１電位電極および前記複数の基準電位電極のそれぞれは、前記第１領域および前記第２領域のそれぞれに配列され、
前記半導体チップの前記複数の入力信号電極および前記複数の出力信号電極のそれぞれは、前記第３領域に配列され、
前記配線基板の前記複数の配線層は、
前記第１主面と前記第２主面との間にある第１配線層と、
前記第１配線層と前記第２主面との間にある第２配線層と、
前記第２配線層と前記第２主面との間にあり、かつ、前記第１絶縁層の前記第３主面上に形成される第３配線層と、
を含み、
前記配線基板は、
前記第３配線層に形成され、前記複数の入力信号電極のそれぞれに接続される複数の入力信号配線と、
前記第３配線層に形成され、前記複数の出力信号電極のそれぞれに接続される複数の出力信号配線と、
前記第１配線層に形成され、前記第１電位が供給される第１導体パターンと、
前記第２配線層に形成され、前記基準電位が供給される第２導体パターンと、
前記第３配線層に形成され、前記第２導体パターンと電気的に接続される第３導体パターンと、
を備え、
平面視において、前記複数の入力信号配線および前記複数の出力信号配線のそれぞれは、前記第２導体パターンと重なり、
前記配線基板の前記複数の配線層のそれぞれは、平面視において前記半導体チップと重なるチップ重畳領域と、平面視において前記チップ重畳領域より前記配線基板の周縁部側にあるチップ非重畳領域と、を含み、
前記配線基板の外縁は、第１基板辺および前記第１基板辺の反対側に位置する第２基板辺を有し、
平面視において、前記複数の入力信号配線のそれぞれは、前記チップ重畳領域から前記第１基板辺に向かって延び、前記複数の出力信号配線のそれぞれは、前記チップ重畳領域から前記第２基板辺に向かって延びる、半導体装置。
２ｂ 下面（面、主面、実装面、第２主面）
２Ｃｂ 下面
２ＣＲ 絶縁層（コア材、コア絶縁層）
２Ｃｔ 上面
２ｄ 配線
２ｅ 絶縁層
２ＬＤ ランド
２ＬＲｗ ランド（入力信号ランド）
２ＬＴｗ ランド（出力信号ランド）
２ＬＶ１ ランド（第１電源電位用ランド）
２ＬＶ２ ランド（第２電源電位用ランド）
２ＬＶＳ ランド（基準電位用ランド）
２ＰＤ パッド（端子、ボンディングパッド、ボンディングリード、半導体チップ接続用端子）
２ＰＬ，２ＰＳ２，２ＰＳ３，２ＰＳ４，２ＰＳ５，２ＰＳ６，２ＰＳ７，２ＰＳ８，２ＰＳ９，２ＰＳ１０，２ＰＶ１，２ＰＶ２ 導体プレーン（導体パターン）
２ＰＶ１ 導体パターン
２ｓ 側面
２ｓｓ１，２ｓｓ２ 辺
２ｔ 上面（面、主面、チップ搭載面、第１主面）
２ＴＨＷ，２ＴＲｗ，２ＴＴｗ，２ＴＶ１，２ＴＶ２，２ＴＶＳ スルーホール配線
２ｖ，２ｖｒ，２ｖｒ１，２ｖｒ２，２ｖｓ，２ｖｔ，２ｖｔ１，２ｖｔ２，２ｖｔ３，２ｖｔ４，２ｖｖ１，２ｖｖ２ ビア
３ｂ 裏面（主面、下面）
３ＢＰ 突起電極（バンプ電極）
３ＰＤ 電極（パッド、電極パッド、ボンディングパッド）
３ＰＦ 絶縁膜（パッシベーション膜、保護絶縁膜）
３ｓ 側面
３ｓＬ１ 辺（長辺、第１辺）
３ｓＬ２ 辺（長辺、第２辺）
３ｔ 表面（主面、上面）
ＣＨＰ１，ＣＨＰ２ 半導体チップ
ＣＨＲ１ 領域（チップ重畳領域）
ＣＨＲ２ 領域（チップ非重畳領域、周辺領域）
ＤＳｎ，ＤＳｐ 差動信号伝送経路
ＥＤＶ１ 電子装置（電子機器）
ＩＯＣ１ 入出力回路
ＬＧＣ１ ロジック回路
ＬＵＴ１ ルックアップテーブル（転送先情報記憶回路）
Ｌｗ 配線
Ｌｙ パッド（端子、低速信号端子）
ＭＢ１ 配線基板（マザーボード、実装基板）
ＭＣ１ メモリ回路（コア回路、第１回路）
ＰＤＬ１ 列（第１列目）
ＰＤＬ２ 列（第２列目）
ＰＤＬ３ 列（第３列目）
ＰＤＲ１，ＰＤＲ２，ＰＤＲ３，ＰＤＲ４，ＰＤＲ５，ＰＤＲ６ 領域
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３ 半導体装置
Ｒｗ，Ｒｗｎ，Ｒｗｐ 配線（入力信号配線、信号配線、信号線）
ＲｗＥ１，ＲｗＥ２ 端部
Ｒｘ，Ｒｘｎ，Ｒｘｐ 電極（入力信号電極、受信電極）
Ｒｙ，Ｒｙｎ，Ｒｙｐ パッド（入力信号パッド、受信パッド）
ＳＢ 半田ボール（半田材、外部端子、電極、外部電極）
ＳＧＰ，ＳＧＰＲ，ＳＧＰＴ 信号伝送経路
ＳＧＲ，ＳＧＴ 信号
ＳＬ１ 辺（長辺、第１辺）
ＳＬ２ 辺（長辺、第２辺）
ＳＬ３ 辺（短辺、第３辺）
ＳＬ４ 辺（短辺、第４辺）
ＳＲ１，ＳＲ２ 絶縁層
ＳＵＢ１，ＳＵＢ２，ＳＵＢ３，ＳＵＢ４，ＳＵＢ５ 配線基板
ＴＨＬ１，ＴＨＬ２ ランド部（スルーホールランド）
ＴＨＰ 貫通部
Ｔｗ，Ｔｗｎ，Ｔｗｐ 配線（出力信号配線、信号配線、信号線）
ＴｗＥ１，ＴｗＥ２ 端部
Ｔｘ，Ｔｘｎ，Ｔｘｐ 電極（出力信号電極）
Ｔｙ，Ｔｙｎ，Ｔｙｐ パッド（出力信号パッド）
ＵＦ アンダフィル樹脂（絶縁性樹脂）
ＶＤ１ 電源電位（第１電位）
ＶＤ２ 電源電位（第２電位）
ＶＧ１，ＶＧ２ 中心間距離
ＶＳＳ 基準電位
Ｖｘ１ 電極（第１電位電極、第１電源電位電極）
Ｖｘ２ 電極（第２電位電極、第２電源電位電極）
Ｖｘ２ 電源電位電極
Ｖｘｓ 電極（基準電位電極）
Ｖｙ１ パッド（第１電位パッド）
Ｖｙ１ｊ，Ｖｙ２ｊ，Ｖｙｓｊ 連結部
Ｖｙ２ パッド（第１電位パッド）
Ｖｙｓ パッド（基準電位パッド）
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８，ＷＬ９，ＷＬ１０ 配線層

Claims (19)

  1. 第１表面、前記第１表面の反対側の第１裏面、および前記第１表面に複数列で配列される複数の電極を備える半導体チップと、
    前記半導体チップが搭載される第１主面、前記第１主面の反対側の第２主面、前記第１主面と前記第２主面との間にある複数の配線層、前記第１主面と前記第２主面との間にあり、第３主面および前記第３主面の反対側の第４主面を有する第１絶縁層、および前記第１絶縁層を厚さ方向に貫通し、前記第３主面と前記第４主面とを電気的に接続する複数のスルーホール配線を備える配線基板と、
    を有し、
    前記半導体チップの前記複数の電極は、前記半導体チップに入力される入力信号が伝送される複数の入力信号電極、前記半導体チップから出力される出力信号が伝送される複数の出力信号電極、前記半導体チップの第１回路に基準電位を供給する複数の基準電位電極、および前記第１回路に前記基準電位と異なる第１電位を供給する複数の第１電位電極、を含み、
    平面視において、前記半導体チップは、第１辺と、前記第１辺の反対側の第２辺と、前記第１辺と前記第２辺との間にある第１領域と、前記第１領域と前記第２辺との間にある第２領域と、前記第１領域と前記第２領域との間にある第３領域と、を有し、
    前記半導体チップの前記複数の第１電位電極および前記複数の基準電位電極のそれぞれは、前記第１領域および前記第２領域のそれぞれに配列され、
    前記半導体チップの前記複数の入力信号電極および前記複数の出力信号電極のそれぞれは、前記第３領域に配列され、
    前記配線基板の前記複数の配線層は、
    前記第１主面と前記第２主面との間にある第１配線層と、
    前記第１配線層と前記第２主面との間にある第２配線層と、
    前記第２配線層と前記第２主面との間にある第３配線層と、
    前記第３配線層と前記第２主面との間にある第４配線層と、
    前記第４配線層と前記第２主面との間にあり、かつ、前記第１絶縁層の前記第３主面上に形成される第５配線層と、
    を含み、
    前記配線基板は、
    前記第３配線層に形成され、前記複数の入力信号電極のそれぞれに接続される複数の入力信号配線と、
    前記第５配線層に形成され、前記複数の出力信号電極のそれぞれに接続される複数の出力信号配線と、
    前記第１配線層に形成され、前記第１電位が供給される第１導体パターンと、
    前記第２配線層に形成され、前記基準電位が供給される第２導体パターンと、
    前記第３配線層に形成され、前記第２導体パターンと電気的に接続される第３導体パターンと、
    前記第４配線層に形成され、前記第３導体パターンと電気的に接続される第４導体パターンと、
    前記第５配線層に形成され、前記第４導体パターンと電気的に接続される第５導体パターンと、
    を備え、
    前記複数の入力信号配線のそれぞれは、前記第２導体パターンおよび前記第４導体パターンの間にあり、
    前記複数の出力信号配線のそれぞれと前記複数の入力信号配線のそれぞれとの間には、前記第４導体パターンがあり、
    配線の延在方向に対して直交する方向における前記配線の断面積を、配線断面積と定義すると、
    前記複数の入力信号配線のそれぞれの配線断面積は、前記複数の出力信号配線のそれぞれの配線断面積より小さい、半導体装置。
  2. 請求項１において、
    前記入力信号および前記出力信号のそれぞれは、差動信号であり、
    前記複数の入力信号電極および前記複数の入力信号配線は、第１差動対を含み、
    前記複数の出力信号電極および前記複数の出力信号配線は、第２差動対を含み、
    平面視において、前記複数の入力信号配線のうち、前記第１差動対を構成する二本の配線の間には、前記第３導体パターンが無く、かつ、前記第１差動対を構成する二本の配線が互いに隣り合って配置され、
    平面視において、前記複数の出力信号配線のうち、前記第２差動対を構成する二本の配線の間には、前記第５導体パターンが無く、かつ、前記第２差動対を構成する二本の配線が互いに隣り合って配置される、半導体装置。
  3. 請求項２において、
    前記複数の入力信号電極および前記複数の入力信号配線は、複数の前記第１差動対を含み、
    前記複数の出力信号電極および前記複数の出力信号配線は、複数の前記第２差動対を含み、
    平面視において、前記複数の入力信号配線の前記複数の第１差動対のうち、互いに隣り合う前記第１差動対の間には、前記第３導体パターンがあり、
    平面視において、前記複数の出力信号配線の前記複数の第２差動対のうち、互いに隣り合う前記第２差動対の間には、前記第５導体パターンがある、半導体装置。
  4. 請求項３において、
    前記半導体チップの前記第１回路はメモリ回路であって、
    平面視において、前記メモリ回路は、前記半導体チップの前記第１領域および前記第２領域にある、半導体装置。
  5. 請求項３において、
    前記複数のスルーホール配線は、
    前記第１電位が供給される複数の第１電位スルーホール配線と、
    前記基準電位が供給される複数の基準電位スルーホール配線と、
    を含み、
    平面視において、前記複数の出力信号配線の前記複数の第２差動対のうち、互いに隣り合う前記第２差動対の間には、前記複数の基準電位スルーホール配線に接続される前記第５導体パターンと、前記第５導体パターンと離間する前記複数の第１電位スルーホール配線と、が配列され、
    前記複数の第１電位スルーホール配線のそれぞれと、前記複数の出力信号配線のそれぞれとの間には、前記第５導体パターンがある、半導体装置。
  6. 請求項５において、
    前記配線基板は、前記第３配線層に形成され、前記複数の第１電位スルーホール配線と電気的に接続される複数の第１電位導体パターンを備え、
    前記複数の第１電位導体パターンのそれぞれは、前記半導体チップの複数の第１電位電極と電気的に接続され、
    平面視において、前記複数の入力信号配線の前記複数の第１差動対のうち、互いに隣り合う前記第１差動対の間には、前記複数の第１電位導体パターンの一部、および前記第３導体パターンがあり、
    前記複数の第１電位導体パターンのそれぞれと前記複数の入力信号配線のそれぞれとの間には、前記第３導体パターンがある、半導体装置。
  7. 請求項６において、
    前記配線基板の前記複数の配線層のそれぞれは、平面視において前記半導体チップと重なるチップ重畳領域と、平面視において前記チップ重畳領域より前記配線基板の周縁部側にあるチップ非重畳領域と、を含み、
    前記第３配線層において、前記複数の第１電位導体パターンのそれぞれは、前記チップ重畳領域と前記チップ非重畳領域との境界を跨ぐように配置される、半導体装置。
  8. 請求項７において、
    前記第３配線層において、隣り合う前記第１差動対と、隣り合う前記第１差動対の間にある前記第１電位導体パターンと、の間にある前記第３導体パターンは、前記第１差動対を構成する前記入力信号配線に沿って前記チップ重畳領域と前記チップ非重畳領域との境界を跨ぐように配置される、半導体装置。
  9. 請求項７において、
    前記第５配線層において、前記複数の第１電位スルーホール配線のそれぞれは、前記チップ重畳領域および前記チップ非重畳領域の両方に配置され、
    平面視において、前記複数の第１電位スルーホール配線のそれぞれは、前記第３配線層の前記複数の第１電位導体パターンのそれぞれと重なる、半導体装置。
  10. 請求項９において、
    前記第５配線層において、前記複数の第１電位スルーホール配線のそれぞれと、前記複数の出力信号配線のそれぞれとの間にある前記第５導体パターンは、前記出力信号配線に沿って前記チップ重畳領域と前記チップ非重畳領域との境界を跨ぐように配置される、半導体装置。
  11. 請求項７において、
    前記配線基板の前記第１配線層には、突起電極を介して前記半導体チップの前記複数の電極と接続される複数の端子が配置され、
    前記配線基板の前記複数の端子は、前記半導体チップの前記複数の第１電位電極と電気的に接続される複数の第１電位端子を含み、
    前記複数の第１電位端子のそれぞれは、前記複数の第１電位端子を互いに連結する第１連結部を介して前記第１導体パターンと電気的に接続される、半導体装置。
  12. 請求項１１において、
    前記第３配線層に配置される前記複数の第１電位導体パターンのそれぞれは、第１方向に延在し、
    前記第１配線層に配置される前記複数の第１電位端子のそれぞれは、前記第１方向と交差する第２方向に沿って配列され、かつ、前記第１連結部を介して互いに連結される、半導体装置。
  13. 請求項９において、
    前記第３配線層に配置される前記複数の入力信号配線と前記第５配線層に配置される前記複数の出力信号配線とは、前記チップ重畳領域において、互いに重なっている、半導体装置。
  14. 請求項４において、
    前記半導体チップは、前記メモリ回路と、信号の入力または出力を実行する入出力回路と、前記メモリ回路および前記入出力回路の動作を制御するロジック回路と、有し、
    平面視において、前記半導体チップの前記第３領域は、前記第１領域と前記第２領域との間にある第４領域と、前記第４領域と前記第２領域との間にある第５領域と、前記第４領域と前記第５領域との間にある第６領域と、を有し、
    平面視において、前記ロジック回路は前記半導体チップの前記第６領域にあり、前記入出力回路は、前記半導体チップの前記第４領域および前記第５領域にあり、
    前記半導体チップの前記複数の電極は、前記半導体チップの前記ロジック回路に前記基準電位と異なる第２電位を供給する複数の第２電位電極、を含み、
    前記半導体チップの前記複数の入力信号電極および前記複数の出力信号電極のそれぞれは、前記第４領域および前記第５領域のそれぞれに配列され、
    前記半導体チップの前記複数の第１電位電極および前記複数の基準電位電極のそれぞれは、前記第６領域に配列される、半導体装置。
  15. 請求項１４において、
    前記複数のスルーホール配線は、
    前記第１電位が供給される複数の第１電位スルーホール配線と、
    前記第１電位が供給される複数の第２電位スルーホール配線と、
    前記基準電位が供給される複数の基準電位スルーホール配線と、
    を含み、
    平面視において、前記複数の出力信号配線の前記複数の第２差動対のうち、互いに隣り合う前記第２差動対の間には、前記複数の基準電位スルーホール配線に接続される前記第５導体パターンと、前記第５導体パターンと離間する前記複数の第１電位スルーホール配線と、が配列され、
    前記複数の第１電位スルーホール配線のそれぞれと、前記複数の出力信号配線のそれぞれとの間には、前記第５導体パターンがある、半導体装置。
  16. 請求項１５において、
    前記配線基板は、前記第３配線層に形成され、前記複数の第２電位スルーホール配線と電気的に接続される第２電位導体パターンを備え、
    前記第２電位導体パターンのそれぞれは、前記半導体チップの複数の第２電位電極と電気的に接続され、
    平面視において、前記第２電位導体パターンは、前記半導体チップの前記ロジック回路が配置される前記第６領域と重なる位置に配置される、半導体装置。
  17. 請求項１６において、
    前記配線基板の前記第１配線層には、突起電極を介して前記半導体チップの前記複数の電極と接続される複数の端子が配置され、
    前記配線基板の前記複数の端子は、前記半導体チップの前記複数の第２電位電極と電気的に接続される複数の第２電位端子を含み、
    前記複数の第２電位端子のそれぞれは、前記複数の第２電位端子を互いに連結する第２連結部を介して互いに電気的に接続される、半導体装置。
  18. 請求項１７において
    前記第１電位と前記第２電位とは異なり、
    前記複数の第１電位電極と前記複数の第２電位電極とは電気的に分離されている、半導体装置。
  19. 請求項１において、
    前記基準電位は接地電位である、半導体装置。
JP2017247511A 2017-12-25 2017-12-25 半導体装置 Pending JP2019114675A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017247511A JP2019114675A (ja) 2017-12-25 2017-12-25 半導体装置
US16/192,323 US10643960B2 (en) 2017-12-25 2018-11-15 Semiconductor device
CN201811583769.5A CN110034085B (zh) 2017-12-25 2018-12-24 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017247511A JP2019114675A (ja) 2017-12-25 2017-12-25 半導体装置

Publications (1)

Publication Number Publication Date
JP2019114675A true JP2019114675A (ja) 2019-07-11

Family

ID=66948976

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017247511A Pending JP2019114675A (ja) 2017-12-25 2017-12-25 半導体装置

Country Status (3)

Country Link
US (1) US10643960B2 (ja)
JP (1) JP2019114675A (ja)
CN (1) CN110034085B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937753B1 (en) 2020-02-18 2021-03-02 Renesas Electronics Corporation Semiconductor device
US11605581B2 (en) 2021-01-08 2023-03-14 Renesas Electronics Corporation Semiconductor device having conductive patterns with mesh pattern and differential signal wirings
WO2023210526A1 (ja) * 2022-04-28 2023-11-02 京セラ株式会社 配線基板および実装構造体

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102658265B1 (ko) * 2018-11-15 2024-04-18 삼성전자주식회사 접합 부재 상에 무기 발광 소자 및 차광 부재를 포함하는 디스플레이 모듈 및 디스플레이 장치
US11069605B2 (en) * 2019-04-30 2021-07-20 Advanced Semiconductor Engineering, Inc. Wiring structure having low and high density stacked structures
CN111508901B (zh) * 2019-10-01 2022-01-25 威锋电子股份有限公司 集成电路芯片、封装基板及电子总成
CN111698825B (zh) * 2020-06-12 2023-03-31 浪潮电子信息产业股份有限公司 一种pcb板和pcb走线结构的制备方法
JP7507061B2 (ja) * 2020-10-29 2024-06-27 ルネサスエレクトロニクス株式会社 電子装置および半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264256A (ja) 2002-03-08 2003-09-19 Hitachi Ltd 半導体装置
JP2008311682A (ja) 2008-09-16 2008-12-25 Kyocera Corp 配線基板
US8304900B2 (en) * 2010-08-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with stacked lead and method of manufacture thereof
KR101740878B1 (ko) * 2011-03-22 2017-05-26 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP5791078B2 (ja) 2011-11-22 2015-10-07 京セラサーキットソリューションズ株式会社 配線基板
JP5787784B2 (ja) * 2012-02-15 2015-09-30 ルネサスエレクトロニクス株式会社 半導体装置
JP5960633B2 (ja) * 2013-03-22 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6088893B2 (ja) * 2013-04-09 2017-03-01 ルネサスエレクトロニクス株式会社 半導体装置及び配線基板
JP6324738B2 (ja) * 2014-01-27 2018-05-16 ルネサスエレクトロニクス株式会社 半導体装置
JP6429647B2 (ja) * 2015-01-26 2018-11-28 ルネサスエレクトロニクス株式会社 半導体装置
JP2017045915A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置
CN107104090B (zh) * 2017-05-15 2023-09-19 盛合晶微半导体(江阴)有限公司 重新布线层、具有所述重新布线层的封装结构及制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937753B1 (en) 2020-02-18 2021-03-02 Renesas Electronics Corporation Semiconductor device
US11605581B2 (en) 2021-01-08 2023-03-14 Renesas Electronics Corporation Semiconductor device having conductive patterns with mesh pattern and differential signal wirings
US11990397B2 (en) 2021-01-08 2024-05-21 Renesas Electronics Corporation Semiconductor device having conductive patterns with mesh pattern and differential signal wirings
WO2023210526A1 (ja) * 2022-04-28 2023-11-02 京セラ株式会社 配線基板および実装構造体

Also Published As

Publication number Publication date
US10643960B2 (en) 2020-05-05
US20190198463A1 (en) 2019-06-27
CN110034085B (zh) 2024-07-12
CN110034085A (zh) 2019-07-19

Similar Documents

Publication Publication Date Title
CN110034085B (zh) 半导体器件
JP6449760B2 (ja) 半導体装置
CN209929298U (zh) 芯片封装
US10396044B2 (en) Semiconductor device
US10159144B2 (en) Semiconductor device
US10446531B2 (en) Electronic device and semiconductor device
US10763214B2 (en) Semiconductor device
JP6853774B2 (ja) 半導体装置
JP7001530B2 (ja) 半導体装置
CN107466425B (zh) 电子装置
JP6429647B2 (ja) 半導体装置
TW201543647A (zh) 半導體裝置及其製造方法
JP2020004821A (ja) 半導体装置
US10937753B1 (en) Semiconductor device
US11158597B2 (en) Electronic device including through conductors in sealing body
CN111223836B (zh) 半导体器件和电子设备
JP2019075442A (ja) 半導体装置
JP5855913B2 (ja) 半導体装置
KR20240067812A (ko) 반도체 장치
CN116137263A (zh) 半导体器件
JP2015213136A (ja) 半導体装置