CN107466425B - 电子装置 - Google Patents

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Abstract

电子装置具有第一布线基板和搭载在第一布线基板上的半导体器件。半导体器件包括具有多个端子的第二布线基板、搭载于第二布线基板上的多个第一半导体芯片和搭载于第二布线基板上的第二半导体芯片。此外，第一布线基板具有对第二半导体芯片供给种类不同的多个电源电位的第一电源线和第二电源线。在俯视下，第二电源线以跨第二布线基板的第一基板边和第二半导体芯片的第一芯片边的方式配置。此外，在俯视下，第一电源线以从第二电源线与多个第一半导体芯片中的一部分之间通过而向与第二半导体芯片重叠的区域延伸的方式配置。此外，第一电源线中的在厚度方向上与第二电源线重叠的区域的面积比第一电源线中的不与第二电源线重叠的区域的面积小。

Description

电子装置
技术领域
本发明涉及例如多个半导体芯片排列搭载在布线基板上的半导体器件和搭载有半导体器件的电子装置。
背景技术
在日本特开2006－237385号公报(专利文献1)和日本特开2007－213375号公报(专利文献2)中记载有多个存储器芯片和控制上述多个存储器芯片的数据处理芯片排列搭载在布线基板上的半导体器件。
此外，在日本特开平6－151639号公报(专利文献3)中记载有布线基板的多个引脚(端子)之中的接地引脚和电源引脚以从内侧向外侧不间断的方式连续配置的半导体器件。
现有技术文献
专利文献
专利文献1：日本特开2006－237385号公报
专利文献2：日本特开2007－213375号公报
专利文献3：日本特开平6－151639号公报
发明内容
存在多个半导体芯片排列配置于布线基板上、且上述多个半导体芯片经由布线基板电连接的半导体器件。为了提高这样的半导体器件的性能，要求使半导体器件可处理的数据量增大的技术。
为了增大半导体器件处理的数据量，需要提高信号的传送速度的技术。此外，为了增大半导体器件处理的数据量，则因为供给到运算处理电路的电流值会变大，所以需要高效地将大电流供给到运算处理电路的技术。
其他课题和新的特征根据本说明书的记述和附图能够明确。
一实施方式的电子装置具有第一布线基板和搭载在上述第一布线基板上的半导体器件。上述半导体器件包括具有多个端子的第二布线基板、搭载在上述第二布线基板上的多个第一半导体芯片和搭载在上述第二布线基板上的第二半导体芯片。此外，上述第一布线基板具有对上述第二半导体芯片供给种类不同的多个电源电位的第一电源线和第二电源线。此外，在俯视下，上述第二电源线以跨上述第二布线基板的第一基板边和上述第二半导体芯片的第一芯片边的方式配置。此外，在俯视下，上述第一电源线以从上述第二电源线与上述多个第一半导体芯片之中的一部分之间通过而向与上述第二半导体芯片重叠的区域延伸的方式配置。此外，上述第一电源线中的在厚度方向上与上述第二电源线重叠的区域的面积比上述第一电源线中的不与上述第二电源线重叠的区域的面积小。
发明效果
根据上述一实施方式，能够提高搭载有多个半导体芯片经由布线基板相互电连接的半导体器件的电子装置的性能。
附图说明
图1是表示一实施方式的包括半导体器件的电子装置的构成例的放大俯视图。
图2是表示在沿着图1的A－A线的剖面中电子装置所具有的构成部件的电连接关系的说明图。
图3是表示图1所示的主板在俯视下的布线布局的例子的放大俯视图。
图4是表示图1所示的主板在俯视下的端子布局的例子的放大俯视图。
图5是将图4所示的多个端子的周边放大表示的放大剖视图。
图6是表示与图1所示的半导体器件所具有的多个半导体芯片电连接的多个传送路径的构成的概要的说明图。
图7是沿着图1所示的半导体器件的B－B线的剖视图。
图8是表示图1所示的半导体器件的下表面侧的构造的仰视图。
图9是图1所示的逻辑芯片的表面侧的俯视图。
图10是图1所示的存储器芯片的表面侧的俯视图。
图11是表示在图4所示的布线基板形成有电源线的布线层的一部分的放大俯视图。
图12是在图8所示的表示布线基板的下表面侧的端子排列的图中重叠图4所示的电源线来表示的放大仰视图。
图13是表示对于图1的变形例的放大俯视图。
图14是表示图13所示的主板在俯视下的端子布局的例子的放大俯视图。
图15是表示在对于图11的变形例的电子装置所具有的布线基板中电源线的延伸方向与通孔布线的位置关系的放大俯视图。
图16是表示在图7所示的布线基板所具有的一个布线层设置的导体平面的布局例的俯视图。
图17是示意地表示对图6所示的半导体器件所具有的模拟电路供给电源电位的路径的构成的放大剖视图。
图18是表示对于图17的研究例的放大剖视图。
图19是表示使用图1～图18说明的半导体器件的制造工序的概要的说明图。
图20是表示通过图19所示的布线基板准备工序进行准备的布线基板的芯片搭载面侧的俯视图。
图21是表示在图20所示的布线基板搭载有多个半导体芯片的状态的俯视图。
图22是表示搭载有作为对于图1的变形例的半导体器件的电子装置的俯视图。
图23是表示图22所示的主板在俯视下的布线布局的例子的放大俯视图。
图24是表示作为对于图2的变形例的电子装置的构成例的放大剖视图。
图25是表示图19所示的制造工序的变形例的说明图。
具体实施方式
(本申请的记载形式·基本术语·用法的说明)
本申请中，根据需要为了方便起见，实施方式的记载分为多个部分等记载，但是除了特别明示并非如此的情况以外，它们并不是相互独立的，不管记载的前后顺序，关于单个例子的各部分，一方是另一方的一部分细节或者一部分或者全部的变形例等。此外，原则上省略相同部分的反复说明。此外，除了特别明示并非如此的情况、理论上限定为该数的情况、以及从前后文看明显不是这样的情况以外，实施方式的各构成要素不是必须的。
同样在实施方式等的记载中，对于材料、组份等，“由A形成的X”等说法，除了特别明示并非如此的情况以及从前后文看明显不是这样的情况以外，不排除包括A以外的要素的情况。例如，谈到成分，是“作为主要成分包含A的X”等意思。例如“硅部件”等说法，不限定于纯粹的硅，当然也包括SiGe(硅·锗)合金等以硅为主要成分的多元合金、含有其他添加物等的部件。此外，镀金、Cu层、镀镍等说法，除了特别明示并非如此的情况以外，不仅包括纯金属部件，还包括分别以金、Cu、镍等为主要成分的部件。
而且，当言及特定的数值、数量时，也是除了特别明示并非如此、理论上限定于该数的情况以及从上下文来看明显不是这样的情况以外，可以是超过该特定的数值的数值，也可以是小于该特定的数值的数值。
此外，实施方式的各图中，相同或者同样的部分用相同或类似的符号或者附图标记表示，原则上不重复说明。
此外，附图中，相反地，在变得复杂的情况或者与空隙的区别明确的情况下，存在即使是剖面也省略剖面线等的情况。与此相关联，在根据说明等能够明确的情况等下，即使是平面上封闭的孔，也存在省略背景的轮廓线的情况。而且，即使不是剖面，为了明示不是空隙，或者为了明示区域的边界，也有时添加剖面线或者点图案。
(实施方式)
本实施方式中，作为多个半导体芯片经由布线基板电连接的半导体器件和搭载有上述半导体器件的电子装置的一例，举出搭载在汽车导航装置的内部的半导体器件和具有上述半导体器件的模块(电子装置)进行说明。
本实施方式中作为一例举出的汽车导航装置是搭载在汽车上的电子设备。近年来，对于汽车导航装置，具有对一个装置内赋予各种的功能(系统)而实现高功能化的配置。例如，汽车导航装置中，除了显示汽车的当前位置、进行至目的地的路径引导的汽车导航系统以外，还具有包括音乐播放系统和动画播放系统等各种功能(系统)的装置。此外，从提高上述各种系统各自的性能的观点出发，优选使各系统在单位时间处理的数据量增加。
上述那样具有多个系统的电子装置，可以考虑在主板上搭载功能不同的多个半导体器件(例如控制用的半导体器件和存储用的半导体器件)，通过主板的布线将多个半导体器件之间电连接的方法。但是，如果考虑在单位时间处理的数据量的增加或者数据的传输速度的提高，则在经由主板的布线将多个半导体器件连接的方式的情况下，难以提高电特性。
因此，本申请的发明人研究了在一个半导体器件上搭载多个半导体芯片，并经由作为中介层(interposer)的布线基板将多个半导体芯片之间电连接的构成。即，以下说明的半导体器件PKG1(参照图1)是具有多个半导体芯片的多芯片模块(MCM：Multi-ChipModule)。此外，半导体器件PKG1是在一个半导体封装内形成有系统的SiP(System inPackage：系统级封装)。半导体器件PKG1具有的布线基板IP1(参照图2)，与作为主板的布线基板MB1相比，能够以平面面积小且高加工精度来形成布线。因此，在将多个半导体芯片之间电连接的情况下，能够得到高的电特性。
但是，已判明：在如半导体器件PKG1那样在一个半导体封装内装入多个系统且提高电特性的情况下，需要高效地配置供给对多个系统进行驱动的电源的路径、或者在与半导体器件PKG1之间输入或者输出信号电流的路径。
例如，为了对形成图像、动画等的电路进行驱动，有时需要超过5A(安培)那样的大电流。若伴随布线密度的增大而电源的供给路径的截面积变小，则阻抗变大，然而若在阻抗大的电源供给路径中流动大电流，则压降量增大。此外，在用于使电路动作的电源电位的余量小的情况下，存在因压降而导致电路不动作的隐患。因此，优选在供给驱动用的电源电位的路径中增大布线宽度。
此外，在供给多种电源电流的情况下，优选降低多种电源的供给路径之间的相互影响。例如，在由各个宽度宽的布线供给不同的电流的情况下，在布线彼此在厚度方向上相互重叠的部分，产生布线间的电容耦合。根据该电容耦合的程度而成为电源的供给路径的噪声的原因。
此外，若驱动电压的供给路径的电阻值大，则半导体器件PKG1的温度上升而电路动作有可能变得不稳定。此外，例如，在上述那样的大电流流动的电源路径和1.6Gbps(Gigabit per second：千兆比特每秒)以上的高速信号传送路径同时存在的情况下，需要对高速信号传送路径考虑噪声对策。特别时，在利用差分对传送信号的情况下，或者使总线宽度增大而增加每单位时间的信号传送量的情况下，信号传送路径的数量增加。因此，需要高效地在与主板相比平面面积小的中介层的布线基板上形成布线路径的技术。
以下，以电子装置的构成和电子装置具有的半导体器件的顺序，针对本实施方式的电子装置的构成例进行说明。
＜电子装置＞
首先，针对本实施方式的电子装置的构成例进行说明。图1是表示本实施方式的电子装置的构成例的放大俯视图。此外，图2是表示在沿着图1的A－A线的剖面中电子装置所具有的构成部件的电连接关系的说明图。此外，图3是表示图1所示的主板在俯视下的布线布局的例子的放大俯视图。此外，图4是表示图1所示的主板在俯视下的端子布局的例子的放大俯视图。此外，图5是将图4所示的多个端子的周边放大表示的放大剖视图。
而且，图2虽是剖视图，但是为了容易观察电子装置EDV1的构成部件的电连接关系的例子，省略剖面线，用实线、双点划线和虚线中的某一者表示多个布线WM。此外，在沿着图1所示的A－A线的剖面中，在电力供给装置RGL1的附近，对逻辑芯片LC供给电源电位的电源线WVH1和电源线WVH2没有在厚度方向上重叠。但是，图2中，为了明确表示电源线WVH1和电源线WVH2分别与逻辑芯片LC和电力供给装置RGL1电连接的情况，用双点划线表示电源线WVH2之中的电力供给装置RGL1附近的一部分(不与电源线WVH1重叠的部分)。此外，对与逻辑芯片LC连接的多个布线WM之中传送电信号的信号线WSG添加虚线来表示。此外，在沿着图1所示的A－A线的剖面中没有搭载存储器芯片MC。但是，图2中，为了明确表示逻辑芯片LC与存储器芯片MC电连接的情况，用点划线示意地表示存储器芯片MC。
此外，图3所示的电源线WVH1、电源线WVH2、电源线WVQ1和电源线WVQ2形成在作为多层布线基板的布线基板MB1的布线层上。但是，图3中为了使布线布局容易观察，分别用实线表示电源线WVH1、电源线WVH2、电源线WVQ1和电源线WVQ2。此外，为了容易判明电源线WVH1与电源线WVH2的重叠程度，对电源线WVH1上添加图案。此外，在图3所示的布线基板MB1的上表面MBt，在用于搭载半导体器件PKG1的位置露出有图4所示的多个端子CN。但是，图3中为了容易观察布线布局，多个端子CN的大部分省略图示，作为代表例，示出与信号线WSG连接的多个端子CNSG之中的一部分。此外，布线基板MB1具有多个信号线WSG，为了容易观察，用虚线表示多个信号线WSG之中的一部分。此外，为了表示上述的布线与图1所示的半导体器件PKG1的各构成部件的平面位置关系，用双点划线表示布线基板IP1、逻辑芯片LC、存储器芯片MC和电力供给装置RGL1各自的轮廓。
此外，图4中用虚线表示电源线WVH1、电源线WVH2、电源线WVQ1和电源线WVQ2。此外，图4虽是俯视图，但根据流动的电流的种类而对多个端子CN添加不同的图案进行表示，各图案表示的意思通过在凡例旁边添加符号来表示。
图1所示的电子装置(电子设备)EDV1具有布线基板(主板、安装基板)MB1、搭载在布线基板MB1上的半导体器件PKG1、和搭载在布线基板MB1的电力供给装置(调节器)RGL1。此外，在布线基板MB1上，除了半导体器件PKG1、电力供给装置RGL1以外，还搭载有电容器CC1(参照图2)等多个电子部件。
搭载在布线基板MB1上的电力供给装置RGL1是对电子装置EDV1所具有的多个电子部件的每一个供给电力的电源用部件。电力供给装置RGL1例如具有电力转换电路，将从设置于电子装置EDV1的外部的未图示的外部电源输入的电力转换为与电子装置EDV1所具有的各种电路的动作电压、动作电流对应的电压值、电流值。由电力供给装置RGL1转换后的电力经由布线基板MB1具有的布线WM供给到电子装置EDV1所具有的多个电路(未图示的电子部件具有的电路)的每一个。
此外，电子装置EDV1所具有的布线基板MB1具有作为半导体器件PKG1的搭载面的上表面(面、半导体器件搭载面)MBt和上表面MBt的相反侧的下表面(面、背面)MBb(参照图2)。布线基板MB1是构成模块的基板，其搭载包括半导体器件PKG1在内的多个电子部件并使这些部件电连接，要求具有支承多个电子部件的强度。因此，布线基板MB1的厚度比半导体器件PKG1的布线基板IP1的厚度大(厚)。
例如，图2所示的例子中，布线基板MB1的厚度为1.4mm。另一方面，布线基板IP1的厚度比布线基板MB1的厚度薄，为1.2mm。而且，各基板的厚度不限定于上述的值，也可以使用布线基板MB1的厚度例如为1.0mm～2.0mm程度、布线基板IP1的厚度例如为0.2mm～1.5mm程度的基板。此外，布线基板MB1的厚度是从上表面MBt和下表面MBb之中的一个面至另一个面的距离。此外，布线基板IP1的厚度是从上表面IPt和下表面IPb之中的一个面至另一个面的距离。
此外，布线基板MB1具有由例如在玻璃布中浸渍了环氧类的树脂的、预浸材料等绝缘性材料形成的基材。图2所示的例子中，布线基板MB1是通过交替层叠由预浸材料形成的多个绝缘层和由铜箔等导体膜形成的多个布线层而形成的多层布线基板(层叠基板)。而且，布线基板IP1也可以具有由预浸材料形成的基材(芯材)，但是布线基板MB1需要比布线基板IP1具有的基材相对厚的基材。如上所述，本实施方式中，作为构成各布线基板MB1、IP1的绝缘层使用预浸材料，所以能够提高布线基板的强度。此外，在布线基板的厚度大、即各绝缘层的厚度大的情况下，不限定于预浸材料，也可以利用仅由环氧类的树脂形成的绝缘性材料来构成绝缘层。
此外，如图2所示，布线基板MB1具有多个布线(安装基板布线、主板布线)WM。布线基板MB1是具有多个布线层的多层布线基板，在多个布线层的每一层形成有布线WM。图2所示的例子中，布线基板MB1具有从上表面MBt侧向下表面MBb侧沿着厚度方向(Z方向)由布线层MBL1、布线层MBL2、布线层MBL3、布线层MBL4、布线层MBL5和布线层MBL6形成的6层布线层。
此外，多个布线WM中包括向半导体器件PKG1具有的多个半导体芯片之中的逻辑芯片(半导体芯片)LC供给电源电位的电源线WVH1和电源线WVH2。此外，虽然图2中省略了图示，但是多个布线WM中包括对存储器芯片(半导体芯片)MC供给电源电位的电源线WVQ1(参照图3)和电源线WVQ2(参照图3)。此外，多个布线WM中包括对逻辑芯片LC发送或者从其接收电信号的信号线WSG。而且，在布线基板MB1形成有多个信号线WSG，但是图3中为了容易观察，示例地示出了多个信号线WSG之中的2个。
图2所示的例子中，在布线基板MB1具有的多个布线层之中设置于最靠上表面MBt侧的第一层布线层MBL1，主要设置有传送电信号的信号线WSG。此外，在第一层的下一个靠近上表面MBt的第二层布线层MBL2，主要设置有用于供给基准电位(例如接地电位)的基准电位线WVS。此外，在第二层的下一个靠近上表面MBt的第三层布线层MBL3，主要设置有用于供给电源电位的电源线WVH2。此外，在第三层的下一个靠近上表面MBt的第四层布线层MBL4，主要设置有用于供给电源电位的电源线WVH1。此外，在第四层的下一个靠近上表面MBt的第五层布线层MBL5，主要设置有用于供给基准电位的基准电位线WVS。此外，在第五层的下一个靠近上表面MBt的第六层布线层MBL6，主要设置有对未图示的其他部件供给电位或者电信号的布线。
再者，图3所示的电源线WVQ1和WVQ2设置于图2所示的第三层布线层MBL3或者第四层布线层MBL4。此外，布线层MBL2的基准电位线WVS和布线层MBL5的基准电位线WVS经由在厚度方向上贯通布线基板MB1的通孔布线WTH电连接，被供给相同电位。后面详细说明电源线WVH1、电源线WVH2、电源线WVQ1和电源线WVQ2的布局。
此外，如图4所示，布线基板MB1具有形成在上表面MBt侧的多个端子CN。多个端子CN是用于将半导体器件PKG1和布线基板MB1电连接的安装端子。多个端子CN中包括对半导体器件PKG1具有的多个半导体芯片之中的逻辑芯片(半导体芯片)LC供给电源电位的端子CNVH1、端子CNVH2、和对存储器芯片(半导体芯片)MC供给电源电位的端子CNVQ1、端子CNVQ2。此外，多个端子CN中包括对逻辑芯片LC发送或者从其接收电信号的端子CNSG。此外，多个端子CN中包括对逻辑芯片LC和存储器芯片MC供给基准电位的端子CNVS。而且，多个端子CN中还具有以上述以外的目的使用的端子，但是图4中，针对上述以外的端子CN，与端子CNVS同样地没有添加图案进行表示。
此外，多个端子CN是形成于布线基板MB1具有的多个布线层之中最上层(第一层)的导体图案。详细而言，如图5所示，在布线基板MB1具有的多个布线层之中的最上层形成的导体图案，被以覆盖布线基板MB1的上表面MBt的方式形成的绝缘膜SR1覆盖。此外，在绝缘膜SR1形成多个开口部SRk1，形成于最上层的导体图案的一部分在多个开口部SRk1的每一个露出。
此外，构成端子CN的导体图案，如图5所示的端子CN1那样，包括与其他端子CN电分离的、按每个端子CN独立地形成的单独的导体图案。例如，在为与图4所示的信号线WSG电连接的信号用的端子CNSG的情况下，通过使其与相邻的端子CN电分离，能够增加每单位面积的数量(详细而言，信号传送路径的数量)。此外，也能够分别独立地形成图4所示的端子CNVH1、端子CNVH2、端子CNVQ1、端子CNVQ2和端子CNVS。
但是，构成端子CN的导体图案，也可以如图5所示的端子CN2那样包括相邻的端子CN形成为一体的、与端子CN1相比面积大的导体图案。将像这样面积大的导体图案作为端子CN的一部分利用的情况下，在一个导体图案上设置多个开口部SRk1。例如，使构成电源电位、基准电位的供给路径的导体图案的面积增大时，能够降低供给路径中的电阻。而且，降低电源电位、基准电位的供给路径的电阻的结果是，能够使电路动作稳定。
此外，如图5所示，多个端子CN之中的一部分与在厚度方向上贯通布线基板MB1的通孔布线WTH连接。在像这样与通孔布线WTH连接的情况下，需要如端子CN1那样对单独的端子CN分别连接通孔布线WTH。另一方面，在如端子CN2那样多个端子CN一体化的情况下，能够降低通孔布线WTH的数量，因此布线布局的自由度提高。
此外，构成端子CN的导体图案也可以包括如图5所示的端子CN3那样没有与通孔布线WTH连接的端子CN。该情况下，利用布线基板MB1具有的多个布线层之中最上层的布线层来对布线进行排布。例如，图3所示的多个信号线WSG之中、特别是通过缩短传送路径而能够期待电特性提高的信号线(例如模拟信号路径等)，优选如图5所示的端子CN3那样没有与通孔布线WTH连接。
＜半导体器件的概要＞
如图1和图2所示，本实施方式的电子装置EDV1具有搭载在布线基板MB1的上表面MBt上的半导体器件PKG1。以下，针对半导体器件PKG1的详细构成进行说明。本部分中，首先，说明半导体器件PKG1的电路构成例，之后针对半导体器件PKG1的构造进行说明。图6是表示与图1所示的半导体器件具有的多个半导体芯片电连接的多个传送路径的构成的概要的说明图。
此外，图6中，以逻辑芯片LC具有的多个电路之中的、控制存储器芯片MC的控制电路CTL和进行例如图像显示系统等的运算处理的运算处理电路PRC为代表例进行图示。此外，图6中，以存储器芯片MC具有的多个电路之中进行数据信号的输入输出动作的输入输出电路CAC和存储数据信号的存储器电路RAM为代表进行示出。
如图1和图6所示，本实施方式的半导体器件PKG1具有布线基板IP1和搭载在布线基板IP1的上表面IPt上的多个半导体芯片。在图1和图6所示的例子中，多个半导体芯片由形成有存储电路(存储器电路)的2个存储器芯片MC(存储器芯片M1、M2)和具有控制2个存储器芯片MC各自的动作的控制电路的逻辑芯片LC构成。而且，多个半导体芯片的数量不限定于上述，能够适用各种变形例。特别是，关于存储器芯片MC的数量，根据设置于半导体器件PKG1的系统而所需的存储容量不同。存储容量的值与存储器芯片MC的数量成比例地变大，因此例如存储器芯片MC的数量可以为2个以上或者为1个。此外，也可以在上表面IPt上搭载多个逻辑芯片LC。此外，也可以搭载具有逻辑芯片LC和存储器芯片MC以外的功能的半导体芯片。
图6所示的多个存储器芯片MC分别包括称为DRAM(Dynamic Random AccessMemory：动态随机访问存储器)的存储电路(以下，记载为存储器电路RAM)和对存储器电路RAM进行数据信号的输入输出动作的输入输出电路CAC。此外，与多个存储器芯片MC的每一个半导体芯片电连接的逻辑芯片LC中包括控制存储器芯片MC的存储器电路RAM的动作的控制电路CTL和对数据信号进行运算处理的运算处理电路PRC。
此外，多个存储器芯片MC的每一个具有供给用于驱动输入输出电路CAC的电源电位VDDQ1的电源电位供给路径VDQ1P(或者，供给电源电位VDDQ2的电源电位供给路径VDQ2P)和供给基准电位VSS的基准电位供给路径VSSP。图6中，将存储器芯片M1用的电源电位VDDQ1和存储器芯片M2用的电源电位VDDQ2区分地进行图示，但电源电位VDDQ1和电源电位VDDQ2是相同电位。例如，电源电位VDDQ1和电源电位VDDQ2分别是1.1V左右，分别流动4A左右的电流。此外，基准电位VSS是例如接地电位(GND电位)等与电源电位不同的值的电位。
此外，电源电位供给路径VDQ1P、VDQ2P和基准电位供给路径VSSP与布线基板IP1具有的外部端子即端子(接合区)LD连接。此外，电源电位供给路径VDQ1P、VDQ2P和基准电位供给路径VSSP在布线基板IP1分支，并与逻辑芯片LC的电极PDL连接。
此外，多个存储器芯片MC的每一个具有传送电信号的多个信号传送路径SGP1(参照图2)。多个信号传送路径SGP1中包括传送数据信号SGDAT1的数据信号传送路径DTP1、传送用于使动作定时同步的时钟信号SGCLK1的时钟信号传送路径CKP1、和传送对输入输出动作进行控制的控制信号SGCTL1的控制信号传送路径CTP1。数据信号传送路径DTP1、时钟信号传送路径CKP1和控制信号传送路径CTP1分别将逻辑芯片LC的电极PDL、存储器芯片MC的电极PDM连接。
再者，图6中，作为对存储器芯片MC供给电源电位的路径，示出供给用于驱动输入输出电路CAC的电源电位VDDQ1的电源电位供给路径VDQ1P、供给电源电位VDDQ2的电源电位供给路径VDQ2P、和供给基准电位VSS的基准电位供给路径VSSP。但是，除了上述，还可以包括驱动未图示的电源控制电路或时钟振荡电路等主要电路(核心电路)的核心电路用的电源电位的供给路径，或者其他的基准电位的供给路径。
此外，图6中，示出了数据信号传送路径DTP1、时钟信号传送路径CKP1和控制信号传送路径CTP1分别与多个存储器芯片MC的每一个连接了一条的例子。但是，在存储器芯片MC上连接有多个数据信号传送路径DTP1、多个时钟信号传送路径CKP1和多个控制信号传送路径CTP1。
例如，在存储器芯片MC上连接有与存储器电路RAM具有的沟道的数量和各沟道的数据总线的宽度对应的数量的数据信号传送路径。例如，存储器芯片MC分别具有4个8比特的总线宽度的沟道的情况下，连接64比特量的数据信号传送路径DTP1。此外，除了数据信号SGDAT1，还考虑未图示的数据选通信号和数据屏蔽信号时，数据信号传送路径DTP1的数量进一步增加。
此外，由图6所示的时钟信号传送路径CKP1传送的信号电流中，除了作为定时信号的时钟信号SGCLK1，还包括控制时钟信号SGCLK1的有效化的时钟使能信号。
此外，图6所示的控制信号SGCTL1中包括芯片选择信号、行地址选通信号、列地址选通信号、写使能信号等指令类信号、地址信号、存储块(bank)地址信号等地址指定类信号。因此，在多个存储器芯片MC的每一个上连接与控制信号SGCTL1的种类数对应的数量的控制信号传送路径CTP1。
此外，逻辑芯片LC具有供给用于驱动运算处理电路PRC的电源电位VDDH1的电源电位供给路径VDH1P、供给用于驱动控制电路CTL的电源电位VDDH2的电源电位供给路径VDH2P、和供给基准电位VSS的基准电位供给路径VSSP。在以相同的驱动电压驱动运算处理电路PRC和控制电路CTL的情况下，能够共用电源电位VDDH1和电源电位VDDH2，但是在以不同的驱动电压使其动作的情况下，需要与驱动电压的值对应的电源电位供给路径。而且，基准电位VSS对运算处理电路PRC和控制电路CTL分别供给相同的电位(例如接地电位)。
如本实施方式，在一个半导体器件PKG1的内部构建多个系统的情况下，根据系统的种类而消耗的电力量不同。为了驱动运算处理电路PRC，消耗相对多的电力，运算处理电路PRC进行用于形成图像或动画等的运算处理。
例如，图6所示的例子中，在供给0.85V(伏特)的电源电位VDDH1的运算处理电路PRC用的电源电位供给路径VDH1P中最大流动12A左右的电流。另一方面，控制输入输出动作的控制电路CTL的消耗电力量比运算处理电路PRC的消耗电力量小，在控制电路CTL用的电源电位供给路径VDH2P中流动的电流值相对小。但是，有时伴随半导体器件PKG1的高功能化，同时使多个控制电路CTL动作。因此，在电源电位供给路径VDH2P中流动的电流值也是在以最大值进行评价时大。例如，图6所示的例子中，在供给0.80V(伏特)的电源电位VDDH2的控制电路CTL用的电源电位供给路径VDH2P中最大流动10A左右的电流。
如上述，本实施方式中，运算处理电路PRC用的电源电位供给路径VDH1P中流动的电流值比控制电路CTL用的电源电位供给路径VDH2P中流动的电流值大。在相对于本实施方式的变形例中，也有为了运算处理电路PRC的驱动用而供给的电源电位VDDH1与为了控制电路CTL的驱动用而供给的电源电位VDDH2相同的情况。但是，即使在电源电位VDDH1与电源电位VDDH2相同的情况下，电源电位供给路径VDH1P中流动的电流值也比电源电位供给路径VDH2P中流动的电流值大。
再者，上述的电流的值根据负载侧的电路、即消耗电力的电路的动作而变化。因此，设计上，假设为负载侧的电路的电力消耗变为最大的情况，来评价电流的最大值。
此外，如电源电位供给路径VDH1P和电源电位供给路径VDH2P那样流有大电流的导电路径中，电源电位VDDH1和电源电位VDDH2的值小的一者能够降低消耗电力。此外，如果降低消耗电力，则由于导电路径中的发热被抑制而能够使动作稳定。因此，本实施方式中，电源电位VDDH1和电源电位VDDH2的值比电源电位VDDQ1和电源电位VDDQ2的值小。
此外，电源电位供给路径VDH1P、电源电位供给路径VDH2P和基准电位供给路径VSSP分别与布线基板IP1具有的外部端子即端子LD连接。
此外，逻辑芯片LC具有传送电信号的多个信号传送路径SGP1(参照图2)。多个信号传送路径SGP1中包括在与存储器芯片MC之间传送数据信号SGDAT1的数据信号传送路径DTP1、传送用于使动作定时同步的时钟信号SGCLK1的时钟信号传送路径CKP1、和传送控制输入输出动作的控制信号SGCTL1的控制信号传送路径CTP1。此外，多个信号传送路径中包括在与半导体器件PKG1的外部设备之间传送数据信号SGDAT2的数据信号传送路径DTP2、传送用于使动作定时同步的时钟信号SGCLK2的时钟信号传送路径CKP2、和传送控制输入输出动作的控制信号SGCTL2的控制信号传送路径CTP2。此外，本实施方式中，上述的多个信号传送路径SGP2中包括对逻辑芯片LC输入模拟信号SGANL的模拟信号传送路径ANLP。
再者，逻辑芯片LC具有的多个电极PDL之中作为信号传送路径的电极PDL具有内部接口电极(接口端子)IIF，内部接口电极(接口端子)IIF在与存储器芯片MC之间传送时钟信号SGCLK1、控制信号SGCTL1和数据信号SGDAT1。此外，作为信号传送路径的电极PDL具有外部接口电极(接口端子)OIF，外部接口电极(接口端子)OIF在与半导体器件PKG1的外部设备之间产生时钟信号SGCLK2、控制信号SGCTL2和数据信号SGDAT2。
此外，在布线基板IP1的端子LD与逻辑芯片LC之间传送的数据信号SGDAT2和在逻辑芯片LC与存储器芯片MC之间传送的数据信号SGDAT1也可以是不同的数据信号。通过在逻辑芯片LC的运算处理电路PRC进行运算处理，在处理的前后，有时输入信号和输出信号不同。
此外，在布线基板IP1的端子LD与逻辑芯片LC之间传送的控制信号SGCTL2中包括控制控制电路CTL和运算处理电路PRC的信号等。因此，在布线基板IP1的端子LD与逻辑芯片LC之间传送的控制信号SGCTL2和在逻辑芯片LC与存储器芯片MC之间传送的控制信号SGCTL1彼此不同。
此外，在布线基板IP1的端子LD与逻辑芯片LC之间传送的时钟信号SGCLK2中，除了对于控制电路CTL电路的定时信号，还可以包括对于运算处理电路PRC的定时信号。因此，在布线基板IP1的端子LD与逻辑芯片LC之间传送的时钟信号SGCLK2和在逻辑芯片LC与存储器芯片MC之间传送的时钟信号SGCLK1也可以彼此不同。
如上述，向存储器电路RAM进行的数据信号SGDAT1的输入和来自存储器电路RAM的数据信号SGDAT1的输出经由逻辑芯片LC实施。因此，与存储器芯片MC连接的信号传送路径(参照图2)的大部分经由逻辑芯片LC与布线基板IP1的端子LD电连接，几乎没有不经由逻辑芯片LC与布线基板IP1的端子LD电连接的信号传送路径。
换言之，构成逻辑芯片LC的信号传送路径的电极PDL中包括多个外部接口电极OIF和多个内部接口电极IIF。另一方面，构成存储器芯片MC的信号传送路径的电极PDM基本上是在与逻辑芯片LC之间传送信号的内部接口电极IIF，外部接口电极OIF没有或者少。
图6所示的例子中，与存储器芯片MC连接的全部的信号传送路径与逻辑芯片LC电连接。换言之，图6所示的例子中，不存在存储器芯片MC的外部接口电极OIF。但是，作为对于图6的变形例，图6所示的信号传送路径以外的信号传送路径也可以不经由逻辑芯片LC地与布线基板IP1的端子LD电连接。
虽然省略图示，但是例如在半导体器件PKG1的组装后用于对存储器芯片MC分别独立地进行试验的测试用的信号传送路径等也可以不经由逻辑芯片LC地与布线基板IP1的端子LD电连接。换言之，在对于图6的变形例中，有时布线基板IP1具有的多个端子LD中包括不经由逻辑芯片LC地与存储器芯片MC电连接的信号端子和经由逻辑芯片LC与存储器芯片MC电连接的多个信号端子。
上述的情况下，由于存储器电路RAM经由控制电路CTL而被控制输入输出动作，所以即使存在不经由逻辑芯片LC地与布线基板IP1的端子LD电连接的信号传送路径的情况下，其数量也少。也就是说，经由逻辑芯片LC与存储器芯片MC电连接的信号端子的数量比不经由逻辑芯片LC地与存储器芯片MC电连接的信号端子的数量多。
而且，上述的“不经由逻辑芯片LC地与存储器芯片MC电连接的信号端子的数量”，如图6所示的例子那样，包括不经由逻辑芯片LC地与存储器芯片MC电连接的信号端子的数量为0个的情况。
＜半导体器件的构造＞
接着，针对半导体器件PKG1的构造进行说明。图7是沿着图1所示的半导体器件的B－B线的剖视图。此外，图8是表示图1所示的半导体器件的下表面侧的构造的仰视图。此外，图9是图1所示的逻辑芯片的表面侧的俯视图。此外，图10是图1所示的存储器芯片的表面侧的俯视图。
再者，虽然图7是剖视图，但是为了使图容易观察，省略了对绝缘层IL、SR2、SR3和底部填充树脂UF的剖面线。
如图7所示，布线基板IP1具有搭载有逻辑芯片LC和存储器芯片MC的上表面(面、主面、芯片搭载面)IPt、与上表面IPt相反一侧的下表面(面、主面、安装面)IPb、和配置在上表面IPt与下表面IPb之间的多个侧面IPs，成为如图1所示那样在俯视下四边形的外形形状。图1所示的例子中，布线基板IP1的平面尺寸(在俯视下的寸法、上表面IPt和下表面IPb的寸法、外形尺寸)成为例如一个边的长度为30mm～100mm程度的四边形。
如图1所示，在俯视下布线基板IP1的周缘部具有基板边Sip1、位于基板边Sip1的相反侧的基板边Sip2、与基板边Sip1及基板边Sip2交叉的基板边Sip3、和位于基板边Sip3的相反侧的基板边Sip4。图1所示的例子中，基板边Sip1和基板边Sip2分别沿着Y方向延伸。此外，基板边Sip3和基板边Sip4分别沿着与Y方向正交的X方向延伸。此外，图1所示的例子中，以布线基板IP1的四边之中的基板边Sip3的一部分与电源供给装置RGL1彼此相对的方式，半导体器件PKG1搭载在布线基板MB1上。
布线基板IP1是用于将包括搭载在上表面IPt侧的逻辑芯片LC的多个半导体芯片和图1所示的主板(安装基板)即布线基板MB1电连接的中介层(中继基板)。此外，布线基板IP1是用于将搭载在上表面IPt侧的逻辑芯片LC和多个存储器芯片MC电连接的中介层。
此外，如图7所示，布线基板IP1具有将作为芯片搭载面的上表面IPt侧和作为安装面的下表面IPb侧电连接的多个布线层(图7所示的例子中为10层)WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10。各布线层形成有作为供给电信号或者电力的路径的布线等的导体图案，被绝缘层IL覆盖。
此外，多个布线层之中配置于最靠上表面IPt侧的布线层WL1的大部分被作为阻焊膜的绝缘膜SR3覆盖。此外，多个布线层之中配置于最靠下表面IPb侧的布线层WL10的大部分被作为阻焊膜的绝缘膜SR2覆盖。
此外，布线基板IP1是通过在芯层(芯材、芯绝缘层)CR的上表面和下表面利用积层方法分别层叠多个布线层而形成的，所述芯层例如由在玻璃纤维中浸渍树脂而成的预浸材料形成。图7所示的例子中，芯层CR是层叠有3层绝缘层IL的构造，布线层WL4与布线层WL7之间的绝缘层成为芯层CR。此外，芯层CR的最上表面侧的布线层WL4和最下表面侧的布线层WL7经由多个通孔布线TW电连接，多个通孔布线TW埋在以从芯层CR的上表面和下表面之中的一者至另一者贯通的方式设置的多个贯通孔(通孔)中。
如图7所示，在布线基板IP1的上表面IPt形成有与逻辑芯片LC或者存储器芯片MC电连接的多个焊垫(焊接引线、半导体芯片连接用端子)TCS。此外，在布线基板IP1的下表面IPb形成有作为半导体器件PKG1的外部输入输出端子的多个端子(接合区、外部连接端子)LD。多个焊垫TCS和多个端子LD经由形成于布线基板IP1的布线WR、过孔VA和通孔布线TW分别电连接。
再者，图7所示的例子中，布线基板IP1表示在作为芯材的芯层CR的上表面侧和下表面侧分别层叠有多个布线层的布线基板。但是，作为对于图7的变形例，也可以使用所谓的无芯基板，该无芯基板不具有由预浸材料等硬的材料形成的芯层CR，而是依次层叠绝缘层IL和布线WR等的导体图案而形成的。在使用无芯基板的情况下，不形成通孔布线TW，各布线层经由过孔VA电连接。此外，图7中，示例表示具有10层布线层的布线基板IP1，但是作为变形例，例如也可以使用具有11层以上或者9层以下布线层的布线基板。
此外，图7所示的多个端子LD是在布线基板IP1具有的多个布线层之中最下层(图7所示的例子中第十层布线层WL10)形成的导体图案。详细而言，如图5所示，在最下层形成的导体图案被以覆盖布线基板IP1的下表面IPb的方式形成的绝缘膜SR2覆盖。此外，在绝缘膜SR2形成有多个开口部SRk2，形成于最下层的布线层WL10的导体图案的一部分在多个开口部SRk2的每一个露出。
此外，构成图7所示的端子LD的多个导体图案，如图5所示的端子LD1那样，包括与其他的端子LD电分离的、按每个端子LD独立地形成的、单独的导体图案。但是，如图5所示的端子LD2那样，也可以包括相邻的端子LD形成为一体且与其他的端子LD1相比面积大的导体图案。这样，在将面积大的导体图案作为端子LD的一部分利用的情况下，在一个导体图案上设置多个开口部SRk2。例如，使构成电源电位或者基准电位的供给路径的导体图案的面积大时，能够降低供给路径中的电阻。而且，降低电源电位或者基准电位的供给路径的电阻的结果是能够使电路动作稳定。
此外，图7所示的例子中，在多个端子LD的每一个上连接有焊球(焊接材料、外部端子、电极、外部电极)SBp。焊球SBp是导电性构件，在将半导体器件PKG1安装在图1所示的布线基板MB1上时，焊球SBp将布线基板MB1侧的多个端子CN(参照图4)和多个端子LD电连接。焊球SBp例如是含有铅(Pb)的Sn－Pb焊接材料，或者是实质上不含有Pb的由所谓无铅焊料形成的焊接材料。作为无铅焊料的例子，例如举例有仅锡(Sn)、锡－铋(Sn－Bi)、或者锡－铜－银(Sn－Cu－Ag)、锡－铜(Sn－Cu)等。此处，无铅焊料是指铅(Pb)的含有量为0.1wt％以下的焊料，该含有量被确定为RoHS(Restriction of Hazardous Substances：限制有害物质)指令的基准。
此外，如图8所示，沿着布线基板IP1的下表面IPb的外周多列地(有规律地)排列有多个端子LD。此外，沿着布线基板IP1的下表面IPb的外周还多列地(有规律地)排列有与多个端子LD接合的多个焊球SBp(参照图7)。换言之，在布线基板IP1的下表面IPb侧设置的多个端子LD和与多个端子LD连接的多个焊球SBb排列成矩阵状。这样，在布线基板IP1的安装面侧多列地排列有多个外部端子(焊球SBp、端子LD)的半导体器件称为面阵型的半导体器件。面阵型的半导体器件能够将布线基板IP1的安装面(下表面IPb)侧有效灵活应用为外部端子的配置空间，因此即使外部端子数增大也能够抑制半导体器件的安装面积的增大，由于这一点而优选。也就是说，伴随高功能化、高集成化，能够省空间地安装外部端子数增大的半导体器件。
此外，如图1所示，半导体器件PKG1具有搭载在布线基板IP1上的逻辑芯片LC和多个存储器芯片MC。逻辑芯片LC和多个存储器芯片MC并排搭载在布线基板IP1上。换言之，逻辑芯片LC和多个存储器芯片MC没有层叠，在俯视下没有相互重叠的部分。
此外，逻辑芯片LC在俯视下形成为与布线基板IP1相比平面面积小的四边形的外形形状。详细而言，在俯视下，逻辑芯片LC的周缘部具有芯片边Scp1、位于芯片边Scp1的相反侧的芯片边Scp2、与芯片边Scp1及芯片边Scp2交叉的芯片边Scp3、和位于芯片边Scp3的相反侧的芯片边Scp4。图1所示的例子中，逻辑芯片LC以芯片边Scp1和基板边Sip1并排延伸的方式搭载在布线基板IP1上。详细而言，逻辑芯片LC以如下所述的方式搭载在布线基板IP1上，即：芯片边Scp1和基板边Sip1相互排列，芯片边Scp2和基板边Sip2相互排列，芯片边Scp3和基板边Sip3相互排列，以及芯片边Scp4和基板边Sip4相互排列。
此外，多个存储器芯片MC的每一个形成为在俯视下与布线基板IP1相比平面面积小的四边形的外形形状。图1所示的例子中，多个存储器芯片MC的每一个形成为长方形。详细而言，如图1所示，在俯视下存储器芯片MC的周缘部具有芯片边Smc1、位于芯片边Smc1的相反侧的芯片边Smc2、与芯片边Smc1及芯片边Smc2交叉的芯片边Smc3、和位于芯片边Smc3的相反侧的芯片边Smc4。此外，图1所示的例子中，芯片边Smc1和芯片边Smc2分别是长边，芯片边Smc3和芯片边Smc4分别是短边。
此外，图1所示的例子中，多个存储器芯片MC的每一个的面积比逻辑芯片LC的面积大。存储器芯片MC的存储容量与存储器电路RAM(参照图6)的形成区域的面积成比例地变大。因此，通过使多个存储器芯片MC的每一个的面积比逻辑芯片LC的面积大，能够增大存储器芯片MC的存储容量。
此外，本实施方式中，多个存储器芯片MC之中存储器芯片M1搭载在逻辑芯片LC的芯片边Scp2与布线基板IP1的基板边Sip2之间。此外，多个存储器芯片MC之中存储器芯片M2搭载在逻辑芯片LC的芯片边Scp3与布线基板IP1的基板边Sip3之间。这样，通过以与逻辑芯片LC具有的四个边之中的芯片边Scp2和芯片边Scp3分别相对的方式搭载存储器芯片M1和存储器芯片M2，能够将存储器芯片MC和逻辑芯片LC电连接的布线的配置空间确保得较大。
此外，如图7所示，逻辑芯片LC具有表面(主面、上表面)LCt、与表面LCt相反一侧的背面(主面、下表面)LCb、和位于表面LCt与背面LCb之间的侧面LCs。
在逻辑芯片LC的表面LCt侧形成有多个电极(芯片端子、焊垫)PDL。多个电极PDL在逻辑芯片LC的表面LCt从保护逻辑芯片LC的表面LCt的保护膜露出。本实施方式中，如图9所示，在逻辑芯片LC的表面LCt沿着表面LCt的外周多列地(阵列状地)排列有多个电极PDL。通过将作为逻辑芯片LC的电极的多个电极PDL多列地排列成阵列状，能够将逻辑芯片LC的表面LCt高效地灵活用作电极的配置空间，因此即使逻辑芯片LC的电极数增大也能够抑制平面面积的增大，由于这一点而优选。但是，虽然省略图示，但是作为对于本实施方式的变形例，也能够用于在表面LCt的周缘部形成多个电极PDL的类型的半导体芯片。
此外，图7所示的例子中，逻辑芯片LC以表面LCt与布线基板IP1的上表面IPt相对配置的状态搭载在布线基板IP1上。这样的搭载方式称为面朝下安装方式或者倒装芯片连接方式。
此外，虽然未图示，但是在逻辑芯片LC的主面(详细而言，在作为逻辑芯片LC的基材的半导体衬底的元件形成面设置的半导体元件形成区域)形成有多个半导体元件(电路元件)。经由在配置于逻辑芯片LC的内部(详细而言，表面LCt与未图示的半导体元件形成区域之间)的布线层形成的布线(省略图示)，多个电极PDL与该多个半导体元件分别电连接。
逻辑芯片LC(详细而言，逻辑芯片LC的基材)由例如硅(Si)形成。此外，在表面LCt形成有覆盖逻辑芯片LC的基材和布线的绝缘膜，多个电极PDL各自的一部分在形成于该绝缘膜的开口部从绝缘膜露出。此外，多个电极PDL分别由金属形成，本实施方式中，例如由铝(Al)形成。再者，构成电极PDL的材料不限定于铝(Al)，也可以是铜(Cu)。
此外，如图7所示，在多个电极PDL分别连接有突起电极SBc，逻辑芯片LC的多个电极PDL和布线基板IP1的多个焊垫TCS经由多个突起电极SBc分别电连接。突起电极(凸块电极)SBc是以在逻辑芯片LC的表面LCt上突出的方式形成的金属构件(导电性构件)。本实施方式中，突起电极SBc是在电极PDL上隔着基底金属膜(凸块下金属)层叠有焊接材料的、所谓焊接凸块。基底金属膜例如能够例示从与电极PDL的连接面侧层叠有钛(Ti)、铜(Cu)、镍(Ni)的层叠膜(也有在镍膜上进一步形成金(Au)膜的情况)。
此外，作为构成焊接凸块的焊接材料，与上述的焊球SBp同样地，能够使用含有铅的焊接材料或无铅焊料。在将逻辑芯片LC搭载在布线基板IP1上时，在多个电极PDL和多个焊垫TCS两者上预先形成有焊接凸块，在使焊接凸块彼此接触了的状态下实施加热处理(回流焊处理)，由此焊接凸块彼此一体化，从而形成突起电极SBc。此外，作为对于本实施方式的变形例，也可以将在由铜(Cu)或者镍(Ni)形成的导体柱的前端面形成有焊接膜的柱凸块(柱状电极)用作突起电极SBc。
此外，如图7所示，存储器芯片MC分别具有表面(主面、上表面)MCt、与表面MCt相反一侧的背面(主面、下表面)MCb、和位于表面MCt与背面MCb之间的侧面MCs。
在存储器芯片MC的表面MCt侧形成有多个电极(芯片端子、焊垫)PDM。多个电极PDM在存储器芯片MC的表面MCt从保护存储器芯片MC的表面MCt的保护膜露出。本实施方式中，如图10所示，在存储器芯片MC的表面MCt沿着表面MCt的外周多列地(阵列状)排列有多个电极PDM。
图10所示的例子中，存储器芯片MC被分割成沟道ChA0、ChA1、ChB0、ChB1这四个沟道区域，在各沟道区域分别行列状(矩阵状)地排列有多个电极PDM。存储器芯片MC的各沟道区域分别具有形成有存储器电路RAM(参照图6)的区域，各沟道区域的存储器电路RAM分别经由电极PDM与图7所示的逻辑芯片LC电连接。
这样，通过将一个存储器芯片MC分割成多个沟道区域，容易使沟道内的延迟时间一致，以高速进行的信号传送的动作稳定。
此外，通过多列地排列作为存储器芯片MC的电极的多个电极PDM，能够将存储器芯片MC的表面MCt高效地灵活用作电极的配置空间，因此即使存储器芯片MC的电极数增大也能够抑制平面面积的增大，由于这一点而优选。
此外，图7所示的例子中，存储器芯片MC以表面MCt与布线基板IP1的上表面IPt相对配置的状态搭载在布线基板IP1上。即，与逻辑芯片LC同样地，以面朝下安装方式搭载在布线基板IP1上。
此外，在存储器芯片MC的主面(详细而言，在作为存储器芯片MC的基材的半导体衬底的元件形成面设置的半导体元件形成区域)形成有多个半导体元件(电路元件)。多个电极PDM经由在配置于存储器芯片MC的内部(详细而言，表面MCt与未图示的半导体元件形成区域之间)的布线层上形成的布线(省略图示)分别与该多个半导体元件电连接。
存储器芯片MC(详细而言，存储器芯片MC的基材)例如由硅(Si)形成。此外，在表面MCt形成有覆盖存储器芯片MC的基材和布线的绝缘膜，多个电极PDM各自的一部分在形成于该绝缘膜的开口部从绝缘膜露出。此外，多个电极PDM分别由金属形成，本实施方式中，例如由铝(Al)形成。
此外，如图7所示，在多个电极PDM上分别连接有突起电极SBc，存储器芯片MC的多个电极PDM和布线基板IP1的多个焊垫TCS经由多个突起电极SBc分别电连接。突起电极(凸块电极)SBc和配置于突起电极SBc与电极PDM之间的基底金属膜如上述那样，所以省略重复的说明。
此外，在逻辑芯片LC与布线基板IP1之间、和存储器芯片MC与布线基板IP1之间分别配置有底部填充树脂(绝缘性树脂)UF。底部填充树脂UF以堵塞逻辑芯片LC的表面LCt与布线基板IP1的上表面IPt之间的空间和存储器芯片MC的表面MCt与布线基板IP1的上表面IPt之间的空间的方式配置。
此外，底部填充树脂UF由绝缘性(非导电性)的材料(例如树脂材料)形成，以将半导体芯片(逻辑芯片LC和存储器芯片MC)与布线基板IP1的电连接部分(多个突起电极SBc的接合部)封固的方式配置。这样，通过由底部填充树脂UF覆盖多个突起电极SBc与多个焊垫TCS的接合部，能够缓和在半导体芯片与布线基板IP1的电连接部分产生的应力。此外，也能够使在逻辑芯片LC的多个电极PDL与多个突起电极SBc的接合部产生的应力缓和。进而，能够保护逻辑芯片LC的形成有半导体元件(电路元件)的主面。
＜电源电位供给路径的布局的详细内容＞
接着，详细说明上述的电子装置EDV1(参照图1)具有的半导体器件PKG1的电源电位供给路径和信号传送路径的布局。首先，如本实施方式那样，为了在一个半导体封装内装入多个系统，且提高电特性，需要根据多个系统的电力需求来稳定地供给电力。
例如，超过5A(安培)那样的大电流流动的电源电位的供给路径，为了电流的稳定供给，优选以比信号线粗的布线宽度形成。例如，本实施方式中，如图3所示，电源线WVH1的布线宽度Wh1、电源线WVH2的布线宽度Wh2分别比信号线WSG的布线宽度Wsg粗(大)。此外，在电源电位VDDQ1和电源电位VDDQ2中如上述那样流动4安培左右的电流，电源线WVQ1的布线宽度Wq1、电源线WVQ2的布线宽度Wq2分别比信号线WSG的布线宽度Wsg粗(大)。此外，图3所示的例子中，电源线WVH1的布线宽度Wh1比布线宽度Wh2、布线宽度Wq1和布线宽度Wq2粗(大)。此外，电源线WVH2的布线宽度Wh2比布线宽度Wq1和布线宽度Wq2粗(大)。
从降低消耗电力的观点出发，优选电源电位低。此外，从容易应对电力需求的急剧变化的观点出发，优选电源电位低。例如，本实施方式中，对电源线WVH1供给的电源电位VDDH1(参照图6)和对电源线WVH2供给的电源电位VDDH2(参照图6)，比对电源线WVQ1供给的电源电位VDDQ1(参照图6)和对电源线WVQ2供给的电源电位VDDQ2(参照图6)低。此外，对电源线WVH1供给的电源电位VDDH1比对电源线WVH2供给的电源电位VDDH2低。
但是，在使电源电位的供给路径的布线宽度粗的情况下，在布局的关系上，有时布线的一部分在厚度方向上重叠。特别是，因为如图6所示那样对逻辑芯片LC供给多种的电源电位，所以难以避免电源供给路径交叉。例如，图6所示的例子中，对逻辑芯片LC供给电源电位VDDH1、电源电位VDDH2、电源电位VDDQ1和电源电位VDDQ2这4种。此外，图6示例表示了代表性的驱动电源，除了上述的电源电位以外，有时还供给其他的电源电位。
这样，多种的电源电位的供给路径在布线基板的厚度方向上相互重叠地配置的情况下，一个供给路径对另一个供给路径的电特性产生影响。例如，在供给相互不同的电源电位的供给路径彼此在厚度方向上重叠的情况下，供给相对高的电位的供给路径对供给相对低的电位的供给路径产生影响。此外，例如，在厚度方向上重叠的两个供给路径中，一个中流动的电流值急剧地变化时，有时另一个供给路径的阻抗产生变化。
上述的供给路径间的噪声影响是因为厚度方向上重叠的两个供给路径电耦合而产生的。因此，为了降低噪声影响，优选减小供给路径在厚度方向上重叠的部分的面积。
基于上述，观察图3所示的本实施方式的电子装置EDV1时，电子装置EDV1具有以下的构成。即，分别沿着逻辑芯片LC具有的四个边之中的芯片边Scp2和芯片边Scp3搭载有存储器芯片MC。由于在存储器芯片M1引入有电源线WVQ1，在存储器芯片M2引入有电源线WVQ2，因此难以以跨存储器芯片M1、M2的方式设置电源线WVH1、WVH2。
此外，沿着逻辑芯片LC具有的四个边之中的芯片边Scp4设置有多个信号线WSG。如图4所示，本实施方式中，相对于逻辑芯片LC发送或者接收电信号的端子CNSG集中地设置于芯片边Scp4与基板边Sip4之间的区域。详细而言，端子CNSG虽然也设置于芯片边Scp4与基板边Sip4之间的区域以外，但是多个端子CNSG以最高密度配置在芯片边Scp4与基板边Sip4之间的区域。因此，与多个端子CNSG连接的信号线WSG以最高密度配置在芯片边Scp4与基板边Sip4之间的区域。
从降低对信号线WSG的噪声影响的观点出发，流动大电流的电源线WVH1、WVH2优选不与信号线WSG重叠。特别是，本实施方式中，设置于芯片边Scp4与基板边Sip4之间的多个信号线WSG中，包括构成输入模拟信号SGANL(参照图6)的模拟信号传送路径ANLP(参照图6)的多个信号线WSG。模拟信号的情况下，与数字信号相比，噪声影响大。因此，本实施方式中，流动大电流的电源线WVH1和电源线WVH2没有设置在芯片边Scp4与基板边Sip4之间的区域。
如上述，在逻辑芯片LC包括的四个边之中的芯片边Scp2、芯片边Scp3和芯片边Scp4的外侧，设置有存储器芯片MC和多个信号线WSG。另一方面，在逻辑芯片LC包括的四个边之中的芯片边Scp1与基板边Sip1之间没有搭载多个存储器芯片MC。因此，本实施方式中，从逻辑芯片LC的芯片边Scp1侧引入电源线WVH1和电源线WVH2。
详细而言，如图3所示，在俯视下，电源线WVH2以跨布线基板IP1的基板边Sip1和逻辑芯片LC的芯片边Scp1的方式配置。此外，在俯视下，电源线WVH2以通过电源线WVH1与多个存储器芯片M2之间向与逻辑芯片重叠的区域延伸的方式配置。此外，在与逻辑芯片LC重叠的区域以外，尽量以不重叠的方式设置电源线WVH1和电源线WVH2。因此，电源线WVH2之中与电源线WVH1在厚度方向上重叠的区域的面积比电源线WVH2之中不与电源线WVH1重叠的区域的面积小。
这样，通过使电源线WVH1与电源线WVH2重叠的面积减小，能够降低在电源线WVH1与电源线WVH2之间的噪声影响。因此，能够从电源线WVH1和电源线WVH2对逻辑芯片LC稳定地供给电力。此外，能够高效地对逻辑芯片LC具有的各种电路供给大的电流。
此外，如图3所示，在俯视下，电源线WVQ1和电源线WVQ2分别以跨布线基板IP1的基板边Sip3的方式配置，电源线WVQ1和电源线WVQ2分别与逻辑芯片LC在厚度方向上不重叠。如图6所示，电源电位VDDQ1和电源电位VDDQ2是用于驱动输入输出电路CAC的电源电位。因此，电源电位VDDQ1和电源电位VDDQ2除了被供给到存储器芯片MC还被供给到逻辑芯片LC。因此，作为对于本实施方式的变形例，着眼于向电源电位VDDQ1供电的稳定性时，优选电源线WVQ1通过与存储器芯片M1重叠的区域后被引入至与逻辑芯片LC重叠的区域。此外，着眼于向电源电位VDDQ2供电的稳定性时，优选电源线WVQ2通过与存储器芯片M2重叠的区域后被引入至与逻辑芯片LC重叠的区域。
但是，将电源线WVQ1和电源线WVQ2引入至与逻辑芯片LC重叠的区域时，电源线WVQ1和电源线WVQ2的一部分与电源线WVH1或者电源线WVH2的一部分重叠。因此，如本实施方式，电源线WVQ1和电源线WVQ2分别以与逻辑芯片LC在厚度方向上不重叠的方式配置时，即使假设电源线WVQ1和电源线WVQ2的一部分与电源线WVH1或者电源线WVH2的一部分重叠，也能够减小重叠的部分的面积。或者，电源线WVQ1和电源线WVQ2也能够构成为不与电源线WVH1和电源线WVH2重叠。其结果是，能够降低电源线WVQ1和电源线WVQ2对电源线WVH1或者电源线WVH2产生的噪声影响。
图3所示的例子中，电源线WVQ1不与电源线WVH1和电源线WVH2重叠。由此，能够降低从电源线WVQ1对电源线WVH1和电源线WVH2产生的噪声影响。此外，图3所示的例子中，电源线WVQ2不与电源线WVH1和电源线WVH2重叠。由此，能够降低从电源线WVQ2对电源线WVH1和电源线WVH2产生的噪声影响。
再者，本实施方式中，电源线WVQ1、电源线WVQ2和电源线WVH1相互形成于相同的布线层(例如图2所示的布线层MBL4)另一方面，电源线WVH2形成于与电源线WVQ1、电源线WVQ2和电源线WVH1不同的布线层(例如图2所示的布线层MBL3)。该情况下，电源线WVH1不与电源线WVQ1和电源线WVQ2重叠，但是根据电源线WVH2的布线布局，有可能与电源线WVQ1或者电源线WVQ2重叠。特别是，因为电源线WVH2以通过电源线WVH1与电源线WVQ2之间的方式设置，所以根据电源线WVH2与电源线WVQ2各自的布线宽度，存在电源线WVH2的一部分与电源线WVQ2重叠的情况。这样，在电源线WVH2之中的一部分与电源线WVQ2(或者电源线WVQ1)的一部分重叠的情况下，上述重叠的部分的面积优选比不与电源线WVQ2(或者电源线WVQ1)重叠的部分的面积小。由此，能够降低从电源线WVQ2(或者电源线WVQ1)对电源线WVH1和电源线WVH2产生的噪声影响。
此外，如图1所示，存储器芯片M2与逻辑芯片LC的分离距离PT2比存储器芯片M1与逻辑芯片LC的分离距离PT1大。换言之，存储器芯片M2在与逻辑芯片LC之间具有宽的间隙(分离距离PT2)。这样，在存储器芯片M2与逻辑芯片LC之间设置有宽的间隙(分离距离PT2)的情况下，如图3所示，能够将逻辑芯片LC的芯片边Scp3与存储器芯片M2的芯片边Smc4之间灵活用作电源线WVH2的排布空间。该情况下，如图3所示，电源线WVH2以跨逻辑芯片LC的芯片边Scp3的方式设置。由此，能够进一步降低电源线WVH1与电源线WVH2重叠的区域的面积。
此外，如图2所示，本实施方式中，流动超过5安培那样的大电流的电源线WVH1和电源线WVH2分别设置于布线基板MB1具有的多个布线层之中最靠上表面MBt侧的布线层MBL1以外的布线层。换言之，电源线WVH1和电源线WVH2分别设置于最靠近半导体器件PKG1的布线层MBL1以外的布线层。由此，能够降低对半导体器件PKG1的电磁波噪声的影响(EMI：Electro-Magnetic Interference，电磁干扰)。此外，流动超过5安培那样的大电流的电源线WVH1和电源线WVH2分别形成于布线基板MB1的内层(图2所示的布线层MBL1和布线层MBL6以外的布线层)，因此能够降低电子装置EDV1产生的电磁波噪声。
此外，本申请发明人，从如电源线WVH1和电源线WVH2那样增大供给大的电流的布线的平面面积来稳定地供给电力的观点出发，针对图8所示的布线基板IP1具有的多个端子LD的优选的排列进行了研究。图11是表示在图4所示的布线基板形成有电源线的布线层的一部分的放大俯视图。此外，图12是在表示图8所示的布线基板的下表面侧的端子排列的图中重叠表示图4所示的电源线的放大俯视图。
如图4所示的电源线WVH1、电源线WVH2、电源线WVQ1或者电源线WVQ2那样在电源电位的供给路径中，考虑电力的稳定供给时，优选使供给路径的截面积大。此处，如图2所示，考虑作为将多层的布线层电连接的层间导电路径，使用在厚度方向上贯通布线基板MB1的通孔布线WTH的情况。如图11所示，在电源线WVH1、电源线WVH2、电源线WVQ1或者电源线WVQ2与用于供给例如电信号用等电源电位以外的电力的通孔布线WTH交叉的部分，需要在构成电源线的导体图案形成开口部WVh。此外，如果电源线与通孔布线WTH的交叉增加，则在构成电源线的导体图案形成的开口部WVh的数量增加。开口部WVh增加时，成为电源线的平面面积减少的原因，因此优选电源线与通孔布线WTH的交叉尽量少。
特别是，在图7所示的多个端子CN之中用于传送电信号的信号用的端子CNSG的情况下，在信号用的端子CNSG的每一个连接流动与其他不同的信号电流的通孔布线WTH(参照图11)。因此，将信号用的端子CNSG设置于与电源线重叠的位置时，图11所示的开口部WVh的数量容易增大。另一方面，在图7所示的多个端子CN之中用于供给基准电位的端子CNVS的情况下，对多个端子CN供给相同的电位即可。因此，即使基准电位供给用的端子CNVS与电源线在厚度方向上重叠，如果调整通孔布线WTH的形成位置，则能够抑制图11所示的开口部WVh的增加。
但是，为了增加信号用的端子CNSG的数量，难以以信号用的端子CNSG与电源线完全不重叠的方式配置。因此，本实施方式中为如下所述的构成，即：在与电源线WVH1、电源线WVH2、电源线WVQ1或者电源线WVQ2重叠的区域，与其他区域相比，信号用的端子CN的配置少。
即，如图8所示，多个端子LD在布线基板IP1的下表面IPb沿着下表面IPb的外周多列地排列。此外，多个端子LD中包括对逻辑芯片LC供给电源电位的端子LDVH1、端子LDVH2、和对存储器芯片MC供给电源电位的端子LDVQ1、端子LDVQ2。此外，多个端子LD中包括对于逻辑芯片LC发送或者接收电信号的端子LDSG。此外，多个端子LD中包括对逻辑芯片LC和存储器芯片MC供给基准电位的端子LDVS。
此外，布线基板IP的下表面IPb具有第一端子排列部，第一端子排列部主要排列电源电位用的端子LD或者基准电位用的端子LDVS(电源电位用的端子LD或者基准电位用的端子LDVS比信号用的端子LDSG排列得多)。此外，布线基板IP的下表面IPb具有第二端子排列部，第二端子排列部主要排列信号用的端子LDSG(LDVS信号用的端子LDSG排列成电源电位用的端子LD和基准电位用的端子LDVS的数量以上)。信号用的端子LD主要设置于下表面IPb的外周侧，因此与上述的第一端子排列部相比第二端子排列部设置于外周侧。
此处，如图12所示，在与电源线WVQ1和电源线WVQ2之中任一者重叠的下表面IPb的第一区域中，相比于与夹在电源线WVQ1与电源线WVQ2之间的区域重叠的下表面IPb的第二区域，上述第二端子排列部的列数少。
例如，图12所示的例子中，在与电源线WVQ1和电源线WVQ2之中任一者重叠的下表面IPb的第一区域中，上述第二端子排列部的列数为1列。另一方面，在与夹在电源线WVQ1与电源线WVQ2之间的区域重叠的下表面IPb的第二区域，上述第二端子排列部的列数为3列。此外，本实施方式的例子中，在与电源线WVH1(参照图4)和电源线WVH2(参照图4)之中的任一者重叠的区域，上述第二端子排列部的列数为1列。即，本实施方式中，在与电源线WVH1、电源线WVH2、电源线WVQ1和电源线WVQ2之中任一者重叠的下表面IPb的第一区域，相比于与夹在电源线WVQ1与电源线WVQ2之间的区域重叠的下表面IPb的第二区域，上述第二端子排列部的列数少。
这样，在与电源线WVH1、电源线WVH2、电源线WVQ1或者电源线WVQ2重叠的区域，与其他的区域相比，使信号用的端子CN的配置少，由此能够增加信号用的端子CNSG的数量，且抑制电源线的平面面积的降低。由此，例如，对于要求电力量的急剧的变化等，能够稳定地供给电力。
但是，即使在与图4所示的电源线WVH1、电源线WVH2、电源线WVQ1或者电源线WVQ2重叠的区域设置信号用的端子CNSG，只要信号用的端子CNSG不与图11所示的通孔布线WTH连接，就不会对电源线的平面面积产生影响。例如，如图13所示的变形例，有时在与电源线WVH1、电源线WVH2、电源线WVQ1或者电源线WVQ2重叠的区域设置的信号用的端子CNSG，在图2所示的布线层MBL排布，不与其他的布线层连接。该情况下，电源线WVH1、电源线WVH2、电源线WVQ1或者电源线WVQ2与信号用的端子CNSG也可以在厚度方向上重叠。图13是表示对于图1的变形例的放大俯视图。此外，图14是表示图13所示的主板在俯视下的端子布局的例子的放大俯视图。
图13所示的变形例的电子装置EDV2具有的半导体器件PKG2，在布线基板IP1的上表面IPt上，在芯片边Scp1与基板边Sip1之间搭载有半导体芯片FMC，在这一点上与图1所示的电子装置EDV1具有的半导体器件PKG1不同。半导体芯片FMC是具有非易失性存储器电路的所谓非易失性存储器芯片，非易失性存储器电路与逻辑芯片LC电连接。
在与非易失性存储器电路之间进行信号传送的情况下，从使信号传送速度高速化的观点出发，存在使信号传送距离缩短的倾向。因此，如图14所示，在与半导体芯片FMC重叠的位置设置有多个信号用的端子CNSG，但是信号用的端子CNSG大多不与设置在布线基板MB2的最上层的布线层MBL1(参照图2)以外的布线层连接，而在布线层MBL1被排布。换言之，半导体芯片FMC用的多个端子CN之中与布线层MBL1以外的布线层连接的第一端子的数量比不与布线层MBL1以外的布线层连接的第二端子的数量少。该情况下，如图14所示，即使在半导体芯片FMC用的多个信号用的端子CNSG与电源线WVH1和电源线WVH2之中至少一者在厚度方向上重叠的情况下，也可以不在电源线WVH1或者电源线WVH2设置图11所示的开口部WVh。因此，能够抑制电源线WVH1或者电源线WVH2的平面面积降低。
此外，图13和图14所示的变形例也能够从以下那样的观点考虑。即，在与逻辑芯片LC连接的半导体芯片的数量增加的情况下，需要以与逻辑芯片LC具有的四个边分别相对的方式搭载半导体芯片。该情况下，难以确保对逻辑芯片LC供给电源电位的电源线WVH1和电源线WVH2的引入路径。但是，如半导体芯片FMC那样，如果是主要与布线基板MB2具有的多个布线层之中最上层的布线层MBL1(参照图2)连接的半导体芯片FMC，则对电源线WVH1和电源线WVH2的布线宽度产生的影响少。因此，通过使搭载半导体芯片FMC的空间与电源线WVH1和电源线WVH2的向逻辑芯片LC的引入路径在厚度方向上重叠，能够实现电子装置EDV2的小型化。
此外，根据端子布局，有时不得不在与图4所示的电源线WVH1或者电源线WVH2交叉的位置配置多个通孔布线WTH(参照图11)。这样的情况下，如图15所示的电子装置EDV3那样，优选沿着电源线WVH1或者电源线WVH2的延伸方向(图15中为X方向)排列多个开口部，多个开口部设置在多个通孔布线WTH和通孔布线WTH的每个交叉处。图15是表示在对于图11的变形例的电子装置具有的布线基板中电源线的延伸方向和通孔布线的位置关系的放大俯视图。
图15所示的电子装置EDV具有的布线基板MB3中，电源线WVH1或者电源线WVH2与通孔布线WTH在多处交叉，在这一点上与图11所示的布线基板MB1不同。详细而言，布线基板MB1具有在厚度方向上贯通电源线WVH1和电源线WVH2之中的至少一者的多个通孔布线WTH。此外，在电源线WVH1或者电源线WVH2具有设置于与多个通孔布线WTH交叉的交叉部分的多个开口部WVh。多个通孔布线WTH和多个开口部WVh沿着电源线WVH1或者电源线WVH2的延伸方向即X方向排列。此外，多个开口部WVh之中沿着X方向相邻的开口部WVh之间的分离距离PTh1比沿着与X方向正交的Y方向相邻的开口部WVh之间的分离距离PTh2小。换言之，分离距离PTh2比分离距离PTh1大。
在电子装置EDV3的情况下，由于在与电源线WVH1或者电源线WVH2重叠的位置设置有多个通孔布线WTH，所以电源线WVH1或者电源线WVH2的布线宽度变窄。但是，通过以分离距离PTh2比分离距离PTh1大的方式设置多个开口部WVh，能够抑制由电源线WVH1或者电源线WVH2形成的电力供给路径的截面积变小。
此外，如使用图3所说明的那样，布线基板MB1具有的电源线WVQ1不与电源线WVH1和电源线WVH2重叠。由此，能够降低从电源线WVQ1对电源线WVH1和电源线WVH2产生的噪声影响。此外，图3所示的例子中，电源线WVQ2不与电源线WVH1和电源线WVH2重叠。由此，能够降低从电源线WVQ2对电源线WVH1和电源线WVH2产生的噪声影响。此外，如图3所示，因为在厚度方向上与逻辑芯片LC重叠的区域被电源线WVH2覆盖，所以电源线WVQ1和电源线WVQ2分别不与逻辑芯片LC在厚度方向上重叠。
但是，如使用图6所说明的那样，因为电源电位VDDQ1和电源电位VDDQ2是驱动逻辑芯片LC与存储器芯片MC之间的输入输出电路CAC的电源，所以电源电位VDDQ1的一部分和电源电位VDDQ2的一部分也被供给到逻辑芯片LC。此处，考虑逻辑芯片LC的输入输出动作的稳定性时，优选在靠近消耗电力的电路的位置使电力供给路径的截面积大。
因此，半导体器件PKG1如图16所示在布线基板IP1具有的多个布线层之中的任一层具有与通常的布线相比面积大的导体图案，经由该导体图案供给图6所示的电源电位VDDQ1和电源电位VDDQ2。图16是表示在图7所示的布线基板具有的一个布线层设置的导体平面的布局例的俯视图。
再者，本申请中，将构成电信号或者电力的传送路径的导体图案之中具有比较大的面积的导体图案(导体膜)称为导体平面。此外，将导体平面之中构成电源电位的供给路径的导体平面称为电源平面。此外，将导体平面之中构成基准电位的供给路径的导体平面此外接地平面。
如图16所示，在半导体器件PKG1的布线基板IP1具有的布线层WL5形成有多个导体平面。详细而言，布线基板IP1具有对逻辑芯片LC和存储器芯片M1供给电源电位VDDQ1(参照图6)的电源平面(导体图案)VQ1P。此外，布线基板IP1具有对逻辑芯片LC和存储器芯片M2供给电源电位VDDQ2(参照图6)的电源平面(导体图案)VQ2P。此外，布线基板IP1具有对逻辑芯片LC和多个存储器芯片MC供给基准电位VSS(参照图6)的接地平面(导体图案)VSP。
而且，如图16所示，电源平面VQ1P和电源平面VQ2P各自的面积比多个存储器芯片MC各自的平面面积大。这样，通过在布线基板IP1的内部设置电源平面VQ1P和电源平面VQ2P，能够降低电源电位的供给路径中的电阻。而且，降低电源电位的供给路径的电阻的结果是能够使电力的供给稳定。此外，因为降低电源电位的供给路径的电阻的结果是能够抑制驱动时的半导体器件PKG1的温度上升，所以能够使电路动作稳定。
此外，如图16所示，电源平面VQ1P和电源平面VQ2P形成为各自的一部分与逻辑芯片LC在厚度方向上重叠。因此，能够减少从逻辑芯片LC至电源平面VQ1P、VQ2P的传送距离。
此外，如上述，本实施方式的电子装置EDV1具有的多个信号传送路径中如图6所示包括对逻辑芯片LC输入模拟信号SGANL的模拟信号传送路径ANLP。换言之，本实施方式的半导体器件PKG1具有模拟电路。针对驱动该模拟电路的电源电位的供给路径，说明优选的方式。图17是示意地表示对图6所示的半导体器件具有的模拟电路供给电源电位的路径的构成的放大剖视图。此外，图18是表示对于图17的研究例的放大剖视图。
如图17所示，布线基板IP1的多个端子LD中包括对上述的模拟电路供给电源电位的端子(模拟用电源端子)LDVA。端子LDVA经由焊球SBp和端子CN与在厚度方向上贯通布线基板MB1的通孔布线WTH2电连接。此外，布线基板IP1的端子LD中包括经由通孔布线WTH1与电源线WVH2电连接的端子(电源端子)LDVH2。而且，端子LDVA经由通孔布线WTH1、通孔布线WTH2和连结布线WBY与端子LDVH2电连接。换言之，端子LDVA经由通孔布线WTH1、通孔布线WTH2和连结布线WBY与电源线WVH2电连接。进而换言之，图17所示的例子中模拟用的电源电位从电源线WVH2被供给。
如本实施方式那样，在将数个种类的电源电位供给到一个封装的情况下，难以确保电源线的引入空间。因此，如果是可兼用的电源电位，则优选如图17那样兼用。再者，图17中表示了图3所示的电源线WVH1和电源线WVH2之中作为代表例从电源线WVH2供给模拟用的电源电位的实施方式，作为变形例也能够从图3所示的电源线WVH1供给。
此处，在从电源线WVH2供给模拟用的电源电位的情况下，如图18所示的布线基板MBh那样，考虑使电源线WVH2延伸至通孔布线WTH2的位置，将电源线WVH2和通孔布线WTH2直接连接的方法。但是，在模拟用的电源的情况下，与数字信号相比，优选考虑噪声的影响。
因此，本实施方式中，如图17所示，将通孔布线WTH1和通孔布线WTH2电连接的连结布线WBY设置于比布线层MBL3和布线层MBL4靠下层(下表面MBb侧)的位置。此外，在布线层MBL3和布线层MBL4没有设置连结布线WBY。此外，在比布线层MBL3和布线层MBL4靠上层(下表面MBb侧)的位置没有设置连结布线WBY。
由此，如图17中由双点划线示意地表示那样，模拟用的电源电位的供给路径比图18所示的例子长。根据图17的布线基板MB1，通过模拟用的电源电位的供给路径变长，电感变大，因此能够对数字高频成分进行滤波。其结果是，与图18所示的例子相比，能够降低绕进模拟电路的噪声。
＜半导体器件的制造方法＞
接着，针对使用图1～图18说明了的半导体器件PKG1的制造工序进行说明。半导体器件PKG1按照图19(流程图)所示的流程制造。图19(流程图)是表示使用图1～图18说明了的半导体器件的制造工序的概要的说明图。而且，图19中记载了，在制造半导体器件后，搭载于主板，直至制造图1所示的电子装置的工序为止。
再者，以下的制造方法的说明中，针对准备预先形成为产品尺寸的布线基板IP1来制造一层量的半导体器件PKG1的方法进行说明。但是，作为变形例，也能够适用于多件同时处理方式，多件同时处理方式是准备划分为多个产品形成区域的所谓多件同时处理基板，对多个产品形成区域的每一个进行组装后，按照每个产品形成区域进行分割而取得多个半导体器件的方式。该情况下，在图19(流程图)所示的球安装工序之后或者电试验工序之后，追加切断多件同时处理基板并按照每个产品形成区域进行切割的单片化工序。
1.布线基板准备工序
首先，图19所示的布线基板准备工序中，准备图20所示的布线基板IP1。图20是表示由图19所示的布线基板准备工序准备的布线基板的芯片搭载面侧的俯视图。而且，图20的剖面与除去了图7所示的逻辑芯片LC、存储器芯片MC、底部填充树脂UF和多个焊球SBc、SBp的图相同，所以参照图7进行说明。
如图20所示，布线基板IP1的上表面IPt具有在图19(流程图)所示的半导体芯片搭载工序中搭载多个半导体芯片的区域即多个芯片搭载区域DBA。而且，芯片搭载区域DBA是搭载图1所示的逻辑芯片LC和多个存储器芯片MC的预定区域，也可以不存在可视的边界线。图20中，为了表示芯片搭载区域DBA的位置，添加双点划线表示芯片搭载区域DBA的边界。
此外，在多个芯片搭载区域DBA的每一个形成有多个焊垫TCS。多个焊垫TCS是在图19(流程图)所示的裸片焊接搭载工序中经由图7所示的突起电极SBc与逻辑芯片LC和存储器芯片MC电连接的电极端子。
再者，图20中作为焊垫TCS的排列的一例表示沿着芯片搭载区域的轮廓多列地排列成行列状的例子，但是焊垫TCS的排列中存在各种变形例。例如，也可以沿着芯片搭载区域DBA的周缘部排列焊垫TCS，并在芯片搭载区域DBA的中央部不形成焊垫TCS。
图20所示的布线基板IP1的布线构造已经使用图1～图13进行了说明，所以省略重复的说明。但是，本工序中，不连接图7记载的焊球SBp。如本实施方式那样，具有作为芯材的芯层CR的布线基板IP1的制造方法，例如能够通过将形成有多个通孔布线TW的芯层CR作为基材并利用层积方法在芯层CR的上表面侧和下表面侧分别层叠布线层来制造。此外，在不使用芯材的情况下，能够通过在未图示的基材上层叠多个布线层之后，剥离基材，来制造布线基板。
2.裸片焊接工序
接着，在图19(流程图)所示的裸片焊接工序中，如图21所示，在布线基板IP1的上表面IPt搭载逻辑芯片LC和多个存储器芯片MC。图21是表示在图20所示的布线基板搭载了多个半导体芯片的状态的俯视图。而且，图20的剖面与除去了图7所示的多个焊球SBc和多个焊球SBp后的图相同，所以参照图7进行说明。
本工序中，准备图9所示的逻辑芯片LC和图10所示的存储器芯片MC(半导体芯片准备工序)，并搭载在布线基板IP1的芯片搭载区域DBA(参照图20)上。图21和图7所示的例子中，在逻辑芯片LC的表面LCt(参照图7)与布线基板IP1上表面IPt相对的状态下，通过所谓面朝下安装方式进行安装。此外，图21和图7所示的例子中，在存储器芯片MC的表面MCt(参照图7)与布线基板IP1上表面IPt相对的状态下，通过面朝下安装方式进行安装。
此外，本工序中，如图7所示，形成于逻辑芯片LC的表面LCt侧的多个电极PDL和布线基板IP1的多个焊垫TCS经由多个突起电极SBc分别电连接。此外，如图7所示，形成于存储器芯片MC的表面MCt侧的多个电极PDM和布线基板IP1的多个焊垫TCS经由多个突起电极SBc分别电连接。
如本实施方式那样，将多个焊垫TCS配置成行列状的情况下，作为多个突起电极SBc大多使用将焊接材料形成为球形的焊接凸块。但是，突起电极SBc不限定于焊接凸块，例如也可以使用将铜等金属材料形成为柱状的柱凸块。
此外，本工序中，在逻辑芯片LC与布线基板IP1之间和多个存储器芯片MC与布线基板IP1之间分别配置底部填充树脂(绝缘性树脂)UF。底部填充树脂UF以将半导体芯片与布线基板IP1的电连接部分(多个突起电极SBc的接合部)封固的方式配置。这样，通过以将多个突起电极SBc的连接部封固的方式配置底部填充树脂UF，能够使在逻辑芯片LC与布线基板IP1的电连接部分产生的应力缓和。
该底部填充树脂UF的形成方法大致分为2种方法。作为第一方法的先贴方式中，在搭载半导体芯片之前，将底部填充树脂UF配置在芯片搭载区域DBA(参照图20)上。接着，从底部填充树脂UF之上按压逻辑芯片LC，将布线基板IP1和逻辑芯片LC电连接。之后，使底部填充树脂UF固化。而且，在搭载半导体芯片之前配置树脂材料的本方式的情况下，不限定于上述那样的糊状的树脂材料，也能够使用膜状的树脂材料。
此外，作为第二方法的后注入方式中，在配置底部填充树脂UF之前，将逻辑芯片LC和布线基板IP1电连接。之后，向逻辑芯片LC与布线基板IP1之间的间隙注入液状的树脂，并使其固化。本工序中，可以使用上述的先贴方式和后注入方式任一者。
此外，如图7所示，存储器芯片MC的厚度(表面MCt与背面MCb的分离距离)比逻辑芯片LC的厚度(表面LCt与背面LCb的分离距离)大。该情况下，作为半导体芯片的搭载顺序，优选在搭载相对薄的逻辑芯片LC后，搭载存储器芯片MC。由此，在进行在后搭载的半导体芯片的搭载时，能够防止未图示的搭载夹具与已经搭载了的半导体芯片接触。
因此，本实施方式中，首先，先搭载逻辑芯片LC。逻辑芯片LC以芯片边Scp1沿着布线基板IP1的基板边Sip1的方式搭载在布线基板IP1上。接着，多个存储器芯片MC分别搭载在布线基板IP1的基板边Sip2与逻辑芯片LC的芯片边Scp2之间和布线基板IP1的基板边Sip3与逻辑芯片LC的芯片边Scp3之间。
3.球安装工序
接着，在图19(流程图)所示的球安装工序中，如图7所示，在布线基板IP1的下表面IPb侧安装多个焊球SBp。本工序中，通过在从图7所示的绝缘膜SR2露出的端子LD上配置焊球SBp，并实施回流焊处理(加热使焊接成分溶融接合后进行冷却的处理)，从而焊球SBp与端子LD接合。再者，在作为将图1所示的布线基板MB1和半导体器件PKG1电连接的导电性材料不使用焊球SBp的情况下，也能够省略本工序。或者，本工序中，也可以代替焊球SBp，在端子LD的露出面形成薄的焊接膜等金属膜。
4.检查工序
接着，图19(流程图)所示的检查工序中，进行图19(流程图)所示的球安装工序中接合有多个焊球SBp的检查体的检查。本工序中，进行外观检查和形成于检查体的电路的电试验。此外，本工序中，基于预先准备的每个检查项目的评价基准判断检查体是否合格。然后，判断为合格的检查体被获得为图7所示的半导体器件PKG1。
检查中合格了的半导体器件PKG1被搬送到图19(流程图)所示的半导体器件安装工序。而且，由与检查工序不同的工厂等实施半导体器件安装工序时，检查工序之后可以进行将半导体器件PKG1进行包装的包装工序和对其他工厂等发货的发货工序。
5.半导体器件安装工序(电子装置的制造方法)
接着，在图19(流程图)所示的半导体器件安装工序中，如图1所示，在布线基板MB1上搭载半导体器件PKG1。本工序中，准备图3所示的布线基板MB1(安装基板准备工序)，在布线基板MB1的上表面MBt上搭载图1所示的半导体器件PKG1。
如图4所示，在布线基板MB1的上表面(搭载面)MBt形成有用于连接半导体器件PKG1的多个端子CN。半导体器件PKG1具有作为外部端子的多个焊球SBp。再者，电力供给装置(调节器)RGL1也可以在安装基板准备工序的阶段预先搭载在布线基板MB1上。或者，也可以在搭载半导体器件PKG之前搭载电力供给装置RGL1。再者，也能够在搭载半导体器件PKG后搭载电力供给装置RGL1，如图2所示，在电力供给装置RGL1的厚度比半导体器件PKG1的厚度薄的情况下，优选与半导体器件PKG1相比先搭载电力供给装置RGL1。
本实施方式中，如图1所示，在搭载于布线基板MB1的电力供给装置RGL1侧，朝向半导体器件PKG1具有的布线基板IP1的基板边Sip1搭载半导体器件PKG1。
本工序中，例如如图5所示通过将半导体器件PKG1的多个焊球SBp分别与布线基板MB1的多个端子CN接合，而将半导体器件PKG1和布线基板MB1电连接。详细而言，在多个端子CN的露出面分别涂敷未图示的多个焊接材料(例如膏状焊料)。之后，使上述多个焊接材料和半导体器件PKG1的多个焊球SBp接触。之后，通过在焊接材料与焊球SBp接触的状态下实施加热处理(回流焊处理)，焊接材料和焊球SBp形成为一体。由此，半导体器件PKG1的多个端子LD和布线基板MB1的多个端子CN经由多个焊球SBp分别电连接。
此外，如图2所示的电容器CC1那样，在搭载半导体器件PKG1以外的电子部件的情况下，能够在搭载半导体器件PKG前或者搭载半导体器件PKG1后进行搭载。
再者，如电容器CC1那样，对搭载中使用焊料与端子电连接的电子部件进行搭载的情况下，需要回流焊处理。该情况下，如果统一实施回流焊处理，则作为搭载各电子部件的焊接材料能够使用共同的材料。
(变形例)
以上，基于实施方式具体说明了由本发明人完成的发明，但是本发明不限定于上述实施方式，在不脱离其主旨的范围内当然能够进行各种更改。而且，上述实施方式中也对多个变形例进行了说明，以下针对上述以外的变形例进行说明。
＜变形例1＞
例如，上述实施方式中，举例说明了在布线基板IP1上搭载逻辑芯片LC和2个存储器芯片MC、而没有搭载半导体芯片以外的电子部件的例子。但是，作为对于上述实施方式的变形例，还可以搭载逻辑芯片LC和存储器芯片MC以外的电子部件(也包括其他的半导体芯片)。
例如，除了逻辑芯片LC和存储器芯片MC，还可以搭载未图示的电容器等电子部件。例如通过将旁路电容器或者去耦电容器搭载在布线基板IP1上，能够使对半导体芯片具有的电路供给的电力路径的回路小。此外，除了上述之外，在存储器芯片MC的内部不具有终端电源的情况下，作为终端电源可以在布线基板IP1上搭载电容器。
＜变形例2＞
此外，上述实施方式中，举例说明了在布线基板IP1上搭载逻辑芯片LC和2个存储器芯片MC、而且没有搭载半导体芯片以外的电子部件的例子。但是，搭载在布线基板IP1上的半导体芯片的数量除了上述实施方式以外还存在各种变形例。特别是，存储器芯片MC的数量，根据设置于半导体器件PKG1的系统所需的存储容量不同。存储容量的值与存储器芯片MC的数量成比例地变大，所以例如存储器芯片MC的数量可以为2个或者1个。此外，也可以在上表面IPt上搭载多个逻辑芯片LC。此外，还可以搭载具有逻辑芯片LC和存储器芯片MC以外的功能的半导体芯片。
以下，使用图22和图23说明具有4个存储器芯片MC的半导体器件PKG3和电子装置EDV4。图22是表示作为对于图1的变形例的搭载有半导体器件的电子装置的俯视图。此外，图23是表示图22所示的主板在俯视下的布线布局的例子的放大俯视图。
图22所示的半导体器件PKG3在布线基板IP1上搭载有4个存储器芯片MC的这一点上与图1所示的半导体器件PKG1不同。与图1相比新追加的存储器芯片M3和存储器芯片M4分别搭载在存储器芯片M1及逻辑芯片LC与基板边Sip3之间。详细而言，存储器芯片M3搭载在存储器芯片M1的芯片边Smc3与基板边Sip3之间。此外，存储器芯片M4搭载在逻辑芯片LC的芯片边Scp3与基板边Sip3之间。换言之，存储器芯片M2、M3、M4并排搭载在逻辑芯片LC的芯片边Scp3的延长线与基板边Sip3之间。此外，存储器芯片M1和存储器芯片M3以沿着Y方向并排的方式搭载。
也就是，半导体器件PKG3具有多个存储器芯片M1、M2、M3、M4，多个存储器芯片M1、M2、M3、M4的每一个在俯视下集中搭载于逻辑芯片LC的芯片边Scp2与布线基板IP1的基板边Sip2之间、和逻辑芯片LC的芯片边Scp3与布线基板IP1的基板边Sip3之间。这样，多个存储器芯片MC分别沿着逻辑芯片LC具有的四个边之中的两个边搭载的情况下，即使存储器芯片MC的数量为3个以上，也能够同样地适用上述实施方式中说明的技术。
例如，如图23所示，经由电源线WVQ1对存储器芯片M1和存储器芯片M3供给电源电位VDDQ1(参照图5)。此外，经由电源线WVQ2对存储器芯片M2和存储器芯片M4供给电源电位VDDQ2(参照图5)。
该情况下，如图23所示，由于存储器芯片M2、M4的布局的制约，有时电源线WVQ2的一部分与电源线WVH2的一部分重叠。但是，如上述实施方式中说明的那样，因为电源线WVH2以通过电源线WVH1与电源线WVQ2之间的方式设置，所以能够使电源线WVH2与电源线WVQ2重叠的面积小。
此外，如图22所示，存储器芯片M2与逻辑芯片LC的分离距离PT2比存储器芯片M1与逻辑芯片LC的分离距离PT1大。此外，存储器芯片M4与逻辑芯片LC的分离距离PT3比存储器芯片M1与逻辑芯片LC的分离距离PT1大。换言之，存储器芯片M2和存储器芯片M4各自在与逻辑芯片LC之间具有间隙(分离距离PT2)。这样，在存储器芯片M2、M4与逻辑芯片LC之间设置有宽的间隙(分离距离PT2、PT3)的情况下，能够进一步减小电源线WVH2与电源线WVQ2重叠的面积。
通过实施上述那样的对策，如图23所示，电源线WVH2之中与电源线WVQ2在厚度方向上重叠的区域的面积比电源线WVH2之中不与电源线WVQ2重叠的区域的面积小。
＜变形例3＞
此外，上述实施方式中，作为半导体器件PKG1的例子，说明了通过面朝下安装方式在布线基板IP1上安装半导体芯片的实施方式。但是，图7所示的逻辑芯片LC和图7所示的存储器芯片MC除了直接搭载在作为封装基板的布线基板IP1上的情况之外，还可以经由中介层搭载在布线基板IP1上。作为一例，作为对于图2的变形例，说明将图2所示的逻辑芯片LC经由与布线基板IP1不同的中介层用的布线基板搭载在布线基板IP1上的实施方式。图24是表示作为对于图2的变形例的电子装置的构成例的放大剖视图。
图24所示的电子装置EDV5具有的逻辑芯片LC经由与布线基板IP1不同的中介层即布线基板IP2搭载在布线基板IP1的上表面IPt上。换言之，在布线基板IP1的上表面IPt搭载有逻辑封装LCP，逻辑封装LCP中逻辑芯片LC搭载在布线基板IP2上。
可以将关于上述实施方式中说明的逻辑芯片LC的记述置换为如图24所示那样内置有逻辑芯片LC的逻辑封装LCP。而且，在将上述实施方式中说明的逻辑芯片LC置换为逻辑封装LCP的情况下，图7所示的多个电极PDL例如由以铜(Cu)为主成分的材料构成。
此外，图24中，作为在布线基板IP1上搭载的半导体封装的例子，代表性地举例说明内置逻辑芯片LC的逻辑封装LPC。但是，作为对于图24的变形例，也可以搭载内置图7所示的存储器芯片MC的存储器封装(半导体封装)。也就是说，可以将图7所示的存储器芯片MC置换为存储器封装。该情况下，图7所示的多个电极PDM由以铜(Cu)为主成分的材料构成。
此外，本变形例的情况下，可以搭载逻辑封装LCP和存储器封装之中的任一者或者两者。
此外，上述实施方式中，使用图19(流程图)示例说明半导体器件的制造工序的概要和制造半导体器件后搭载在主板上并制造图1所示的电子装置的工序。但是，半导体器件的制造工序和制造电子装置的工序中存在各种变形例。
例如，如本变形例那样，在布线基板IP1上搭载存储器封装的情况下，具有图25所示那样的制造工序。图25是表示图19(流程图)所示的制造工序的变形例的说明图。
如使用图24所说明的变形例那样，作为在半导体封装之上搭载其他半导体封装的实施方式，存在称为PoP(Package on Package)的方式。PoP方式中，存在如下情况，下级侧的半导体器件和上级侧的半导体器件分别由不同的制造者制造，从各制造者购入半导体器件的企业进行最终的组装。
该情况下，成为图25所示那样的组装流程。即，半导体器件制造工序中，在图2所示的布线基板IP1上搭载逻辑芯片LC，存储器芯片MC不搭载的状态下进行检查、发货。此外，例如其他的制造者制造在布线基板上搭载有存储器芯片MC的存储器封装(存储器芯片准备工序)。接着，分别购入了搭载有逻辑芯片LC的半导体器件和存储器封装的企业在布线基板IP1上搭载存储器封装。之后，将搭载有存储器封装的半导体器件搭载在图2所示的布线基板MB上。通过以上的工序得到以PoP方式制造的半导体器件和搭载有上述半导体器件的电子装置。
＜变形例4＞
此外，例如对如上述那样各种的变形例进行了说明，能够将上述中说明的各变形例彼此组合使用。
附图标记说明
ANLP 模拟信号传送路径
CAC 输入输出电路
CC1 电容器
ChA0、ChA1、ChB0、ChB1 沟道
CKP1、CKP2 时钟信号传送路径
CN、CN1、CN2、CN3、CNSG、CNVH1、CNVH2、CNVQ1、CNVQ2、CNVS 端子(安装基板端子)
CR 芯层(芯材、芯绝缘层)
CTL 控制电路
CTP1、CTP2 控制信号传送路径
DBA 芯片搭载区域
DTP1、DTP2 数据信号传送路径
EDV1、EDV2、EDV3、EDV4、EDV5 电子装置(电子设备)
FMC 半导体芯片(非易失性存储器芯片)
IIF 内部接口电极(接口端子)
IL 绝缘层
IP1、IP2 布线基板(中介层)
IPb 下表面(面、主面、安装面)
IPs 侧面
IPt 上表面(面、主面、芯片搭载面)
LC 逻辑芯片(半导体芯片)
LCb、MCb 背面(主面、下表面)
LCP 逻辑封装
LCs、MCs 侧面
LCt、MCt 表面(主面、上表面)
LD、LD1、LD2、LDSG、LDVA、LDVH1、LDVH2、LDVQ1、LDVQ2、LDVS 端子(接合区、外部连接端子)
M1、M2、M3、M4、MC 存储器芯片(半导体芯片)
MB1、MB2、MB3、MBh 布线基板(主板、安装基板)
MBb 下表面(面、背面)
MBL1、MBL2、MBL3、MBL4、MBL5、MBL6、WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10 布线层
MBt 上表面(面、半导体器件搭载面)
OIF 外部接口电极(接口端子)
PDL、PDM 电极(芯片端子、焊垫)
PKG1、PKG2、PKG3 半导体器件
PRC 运算处理电路
PT1、PT2、PT3、PTh1、PTh2 分离距离
RAM 存储器电路(存储电路)
RGL1 电力供给装置(调节器)
SBc 突起电极(凸块电极)
SBp 焊球(焊接材料、外部端子、电极、外部电极)
Scp1、Scp2、Scp3、Scp4、Smc1、Smc2、Smc3、Smc4 芯片边
SGANL 模拟信号
SGCLK1、SGCLK2 时钟信号
SGCTL1、SGCTL2 控制信号
SGDAT1、SGDAT2 数据信号
SGP1、SGP2 信号传送路径
Sip1、Sip2、Sip3、Sip4 基板边
SR1、SR2、SR3 绝缘膜
SRk1、SRk2 开口部
TCS 焊垫(焊接引线、半导体芯片连接用端子)
THW、TW 通孔布线
UF 底部填充树脂(绝缘性树脂)
VA 过孔
VDDH1、VDDH2、VDDQ1、VDDQ2 电源电位
VDH1P、VDH2P、VDQ1P、VDQ2P 电源电位供给路径
VQ1P、VQ2P 电源平面(电源用导体图案)
VSP 接地平面(导体图案)
VSS 基准电位
VSSP 基准电位供给路径
WBY 连结布线
Wh1、Wh2、Wq1、Wq2、Wsg 布线宽度
WM 布线(安装基板布线、主板布线)
WR 布线
WSG 信号线
WTH WTH1、WTH2 通孔布线
WVh 开口部
WVH1、WVH2、WVQ1、WVQ2 电源线(布线)
WVS 基准电位线(布线)

Claims (19)

1.一种电子装置，其特征在于，包括：
第一布线基板，其具有第一面和位于所述第一面的相反侧的第二面；和
搭载于所述第一布线基板的所述第一面上的半导体器件，所述半导体器件包括第二布线基板、多个第一半导体芯片和第二半导体芯片，所述第二布线基板具有第三面、位于所述第三面的相反侧的第四面和形成于所述第四面的多个端子，所述多个第一半导体芯片搭载于所述第二布线基板的所述第三面上，所述第二半导体芯片与所述多个第一半导体芯片并排搭载于所述第二布线基板的所述第三面上，且具有控制所述多个第一半导体芯片的每一个第一半导体芯片的电路，
在俯视下，所述第二布线基板的周缘部具有第一基板边、位于所述第一基板边的相反侧的第二基板边、与所述第一基板边及所述第二基板边交叉的第三基板边、和位于所述第三基板边的相反侧的第四基板边，
在俯视下，所述第二半导体芯片的周缘部具有第一芯片边、位于所述第一芯片边的相反侧的第二芯片边、与所述第一芯片边及所述第二芯片边交叉的第三芯片边、和位于所述第三芯片边的相反侧的第四芯片边，
所述第二半导体芯片以所述第二半导体芯片的所述第一芯片边与所述第二布线基板的第一基板边并排、且所述第二半导体芯片的所述第三芯片边与所述第二布线基板的第三基板边并排的方式搭载于所述第二布线基板上，
所述多个第一半导体芯片之中的一部分第一半导体芯片搭载于所述第二半导体芯片的所述第二芯片边与所述第二布线基板的所述第二基板边之间，
所述多个第一半导体芯片之中的另一部分第一半导体芯片搭载于所述第二半导体芯片的所述第三芯片边与所述第二布线基板的所述第三基板边之间，
在所述第二半导体芯片的所述第四芯片边与所述第二布线基板的所述第四基板边之间形成有多个信号布线，
所述第一布线基板具有第一电源线和第二电源线，所述第一电源线对所述第二半导体芯片供给第一电源电位，所述第二电源线对所述第二半导体芯片供给比所述第一电源电位大的第二电源电位，
在俯视下，所述第二电源线以跨所述第二布线基板的所述第一基板边和所述第二半导体芯片的所述第一芯片边的方式配置，
在俯视下，所述第一电源线以从所述第二电源线与所述多个第一半导体芯片之中的所述另一部分第一半导体芯片之间通过而向与所述第二半导体芯片重叠的区域延伸的方式配置，
所述第一电源线中的在厚度方向上与所述第二电源线重叠的区域的面积比所述第一电源线中的不与所述第二电源线重叠的区域的面积小。
2.如权利要求1所述的电子装置，其特征在于：
所述第一布线基板具有第三电源线和第四电源线，所述第三电源线对所述多个第一半导体芯片之中的所述一部分第一半导体芯片供给第三电源电位，所述第四电源线对所述多个第一半导体芯片之中的所述另一部分第一半导体芯片供给第四电源电位，
在俯视下，所述第三电源线和所述第四电源线分别以跨所述第二布线基板的所述第三基板边的方式配置，
所述第三电源线和所述第四电源线分别在厚度方向上不与所述第二半导体芯片重叠。
3.如权利要求2所述的电子装置，其特征在于：
所述第三电源线在厚度方向上不与所述第一电源线和所述第二电源线重叠。
4.如权利要求3所述的电子装置，其特征在于：
所述第四电源线在厚度方向上不与所述第一电源线和所述第二电源线重叠。
5.如权利要求3所述的电子装置，其特征在于：
所述第四电源线在厚度方向上与所述第一电源线的一部分重叠，且在厚度方向上不与所述第二电源线重叠，
所述第一电源线中的在厚度方向上与所述第四电源线重叠的区域的面积比所述第一电源线中的不与所述第四电源线重叠的区域的面积小。
6.如权利要求3所述的电子装置，其特征在于：
所述第三电源电位分别比所述第一电源电位和所述第二电源电位大。
7.如权利要求1所述的电子装置，其特征在于：
所述第二电源线的布线宽度比所述第一电源线的布线宽度大。
8.如权利要求1所述的电子装置，其特征在于：
在所述第二半导体芯片的所述第四芯片边与所述第二布线基板的所述第四基板边之间形成的所述多个信号布线中包括被供给模拟信号的多个模拟信号布线。
9.如权利要求1所述的电子装置，其特征在于：
所述多个第一半导体芯片中的搭载于所述第二半导体芯片的所述第二芯片边与所述第二布线基板的所述第二基板边之间的第一半导体芯片在与所述第二半导体芯片之间具有第一分离距离，
所述多个第一半导体芯片中的搭载于所述第二半导体芯片的所述第三芯片边与所述第二布线基板的所述第三基板边之间的第一半导体芯片在与所述第二半导体芯片之间具有第二分离距离，
所述第二分离距离比所述第一分离距离大，
所述第一电源线以跨所述第二半导体芯片的所述第三芯片边的方式配置。
10.如权利要求1所述的电子装置，其特征在于：
所述第一布线基板具有多个布线层，
所述第一电源线和所述第二电源线分别形成于所述多个布线层中的设置于最靠所述第一面侧的第一布线层以外的布线层。
11.如权利要求2所述的电子装置，其特征在于：
在所述第二布线基板的所述第四面上沿着所述第四面的外周排列成多列的所述多个端子具有：
被供给电源电位的电源电位用端子，所述电源电位包括所述第一电源电位、所述第二电源电位、所述第三电源电位和所述第四电源电位；
被供给基准电位的基准电位用端子；和
被传送电信号的信号用端子，
所述多个端子的所述第四面具有：
第一端子排列部，所述多个端子中的所述电源电位用端子或者所述基准电位用端子比所述信号用端子排列得多；和
第二端子排列部，其设置于比所述第一端子排列部靠所述第四面的外周侧，多个所述信号用端子排列为所述电源电位用端子和所述基准电位用端子的数量以上，
所述第四面的第一区域的第二端子排列部的列数比所述第四面的第二区域的第二端子排列部的列数少，所述第一区域与所述第三电源线和所述第四电源线中的某一者重叠，所述第二区域与所述第三电源线和所述第四电源线之间夹着的区域重叠。
12.如权利要求1所述的电子装置，其特征在于：
所述第一布线基板具有第三电源线和第四电源线，所述第三电源线对所述多个第一半导体芯片之中的所述一部分第一半导体芯片供给第三电源电位，所述第四电源线对所述多个第一半导体芯片之中的所述另一部分第一半导体芯片供给第四电源电位，
在所述第二布线基板的所述第四面上沿着所述第四面的外周排列成多列的所述多个端子具有：
被供给电源电位的电源电位用端子，所述电源电位包括所述第一电源电位、所述第二电源电位、所述第三电源电位和所述第四电源电位；
被供给基准电位的基准电位用端子；和
被传送电信号的信号用端子，
所述多个端子的所述第四面具有：
第一端子排列部，所述多个端子中的所述电源电位用端子或者所述基准电位用端子比所述信号用端子排列得多；和
第二端子排列部，其设置于比所述第一端子排列部靠所述第四面的外周侧，多个所述信号用端子排列为所述电源电位用端子和所述基准电位用端子的数量以上，
所述第四面的第一区域的第二端子排列部的列数比所述第四面的第二区域的第二端子排列部的列数少，所述第一区域与所述第一电源线、所述第二电源线、所述第三电源线、所述第四电源线中的某一者重叠，所述第二区域与所述第三电源线和所述第四电源线之间夹着的区域重叠。
13.如权利要求1所述的电子装置，其特征在于：
所述半导体器件在所述第二布线基板的所述第三面，且在所述第二半导体芯片的所述第一芯片边与所述第二布线基板的所述第一基板边之间，具有与所述第一半导体芯片电连接的第三半导体芯片，所述第三半导体芯片搭载在与所述第一电源线或者所述第二电源线在厚度方向上重叠的位置，
所述第三半导体芯片与在所述第二布线基板的所述第四面形成的所述多个端子中的多个第三半导体芯片用端子电连接，
所述第一布线基板具有多个布线层，所述多个布线层包括设置有所述第一电源线的第一布线层、设置有所述第二电源线的第二布线、和设置于最靠近所述第一面的第一面侧布线层，
所述多个第三半导体芯片用端子中的与所述第一面侧布线层以外的布线层连接的第一端子的数量比不与所述第一面侧布线层以外的布线层连接的第二端子的数量少。
14.如权利要求1所述的电子装置，其特征在于：
所述第一布线基板具有在厚度方向上贯通所述第一电源线或者所述第二电源线的多个通孔布线，
在所述第一电源线或者所述第二电源线上，并在与所述多个通孔布线交叉的交叉部分，设置有沿着所述第一电源线或者所述第二电源线延伸的第一方向排列的多个开口部，
所述多个开口部中的沿着所述第一方向相邻的开口部之间的第一分离距离比沿着与所述第一方向正交的第二方向相邻的开口部之间的第二分离距离小。
15.如权利要求2所述的电子装置，其特征在于：
所述第二布线基板包括：
对所述第二半导体芯片供给所述第三电源电位的第三电源电位供给路径；和
对所述第二半导体芯片供给所述第四电源电位的第四电源电位供给路径，
在所述第三电源电位供给路径和所述第四电源电位供给路径分别包括具有比所述多个第一半导体芯片各自的平面面积大的面积的导体图案。
16.如权利要求15所述的电子装置，其特征在于：
构成所述第三电源电位供给路径的第一导体图案和构成所述第三电源电位供给路径的第二导体图案分别与所述第二半导体芯片在厚度方向上重叠。
17.如权利要求1所述的电子装置，其特征在于：
所述第二布线基板的所述多个端子包括：
第一电源端子，其经由在厚度方向上贯通所述第一布线基板的第一通孔布线与所述第一电源线或者所述第二电源线连接；和
模拟用电源端子，其对所述第二半导体芯片具有的模拟电路供给电源电位，
所述第一布线基板具有多个布线层，所述多个布线层包括设置有所述第一电源线的第一布线层和设置有所述第二电源线的第二布线层，
所述模拟用电源端子经由在厚度方向上贯通所述第一布线基板的第二通孔布线、和将所述第一通孔布线与所述第二通孔布线连结的连结布线与所述第一电源端子电连接，
所述连结布线设置于所述第一布线层的所述多个布线层中的比所述第一布线层和所述第二布线层靠所述第二面侧的布线层，并且，没有设置于所述第一布线层、所述第二布线层、比所述第一布线层和所述第二布线层靠所述第一面侧的布线层。
18.一种电子装置，其特征在于，包括：
第一布线基板，其具有第一面和位于所述第一面的相反侧的第二面；和
搭载于所述第一布线基板的所述第一面上的半导体器件，所述半导体器件包括第二布线基板、多个第一半导体芯片和第二半导体芯片，所述第二布线基板具有第三面、位于所述第三面的相反侧的第四面和形成于所述第四面的多个端子，所述多个第一半导体芯片搭载于所述第二布线基板的所述第三面上，所述第二半导体芯片与所述多个第一半导体芯片并排搭载于所述第二布线基板的所述第三面上，且具有控制所述多个第一半导体芯片的每一个第一半导体芯片的电路，
在俯视下，所述第二布线基板的周缘部具有第一基板边、位于所述第一基板边的相反侧的第二基板边、与所述第一基板边及所述第二基板边交叉的第三基板边、和位于所述第三基板边的相反侧的第四基板边，
在俯视下，所述第二半导体芯片的周缘部具有第一芯片边、位于所述第一芯片边的相反侧的第二芯片边、与所述第一芯片边及所述第二芯片边交叉的第三芯片边、和位于所述第三芯片边的相反侧的第四芯片边，
所述第二半导体芯片以所述第二半导体芯片的所述第一芯片边与所述第二布线基板的第一基板边并排、且所述第二半导体芯片的所述第三芯片边与所述第二布线基板的第三基板边并排的方式搭载在所述第二布线基板上，
所述多个第一半导体芯片之中的一部分第一半导体芯片搭载在所述第二半导体芯片的所述第二芯片边与所述第二布线基板的所述第二基板边之间，
所述多个第一半导体芯片之中的另一部分第一半导体芯片搭载在所述第二半导体芯片的所述第三芯片边与所述第二布线基板的所述第三基板边之间，
在所述第二半导体芯片的所述第四芯片边与所述第二布线基板的所述第四基板边之间形成有多个信号布线，
所述第一布线基板具有第一电源线和第二电源线，所述第一电源线对所述第二半导体芯片供给第一电源电位，所述第二电源线对所述第二半导体芯片供给第二电源电位且具有比所述第一电源线宽的布线宽度，
在俯视下，所述第二电源线以跨所述第二布线基板的所述第一基板边和所述第二半导体芯片的所述第一芯片边的方式配置，
在俯视下，所述第一电源线以从所述第二电源线与所述多个第一半导体芯片之中的所述另一部分第一半导体芯片之间通过而向与所述第二半导体芯片重叠的区域延伸的方式配置，
所述第一电源线中的在厚度方向上与所述第二电源线重叠的区域的面积比所述第一电源线中的不与所述第二电源线重叠的区域的面积小。
19.一种电子装置，其特征在于，包括：
第一布线基板，其具有第一面和位于所述第一面的相反侧的第二面；和
搭载于所述第一布线基板的所述第一面上的半导体器件，所述半导体器件包括第二布线基板、多个第一半导体芯片和第二半导体芯片，所述第二布线基板具有第三面、位于所述第三面的相反侧的第四面和形成于所述第四面的多个端子，所述多个第一半导体芯片搭载于所述第二布线基板的所述第三面上，所述第二半导体芯片与所述多个第一半导体芯片并排搭载在所述第二布线基板的所述第三面上，且具有控制所述多个第一半导体芯片的每一个第一半导体芯片的电路，
在俯视下，所述第二布线基板的周缘部具有第一基板边、位于所述第一基板边的相反侧的第二基板边、与所述第一基板边及所述第二基板边交叉的第三基板边、和位于所述第三基板边的相反侧的第四基板边，
在俯视下，所述第二半导体芯片的周缘部具有第一芯片边、位于所述第一芯片边的相反侧的第二芯片边、与所述第一芯片边及所述第二芯片边交叉的第三芯片边、和位于所述第三芯片边的相反侧的第四芯片边，
所述第二半导体芯片以所述第二半导体芯片的所述第一芯片边与所述第二布线基板的第一基板边并排、且所述第二半导体芯片的所述第三芯片边与所述第二布线基板的第三基板边并排的方式搭载在所述第二布线基板上，
所述多个第一半导体芯片之中的一部分第一半导体芯片搭载在所述第二半导体芯片的所述第二芯片边与所述第二布线基板的所述第二基板边之间，
所述多个第一半导体芯片之中的另一部分第一半导体芯片搭载在所述第二半导体芯片的所述第三芯片边与所述第二布线基板的所述第三基板边之间，
在所述第二半导体芯片的所述第四芯片边与所述第二布线基板的所述第四基板边之间形成有多个信号布线，
所述第一布线基板具有第一电源线和第二电源线，所述第一电源线对所述第二半导体芯片供给第一电流，所述第二电源线对所述第二半导体芯片供给比所述第一电流大的第二电流，
在俯视下，所述第二电源线以跨所述第二布线基板的所述第一基板边和所述第二半导体芯片的所述第一芯片边的方式配置，
在俯视下，所述第一电源线以从所述第二电源线与所述多个第一半导体芯片之中的所述另一部分第一半导体芯片之间通过而向与所述第二半导体芯片重叠的区域延伸的方式配置，
所述第一电源线中的在厚度方向上与所述第二电源线重叠的第一区域的面积比所述第一电源线中的不与所述第二电源线重叠的第二区域的面积小。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6405472B2 (ja) * 2015-08-21 2018-10-17 ルネサスエレクトロニクス株式会社 電子装置
CN107923987B (zh) * 2015-09-08 2020-05-15 深圳帧观德芯科技有限公司 用于制作x射线检测器的方法
CN112335035A (zh) * 2018-07-10 2021-02-05 爱信艾达株式会社 电路模块及电源芯片模块
KR102262073B1 (ko) * 2018-07-26 2021-06-08 교세라 가부시키가이샤 배선 기판
US11367707B2 (en) * 2018-09-26 2022-06-21 Intel Corporation Semiconductor package or structure with dual-sided interposers and memory
JP2022017605A (ja) * 2018-10-25 2022-01-26 ソニーセミコンダクタソリューションズ株式会社 回路基板、半導体装置、および、電子機器
JP7134077B2 (ja) * 2018-11-26 2022-09-09 ルネサスエレクトロニクス株式会社 半導体装置および電子装置
KR102601866B1 (ko) * 2019-01-16 2023-11-15 에스케이하이닉스 주식회사 반도체 장치
JP7279464B2 (ja) 2019-03-28 2023-05-23 株式会社アイシン 電子基板
JP7413102B2 (ja) * 2020-03-17 2024-01-15 キオクシア株式会社 半導体装置
KR20210128115A (ko) * 2020-04-16 2021-10-26 에스케이하이닉스 주식회사 디커플링 캐패시터를 포함하는 반도체 패키지
CN114280863B (zh) * 2021-12-17 2024-04-12 滁州惠科光电科技有限公司 阵列基板及显示面板
CN115500003A (zh) * 2022-10-31 2022-12-20 维沃移动通信有限公司 电路板组件和电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6078514A (en) * 1997-09-09 2000-06-20 Fujitsu Limited Semiconductor device and semiconductor system for high-speed data transfer
CN101009255A (zh) * 1998-09-18 2007-08-01 株式会社日立制作所 半导体装置
CN103295987A (zh) * 2012-02-29 2013-09-11 株式会社东芝 半导体存储卡

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS563972Y2 (zh) * 1974-07-19 1981-01-28
JPH06151639A (ja) 1992-11-04 1994-05-31 Hitachi Ltd 集積回路用パッケージ
JP3745276B2 (ja) 2001-01-17 2006-02-15 キヤノン株式会社 多層プリント配線板
US7528473B2 (en) * 2004-03-19 2009-05-05 Renesas Technology Corp. Electronic circuit, a semiconductor device and a mounting substrate
JP4674850B2 (ja) 2005-02-25 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2006245321A (ja) * 2005-03-03 2006-09-14 Sony Corp プリント回路基板及びプリント回路基板のパターニング方法
JP4662474B2 (ja) 2006-02-10 2011-03-30 ルネサスエレクトロニクス株式会社 データ処理デバイス
WO2008084723A1 (ja) 2006-12-28 2008-07-17 Hitachi Metals, Ltd. 高周波部品及び通信装置
US20080170378A1 (en) * 2007-01-17 2008-07-17 Cheng-Yi Ou-Yang Circuit structure having independent ground plane layouts implemented in circuit board
JP2011061004A (ja) * 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
JP5425584B2 (ja) * 2009-10-15 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5673455B2 (ja) 2011-09-09 2015-02-18 株式会社村田製作所 電源制御回路モジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6078514A (en) * 1997-09-09 2000-06-20 Fujitsu Limited Semiconductor device and semiconductor system for high-speed data transfer
CN101009255A (zh) * 1998-09-18 2007-08-01 株式会社日立制作所 半导体装置
CN103295987A (zh) * 2012-02-29 2013-09-11 株式会社东芝 半导体存储卡

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