JPWO2016208081A1 - 電子装置 - Google Patents

電子装置 Download PDF

Info

Publication number
JPWO2016208081A1
JPWO2016208081A1 JP2017524561A JP2017524561A JPWO2016208081A1 JP WO2016208081 A1 JPWO2016208081 A1 JP WO2016208081A1 JP 2017524561 A JP2017524561 A JP 2017524561A JP 2017524561 A JP2017524561 A JP 2017524561A JP WO2016208081 A1 JPWO2016208081 A1 JP WO2016208081A1
Authority
JP
Japan
Prior art keywords
power supply
supply line
chip
wiring
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017524561A
Other languages
English (en)
Other versions
JP6317855B2 (ja
Inventor
隆文 別井
隆文 別井
諏訪　元大
元大 諏訪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of JPWO2016208081A1 publication Critical patent/JPWO2016208081A1/ja
Application granted granted Critical
Publication of JP6317855B2 publication Critical patent/JP6317855B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

電子装置は、第１配線基板および第１配線基板上に搭載される半導体装置を有する。半導体装置は、複数の端子を有する第２配線基板、第２配線基板上に搭載された複数の第１半導体チップ、および第２配線基板上に搭載される第２半導体チップを備える。また、第１配線基板は、第２半導体チップに種類の異なる複数の電源電位を供給する第１電源線および第２電源線を有する。また、平面視において、第２電源線は、第２配線基板の第１基板辺および第２半導体チップの第１チップ辺を跨ぐように配置される。また、平面視において、第１電源線は、第２電源線と複数の第１半導体チップのうちの一部との間を通って第２半導体チップと重なる領域に向かって延びるように配置される。また、第１電源線のうち、第２電源線と厚さ方向に重なる領域の面積は、第１電源線のうち、第２電源線と重ならない領域の面積よりも小さい。

Description

この発明は、例えば、複数の半導体チップが配線基板上に並んで搭載された半導体装置、および半導体装置を搭載した電子装置に関する。
特開２００６−２３７３８５号公報（特許文献１）や、特開２００７−２１３３７５号公報（特許文献２）には、複数のメモリチップと、上記複数のメモリチップを制御するデータ処理チップとが、配線基板上に並んで搭載された半導体装置が記載されている。
また、特開平６−１５１６３９号公報（特許文献３）には、配線基板の複数のピン（端子）のうち、グランドピンおよび電源ピンが、内側から外側へ一続きになるよう連続配置される半導体装置が記載されている。
特開２００６−２３７３８５号公報 特開２００７−２１３３７５号公報 特開平６−１５１６３９号公報
複数の半導体チップが配線基板上に並べて配置され、上記複数の半導体チップが配線基板を介して電気的に接続された半導体装置がある。このような半導体装置の性能を向上させるため、半導体装置が処理可能なデータ量を増大させる技術が要求される。
半導体装置が処理するデータ量を増大させるためには、信号の伝送速度を向上させる技術が必要である。また、半導体装置が処理するデータ量を増大させるためには、演算処理回路に供給される電流値が大きくなるので、大きな電流を効率的に演算処理回路に供給する技術が必要である。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による電子装置は、第１配線基板および上記第１配線基板上に搭載される半導体装置を有する。上記半導体装置は、複数の端子を有する第２配線基板、上記第２配線基板上に搭載された複数の第１半導体チップ、および上記第２配線基板上に搭載される第２半導体チップを備える。また、上記第１配線基板は、上記第２半導体チップに種類の異なる複数の電源電位を供給する第１電源線および第２電源線を有する。また、平面視において、上記第２電源線は、上記第２配線基板の第１基板辺および上記第２半導体チップの第１チップ辺を跨ぐように配置される。また、平面視において、上記第１電源線は、上記第２電源線と上記複数の第１半導体チップのうちの一部との間を通って上記第２半導体チップと重なる領域に向かって延びるように配置される。また、上記第１電源線のうち、上記第２電源線と厚さ方向に重なる領域の面積は、上記第１電源線のうち、上記第２電源線と重ならない領域の面積よりも小さいものである。
上記一実施の形態によれば、複数の半導体チップが配線基板を介して互いに電気的に接続された半導体装置が搭載された電子装置の性能を向上させることができる。
一実施の形態である半導体装置を含む電子装置の構成例を示す拡大平面図である。 図１のＡ−Ａ線に沿った断面において、電子装置が有する構成部品の電気的な接続関係を示す説明図である。 図１に示すマザーボードの平面視における配線レイアウトの例を示す拡大平面図である。 図１に示すマザーボードの平面視における端子レイアウトの例を示す拡大平面図である。 図４に示す複数の端子の周辺を拡大して示す拡大断面図である。 図１に示す半導体装置が有する複数の半導体チップと電気的に接続される複数の伝送経路の構成の概要を示す説明図である。 図１に示す半導体装置のＢ−Ｂ線に沿った断面図である。 図１に示す半導体装置の下面側の構造を示す平面図である。 図１に示すロジックチップの表面側の平面図である。 図１に示すメモリチップの表面側の平面図である。 図４に示す配線基板において、電源線が形成された配線層の一部を示す拡大平面図である。 図８に示す配線基板の下面側の端子配列を示す図に、図４に示す電源線を重ねあわせて示す拡大平面図である。 図１に対する変形例を示す拡大平面図である。 図１３に示すマザーボードの平面視における端子レイアウトの例を示す拡大平面図である。 図１１に対する変形例の電子装置が有する配線基板において、電源線の延在方向とスルーホール配線との位置関係を示す拡大平面図である。 図７に示す配線基板が有する一つの配線層に設けられた導体プレーンのレイアウト例を示す平面図である。 図６に示す半導体装置が有するアナログ回路に電源電位を供給する経路の構成を模式的に示す拡大断面図である。 図１７に対する検討例を示す拡大断面図である。 図１〜図１８を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図１９に示す配線基板準備工程で準備する配線基板のチップ搭載面側を示す平面図である。 図２０に示す配線基板に複数の半導体チップを搭載した状態を示す平面図である。 図１に対する変形例である半導体装置が搭載された電子装置を示す平面図である。 図２２に示すマザーボードの平面視における配線レイアウトの例を示す拡大平面図である。 図２に対する変形例である電子装置の構成例を示す拡大断面図である。 図１９に示す製造工程の変形例を示す説明図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
（実施の形態）
本実施の形態では、複数の半導体チップが配線基板を介して電気的に接続された半導体装置、および上記半導体装置が搭載された電子装置、の一例として、カーナビゲーション装置の内部に搭載される半導体装置、および上記半導体装置を有するモジュール（電子装置）を取り上げて説明する。
本実施の形態で一例として取り上げるカーナビゲーション装置は、自動車に搭載される電子機器である。近年、カーナビゲーション装置に対して、一つの装置内に様々な機能（システム）を付与して、高機能化を図る取り組みがある。例えば、カーナビゲーション装置には、自動車の現在位置を表示したり、目的地までの経路案内を行ったりするカーナビゲーションシステムの他、音楽再生システムや動画再生システムなど、種々の機能（システム）を有するものがある。また、上記した様々なシステムのそれぞれの性能を向上させる観点からは、各システムが単位時間に処理するデータ量を増加させることが好ましい。
上記のような複数のシステムを備える電子装置は、マザーボード上に機能の異なる複数の半導体装置（例えば制御用の半導体装置と記憶用の半導体装置）を搭載して、複数の半導体装置間をマザーボードの配線で電気的に接続する方法が考えられる。しかし、単位時間に処理されるデータ量の増加、あるいは、データの転送速度の向上を考慮すると、マザーボードの配線を介して複数の半導体装置を接続する方式の場合、電気的特性を向上させることが難しい。
そこで、本願発明者は、一つの半導体装置に複数の半導体チップを搭載し、インタポーザである配線基板を介して複数の半導体チップの間を電気的に接続する構成を検討した。すなわち、以下で説明する半導体装置ＰＫＧ１（図１参照）は、複数の半導体チップを有するマルチチップモジュール（ＭＣＭ:Multi-Chip Module）である。また、半導体装置ＰＫＧ１は、一つの半導体パッケージ内にシステムが形成された、ＳｉＰ（System in Package）である。半導体装置ＰＫＧ１が備える配線基板ＩＰ１（図２参照）は、マザーボードである配線基板ＭＢ１と比較して、平面積が小さく、高い加工精度で配線を形成することができる。このため、複数の半導体チップ間を電気的に接続した場合、高い電気的特性を得ることができる。
しかし、半導体装置ＰＫＧ１のように、一つの半導体パッケージ内に複数のシステムを作りこみ、かつ、電気的な特性を向上させる場合、複数のシステムを駆動する電源を供給する経路、あるいは半導体装置ＰＫＧ１との間で信号電流を入力または出力する経路、を効率的に配置する必要があることが判った。
例えば、グラフィックや動画などを形成する回路を駆動するためには、５Ａ（アンペア）を超えるような大電流が必要になる場合がある。配線密度の増大に伴って、電源の供給経路の断面積が小さくなると、インピーダンスが大きくなるが、インピーダンスが大きい電源供給経路に大電流が流れると、電圧降下量が増大する。また、回路を動作させるための電源電位のマージンが小さい場合には、電圧降下により、回路が動作しなくなる懸念がある。このため、駆動用の電源電位を供給する経路には、配線幅を広くすることが好ましい。
また、複数種類の電源電流を供給する場合、複数種類の電源の供給経路間の相互の影響を低減することが好ましい。例えば、異なる電流をそれぞれ幅広の配線で供給する場合、配線同士が厚さ方向に互いに重なっている部分では、配線間での容量カップリングが発生する。この容量カップリングの程度によっては、電源の供給経路のノイズの原因になる。
また、駆動電圧の供給経路の抵抗値が大きいと、半導体装置ＰＫＧ１の温度が上昇して回路動作が不安定になる懸念がある。また、例えば、上記のような大電流が流れる電源経路と、１．６Ｇｂｐｓ（Giga bit per second）以上の高速信号伝送経路が混在する場合、高速信号伝送経路に対するノイズ対策を考慮する必要がある。特に、差動対を利用して信号を伝送する場合、あるいは、バス幅を大きくして単位時間当たりの信号伝送量を増加させる場合には、信号伝送経路の数が増加する。このため、マザーボードよりも平面積の小さいインタポーザの配線基板に、効率的に配線経路を形成する技術が必要になる。
以下、電子装置の構成、および電子装置が有する半導体装置の順で、本実施の形態の電子装置の構成例について説明する。
＜電子装置＞
まず、本実施の形態の電子装置の構成例について説明する。図１は、本実施の形態の電子装置の構成例を示す拡大平面図である。また、図２は、図１のＡ−Ａ線に沿った断面において、電子装置が有する構成部品の電気的な接続関係を示す説明図である。また、図３は、図１に示すマザーボードの平面視における配線レイアウトの例を示す拡大平面図である。また、図４は、図１に示すマザーボードの平面視における端子レイアウトの例を示す拡大平面図である。また、図５は、図４に示す複数の端子の周辺を拡大して示す拡大断面図である。
なお、図２は、断面図であるが、電子装置ＥＤＶ１の構成部品の電気的な接続関係の例を見やすくするため、ハッチングを省略し、複数の配線ＷＭを実線、二点鎖線、および点線のうちのいずれかで示している。また、図１に示すＡ−Ａ線に沿った断面において、電力供給装置ＲＧＬ１の近傍では、ロジックチップＬＣに電源電位を供給する電源線ＷＶＨ１および電源線ＷＶＨ２は厚さ方向に重なっていない。しかし、図２では、電源線ＷＶＨ１および電源線ＷＶＨ２のそれぞれが、ロジックチップＬＣと電力供給装置ＲＧＬ１とに電気的に接続されていることを明示的に示すため、電源線ＷＶＨ２のうち、電力供給装置ＲＧＬ１の近傍の一部分（電源線ＷＶＨ１と重ならない部分）を二点鎖線で示している。また、ロジックチップＬＣに接続される複数の配線ＷＭのうち、電気信号を伝送する信号線ＷＳＧには点線を付して示している。また、図１に示すＡ−Ａ線に沿った断面には、メモリチップＭＣが搭載されていない。しかし、図２では、ロジックチップＬＣとメモリチップＭＣとが電気的に接続されていることを明示的に示すため、メモリチップＭＣを一点鎖線で模式的に示している。
また、図３に示す電源線ＷＶＨ１、電源線ＷＶＨ２、電源線ＷＶＱ１、および電源線ＷＶＱ２は、多層配線基板である配線基板ＭＢ１の配線層に形成されている。しかし、図３では配線レイアウトの見易さのため、電源線ＷＶＨ１、電源線ＷＶＨ２、電源線ＷＶＱ１、および電源線ＷＶＱ２をそれぞれ実線で示している。また、電源線ＷＶＨ１と電源線ＷＶＨ２との重なりの程度を判り易くするため、電源線ＷＶＨ１に模様を付している。また、図３に示す配線基板ＭＢ１の上面ＭＢｔには、半導体装置ＰＫＧ１が搭載される位置に、図４に示す複数の端子ＣＮが露出している。しかし、図３では配線レイアウトの見易さのため、複数の端子ＣＮの大部分は図示を省略し、代表例として、信号線ＷＳＧに接続される複数の端子ＣＮＳＧのうちの一部を示している。また、配線基板ＭＢ１は、多数の信号線ＷＳＧを有しているが、見易さのため、多数の信号線ＷＳＧのうちの一部を点線で示している。また、上記の配線と、図１に示す半導体装置ＰＫＧ１の各構成部品との平面的な位置関係を示すため、配線基板ＩＰ１、ロジックチップＬＣ、メモリチップＭＣ、および電力供給装置ＲＧＬ１のそれぞれの輪郭を二点鎖線で示している。
また、図４では、電源線ＷＶＨ１、電源線ＷＶＨ２、電源線ＷＶＱ１、および電源線ＷＶＱ２は、点線で図示している。また、図４は平面図であるが、複数の端子ＣＮを、流れる電流の種類に応じて異なる模様を付して示し、各模様の表す意味は、凡例の隣に符号を付して示している。
図１に示す電子装置（電子機器）ＥＤＶ１は、配線基板（マザーボード、実装基板）ＭＢ１と、配線基板ＭＢ１に搭載される半導体装置ＰＫＧ１と、配線基板ＭＢ１に搭載される電力供給装置（レギュレータ）ＲＧＬ１と、を有する。また、配線基板ＭＢ１には、半導体装置ＰＫＧ１、電力供給装置ＲＧＬ１に加えて、コンデンサＣＣ１（図２参照）などの複数の電子部品が搭載されている。
配線基板ＭＢ１に搭載される電力供給装置ＲＧＬ１は、電子装置ＥＤＶ１が備える複数の電子部品のそれぞれに電力を供給する電源用部品である。電力供給装置ＲＧＬ１は、例えば、電力変換回路を有し、電子装置ＥＤＶ１の外部に設けられた図示しない外部電源から入力された電力を、電子装置ＥＤＶ１が備える各種回路の動作電圧、動作電流に対応した電圧値、電流値に変換する。電力供給装置ＲＧＬ１で変換された電力は、配線基板ＭＢ１が有する配線ＷＭを介して、電子装置ＥＤＶ１が備える複数の回路（図示しない電子部品が備える回路）のそれぞれに供給される。
また、電子装置ＥＤＶ１が有する配線基板ＭＢ１は、半導体装置ＰＫＧ１の搭載面である上面（面、半導体装置搭載面）ＭＢｔ、および上面ＭＢｔの反対側の下面（面、裏面）ＭＢｂ（図２参照）を有する。配線基板ＭＢ１は、半導体装置ＰＫＧ１を含む、複数の電子部品を搭載して電気的に接続し、モジュールを構成する基板であり、複数の電子部品を支持する強度が要求される。このため、配線基板ＭＢ１の厚さは半導体装置ＰＫＧ１の配線基板ＩＰ１の厚さよりも大きい（厚い）。
例えば、図２に示す例では、配線基板ＭＢ１の厚さは、１．４ｍｍである。一方、配線基板ＩＰ１の厚さは、配線基板ＭＢ１の厚さよりも薄く、１．２ｍｍである。なお、各基板の厚さは上記した値に限らず、配線基板ＭＢ１の厚さは例えば１．０ｍｍ〜２．０ｍｍ程度、配線基板ＩＰ１の厚さは例えば０．２ｍｍ〜１．５ｍｍ程度のものを使用しても良い。また、配線基板ＭＢ１の厚さは、上面ＭＢｔおよび下面ＭＢｂのうち、一方の面から他方の面までの距離である。また、配線基板ＩＰ１の厚さは、上面ＩＰｔおよび下面ＩＰｂのうち、一方の面から他方の面までの距離である。
また、配線基板ＭＢ１は、例えばガラス布にエポキシ系の樹脂を含浸させた、プリプレグ材などの絶縁性材料から成る基材を有する。図２に示す例では、配線基板ＭＢ１は、プリプレグから成る複数の絶縁層と、銅箔などの導体膜からなる複数の配線層と、を交互に積層することで形成される、多層配線基板（積層基板）である。なお、配線基板ＩＰ１も、プリプレグから成る基材（コア材）を有していても良いが、配線基板ＭＢ１は、配線基板ＩＰ１が有する基材よりも相対的に厚い基材が必要である。上記のように、本実施の形態では、各配線基板ＭＢ１、ＩＰ１を構成する絶縁層としてプリプレグを用いているため、配線基板の強度を向上することができる。なお、配線基板の厚さが大きい、すなわち、各絶縁層の厚さが大きい場合には、プリプレグに限らず、エポキシ系の樹脂のみから成る絶縁性材料により絶縁層を構成しても良い。
また、図２に示すように、配線基板ＭＢ１は、複数の配線（実装基板配線、マザーボード配線）ＷＭを有する。配線基板ＭＢ１は、複数の配線層を有する多層配線基板であって、複数の配線層のそれぞれには配線ＷＭが形成されている。図２に示す例では、配線基板ＭＢ１は、上面ＭＢｔ側から下面ＭＢｂ側に向かって、厚さ方向（Ｚ方向）に沿って、配線層ＭＢＬ１、配線層ＭＢＬ２、配線層ＭＢＬ３、配線層ＭＢＬ４、配線層ＭＢＬ５、および配線層ＭＢＬ６から成る６層の配線層を有している。
また、複数の配線ＷＭには、半導体装置ＰＫＧ１が有する複数の半導体チップのうち、ロジックチップ（半導体チップ）ＬＣに電源電位を供給する電源線ＷＶＨ１および電源線ＷＶＨ２が含まれる。また、図２では図示を省略したが、複数の配線ＷＭには、メモリチップ（半導体チップ）ＭＣに電源電位を供給する電源線ＷＶＱ１（図３参照）および電源線ＷＶＱ２（図３参照）が含まれる。また、複数の配線ＷＭには、ロジックチップＬＣに対して電気信号を送信、または受信する信号線ＷＳＧが含まれる。なお、配線基板ＭＢ１には、多数の信号線ＷＳＧが形成されているが、図３では見易さのため、多数の信号線ＷＳＧのうちの２本を例示的に示している。
図２に示す例では、配線基板ＭＢ１が有する複数の配線層のうち、最も上面ＭＢｔ側に設けられた第１層目の配線層ＭＢＬ１には、電気信号を伝送する信号線ＷＳＧが主に設けられている。また、第１層の次に上面ＭＢｔに近い第２層目の配線層ＭＢＬ２には、基準電位（例えば接地電位）が供給される基準電位線ＷＶＳが主に設けられている。また、第２層の次に上面ＭＢｔに近い第３層目の配線層ＭＢＬ３には、電源電位が供給される電源線ＷＶＨ２が主に設けられている。また、第３層の次に上面ＭＢｔに近い第４層目の配線層ＭＢＬ４には、電源電位が供給される電源線ＷＶＨ１が主に設けられている。また、第４層の次に上面ＭＢｔに近い第５層目の配線層ＭＢＬ５には、基準電位が供給される基準電位線ＷＶＳが主に設けられている。また、第５層の次に上面ＭＢｔに近い第６層目の配線層ＭＢＬ６には、図示しない他の部品に電位や電気信号を供給する配線が主に設けられる。
なお、図３に示す電源線ＷＶＱ１およびＷＶＱ２は、図２に示す第３層目の配線層ＭＢＬ３または第４層目の配線層ＭＢＬ４に設けられている。また、配線層ＭＢＬ２の基準電位線ＷＶＳと配線層ＭＢＬ５の基準電位線ＷＶＳとは、配線基板ＭＢ１を厚さ方向に貫通するスルーホール配線ＷＴＨを介して電気的に接続されており、同電位が供給される。電源線ＷＶＨ１、電源線ＷＶＨ２、電源線ＷＶＱ１、および電源線ＷＶＱ２のレイアウトについては、後で詳細に説明する。
また、図４に示すように、配線基板ＭＢ１は、上面ＭＢｔ側に形成された複数の端子ＣＮを有する。複数の端子ＣＮは、半導体装置ＰＫＧ１と配線基板ＭＢ１とを電気的に接続するための実装端子である。複数の端子ＣＮには、半導体装置ＰＫＧ１が有する複数の半導体チップのうち、ロジックチップ（半導体チップ）ＬＣに電源電位を供給する端子ＣＮＶＨ１、端子ＣＮＶＨ２、およびメモリチップ（半導体チップ）ＭＣに電源電位を供給する端子ＣＮＶＱ１、端子ＣＮＶＱ２が含まれる。また、複数の端子ＣＮには、ロジックチップＬＣに対して、電気信号を送信、または受信する端子ＣＮＳＧが含まれる。また、複数の端子ＣＮには、ロジックチップＬＣおよびメモリチップＭＣに基準電位を供給する端子ＣＮＶＳが含まれる。なお、複数の端子ＣＮには、上記以外の目的で用いられる端子もあるが、図４では、上記以外の端子ＣＮについては、端子ＣＮＶＳと同様に、模様を付さずに示している。
また、複数の端子ＣＮは、配線基板ＭＢ１が有する複数の配線層のうち、最上層（第１層目）に形成された導体パターンである。詳しくは、図５に示すように配線基板ＭＢ１が有する複数の配線層のうちの最上層に形成された導体パターンは、配線基板ＭＢ１の上面ＭＢｔを覆うように形成された絶縁膜ＳＲ１により覆われる。また、絶縁膜ＳＲ１には複数の開口部ＳＲｋ１が形成され、複数の開口部ＳＲｋ１のそれぞれにおいて、最上層に形成された導体パターンの一部が露出する。
また、端子ＣＮを構成する導体パターンは、図５に示す端子ＣＮ１のように、他の端子ＣＮとは電気的に分離され、端子ＣＮ毎に独立して形成された、個別の導体パターンを含む。例えば、図４に示す信号線ＷＳＧと電気的に接続される信号用の端子ＣＮＳＧの場合、隣の端子ＣＮと電気的に分離させることで、単位面積当たりの数（詳しくは、信号伝送経路の数）を増加させることができる。また、図４に示す端子ＣＮＶＨ１、端子ＣＮＶＨ２、端子ＣＮＶＱ１、端子ＣＮＶＱ２、および端子ＣＮＶＳのそれぞれを独立して形成することもできる。
ただし、端子ＣＮを構成する導体パターンは、図５に示す端子ＣＮ２のように、隣り合う端子ＣＮが一体に形成され、端子ＣＮ１よりも面積が大きい導体パターンを含んでいても良い。このように面積が大きい導体パターンを端子ＣＮの一部として利用する場合、一つの導体パターン上に複数の開口部ＳＲｋ１が設けられる。例えば、電源電位や基準電位の供給経路を構成する導体パターンの面積を大きくすると、供給経路中の抵抗を低減できる。そして、電源電位や基準電位の供給経路の抵抗を低減する結果、回路動作を安定化させることができる。
また、図５に示すように、複数の端子ＣＮのうちの一部は、配線基板ＭＢ１を厚さ方向に貫通するスルーホール配線ＷＴＨに接続されている。このようにスルーホール配線ＷＴＨに接続する場合、端子ＣＮ１のように個別の端子ＣＮには、それぞれスルーホール配線ＷＴＨを接続する必要がある。一方、端子ＣＮ２のように複数の端子ＣＮが一体化している場合には、スルーホール配線ＷＴＨの数を低減することができるので、配線レイアウトの自由度が向上する。
また、端子ＣＮを構成する導体パターンは、図５に示す端子ＣＮ３のように、スルーホール配線ＷＴＨに接続されていない端子ＣＮを含んでいても良い。この場合、配線基板ＭＢ１が有する複数の配線層のうち、最上層の配線層を利用して配線を引き回すことになる。例えば、図３に示す複数の信号線ＷＳＧのうち、特に伝送経路を短くすることで電気的特性の向上が見込める信号線（例えばアナログ信号経路など）は、図５に示す端子ＣＮ３のようにスルーホール配線ＷＴＨに接続されていないことが好ましい。
＜半導体装置の概要＞
図１および図２に示すように、本実施の形態の電子装置ＥＤＶ１は、配線基板ＭＢ１の上面ＭＢｔ上に搭載される、半導体装置ＰＫＧ１を有する。以下、半導体装置ＰＫＧ１の詳細な構成について説明する。本セクションでは、まず、半導体装置ＰＫＧ１の回路構成例を説明した後、半導体装置ＰＫＧ１の構造について説明する。図６は、図１に示す半導体装置が有する複数の半導体チップと電気的に接続される複数の伝送経路の構成の概要を示す説明図である。
なお、図６では、ロジックチップＬＣが有する複数の回路のうちメモリチップＭＣを制御する制御回路ＣＴＬ、および例えば画像表示システムなどの演算処理を行う、演算処理回路ＰＲＣを代表例として図示している。また、図６では、メモリチップＭＣが有する複数の回路のうち、データ信号の入出力動作を行う、入出力回路ＣＡＣと、データ信号を記憶するメモリ回路ＲＡＭとを代表的に示している。
図１および図６に示すように、本実施の形態の半導体装置ＰＫＧ１は、配線基板ＩＰ１と、配線基板ＩＰ１の上面ＩＰｔに搭載される複数の半導体チップを有する。図１および図６に示す例では、複数の半導体チップは、記憶回路（メモリ回路）が形成された２個のメモリチップＭＣ（メモリチップＭ１、Ｍ２）と、２個のメモリチップＭＣのそれぞれの動作を制御する制御回路を備えたロジックチップＬＣと、で構成される。なお、複数の半導体チップの数は、上記には、限定されず、種々の変形例が適用できる。特に、メモリチップＭＣの数は、半導体装置ＰＫＧ１に設けられたシステムに応じて必要な記憶容量が異なる。記憶容量の値は、メモリチップＭＣの数に比例して大きくなるので、例えば、メモリチップＭＣの数は、２個以上、あるいは１個でも良い。また、上面ＩＰｔ上に複数のロジックチップＬＣを搭載しても良い。また、ロジックチップＬＣおよびメモリチップＭＣ以外の機能を備える半導体チップを搭載しても良い。
図６に示す複数のメモリチップＭＣのそれぞれは、ＤＲＡＭ（Dynamic Random Access Memory）と呼ばれる記憶回路（以下、メモリ回路ＲＡＭと記載する）と、メモリ回路ＲＡＭに対するデータ信号の入出力動作を行う、入出力回路ＣＡＣを備える。また、複数のメモリチップＭＣのそれぞれと電気的に接続されるロジックチップＬＣには、メモリチップＭＣのメモリ回路ＲＡＭの動作を制御する制御回路ＣＴＬ、およびデータ信号に対して演算処理を行う演算処理回路ＰＲＣを備える。
また、複数のメモリチップＭＣのそれぞれは、入出力回路ＣＡＣを駆動するための電源電位ＶＤＤＱ１を供給する電源電位供給経路ＶＤＱ１Ｐ（または、電源電位ＶＤＤＱ２を供給する電源電位供給経路ＶＤＱ２Ｐ）、および基準電位ＶＳＳを供給する基準電位供給経路ＶＳＳＰを有する。図６では、メモリチップＭ１用の電源電位ＶＤＤＱ１と、メモリチップＭ２用の電源電位ＶＤＤＱ２とを区別して図示しているが、電源電位ＶＤＤＱ１と、電源電位ＶＤＤＱ２とは同電位である。例えば、電源電位ＶＤＤＱ１および電源電位ＶＤＤＱ２は、それぞれ１．１Ｖ程度であり、それぞれ４Ａ程度の電流が流れる。また、基準電位ＶＳＳは、例えば、接地電位（ＧＮＤ電位）など、電源電位とは異なる値の電位である。
また、電源電位供給経路ＶＤＱ１Ｐ、ＶＤＱ２Ｐ、および基準電位供給経路ＶＳＳＰは、配線基板ＩＰ１が備える外部端子である端子（ランド）ＬＤに接続される。また、電源電位供給経路ＶＤＱ１Ｐ、ＶＤＱ２Ｐ、および基準電位供給経路ＶＳＳＰは、配線基板ＩＰ１において分岐して、ロジックチップＬＣの電極ＰＤＬに接続される。
また、複数のメモリチップＭＣのそれぞれは、電気信号を伝送する複数の信号伝送経路ＳＧＰ１（図２参照）を有する。複数の信号伝送経路ＳＧＰ１には、データ信号ＳＧＤＡＴ１を伝送するデータ信号伝送経路ＤＴＰ１、動作タイミングを同期するためのクロック信号ＳＧＣＬＫ１を伝送するクロック信号伝送経路ＣＫＰ１、および入出力動作を制御する制御信号ＳＧＣＴＬ１を伝送する制御信号伝送経路ＣＴＰ１が含まれる。データ信号伝送経路ＤＴＰ１、クロック信号伝送経路ＣＫＰ１、および制御信号伝送経路ＣＴＰ１のそれぞれは、ロジックチップＬＣの電極ＰＤＬと、メモリチップＭＣの電極ＰＤＭとを接続する。
なお、図６では、メモリチップＭＣに電源電位を供給する経路として、入出力回路ＣＡＣを駆動するための電源電位ＶＤＤＱ１を供給する電源電位供給経路ＶＤＱ１Ｐ、電源電位ＶＤＤＱ２供給する電源電位供給経路ＶＤＱ２Ｐ、および基準電位ＶＳＳを供給する基準電位供給経路ＶＳＳＰを示す。ただし、上記の他、図示しない電源制御回路やクロック発振回路などの主要回路（コア回路）を駆動するコア回路用の電源電位の供給経路、あるいは別の基準電位の供給経路が含まれていても良い。
また、図６では、データ信号伝送経路ＤＴＰ１、クロック信号伝送経路ＣＫＰ１、および制御信号伝送経路ＣＴＰ１が複数のメモリチップＭＣのそれぞれに一本ずつ接続された例を示している。しかし、メモリチップＭＣには、複数のデータ信号伝送経路ＤＴＰ１、複数のクロック信号伝送経路ＣＫＰ１、および複数の制御信号伝送経路ＣＴＰ１が接続されている。
例えば、メモリチップＭＣには、メモリ回路ＲＡＭが有するチャネルの数、および各チャネルのデータバスの幅に応じた数のデータ信号伝送経路が、接続される。例えば、メモリチップＭＣのそれぞれが、８ビットのバス幅のチャネルを４チャネル有している場合、６４ビット分のデータ信号伝送経路ＤＴＰ１が接続される。また、データ信号ＳＧＤＡＴ１の他、図示しないデータストローブ信号やデータマスク信号を考慮すると、データ信号伝送経路ＤＴＰ１の数はさらに増加する。
また、図６に示すクロック信号伝送経路ＣＫＰ１で伝送される信号電流には、タイミング信号であるクロック信号ＳＧＣＬＫ１の他、クロック信号ＳＧＣＬＫ１の有効化を制御するクロックイネーブル信号が含まれる。
また、図６に示す制御信号ＳＧＣＴＬ１には、チップセレクト信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号などのコマンド系信号や、アドレス信号、バンクアドレス信号などのアドレス指定系信号が含まれる。したがって、複数のメモリチップＭＣのそれぞれには、制御信号ＳＧＣＴＬ１の種類数に応じた数の制御信号伝送経路ＣＴＰ１が接続される。
また、ロジックチップＬＣは、演算処理回路ＰＲＣを駆動するための電源電位ＶＤＤＨ１を供給する電源電位供給経路ＶＤＨ１Ｐと、制御回路ＣＴＬを駆動するための電源電位ＶＤＤＨ２を供給する電源電位供給経路ＶＤＨ２Ｐと、基準電位ＶＳＳを供給する基準電位供給経路ＶＳＳＰと、を有する。演算処理回路ＰＲＣと制御回路ＣＴＬとを同じ駆動電圧で駆動させる場合には、電源電位ＶＤＤＨ１と電源電位ＶＤＤＨ２を共用できるが、異なる駆動電圧で動作させる場合には、駆動電圧の値に応じた電源電位供給経路が必要になる。なお、基準電位ＶＳＳは、演算処理回路ＰＲＣおよび制御回路ＣＴＬのそれぞれに同じ電位（例えば接地電位）が供給される。
本実施の形態のように、一つの半導体装置ＰＫＧ１の内部に複数のシステムを構築する場合、システムの種類に応じて消費する電力量が異なる。例えば、グラフィックや動画などを形成するための演算処理を行う、演算処理回路ＰＲＣを駆動するためには、相対的に多くの電力が消費される。
例えば、図６に示す例では、０．８５Ｖ（ボルト）の電源電位ＶＤＤＨ１を供給する演算処理回路ＰＲＣ用の電源電位供給経路ＶＤＨ１Ｐには、最大で１２Ａ程度の電流が流れる。一方、入出力動作を制御する制御回路ＣＴＬの消費電力量は、演算処理回路ＰＲＣの消費電力量よりも小さく、制御回路ＣＴＬ用の電源電位供給経路ＶＤＨ２Ｐを流れる電流値は、相対的に小さい。ただし、半導体装置ＰＫＧ１の高機能化に伴って、同時に多数の制御回路ＣＴＬを動作させる場合もある。このため、電源電位供給経路ＶＤＨ２Ｐを流れる電流値も、最大値で評価すると大きい。例えば、図６に示す例では、０．８０Ｖ（ボルト）の電源電位ＶＤＤＨ２を供給する制御回路ＣＴＬ用の電源電位供給経路ＶＤＨ２Ｐには、最大で１０Ａ程度の電流が流れる。
上記のように、本実施の形態では、演算処理回路ＰＲＣ用の電源電位供給経路ＶＤＨ１Ｐを流れる電流値は、制御回路ＣＴＬ用の電源電位供給経路ＶＤＨ２Ｐを流れる電流値よりも大きい。本実施の形態に対する変形例では、演算処理回路ＰＲＣの駆動用に供給される電源電位ＶＤＤＨ１と、制御回路ＣＴＬの駆動用に供給される電源電位ＶＤＤＨ２とが同じ場合もある。しかし、電源電位ＶＤＤＨ１と電源電位ＶＤＤＨ２が同じ場合でも、電源電位供給経路ＶＤＨ１Ｐを流れる電流値は、電源電位供給経路ＶＤＨ２Ｐを流れる電流値よりも大きい。
なお、上記した電流の値は、負荷側の回路、すなわち、電力を消費する回路の動作に応じて変化する。したがって、設計上では、負荷側の回路の電力消費が最も大きくなった場合を想定して、電流の最大値を評価する。
また、電源電位供給経路ＶＤＨ１Ｐおよび電源電位供給経路ＶＤＨ２Ｐのように大電流を流す導電経路では、電源電位ＶＤＤＨ１および電源電位ＶＤＤＨ２の値は、小さい方が消費電力を低減できる。また、消費電力を低減すれば、導電経路での発熱が抑制されるため動作を安定化させることができる。このため、本実施の形態では、電源電位ＶＤＤＨ１および電源電位ＶＤＤＨ２の値は、電源電位ＶＤＤＱ１および電源電位ＶＤＤＱ２の値よりも小さい。
また、電源電位供給経路ＶＤＨ１Ｐ、電源電位供給経路ＶＤＨ２Ｐ、および基準電位供給経路ＶＳＳＰのそれぞれは、配線基板ＩＰ１が備える外部端子である端子ＬＤに接続される。
また、ロジックチップＬＣは、電気信号を伝送する複数の信号伝送経路ＳＧＰ１（図２参照）を有する。複数の信号伝送経路ＳＧＰ１には、メモリチップＭＣとの間で、データ信号ＳＧＤＡＴ１を伝送するデータ信号伝送経路ＤＴＰ１、動作タイミングを同期するためのクロック信号ＳＧＣＬＫ１を伝送するクロック信号伝送経路ＣＫＰ１、および入出力動作を制御する制御信号ＳＧＣＴＬ１を伝送する制御信号伝送経路ＣＴＰ１が含まれる。また、複数の信号伝送経路には、半導体装置ＰＫＧ１の外部機器との間で、データ信号ＳＧＤＡＴ２を伝送するデータ信号伝送経路ＤＴＰ２、動作タイミングを同期するためのクロック信号ＳＧＣＬＫ２を伝送するクロック信号伝送経路ＣＫＰ２、および入出力動作を制御する制御信号ＳＧＣＴＬ２を伝送する制御信号伝送経路ＣＴＰ２が含まれる。また、本実施の形態では、上記した複数の信号伝送経路ＳＧＰ２には、ロジックチップＬＣにアナログ信号ＳＧＡＮＬを入力するアナログ信号伝送経路ＡＮＬＰが含まれる。
なお、ロジックチップＬＣが有する複数の電極ＰＤＬのうち、信号伝送経路である電極ＰＤＬは、メモリチップＭＣとの間でクロック信号ＳＧＣＬＫ１、制御信号ＳＧＣＴＬ１、およびデータ信号ＳＧＤＡＴ１を伝送する、内部インタフェース電極（インタフェース端子）ＩＩＦを有する。また、信号伝送経路である電極ＰＤＬは、半導体装置ＰＫＧ１の外部機器との間で、クロック信号ＳＧＣＬＫ２、制御信号ＳＧＣＴＬ２、およびデータ信号ＳＧＤＡＴ２を伝送する、外部インタフェース電極（インタフェース端子）ＯＩＦを有する。
また、配線基板ＩＰ１の端子ＬＤとロジックチップＬＣとの間で伝送されるデータ信号ＳＧＤＡＴ２と、ロジックチップＬＣとメモリチップＭＣとの間で伝送されるデータ信号ＳＧＤＡＴ１とは、異なるデータ信号であっても良い。ロジックチップＬＣの演算処理回路ＰＲＣで演算処理を行うことにより、処理の前後で、入力信号と出力信号が異なる場合がある。
また、配線基板ＩＰ１の端子ＬＤとロジックチップＬＣとの間で伝送される制御信号ＳＧＣＴＬ２には、制御回路ＣＴＬや演算処理回路ＰＲＣを制御する信号などが含まれる。したがって、配線基板ＩＰ１の端子ＬＤとロジックチップＬＣとの間で伝送される制御信号ＳＧＣＴＬ２と、ロジックチップＬＣとメモリチップＭＣとの間で伝送される制御信号ＳＧＣＴＬ１とは、互いに異なっている。
また、配線基板ＩＰ１の端子ＬＤとロジックチップＬＣとの間で伝送されるクロック信号ＳＧＣＬＫ２には、制御回路ＣＴＬ回路に対するタイミング信号の他、演算処理回路ＰＲＣに対するタイミング信号が含まれていても良い。したがって、配線基板ＩＰ１の端子ＬＤとロジックチップＬＣとの間で伝送されるクロック信号ＳＧＣＬＫ２と、ロジックチップＬＣとメモリチップＭＣとの間で伝送されるクロック信号ＳＧＣＬＫ１とは、互いに異なっていても良い。
上記のように、メモリ回路ＲＡＭへのデータ信号ＳＧＤＡＴ１の入力、およびメモリ回路ＲＡＭからのデータ信号ＳＧＤＡＴ１の出力は、ロジックチップＬＣを介して実施される。したがって、メモリチップＭＣに接続される信号伝送経路（図２参照）の大部分がロジックチップＬＣを介して配線基板ＩＰ１の端子ＬＤと電気的に接続され、ロジックチップＬＣを介さずに、配線基板ＩＰ１の端子ＬＤと電気的に接続される信号伝送経路は殆どない。
言い換えれば、ロジックチップＬＣの信号伝送経路を構成する電極ＰＤＬには、複数の外部インタフェース電極ＯＩＦと複数の内部インタフェース電極ＩＩＦとが含まれる。一方、メモリチップＭＣの信号伝送経路を構成する電極ＰＤＭは、殆どが、ロジックチップＬＣとの間で信号を伝送する内部インタフェース電極ＩＩＦであり、外部インタフェース電極ＯＩＦは無いまたは少ない。
図６に示す例では、メモリチップＭＣに接続される全ての信号伝送経路がロジックチップＬＣと電気的に接続されている。言い換えれば、図６に示す例では、メモリチップＭＣの外部インタフェース電極ＯＩＦは存在しない。しかし、図６に対する変形例としては、図６に示す信号伝送経路以外の信号伝送経路が、ロジックチップＬＣを介さずに、配線基板ＩＰ１の端子ＬＤと電気的に接続されていても良い。
図示は省略するが、例えば、半導体装置ＰＫＧ１の組立後にメモリチップＭＣに対して個別に試験を行うためのテスト用の信号伝送経路などは、ロジックチップＬＣを介さずに、配線基板ＩＰ１の端子ＬＤと電気的に接続されていても良い。言い換えれば、図６に対する変形例では、配線基板ＩＰ１が有する複数の端子ＬＤに、ロジックチップＬＣを介さずにメモリチップＭＣと電気的に接続される信号端子と、ロジックチップＬＣを介してメモリチップＭＣと電気的に接続される複数の信号端子と、が含まれる場合がある。
上記の場合、メモリ回路ＲＡＭは、制御回路ＣＴＬを介して入出力動作が制御されるので、ロジックチップＬＣを介さずに、配線基板ＩＰ１の端子ＬＤと電気的に接続される信号伝送経路があった場合でも、その数は少ない。つまり、ロジックチップＬＣを介してメモリチップＭＣと電気的に接続される信号端子の数は、ロジックチップＬＣを介さずにメモリチップＭＣと電気的に接続される信号端子の数よりも多い。
なお、上記した、「ロジックチップＬＣを介さずにメモリチップＭＣと電気的に接続される信号端子の数」とは、図６に示す例のように、ロジックチップＬＣを介さずにメモリチップＭＣと電気的に接続される信号端子の数が０個である場合も含む。
＜半導体装置の構造＞
次に、半導体装置ＰＫＧ１の構造について説明する。図７は、図１に示す半導体装置のＢ−Ｂ線に沿った断面図である。また、図８は、図１に示す半導体装置の下面側の構造を示す平面図である。また、図９は、図１に示すロジックチップの表面側の平面図である。また、図１０は、図１に示すメモリチップの表面側の平面図である。
なお、図７は断面図であるが、図の見易さのため、絶縁層ＩＬ、ＳＲ２、ＳＲ３およびアンダフィル樹脂ＵＦに対するハッチングを省略している。
図７に示すように、配線基板ＩＰ１は、ロジックチップＬＣおよびメモリチップＭＣが搭載された上面（面、主面、チップ搭載面）ＩＰｔ、上面ＩＰｔとは反対側の下面（面、主面、実装面）ＩＰｂ、および上面ＩＰｔと下面ＩＰｂの間に配置された複数の側面ＩＰｓを有し、図１に示すように平面視において四角形の外形形状を成す。図１に示す例では、配線基板ＩＰ１の平面サイズ（平面視における寸法、上面ＩＰｔおよび下面ＩＰｂの寸法、外形サイズ）は、例えば一辺の長さが３０ｍｍ〜１００ｍｍ程度の四角形を成す。
図１に示すように、平面視において、配線基板ＩＰ１の周縁部は、基板辺Ｓｉｐ１、基板辺Ｓｉｐ１の反対側に位置する基板辺Ｓｉｐ２、基板辺Ｓｉｐ１および基板辺Ｓｉｐ２と交差する基板辺Ｓｉｐ３、および基板辺Ｓｉｐ３の反対側に位置する基板辺Ｓｉｐ４を有する。図１に示す例では、基板辺Ｓｉｐ１および基板辺Ｓｉｐ２は、それぞれＹ方向に沿って延びる。また、基板辺Ｓｉｐ３および基板辺Ｓｉｐ４は、それぞれＹ方向と直交するＸ方向に沿って延びる。また、図１に示す例では、配線基板ＩＰ１の四辺のうちの基板辺Ｓｉｐ３の一部と電源供給装置ＲＧＬ１とが互いに対向するように、半導体装置ＰＫＧ１は配線基板ＭＢ１上に搭載されている。
配線基板ＩＰ１は、上面ＩＰｔ側に搭載されたロジックチップＬＣを含む複数の半導体チップと、図１に示すマザーボード（実装基板）である配線基板ＭＢ１と、を電気的に接続するためのインタポーザ（中継基板）である。また、配線基板ＩＰ１は、上面ＩＰｔ側に搭載されたロジックチップＬＣと、複数のメモリチップＭＣと、を電気的に接続するためのインタポーザである。
また、図７に示すように、配線基板ＩＰ１は、チップ搭載面である上面ＩＰｔ側と実装面である下面ＩＰｂ側を電気的に接続する複数の配線層（図７に示す例では１０層）ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０を有する。各配線層は、電気信号や電力を供給する経路である配線などの導体パターンが形成され、絶縁層ＩＬにより覆われる。
また、複数の配線層のうち、最も上面ＩＰｔ側に配置される配線層ＷＬ１の大部分は、ソルダレジスト膜である絶縁膜ＳＲ３に覆われる。また、複数の配線層のうち、最も下面ＩＰｂ側に配置される配線層ＷＬ１０の大部分は、ソルダレジスト膜である絶縁膜ＳＲ２に覆われる。
また、配線基板ＩＰ１は、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなるコア層（コア材、コア絶縁層）ＣＲの上面および下面に、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。図７に示す例では、コア層ＣＲは３層の絶縁層ＩＬが積層された構造になっており、配線層ＷＬ４と配線層ＷＬ７との間の絶縁層がコア層ＣＲになっている。また、コア層ＣＲの最上面側の配線層ＷＬ４と最下面側の配線層ＷＬ７とは、コア層ＣＲの上面と下面のうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線ＴＷを介して電気的に接続されている。
図７に示すように、配線基板ＩＰ１の上面ＩＰｔには、ロジックチップＬＣまたはメモリチップＭＣと電気的に接続される複数のボンディングパッド（ボンディングリード、半導体チップ接続用端子）ＴＣＳが形成されている。また、配線基板ＩＰ１の下面ＩＰｂには、半導体装置ＰＫＧ１の外部入出力端子である複数の端子（ランド、外部接続端子）ＬＤが形成されている。複数のボンディングパッドＴＣＳと複数の端子ＬＤは、配線基板ＩＰ１に形成された配線ＷＲ、ビアＶＡ、およびスルーホール配線ＴＷを介して、それぞれ電気的に接続されている。
なお、図７に示す例では、配線基板ＩＰ１はコア材であるコア層ＣＲの上面側および下面側にそれぞれ複数の配線層を積層した配線基板を示している。しかし、図７に対する変形例としては、プリプレグ材などの硬い材料からなるコア層ＣＲを有さず、絶縁層ＩＬと配線ＷＲなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いても良い。コアレス基板を用いた場合、スルーホール配線ＴＷは形成せず、各配線層は、ビアＶＡを介して電気的に接続される。また、図７では、１０層の配線層を有する配線基板ＩＰ１を例示的に示しているが、変形例としては、例えば、１１層以上、あるいは９層以下の配線層を有する配線基板を用いても良い。
また、図７に示す複数の端子ＬＤは、配線基板ＩＰ１が有する複数の配線層のうち、最下層（図７に示す例では第１０層目の配線層ＷＬ１０）に形成された導体パターンである。詳しくは、図５に示すように、最下層に形成された導体パターンは、配線基板ＩＰ１の下面ＩＰｂを覆うように形成された絶縁膜ＳＲ２により覆われる。また、絶縁膜ＳＲ２には複数の開口部ＳＲｋ２が形成され、複数の開口部ＳＲｋ２のそれぞれにおいて、最下層の配線層ＷＬ１０に形成された導体パターンの一部が露出する。
また、図７に示す端子ＬＤを構成する複数の導体パターンは、図５に示す端子ＬＤ１のように、他の端子ＬＤとは電気的に分離され、端子ＬＤ毎に独立して形成された、個別の導体パターンを含む。ただし、図５に示す端子ＬＤ２のように、隣り合う端子ＬＤが一体に形成され他の端子ＬＤ１よりも面積が大きい導体パターンを含んでいても良い。このように面積が大きい導体パターンを端子ＬＤの一部として利用する場合、一つの導体パターン上に複数の開口部ＳＲｋ２が設けられる。例えば、電源電位や基準電位の供給経路を構成する導体パターンの面積を大きくすると、供給経路中の抵抗を低減できる。そして、電源電位や基準電位の供給経路の抵抗を低減する結果、回路動作を安定化させることができる。
また、図７に示す例では、複数の端子ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢｐが接続されている。半田ボールＳＢｐは、半導体装置ＰＫＧ１を図１に示す配線基板ＭＢ１に実装する際に、配線基板ＭＢ１側の複数の端子ＣＮ（図４参照）と複数の端子ＬＤを電気的に接続する、導電性部材である。半田ボールＳＢｐは、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
また、図８に示すように複数の端子ＬＤは、配線基板ＩＰ１の下面ＩＰｂの外周に沿って複数列で（規則的に）配列されている。また、複数の端子ＬＤに接合される複数の半田ボールＳＢｐ（図７参照）も配線基板ＩＰ１の下面ＩＰｂの外周に沿って複数列で（規則的に）配列されている。言い換えれば、配線基板ＩＰ１の下面ＩＰｂ側に設けられた複数の端子ＬＤ、および複数の端子ＬＤに接続された複数の半田ボールＳＢｂは、マトリクス状に配列されている。このように、配線基板ＩＰ１の実装面側に、複数の外部端子（半田ボールＳＢｐ、端子ＬＤ）が複数列で配列されている半導体装置は、エリアアレイ型の半導体装置と呼ばれる。エリアアレイ型の半導体装置は、配線基板ＩＰ１の実装面（下面ＩＰｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、図１に示すように、半導体装置ＰＫＧ１は、配線基板ＩＰ１上に搭載されるロジックチップＬＣおよび複数のメモリチップＭＣを有している。ロジックチップＬＣおよび複数のメモリチップＭＣは、配線基板ＩＰ１上に並べて搭載されている。言い換えれば、ロジックチップＬＣおよび複数のメモリチップＭＣは、積層されず、平面視において、互いに重なる部分がない。
また、ロジックチップＬＣは、平面視において配線基板ＩＰ１よりも平面積が小さい四角形の外形形状を成す。詳しくは、平面視において、ロジックチップＬＣの周縁部は、チップ辺Ｓｃｐ１、チップ辺Ｓｃｐ１の反対側に位置するチップ辺Ｓｃｐ２、チップ辺Ｓｃｐ１およびチップ辺Ｓｃｐ２と交差するチップ辺Ｓｃｐ３、およびチップ辺Ｓｃｐ３の反対側に位置するチップ辺Ｓｃｐ４を有する。図１に示す例では、ロジックチップＬＣは、チップ辺Ｓｃｐ１と基板辺Ｓｉｐ１とが、並んで延びるように配線基板ＩＰ１上に搭載される。詳しくは、ロジックチップＬＣは、チップ辺Ｓｃｐ１と基板辺Ｓｉｐ１、チップ辺Ｓｃｐ２と基板辺Ｓｉｐ２、チップ辺Ｓｃｐ３と基板辺Ｓｉｐ３、およびチップ辺Ｓｃｐ４と基板辺Ｓｉｐ４、がそれぞれ互いに並ぶように、配線基板ＩＰ１上に搭載される。
また、複数のメモリチップＭＣのそれぞれは、平面視において配線基板ＩＰ１よりも平面積が小さい四角形の外形形状を成す。図１に示す例では、複数のメモリチップＭＣのそれぞれは長方形を成す。詳しくは、図１に示すように、平面視において、メモリチップＭＣの周縁部は、チップ辺Ｓｍｃ１、チップ辺Ｓｍｃ１の反対側に位置するチップ辺Ｓｍｃ２、チップ辺Ｓｍｃ１およびチップ辺Ｓｍｃ２と交差するチップ辺Ｓｍｃ３、およびチップ辺Ｓｍｃ３の反対側に位置するチップ辺Ｓｍｃ４を有する。また、図１に示す例では、チップ辺Ｓｍｃ１とチップ辺Ｓｍｃ２とが、それぞれ長辺であり、チップ辺Ｓｍｃ３とチップ辺Ｓｍｃ４とが、それぞれ短辺である。
また、図１に示す例では、複数のメモリチップＭＣのそれぞれの面積は、ロジックチップＬＣの面積よりも大きい。メモリチップＭＣの記憶容量は、メモリ回路ＲＡＭ（図６参照）の形成領域の面積に比例して大きくなる。このため、複数のメモリチップＭＣのそれぞれの面積は、ロジックチップＬＣの面積よりも大きくすることで、メモリチップＭＣの記憶容量を増大させることができる。
また、本実施の形態では、複数のメモリチップＭＣのうち、メモリチップＭ１は、ロジックチップＬＣのチップ辺Ｓｃｐ２と配線基板ＩＰ１の基板辺Ｓｉｐ２との間に搭載されている。また、複数のメモリチップＭＣのうち、メモリチップＭ２は、ロジックチップＬＣのチップ辺Ｓｃｐ３と配線基板ＩＰ１の基板辺Ｓｉｐ３との間に搭載されている。このように、ロジックチップＬＣが有する四辺のうち、チップ辺Ｓｃｐ２およびチップ辺Ｓｃｐ３のそれぞれと対向するようにメモリチップＭ１およびメモリチップＭ２を搭載することで、メモリチップＭＣとロジックチップＬＣとを電気的に接続する配線の配置スペースを広く確保することができる。
また、図７に示すように、ロジックチップＬＣは、表面（主面、上面）ＬＣｔ、表面ＬＣｔとは反対側の裏面（主面、下面）ＬＣｂ、および、表面ＬＣｔと裏面ＬＣｂとの間に位置する側面ＬＣｓを有する。
ロジックチップＬＣの表面ＬＣｔ側には、複数の電極（チップ端子、ボンディングパッド）ＰＤＬが形成されている。複数の電極ＰＤＬは、ロジックチップＬＣの表面ＬＣｔにおいてロジックチップＬＣの表面ＬＣｔを保護する保護膜から露出している。本実施の形態では、図９に示すように、複数の電極ＰＤＬは、ロジックチップＬＣの表面ＬＣｔに、表面ＬＣｔの外周に沿って複数列で（アレイ状に）に配列されている。ロジックチップＬＣの電極である複数の電極ＰＤＬを複数列でアレイ状に配列することで、ロジックチップＬＣの表面ＬＣｔを電極の配置スペースとして有効活用することができるので、ロジックチップＬＣの電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。ただし、図示は省略するが、本実施の形態に対する変形例としては、複数の電極ＰＤＬが表面ＬＣｔの周縁部に形成されるタイプの半導体チップに適用することもできる。
また、図７に示す例では、ロジックチップＬＣは、表面ＬＣｔが配線基板ＩＰ１の上面ＩＰｔと対向配置された状態で、配線基板ＩＰ１上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
また、図示は省略するが、ロジックチップＬＣの主面（詳しくは、ロジックチップＬＣの基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極ＰＤＬは、ロジックチップＬＣの内部（詳しくは、表面ＬＣｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
ロジックチップＬＣ（詳しくは、ロジックチップＬＣの基材）は、例えばシリコン（Ｓｉ）から成る。また、表面ＬＣｔには、ロジックチップＬＣの基材および配線を覆う絶縁膜が形成されており、複数の電極ＰＤＬのそれぞれの一部は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数の電極ＰＤＬは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）から成る。なお、電極ＰＤＬを構成する材料は、アルミニウム（Ａｌ）に限らず、銅（Ｃｕ）であっても良い。
また、図７に示すように、複数の電極ＰＤＬにはそれぞれ突起電極ＳＢｃが接続され、ロジックチップＬＣの複数の電極ＰＤＬと、配線基板ＩＰ１の複数のボンディングパッドＴＣＳとは、複数の突起電極ＳＢｃを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）ＳＢｃは、ロジックチップＬＣの表面ＬＣｔ上に突出するように形成された金属部材（導電性部材）である。突起電極ＳＢｃは、本実施の形態では、電極ＰＤＬ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、電極ＰＤＬとの接続面側からチタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）が積層された積層膜（ニッケル膜上にさらに金（Ａｕ）膜を形成する場合もある）を例示することができる。
また、半田バンプを構成する半田材としては、上記した半田ボールＳＢｐと同様に、鉛入りの半田材や鉛フリー半田を用いることができる。ロジックチップＬＣを配線基板ＩＰ１に搭載する際には、複数の電極ＰＤＬおよび複数のボンディングパッドＴＣＳの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極ＳＢｃが形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）を突起電極ＳＢｃとして用いても良い。
また、図７に示すように、メモリチップＭＣのそれぞれは、表面（主面、上面）ＭＣｔ、表面ＭＣｔとは反対側の裏面（主面、下面）ＭＣｂ、および、表面ＭＣｔと裏面ＭＣｂとの間に位置する側面ＭＣｓを有する。
メモリチップＭＣの表面ＭＣｔ側には、複数の電極（チップ端子、ボンディングパッド）ＰＤＭが形成されている。複数の電極ＰＤＭは、メモリチップＭＣの表面ＭＣｔにおいてメモリチップＭＣの表面ＭＣｔを保護する保護膜から露出している。本実施の形態では、図１０に示すように、複数の電極ＰＤＭは、メモリチップＭＣの表面ＭＣｔに、表面ＭＣｔの外周に沿って複数列で（アレイ状に）に配列されている。
図１０に示す例では、メモリチップＭＣはチャネルＣｈＡ０、ＣｈＡ１、ＣｈＢ０、ＣｈＢ１の四つのチャネル領域に分割され、各チャネル領域に、それぞれ複数の電極ＰＤＭが行列状に配列されている。メモリチップＭＣの各チャネル領域は、それぞれメモリ回路ＲＡＭ（図６参照）が形成された領域を有し、各チャネル領域のメモリ回路ＲＡＭのそれぞれが、電極ＰＤＭを介して図７に示すロジックチップＬＣと電気的に接続される。
このように、一つのメモリチップＭＣを複数のチャネル領域に分割することで、チャネル内の遅延時間が合わせこみ易くなり、高速での信号伝送の動作が安定する。
また、メモリチップＭＣの電極である複数の電極ＰＤＭを複数列で配列することで、メモリチップＭＣの表面ＭＣｔを電極の配置スペースとして有効活用することができるので、メモリチップＭＣの電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。
また、図７に示す例では、メモリチップＭＣは、表面ＭＣｔが配線基板ＩＰ１の上面ＩＰｔと対向配置された状態で、配線基板ＩＰ１上に搭載されている。すなわち、ロジックチップＬＣと同様に、フェイスダウン実装方式で配線基板ＩＰ１に搭載されている。
また、メモリチップＭＣの主面（詳しくは、メモリチップＭＣの基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極ＰＤＭは、メモリチップＭＣの内部（詳しくは、表面ＭＣｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
メモリチップＭＣ（詳しくは、メモリチップＭＣの基材）は、例えばシリコン（Ｓｉ）から成る。また、表面ＭＣｔには、メモリチップＭＣの基材および配線を覆う絶縁膜が形成されており、複数の電極ＰＤＭのそれぞれの一部は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数の電極ＰＤＭは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）から成る。
また、図７に示すように、複数の電極ＰＤＭにはそれぞれ突起電極ＳＢｃが接続され、メモリチップＭＣの複数の電極ＰＤＭと、配線基板ＩＰ１の複数のボンディングパッドＴＣＳとは、複数の突起電極ＳＢｃを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）ＳＢｃ、および突起電極ＳＢｃと電極ＰＤＭとの間に配置される下地金属膜は、上記した通りなので重複する説明は省略する。
また、ロジックチップＬＣと配線基板ＩＰ１の間、およびメモリチップＭＣと配線基板ＩＰ１の間には、アンダフィル樹脂（絶縁性樹脂）ＵＦがそれぞれ配置される。アンダフィル樹脂ＵＦは、ロジックチップＬＣの表面ＬＣｔと配線基板ＩＰ１の上面ＩＰｔの間の空間、およびメモリチップＭＣの表面ＭＣｔと配線基板ＩＰ１の上面ＩＰｔの間の空間を塞ぐように配置される。
また、アンダフィル樹脂ＵＦは、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップ（ロジックチップＬＣおよびメモリチップＭＣ）と配線基板ＩＰ１の電気的接続部分（複数の突起電極ＳＢｃの接合部）を封止するように配置される。このように、複数の突起電極ＳＢｃと複数のボンディングパッドＴＣＳとの接合部をアンダフィル樹脂ＵＦで覆うことで、半導体チップと配線基板ＩＰ１の電気的接続部分に生じる応力を緩和させることができる。また、ロジックチップＬＣの複数の電極ＰＤＬと複数の突起電極ＳＢｃとの接合部に生じる応力についても緩和させることができる。さらには、ロジックチップＬＣの半導体素子（回路素子）が形成された主面を保護することもできる。
＜電源電位供給経路のレイアウトの詳細＞
次に、上記した電子装置ＥＤＶ１（図１参照）が有する半導体装置ＰＫＧ１の電源電位供給経路と、信号伝送経路とのレイアウトについて詳細に説明する。まず、本実施の形態のように、一つの半導体パッケージ内に複数のシステムを作りこみ、かつ、電気的な特性を向上させるためには、複数のシステムの電力需要に応じて、安定的に電力を供給する必要がある。
例えば、５Ａ（アンペア）を超えるような大電流が流れる電源電位の供給経路は、電流の安定供給のために、信号線と比較して太い配線幅で形成することが好ましい。例えば、本実施の形態では、図３に示すように、電源線ＷＶＨ１の配線幅Ｗｈ１、電源線ＷＶＨ２の配線幅Ｗｈ２のそれぞれは、信号線ＷＳＧの配線幅Ｗｓｇよりも太い（大きい）。また、電源電位ＶＤＤＱ１および電源電位ＶＤＤＱ２には、上記したように４アンペア程度の電流が流れるが、電源線ＷＶＱ１の配線幅Ｗｑ１、電源線ＷＶＱ２の配線幅Ｗｑ２のそれぞれは、信号線ＷＳＧの配線幅Ｗｓｇよりも太い（大きい）。また、図３に示す例では、電源線ＷＶＨ１の配線幅Ｗｈ１は、配線幅Ｗｈ２、配線幅Ｗｑ１、および配線幅Ｗｑ２よりも太い（大きい）。また、電源線ＷＶＨ２の配線幅Ｗｈ２は、配線幅Ｗｑ１、および配線幅Ｗｑ２よりも太い（大きい）。
消費電力を低減する観点から、電源電位は低い方が好ましい。また、電力需要の急激な変化に対応し易くする観点からは、電源電位は低い方が好ましい。例えば、本実施の形態では、電源線ＷＶＨ１に供給される電源電位ＶＤＤＨ１（図６参照）および電源線ＷＶＨ２に供給される電源電位ＶＤＤＨ２（図６参照）は、電源線ＷＶＱ１に供給される電源電位ＶＤＤＱ１（図６参照）および電源線ＷＶＱ２に供給される電源電位ＶＤＤＱ２（図６参照）よりも低い。また、電源線ＷＶＨ１に供給される電源電位ＶＤＤＨ１は、電源電ＷＶＨ２に供給される電源電位ＶＤＤＨ２よりも低い。
しかし、電源電位の供給経路の配線幅を太くする場合、レイアウトの関係上、配線の一部が厚さ方向に重なる場合がある。特に、図６に示すようにロジックチップＬＣには、複数種類の電源電位が供給されるので、電源供給経路が交差することは回避困難である。例えば、図６に示す例では、電源電位ＶＤＤＨ１、電源電位ＶＤＤＨ２、電源電位ＶＤＤＱ１、および電源電位ＶＤＤＱ２の４種類がロジックチップＬＣに供給されている。また、図６は代表的な駆動電源を例示的に示したものであり、上記した電源電位以外にもさらに別の電源電位が供給される場合もある。
このように、複数種類の電源電位の供給経路が配線基板の厚さ方向において互いに重なって配置されている場合、一方の供給経路が他方の供給経路の電気的特性に対して影響を与える。例えば、互いに異なる電源電位を供給する供給経路同士が厚さ方向に重なっている場合、相対的に高い電位を供給する供給経路が相対的に低い電位を供給する供給経路に対して影響を与える。また例えば、厚さ方向に重なる二本の供給経路において、一方に流れる電流値が急激に変化すると、他方の供給経路のインピーダンスが変化する場合がある。
上記した供給経路間のノイズ影響は、厚さ方向に重なる二本の供給経路が電気的にカップリングされることで生じる。したがって、ノイズ影響を低減するためには、供給経路が厚さ方向に重なっている部分の面積を小さくすることが好ましい。
上記を踏まえて、図３に示す本実施の形態の電子装置ＥＤＶ１を見ると、電子装置ＥＤＶ１は以下の構成を有する。すなわち、ロジックチップＬＣが有する四辺のうちチップ辺Ｓｃｐ２およびチップ辺Ｓｃｐ３のそれぞれに沿ってメモリチップＭＣが搭載されている。メモリチップＭ１には電源線ＷＶＱ１が、メモリチップＭ２には電源線ＷＶＱ２がそれぞれ引き込まれているので、メモリチップＭ１、Ｍ２を跨ぐように電源線ＷＶＨ１、ＷＶＨ２を設けることは難しい。
また、ロジックチップＬＣが有する四辺のうちチップ辺Ｓｃｐ４に沿って複数の信号線ＷＳＧが設けられている。図４に示されるように、本実施の形態では、ロジックチップＬＣに対して、電気信号を送信、または受信する端子ＣＮＳＧは、チップ辺Ｓｃｐ４と基板辺Ｓｉｐ４との間の領域に集中的に設けられている。詳しくは、端子ＣＮＳＧは、チップ辺Ｓｃｐ４と基板辺Ｓｉｐ４との間の領域以外にも設けられているが、チップ辺Ｓｃｐ４と基板辺Ｓｉｐ４との間の領域では複数の端子ＣＮＳＧが最も高密度で配置されている。このため、チップ辺Ｓｃｐ４と基板辺Ｓｉｐ４との間の領域では複数の端子ＣＮＳＧに接続される信号線ＷＳＧが最も高密度で配置されている。
信号線ＷＳＧに対するノイズ影響を低減する観点から、大電流が流れる電源線ＷＶＨ１、ＷＶＨ２は、信号線ＷＳＧと重ならないことが好ましい。特に、本実施の形態では、チップ辺Ｓｃｐ４と基板辺Ｓｉｐ４との間に設けられる複数の信号線ＷＳＧには、アナログ信号ＳＧＡＮＬ（図６参照）を入力するアナログ信号伝送経路ＡＮＬＰ（図６参照）を構成する複数の信号線ＷＳＧが含まれる。アナログ信号の場合、デジタル信号と比較して、ノイズ影響が大きい。したがって、本実施の形態では、大電流が流れる電源線ＷＶＨ１および電源線ＷＶＨ２は、チップ辺Ｓｃｐ４と基板辺Ｓｉｐ４との間の領域には設けられていない。
上記の通り、ロジックチップＬＣが備える四辺のうち、チップ辺Ｓｃｐ２、チップ辺Ｓｃｐ３、およびチップ辺Ｓｃｐ４の外側には、メモリチップＭＣや多数の信号線ＷＳＧが設けられる。一方、ロジックチップＬＣが備える四辺のうち、チップ辺Ｓｃｐ１と基板辺Ｓｉｐ１の間には、複数のメモリチップＭＣは搭載されていない。そこで、本実施の形態では、ロジックチップＬＣのチップ辺Ｓｃｐ１側から電源線ＷＶＨ１および電源線ＷＶＨ２を引き込む。
詳しくは、図３に示すように、平面視において、電源線ＷＶＨ２は、配線基板ＩＰ１の基板辺Ｓｉｐ１およびロジックチップＬＣのチップ辺Ｓｃｐ１を跨ぐように配置されている。また、平面視において、電源線ＷＶＨ２は、電源線ＷＶＨ１と複数のメモリチップＭ２との間を通ってロジックチップと重なる領域に向かって延びるように配置されている。また、ロジックチップＬＣと重なる領域以外では、電源線ＷＶＨ１と電源線ＷＶＨ２とができる限り重ならないように設けられている。このため、電源線ＷＶＨ２のうち、電源線ＷＶＨ１と厚さ方向に重なる領域の面積は、電源線ＷＶＨ２のうち、電源線ＷＶＨ１と重ならない領域の面積よりも小さい。
このように、電源線ＷＶＨ１と電源線ＷＶＨ２とが重なる面積を小さくすることで、電源線ＷＶＨ１と電源線ＷＶＨ２との間でのノイズ影響を低減することができる。このため、電源線ＷＶＨ１および電源線ＷＶＨ２からロジックチップＬＣに対して安定的に電力を供給することが可能になる。また、ロジックチップＬＣが有する各種の回路に対して大きな電流を効率的に供給することができる。
また、図３に示すように平面視において、電源線ＷＶＱ１および電源線ＷＶＱ２のそれぞれは、配線基板ＩＰ１の基板辺Ｓｉｐ３を跨ぐように配置され、電源線ＷＶＱ１および電源線ＷＶＱ２のそれぞれは、ロジックチップＬＣと厚さ方向に重ならない。図６に示すように、電源電位ＶＤＤＱ１および電源電位ＶＤＤＱ２は入出力回路ＣＡＣを駆動するための電源電位である。このため、電源電位ＶＤＤＱ１および電源電位ＶＤＤＱ２は、メモリチップＭＣに加えてロジックチップＬＣにも供給される。このため、本実施の形態に対する変形例として、電源電位ＶＤＤＱ１への給電の安定性に着目すると、電源線ＷＶＱ１はメモリチップＭ１と重なる領域を通過してロジックチップＬＣと重なる領域まで引き込むことが好ましい。また、電源電位ＶＤＤＱ２への給電の安定性に着目すると、電源線ＷＶＱ２はメモリチップＭ２と重なる領域を通過してロジックチップＬＣと重なる領域まで引き込むことが好ましい。
しかし、電源線ＷＶＱ１および電源線ＷＶＱ２をロジックチップＬＣと重なる領域まで引き込むと、電源線ＷＶＱ１および電源線ＷＶＱ２の一部が電源線ＷＶＨ１または電源線ＷＶＨ２の一部と重なってしまう。そこで、本実施の形態のように、電源線ＷＶＱ１および電源線ＷＶＱ２のそれぞれが、ロジックチップＬＣと厚さ方向に重ならないように配置すると、仮に、電源線ＷＶＱ１および電源線ＷＶＱ２の一部が電源線ＷＶＨ１または電源線ＷＶＨ２の一部と重なったとしても重なっている部分の面積を小さくすることができる。あるいは、電源線ＷＶＱ１および電源線ＷＶＱ２が、電源線ＷＶＨ１および電源線ＷＶＨ２に重ならないように構成することもできる。この結果、電源線ＷＶＱ１および電源線ＷＶＱ２による電源線ＷＶＨ１または電源線ＷＶＨ２に対するノイズ影響を低減することができる。
図３に示す例では、電源線ＷＶＱ１は、電源線ＷＶＨ１および電源線ＷＶＨ２と重ならない。これにより、電源線ＷＶＱ１から電源線ＷＶＨ１および電源線ＷＶＨ２に対するノイズ影響を低減できる。また、図３に示す例では、電源線ＷＶＱ２は、電源線ＷＶＨ１および電源線ＷＶＨ２と重ならない。これにより、電源線ＷＶＱ２から電源線ＷＶＨ１および電源線ＷＶＨ２に対するノイズ影響を低減できる。
なお、本実施の形態では、電源線ＷＶＱ１、電源線ＷＶＱ２、および電源線ＷＶＨ１は互いに同じ配線層（例えば、図２に示す配線層ＭＢＬ４）に形成されている。一方、電源線ＷＶＨ２は、電源線ＷＶＱ１、電源線ＷＶＱ２、および電源線ＷＶＨ１と異なる配線層（例えば図２に示す配線層ＭＢＬ３）に形成されている。この場合、電源線ＷＶＨ１は、電源線ＷＶＱ１および電源線ＷＶＱ２と重ならないが、電源線ＷＶＨ２の配線レイアウトによっては、電源線ＷＶＱ１または電源線ＷＶＱ２と重なる可能性がある。特に電源線ＷＶＨ２は電源線ＷＶＨ１と電源線ＷＶＱ２との間を通るように設けられるので、電源線ＷＶＨ２と電源線ＷＶＱ２のそれぞれの配線幅によっては、電源線ＷＶＨ２の一部が電源線ＷＶＱ２と重なる場合がある。このように、電源線ＷＶＨ２のうちの一部が、電源線ＷＶＱ２（または電源線ＷＶＱ１）の一部と重なる場合、上記重なる部分の面積は、電源線ＷＶＱ２（または電源線ＷＶＱ１）と重なっていない部分の面積よりも小さくなっていることが好ましい。これにより、電源線ＷＶＱ２（または電源線ＷＶＱ１）から電源線ＷＶＨ１および電源線ＷＶＨ２に対するノイズ影響を低減できる。
また、図１に示すように、メモリチップＭ２とロジックチップＬＣとの離間距離ＰＴ２は、メモリチップＭ１とロジックチップＬＣとの離間距離ＰＴ１よりも大きい。言い換えれば、メモリチップＭ２はロジックチップＬＣとの間に広い隙間（離間距離ＰＴ２）を有する。このように、メモリチップＭ２とロジックチップＬＣとの間に広い隙間（離間距離ＰＴ２）を設けた場合、図３に示すようにロジックチップＬＣのチップ辺Ｓｃｐ３とメモリチップＭ２のチップ辺Ｓｍｃ４との間を電源線ＷＶＨ２の引き回しスペースとして活用することができる。この場合、図３に示すように、電源線ＷＶＨ２はロジックチップＬＣのチップ辺Ｓｃｐ３を跨ぐように設けられている。これにより、電源線ＷＶＨ１と電源線ＷＶＨ２とが重なる領域の面積をさらに低減することができる。
また、図２に示すように、本実施の形態では、５アンペアを超えるような大電流が流れる電源線ＷＶＨ１および電源線ＷＶＨ２のそれぞれは、配線基板ＭＢ１が備える複数の配線層のうち、最も上面ＭＢｔ側に設けられた配線層ＭＢＬ１以外の配線層に設けられている。言い換えれば、電源線ＷＶＨ１および電源線ＷＶＨ２のそれぞれは、半導体装置ＰＫＧ１に最も近い配線層ＭＢＬ１以外の配線層に設けられている。これにより、半導体装置ＰＫＧ１に対する電磁波ノイズの影響（ＥＭＩ：Electro-Magnetic Interference）を低減することができる。また、５アンペアを超えるような大電流が流れる電源線ＷＶＨ１および電源線ＷＶＨ２のそれぞれは、配線基板ＭＢ１の内層（図２に示す配線層ＭＢＬ１および配線層ＭＢＬ６以外の配線層）に形成されているので、電子装置ＥＤＶ１が発生する電磁波ノイズを低減することができる。
また、本願発明者は、電源線ＷＶＨ１および電源線ＷＶＨ２のように、大きな電流を供給する配線の平面積を大きくして、電力を安定的に供給する観点から、図８に示す配線基板ＩＰ１が有する複数の端子ＬＤの好ましい配列について検討した。図１１は、図４に示す配線基板において、電源線が形成された配線層の一部を示す拡大平面図である。また、図１２は、図８に示す配線基板の下面側の端子配列を示す図に、図４に示す電源線を重ねあわせて示す拡大平面図である。
図４に示す電源線ＷＶＨ１、電源線ＷＶＨ２、電源線ＷＶＱ１、あるいは電源線ＷＶＱ２のように電源電位の供給経路において、電力の安定供給を考慮すると、供給経路の断面積を大きくすることが好ましい。ここで、図２に示すように、複数層の配線層を電気的に接続する層間導電経路として、配線基板ＭＢ１を厚さ方向に貫通するスルーホール配線ＷＴＨを用いる場合を考える。図１１に示すように、電源線ＷＶＨ１、電源線ＷＶＨ２、電源線ＷＶＱ１、あるいは電源線ＷＶＱ２と、例えば電気信号用など電源電位以外の電力を供給するためのスルーホール配線ＷＴＨと、が交差する部分では、電源線を構成する導体パターンに開口部ＷＶｈを形成する必要がある。また、電源線と、スルーホール配線ＷＴＨとの交差が増えれば、電源線を構成する導体パターンに形成される開口部ＷＶｈの数が増える。開口部ＷＶｈが増えると、電源線の平面積が減少する原因になるので、電源線と、スルーホール配線ＷＴＨとの交差は、出来る限り少なくすることが好ましい。
特に、図７に示す複数の端子ＣＮのうち、電気信号が伝送される信号用の端子ＣＮＳＧの場合、信号用の端子ＣＮＳＧのそれぞれに他とは異なる信号電流が流れるスルーホール配線ＷＴＨ（図１１参照）が接続される。このため、信号用の端子ＣＮＳＧを電源線と重なる位置に設けると、図１１に示す開口部ＷＶｈの数が増加し易い。一方、図７に示す複数の端子ＣＮのうち、基準電位が供給される端子ＣＮＶＳの場合、複数の端子ＣＮに同じ電位を供給すれば良い。したがって、基準電位供給用の端子ＣＮＶＳと電源線とが厚さ方向に重なっていても、スルーホール配線ＷＴＨの形成位置を調整すれば、図１１に示す開口部ＷＶｈの増加を抑制できる。
ただし、信号用の端子ＣＮＳＧの数を増加させるためには、信号用の端子ＣＮＳＧと電源線とが全く重ならないように配置することは難しい。そこで、本実施の形態では、電源線ＷＶＨ１、電源線ＷＶＨ２、電源線ＷＶＱ１、あるいは電源線ＷＶＱ２と重なる領域では、他の領域と比較して、信号用の端子ＣＮの配置を少なくする構成になっている。
すなわち、図８に示すように、複数の端子ＬＤは、配線基板ＩＰ１の下面ＩＰｂに、下面ＩＰｂの外周に沿って複数列で配列される。また、複数の端子ＬＤには、ロジックチップＬＣに電源電位を供給する端子ＬＤＶＨ１、端子ＬＤＶＨ２、およびメモリチップＭＣに電源電位を供給する端子ＬＤＶＱ１、端子ＬＤＶＱ２が含まれる。また、複数の端子ＬＤには、ロジックチップＬＣに対して、電気信号を送信、または受信する端子ＬＤＳＧが含まれる。また、複数の端子ＬＤには、ロジックチップＬＣおよびメモリチップＭＣに基準電位を供給する端子ＬＤＶＳが含まれる。
また、配線基板ＩＰの下面ＩＰｂは、主に電源電位用の端子ＬＤまたは基準電位用の端子ＬＤＶＳが配列される（電源電位用の端子ＬＤまたは基準電位用の端子ＬＤＶＳの方が、信号用の端子ＬＤＳＧよりも多く配列される）第１端子配列部を有する。また、配線基板ＩＰの下面ＩＰｂは、主に信号用の端子ＬＤＳＧが配列される（ＬＤＶＳ信号用の端子ＬＤＳＧの方が、電源電位用の端子ＬＤおよび基準電位用の端子ＬＤＶＳの数以上に配列される）第２端子配列部を有する。信号用の端子ＬＤは、主に下面ＩＰｂの外周側に設けられているので、上記した第１端子配列部よりも第２端子配列部の方が、外周側に設けられている。
ここで、図１２に示すように、電源線ＷＶＱ１および電源線ＷＶＱ２のうちのいずれかと重なる下面ＩＰｂの第１領域では、電源線ＷＶＱ１と電源線ＷＶＱ２との間に挟まれた領域と重なる下面ＩＰｂの第２領域と比較して、上記第２端子配列部の列数が少ない。
例えば、図１２に示す例では、電源線ＷＶＱ１および電源線ＷＶＱ２のうちのいずれかと重なる下面ＩＰｂの第１領域では、上記第２端子配列部の列数は１列になっている。一方、源線ＷＶＱ１と電源線ＷＶＱ２との間に挟まれた領域と重なる下面ＩＰｂの第２領域では、上記第２端子配列部の列数は３列になっている。また、本実施の形態の例では、電源線ＷＶＨ１（図４参照）および電源線ＷＶＨ２（図４参照）のうちのいずれかと重なる領域では、上記第２端子配列部の列数は１列になっている。すなわち、本実施の形態では、電源線ＷＶＨ１、電源線ＷＶＨ２、電源線ＷＶＱ１、および電源線ＷＶＱ２のうちのいずれかと重なる下面ＩＰｂの第１領域では、電源線ＷＶＱ１と電源線ＷＶＱ２との間に挟まれた領域と重なる下面ＩＰｂの第２領域と比較して、上記第２端子配列部の列数が少ない。
このように、電源線ＷＶＨ１、電源線ＷＶＨ２、電源線ＷＶＱ１、あるいは電源線ＷＶＱ２と重なる領域では、他の領域と比較して、信号用の端子ＣＮの配置を少なくすることで、信号用の端子ＣＮＳＧの数を増やしつつ、かつ、電源線の平面積の低減を抑制できる。これにより、例えば、要求電力量の急激な変化などに対して、安定的に電力を供給することが可能になる。
ただし、図４に示す電源線ＷＶＨ１、電源線ＷＶＨ２、電源線ＷＶＱ１、あるいは電源線ＷＶＱ２と重なる領域に信号用の端子ＣＮＳＧが設けられていても、信号用の端子ＣＮＳＧが図１１に示すスルーホール配線ＷＴＨと接続されていなければ、電源線の平面積には影響を及ぼさない。例えば、図１３に示す変形例のように、電源線ＷＶＨ１、電源線ＷＶＨ２、電源線ＷＶＱ１、あるいは電源線ＷＶＱ２と重なる領域に設けられた信号用の端子ＣＮＳＧが、図２に示す配線層ＭＢＬで引き回され、他の配線層に接続されていない場合がある。この場合には、電源線ＷＶＨ１、電源線ＷＶＨ２、電源線ＷＶＱ１、あるいは電源線ＷＶＱ２と信号用の端子ＣＮＳＧとが厚さ方向に重なっていても良い。図１３は、図１に対する変形例を示す拡大平面図である。また、図１４は、図１３に示すマザーボードの平面視における端子レイアウトの例を示す拡大平面図である。
図１３に示す変形例の電子装置ＥＤＶ２が有する半導体装置ＰＫＧ２は、配線基板ＩＰ１の上面ＩＰｔ上において、チップ辺Ｓｃｐ１と基板辺Ｓｉｐ１との間に半導体チップＦＭＣが搭載されている点で、図１に示す電子装置ＥＤＶ１が有する半導体装置ＰＫＧ１と相違する。半導体チップＦＭＣは、不揮発性メモリ回路を備える、所謂、不揮発性メモリチップであって、不揮発性メモリ回路は、ロジックチップＬＣと電気的に接続されている。
不揮発性メモリ回路との間で信号伝送を行う場合、信号伝送速度を高速化する観点から、信号伝送距離を短くする傾向がある。したがって、図１４に示すように、半導体チップＦＭＣと重なる位置には、複数の信号用の端子ＣＮＳＧが設けられているが、信号用の端子ＣＮＳＧの多くは、配線基板ＭＢ２の最上層に設けられた配線層ＭＢＬ１（図２参照）以外の配線層には接続されず、配線層ＭＢＬ１で引き回される。言い換えれば、半導体チップＦＭＣ用の複数の端子ＣＮのうち、配線層ＭＢＬ１以外の配線層に接続される第１端子の数は、配線層ＭＢＬ１以外の配線層に接続されない第２端子の数よりも少ない。この場合、図１４に示すように、半導体チップＦＭＣ用の複数の信号用の端子ＣＮＳＧが、電源線ＷＶＨ１および電源線ＷＶＨ２のうち、少なくとも一方と厚さ方向に重なっている場合であっても、電源線ＷＶＨ１または電源線ＷＶＨ２に図１１に示す開口部ＷＶｈを設けなくても良い。このため、電源線ＷＶＨ１または電源線ＷＶＨ２の平面積が低減することを抑制できる。
また、図１３および図１４に示す変形例は以下のような観点で考えることもできる。すなわち、ロジックチップＬＣに接続される半導体チップの数が増加した場合、ロジックチップＬＣが有する四辺のそれぞれに対向するように半導体チップを搭載する必要がある。この場合、ロジックチップＬＣに電源電位を供給する電源線ＷＶＨ１および電源線ＷＶＨ２の引き込み経路の確保が難しくなる。しかし、半導体チップＦＭＣのように、配線基板ＭＢ２が有する複数の配線層のうち、主として最上層の配線層ＭＢＬ１（図２参照）に接続される半導体チップＦＭＣであれば、電源線ＷＶＨ１および電源線ＷＶＨ２の配線幅に対して与える影響が少ない。したがって、半導体チップＦＭＣを搭載するスペースと、電源線ＷＶＨ１および電源線ＷＶＨ２のロジックチップＬＣへの引き込み経路とが厚さ方向に重なるようにすることで、電子装置ＥＤＶ２の小型化を図ることができる。
また、端子レイアウトによっては、図４に示す電源線ＷＶＨ１や電源線ＷＶＨ２と交差する位置に、多数のスルーホール配線ＷＴＨ（図１１参照）を配置せざるを得ない場合もある。このような場合には、図１５に示す電子装置ＥＤＶ３のように、複数のスルーホール配線ＷＴＨおよびスルーホール配線ＷＴＨとの交差毎に設けられた複数の開口部を、電源線ＷＶＨ１または電源線ＷＶＨ２の延在方向（図１５では、Ｘ方向）に沿って配列することが好ましい。図１５は、図１１に対する変形例の電子装置が有する配線基板において、電源線の延在方向とスルーホール配線との位置関係を示す拡大平面図である。
図１５に示す電子装置ＥＤＶが有する配線基板ＭＢ３は、電源線ＷＶＨ１または電源線ＷＶＨ２とスルーホール配線ＷＴＨとが多数箇所で交差している点で、図１１に示す配線基板ＭＢ１と相違する。詳しくは、配線基板ＭＢ１は、電源線ＷＶＨ１および電源線ＷＶＨ２のうちの少なくとも一方を、厚さ方向に貫通する複数のスルーホール配線ＷＴＨを有する。また、電源線ＷＶＨ１または電源線ＷＶＨ２には、複数のスルーホール配線ＷＴＨとの交差部分に設けられた複数の開口部ＷＶｈを有する。複数のスルーホール配線ＷＴＨおよび複数の開口部ＷＶｈは、電源線ＷＶＨ１または電源線ＷＶＨ２の延在方向であるＸ方向に沿って配列されている。また、複数の開口部ＷＶｈのうち、Ｘ方向に沿って隣り合う開口部ＷＶｈ間の離間距離ＰＴｈ１は、Ｘ方向に直交するＹ方向に沿って隣り合う開口部ＷＶｈ間の離間距離ＰＴｈ２よりも小さい。言い換えれば、離間距離ＰＴｈ２は離間距離ＰＴｈ１よりも大きい。
電子装置ＥＤＶ３の場合、電源線ＷＶＨ１または電源線ＷＶＨ２と重なる位置に、複数のスルーホール配線ＷＴＨが設けられているので、電源線ＷＶＨ１または電源線ＷＶＨ２の配線幅が狭くなる。しかし、離間距離ＰＴｈ２が離間距離ＰＴｈ１よりも大きくなるように、複数の開口部ＷＶｈを設けることで、電源線ＷＶＨ１または電源線ＷＶＨ２により形成される電力供給経路の断面積が小さくなることを抑制できる。
また、図３を用いて説明したように、配線基板ＭＢ１が有する電源線ＷＶＱ１は、電源線ＷＶＨ１および電源線ＷＶＨ２と重ならない。これにより、電源線ＷＶＱ１から電源線ＷＶＨ１および電源線ＷＶＨ２に対するノイズ影響を低減できる。また、図３に示す例では、電源線ＷＶＱ２は、電源線ＷＶＨ１および電源線ＷＶＨ２と重ならない。これにより、電源線ＷＶＱ２から電源線ＷＶＨ１および電源線ＷＶＨ２に対するノイズ影響を低減できる。また、図３に示すようにロジックチップＬＣと厚さ方向に重なる領域は、電源線ＷＶＨ２に覆われているので、電源線ＷＶＱ１および電源線ＷＶＱ１のそれぞれは、ロジックチップＬＣと厚さ方向に重ならない。
しかし、図６を用いて説明したように、電源電位ＶＤＤＱ１および電源電位ＶＤＤＱ２は、ロジックチップＬＣとメモリチップＭＣとの間の入出力回路ＣＡＣを駆動する電源なので、電源電位ＶＤＤＱ１の一部、および電源電位ＶＤＤＱ２の一部は、ロジックチップＬＣにも供給される。ここで、ロジックチップＬＣにおける入出力動作の安定性を考慮すると、電力を消費する回路に近い位置で電力供給経路の断面積を大きくすることが好ましい。
そこで、半導体装置ＰＫＧ１は、図１６に示すように配線基板ＩＰ１が有する複数の配線層のうちのいずれかの層（図１６の例では）に、通常の配線よりも面積が大きい導体パターンを有し、この導体パターンを介して図６に示す電源電位ＶＤＤＱ１および電源電位ＶＤＤＱ２を供給する。図１６は、図７に示す配線基板が有する一つの配線層に設けられた導体プレーンのレイアウト例を示す平面図である。
なお、本願では、電気信号や電力の伝送経路を構成する導体パターンのうち、比較的広い面積を有する導体パターン（導体膜）を導体プレーンと呼ぶ。また、導体プレーンのうち、電源電位の供給経路を構成する導体プレーンを、電源プレーンと呼ぶ。また、導体プレーンのうち、基準電位の供給経路を構成する導体プレーンを、グランドプレーンと呼ぶ。
図１６に示すように、半導体装置ＰＫＧ１の配線基板ＩＰ１が有する配線層ＷＬ５には、複数の導体プレーンが形成されている。詳しくは、配線基板ＩＰ１は、ロジックチップＬＣおよびメモリチップＭ１に電源電位ＶＤＤＱ１（図６参照）を供給する電源プレーン（導体パターン）ＶＱ１Ｐを有する。また、配線基板ＩＰ１は、ロジックチップＬＣおよびメモリチップＭ２に電源電位ＶＤＤＱ２（図６参照）を供給する電源プレーン（導体パターン）ＶＱ２Ｐを有する。また、配線基板ＩＰ１は、ロジックチップＬＣおよび複数のメモリチップＭＣに基準電位ＶＳＳ（図６参照）を供給するグランドプレーン（導体パターン）ＶＳＰを有する。
そして、図１６に示すように、電源プレーンＶＱ１Ｐおよび電源プレーンＶＱ２Ｐのそれぞれの面積は、複数のメモリチップＭＣのそれぞれの平面積よりも大きい。このように配線基板ＩＰ１の内部に、電源プレーンＶＱ１Ｐおよび電源プレーンＶＱ２Ｐを設けることで、電源電位の供給経路中の抵抗を低減できる。そして、電源電位の供給経路の抵抗を低減する結果、電力の供給を安定化させることができる。また、電源電位の供給経路の抵抗を低減する結果、駆動時の半導体装置ＰＫＧ１の温度上昇を抑制できるので、回路動作を安定化させることができる。
また、図１６に示すように、電源プレーンＶＱ１Ｐおよび電源プレーンＶＱ２Ｐのそれぞれは、一部がロジックチップＬＣと厚さ方向に重なるように形成されている。このため、ロジックチップＬＣから電源プレーンＶＱ１Ｐ、ＶＱ２Ｐまでの伝送距離を低減することができる。
また、上記したように、本実施の形態の電子装置ＥＤＶ１が有する複数の信号伝送経路には、図６に示すように、ロジックチップＬＣにアナログ信号ＳＧＡＮＬを入力するアナログ信号伝送経路ＡＮＬＰが含まれる。言い換えれば、本実施の形態の半導体装置ＰＫＧ１はアナログ回路を有する。このアナログ回路を駆動する電源電位の供給経路について、好ましい態様を説明する。図１７は、図６に示す半導体装置が有するアナログ回路に電源電位を供給する経路の構成を模式的に示す拡大断面図である。また、図１８は、図１７に対する検討例を示す拡大断面図である。
図１７に示すように、配線基板ＩＰ１の複数の端子ＬＤには、上記したアナログ回路に電源電位を供給する端子（アナログ用電源端子）ＬＤＶＡが含まれる。端子ＬＤＶＡは、半田ボールＳＢｐおよび端子ＣＮを介して配線基板ＭＢ１を厚さ方向に貫通するスルーホール配線ＷＴＨ２と電気的に接続されている。また、配線基板ＩＰ１の端子ＬＤには、スルーホール配線ＷＴＨ１を介して電源線ＷＶＨ２と電気的に接続される端子（電源端子）ＬＤＶＨ２が含まれる。そして、端子ＬＤＶＡは、スルーホール配線ＷＴＨ１、スルーホール配線ＷＴＨ２、および連結配線ＷＢＹを介して端子ＬＤＶＨ２と電気的に接続されている。言い換えれば、端子ＬＤＶＡは、スルーホール配線ＷＴＨ１、スルーホール配線ＷＴＨ２、および連結配線ＷＢＹを介して電源線ＷＶＨ２と電気的に接続されている。さらに言い換えれば、図１７に示す例ではアナログ用の電源電位は、電源線ＷＶＨ２から供給されている。
本実施の形態のように、数種類の電源電位を一つのパッケージに供給する場合、電源線の引き込みスペースを確保することが難しい。したがって、兼用可能な電源電位があれば、図１７に示すように兼用することが好ましい。なお、図１７では、図３に示す電源線ＷＶＨ１および電源線ＷＶＨ２のうち、代表例として電源線ＷＶＨ２からアナログ用の電源電位を供給する実施態様を示しているが、変形例として図３に示す電源線ＷＶＨ１から供給することもできる。
ここで、電源線ＷＶＨ２からアナログ用の電源電位を供給する場合、図１８に示す配線基板ＭＢｈのように、電源線ＷＶＨ２をスルーホール配線ＷＴＨ２の位置まで延在させて、電源線ＷＶＨ２とスルーホール配線ＷＴＨ２とを直接的に接続する方法が考えられる。しかし、アナログ用の電源の場合、デジタル信号と比較して、ノイズの影響を考慮することが好ましい。
そこで、本実施の形態では、図１７に示すように、スルーホール配線ＷＴＨ１とスルーホール配線ＷＴＨ２とを電気的に接続する連結配線ＷＢＹは、配線層ＭＢＬ３および配線層ＭＢＬ４よりも下層（下面ＭＢｂ側）に設けられている。また、配線層ＭＢＬ３および配線層ＭＢＬ４には連結配線ＷＢＹは設けられていない。また、配線層ＭＢＬ３および配線層ＭＢＬ４よりも上層（下面ＭＢｂ側）には連結配線ＷＢＹは設けられていない。
これにより、図１７に二点鎖線で模式的に示すように、アナログ用の電源電位の供給経路は、図１８に示す例よりも長くなる。図１７の配線基板ＭＢ１によれば、アナログ用の電源電位の供給経路が長くなったことにより、インダクタンスが大きくなるので、デジタルの高周波成分をフィルタリングすることができる。この結果、図１８に示す例と比較して、アナログ回路に回り込むノイズを低減することができる。
＜半導体装置の製造方法＞
次に、図１〜図１８を用いて説明した半導体装置ＰＫＧ１の製造工程について説明する。半導体装置ＰＫＧ１は、図１９（フロー図）に示すフローに沿って製造される。図１９（フロー図）は、図１〜図１８を用いて説明した半導体装置の製造工程の概要を示す説明図である。なお、図１９では、半導体装置を製造した後、マザーボードに搭載し、図１に示す電子装置を製造する工程までを記載している。
なお、以下の製造方法の説明においては、予め製品サイズに形成された配線基板ＩＰ１を準備して、一層分の半導体装置ＰＫＧ１を製造する方法について説明する。しかし、変形例としては、複数の製品形成領域に区画された、所謂、多数個取り基板を準備して、複数の製品形成領域のそれぞれについて組立を行ったあと、製品形成領域毎に分割して複数の半導体装置を取得する、多数個取り方式にも適用できる。この場合、図１９（フロー図）に示すボールマウント工程の後、または電気的試験工程の後に、多数個取り基板を切断して製品形成領域毎に分割する、個片化工程が追加される。
１．配線基板準備工程
まず、図１９に示す配線基板準備工程では、図２０に示す配線基板ＩＰ１を準備する。図２０は、図１９に示す配線基板準備工程で準備する配線基板のチップ搭載面側を示す平面図である。なお、図２０の断面は、図７に示すロジックチップＬＣ、メモリチップＭＣ、アンダフィル樹脂ＵＦ、および複数の半田ボールＳＢｃ、ＳＢｐを取り除いたものと同様なので、図７を参照して説明する。
図２０に示すように、配線基板ＩＰ１の上面ＩＰｔは、図１９（フロー図）に示す半導体チップ搭載工程で、複数の半導体チップを搭載する領域である複数のチップ搭載領域ＤＢＡを備える。なお、チップ搭載領域ＤＢＡは、図１に示すロジックチップＬＣおよび複数のメモリチップＭＣを搭載する予定領域であって、目視可能な境界線が存在しなくても良い。図２０では、チップ搭載領域ＤＢＡの位置を示すために二点鎖線を付してチップ搭載領域ＤＢＡの境界を示している。
また、複数のチップ搭載領域ＤＢＡのそれぞれには、複数のボンディングパッドＴＣＳが形成されている。複数のボンディングパッドＴＣＳは、図１９（フロー図）に示すダイボンド搭載工程において、図７に示す突起電極ＳＢｃを介してロジックチップＬＣおよびメモリチップＭＣと電気的に接続される電極端子である。
なお、図２０では、ボンディングパッドＴＣＳの配列の一例としてチップ搭載領域の輪郭に沿って複数列で行列状に配列される例を示しているが、ボンディングパッドＴＣＳの配列には種々の変形例がある。例えば、チップ搭載領域ＤＢＡの周縁部に沿ってボンディングパッドＴＣＳを配列し、チップ搭載領域ＤＢＡの中央部には、ボンディングパッドＴＣＳを形成しなくても良い。
図２０に示す配線基板ＩＰ１の配線構造は、図１〜図１３を用いて既に説明したので、重複する説明は省略する。ただし、本工程では、図７に記載されている半田ボールＳＢｐは、接続されていない。本実施の形態のように、コア材であるコア層ＣＲを有する配線基板ＩＰ１の製造方法は、例えば、複数のスルーホール配線ＴＷが形成されたコア層ＣＲを基材としてコア層ＣＲの上面側と下面側に、それぞれビルドアップ工法により配線層を積層することにより製造できる。また、コア材を用いない場合には、図示しない基材上に複数の配線層を積層した後、基材を引き剥がすことにより、配線基板を製造することができる。
２．ダイボンド工程
次に、図１９（フロー図）に示すダイボンド工程では、図２１に示すように、配線基板ＩＰ１の上面ＩＰｔにロジックチップＬＣおよび複数のメモリチップＭＣを搭載する。図２１は、図２０に示す配線基板に複数の半導体チップを搭載した状態を示す平面図である。なお、図２０の断面は、図７に示す複数の半田ボールＳＢｃおよび複数の半田ボールＳＢｐを取り除いたものと同様なので、図７を参照して説明する。
本工程では、図９に示すロジックチップＬＣ、および図１０に示すメモリチップＭＣを準備して（半導体チップ準備工程）、配線基板ＩＰ１のチップ搭載領域ＤＢＡ（図２０参照）上に搭載する。図２１および図７に示す例では、ロジックチップＬＣの表面ＬＣｔ（図７参照）と配線基板ＩＰ１上面ＩＰｔが対向した状態で、所謂フェイスダウン実装方式により、実装する。また、図２１および図７に示す例では、メモリチップＭＣの表面ＭＣｔ（図７参照）と配線基板ＩＰ１上面ＩＰｔが対向した状態で、フェイスダウン実装方式により、実装する。
また、本工程では、図７に示すようにロジックチップＬＣの表面ＬＣｔ側に形成された複数の電極ＰＤＬと、配線基板ＩＰ１の複数のボンディングパッドＴＣＳとが、複数の突起電極ＳＢｃを介してそれぞれ電気的に接続される。また、図７に示すようにメモリチップＭＣの表面ＭＣｔ側に形成された複数の電極ＰＤＭと、配線基板ＩＰ１の複数のボンディングパッドＴＣＳとが、複数の突起電極ＳＢｃを介してそれぞれ電気的に接続される。
本実施の形態のように、複数のボンディングパッドＴＣＳを行列状に配置する場合、複数の突起電極ＳＢｃとして半田材料を球形に成形した、半田バンプを用いる場合が多い。ただし、突起電極ＳＢｃは半田バンプには限定されず、例えば、銅などの金属材料を柱状に成形した、ピラーバンプを用いても良い。
また、本工程では、ロジックチップＬＣと配線基板ＩＰ１の間、および複数のメモリチップＭＣと配線基板ＩＰ１の間のそれぞれに、アンダフィル樹脂（絶縁性樹脂）ＵＦが配置される。アンダフィル樹脂ＵＦは、半導体チップと配線基板ＩＰ１の電気的接続部分（複数の突起電極ＳＢｃの接合部）を封止するように配置される。このように、複数の突起電極ＳＢｃの接続部を封止するようにアンダフィル樹脂ＵＦを配置することで、ロジックチップＬＣと配線基板ＩＰ１の電気的接続部分に生じる応力を緩和させることができる。
このアンダフィル樹脂ＵＦの形成方法は、大きく分けて２種類の方法がある。第１の方法である先貼り方式では、半導体チップを搭載する前に、アンダフィル樹脂ＵＦをチップ搭載領域ＤＢＡ（図２０参照）上に配置しておく。次に、アンダフィル樹脂ＵＦの上からロジックチップＬＣを押し付けて、配線基板ＩＰ１とロジックチップＬＣを電気的に接続する。その後、アンダフィル樹脂ＵＦを硬化させる。なお、半導体チップを搭載する前に樹脂材を配置する本方式の場合、上記のようなペースト状の樹脂材に限らず、フィルム状の樹脂材を用いることもできる。
また、第２の方法である後注入方式では、アンダフィル樹脂ＵＦを配置する前に、ロジックチップＬＣと配線基板ＩＰ１を電気的に接続する。その後、ロジックチップＬＣと配線基板ＩＰ１の間の隙間に液状の樹脂を注入し、硬化させる。本工程では、上記した先貼り方式と後注入方式のいずれを用いても良い。
また、図７に示すように、メモリチップＭＣの厚さ（表面ＭＣｔと裏面ＭＣｂとの離間距離）は、ロジックチップＬＣの厚さ（表面ＬＣｔと裏面ＬＣｂとの離間距離）よりも大きい。この場合、半導体チップの搭載順序としては、相対的に薄いロジックチップＬＣを搭載した後、メモリチップＭＣを搭載することが好ましい。これにより、後から搭載する半導体チップの搭載時に、図示しない搭載治具が既に搭載された半導体チップに接触することを防止できる。
したがって、本実施の形態では、まず、ロジックチップＬＣを先に搭載する。ロジックチップＬＣは、チップ辺Ｓｃｐ１が配線基板ＩＰ１の基板辺Ｓｉｐ１に沿うように配線基板ＩＰ１上に搭載される。次に、複数のメモリチップＭＣは、配線基板ＩＰ１の基板辺Ｓｉｐ２とロジックチップＬＣのチップ辺Ｓｃｐ２との間、および配線基板ＩＰ１の基板辺Ｓｉｐ３とロジックチップＬＣのチップ辺Ｓｃｐ３との間にそれぞれ搭載される。
３．ボールマウント工程
次に、図１９（フロー図）に示すボールマウント工程では、図７に示すように、配線基板ＩＰ１の下面ＩＰｂ側に、複数の半田ボールＳＢｐを取り付ける。本工程では、図７に示す絶縁膜ＳＲ２から露出する端子ＬＤ上に半田ボールＳＢｐを配置して、リフロー処理（加熱して半田成分を溶融接合させた後、冷却する処理）を施すことにより半田ボールＳＢｐが端子ＬＤに接合される。なお、図１に示す配線基板ＭＢ１と半導体装置ＰＫＧ１を電気的に接続する導電性材料として半田ボールＳＢｐを用いない場合、本工程は省略することもできる。あるいは、本工程において、半田ボールＳＢｐに代えて、端子ＬＤの露出面に、薄い半田膜などの金属膜を形成しても良い。
４．検査工程
次に、図１９（フロー図）に示す検査工程では、図１９（フロー図）に示すボールマウント工程で、複数の半田ボールＳＢｐが接合された検査体の検査を行う。本工程では、外観検査や、検査体に形成された回路の電気的な試験を行う。また、本工程では、予め準備された検査項目毎の評価基準に基づいて検査体の合否を判定する。そして、合格と判定された検査体が図７に示す半導体装置ＰＫＧ１として取得される。
検査で合格した半導体装置ＰＫＧ１は、図１９（フロー図）に示す半導体装置実装工程に搬送される。なお、半導体装置実装工程を検査工程とは別の事業所等で実施する時は、検査工程の後、半導体装置ＰＫＧ１を梱包する梱包工程、および別の事業所等に出荷する出荷工程を行っても良い。
５．半導体装置実装工程（電子装置の製造方法）
次に、図１９（フロー図）に示す半導体装置実装工程では、図１に示すように配線基板ＭＢ１上に、半導体装置ＰＫＧ１を搭載する。本工程では、図３に示す配線基板ＭＢ１を準備して（実装基板準備工程）、配線基板ＭＢ１の上面ＭＢｔ上に図１に示す半導体装置ＰＫＧ１を搭載する。
図４に示すように、配線基板ＭＢ１の上面（搭載面）ＭＢｔには、半導体装置ＰＫＧ１を接続するための複数の端子ＣＮが形成されている。半導体装置ＰＫＧ１は、外部端子である複数の半田ボールＳＢｐを備える。なお、電力供給装置（レギュレータ）ＲＧＬ１は、実装基板準備工程の段階で予め配線基板ＭＢ１上に搭載されていても良い。あるいは、半導体装置ＰＫＧを搭載する直前に電力供給装置ＲＧＬ１を搭載しても良い。なお、半導体装置ＰＫＧを搭載した後で電力供給装置ＲＧＬ１を搭載することもできるが、図２に示すように、電力供給装置ＲＧＬ１の厚さが半導体装置ＰＫＧ１の厚さよりも薄い場合には、電力供給装置ＲＧＬ１は半導体装置ＰＫＧ１よりも先に搭載しておくことが好ましい。
本実施の形態では、図１に示すように、配線基板ＭＢ１に搭載された電力供給装置ＲＧＬ１側に、半導体装置ＰＫＧ１が有する配線基板ＩＰ１の基板辺Ｓｉｐ１を向けて半導体装置ＰＫＧ１を搭載する。
本工程では、例えば図５に示すように半導体装置ＰＫＧ１の複数の半田ボールＳＢｐを、配線基板ＭＢ１の複数の端子ＣＮにそれぞれ接合することで、半導体装置ＰＫＧ１と配線基板ＭＢ１とを電気的に接続する。詳しくは、複数の端子ＣＮの露出面に図示しない複数の半田材（例えばクリーム半田）をそれぞれ塗布する。その後、上記複数の半田材と半導体装置ＰＫＧ１の複数の半田ボールＳＢｐを接触させる。その後、半田材と半田ボールＳＢｐとが接触した状態で加熱処理（リフロー処理）を施すことで、半田材と半田ボールＳＢｐとが一体化する。これにより、半導体装置ＰＫＧ１の複数の端子ＬＤと配線基板ＭＢ１の複数の端子ＣＮとは、複数の半田ボールＳＢｐを介してそれぞれ電気的に接続される。
また図２に示すコンデンサＣＣ１のように、半導体装置ＰＫＧ１以外の電子部品を搭載する場合には、半導体装置ＰＫＧを搭載する前、あるいは半導体装置ＰＫＧ１を搭載した後で搭載することができる。
なお、コンデンサＣＣ１のように搭載に半田を用いて端子と電気的に接続する電子部品を搭載する場合には、リフロー処理が必要になる。この場合、リフロー処理を一括して実施すれば、各電子部品を搭載する半田材として共通する材料を使用することができる。
（変形例）
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記実施の形態中でも複数の変形例について説明したが、以下では、上記以外の変形例について説明する。
＜変形例１＞
例えば、上記実施の形態では、配線基板ＩＰ１上に、ロジックチップＬＣおよび２個のメモリチップＭＣが搭載され、半導体チップ以外の電子部品が搭載されていない例を取り上げて説明した。しかし、上記実施の形態に対する変形例としては、ロジックチップＬＣおよびメモリチップＭＣ以外の電子部品（他の半導体チップも含む）を搭載しても良い。
例えば、ロジックチップＬＣおよびメモリチップＭＣの他、図示しないコンデンサなどの電子部品が搭載されていても良い。例えばバイパスコンデンサ、あるいはデカップリングコンデンサを配線基板ＩＰ１上に搭載することにより、半導体チップが備える回路に供給される電力経路のループを小さくすることができる。また、上記の他、メモリチップＭＣの内部に終端電源を有していない場合、終端電源として、配線基板ＩＰ１上にコンデンサを搭載しても良い。
＜変形例２＞
また上記実施の形態では、配線基板ＩＰ１上に、ロジックチップＬＣおよび２個のメモリチップＭＣが搭載され、半導体チップ以外の電子部品が搭載されていない例を取り上げて説明した。しかし、配線基板ＩＰ１上に搭載される半導体チップの数は、上記実施の形態以外にも種々の変形例がある。特に、メモリチップＭＣの数は、半導体装置ＰＫＧ１に設けられたシステムに応じて必要な記憶容量が異なる。記憶容量の値は、メモリチップＭＣの数に比例して大きくなるので、例えば、メモリチップＭＣの数は、２個以上、あるいは１個でも良い。また、上面ＩＰｔ上に複数のロジックチップＬＣを搭載しても良い。また、ロジックチップＬＣおよびメモリチップＭＣ以外の機能を備える半導体チップを搭載しても良い。
以下、図２２および図２３用いて、４個のメモリチップＭＣを有する半導体装置ＰＫＧ３および電子装置ＥＤＶ４について説明する。図２２は、図１に対する変形例である半導体装置が搭載された電子装置を示す平面図である。また、図２３は、図２２に示すマザーボードの平面視における配線レイアウトの例を示す拡大平面図である。
図２２に示す半導体装置ＰＫＧ３は、配線基板ＩＰ１上に４個のメモリチップＭＣが搭載されている点で図１に示す半導体装置ＰＫＧ１と相違する。図１と比較して新たに追加されたメモリチップＭ３およびメモリチップＭ４は、それぞれメモリチップＭ１およびロジックチップＬＣと基板辺Ｓｉｐ３との間に搭載されている。詳しくは、メモリチップＭ３は、メモリチップＭ１のチップ辺Ｓｍｃ３と基板辺Ｓｉｐ３との間に搭載されている。また、メモリチップＭ４はロジックチップＬＣのチップ辺Ｓｃｐ３と基板辺Ｓｉｐ３との間に搭載されている。言い換えれば、メモリチップＭ２、Ｍ３、Ｍ４は、ロジックチップＬＣのチップ辺Ｓｃｐ３の延長線と基板辺Ｓｉｐ３との間に並べて搭載されている。また、メモリチップＭ１とメモリチップＭ３はＹ方向に沿って並ぶように搭載されている。
つまり、半導体装置ＰＫＧ３は、複数のメモリチップＭ１、Ｍ２、Ｍ３、Ｍ４を有し、複数のメモリチップＭ１、Ｍ２、Ｍ３、Ｍ４のそれぞれは、平面視において、ロジックチップＬＣのチップ辺Ｓｃｐ２と配線基板ＩＰ１の基板辺Ｓｉｐ２との間、およびロジックチップＬＣのチップ辺Ｓｃｐ３と配線基板ＩＰ１の基板辺Ｓｉｐ３との間に集約して搭載されている。このように、複数のメモリチップＭＣのそれぞれが、ロジックチップＬＣが備える四辺のうちの二辺に沿って搭載されている場合、メモリチップＭＣの数が３個以上であっても上記実施の形態で説明した技術を同様に適用することができる。
例えば、図２３に示すように、メモリチップＭ１およびメモリチップＭ３には、電源線ＷＶＱ１を介して電源電位ＶＤＤＱ１（図５参照）が供給される。また、メモリチップＭ２およびメモリチップＭ４には、電源線ＷＶＱ２を介して電源電位ＶＤＤＱ２（図５参照）が供給される。
この場合、図２３に示すように、メモリチップＭ２、Ｍ４のレイアウトの制約から、電源線ＷＶＱ２の一部と電源線ＷＶＨ２の一部とが重なってしまう場合がある。しかし、上記実施の形態で説明したように、電源線ＷＶＨ２は電源線ＷＶＨ１と電源線ＷＶＱ２との間を通るように設けられるので、電源線ＷＶＨ２と電源線ＷＶＱ２とが重なる面積を小さくすることができる。
また、図２２に示すようにメモリチップＭ２とロジックチップＬＣとの離間距離ＰＴ２は、メモリチップＭ１とロジックチップＬＣとの離間距離ＰＴ１よりも大きい。また、メモリチップＭ４とロジックチップＬＣとの離間距離ＰＴ３は、メモリチップＭ１とロジックチップＬＣとの離間距離ＰＴ１よりも大きい。言い換えれば、メモリチップＭ２およびメモリチップＭ４のそれぞれは、ロジックチップＬＣとの間に広い隙間（離間距離ＰＴ２）を有する。このように、メモリチップＭ２、Ｍ４とロジックチップＬＣとの間に広い隙間（離間距離ＰＴ２、ＰＴ３）を設けた場合、電源線ＷＶＨ２と電源線ＷＶＱ２とが重なる面積をさらに小さくすることができる。
上記のような対策を施すことにより、図２３に示すように、電源線ＷＶＨ２のうち、電源線ＷＶＱ２と厚さ方向に重なる領域の面積は、電源線ＷＶＨ２のうち、電源線ＷＶＱ２と重ならない領域の面積よりも小さい。
＜変形例３＞
また上記実施の形態では、半導体装置ＰＫＧ１の例として、配線基板ＩＰ１上に、半導体チップをフェイスダウン実装方式により実装する実施態様を説明した。しかし、図７に示すロジックチップＬＣや、図７に示すメモリチップＭＣは、パッケージ基板である配線基板ＩＰ１上に直接搭載する場合の他、インタポーザを介して配線基板ＩＰ１上に搭載されていても良い。一例として、図２に対する変形例として、図２に示すロジックチップＬＣを配線基板ＩＰ１とは別のインタポーザ用の配線基板を介して配線基板ＩＰ１上に搭載した実施態様を説明する。図２４は、図２に対する変形例である電子装置の構成例を示す拡大断面図である。
図２４に示す電子装置ＥＤＶ５が有するロジックチップＬＣは、配線基板ＩＰ１とは異なるインタポーザである、配線基板ＩＰ２を介して、配線基板ＩＰ１の上面ＩＰｔ上に搭載されている。言い換えれば、配線基板ＩＰ１の上面ＩＰｔには、ロジックチップＬＣが配線基板ＩＰ２に搭載されたロジックパッケージＬＣＰが搭載されている。
上記実施の形態で説明したロジックチップＬＣに係る記述を、図２４に示すようにロジックチップＬＣが内蔵されたロジックパッケージＬＣＰに置き換えても良い。なお、上記実施の形態で説明したロジックチップＬＣをロジックパッケージＬＣＰに置き換えた場合、図７に示す複数の電極ＰＤＬは、例えば、銅（Ｃｕ）を主成分とする材料により構成される。
また、図２４では、配線基板ＩＰ１上に搭載される半導体パッケージの例として、代表的にロジックチップＬＣを内蔵するロジックパッケージＬＰＣを取り上げて説明した。しかし、図２４に対する変形例としては、図７に示すメモリチップＭＣを内蔵するメモリパッケージ（半導体パッケージ）を搭載しても良い。つまり、図７に示すメモリチップＭＣを、メモリパッケージに置き換えても良い。この場合、図７に示す複数の電極ＰＤＭは、銅（Ｃｕ）を主成分とする材料により構成される。
また、本変形例の場合、ロジックパッケージＬＣＰおよびメモリパッケージのうち、いずれか一方、または両方を搭載しても良い。
また上記実施の形態では、図１９（フロー図）を用いて半導体装置の製造工程の概要および半導体装置を製造した後、マザーボードに搭載し、図１に示す電子装置を製造する工程を例示的に説明した。しかし、半導体装置の製造工程や電子装置を製造する工程には、種々の変形例がある。
例えば、本変形例のように、配線基板ＩＰ１上にメモリパッケージを搭載する場合、図２５に示すような製造工程がある。図２５は図１９（フロー図）に示す製造工程の変形例を示す説明図である。
図２４を用いて説明した変形例のように、半導体パッケージの上に別の半導体パッケージを搭載する実施態様として、ＰｏＰ（Package on Package）と呼ばれる方式がある。ＰｏＰ方式では、下段側の半導体装置と上段側の半導体装置をそれぞれ別の製造者が製造し、各製造者から半導体装置を購入した事業者が最終的な組み立てを行う場合がある。
この場合、図２５に示すような組立フローになる。すなわち、半導体装置製造工程では、図２に示す配線基板ＩＰ１上にロジックチップＬＣを搭載し、メモリチップＭＣは搭載しない状態で検査し、出荷する。また、例えば別の製造者が、配線基板上にメモリチップＭＣを搭載したメモリパッケージを製造する（メモリチップ準備工程）。次に、ロジックチップＬＣが搭載された半導体装置と、メモリパッケージをそれぞれ購入した事業者が、配線基板ＩＰ１上にメモリパッケージを搭載する。その後、メモリパッケージが搭載された半導体装置を図２に示す配線基板ＭＢに搭載する。以上の工程によりＰｏＰ方式で製造された半導体装置および上記半導体装置が搭載された電子装置が得られる。
＜変形例４＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
ＡＮＬＰ アナログ信号伝送経路
ＣＡＣ 入出力回路
ＣＣ１ コンデンサ
ＣｈＡ０、ＣｈＡ１、ＣｈＢ０、ＣｈＢ１ チャネル
ＣＫＰ１、ＣＫＰ２ クロック信号伝送経路
ＣＮ、ＣＮ１、ＣＮ２、ＣＮ３、ＣＮＳＧ、ＣＮＶＨ１、ＣＮＶＨ２、ＣＮＶＱ１、ＣＮＶＱ２、ＣＮＶＳ 端子（実装基板端子）
ＣＲ コア層（コア材、コア絶縁層）
ＣＴＬ 制御回路
ＣＴＰ１、ＣＴＰ２ 制御信号伝送経路
ＤＢＡ チップ搭載領域
ＤＴＰ１、ＤＴＰ２ データ信号伝送経路
ＥＤＶ１、ＥＤＶ２、ＥＤＶ３、ＥＤＶ４、ＥＤＶ５ 電子装置（電子機器）
ＦＭＣ 半導体チップ（不揮発性メモリチップ）
ＩＩＦ 内部インタフェース電極（インタフェース端子）
ＩＬ 絶縁層
ＩＰ１、ＩＰ２ 配線基板（インタポーザ）
ＩＰｂ 下面（面、主面、実装面）
ＩＰｓ 側面
ＩＰｔ 上面（面、主面、チップ搭載面）
ＬＣ ロジックチップ（半導体チップ）
ＬＣｂ、ＭＣｂ 裏面（主面、下面）
ＬＣＰ ロジックパッケージ
ＬＣｓ、ＭＣｓ 側面
ＬＣｔ、ＭＣｔ 表面（主面、上面）
ＬＤ、ＬＤ１、ＬＤ２、ＬＤＳＧ、ＬＤＶＡ、ＬＤＶＨ１、ＬＤＶＨ２、ＬＤＶＱ１、ＬＤＶＱ２、ＬＤＶＳ 端子（ランド、外部接続端子）
Ｍ１、Ｍ２、Ｍ３、Ｍ４、ＭＣ メモリチップ（半導体チップ）
ＭＢ１、ＭＢ２、ＭＢ３、ＭＢｈ 配線基板（マザーボード、実装基板）
ＭＢｂ 下面（面、裏面）
ＭＢＬ１、ＭＢＬ２、ＭＢＬ３、ＭＢＬ４、ＭＢＬ５、ＭＢＬ６、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０ 配線層
ＭＢｔ 上面（面、半導体装置搭載面）
ＯＩＦ 外部インタフェース電極（インタフェース端子）
ＰＤＬ、ＰＤＭ 電極（チップ端子、ボンディングパッド）
ＰＫＧ１、ＰＫＧ２、ＰＫＧ３ 半導体装置
ＰＲＣ 演算処理回路
ＰＴ１、ＰＴ２、ＰＴ３、ＰＴｈ１、ＰＴｈ２ 離間距離
ＲＡＭ メモリ回路（記憶回路）
ＲＧＬ１ 電力供給装置（レギュレータ）
ＳＢｃ 突起電極（バンプ電極）
ＳＢｐ 半田ボール（半田材、外部端子、電極、外部電極）
Ｓｃｐ１、Ｓｃｐ２、Ｓｃｐ３、Ｓｃｐ４、Ｓｍｃ１、Ｓｍｃ２、Ｓｍｃ３、Ｓｍｃ４ チップ辺
ＳＧＡＮＬ アナログ信号
ＳＧＣＬＫ１、ＳＧＣＬＫ２ クロック信号
ＳＧＣＴＬ１、ＳＧＣＴＬ２ 制御信号
ＳＧＤＡＴ１、ＳＧＤＡＴ２ データ信号
ＳＧＰ１、ＳＧＰ２ 信号伝送経路
Ｓｉｐ１、Ｓｉｐ２、Ｓｉｐ３、Ｓｉｐ４ 基板辺
ＳＲ１、ＳＲ２、ＳＲ３ 絶縁膜
ＳＲｋ１、ＳＲｋ２ 開口部
ＴＣＳ ボンディングパッド（ボンディングリード、半導体チップ接続用端子）
ＴＨＷ、ＴＷ スルーホール配線
ＵＦ アンダフィル樹脂（絶縁性樹脂）
ＶＡ ビア
ＶＤＤＨ１、ＶＤＤＨ２、ＶＤＤＱ１、ＶＤＤＱ２ 電源電位
ＶＤＨ１Ｐ、ＶＤＨ２Ｐ、ＶＤＱ１Ｐ、ＶＤＱ２Ｐ 電源電位供給経路
ＶＱ１Ｐ、ＶＱ２Ｐ 電源プレーン（電源用導体パターン）
ＶＳＰ グランドプレーン（導体パターン）
ＶＳＳ 基準電位
ＶＳＳＰ 基準電位供給経路
ＷＢＹ 連結配線
Ｗｈ１、Ｗｈ２、Ｗｑ１、Ｗｑ２、Ｗｓｇ 配線幅
ＷＭ 配線（実装基板配線、マザーボード配線）
ＷＲ 配線
ＷＳＧ 信号線
ＷＴＨ ＷＴＨ１、ＷＴＨ２ スルーホール配線
ＷＶｈ 開口部
ＷＶＨ１、ＷＶＨ２、ＷＶＱ１、ＷＶＱ２ 電源線（配線）
ＷＶＳ 基準電位線 （配線）

Claims (19)

  1. 第１面および前記第１面の反対側に位置する第２面を有する第１配線基板と、
    第３面、前記第３面の反対側に位置する第４面、および前記第４面に形成された複数の端子を有する第２配線基板と、前記第２配線基板の前記第３面上に搭載された複数の第１半導体チップと、前記第２配線基板の前記第３面上において前記複数の第１半導体チップと並べて搭載され、かつ、前記複数の第１半導体チップのそれぞれを制御する回路を備える第２半導体チップと、を備え、前記第１配線基板の前記第１面上に搭載された半導体装置と、
    を含み、
    平面視において、前記第２配線基板の周縁部は、第１基板辺、前記第１基板辺の反対側に位置する第２基板辺、前記第１基板辺および前記第２基板辺と交差する第３基板辺、および前記第３基板辺の反対側に位置する第４基板辺を有し、
    平面視において、前記第２半導体チップの周縁部は、第１チップ辺、前記第１チップ辺の反対側に位置する第２チップ辺、前記第１チップ辺および前記第２チップ辺と交差する第３チップ辺、および前記第３チップ辺の反対側に位置する第４チップ辺を有し、
    前記第２半導体チップは、前記第２半導体チップの前記第１チップ辺が、前記第２配線基板の第１基板辺と並び、かつ、前記第２半導体チップの前記第３チップ辺が、前記第２配線基板の第３基板辺と並ぶように前記第２配線基板上に搭載され、
    前記複数の第１半導体チップのうちの一部は、前記第２半導体チップの前記第２チップ辺と前記第２配線基板の前記第２基板辺との間に搭載され、
    前記複数の第１半導体チップのうちの他の一部は、前記第２半導体チップの前記第３チップ辺と前記第２配線基板の前記第３基板辺との間に搭載され、
    前記第２半導体チップの前記第４チップ辺と前記第２配線基板の前記第４基板辺との間には、複数の信号配線が形成され、
    前記第１配線基板は、前記第２半導体チップに第１電源電位を供給する第１電源線と、前記第２半導体チップに前記第１電源電位よりも大きい第２電源電位を供給する第２電源線と、を有し、
    平面視において、前記第２電源線は、前記第２配線基板の前記第１基板辺および前記第２半導体チップの前記第１チップ辺を跨ぐように配置され、
    平面視において、前記第１電源線は、前記第２電源線と前記複数の第１半導体チップのうちの一部との間を通って前記第２半導体チップと重なる領域に向かって延びるように配置され、
    前記第１電源線のうち、前記第２電源線と厚さ方向に重なる領域の面積は、前記第１電源線のうち、前記第２電源線と重ならない領域の面積よりも小さい、電子装置。
  2. 請求項１において、
    前記第１配線基板は、前記複数の第１半導体チップのうちの一部に第３電源電位を供給する第３電源線と、前記複数の第１半導体チップのうちの他の一部に第４電源電位を供給する第４電源線と、を有し、
    平面視において、前記第３電源線および前記第４電源線のそれぞれは、前記第２配線基板の前記第３基板辺を跨ぐように配置され、
    前記第３電源線および前記第４電源線のそれぞれは、前記第２半導体チップと厚さ方向に重ならない、電子装置。
  3. 請求項２において、
    前記第３電源線は、前記第１電源線および前記第２電源線と厚さ方向に重ならない、電子装置。
  4. 請求項３において、
    前記第４電源線は、前記第１電源線および前記第２電源線と厚さ方向に重ならない、電子装置。
  5. 請求項３において、
    前記第４電源線は、前記第１電源線の一部と厚さ方向に重なり、かつ、前記第２電源線とは厚さ方向に重ならず、
    前記第２電源線のうち、前記第４電源線と厚さ方向に重なる領域の面積は、前記第２電源線のうち、前記第４電源線と重ならない領域の面積よりも小さい、電子装置。
  6. 請求項３において、
    前記第３電源電位は、前記第１電源電位および前記第２電源電位のそれぞれよりも大きい、電子装置。
  7. 請求項１において、
    前記第２電源線の配線幅は、前記第１電源線の配線幅よりも大きい、電子装置。
  8. 請求項１において、
    前記第２半導体チップの前記第４チップ辺と前記第２配線基板の前記第４基板辺との間に形成された前記複数の信号配線には、アナログ信号が供給される複数のアナログ信号配線が含まれる、電子装置。
  9. 請求項１において、
    前記複数の第１半導体チップのうち、前記第２半導体チップの前記第２チップ辺と前記第２配線基板の前記第２基板辺との間に搭載された第１半導体チップは、前記第２半導体チップとの間に第１離間距離を有し、
    前記複数の第１半導体チップのうち、前記第２半導体チップの前記第３チップ辺と前記第２配線基板の前記第３基板辺との間に搭載された第１半導体チップは、前記第２半導体チップとの間に第２離間距離を有し、
    前記第２離間距離は、前記第１離間距離よりも大きく、
    前記第１電源線は、前記第２半導体チップの前記第３チップ辺を跨ぐように配置されている、電子装置。
  10. 請求項１において、
    前記第１配線基板は、複数の配線層を有し、
    前記第１電源線および前記第２電源線のそれぞれは、前記複数の配線層のうち、最も前記第１面側に設けられた第１配線層以外の配線層に形成されている、電子装置。
  11. 請求項２において、
    前記第２配線基板の前記第４面に、前記第４面の外周に沿って複数列で配列される前記複数の端子は、
    前記第１電源電位、前記第２電源電位、前記第３電源電位、および前記第４電源電位を含む電源電位が供給される電源電位用端子と、
    基準電位が供給される基準電位用端子と、
    電気信号が伝送される信号用端子と、
    を有し、
    前記複数の端子の前記第４面は、
    前記複数の端子のうち、前記電源電位用端子または前記基準電位用端子の方が、前記信号用端子よりも多く配列される第１端子配列部と、
    前記第１端子配列部よりも前記第４面の外周側に設けられ、複数の前記信号用端子が前記電源電位用端子および前記基準電位用端子の数以上に配列される第２端子配列部と、
    を有し、
    前記第３電源線および前記第４電源線のうちのいずれかと重なる前記第４面の第１領域では、前記第３電源線と前記第４電源線との間に挟まれた領域と重なる前記第４面の第２領域と比較して、第２端子配列部の列数が少ない、電子装置。
  12. 請求項１において、
    前記第１配線基板は、前記複数の第１半導体チップのうちの一部に第３電源電位を供給する第３電源線と、前記複数の第１半導体チップのうちの他の一部に第４電源電位を供給する第４電源線と、を有し、
    前記第２配線基板の前記第４面に、前記第４面の外周に沿って複数列で配列される前記複数の端子は、
    前記第１電源電位、前記第２電源電位、前記第３電源電位、および前記第４電源電位を含む電源電位が供給される電源電位用端子と、
    基準電位が供給される基準電位用端子と、
    電気信号が伝送される信号用端子と、
    を有し、
    前記複数の端子の前記第４面は、
    前記複数の端子のうち、前記電源電位用端子または前記基準電位用端子の方が、前記信号用端子よりも多く配列される第１端子配列部と、
    前記第１端子配列部よりも前記第４面の外周側に設けられ、複数の前記信号用端子が前記電源電位用端子および前記基準電位用端子の数以上に配列される第２端子配列部と、
    を有し、
    前記第１電源線、前記第２電源線、前記第３電源線、前記第４電源線のうちのいずれかと重なる前記第４面の第１領域では、前記第３電源線と前記第４電源線との間に挟まれた領域と重なる前記第４面の第２領域と比較して、第２端子配列部の列数が少ない、電子装置。
  13. 請求項１において、
    前記半導体装置は、
    前記第２配線基板の前記第３面において、前記第２半導体チップの前記第１チップ辺と前記第２配線基板の前記第１基板辺との間には、前記第１電源線または前記第２電源線と厚さ方向に重なる位置に搭載され、前記第１半導体チップと電気的に接続される第３半導体チップを有し、
    前記第３半導体チップは、前記第２配線基板の前記第４面に形成された前記複数の端子のうちの複数の第３半導体チップ用端子と電気的に接続され、
    前記第１配線基板は、前記第１電源線が設けられた第１配線層、および前記第２電源線が設けられた第２配線層、および前記第１面の最も近くに設けられた第１面側配線層を含む複数の配線層を有し、
    前記複数の第３半導体チップ用端子のうち、前記第１面側配線層以外の配線層に接続される第１端子の数は、前記第１面側配線層以外の配線層に接続されない第２端子の数よりも少ない、電子装置。
  14. 請求項１において、
    前記第１配線基板は、前記第１電源線または前記第２電源線を厚さ方向に貫通する複数のスルーホール配線を有し、
    前記第１電源線または前記第２電源線には、前記複数のスルーホール配線との交差部分に、前記第１電源線または前記第２電源線が延在する第１方向に沿って配列された複数の開口部が設けられ、
    前記複数の開口部のうち、前記第１方向に沿って隣り合う開口部間の第１離間距離は、前記第１方向に直交する第２方向に沿って隣り合う開口部間の第２離間距離よりも小さい、電子装置。
  15. 請求項２において、
    前記第２配線基板は、
    前記第２半導体チップに前記第３電源電位を供給する第３電源電位供給経路と、
    前記第２半導体チップに前記第４電源電位を供給する第４電源電位供給経路と、
    を備え、
    前記第３電源電位供給経路および前記第４電源電位供給経路のそれぞれには、前記複数の第１半導体チップのそれぞれの平面積よりも大きい面積を有する導体パターンが含まれる、電子装置。
  16. 請求項１５において、
    前記第３電源電位供給経路を構成する第１導体パターンおよび前記第３電源電位供給経路を構成する第２導体パターンのそれぞれは、前記第２半導体チップと厚さ方向に重なっている、電子装置。
  17. 請求項１において、
    前記第２配線基板の前記複数の端子は、
    前記第１配線基板を厚さ方向に貫通する第１スルーホール配線を介して前記第１電源線または前記第２電源線に接続される第１電源端子と、
    前記第２半導体チップが備えるアナログ回路に電源電位を供給するアナログ用電源端子と、
    を含み、
    前記第１配線基板は、前記第１電源線が設けられた第１配線層、および前記第２電源線が設けられた第２配線層を含む複数の配線層を有し、
    前記アナログ用電源端子は、前記第１配線基板を厚さ方向に貫通する第２スルーホール配線、および前記第１スルーホール配線と前記第２スルーホール配線とを連結する連結配線を介して前記第１電源端子と電気的に接続され、
    前記連結配線は、前記第１配線層の前記複数の配線層のうち、前記第１配線層および前記第２配線層よりも前記第２面側の配線層に設けられ、かつ、前記第１配線層と、前記第２配線層と、前記第１配線層および前記第２配線層よりも前記第１面側の配線層と、には設けられていない、電子装置。
  18. 第１面および前記第１面の反対側に位置する第２面を有する第１配線基板と、
    第３面、前記第３面の反対側に位置する第４面、および前記第４面に形成された複数の端子を有する第２配線基板と、前記第２配線基板の前記第３面上に搭載された複数の第１半導体チップと、前記第２配線基板の前記第３面上において前記複数の第１半導体チップと並べて搭載され、かつ、前記複数の第１半導体チップのそれぞれを制御する回路を備える第２半導体チップと、を備え、前記第１配線基板の前記第１面上に搭載された半導体装置と、
    を含み、
    平面視において、前記第２配線基板の周縁部は、第１基板辺、前記第１基板辺の反対側に位置する第２基板辺、前記第１基板辺および前記第２基板辺と交差する第３基板辺、および前記第３基板辺の反対側に位置する第４基板辺を有し、
    平面視において、前記第２半導体チップの周縁部は、第１チップ辺、前記第１チップ辺の反対側に位置する第２チップ辺、前記第１チップ辺および前記第２チップ辺と交差する第３チップ辺、および前記第３チップ辺の反対側に位置する第４チップ辺を有し、
    前記第２半導体チップは、前記第２半導体チップの前記第１チップ辺が、前記第２配線基板の第１基板辺と並び、かつ、前記第２半導体チップの前記第３チップ辺が、前記第２配線基板の第３基板辺と並ぶように前記第２配線基板上に搭載され、
    前記複数の第１半導体チップのうちの一部は、前記第２半導体チップの前記第２チップ辺と前記第２配線基板の前記第２基板辺との間に搭載され、
    前記複数の第１半導体チップのうちの他の一部は、前記第２半導体チップの前記第３チップ辺と前記第２配線基板の前記第３基板辺との間に搭載され、
    前記第２半導体チップの前記第４チップ辺と前記第２配線基板の前記第４基板辺との間には、複数の信号配線が形成され、
    前記第１配線基板は、前記第２半導体チップに第１電源電位を供給する第１電源線と、前記第１電源線よりも広い配線幅を備え、前記第２半導体チップに第２電源電位を供給する第２電源線と、を有し、
    平面視において、前記第２電源線は、前記第２配線基板の前記第１基板辺および前記第２半導体チップの前記第１チップ辺を跨ぐように配置され、
    平面視において、前記第１電源線は、前記第２電源線と前記複数の第１半導体チップのうちの一部との間を通って前記第２半導体チップと重なる領域に向かって延びるように配置され、
    前記第１電源線のうち、前記第２電源線と厚さ方向に重なる領域の面積は、前記第１電源線のうち、前記第２電源線と重ならない領域の面積よりも小さい、電子装置。
  19. 第１面および前記第１面の反対側に位置する第２面を有する第１配線基板と、
    第３面、前記第３面の反対側に位置する第４面、および前記第４面に形成された複数の端子を有する第２配線基板と、前記第２配線基板の前記第３面上に搭載された複数の第１半導体チップと、前記第２配線基板の前記第３面上において前記複数の第１半導体チップと並べて搭載され、かつ、前記複数の第１半導体チップのそれぞれを制御する回路を備える第２半導体チップと、を備え、前記第１配線基板の前記第１面上に搭載された半導体装置と、
    を含み、
    平面視において、前記第２配線基板の周縁部は、第１基板辺、前記第１基板辺の反対側に位置する第２基板辺、前記第１基板辺および前記第２基板辺と交差する第３基板辺、および前記第３基板辺の反対側に位置する第４基板辺を有し、
    平面視において、前記第２半導体チップの周縁部は、第１チップ辺、前記第１チップ辺の反対側に位置する第２チップ辺、前記第１チップ辺および前記第２チップ辺と交差する第３チップ辺、および前記第３チップ辺の反対側に位置する第４チップ辺を有し、
    前記第２半導体チップは、前記第２半導体チップの前記第１チップ辺が、前記第２配線基板の第１基板辺と並び、かつ、前記第２半導体チップの前記第３チップ辺が、前記第２配線基板の第３基板辺と並ぶように前記第２配線基板上に搭載され、
    前記複数の第１半導体チップのうちの一部は、前記第２半導体チップの前記第２チップ辺と前記第２配線基板の前記第２基板辺との間に搭載され、
    前記複数の第１半導体チップのうちの他の一部は、前記第２半導体チップの前記第３チップ辺と前記第２配線基板の前記第３基板辺との間に搭載され、
    前記第２半導体チップの前記第４チップ辺と前記第２配線基板の前記第４基板辺との間には、複数の信号配線が形成され、
    前記第１配線基板は、前記第２半導体チップに第１電流を供給する第１電源線と、前記第２半導体チップに前記第１電流よりも大きい第２電流を供給する第２電源線と、を有し、
    平面視において、前記第２電源線は、前記第２配線基板の前記第１基板辺および前記第２半導体チップの前記第１チップ辺を跨ぐように配置され、
    平面視において、前記第１電源線は、前記第２電源線と前記複数の第１半導体チップのうちの一部との間を通って前記第２半導体チップと重なる領域に向かって延びるように配置され、
    前記第１電源線のうち、前記第２電源線と厚さ方向に重なる第１領域の面積は、前記第１電源線のうち、前記第２電源線と重ならない第２領域の面積よりも小さい、電子装置。
JP2017524561A 2015-06-26 2015-06-26 電子装置 Active JP6317855B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/068574 WO2016208081A1 (ja) 2015-06-26 2015-06-26 電子装置

Publications (2)

Publication Number Publication Date
JPWO2016208081A1 true JPWO2016208081A1 (ja) 2017-10-19
JP6317855B2 JP6317855B2 (ja) 2018-04-25

Family

ID=57584921

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017524561A Active JP6317855B2 (ja) 2015-06-26 2015-06-26 電子装置

Country Status (6)

Country Link
US (1) US10043755B2 (ja)
JP (1) JP6317855B2 (ja)
CN (1) CN107466425B (ja)
HK (1) HK1246501A1 (ja)
TW (1) TW201712845A (ja)
WO (1) WO2016208081A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6405472B2 (ja) * 2015-08-21 2018-10-17 ルネサスエレクトロニクス株式会社 電子装置
EP3347741B1 (en) * 2015-09-08 2020-05-20 Shenzhen Xpectvision Technology Co., Ltd. Methods for making an x-ray detector
EP3790043A4 (en) * 2018-07-10 2021-07-14 Aisin Aw Co., Ltd. CIRCUIT MODULE AND POWER SUPPLY CHIP MODULE
KR102262073B1 (ko) * 2018-07-26 2021-06-08 교세라 가부시키가이샤 배선 기판
US11367707B2 (en) * 2018-09-26 2022-06-21 Intel Corporation Semiconductor package or structure with dual-sided interposers and memory
JP7134077B2 (ja) * 2018-11-26 2022-09-09 ルネサスエレクトロニクス株式会社 半導体装置および電子装置
KR102601866B1 (ko) * 2019-01-16 2023-11-15 에스케이하이닉스 주식회사 반도체 장치
JP7279464B2 (ja) 2019-03-28 2023-05-23 株式会社アイシン 電子基板
JP7413102B2 (ja) 2020-03-17 2024-01-15 キオクシア株式会社 半導体装置
CN114280863B (zh) * 2021-12-17 2024-04-12 滁州惠科光电科技有限公司 阵列基板及显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5113553U (ja) * 1974-07-19 1976-01-31
WO2005091367A1 (ja) * 2004-03-19 2005-09-29 Renesas Technology Corp. 電子回路、半導体装置及び実装基板
JP2006245321A (ja) * 2005-03-03 2006-09-14 Sony Corp プリント回路基板及びプリント回路基板のパターニング方法
US20080170378A1 (en) * 2007-01-17 2008-07-17 Cheng-Yi Ou-Yang Circuit structure having independent ground plane layouts implemented in circuit board
WO2008084723A1 (ja) * 2006-12-28 2008-07-17 Hitachi Metals, Ltd. 高周波部品及び通信装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151639A (ja) 1992-11-04 1994-05-31 Hitachi Ltd 集積回路用パッケージ
JP3938617B2 (ja) * 1997-09-09 2007-06-27 富士通株式会社 半導体装置及び半導体システム
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
JP3745276B2 (ja) 2001-01-17 2006-02-15 キヤノン株式会社 多層プリント配線板
JP4674850B2 (ja) 2005-02-25 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置
JP4662474B2 (ja) 2006-02-10 2011-03-30 ルネサスエレクトロニクス株式会社 データ処理デバイス
JP2011061004A (ja) * 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
JP5425584B2 (ja) * 2009-10-15 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5673455B2 (ja) 2011-09-09 2015-02-18 株式会社村田製作所 電源制御回路モジュール
JP5597659B2 (ja) * 2012-02-29 2014-10-01 株式会社東芝 半導体メモリカード

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5113553U (ja) * 1974-07-19 1976-01-31
WO2005091367A1 (ja) * 2004-03-19 2005-09-29 Renesas Technology Corp. 電子回路、半導体装置及び実装基板
JP2006245321A (ja) * 2005-03-03 2006-09-14 Sony Corp プリント回路基板及びプリント回路基板のパターニング方法
WO2008084723A1 (ja) * 2006-12-28 2008-07-17 Hitachi Metals, Ltd. 高周波部品及び通信装置
US20080170378A1 (en) * 2007-01-17 2008-07-17 Cheng-Yi Ou-Yang Circuit structure having independent ground plane layouts implemented in circuit board

Also Published As

Publication number Publication date
JP6317855B2 (ja) 2018-04-25
US10043755B2 (en) 2018-08-07
TW201712845A (en) 2017-04-01
WO2016208081A1 (ja) 2016-12-29
CN107466425A (zh) 2017-12-12
CN107466425B (zh) 2020-03-06
HK1246501A1 (zh) 2018-09-07
US20180033731A1 (en) 2018-02-01

Similar Documents

Publication Publication Date Title
JP6317855B2 (ja) 電子装置
JP6300420B2 (ja) 電子装置
US10304768B2 (en) Semiconductor device and method for manufacturing the same
JP6114577B2 (ja) 半導体装置
JP6609633B2 (ja) 半導体装置
US9129914B2 (en) Electronic device, test board, and semiconductor device manufacturing method
JP6429647B2 (ja) 半導体装置
JP2019114675A (ja) 半導体装置
JP2017045915A (ja) 半導体装置
JP5658640B2 (ja) 半導体装置
US11158597B2 (en) Electronic device including through conductors in sealing body
US11101206B2 (en) Semiconductor device and electronic device
TWI770287B (zh) 半導體裝置
JP6258460B2 (ja) 半導体装置
JP4640950B2 (ja) 半導体装置
JPH10189813A (ja) 半導体装置および積層型半導体装置並びにこれらの実装構造体
JP2015213136A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170711

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180320

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180330

R150 Certificate of patent or registration of utility model

Ref document number: 6317855

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150