JP6609633B2 - 半導体装置 - Google Patents
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Description
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
<電子装置>
まず、図1および図2を用いて、マザーボード上に複数の半導体装置(半導体パッケージ)が搭載され、複数の半導体装置の間で、電気信号を伝送する電子装置の構成例について説明する。図1は、本実施の形態の半導体装置を含む電子装置の構成例を示す説明図である。また、図2は、図1に示す電子装置が備える回路の構成例を示す説明図である。なお、図1では、半導体装置PKG1と半導体装置PKG2とが電気的に接続されていることを明示的に示すため、図2に示す高速伝送経路SGP2を太線により模式的に示す。
次に、図1に示す半導体装置PKG2を例として、半導体装置PKG2内にDCカット用のコンデンサ20Dを搭載する実施態様について詳細に説明する。図3は、図1に示す複数の半導体装置のうち、DCカット用のコンデンサを有する半導体装置の上面図である。また、図4は、図3に示す半導体装置の下面図である。また、図5は、図3に示す配線基板の上面側からみた透視平面において、複数のコンデンサと半導体チップとの位置関係を示す平面図である。また、図6は、図3のA−A線に沿った拡大断面図である。
次に、図5および図6に示す配線基板30とコンデンサ20D、20Pとの接続構造の詳細について説明する。まず、本セクションでは、図5に示す複数のコンデンサ20P、20Dのうち、電源回路用の複数のコンデンサ20Pのそれぞれが配線基板30に内蔵されていることにより、得られる効果について説明する。
次に、図5に示す複数のコンデンサ20P、20Dのうち、DCカット用の複数のコンデンサ20Dのそれぞれが配線基板30に内蔵されていることにより、得られる効果について説明する。図10は、図5に示すDCカット用のコンデンサに接続される信号伝送経路の例を模式的に示す拡大断面図である。また、図11は、図5に対する変形例である半導体装置のDCカット用のコンデンサが内蔵された領域の周辺を拡大して示す拡大平面図である。また、図12は、図11に示す半導体装置の拡大断面図である。また、図13は、図5に対する別の変形例である半導体装置のDCカット用のコンデンサが内蔵された領域の周辺を拡大して示す拡大平面図である。また、図14は、図13に示す半導体装置の拡大断面図である。また、図33は、図32に示すDCカット用のコンデンサに接続される信号伝送経路の例を模式的に示す拡大断面図である。
次に、コンデンサの周囲の導体パターンのレイアウトについて説明する。図15は、図10に示す複数の配線層のうち、コンデンサが埋め込まれた配線層の拡大平面図である。また、図16は、図15に示す配線層の上層の配線層の拡大平面図である。また、図17は、図16に示す配線層の上層の配線層の拡大平面図である。
次に、配線基板30に内蔵されるコンデンサ20D、20Pの厚さと、配線基板30の厚さ方向におけるレイアウトの関係について説明する。図18は、図10に示す高速伝送経路を構成するコンデンサとスルーホール配線が形成されたコア絶縁層との関係を示す要部断面図である。また、図19および図20は、図18に対する変形例である半導体装置のコンデンサとスルーホール配線が形成されたコア絶縁層との関係を示す要部断面図である。
本実施の形態のように、配線基板30(図6参照)の内部にコンデンサ20Dやコンデンサ20Pが内蔵されている場合、コンデンサ20Dやコンデンサ20Pの電極2E(図21参照)にビア配線3Vを接続する必要がある。以下図21〜図24を用いてコンデンサ20D、20Pとビア配線3Vとの接続方法の例について順に説明する。図21〜図24のそれぞれは、配線基板に内蔵されたコンデンサにビア配線を接続する実施態様の例を示す要部断面図である。
次に、図1〜図24を用いて説明した半導体装置PKG2、PKG3、PKG4、PKG5、PKG6、PKG7の製造工程について説明する。本セクションでは、代表例として、半導体装置PKG2の製造方法を取り上げて説明する。半導体装置PKG2は、図25に示すフローに沿って製造される。図25は、一実施の形態である半導体装置の製造工程の概要を示す説明図である。各工程の詳細について以下に説明する。なお、以下の製造方法の説明においては、予め製品サイズに形成された配線基板30を準備して、一層分の半導体装置PKG2を製造する方法について説明する。しかし、変形例としては、複数の製品形成領域に区画された、所謂、多数個取り基板を準備して、複数の製品形成領域のそれぞれについて組立を行ったあと、製品形成領域毎に分割して複数の半導体装置を取得する、多数個取り方式にも適用できる。この場合、図25に示すボールマウント工程の後、または電気的試験工程の後に、多数個取り基板を切断して製品形成領域毎に分割する、個片化工程が追加される。
まず、図25に示す配線基板準備工程では、図26に示す配線基板30を準備する。図26は、図25に示す配線基板準備工程で準備する配線基板の製造工程の一例を示す説明図である。図26に示す配線基板30は、図6に示す配線基板30のうち、半導体チップ12、支持枠42、放熱板40、および複数の半田ボールSBを搭載する前の状態の配線基板30である。
次に、図25に示す半導体チップ搭載工程では、図5および図6に示すように、配線基板30の上面3t上に半導体チップ12を搭載する。
次に、図25に示す放熱板搭載工程では、図6に示すように、半導体チップ12上に放熱板40を搭載し、半導体チップ12を放熱板40で覆う。
次に、図25に示すボールマウント工程では、図4および図6に示すように、配線基板30の実装面である下面3b側に、複数の半田ボールSBを取り付ける。本工程では、図4および図6に示す絶縁層31Bから露出するランド3LD上に半田ボールSBを配置して、リフロー処理(加熱して半田成分を溶融接合させた後、冷却する処理)を施すことにより半田ボールSBがランド3LDに接合される。なお、図1に示す配線基板MB1と半導体装置PKG2を電気的に接続する導電性材料として半田ボールSBを用いない場合、本工程は省略することもできる。あるいは、本工程において、半田ボールSBに代えて、ランド3LDの露出面に、薄い半田膜などの金属膜を形成しても良い。
次に、図25に示す電気的試験工程では、半導体装置PKG2に形成された回路の電気的な試験を行う。この電気的試験には、検査用に直流電流を流して検査を行う、DCテストが含まれる。DCテストには、例えば、回路の電気的な接続状態を確認する導通テストなどが含まれる。図27は、図25に示す電気的試験工程において、DCカット用のコンデンサの電極を短絡させて検査を行う状態を模式的に示す拡大断面図である。
次に、図1を用いて、マザーボードである配線基板MB1上に半導体装置PKG1および半導体装置PKG2を搭載して、半導体装置PKG1と半導体装置PKG2とを電気的に接続する方法について説明する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
〔付記1〕
(a)第1面および前記第1面の反対側の第2面を備える配線基板を準備する工程と、
(b)前記配線基板の前記第1面側に、複数のチップ電極を備えた半導体チップを搭載する工程と、
を含み、
前記配線基板は、
前記配線基板に内蔵された第1コンデンサと、
平面視において、前記第1コンデンサと前記配線基板の周縁部との間に配置された第2コンデンサと、
を有し、
前記第2コンデンサは、前記半導体チップに対し、電気信号を入力または出力する信号伝送経路に直列接続で挿入されており、
前記(b)工程では、平面視において、前記第1コンデンサと重なる位置に前記半導体チップが搭載される、半導体装置の製造方法。
1BP 突起電極(バンプ電極)
1PD パッド(電極パッドボンディングパッド)
1s 側面
1t 表面(主面、上面)
2BD 本体部
2E、2E1、2E2、2E3、2E4 電極
2Eb 下面
2Et 上面
2LS 長辺(長側面)
2SS 短辺(短側面)
3b 下面(面、主面、実装面)
3BF 端子(ボンディングパッド、ボンディングリード、チップ接続用端子)
3Cb 下面
3Ct 上面
3K1、3K2、3K3 開口部
3LD、3LH、3LL、3LVd、3LVs ランド(外部端子、端子)
3mf 金属膜
3PL 導体プレーン(パターン)
3s 側面
3ST 支持テープ(支持部材)
3t 上面(面、主面、チップ搭載面)
3TP、3TP1、3TP2 端子(テスト用の端子、テスト端子)
3TW スルーホール配線
3V、3V12、3V23、3V23、3V45、3V56、3VL、3VS ビア配線
3W 配線
11、12 半導体チップ
20CL 導体板
20D、20P コンデンサ(チップコンデンサ、セラミックコンデンサ)
20IL 絶縁層(誘電体層)
30 配線基板
31 絶縁層
31B、31T 絶縁層(ソルダレジスト膜)
31C 絶縁層(コア材、コア絶縁層)
32 アンダフィル樹脂(絶縁性樹脂)
33 絶縁材(穴埋め材)
40 放熱板(ヒートスプレッダ、部材)
41 接着材(放熱樹脂)
42 支持枠(スティフナリング)
CBT 開口部
DL 延在方向(長手方向)
DSp、DSn 差動信号伝送経路
DW 幅方向
EDV1 電子装置(電子機器)
MB1 配線基板(マザーボード、実装基板)
MBt 上面(搭載面)
PKG2、PKG3、PKG4、PKG5、PKG6、PKG7、PKG8、PKG9、PKG10、PKGh1 半導体装置
RP リターン経路
Rx、RxL、Rxn、Rxp 電極(電極パッド)
SB 半田ボール(半田材、外部端子、電極、外部電極)
SD 接合材
SGin、SGout 検査信号
SGP 信号伝送経路
SGP1 低速伝送経路
SGP2 高速伝送経路
TM1、TM2 端子
Tx、TxL、Txn、Txp 電極(電極パッド)
Vd、Vs 電極(電極パッド)
VDD 電源電位
VDP 電源電位供給経路
VSP 基準電位供給経路
VSS 基準電位
WL1、WL2、WL3、WL4、WL5、WL6 配線層
Claims (14)
- 第1面および前記第1面の反対側の第2面を備える配線基板と、
複数のチップ電極を備え、前記配線基板に搭載された半導体チップと、
平面視において、前記半導体チップと重なる位置に配置され、かつ、前記配線基板に内蔵された第1コンデンサと、
平面視において、前記第1コンデンサと前記配線基板の周縁部との間の、前記半導体チップと重ならない位置に配置され、かつ、前記配線基板に内蔵された第2コンデンサと、
を含み、
前記配線基板は、
前記第1面側に配置され、前記半導体チップの前記複数のチップ電極と電気的に接続される複数のチップ接続用端子と、
前記第2面側に配置される複数の外部端子と、
前記第1面側または前記第2面側に配置され、前記第2コンデンサに電気的に接続される第1端子および第2端子と、
を備え、
前記第2コンデンサは、
前記複数のチップ接続用端子のうちの第1チップ接続用端子、および前記第1端子のそれぞれと電気的に接続される第1電極と、
前記複数の外部端子のうちの第1外部端子、および前記第2端子のそれぞれと電気的に接続される第2電極と、
を備え、かつ、前記半導体チップに対し、電気信号を入力または出力する信号伝送経路に直列接続で挿入され、
前記第1端子の一部は、前記配線基板の前記第1面または前記第2面において露出し、
前記第2端子の一部は、前記配線基板の前記第1面または前記第2面において露出する、半導体装置。 - 請求項1において、
前記第1コンデンサは、前記半導体チップに電源電位を供給する電源電位供給経路に接続される、半導体装置。 - 請求項2において、
平面視において、前記第2コンデンサと前記配線基板の周縁端との間隔は、前記第2コンデンサと前記半導体チップとの間隔より小さい、半導体装置。 - 請求項2において、
前記配線基板は、
前記第1面と前記第2面との間に位置する第3面、および前記第3面の反対側の第4面を有する第1絶縁層と、
前記第1絶縁層の前記第3面および前記第4面のうち、一方から他方までを貫通するように形成された複数のスルーホール配線と、
を備え、
断面視において、前記第1コンデンサの厚さは、前記第1絶縁層の厚さより小さい、半導体装置。 - 請求項1において、
前記配線基板は、
前記第1面と前記第2面との間に位置する第3面、および前記第3面の反対側の第4面を有する第1絶縁層と、
前記第1絶縁層の前記第3面および前記第4面のうち、一方から他方までを貫通するように形成された複数のスルーホール配線と、
を備え、
断面視において、前記第2コンデンサの厚さは、前記第1絶縁層の厚さより小さい、半導体装置。 - 請求項2において、
前記配線基板は、
前記第1面と前記第2面との間に位置する第3面、および前記第3面の反対側の第4面を有する第1絶縁層と、
前記第1絶縁層の前記第3面および前記第4面のうち、一方から他方までを貫通するように形成された複数のスルーホール配線と、
を備え、
前記第2コンデンサは、前記第3面と前記第4面との間に配置され、かつ、前記複数のスルーホール配線とは、電気的に分離されている、半導体装置。 - 請求項1において、
前記配線基板は、
前記第1面側に配置され、前記複数のチップ接続用端子、前記第1端子、および前記第2端子を含む導体パターンが形成された第1配線層と、
前記第1配線層を覆う第1絶縁膜と、
を備え、
前記第1絶縁膜は、
前記第1端子と重なる位置に形成された第1開口部と、
前記第2端子と重なる位置に形成された第2開口部と、
を備え、
前記第1端子の一部は、前記第1開口部の底部において、前記第1絶縁膜から露出し、
前記第2端子の一部は、前記第2開口部の底部において、前記第1絶縁膜から露出し、
前記第1開口部および前記第2開口部のそれぞれは、平面視において、前記第2コンデンサと重なる、半導体装置。 - 請求項1において、
前記第2コンデンサの前記第1電極から前記配線基板の前記第1端子までの配線経路距離、および前記第2コンデンサの前記第2電極から前記配線基板の前記第2端子までの配線経路距離のそれぞれは、前記電気信号の波長の1/4以下である、半導体装置。 - 請求項1において、
平面視において、前記第1端子および前記第2端子は、前記第2コンデンサと重なる位置に配置されている、半導体装置。 - 請求項1において、
前記第1端子および前記第2端子は、前記配線基板の前記第1面側に形成され、
前記配線基板の前記第1面上には、前記半導体チップの全体を覆う第1部材が搭載され、
平面視において、前記第1端子および前記第2端子は、前記第1部材と前記配線基板の周縁端との間に配置されている、半導体装置。 - 請求項1において、
前記配線基板の前記第1面上には、前記半導体チップの全体を覆う第1部材が搭載され、
平面視において、前記第2コンデンサは前記第1部材と重なる位置に配置され、
前記第1端子および前記第2端子は、前記配線基板の前記第2面側に形成されている、半導体装置。 - 第1面および前記第1面の反対側の第2面を備える配線基板と、
複数のチップ電極を備え、前記配線基板に搭載された半導体チップと、
平面視において、前記半導体チップと重ならない位置に配置され、かつ、前記配線基板に内蔵されたコンデンサと、
を含み、
前記配線基板は、
前記第1面側に配置され、前記半導体チップの前記複数のチップ電極と電気的に接続される複数のチップ接続用端子と、
前記第2面側に配置される複数の外部端子と、
前記コンデンサに電気的に接続される第1端子および第2端子と、
を備え、
前記コンデンサは、
前記複数のチップ接続用端子のうちの第1チップ接続用端子、および前記第1端子のそれぞれと電気的に接続される第1電極と、
前記複数の外部端子のうちの第1外部端子、および前記第2端子のそれぞれと電気的に接続される第2電極と、
を備え、かつ、前記半導体チップに形成された第1回路に対し、電気信号を入力または出力する信号伝送経路に直列接続で挿入され、
前記第1端子の一部は、前記配線基板の前記第1面または前記第2面において露出し、
前記第2端子の一部は、前記配線基板の前記第1面または前記第2面において露出する、半導体装置。 - 請求項12において、
前記配線基板は、
前記第1面と前記第2面との間に位置する第3面、および前記第3面の反対側の第4面を有する第1絶縁層と、
前記第1絶縁層の前記第3面および前記第4面のうち、一方から他方までを貫通するように形成された複数のスルーホール配線と、
を備え、
前記コンデンサは、前記第3面と前記第4面との間に配置され、かつ、前記複数のスルーホール配線とは、電気的に分離されている、半導体装置。 - 請求項12において、
前記コンデンサの前記第1電極から前記配線基板の前記第1端子までの配線経路距離、および前記コンデンサの前記第2電極から前記配線基板の前記第2端子までの配線経路距離のそれぞれは、前記電気信号の波長の1/4以下である、半導体装置。
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