JP2010021275A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】配線基板の裏面電極に傷が付くのを防ぐことができる半導体装置の製造方法を得る。
【解決手段】表面に表面電極12a,12b,12c、裏面に裏面電極14a,14bを持つ配線基板10を形成する。配線基板10の裏面において、ダイシングライン部32に、裏面電極14a,14bより厚いソルダーレジスト34を形成する。配線基板10を製造装置36上にソルダーレジスト34を介して固定し、配線基板10の表面に半導体チップ16を搭載し、半導体チップ16と表面電極12cを金ワイヤ22により接続し、これらを樹脂24により封止する。樹脂封止された配線基板10をダイシングライン部32に沿ってダイシングする。
【選択図】図11
【解決手段】表面に表面電極12a,12b,12c、裏面に裏面電極14a,14bを持つ配線基板10を形成する。配線基板10の裏面において、ダイシングライン部32に、裏面電極14a,14bより厚いソルダーレジスト34を形成する。配線基板10を製造装置36上にソルダーレジスト34を介して固定し、配線基板10の表面に半導体チップ16を搭載し、半導体チップ16と表面電極12cを金ワイヤ22により接続し、これらを樹脂24により封止する。樹脂封止された配線基板10をダイシングライン部32に沿ってダイシングする。
【選択図】図11
Description
本発明は、配線基板の表面に半導体チップを搭載する半導体装置の製造方法に関し、特に配線基板の裏面電極に傷が付くのを防ぐことができる半導体装置の製造方法に関するものである。
増幅用トランジスタを有する半導体チップを配線基板上に搭載した半導体装置が提案されている(例えば、特許文献1参照)。このような半導体装置は、パッケージ基板上に半導体チップとチップ部品を搭載したモノリシックマイクロ波集積回路(MMIC: Monolitic Microwave IC)として実現される。
配線基板の表面に半導体チップなどを搭載する際に、配線基板を製造装置(治工具)に固定する必要がある。この際に、配線基板の裏面電極が製造装置に接触し、裏面電極のAuメッキに傷が付くという問題がある。これにより、裏面電極の下地の金属がむき出しとなり、酸化し、半田濡れ性が悪くなってしまう。
本発明は、上述のような課題を解決するためになされたもので、その目的は、配線基板の裏面電極に傷が付くのを防ぐことができる半導体装置の製造方法を得るものである。
本発明は、表面に表面電極、裏面に裏面電極が設けられた配線基板を形成する工程と、前記配線基板の裏面において、ダイシングライン部に、前記裏面電極より厚いソルダーレジストを形成する工程と、前記配線基板を製造装置上に前記ソルダーレジストを介して固定し、前記配線基板の表面に半導体チップを搭載する工程と、前記半導体チップと前記表面電極をワイヤにより接続する工程と、前記半導体チップ及び前記ワイヤを樹脂により封止する工程と、樹脂封止された前記配線基板を前記ダイシングライン部に沿ってダイシングを行う工程とを備えることを特徴とする半導体装置の製造方法である。
本発明により、配線基板の裏面電極に傷が付くのを防ぐことができる。
実施の形態1.
図1は、本発明の実施の形態に係る半導体装置を示す上面図であり、図2は断面図である。ただし、配線基板10の内部構造については図示を省略している。なお、半導体装置の平面形状は3mm角の正方形である。
図1は、本発明の実施の形態に係る半導体装置を示す上面図であり、図2は断面図である。ただし、配線基板10の内部構造については図示を省略している。なお、半導体装置の平面形状は3mm角の正方形である。
Auメッキなどにより配線基板10の表面に表面電極12a,12b,12cが形成され、裏面に裏面電極14a,14bが形成されている。配線基板10の表面電極12a上に、GaAsなどで構成された半導体チップ16がダイボンド材により実装されている。また、配線基板10の表面電極12b上に他のチップ部品18が半田により実装されている。配線基板10上のソルダーレジスト20は半田の流れ止めとして機能している。半導体チップ16と配線基板10上の表面電極12cが金ワイヤ22により接続されている。これらの半導体チップ16、チップ部品18、表面電極12a,12b,12c及び金ワイヤ22は樹脂24により封止されている。
図3は、本発明の実施の形態1に係る半導体装置の等価回路を示す図である。図示のように、この半導体装置は高周波電力増幅器である。
半導体チップ16は、増幅用トランジスタTr1,Tr2と、バイアス回路Bと、整合回路A1,A2,A3とを有する。また、配線基板10は、端子Pin,Pout,Vref,Vcb,Vc1,Vc2と、バイアスラインL1,L2と、端子Vc1,Vc2と接地点との間にそれぞれ設けられたバイアスコンデンサC1,C2と、出力側DCカット用コンデンサC3とを有する。
前段の増幅用トランジスタTr1のベースは、整合回路A1を介して端子Pinに接続されている。後段の増幅用トランジスタTr2のベースは、整合回路A2を介して前段の増幅用トランジスタTr1のコレクタに接続されている。後段の増幅用トランジスタTr2のコレクタは、整合回路A3及び出力側DCカット用コンデンサC3を介して端子Poutに接続されている。増幅用トランジスタTr1,Tr2のコレクタには、それぞれバイアスラインL1,L2を介して端子Vc1,Vc2から駆動電圧が印加される。増幅用トランジスタTr1,Tr2のエミッタは接地されている。
また、バイアス回路Bには端子Vrefを介して基準電圧が印加され、端子Vcbを介して駆動電圧が印加される。この駆動電圧に応じてバイアス回路Bは、増幅用トランジスタTr1,Tr2のベースに電圧を供給して、増幅用トランジスタTr1,Tr2を駆動する。そして、端子Pinから入力された高周波信号は、増幅用トランジスタTr1,Tr2により増幅されて、端子Poutから出力される。
図4は、本発明の実施の形態1に係る配線基板を示す断面図である。図5〜8は、それぞれ図4のA−A´,B−B´,C−C´,D−D´における上面図である。
複数の樹脂材26a,26b,26cと複数の導体28a,28bが交互に重なっている。最下層の樹脂材26aの下面に、接地電極である裏面電極14aと、電極端子である裏面電極14bが設けられている。裏面電極14bと導体28aはビアホール30aにより、導体28aと導体28bはビアホール30bにより、導体28bと表面電極12cはビアホール30cによりそれぞれ電気的に接続されている。
本実施の形態では、樹脂材26bがコア基板であり、その上下に設けられた樹脂材26a,26cがビルドアップ材である。最下層の樹脂材26aの上面に設けられた導体28aは、増幅用トランジスタTr1,Tr2に駆動電圧を供給するためのバイアスラインL1,L2を有する。
上記の半導体装置の製造方法について図面を参照しながら説明する。まず、図9に示すように、表面に表面電極12a,12b,12c、裏面に裏面電極14a,14bを持つ配線基板10を形成する。そして、図10の下面図に示すように、配線基板10の裏面において、ダイシングライン部32に、裏面電極14a,14bより厚いソルダーレジスト34を形成する。
次に、図11に示すように、配線基板10を製造装置36上にソルダーレジスト34を介して固定する。この状態で、配線基板10の表面に半導体チップ16を搭載する。そして、半導体チップ16と表面電極12cを金ワイヤ22により接続する。これらの半導体チップ16、チップ部品18、表面電極12a,12b,12c及び金ワイヤ22を樹脂24により封止する。
次に、図12に示すように、ダイシングブレード38を用いて、樹脂封止された配線基板10をダイシングライン部32に沿ってダイシングする。この際、ダイシングライン部32に配置されたソルダーレジスト34も除去される。以上の工程により、本発明の実施の形態1に係る半導体装置が製造される。
上記のように配線基板10の裏面にソルダーレジスト34を設けたことで裏面電極14a,14bが製造装置36に接触しないため、配線基板10の裏面電極14a,14bに傷が付くのを防ぐことができる。
実施の形態2.
本実施の形態では、図13に示すように、ソルダーレジスト34の幅をダイシングライン部32の幅より広くする。これにより、ダイシング後に例えば100μm程度の幅のソルダーレジスト34が残るが、実施の形態1と同様の効果を得ることができる。
本実施の形態では、図13に示すように、ソルダーレジスト34の幅をダイシングライン部32の幅より広くする。これにより、ダイシング後に例えば100μm程度の幅のソルダーレジスト34が残るが、実施の形態1と同様の効果を得ることができる。
実施の形態3.
本実施の形態では、図14に示すように、ソルダーレジスト34の幅をダイシングライン部32の幅より狭くする。これにより、ソルダーレジスト34の位置が多少ずれた場合でも、製品にソルダーレジスト34が残らないようにすることができる。
本実施の形態では、図14に示すように、ソルダーレジスト34の幅をダイシングライン部32の幅より狭くする。これにより、ソルダーレジスト34の位置が多少ずれた場合でも、製品にソルダーレジスト34が残らないようにすることができる。
10 配線基板
12a,12b,12c 表面電極
14a,14b 裏面電極
16 半導体チップ
18 チップ部品
22 金ワイヤ
24 樹脂
32 ダイシングライン部
34 ソルダーレジスト
36 製造装置
12a,12b,12c 表面電極
14a,14b 裏面電極
16 半導体チップ
18 チップ部品
22 金ワイヤ
24 樹脂
32 ダイシングライン部
34 ソルダーレジスト
36 製造装置
Claims (3)
- 表面に表面電極、裏面に裏面電極を持つ配線基板を形成する工程と、
前記配線基板の裏面において、ダイシングライン部に、前記裏面電極より厚いソルダーレジストを形成する工程と、
前記配線基板を製造装置上に前記ソルダーレジストを介して固定し、前記配線基板の表面に半導体チップを搭載し、前記半導体チップと前記表面電極をワイヤにより接続し、前記半導体チップ及び前記ワイヤを樹脂により封止する工程と、
樹脂封止された前記配線基板を前記ダイシングライン部に沿ってダイシングする工程とを備えることを特徴とする半導体装置の製造方法。 - 前記ソルダーレジストの幅を前記ダイシングライン部の幅より広くすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ソルダーレジストの幅を前記ダイシングライン部の幅より狭くすることを特徴とする請求項1に記載の半導体装置の製造方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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KR20180070575A (ko) | 2015-10-15 | 2018-06-26 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
US10056323B2 (en) | 2014-04-24 | 2018-08-21 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
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JP2002190488A (ja) * | 2000-12-20 | 2002-07-05 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
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2008
- 2008-07-09 JP JP2008179208A patent/JP2010021275A/ja active Pending
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