JP2002280386A - 半導体素子およびその製造方法、ならびに半導体装置およびそれを用いた電子機器 - Google Patents
半導体素子およびその製造方法、ならびに半導体装置およびそれを用いた電子機器Info
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Abstract
(57)【要約】
【課題】 半導体素子のチップサイズの縮小化を図ると
ともに、半導体素子の特性の低下を防止する。 【解決手段】 ゲート電極７、ソース電極９およびドレ
イン電極１２に、半導体基板１を貫通するバイアホール
２が形成され、バイアホール２の内側には半導体基板１
の裏面から突出する埋め込み金属配線３が設けられて、
埋め込み金属配線３によって凸状電極が形成されてい
る。
ともに、半導体素子の特性の低下を防止する。 【解決手段】 ゲート電極７、ソース電極９およびドレ
イン電極１２に、半導体基板１を貫通するバイアホール
２が形成され、バイアホール２の内側には半導体基板１
の裏面から突出する埋め込み金属配線３が設けられて、
埋め込み金属配線３によって凸状電極が形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の内部
を貫通するバイアホールを用いた配線構造を有する半導
体素子およびその製造方法ならびに半導体素子を用いた
半導体装置およびそれを用いた電子機器に関する。
を貫通するバイアホールを用いた配線構造を有する半導
体素子およびその製造方法ならびに半導体素子を用いた
半導体装置およびそれを用いた電子機器に関する。
【０００２】
【従来の技術】半導体基板としてＧａＡｓ（ガリウム砒
素）基板を用いたＭＥＳＦＥＴ（ショットキー障壁接合
ゲート型電界効果トランジスタ）は、高周波デバイスと
して優れた特性を有している。このＧａＡｓＭＥＳＦＥ
Ｔの高周波デバイスとしての優れた特性を引き出すため
に、例えばソース電極の下のＧａＡｓ基板にバイアホー
ル（貫通孔）を設け、このバイアホールの内部に形成さ
れた金属層を介して、ソース電極とＧａＡｓ基板の裏面
の金属層とを電気的に接続することによりソースインダ
クタンスの低減が図られている。
素）基板を用いたＭＥＳＦＥＴ（ショットキー障壁接合
ゲート型電界効果トランジスタ）は、高周波デバイスと
して優れた特性を有している。このＧａＡｓＭＥＳＦＥ
Ｔの高周波デバイスとしての優れた特性を引き出すため
に、例えばソース電極の下のＧａＡｓ基板にバイアホー
ル（貫通孔）を設け、このバイアホールの内部に形成さ
れた金属層を介して、ソース電極とＧａＡｓ基板の裏面
の金属層とを電気的に接続することによりソースインダ
クタンスの低減が図られている。
【０００３】図６（ａ）および（ｂ）は、特開平１０−
２４２１６６号公報に開示されている半導体素子のバイ
アホールの内部に形成された金属層と、半導体基板の裏
面の金属層とを電気的に接続する構造を示す。
２４２１６６号公報に開示されている半導体素子のバイ
アホールの内部に形成された金属層と、半導体基板の裏
面の金属層とを電気的に接続する構造を示す。
【０００４】図６（ａ）は、その公報に開示された半導
体素子の平面図、図（ｂ）は、そのＡ−Ａ’線における
断面図である。
体素子の平面図、図（ｂ）は、そのＡ−Ａ’線における
断面図である。
【０００５】半導体基板１には、半導体装置を構成する
半導体素子であるショットキー障壁接合ゲート型電界効
果トランジスタ（以後、ＭＥＳＦＥＴと記す）が形成さ
れている。ＭＥＳＦＥＴは、半導体基板１の上部の長方
形状の領域に埋め込まれたドレイン拡散層６と、ドレイ
ン拡散層６に近接して半導体基板１の上部の長方形状の
領域に埋め込まれたソース拡散層８とを有している。ド
レイン拡散層６およびソース拡散層８は、一定の間隙を
あけて配置されており、半導体基板１上には、その間隙
の中央部に沿って、一定の幅のゲート電極７が設けられ
ている。ゲート電極７は、ドレイン拡散層６とソース拡
散層８との間を通過しており、一方の端部には、長方形
状に拡がったゲートパッド１４が設けられている。
半導体素子であるショットキー障壁接合ゲート型電界効
果トランジスタ（以後、ＭＥＳＦＥＴと記す）が形成さ
れている。ＭＥＳＦＥＴは、半導体基板１の上部の長方
形状の領域に埋め込まれたドレイン拡散層６と、ドレイ
ン拡散層６に近接して半導体基板１の上部の長方形状の
領域に埋め込まれたソース拡散層８とを有している。ド
レイン拡散層６およびソース拡散層８は、一定の間隙を
あけて配置されており、半導体基板１上には、その間隙
の中央部に沿って、一定の幅のゲート電極７が設けられ
ている。ゲート電極７は、ドレイン拡散層６とソース拡
散層８との間を通過しており、一方の端部には、長方形
状に拡がったゲートパッド１４が設けられている。
【０００６】ドレイン拡散層６が設けられた領域内に
は、ドレイン拡散層６上に、ドレイン拡散層６よりも一
回り小さな長方形状のドレイン電極１２が設けられてお
り、ドレイン電極１２の上部において、ドレイン電極１
２とワイヤーボンディング用のドレインパッド１５の端
部とが接続されている。
は、ドレイン拡散層６上に、ドレイン拡散層６よりも一
回り小さな長方形状のドレイン電極１２が設けられてお
り、ドレイン電極１２の上部において、ドレイン電極１
２とワイヤーボンディング用のドレインパッド１５の端
部とが接続されている。
【０００７】ソース拡散層８が設けられた領域内には、
断面長方形状のバイアホール（貫通孔）２が形成されて
いる。このバイアホール２の断面は、長方形状のソース
拡散層８とは同心状態の相似形状になっており、ソース
拡散層８および半導体基板１を貫通している。バイアホ
ール２の内部には、埋め込み金属配線３がバイアホール
２内に充填された状態で設けられている。埋め込み金属
配線３は、バイアホール２を挿通しており、その上部
は、ソース拡散層８の上方に突出している。また、埋め
込み金属配線３の下部は、半導体基板１の裏面に形成さ
れているＧＮＤ電極である金属層のＰＨＳ（Ｐｌａｔｅ
ｄ Ｈｅａｔ Ｓｉｎｋ）１３に接続されている。埋め込
み金属配線３の上端部は、ソース拡散層８よりも一回り
小さな長方形状のフランジ状に拡がっており、その部分
が、ソース拡散層８と電気的に接続されている。
断面長方形状のバイアホール（貫通孔）２が形成されて
いる。このバイアホール２の断面は、長方形状のソース
拡散層８とは同心状態の相似形状になっており、ソース
拡散層８および半導体基板１を貫通している。バイアホ
ール２の内部には、埋め込み金属配線３がバイアホール
２内に充填された状態で設けられている。埋め込み金属
配線３は、バイアホール２を挿通しており、その上部
は、ソース拡散層８の上方に突出している。また、埋め
込み金属配線３の下部は、半導体基板１の裏面に形成さ
れているＧＮＤ電極である金属層のＰＨＳ（Ｐｌａｔｅ
ｄ Ｈｅａｔ Ｓｉｎｋ）１３に接続されている。埋め込
み金属配線３の上端部は、ソース拡散層８よりも一回り
小さな長方形状のフランジ状に拡がっており、その部分
が、ソース拡散層８と電気的に接続されている。
【０００８】ドレイン拡散層６およびソース拡散層８の
間に配置された一定の幅のゲート電極７は、半導体基板
１上のドレイン拡散層６およびソース拡散層８の間の中
央部に、高さがソース拡散層８の埋め込み金属配線３の
上面とほとんど同じになるように形成されている。
間に配置された一定の幅のゲート電極７は、半導体基板
１上のドレイン拡散層６およびソース拡散層８の間の中
央部に、高さがソース拡散層８の埋め込み金属配線３の
上面とほとんど同じになるように形成されている。
【０００９】このような半導体素子は、長方形状に分割
された半導体チップとして、実装基板上に実装されて半
導体装置とされる。
された半導体チップとして、実装基板上に実装されて半
導体装置とされる。
【００１０】図７（ａ）は、このような半導体チップが
実装された半導体装置の平面図であり、（ｂ）は、その
Ａ−Ａ’線での断面図である。
実装された半導体装置の平面図であり、（ｂ）は、その
Ａ−Ａ’線での断面図である。
【００１１】実装基板４上には、それぞれ長方形状に分
割された一対の半導体チップ４１が実装基板金属配線５
ａ上に、実装されている。各半導体チップ４１は、それ
ぞれ実装基板４上の中央部に設けられた実装基板金属配
線５ａ上に、所定間隔をあけてダイボンディングされて
いる。各半導体チップ４１には、前述したようにソース
領域８内を貫通する埋め込み金属配線３、ゲートパッド
１４、ドレインパッド１５がそれぞれ設けられており、
各半導体チップ４１のゲートパッド１４およびドレイン
パッド１５は、ボンディングワイヤー１９によって、実
装基板４の各端部上に設けられた実装基板金属配線５に
それぞれ電気的に接続されている。各ゲートパッド１４
も、実装基板４の一方の側端部上に設けられた各実装基
板金属配線５にボンディングワイヤー１９によって、そ
れぞれ電気的に接続されている。
割された一対の半導体チップ４１が実装基板金属配線５
ａ上に、実装されている。各半導体チップ４１は、それ
ぞれ実装基板４上の中央部に設けられた実装基板金属配
線５ａ上に、所定間隔をあけてダイボンディングされて
いる。各半導体チップ４１には、前述したようにソース
領域８内を貫通する埋め込み金属配線３、ゲートパッド
１４、ドレインパッド１５がそれぞれ設けられており、
各半導体チップ４１のゲートパッド１４およびドレイン
パッド１５は、ボンディングワイヤー１９によって、実
装基板４の各端部上に設けられた実装基板金属配線５に
それぞれ電気的に接続されている。各ゲートパッド１４
も、実装基板４の一方の側端部上に設けられた各実装基
板金属配線５にボンディングワイヤー１９によって、そ
れぞれ電気的に接続されている。
【００１２】実装基板金属配線５は、それぞれ実装基板
４の各側縁部から実装基板４の内部に向かって直線状に
延出しており、実装基板４の各側縁部上に位置する端部
が、実装基板４を貫通するスルーホール配線１７にそれ
ぞれ接続されている。
４の各側縁部から実装基板４の内部に向かって直線状に
延出しており、実装基板４の各側縁部上に位置する端部
が、実装基板４を貫通するスルーホール配線１７にそれ
ぞれ接続されている。
【００１３】各半導体チップ４１は、金属層であるＰＨ
Ｓ１３を介して、実装基板金属配線５ａ上に導電性ペー
スト等によって張り付けられており、これにより、ソー
ス領域８に接続された埋め込み金属配線３と、ＧＮＤ電
極であるＰＨＳ１３とが電気的に接続された状態で、各
半導体チップ４１は、実装基板金属配線５ａ上にそれぞ
れ実装されている。
Ｓ１３を介して、実装基板金属配線５ａ上に導電性ペー
スト等によって張り付けられており、これにより、ソー
ス領域８に接続された埋め込み金属配線３と、ＧＮＤ電
極であるＰＨＳ１３とが電気的に接続された状態で、各
半導体チップ４１は、実装基板金属配線５ａ上にそれぞ
れ実装されている。
【００１４】半導体チップ４１は、ソース領域を有する
埋め込み金属配線３によって、ＧＮＤ電極であるＰＨＳ
層１３を介して実装基板金属配線５ａに電気的に接続さ
れて、半導体チップ４１のＧＮＤ配線が形成される。ま
た、半導体チップ３１上のドレインパッド１５と実装基
板４上の各側端部の実装基板金属配線５とが、例えば金
（Ａｕ）のボンディングワイヤー１９によってそれぞれ
接続され電源ラインが形成される。さらに、半導体チッ
プ４１上のゲートパッド１４と実装基板金属配線５と
が、例えば金（Ａｕ）のボンディングワイヤー１９によ
って接続されて信号ラインが形成されている。これによ
り、一対の半導体チップ４１が実装基板４上に実装され
た半導体装置２２が形成される。
埋め込み金属配線３によって、ＧＮＤ電極であるＰＨＳ
層１３を介して実装基板金属配線５ａに電気的に接続さ
れて、半導体チップ４１のＧＮＤ配線が形成される。ま
た、半導体チップ３１上のドレインパッド１５と実装基
板４上の各側端部の実装基板金属配線５とが、例えば金
（Ａｕ）のボンディングワイヤー１９によってそれぞれ
接続され電源ラインが形成される。さらに、半導体チッ
プ４１上のゲートパッド１４と実装基板金属配線５と
が、例えば金（Ａｕ）のボンディングワイヤー１９によ
って接続されて信号ラインが形成されている。これによ
り、一対の半導体チップ４１が実装基板４上に実装され
た半導体装置２２が形成される。
【００１５】
【発明が解決しようとする課題】前述のように、半導体
装置２２は、半導体素子である半導体チップ４１が実装
基板等に実装されており、半導体素子の実装時には、Ｇ
ＮＤ配線、信号ラインおよび電源ラインが、金（Ａｕ）
等のボンディングワイヤーを用いたワイヤーボンディン
グ等によって接続される。このワイヤボンディングのた
めに、半導体素子の表面には、一辺が１００μｍ□程度
の長方形状の金属パターンのボンディングパッドを設け
る必要があり、これにより、半導体素子の縮小化が妨げ
られるおそれがある。
装置２２は、半導体素子である半導体チップ４１が実装
基板等に実装されており、半導体素子の実装時には、Ｇ
ＮＤ配線、信号ラインおよび電源ラインが、金（Ａｕ）
等のボンディングワイヤーを用いたワイヤーボンディン
グ等によって接続される。このワイヤボンディングのた
めに、半導体素子の表面には、一辺が１００μｍ□程度
の長方形状の金属パターンのボンディングパッドを設け
る必要があり、これにより、半導体素子の縮小化が妨げ
られるおそれがある。
【００１６】また、ＭＯＳトランジスタ等の各電極部か
ら各ボンディングパッドまでの配線部分、および、ＭＯ
Ｓトランジスタ等の各電極部と実装基板、パッケージ等
とを接続するボンディングワイヤーの配線部分は、抵抗
成分およびインダクタンス成分を有しており、例えば、
直径が２５μｍの金線を２００μｍの長さでボンディン
グワイヤーとして配線した場合のインダクタンスは、１
００ｐＨ程度となる。この結果、半導体素子に印加され
る電源電圧の低下および半導体素子からの信号電力の低
下が生じ、半導体素子の伝搬特性が低下するおそれがあ
る。
ら各ボンディングパッドまでの配線部分、および、ＭＯ
Ｓトランジスタ等の各電極部と実装基板、パッケージ等
とを接続するボンディングワイヤーの配線部分は、抵抗
成分およびインダクタンス成分を有しており、例えば、
直径が２５μｍの金線を２００μｍの長さでボンディン
グワイヤーとして配線した場合のインダクタンスは、１
００ｐＨ程度となる。この結果、半導体素子に印加され
る電源電圧の低下および半導体素子からの信号電力の低
下が生じ、半導体素子の伝搬特性が低下するおそれがあ
る。
【００１７】本発明は、このような課題を解決するもの
であり、その目的は、チップサイズの縮小化を図るとと
もに、伝搬特性の低下を防止した半導体素子およびその
製造方法ならびに半導体素子を用いた半導体装置および
それを用いた電子機器を提供することにある。
であり、その目的は、チップサイズの縮小化を図るとと
もに、伝搬特性の低下を防止した半導体素子およびその
製造方法ならびに半導体素子を用いた半導体装置および
それを用いた電子機器を提供することにある。
【００１８】
【課題を解決するための手段】本発明の半導体素子は、
半導体基板に複数の接続端子領域が設けられた半導体素
子であって、各接続端子領域に、該半導体基板を貫通す
る貫通孔が形成され、該貫通孔内には、該半導体基板の
裏面から突出する埋め込み金属配線が設けられて、該埋
め込み金属配線によって凸状電極が形成されていること
を特徴とする。
半導体基板に複数の接続端子領域が設けられた半導体素
子であって、各接続端子領域に、該半導体基板を貫通す
る貫通孔が形成され、該貫通孔内には、該半導体基板の
裏面から突出する埋め込み金属配線が設けられて、該埋
め込み金属配線によって凸状電極が形成されていること
を特徴とする。
【００１９】前記埋め込み金属配線が金、銅、金錫のい
ずれかの金属により形成されている。
ずれかの金属により形成されている。
【００２０】前記埋め込み金属配線の表面が高融点金
属、高融点金属の窒化物、高融点金属とシリコンとの化
合物のいずれかの金属膜によって被覆されている。
属、高融点金属の窒化物、高融点金属とシリコンとの化
合物のいずれかの金属膜によって被覆されている。
【００２１】本発明の半導体装置は、請求項１〜３のい
ずれかに記載の半導体素子の凸状電極が、実装基板上に
設けられた金属配線に接続されていることを特徴とす
る。
ずれかに記載の半導体素子の凸状電極が、実装基板上に
設けられた金属配線に接続されていることを特徴とす
る。
【００２２】前記実装基板の金属配線と前記埋め込み金
属配線とは、加圧しつつ加熱されることによって接続さ
れている。
属配線とは、加圧しつつ加熱されることによって接続さ
れている。
【００２３】前記実装基板の金属配線と前記埋め込み金
属配線とがハンダによって接続されている。
属配線とがハンダによって接続されている。
【００２４】本発明の電子機器は、請求項４〜６のいず
れかに記載の半導体装置を有することを特徴とする。
れかに記載の半導体装置を有することを特徴とする。
【００２５】本発明の半導体素子の製造方法は、請求項
１に記載の半導体素子の製造方法であって、半導体基板
をエッチングして貫通孔を形成する工程と、該貫通孔の
内部に埋め込み金属配線を設ける工程と、該半導体基板
の裏面を切削して、裏面から該埋め込み金属配線の端面
を露出させる工程と、該半導体基板の裏面をエッチング
して、該埋め込み金属配線を該半導体基板の裏面から突
出させる工程と、を包含することを特徴とする。
１に記載の半導体素子の製造方法であって、半導体基板
をエッチングして貫通孔を形成する工程と、該貫通孔の
内部に埋め込み金属配線を設ける工程と、該半導体基板
の裏面を切削して、裏面から該埋め込み金属配線の端面
を露出させる工程と、該半導体基板の裏面をエッチング
して、該埋め込み金属配線を該半導体基板の裏面から突
出させる工程と、を包含することを特徴とする。
【００２６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００２７】図１（ａ）は、本発明の実施形態である半
導体素子の平面図であり、図１（ｂ）は、そのＡ−Ａ’
線における断面図である。
導体素子の平面図であり、図１（ｂ）は、そのＡ−Ａ’
線における断面図である。
【００２８】例えば、ＧａＡｓ基板を用いた半導体基板
１上には、半導体素子であるショットキー障壁接合ゲー
ト型電界効果トランジスタ（以後、ＭＥＳＦＥＴと記
す）が形成されている。ＭＥＳＦＥＴは、半導体基板１
の上部の長方形状の領域に埋め込まれたドレイン拡散層
６と、ドレイン拡散層６に近接して半導体基板１の上部
の長方形状の領域に埋め込まれたソース拡散層８とを有
している。ドレイン拡散層６およびソース拡散層８は、
一定の間隙をあけて配置されており、半導体基板１上に
は、その間隙の中央部に沿って、一定の幅のゲート電極
７が設けられている。ゲート電極７は、ドレイン拡散層
６とソース拡散層８との間を通過しており、一方の端部
には、長方形状に拡がったゲート領域１４ａが設けられ
ている。
１上には、半導体素子であるショットキー障壁接合ゲー
ト型電界効果トランジスタ（以後、ＭＥＳＦＥＴと記
す）が形成されている。ＭＥＳＦＥＴは、半導体基板１
の上部の長方形状の領域に埋め込まれたドレイン拡散層
６と、ドレイン拡散層６に近接して半導体基板１の上部
の長方形状の領域に埋め込まれたソース拡散層８とを有
している。ドレイン拡散層６およびソース拡散層８は、
一定の間隙をあけて配置されており、半導体基板１上に
は、その間隙の中央部に沿って、一定の幅のゲート電極
７が設けられている。ゲート電極７は、ドレイン拡散層
６とソース拡散層８との間を通過しており、一方の端部
には、長方形状に拡がったゲート領域１４ａが設けられ
ている。
【００２９】ドレイン拡散層６が設けられた領域内に
は、長方形状のバイアホール（貫通孔）２が形成されて
いる。このバイアホール２は、断面形状がドレイン拡散
層６とは同心状態の相似形状になっており、ドレイン拡
散層６および半導体基板１を貫通している。バイアホー
ル２の内部には、埋め込み金属配線３がバイアホール２
内に充填された状態で設けられている。埋め込み金属配
線３は、バイアホール２を挿通しており、その上部は、
ドレイン拡散層６の上方に突出している。また、埋め込
み金属配線３の下部も半導体基板１の裏面から１０〜５
０μｍの長さにわたって、下方に突出しており、埋め込
み金属配線３は、半導体基板１から下方に突出した凸状
電極になっている。埋め込み金属配線３の上端部は、フ
ランジ状に拡がっており、ドレイン拡散層６よりも一回
り小さな長方形状になっている。埋め込み金属配線３に
おけるフランジ状の上端部と、ドレイン拡散層６の周縁
部との間には、埋め込み金属配線３の周囲を取り囲む長
方形リング状のドレイン電極１２が設けられている。埋
め込み金属配線３は、電界メッキ法等によって形成され
た金、金錫、銅等によって構成されており、ドレイン拡
散層６とは電気的に接続されている。
は、長方形状のバイアホール（貫通孔）２が形成されて
いる。このバイアホール２は、断面形状がドレイン拡散
層６とは同心状態の相似形状になっており、ドレイン拡
散層６および半導体基板１を貫通している。バイアホー
ル２の内部には、埋め込み金属配線３がバイアホール２
内に充填された状態で設けられている。埋め込み金属配
線３は、バイアホール２を挿通しており、その上部は、
ドレイン拡散層６の上方に突出している。また、埋め込
み金属配線３の下部も半導体基板１の裏面から１０〜５
０μｍの長さにわたって、下方に突出しており、埋め込
み金属配線３は、半導体基板１から下方に突出した凸状
電極になっている。埋め込み金属配線３の上端部は、フ
ランジ状に拡がっており、ドレイン拡散層６よりも一回
り小さな長方形状になっている。埋め込み金属配線３に
おけるフランジ状の上端部と、ドレイン拡散層６の周縁
部との間には、埋め込み金属配線３の周囲を取り囲む長
方形リング状のドレイン電極１２が設けられている。埋
め込み金属配線３は、電界メッキ法等によって形成され
た金、金錫、銅等によって構成されており、ドレイン拡
散層６とは電気的に接続されている。
【００３０】ソース拡散層８が設けられた領域内にも、
同様に、長方形状のバイアホール（貫通孔）２が形成さ
れている。このバイアホール２は、断面形状がソース拡
散層８とは同心状態の相似形状になっており、ソース拡
散層８および半導体基板１を貫通している。バイアホー
ル２の内部には、埋め込み金属配線３がバイアホール２
内に充填された状態で設けられている。この埋め込み金
属配線３も、バイアホール２を挿通しており、その上部
は、ソース拡散層８の上方に突出している。また、埋め
込み金属配線３の下部も半導体基板１の裏面から１０〜
５０μｍの長さにわたって、下方に突出しており、この
埋め込み金属配線３も、半導体基板１から下方に突出し
た凸状電極になっている。埋め込み金属配線３の上端部
は、フランジ状に拡がっており、ソース拡散層８よりも
一回り小さな長方形状になっている。埋め込み金属配線
３におけるフランジ状の上端部と、ソース拡散層８の周
縁部との間には、埋め込み金属配線３の周囲を取り囲む
長方形のリング状のソース電極９が設けられている。埋
め込み金属配線３は、電界メッキ法等によって形成され
た金、金錫、銅等によって構成されており、ソース拡散
層８とは電気的に接続されている。
同様に、長方形状のバイアホール（貫通孔）２が形成さ
れている。このバイアホール２は、断面形状がソース拡
散層８とは同心状態の相似形状になっており、ソース拡
散層８および半導体基板１を貫通している。バイアホー
ル２の内部には、埋め込み金属配線３がバイアホール２
内に充填された状態で設けられている。この埋め込み金
属配線３も、バイアホール２を挿通しており、その上部
は、ソース拡散層８の上方に突出している。また、埋め
込み金属配線３の下部も半導体基板１の裏面から１０〜
５０μｍの長さにわたって、下方に突出しており、この
埋め込み金属配線３も、半導体基板１から下方に突出し
た凸状電極になっている。埋め込み金属配線３の上端部
は、フランジ状に拡がっており、ソース拡散層８よりも
一回り小さな長方形状になっている。埋め込み金属配線
３におけるフランジ状の上端部と、ソース拡散層８の周
縁部との間には、埋め込み金属配線３の周囲を取り囲む
長方形のリング状のソース電極９が設けられている。埋
め込み金属配線３は、電界メッキ法等によって形成され
た金、金錫、銅等によって構成されており、ソース拡散
層８とは電気的に接続されている。
【００３１】ゲート領域１４ａが設けられた領域内に
も、同様に、長方形状のバイアホール（貫通孔）２が形
成されている。このバイアホール２は、断面形状がゲー
ト領域１４ａとは同心状態の相似形状になっており、ゲ
ート領域１４ａおよび半導体基板１を貫通している。バ
イアホール２の内部には、埋め込み金属配線３がバイア
ホール２内に充填された状態で設けられている。この埋
め込み金属配線３も、バイアホール２を挿通しており、
その上部は、ゲート領域１４ａの上方に突出している。
また、埋め込み金属配線３の下部も半導体基板１の裏面
から１０〜５０μｍの長さにわたって、下方に突出して
おり、この埋め込み金属配線３も、半導体基板１から下
方に突出した凸状電極になっている。埋め込み金属配線
３の上端部は、フランジ状に拡がっており、ゲート領域
１４ａよりも一回り小さな長方形状になっている。埋め
込み金属配線３は、電界メッキ法等によって形成された
金、金錫、銅等によって構成されており、ゲート電極７
の一方の端部であるゲート領域１４ａとは電気的に接続
されている。
も、同様に、長方形状のバイアホール（貫通孔）２が形
成されている。このバイアホール２は、断面形状がゲー
ト領域１４ａとは同心状態の相似形状になっており、ゲ
ート領域１４ａおよび半導体基板１を貫通している。バ
イアホール２の内部には、埋め込み金属配線３がバイア
ホール２内に充填された状態で設けられている。この埋
め込み金属配線３も、バイアホール２を挿通しており、
その上部は、ゲート領域１４ａの上方に突出している。
また、埋め込み金属配線３の下部も半導体基板１の裏面
から１０〜５０μｍの長さにわたって、下方に突出して
おり、この埋め込み金属配線３も、半導体基板１から下
方に突出した凸状電極になっている。埋め込み金属配線
３の上端部は、フランジ状に拡がっており、ゲート領域
１４ａよりも一回り小さな長方形状になっている。埋め
込み金属配線３は、電界メッキ法等によって形成された
金、金錫、銅等によって構成されており、ゲート電極７
の一方の端部であるゲート領域１４ａとは電気的に接続
されている。
【００３２】ドレイン拡散層６およびソース拡散層８の
間に配置されたゲート電極７は、その上面が、各埋め込
み金属配線３の上面と同じ高さになるように形成されて
いる。
間に配置されたゲート電極７は、その上面が、各埋め込
み金属配線３の上面と同じ高さになるように形成されて
いる。
【００３３】図２（ａ）〜（ｄ）は、図１に示す本発明
の半導体素子の製造方法における各工程を示す断面図で
ある。
の半導体素子の製造方法における各工程を示す断面図で
ある。
【００３４】図１に示す半導体素子を製造する場合に
は、まず、図２（ａ）に示すように、ドライエッチング
法およびウエットエッチング法によって、半導体基板１
における各バイアホール２が形成される位置に、それぞ
れ一辺が１０〜５０μｍ程度、深さが５０〜２００μｍ
程度の非貫通状態のバイアホール２を形成する。バイア
ホール２の形成方法は、バイアホール形状の制御が容易
であることから、塩素系などのガスを用いるドライエッ
チングが採用される。また、アスペクト比（縦横比）の
高い非貫通孔を形成する場合には、ＥＣＲ（Ｅｌｅｃｔ
ｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）およ
びＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐ
ｌａｓｍａ）エッチャー等の高密度プラズマ源を備えた
装置が用いられる。
は、まず、図２（ａ）に示すように、ドライエッチング
法およびウエットエッチング法によって、半導体基板１
における各バイアホール２が形成される位置に、それぞ
れ一辺が１０〜５０μｍ程度、深さが５０〜２００μｍ
程度の非貫通状態のバイアホール２を形成する。バイア
ホール２の形成方法は、バイアホール形状の制御が容易
であることから、塩素系などのガスを用いるドライエッ
チングが採用される。また、アスペクト比（縦横比）の
高い非貫通孔を形成する場合には、ＥＣＲ（Ｅｌｅｃｔ
ｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）およ
びＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐ
ｌａｓｍａ）エッチャー等の高密度プラズマ源を備えた
装置が用いられる。
【００３５】バイアホール２の形状および断面の寸法
は、半導体素子の配置および配線インダクタンスの設計
値などから決定され、バイアホール２の断面の形状は、
長方形状に限らず円形、多角形等であってもよい。例え
ば、バイアホール２の断面が１５×５０μｍの長方形で
あって、その深さが１００μｍである場合には、この長
方形のバイアホール２に金（Ａｕ）を埋め込んだ埋め込
み金属配線３の配線インダクタンスは、２０ｐＨ程度に
なり、ボンディングワイヤーを用いた場合の配線インダ
クタンスの約１／５になる。
は、半導体素子の配置および配線インダクタンスの設計
値などから決定され、バイアホール２の断面の形状は、
長方形状に限らず円形、多角形等であってもよい。例え
ば、バイアホール２の断面が１５×５０μｍの長方形で
あって、その深さが１００μｍである場合には、この長
方形のバイアホール２に金（Ａｕ）を埋め込んだ埋め込
み金属配線３の配線インダクタンスは、２０ｐＨ程度に
なり、ボンディングワイヤーを用いた場合の配線インダ
クタンスの約１／５になる。
【００３６】次に、図２（ｂ）に示すように、各バイア
ホール２の内部に電界メッキ法等によって金、金錫、銅
等を埋め込むことにより、埋め込み金属配線３をそれぞ
れ形成する。各埋め込み金属配線３は、製造された半導
体素子を実装基板４等に実装する際に、実装基板４との
接続用電極として使用され、接続時の強度および接続後
における持続性を有する接続強度が必要である。
ホール２の内部に電界メッキ法等によって金、金錫、銅
等を埋め込むことにより、埋め込み金属配線３をそれぞ
れ形成する。各埋め込み金属配線３は、製造された半導
体素子を実装基板４等に実装する際に、実装基板４との
接続用電極として使用され、接続時の強度および接続後
における持続性を有する接続強度が必要である。
【００３７】次に、図２（ｃ）に示すように、半導体基
板１の裏面から各埋め込み金属配線３の底面がそれぞれ
露出するまで、研削および研摩によって半導体基板１を
薄くし、半導体基板１の裏面と埋め込み金属配線３の底
面とを同一平面内に位置するように揃える。これによ
り、半導体基板１を貫通するバイアホール２がそれぞれ
形成される。
板１の裏面から各埋め込み金属配線３の底面がそれぞれ
露出するまで、研削および研摩によって半導体基板１を
薄くし、半導体基板１の裏面と埋め込み金属配線３の底
面とを同一平面内に位置するように揃える。これによ
り、半導体基板１を貫通するバイアホール２がそれぞれ
形成される。
【００３８】次に、図２（ｄ）に示すように、半導体基
板１の裏面をドライエッチングおよびウエットエッチン
グによって、１０〜５０μｍ程度エッチングを行ない半
導体基板１を薄くする。これにより、半導体基板１を貫
通するバイアホール２内に設けられた各埋め込み金属配
線３が、半導体基板１の裏面から１０〜５０μｍにそれ
ぞれ突出した凸状電極となる。
板１の裏面をドライエッチングおよびウエットエッチン
グによって、１０〜５０μｍ程度エッチングを行ない半
導体基板１を薄くする。これにより、半導体基板１を貫
通するバイアホール２内に設けられた各埋め込み金属配
線３が、半導体基板１の裏面から１０〜５０μｍにそれ
ぞれ突出した凸状電極となる。
【００３９】この時、半導体基板１のエッチング条件と
しては、各埋め込み金属配線３がエッチングされないよ
うに、エッチング選択比が１０分の１以下の条件とされ
る。例えば、半導体基板１にＧａＡｓ基板を用い、ま
た、バイアホール２の内部の埋め込み金属配線３に金
（Ａｕ）を用いた場合には、ドライエッチングとしてＣ
ｌ 2ガスおよびフロン系ガス等を用いたＲＩＥ（Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、ＥＣＲエッチャ
ー、ＩＣＰエッチャー等が採用される。また、ウエット
エッチングの場合には、塩酸、硝酸、クエン酸等が用い
られる。半導体基板１の裏面のエッチングに関しては、
エッチング精度の点からドライエッチングの方が優れて
おり、好ましい。
しては、各埋め込み金属配線３がエッチングされないよ
うに、エッチング選択比が１０分の１以下の条件とされ
る。例えば、半導体基板１にＧａＡｓ基板を用い、ま
た、バイアホール２の内部の埋め込み金属配線３に金
（Ａｕ）を用いた場合には、ドライエッチングとしてＣ
ｌ 2ガスおよびフロン系ガス等を用いたＲＩＥ（Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、ＥＣＲエッチャ
ー、ＩＣＰエッチャー等が採用される。また、ウエット
エッチングの場合には、塩酸、硝酸、クエン酸等が用い
られる。半導体基板１の裏面のエッチングに関しては、
エッチング精度の点からドライエッチングの方が優れて
おり、好ましい。
【００４０】半導体基板１の裏面のエッチングが終了す
ると、半導体基板１は、ダイシング法および劈開法によ
ってチップ状に分割され半導体チップとされる。
ると、半導体基板１は、ダイシング法および劈開法によ
ってチップ状に分割され半導体チップとされる。
【００４１】図３（ａ）は、このようにして製造された
半導体素子の半導体チップが実装された半導体装置を模
式的に示す平面図、（ｂ）は、そのＡ−Ａ’線での断面
図である。
半導体素子の半導体チップが実装された半導体装置を模
式的に示す平面図、（ｂ）は、そのＡ−Ａ’線での断面
図である。
【００４２】実装基板４上には、長方形状に分割された
本発明の半導体素子である半導体チップ２１ａおよび正
方形状に分割された本発明の半導体素子である半導体チ
ップ２１ｂが実装されている。長方形の半導体チップ２
１ａおよび正方形の半導体チップ２１ｂは、それぞれ実
装基板４上の中央部に所定間隔をあけて実装されてい
る。各半導体チップ２１ａおよび２１ｂには、それぞれ
のチップ内部の３箇所に、前述したように、各チップに
おけるドレイン電極１２、ソース電極９、ゲート領域１
４ａにそれぞれ接続されて、ドレイン端子、ゲート端
子、ソース端子に相当する埋め込み金属配線３が設けら
れており、これらの埋め込み金属配線３が実装基板４の
表面に設けられた実装基板金属配線５にそれぞれ接続さ
れている。
本発明の半導体素子である半導体チップ２１ａおよび正
方形状に分割された本発明の半導体素子である半導体チ
ップ２１ｂが実装されている。長方形の半導体チップ２
１ａおよび正方形の半導体チップ２１ｂは、それぞれ実
装基板４上の中央部に所定間隔をあけて実装されてい
る。各半導体チップ２１ａおよび２１ｂには、それぞれ
のチップ内部の３箇所に、前述したように、各チップに
おけるドレイン電極１２、ソース電極９、ゲート領域１
４ａにそれぞれ接続されて、ドレイン端子、ゲート端
子、ソース端子に相当する埋め込み金属配線３が設けら
れており、これらの埋め込み金属配線３が実装基板４の
表面に設けられた実装基板金属配線５にそれぞれ接続さ
れている。
【００４３】実装基板金属配線５は、それぞれ実装基板
４の周縁部から実装基板４の内部に向かって延出してお
り、実装基板４の周縁部に位置する端部が、実装基板４
を貫通するスルーホール配線１７に接続されている。
４の周縁部から実装基板４の内部に向かって延出してお
り、実装基板４の周縁部に位置する端部が、実装基板４
を貫通するスルーホール配線１７に接続されている。
【００４４】各半導体チップ２１ａおよび２１ｂには、
各半導体チップ２１ａおよび２１ｂの裏面から突出した
３つの埋め込み金属配線３がそれぞれ設けられており、
各半導体チップ２１ａおよび２１ｂの半導体基板１は、
それぞれの埋め込み金属配線３によって、実装基板４の
表面に対して適当な間隔をあけた状態で、実装基板４上
に実装されている。
各半導体チップ２１ａおよび２１ｂの裏面から突出した
３つの埋め込み金属配線３がそれぞれ設けられており、
各半導体チップ２１ａおよび２１ｂの半導体基板１は、
それぞれの埋め込み金属配線３によって、実装基板４の
表面に対して適当な間隔をあけた状態で、実装基板４上
に実装されている。
【００４５】図３（ａ）および（ｂ）に示すように、複
数の半導体チップ２１ａおよび２１ｂを実装基板４上に
実装する場合には、各半導体チップ２１ａおよび２１ｂ
に設けられている凸状電極としての埋め込み金属配線３
の下面を、実装基板４上の実装基板金属配線５に接触さ
せて加熱しながら加圧する。これによって、埋め込み金
属配線３と実装基板金属配線５とが接続されて、各半導
体チップ２１ａおよび２１ｂが実装基板４上に実装さ
れ、半導体装置２２とされる。各半導体チップ２１ａお
よび２１ｂは、凸状電極としての埋め込み金属配線３に
よって、それぞれの半導体基板１が実装基板４の表面か
ら１０〜５０μｍ程度の間隔が形成されている。
数の半導体チップ２１ａおよび２１ｂを実装基板４上に
実装する場合には、各半導体チップ２１ａおよび２１ｂ
に設けられている凸状電極としての埋め込み金属配線３
の下面を、実装基板４上の実装基板金属配線５に接触さ
せて加熱しながら加圧する。これによって、埋め込み金
属配線３と実装基板金属配線５とが接続されて、各半導
体チップ２１ａおよび２１ｂが実装基板４上に実装さ
れ、半導体装置２２とされる。各半導体チップ２１ａお
よび２１ｂは、凸状電極としての埋め込み金属配線３に
よって、それぞれの半導体基板１が実装基板４の表面か
ら１０〜５０μｍ程度の間隔が形成されている。
【００４６】このような半導体装置では、半導体素子で
ある半導体チップ表面のワイヤーボンディング用のボン
ディングパッドが不要になることによって、チップサイ
ズの縮小が図れ、さらに、電源ライン、信号ライン、Ｇ
ＮＤライン等の配線が短くできることによって、半導体
素子の伝搬特性の向上が図れる。
ある半導体チップ表面のワイヤーボンディング用のボン
ディングパッドが不要になることによって、チップサイ
ズの縮小が図れ、さらに、電源ライン、信号ライン、Ｇ
ＮＤライン等の配線が短くできることによって、半導体
素子の伝搬特性の向上が図れる。
【００４７】尚、本発明の半導体素子では、バイアホー
ル２がＭＥＳＦＥＴの電極に接続される例を示したが、
ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔ
ｙＴｒａｎｓｉｓｔｏｒ）、ＨＢＴ（Ｈｅｔｅｒｏｊｕ
ｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ)
およびＭＯＳＦＥＴの半導体素子および高周波回路素子
の受動回路に適用する事も可能である。また、半導体基
板１が導電性の場合には、バイアホール３の内壁に絶縁
層となるＳｉ3Ｎ4膜またはＳｉＯ2膜を成膜した後に、
バイアホール３の内側に埋め込み金属配線３を形成して
もよい。さらに、本発明の半導体チップ２１等が実装さ
れた半導体装置２２は、ＧａＡｓ等の化合物半導体基板
上に作製した高周波用チップおよびＳｉ基板上に作製し
たデジタル回路用チップなどを組み合わせた多機能性素
子とすることも事も可能である。
ル２がＭＥＳＦＥＴの電極に接続される例を示したが、
ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔ
ｙＴｒａｎｓｉｓｔｏｒ）、ＨＢＴ（Ｈｅｔｅｒｏｊｕ
ｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ)
およびＭＯＳＦＥＴの半導体素子および高周波回路素子
の受動回路に適用する事も可能である。また、半導体基
板１が導電性の場合には、バイアホール３の内壁に絶縁
層となるＳｉ3Ｎ4膜またはＳｉＯ2膜を成膜した後に、
バイアホール３の内側に埋め込み金属配線３を形成して
もよい。さらに、本発明の半導体チップ２１等が実装さ
れた半導体装置２２は、ＧａＡｓ等の化合物半導体基板
上に作製した高周波用チップおよびＳｉ基板上に作製し
たデジタル回路用チップなどを組み合わせた多機能性素
子とすることも事も可能である。
【００４８】図４（ａ）、（ｂ）には、本発明の半導体
装置を用いた電子機器である送受信機２５の構成の一例
を示す。
装置を用いた電子機器である送受信機２５の構成の一例
を示す。
【００４９】図４（ａ）は、送受信機２５の構成の一例
を示す展開図である。送受信機２５は、下部パネル２５
ｂと、下部パネル２５ｂに対して回動可能に取り付けら
れた上部パネル２５ａとを有している。上部パネル２５
ａは、下部パネル２５ｂの上面を覆った状態と、開放し
た状態とに回動される。図４（ａ）は、下部パネル２５
ｂの上面を開放するように上部パネル２５ａを回動させ
た状態を示している。上部パネル部２５ａの裏面には、
送受信機２５の内部回路を実装したプリント基板２３が
装着され、プリント基板２３が装着されていない一方の
側部のスペースには、スピーカー３４が配置されてい
る。また、上部パネル部２５ａには、アンテナ部３１が
設けられている。送受信機２５の下部パネル部２５ｂに
は、その中央部に、マイク３３、テンキー３５が設けら
れており、テンキー３５の一方の側方にマイク３３、他
方の側方に表示素子部３２がそれぞれ設けられている。
を示す展開図である。送受信機２５は、下部パネル２５
ｂと、下部パネル２５ｂに対して回動可能に取り付けら
れた上部パネル２５ａとを有している。上部パネル２５
ａは、下部パネル２５ｂの上面を覆った状態と、開放し
た状態とに回動される。図４（ａ）は、下部パネル２５
ｂの上面を開放するように上部パネル２５ａを回動させ
た状態を示している。上部パネル部２５ａの裏面には、
送受信機２５の内部回路を実装したプリント基板２３が
装着され、プリント基板２３が装着されていない一方の
側部のスペースには、スピーカー３４が配置されてい
る。また、上部パネル部２５ａには、アンテナ部３１が
設けられている。送受信機２５の下部パネル部２５ｂに
は、その中央部に、マイク３３、テンキー３５が設けら
れており、テンキー３５の一方の側方にマイク３３、他
方の側方に表示素子部３２がそれぞれ設けられている。
【００５０】図４（ｂ）は、送受信機２５の上部パネル
２５ａに設けられたプリント基板２３を示す。プリント
基板２３には、送受信機２５の内部回路として、受信部
２６、信号処理部２７、出力部２８、記憶部２９、画像
処理部３０等が設けられている。長方形のプリント基板
２３上には、プリント基板２３の長手方向に沿って、受
信部２６、信号処理部２７、出力部２８が順番に実装さ
れており、それぞれが、プリント基板用配線２４によっ
て接続されている。そして、受信部２６および信号処理
部２７には、画像処理部３０がプリント基板用配線２４
を介して接続されており、信号処理部２７および出力部
２８には、記憶部２９がプリント基板用配線２４を介し
て接続されている。受信部２６、信号処理部２７、出力
部２８、記憶部２９、画像処理部３０等の回路は、プリ
ント基板２３上に形成されているプリント基板用配線２
４に対してハンダ付け等によって実装される。
２５ａに設けられたプリント基板２３を示す。プリント
基板２３には、送受信機２５の内部回路として、受信部
２６、信号処理部２７、出力部２８、記憶部２９、画像
処理部３０等が設けられている。長方形のプリント基板
２３上には、プリント基板２３の長手方向に沿って、受
信部２６、信号処理部２７、出力部２８が順番に実装さ
れており、それぞれが、プリント基板用配線２４によっ
て接続されている。そして、受信部２６および信号処理
部２７には、画像処理部３０がプリント基板用配線２４
を介して接続されており、信号処理部２７および出力部
２８には、記憶部２９がプリント基板用配線２４を介し
て接続されている。受信部２６、信号処理部２７、出力
部２８、記憶部２９、画像処理部３０等の回路は、プリ
ント基板２３上に形成されているプリント基板用配線２
４に対してハンダ付け等によって実装される。
【００５１】このような構成の送受信機２５は、受信部
２６、信号処理部２７、出力部２８、記憶部２９、画像
処理部３０として、本発明の半導体装置が使用される。
したがって、この半導体装置を用いた電子機器では、小
型化および半導体素子の伝搬特性の改善による低消費電
力化が図れる。
２６、信号処理部２７、出力部２８、記憶部２９、画像
処理部３０として、本発明の半導体装置が使用される。
したがって、この半導体装置を用いた電子機器では、小
型化および半導体素子の伝搬特性の改善による低消費電
力化が図れる。
【００５２】尚、図４（ａ）、（ｂ）では、本発明の半
導体装置を送受信機２５に適用する例を示したが、半導
体装置を組み込むあらゆる電子機器に本発明の半導体装
置の適用が可能である。
導体装置を送受信機２５に適用する例を示したが、半導
体装置を組み込むあらゆる電子機器に本発明の半導体装
置の適用が可能である。
【００５３】図５（ａ）、（ｂ）には、本発明の他の実
施形態である半導体素子の断面図を示す。
施形態である半導体素子の断面図を示す。
【００５４】図５（ａ）に示す半導体素子では、バイア
ホール３と埋め込み金属配線３との間に、高融点金属膜
１０または高融点金属膜１０の窒化物あるいはシリサイ
ド膜が形成されている。その他の構成は、図１（ｂ）に
示す第１の半導体素子と同様である。高融点金属膜１０
には、例えば、Ｗ（タングステン）、ＭＯ（モリブデ
ン）、Ｔｉ（チタン）等を用いる。
ホール３と埋め込み金属配線３との間に、高融点金属膜
１０または高融点金属膜１０の窒化物あるいはシリサイ
ド膜が形成されている。その他の構成は、図１（ｂ）に
示す第１の半導体素子と同様である。高融点金属膜１０
には、例えば、Ｗ（タングステン）、ＭＯ（モリブデ
ン）、Ｔｉ（チタン）等を用いる。
【００５５】図５（ｂ）は、図５（ａ）に示す本発明の
他の実施形態である半導体素子が実装基板４またはパッ
ケージに実装された状態を示す。実装基板４上に形成さ
れた実装基板金属配線５には、半導体素子の高融点金属
膜１０に被覆された埋め込み金属配線３の下面が接触さ
れており、この埋め込み金属配線３の下面と実装基板金
属配線５との接触部分がハンダ１１により、ハンダ付け
されて、電気的に接続されている。
他の実施形態である半導体素子が実装基板４またはパッ
ケージに実装された状態を示す。実装基板４上に形成さ
れた実装基板金属配線５には、半導体素子の高融点金属
膜１０に被覆された埋め込み金属配線３の下面が接触さ
れており、この埋め込み金属配線３の下面と実装基板金
属配線５との接触部分がハンダ１１により、ハンダ付け
されて、電気的に接続されている。
【００５６】このように、埋め込み金属配線３を高融点
金属膜１０によって被覆することにより、半導体素子の
実装基板４またはパッケージへの実装時において、ハン
ダ１１を用いたハンダ付けの場合にバイアホール３の内
部に埋め込まれた埋め込み金属配線３が、ハンダ付け時
の熱によって溶融し、溶融した埋め込み金属配線３が、
ハンダ１１の内部および実装基板側の電極側に、拡散に
よって移動して断線に至ることを防止することができ
る。
金属膜１０によって被覆することにより、半導体素子の
実装基板４またはパッケージへの実装時において、ハン
ダ１１を用いたハンダ付けの場合にバイアホール３の内
部に埋め込まれた埋め込み金属配線３が、ハンダ付け時
の熱によって溶融し、溶融した埋め込み金属配線３が、
ハンダ１１の内部および実装基板側の電極側に、拡散に
よって移動して断線に至ることを防止することができ
る。
【００５７】
【発明の効果】本発明の半導体素子は、このように、各
接続端子領域に半導体基板を貫通する貫通孔が形成さ
れ、貫通孔内には、半導体基板の裏面から突出する埋め
込み金属配線が設けられて、埋め込み金属配線によって
凸状電極が形成されるために、半導体素子の伝搬特性の
低下を防止することができるとともに、半導体素子のチ
ップサイズの縮小化が図れる。
接続端子領域に半導体基板を貫通する貫通孔が形成さ
れ、貫通孔内には、半導体基板の裏面から突出する埋め
込み金属配線が設けられて、埋め込み金属配線によって
凸状電極が形成されるために、半導体素子の伝搬特性の
低下を防止することができるとともに、半導体素子のチ
ップサイズの縮小化が図れる。
【図１】（ａ）は、本発明の実施形態である半導体素子
の平面図であり、（ｂ）は、そのＡ−Ａ’線における断
面図である。
の平面図であり、（ｂ）は、そのＡ−Ａ’線における断
面図である。
【図２】（ａ）〜（ｄ）は、それぞれ本発明の半導体素
子の製造方法における各工程を示す断面図である。
子の製造方法における各工程を示す断面図である。
【図３】（ａ）は、図１に示す本発明の実施形態である
半導体素子が実装された半導体装置の平面図であり、
（ｂ）は、そのＡ−Ａ’線における断面図である。
半導体素子が実装された半導体装置の平面図であり、
（ｂ）は、そのＡ−Ａ’線における断面図である。
【図４】（ａ）は、その実施形態である半導体装置を用
いた送受信機の構成例を示す展開図、（ｂ）は、その送
受信機に用いられるプリント基板の平面図である。
いた送受信機の構成例を示す展開図、（ｂ）は、その送
受信機に用いられるプリント基板の平面図である。
【図５】（ａ）は、本発明の他の実施形態である半導体
素子の断面図、（ｂ）は、その半導体素子が実装された
半導体装置の断面図である。
素子の断面図、（ｂ）は、その半導体素子が実装された
半導体装置の断面図である。
【図６】（ａ）は、従来の半導体素子の平面図であり、
（ｂ）は、そのＡ−Ａ’線における断面図である。
（ｂ）は、そのＡ−Ａ’線における断面図である。
【図７】（ａ）は、従来の半導体素子が実装された半導
体装置の平面図であり、（ｂ）は、そのＡ−Ａ’線にお
ける断面図である。
体装置の平面図であり、（ｂ）は、そのＡ−Ａ’線にお
ける断面図である。
１ 半導体基板 ２ バイアホール ３ 埋め込み金属配線 ４ 実装基板 ５ 実装基板金属配線 ５ａ 実装基板金属配線 ６ ドレイン拡散層 ７ ゲート電極 ８ ソース拡散層 ９ ソース電極 １０ 高融点金属層 １１ ハンダ １２ ドレイン電極 １３ ＰＨＳ（Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎｋ） １４ ゲートパッド １４ａゲート領域 １５ ドレインパッド １７ スルーホール配線 １９ ボンディングワイヤー ２１ａ半導体チップ ２１ｂ半導体チップ ２２ 半導体装置 ２３ プリント基板 ２４ プリント基板用配線 ２５ 送受信機 ２５ａ上部パネル部 ２５ｂ下部パネル部 ２６ 受信部 ２７ 信号処理部 ２８ 出力部 ２９ 記憶部 ３０ 画像処理部 ３１ アンテナ部 ３２ 表示素子部 ３３ マイク ３４ スピーカー ３５ テンキー ４１ 半導体チップ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 GG02 HH11 HH13 HH14 HH18 HH19 HH20 HH27 HH28 HH29 HH32 HH33 HH34 JJ11 JJ13 JJ14 JJ18 JJ19 JJ20 JJ27 JJ28 JJ29 JJ32 JJ33 JJ34 MM30 NN06 PP27 QQ12 QQ37 VV07 XX00 5F102 FA00 GA01 GB02 GD01 GJ05 GQ01 HC00 HC15 HC16 HC30
Claims (8)
- 【請求項１】 半導体基板に複数の接続端子領域が設け
られた半導体素子であって、 各接続端子領域に、該半導体基板を貫通する貫通孔が形
成され、該貫通孔内には、該半導体基板の裏面から突出
する埋め込み金属配線が設けられて、該埋め込み金属配
線によって凸状電極が形成されていることを特徴とする
半導体素子。 - 【請求項２】 前記埋め込み金属配線が金、銅、金錫の
いずれかの金属により形成されている請求項１に記載の
半導体素子。 - 【請求項３】 前記埋め込み金属配線の表面が高融点金
属、高融点金属の窒化物、高融点金属とシリコンとの化
合物のいずれかの金属膜によって被覆されている請求項
１に記載の半導体素子。 - 【請求項４】 請求項１〜３のいずれかに記載の半導体
素子の凸状電極が、実装基板上に設けられた金属配線に
接続されていることを特徴とする半導体装置。 - 【請求項５】 前記実装基板の金属配線と前記埋め込み
金属配線とは、加圧しつつ加熱されることによって接続
されている請求項４に記載の半導体装置。 - 【請求項６】 前記実装基板の金属配線と前記埋め込み
金属配線とがハンダによって接続されている請求項４に
記載の半導体装置。 - 【請求項７】 請求項４〜６のいずれかに記載の半導体
装置を有することを特徴とする電子機器。 - 【請求項８】 請求項１に記載の半導体素子の製造方法
であって、 半導体基板をエッチングして貫通孔を形成する工程と、 該貫通孔の内部に埋め込み金属配線を設ける工程と、 該半導体基板の裏面を切削して、裏面から該埋め込み金
属配線の端面を露出させる工程と、 該半導体基板の裏面をエッチングして、該埋め込み金属
配線を該半導体基板の裏面から突出させる工程と、 を包含することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001081758A JP3732103B2 (ja) | 2001-03-21 | 2001-03-21 | 半導体素子およびその製造方法、ならびに半導体装置およびそれを用いた電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001081758A JP3732103B2 (ja) | 2001-03-21 | 2001-03-21 | 半導体素子およびその製造方法、ならびに半導体装置およびそれを用いた電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002280386A true JP2002280386A (ja) | 2002-09-27 |
| JP3732103B2 JP3732103B2 (ja) | 2006-01-05 |
Family
ID=18937799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001081758A Expired - Fee Related JP3732103B2 (ja) | 2001-03-21 | 2001-03-21 | 半導体素子およびその製造方法、ならびに半導体装置およびそれを用いた電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3732103B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006049677A2 (en) * | 2004-10-29 | 2006-05-11 | Cree, Inc. | Metal-semiconductor field effect transistors (mesfets) having drains coupled to the substrate and methods of fabricating the same |
| JP2008532290A (ja) * | 2005-02-25 | 2008-08-14 | クリー インコーポレイテッド | 炭化珪素においてビアを形成する方法、及び得られるデバイスと回路 |
-
2001
- 2001-03-21 JP JP2001081758A patent/JP3732103B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006049677A2 (en) * | 2004-10-29 | 2006-05-11 | Cree, Inc. | Metal-semiconductor field effect transistors (mesfets) having drains coupled to the substrate and methods of fabricating the same |
| WO2006049677A3 (en) * | 2004-10-29 | 2006-08-03 | Cree Inc | Metal-semiconductor field effect transistors (mesfets) having drains coupled to the substrate and methods of fabricating the same |
| US7348612B2 (en) | 2004-10-29 | 2008-03-25 | Cree, Inc. | Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same |
| JP2008532290A (ja) * | 2005-02-25 | 2008-08-14 | クリー インコーポレイテッド | 炭化珪素においてビアを形成する方法、及び得られるデバイスと回路 |
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| Publication number | Publication date |
|---|---|
| JP3732103B2 (ja) | 2006-01-05 |
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