JP2002319658A - 半導体装置 - Google Patents

半導体装置

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JP2002319658A JP2001122460A JP2001122460A JP2002319658A JP 2002319658 A JP2002319658 A JP 2002319658A JP 2001122460 A JP2001122460 A JP 2001122460A JP 2001122460 A JP2001122460 A JP 2001122460A JP 2002319658 A JP2002319658 A JP 2002319658A
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武人 國久
Shiyunei Nobusada
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和宏 八幡
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Abstract

(57)【要約】 【課題】 安価で精度の良い高周波用モジュールを提供
することを目的とする。 【解決手段】 金または白金または銅が拡散されたシリ
コン基板２１と、シリコン基板２１の第１主面上に形成
された受動素子と、シリコン基板２１の第１主面上に形
成され、能動素子を有する半導体チップ３２をフリップ
チップ実装するための電極２７ａとを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特に、マイクロ波通信・ミリ波通信等に
用いられる高周波半導体装置において、精度が高く高周
波特性の良好な整合回路を形成する技術及びそれを用い
たモジュールに関するものである。
【０００２】
【従来の技術】マイクロ波、ミリ波帯の信号を取り扱う
高周波デバイスでは、高周波デバイスに含まれる能動素
子の性能を引き出すために整合回路が用いられる。整合
回路を実現する手段として、能動素子と同一のチップ上
に整合回路を形成するＭＭＩＣの技術と、樹脂基板ある
いはセラミック基板等に、配線パターン及びチップ部品
にて整合回路を形成し、樹脂基板あるいはセラミック基
板上に能動素子を実装するモジュール技術とがあった。
【０００３】そのうちＭＭＩＣ技術は、半導体基板上に
スパイラルインダクタや伝送線路を構成するため、Ｇａ
Ａｓ半導体基板のような数十ＭΩ・ｃｍの高比抵抗を有
する基板を用いた場合は損失の少ないインダクタを形成
することができるが、一般的なシリコン基板は比抵抗値
が低く、損失の少ないインダクタの実現が困難であっ
た。
【０００４】参考に、図２に、シリコン基板の比抵抗と
５０Ωストリップ線路の単位長さあたりの損失を示す。
１００ｋΩ・ｃｍで線路の損失はほぼ飽和するが、現在
の単結晶シリコン形成技術では数ｋΩ・ｃｍ程度が限界
である。
【０００５】シリコン基板を高抵抗化するための従来の
半導体装置（特開２０００−２３２２１２号）について
図３を用いて説明する。
【０００６】図３は、従来の半導体装置の断面図であ
る。図３において、金が拡散された高抵抗なシリコン基
板１の上面に酸化膜２が形成されており、この酸化膜２
の所定領域には単結晶シリコン層からなるＳＯＩ層３が
形成されている。シリコン基板１は非常に高抵抗のもの
で構成されており、このＳＯＩ層３の上部にはゲート絶
縁膜４を介してゲート電極５が形成されている。ＳＯＩ
層３は、ゲート電極５の両側に位置する部分に不純物が
注入されており、ソース・ドレイン領域６となってい
る。ゲート電極５を含む酸化膜２の上面には層間絶縁膜
７が形成されている。この層間絶縁膜７の所定位置には
コンタクトホール７ａが形成されている。また、コンタ
クトホール７ａ内は接続配線としてのタングステン８ａ
で埋め込まれており、層間絶縁膜７上に形成された電気
配線（アルミ配線）８とソース・ドレイン領域６との電
気的な接合が図られている。そして、電気配線８の上に
は配線保護膜９として例えば窒化膜もしくは酸化膜が形
成されている。
【０００７】
【発明が解決しようとする課題】従来の半導体装置で
は、このように受動素子を能動素子と同じシリコン基板
１上に形成していることから、能動素子に不良がある
と、受動素子部分と共に半導体装置全体が不良となって
しまい、コストが大幅に増大してしまうという問題があ
った。受動素子、特にスパイラルインダクタは、基板の
広い範囲を占めるため、基板コストへの影響力は高い。
【０００８】また、従来の半導体装置のようなＳＯＩ構
成においては、金原子が容易にＳＯＩ層３中に拡散して
しまうため、２μｍもの埋め込み酸化膜２をシリコン基
板１上に形成してＳＯＩ層３の活性領域に金が拡散する
ことを防ぐ、あるいは、能動素子を形成した後でシリコ
ン基板１を張り合わせるという工程が必要となり、基板
コストが増大するという問題があった。
【０００９】一方、樹脂あるいはセラミック基板を用い
たモジュールでは基板の平坦度及び配線パターンの寸法
精度が半導体に比べて大きいために、整合回路の小型
化、高精度化が困難であるという問題があった。特にフ
リップチップ実装においては、半導体チップのパッド位
置と樹脂あるいはセラミック基板のパッド位置が、樹脂
あるいはセラミック基板の歪み・反りによってずれてし
まい、実装ができない、あるいは信頼性が低下するなど
の課題があった。
【００１０】本発明は、高精度で、特性のばらつきが少
なく、また低損失なモジュールを安価に提供することを
目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
金が拡散されたシリコン基板と、前記シリコン基板の第
１主面上に形成された受動素子と、前記シリコン基板の
第１主面上に形成され、能動素子を有する半導体チップ
をフリップチップ実装するための電極とを有するもので
ある。本発明では、受動素子を形成したシリコン基板と
能動素子を有する半導体チップとが別々に形成されてい
る、すなわち、フリップチップ実装により、シリコン基
板と半導体チップとが実質的に離れて形成されているた
めに、シリコン基板中の金が半導体チップに拡散してし
まうことがない。
【００１２】
【発明の実施の形態】次に本発明の実施の形態における
半導体装置について説明する。
【００１３】図１は、本発明の実施の形態における半導
体装置の断面図を示すものである。図１において、金が
拡散されたシリコン基板２１の第１主面上に厚さ２００
０Åの、プラズマによる窒化シリコン膜２２、シリコン
基板２１の裏面である第２主面上に厚さ２０００Åの酸
化シリコン膜２３がそれぞれ形成されている。シリコン
基板２１は、比抵抗５０Ωのｎ型（燐拡散）シリコン基
板の第２主面に厚さ１０００Åの金膜（図示せず）を真
空蒸着し、その後１０５０℃にて１時間加熱することに
より、金をシリコン基板中に熱拡散させることにより形
成されたものであり、その比抵抗は、１５０ｋΩ・ｃｍ
まで上昇している。窒化シリコン膜２２上の一部の領域
には、下からＴｉ層、Ａｕ層、Ｔｉ層を順次積層してな
る第１層配線２４や、ＷＳｉからなる薄膜抵抗２５が形
成されている。さらに、厚さ３０００Åの窒化シリコン
膜２６を介して、下からＴｉ層、Ａｕ層を順次積層して
なる厚さ５μｍの第２層配線２７が形成されている。第
１層配線２４と第２層配線２７とが対向している部分
は、ＭＩＭキャパシタ２８として機能しており、また、
第２層配線２７が渦状に形成されることによりスパイラ
ルインダクタ２９が構成される。第２層配線２７の一部
である電極２７ａは、後で説明する能動素子を有する半
導体チップをフリップチップ実装するための電極であ
る。以上の薄膜抵抗２５、ＭＩＭキャパシタ２８、スパ
イラルインダクタ２９は、それぞれ受動素子である。
【００１４】シリコン基板２１には、金が拡散されてい
るので、比抵抗が高く、受動素子における導電損失が少
ない。シリコン基板２１の比抵抗が１０ｋΩ・ｃｍ以上
であることが好ましい。
【００１５】また、シリコン基板２１には直径７０μｍ
のヴィアホール３０が設けられており、このヴィアホー
ル３０内には金属が充填されている。シリコン基板２１
の第２主面側には、酸化シリコン膜２３を介して裏面電
極３１が形成されている。第２層配線２７は、このヴィ
アホール３０を介して裏面電極３１に電気的に接続され
ている。
【００１６】一方、シリコン基板２１の第１主面側に
は、半導体チップ３２が電極２７ａ上に半田バンプ３３
を介してフリップチップ実装されている。
【００１７】半導体チップ３２には、能動素子であるＳ
ｉＧｅ−ＨＢＴ（シリコンゲルマニウム材料をベース層
に用いたヘテロバイポーラトランジスタ：図示せず）が
形成されている。
【００１８】なお、第２層配線２７は、窒化シリコン膜
３５に覆われており、半導体チップ３２は、封止樹脂３
４に覆われている。
【００１９】以上の構成により、受動素子を有するシリ
コン半導体基板２１と、能動素子を含む半導体チップ３
２を別工程で形成することができるため、シリコン半導
体基板２１に含まれる金が半導体チップ３２に混入され
ることがなく、半導体チップ３２をシリコン半導体基板
２１に実装した後も、半導体チップ３２とシリコン半導
体基板２１とは、半田バンプ３３によって離間して形成
されているために、シリコン半導体基板２１に含まれる
金が半導体チップ３２に混入されることがない。したが
って、金の能動素子への混入（拡散）による能動素子の
特性劣化がなく、高性能で歩留まりのよい半導体装置を
製造することができる。このように、金が半導体チップ
３２に混入することを確実に防止できるので窒化シリコ
ン膜の厚さは１μｍ以下でもよく、これにより製造プロ
セスが容易となる。
【００２０】また、従来の半導体装置のＳＯＩ構造の場
合必要であった２μｍもの厚い埋め込み酸化膜（活性領
域に金が拡散することを防止するためのもの）や、シリ
コン基板１と張り合わせのためのＣＭＰ工程が不要にな
るため受動素子を有するシリコン基板２１を安価に形成
することができる。
【００２１】また、基板材料としてシリコンを用いてい
るため、ガラス、石英やサファイア、ＳｉＣのような絶
縁基板と比べて貫通ヴィアを容易に開削することができ
裏面電極３１を有する受動素子を有するシリコン基板２
１を容易に作ることができる。また、ＧａＡｓと比較し
ても１／１０程度のコストで精度の高いシリコン基板２
１を構成することができる。
【００２２】さらに、半導体チップ３２がシリコン基板
２１にフリップチップ実装されており、ヴィアホール３
０を用いて裏面電極３１に接続しているので、ワイヤー
を用いて外部接続を行う場合に比べて寄生インダクタン
ス及びそのばらつきを小さく抑えることができる。
【００２３】なお、本実施の形態では、シリコン基板２
１に金を拡散してシリコン基板２１の高抵抗化を図った
場合について説明したが、白金や銅などを用いても同様
に高抵抗化が可能である。
【００２４】
【発明の効果】フリップチップ実装により金原子の半導
体チップ３２への拡散を防止することができ、高精度で
ばらつきの少ない半導体装置を安価に提供することが可
能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の断面
図
【図２】比抵抗と伝送線路損失との関係を示す図
【図３】従来のモジュールの構造断面図
【符号の説明】
２１ シリコン基板 ２２、２６、３５ 窒化シリコン膜 ２３ 酸化シリコン膜 ２４ 第１層配線 ２５ 薄膜抵抗 ２７ 第２層配線 ２７ａ 電極 ２８ ＭＩＭキャパシタ ２９ スパイラルインダクタ ３０ ヴィアホール ３１ 裏面電極 ３２ 半導体チップ ３３ 半田バンプ ３４ 封止樹脂
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｌ 49/02 (72)発明者 八幡 和宏 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F033 HH13 HH18 HH28 KK13 KK18 MM30 QQ73 QQ80 RR04 RR06 SS15 VV07 VV08 VV09 VV10 WW00 WW02 XX28 5F038 AZ05 BE07 DF02 EZ20

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 金または白金または銅が拡散されたシリ
    コン基板と、前記シリコン基板の第１主面上に形成され
    た受動素子と、前記シリコン基板の第１主面上に形成さ
    れ、能動素子を有する半導体チップをフリップチップ実
    装するための電極とを有することを特徴とする半導体装
    置。
  2. 【請求項２】 前記シリコン基板の比抵抗が１０ｋΩ・
    ｃｍ以上であることを特徴とする請求項１記載の半導体
    装置。
  3. 【請求項３】 前記受動素子は、絶縁膜を介して前記シ
    リコン基板の第１主面上に形成され、前記絶縁膜の厚さ
    が１μｍ以下であることを特徴とする請求項１または請
    求項２に記載の半導体装置。
  4. 【請求項４】 前記シリコン基板の第１主面とは反対側
    の第２主面に金属膜が形成され、前記受動素子は、前記
    シリコン基板に形成されたヴィアホールを介して前記金
    属膜に電気的に接続されていることを特徴とする請求項
    １ないし請求項３のいずれかに記載の半導体装置。
  5. 【請求項５】 能動素子を有する半導体チップが前記電
    極上にフリップチップ実装されていることを特徴とする
    請求項１ないし請求項４のいずれかに記載の半導体装
    置。
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