JP4556255B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は情報通信用途等の半導体装置において、とくにＲＦ帯域以上で使用するオンチップインダクタや、その他ＲＦデバイスを同一基板上に一体化したＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等に有効な技術である。
【０００２】
【従来の技術】
情報通信機器の電子回路は、例えば数ＧＨｚの電波信号の受信、送信と低周波数への変換に用いられており、アナログスイッチ、アンプ、ミキサ、発振器等からなるＲＦ部と、主にデジタル化された信号を処理するＣＰＵ、ＤＳＰ、メモリ等からなるベースバンド部から構成されている。
【０００３】
ＲＦ部は超高速動作が要求されるためにその電子移動度が高いＧａＡｓ基板等を用いて製造される一方、高集積の要求されるベースバンド部はシリコン基板１で製造されることが一般的であったが、近年、小型軽量化、低価格化のために、ＲＦ部も含めてすべてのＬＳＩをシリコンで作製し、これらの素子を１チップ上に搭載しようとする要望が有る。
【０００４】
このような場合、高周波を扱うＲＦデバイスにおいては配線を電気信号が伝播する際に基板表面に電荷が誘起されてしまうため、電気信号のエネルギー損失を生じさせる。このため、無駄な電力を消費することとなり、消費電力の増大の原因となる。基板表面への電荷の誘起は、特に、図２４（ａ）、（ｂ）に示すようなスパイラルインダクタ５０において重要な問題となり、誘起された電荷が自己誘電現象によって逆方向の磁束Ｂを発生させるためにインダクタの特性を著しく劣化させる。
【０００５】
これらの問題を回避するために基板を高抵抗化し、電荷の誘起を抑制することが有効である。しかし、通常のバルク基板では、トランジスタの性能を得るために基板の高抵抗化は困難であることから、絶縁膜を介してトランジスタを形成するシリコン層と基板（以下、支持基板という）を分離したＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を用い、その支持基板を石英基板や高抵抗なシリコン基板１等で形成することが提案されている。例えば、石英基板の場合にはウエハ直接接合法によってＳＯＩ基板を形成している。
【０００６】
【発明が解決しようとする課題】
しかしながら、この従来のＳＯＩ基板の製造方法では、石英とシリコンとの熱膨張係数の差から接合が難しく、歩留まりや再現性等が悪いという生産上の問題が大きい。
【０００７】
なお、高抵抗なシリコン基板１の場合にはＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）基板へのＳＩＭＯＸ法が比較的容易であり、実験としては多く採用されているが、ＦＺ基板の抵抗値を５ｋΩ程度とするのが限界であり、十分高抵抗な基板を得ることができないと同時に、高コストなＳＩＭＯＸ法に加えて高価なＦＺ基板を用いることによって相当な高コストとなることが避けられない。
【０００８】
本発明は上記問題に鑑みて成され、電送線路のエネルギ損失や、オンチップインダクタの特性向上を図ることを目的とする。
【０００９】
【課題を解決するための手段】
上記問題を解決するために、請求項１に記載の発明においては、支持基板としてＰ型シリコン基板（１）を用意する工程と、熱処理を施すことにより、Ｐ型シリコン基板（１）内に熱ドナーを発生させ、該熱ドナーによってＰ型シリコン基板（１）中のアクセプタを補償して、該Ｐ型シリコン基板（１）のキャリア濃度を低濃度にする工程を含むことを特徴としている。
【００１０】
このように支持基板としてＰ型シリコン基板（１）を用意し、熱処理を施すことによってＰ型シリコン基板（１）内に熱ドナーを発生させることができる。これによりＰ型シリコン基板（１）中のアクセプタを補償して、該Ｐ型シリコン基板（１）のキャリア濃度を低濃度にすることができ、支持基板を高抵抗にすることができる。
さらに、請求項１に記載の発明では、Ｐ型シリコン基板（１）のＰ型不純物の不純物濃度と格子間酸素濃度の面内分布が同一のプロファイルである基板を用いると共に、Ｐ型シリコン基板（１）のＰ型不純物濃度のプロファイルと比較して格子間酸素濃度の低い部分にＮ型不純物をイオン注入することを特徴としている。
このようにＰ型シリコン基板（１）内のＰ型不純物の不純物濃度と格子間酸素濃度の面内分布が同一のプロファイルであれば、Ｐ型シリコン基板（１）の表面層での抵抗を面内で一定にすることができる。具体的には、Ｐ型シリコン基板（１）のＰ型不純物濃度のプロファイルと比較して格子間酸素濃度の低い部分にＮ型不純物をイオン注入すればよい。
請求項２に記載の発明では、Ｐ型シリコン基板（１）のＰ型不純物濃度のプロファイルと比較して格子間酸素濃度の低い部分に酸素をイオン注入することを特徴としている。このように、Ｐ型シリコン基板（１）のＰ型不純物濃度のプロファイルと比較して格子間酸素濃度の低い部分に酸素をイオン注入するようにしてもよい。
請求項３に記載の発明では、Ｐ型シリコン基板（１）の不純物濃度が熱ドナーの飽和発生密度と等しいことを特徴としている。このように、Ｐ型シリコン基板（１）の不純物濃度が熱ドナーの飽和発生密度と等しくすることにより、熱処理時間を制御して発生する熱ドナー数を制御する必要性をなくすことができる。
請求項４に記載の発明では、Ｐ型シリコン基板（１）内のアクセプタを熱ドナーによって補償したのち、Ｎ型に反転したＰ型シリコン基板（１）を熱ドナーを減少させる熱処理を施すことにより高抵抗化することを特徴としている。このように、熱ドナーを過剰に発生させてＰ型シリコン基板（１）をＮ型に反転させてしまった場合には、熱ドナーを減少させる熱処理を施すことにより、Ｐ型シリコン基板（１）を高抵抗にすることが可能である。例えば、約６００℃の熱処理を行えばよい。
請求項５に記載の発明では、Ｐ型シリコン基板（１）内のアクセプタを熱ドナーによって補償したのち、Ｐ型シリコン基板（１）がＮ型に反転した直後に熱処理を完了することを特徴としている。このように、Ｐ型シリコン基板（１）がＮ型に反転した直後に熱処理を完了することで、Ｐ型シリコン基板（１）の表面層でＰＮ接合を形成することができ、このＰＮ接合によってＰ型シリコン基板（１）を高抵抗にすることができる。
請求項６又は１５に記載の発明においては、熱処理は、表面保護膜（９）を形成した後に行うことを特徴としている。
【００１１】
このように、表面保護膜（９）を形成した後、すなわち、すべてのデバイス形成工程終了後に熱処理を施すようにすることで、デバイス形成工程中に実施される高温の熱処理によって、先に形成された熱ドナーが消滅させられることを防止することができる。
【００１２】
請求項７又は１６に記載の発明においては、Ｐ型シリコン基板（１）の表面に、結晶欠陥層を形成する工程を含み、熱処理工程は、結晶欠陥層を形成した後に行うことを特徴としている。
【００１３】
このようにＰ型シリコン基板（１）の表面に結晶欠陥層を形成しておくことにより、Ｐ型シリコン基板（１）の表面近傍にも熱ドナーが形成されるようにすることができる。
【００１４】
請求項８又は１７に記載の発明においては、単結晶シリコン層として、Ｐ型シリコン基板（１）とは異なる単結晶シリコン基板を用意する工程と、単結晶シリコン基板の表面に絶縁膜（２）を形成する工程と、結晶欠陥層が形成されたＰ型シリコン基板（１）の結晶欠陥層が形成された面と、単結晶シリコン基板の絶縁膜（２）が形成された面をウェハ直接接合法によって貼り合わせたことを特徴としている。
【００１５】
このように、Ｐ型シリコン基板（１）の表面に結晶欠陥層を形成する場合においては、単結晶シリコン基板上に絶縁膜（２）を形成し、単結晶シリコン基板の絶縁膜（２）が形成された面とＰ型シリコン基板（１）の結晶欠陥層が形成された面とをウェハ直接接合法によって貼り合わせることにより、結晶欠陥層が形成されたＰ型シリコン基板（１）の上に絶縁膜（２）及び単結晶シリコン層（３）が形成された構成とすることができる。
【００１６】
なお、請求項９又は１８に示すように、Ｐ型シリコン基板（１）の表面をラッピング加工することによって結晶欠陥層を形成することができる。
また、請求項１０又は１９に示すように、Ｐ型シリコン基板（１）に、元素の周期表における４族の元素、若しくは不活性な元素のいずれかをイオン注入することによって結晶欠陥層を形成することができる。
また、請求項１１又は２０に示すように、絶縁膜（２）にＳＩＭＯＸ法によって単結晶シリコン層（３）を形成し、Ｐ型シリコン基板（１）に元素の周期表における４族の元素、若しくは不活性な元素のいずれかをイオン注入することによってＰ型のシリコン基板（１）の表面に結晶欠陥層を形成することもできる。
【００１７】
請求項１２に記載の発明においては、熱処理温度を３６０℃もしくは４５０℃で行うことを特徴としている。
【００１８】
このように、３６０℃で熱処理を行えば、Ｐ型シリコン基板（１）内の酸素濃度に関わらず熱ドナー発生密度を略一定にすることができる、４５０℃で熱処理を行うことにより、熱ドナーの密度が飽和状態となるようにすることができる。
【００１９】
請求項１３に記載の発明においては、素子の電気配線（８）の配線材料の融点温度が６５０℃以上である場合においては、熱処理の温度を６５０℃以下とすればよい。
【００４９】
このように電気配線（８）を形成する工程の前に上記熱処理を行うことで、電気配線（８）が断線する等の熱処理による影響をなくすことができる。
【００５０】
請求項１４に記載の発明においては、熱処理を、Ｐ型シリコン基板（１）内のアクセプタを熱ドナーによって完全に補償し終わる前までは４５０℃で行い、Ｐ型シリコン基板（１）内のアクセプタを熱ドナーによって完全に補償する時には約４００℃〜約５００℃のうち４５０℃を除く温度で行われるようにすることを特徴としている。
【００５１】
このように、Ｐ型シリコン基板（１）内のアクセプタを熱ドナーによって完全に補償する時には約４００℃〜約５００℃のうち４５０℃を除く温度で行われるようにすることで、熱ドナー発生数がピーク時（４５０℃の時）よりも少なくなるため、熱ドナー数とアクセプタ数を容易に一致させられるようにできる。
【００６５】
【発明の実施の形態】
（第１実施形態）
図１に本発明を適用して形成した半導体装置を示す。本半導体装置はＭＭＩＣなどに適用される。以下、図１に基づき本半導体装置の構成を説明する。
【００６６】
支持基板としての高抵抗なシリコン基板１の上面に酸化膜２が形成されており、この酸化膜２の所定領域には単結晶シリコン層からなるＳＯＩ層３が形成されている。
【００６７】
シリコン基板１は非常に高抵抗のもので構成されており、このＳＯＩ層３の上部にはゲート絶縁膜４を介してゲート電極５が形成されている。ＳＯＩ層３は、ゲート電極５の両側に位置する部分に不純物が注入されており、ソース・ドレイン領域６となっている。ゲート電極５を含む酸化膜２の上面には層間絶縁膜７が形成されている。この層間絶縁膜７の所定位置にはコンタクトホール７ａが形成されている。
【００６８】
また、コンタクトホール７ａ内は接続配線としてのタングステン８ａで埋め込まれており、層間絶縁膜７上に形成された電気配線（アルミ配線）８とソース・ドレイン領域６との電気的な接合が図られている。そして、電気配線８の上には配線保護膜９として例えば窒化膜もしくは酸化膜が形成されている。
【００６９】
このように構成された半導体装置の製造方法について説明する。図２及び図３に、図１に示す半導体装置の製造工程を示し、この図に基づいて上記説明を行う。
【００７０】
[図２（ａ）に示す工程]
まず、酸素濃度の明らかなＰ型のＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）シリコン基板１を準備する。このシリコン基板１を支持基板として、例えば１００ｎｍ程度、酸化膜２の上に単結晶シリコンからなるＳＯＩ層３を有するＳＯＩ基板を用意する。そして、熱処理を施す。
【００７１】
例えば、シリコン基板１の初期のウエハ規格が３７ＰＰＭＡの酸素濃度、１×１０¹⁶／ｃｍ³のアクセプタ濃度を持つＰ型のシリコン基板１の場合には窒素雰囲気中で２２時間の熱処理を施す。これによって１×１０¹⁶／ｃｍ³の熱ドナーとよばれる新たなドナーが支持基板中に発生し、アクセプタと補償しあうことによってシリコン基板１内には見かけ上アクセプタもドナーも存在しない状態、すなわち高抵抗な状態となる。この熱処理についての詳細は後述する。
【００７２】
[図２（ｂ）に示す工程]
次に、ＳＯＩ層３上に窒化膜１０をデポジションした後、フォトリソグラフィ工程にて将来的にＳＯＩ領域とする部分上に窒化膜１０を残す。
【００７３】
[図２（ｃ）に示す工程]
そして、１１５０℃程度の温度で熱処理を行いＬＯＣＯＳ酸化させてＳＯＩ領域以外のＳＯＩ層３を酸化することによって素子分離を行う。その後、窒化膜１０を除去する。
【００７４】
[図３（ａ）に示す工程]
その後、熱酸化によってゲート絶縁膜４を形成し、Ｂ原子等のＰ型不純物をイオン注入する。さらにポリシリコンをデポジションした後、このポリシリコンに気相中でリンをドーピングし、低抵抗とした後、所望の形状を残してエッチングし、ゲート電極５を形成する
[図３（ｂ）に示す工程]
この後、ゲート電極５をマスクとしてＰ型不純物をイオン注入することにより、ソース・ドレイン領域６を形成する。
【００７５】
[図３（ｃ）に示す工程]
この後、例えば４００ｎｍ程度の層間絶縁膜７としての酸化膜をデポジションし、ソース・ドレイン領域６の上及びゲート電極５上において層間絶縁膜７を開口し、コンタクトホール７ａを形成する。そして、コンタクトホール７ａをタングステン８ａで埋め込んだ後、配線材料としてアルミニウムを堆積し、電気配線８をパターニングする。この後、電気配線８を含む層間絶縁膜７の上面全面に表面保護膜９としての窒化膜又は酸化膜をデポジションすることにより図１に示す半導体装置が完成する。なお、コンタクトホール７ａの埋め込みは、タングステン８ａで行わなくてもアルミニウムを堆積する際におこなってもいい。
【００７６】
ここで、シリコン基板１の高抵抗化のための熱処理の詳細について説明する。
上述したように、熱処理は４５０℃程度で行われる。この温度で、種々の初期酸素濃度を持つシリコン基板１の熱処理を施した場合に発生したドナー密度の熱処理時間依存性を図４に示す。［Ｖ．Ｃａｚｃａｒｒａ ａｎｄ Ｐ．Ｚｕｎｉｎｏ Ｊ．Ａｐｐｌ Ｐｈｙｓ．５１（８），Ａｕｇ．１９８０］
この図に示されるように、約１００時間以上の熱処理において熱ドナーの密度は飽和する傾向にあり、熱処理後の基板抵抗値を所望の値に合わせるためには勾配の緩やかな飽和領域の熱処理時間とするのが有効である。
【００７７】
また、飽和傾向に達する時間は初期酸素濃度が低いほど短いため、熱処理時間を短くして全工程時間を短くするためには酸素濃度の低いシリコン基板１を用いることが有効である。このとき、図から明らかなように飽和熱ドナー濃度は初期酸素濃度によって異なるため、最初のシリコン基板１のアクセプタ濃度は初期酸素濃度に応じた濃度とする必要がある。
【００７８】
ただし、シリコン基板１の酸素濃度がわからない場合には、以下に示すように、熱処理温度を３６０℃程度で行うとよい。
【００７９】
図５に、種々の初期酸素濃度を持つシリコン基板１に３６０℃で２００時間の熱処理を施した場合に発生したドナー密度を示す。［Ｖ．Ｃａｚｃａｒｒａ ａｎｄ Ｐ．Ｚｕｎｉｎｏ Ｊ．Ａｐｐｌ Ｐｈｙｓ．５１（８），Ａｕｇ．１９８０］
この図に示されるように、ドナー密度は初期の酸素濃度に依存しておらず、種々の酸素濃度のシリコン基板１に同等に約２．５×１０¹⁵／ｃｍ³のドナーが形成される。このため、初期酸素濃度が不明なシリコン基板１を用いる場合には３６０℃の熱処理が望ましいのである。
【００８０】
このように、熱ドナー形成用の熱処理を、熱ドナー密度が基板中の酸素濃度に依存しない３６０℃または熱ドナー発生率の高い４５０℃とするのが好適である。
【００８１】
また、シリコン基板１の抵抗値の制御をより正確に行うためには、仮に、２２時間の熱処理によって高抵抗なシリコン基板１を得ようとする場合、例えば、まず１７時間程度の熱処理を施したのちに、３０分程度間隔で基板の抵抗値を評価し、所望の抵抗値が得られた時点で熱処理を終了するようにすることが好ましい。
【００８２】
例えば、シリコン基板１の抵抗値評価を４端針法のようにシリコン基板１の表面に直接プローブを立てて評価する場合には、１０ｍｍ□程度シリコン基板１の表面が露出した状態とすればよい。この露出表面の面積は計測器のプローブ間隔等、仕様に合ったサイズで良く、その位置は例えばウエハ中央部、上部、下部、右部、左部等いずれの位置においても可能である。また、熱処理中に薄い自然酸化膜または窒化膜が形成されるが、これらは特に除去しなくてもプローブの圧力によってシリコン基板１との接触が可能であるため、除去する必要はない。
【００８３】
この表面を露出するための加工プロセスについて以下に簡単に説明する。
【００８４】
一般的なＳＯＩデバイス製造プロセスにおいては、シリコン基板１の電位を固定するために表面からのドライエッチングによって、単結晶半導体層からなるＳＯＩ層３と、その下部の絶縁膜２を貫通した開口部を形成する。この工程は通常ソース・ドレイン領域６の形成用のイオン注入工程前に行われ、シリコン基板１も高濃度のＰ⁺領域を形成することによってシリコン基板１と電気配線８とのコンタクトを形成可能としている。
【００８５】
ここでは、この電位固定用の開口部の形成と共にシリコン基板１の測定用の開口部を形成し、その後、Ｐ⁺領域を構成するソース・ドレイン領域６の形成用のフォトリソグラフィ工程時には、該開口部をフォトレジストで保護し、Ｐ型不純物がイオン注入されないようにする。また、この後開口部上に形成される薄膜のうち、層間絶縁膜７についてはコンタクトホール７ａ、ビア形成時にエッチング除去し、アルミ等の配線材料はパターン形成用のエッチング時に同時にエッチングし、表面保護膜９はパッド形成用のエッチング時にエッチングすることによって開口部が埋まらないようにする。これによってプロセスの増加無く目的の開口領域を形成することが可能である。
【００８６】
また、シリコン基板１の抵抗値を評価するための専用パターンを形成するようにしてもよい。つまり、上述の製造工程において、シリコン基板１とのコンタクト形成と同一工程にてシリコン基板１の抵抗値を評価可能なパターン（例えば、ＴＭＬパターン）を形成するようにしてもよい。
【００８７】
このように、電位固定用の開口部と共に抵抗値評価用の開口部を形成することにより、比較的簡便に基板の抵抗値を評価することができ、専用パターンを形成することにより、正確に基板の抵抗値を評価するこが可能にできる。
【００８８】
これに対して、シリコン基板１の不純物濃度（アクセプタ濃度）と、熱処理によって発生する熱ドナーの飽和発生数とを合わせるようにすれば、熱処理時間の制御をなくすこともできる。
【００８９】
例えば、熱処理（アニール）時間に対するシリコン基板１の比抵抗のプロファイルは図６のように示される。この図からも分かるように、アクセプタを熱ドナーで補償していくと、シリコン基板１の比抵抗が一旦は非常に増加するが、その後、急激に減少していくという特性を示す。これは、熱ドナーがアクセプタ量よりも大きくなってシリコン基板１がＮ型に反転するためである。
【００９０】
そして、シリコン基板１の比抵抗が非常に大きくなるというアニール時間の時間幅が非常に短く（具体的には１〜２分程度）、時間制御が困難であるといえる。
【００９１】
このため、予め、シリコン基板１の不純物濃度と熱処理によって発生する熱ドナーの飽和発生数とを合わせるようにすれば、上記熱処理時間の制御を行う必要性をなくすことができる。
【００９２】
一方、熱処理によって発生した熱ドナーによってアクセプタの補償が完了し、シリコン基板１がＮ型に反転してしまってシリコン基板１の比抵抗が減少してしまった場合であっても、以下のようにして再びシリコン基板１の比抵抗を増加させることが可能である。
【００９３】
すなわち、熱処理によって発生させた熱ドナーは、熱処理の条件次第で消滅させることも可能である。図７に、４５０℃の熱処理を２０時間施した後に、６００℃の熱処理を行った場合の熱ドナー密度の変化を示す。この図に示されるように、４５０℃を超える熱処理を行うと、熱処理開始後から熱ドナーが減少した状態となっている。これは、ドナー消滅の現象を示しており、この現象を利用することによって過剰な熱ドナーを消滅させ、アクセプタ量に相応する熱ドナー量とすることができる。具体的には、図７に示されるように、高温の熱処理開始後に熱ドナーが減少したのち、所定時間経過すると再び熱ドナーが増加するようになるため、減少時もしくは増加時において、アクセプタ量に相応する熱ドナー量となる時間を選択して熱処理を行うようにすればよい。
【００９４】
また、本実施形態では、熱ドナー発生率の高い４５０℃の熱処理を行うようにしてシリコン基板１の高抵抗化を図っているが、熱処理温度と熱ドナーの発生率との関係は図８のように示される。
【００９５】
この図にも示されているように、熱ドナーは熱処理温度が４５０℃の時を発生のピークとしている。しかしながら、ピークの４５０℃においては、急激に熱ドナーが発生するようになるため、上記したように熱処理時間の制御が容易ではない。
【００９６】
このため、熱ドナーの発生ピークとなる４５０℃を除いた、比較的熱ドナーが多く発生する４００〜５００℃の温度を熱処理を行うようにすれば、上記図６で示された比抵抗が最大となる熱処理時間の時間間隔を長くすることができる。例えば、図９に示すように、４３５℃の熱処理の場合には、４５０℃の熱処理と比べてキャリア発生数（熱ドナー発生数）が約半分程度に小さくなる。従って、熱処理の初期には熱処理温度を４５０℃として熱ドナー発生数を大きくし、熱ドナー数とアクセプタ数が一致する時の近傍においては、熱処理温度を４３５℃とすることで、熱処理時間の時間制御の容易化を図ることができる。例えば、２１時間まで４５０℃で熱処理を行い、その後２時間を４３５℃で熱処理を行うようにするばよい。これにより、所望の抵抗値となる熱処理時間の許容範囲が４５０℃の場合に５分間であったとすると、４３５℃の場合には１０分間と倍増する。
【００９７】
なお、本実施形態では、キャリア濃度を低濃度にする工程の後に電気配線８を形成する工程を行っている。このようにすることにより、４５０℃の熱処理によって電気配線８が断線するなどの影響を避けることができる。
（第２実施形態）
本実施形態は、第１実施形態と異なる構造の半導体装置において、本発明の一実施形態を適用した場合を示している。図１０に、本実施形態における半導体装置を示し、この図に基づいて半導体装置の構造について説明する。ただし、第１実施形態と異なる部分のみ説明を行う。
【００９８】
図１０に示すように、本実施形態における半導体装置は、ほぼ図１に示す半導体装置を反転させた構成に成っている。具体的には、第１実施形態では、高抵抗なシリコン基板１が表面保護膜９の反対側に形成されていたが、本実施形態では、表面保護膜９が形成されている側に高抵抗シリコン基板１１が形成されている。
【００９９】
この半導体装置の製造工程を図１１及び図１２に示し、これらの図に基づいて半導体装置の製造方法について説明する。
【０１００】
[図１１（ａ）に示す工程］
まず、シリコン基板１を用意し、熱処理工程を除いて第１実施形態と同様の工程を行い、ＳＯＩ層３、ゲート電極５、電気配線８、表面保護膜９を形成する。このとき用いるシリコン基板１としては、高抵抗である必要はなく、通常のものでよい。これにより、シリコン基板１１が高抵抗でない半導体装置が完成する。
【０１０１】
[図１１（ｂ）に示す工程]
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等による研磨工程を行って、表面保護膜９の表面を平坦化する。
【０１０２】
[図１２（ａ）に示す工程]
平坦化されたウェハを第１の基板１２として、この第１の基板１２の表面保護膜９に第２の基板としてのＰ型のシリコン基板１を貼り付ける。このＰ型のシリコン基板１は、予め第１実施形態に示した高抵抗にするための熱処理を施して、高抵抗化がなされているものである。
【０１０３】
このとき、第１の基板１２の表面と、第２の基板としてのシリコン基板１の表面とを直接接合にて接合する。
【０１０４】
[図１２（ｂ）に示す工程]
第１の基板１２のシリコン基板１１側（裏面）から、絶縁膜２が露出するまでシリコン基板１１を研磨する。ここでの研磨は選択研磨法によって、すなわちシリコンと酸化膜の研磨レートの差を利用して行い、この選択研磨によって絶縁膜２の表面が完全に露出した状態とする。
【０１０５】
この時、形成した半導体デバイスは上下が反転した状態であり、１００ｎｍ程度の絶縁膜２を通してそのレイアウトが観察可能である。そこで、最終的にフォトリソ工程を用いてパッド電極位置を開口したのち、ウエハ表面より電気配線８が接続可能な状態として、図１０に示した半導体装置が完成する。なお、このときの電気配線８の露出部分（パッド電極）の大きさは通常１００μｍ□と十分大きく、目視による位置合わせも十分可能である。
【０１０６】
このような反転型の半導体装置においてもシリコン基板１を高抵抗にすることにより、第１実施形態と同様の効果が得られる。
（第３実施形態）
本実施形態では、第１実施形態に対してＰ型のシリコン基板１に発生させる熱ドナーの形成深さ制御を行う。なお、半導体装置の主な構造及び製造方法は第１実施形態と同様であるため、第１実施形態に対して異なる部分のみ説明する。
【０１０７】
まず、第１実施形態と同様に、支持基板となるＰ型のシリコン基板１を用意する。そして、このＰ型シリコン基板１の表面近傍に結晶欠陥を形成する。例えば、結晶欠陥の形成方法としては、ラッピング加工(参考文献：Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．５９，１９８６）によって可能である。
【０１０８】
そして、熱処理を施し、熱ドナーを発生させる。シリコン基板１の表面の結晶性が良好である場合には、シリコン基板１の表面近傍では熱ドナーが発生しないが、このようにシリコン基板１の表面近傍に結晶欠陥を形成しておくことにより、シリコン基板１の表面近傍にも熱ドナーを発生させることができる。
【０１０９】
この後、シリコン基板１上に絶縁膜を介してＳＯＩ層３となる単結晶シリコン層を形成する。これによりＳＯＩ基板が形成される。
【０１１０】
このＳＯＩ基板の形成は、ＳＯＩ層３となる単結晶シリコン層として単結晶シリコン基板１を用意すると共に、この単結晶シリコン基板１の表面に熱酸化若しくはデポジションによって厚さ１００ｎｍ程度の絶縁膜２を形成し、この絶縁膜表面と支持基板となるシリコン基板１の結晶欠陥が形成された面とをウェハ直接接合法によって接合することにより行うことができる。
【０１１１】
この後、第１実施形態と同様の工程を実施して、ＳＯＩ層３の形成、ゲート電極５、ソース・ドレイン領域６の形成、電気配線８の形成、表面保護膜９の形成などを行うと、半導体装置が完成する。
【０１１２】
このように、支持基板となるＰ型のシリコン基板１の表面に結晶欠陥を形成しておき、シリコン基板１の表面近傍に熱ドナーを発生させるようにしてもよい。
【０１１３】
なお、上記説明では、結晶欠陥の形成をラッピング加工によって行っているが、イオン注入ダメージによって形成してもよい。この場合、Ｓｉ、Ｃ等の同族元素やＡｒ等の不活性な元素をイオン注入に用いることができる。
【０１１４】
また、ＳＩＭＯＸ法によって結晶欠陥を形成してもよい。例えば、ＳＩＭＯＸウェハ形成用の高ドーズの酸素イオン注入と埋め込み酸化膜形成用の熱処理後に埋め込み酸化膜下の支持基板中をＲｐとする加速エネルギーをもって、Ｓｉ、Ｃ等の同族元素やＡｒ等の不活性な元素をイオン注入を行うようにすればよい。
【０１１５】
(第４実施形態）
第１実施形態では、シリコン基板１をＰ型半導体で構成し、熱処理によって発生する熱ドナーをアクセプタと補償させ合うことによって、シリコン基板１の高抵抗化を図っているが、シリコン基板１に水素イオンを注入しておくことによって、シリコン基板１のさらなる高抵抗化を図ることができる。
【０１１６】
一般的に、Ｐ型半導体に電極を形成する際、シリコン表面近傍に水素が残留しているとコンタクト抵抗が増大するという現象が知られている。これは水素原子によってボロンが不活性化するためであるといわれている。このため、シリコン基板１にの水素イオンを注入することによって、電極形成時にシリコン基板１の高抵抗化を図ることができる。
【０１１７】
なお、この水素イオンの注入をイオン注入法によって行い、水素を加速エネルギーを変えて数回に分けてイオン注入することによって深さ方向に均一な水素のプロファイルを形成しておけば、基板の抵抗を広範囲にわたって高抵抗化することができる。
【０１１８】
（第５実施形態）
第４実施形態と同様に、本実施形態に示す方法によってシリコン基板１の高抵抗化を図るようにしてもよい。すなわち、第１実施形態と同様に支持基板としてのシリコン基板１を用意した後、シリコン基板１の裏面よりシリコン基板１中に固溶度に応じた適当な数のＡｕ原子を蒸着させ、さらにＡｕ原子を熱拡散させることによってもシリコン基板１の高抵抗化を図ることができる。
【０１１９】
このＡｕ拡散による高抵抗化の原理は、以下のように説明できる。
【０１２０】
Ａｕ原子を拡散させるときにおけるシリコン基板１のエネルギーバンド図を図１３に示す。この図に示されるようにシリコンのエネルギーギャップの中央にＡｕによる深い準位が形成される。この準位は再結合中心となり、少数キャリアを捕獲する割合が大きくなる。このため、少数キャリアの寿命が極端に短くなってシリコン基板１の高抵抗化が図れるのである。
【０１２１】
例えば、シリコン基板１中のＡｕ濃度を１×１０¹⁴から１×１０¹⁸個／ｃｍ³に増加すると、少数キャリアの寿命は１０μｓから０．１ｎｓに減少する。そして、少数キャリアの寿命が短くなると多数キャリアとの再結合が増加し、電気伝導率が低くなって比抵抗が大きくなるのである。
【０１２２】
この効果は特にＮ型半導体基板で効果が大きいため、本実施形態をＮ型半導体基板に適用すると好適である。これは室温でもＮ型シリコンの少数キャリアの寿命は０．３μｓであり、Ｐ型シリコンの寿命１．０μｓに比べて短いからである。なお、Ａｕの準位は深い準位と浅い準位があり、Ｐ型シリコンの場合は浅い準位により高抵抗化の効果が小さくなる。
【０１２３】
また、この場合、Ａｕ原子を蒸着させる前にシリコン基板１の裏面を研削しておくことによって、シリコン基板１の接着面積を大きくし、拡散後に基板内にＡｕを一様に分布させることも可能である。そして、シリコン基板１を薄くすることによりＡｕの拡散領域が減るので熱処理時間を短縮することができる。
【０１２４】
さらに、Ａｕ原子の熱拡散を行う際の熱処理温度を上げることにより、シリコン基板１中のＡｕ原子の固溶度を上げ、高抵抗化することができる。
【０１２５】
図１４に、不純物原子の固溶度を示す。Ａｕ原子の固溶度は１３００℃でのピークで、１．１×１０¹⁷個／ｃｍ³、１１００℃で３×１０¹⁶個／ｃｍ³の固溶度になる。
【０１２６】
また、図１５にＡｕの固溶度に対するシリコン基板１の抵抗値を示す。この図からも分かるように、Ａｕの固溶度が３×１０¹⁶個以上でシリコン基板は１０ｋΩ−ｃｍ以上に高抵抗化される。
【０１２７】
このように、Ａｕ原子を熱拡散させる際の熱処理温度を高温度（例えば１１００℃以上１３００℃以下）とすることにより、さらにシリコン基板１の高抵抗化を図ることができる。
【０１２８】
さらに、Ａｕ原子を熱拡散させた後にシリコン基板１を急冷すれば、熱処理以降にＡｕが移動して局所的に密集してしまう時間をなくし、Ａｕ原子が小さな固まりとなってシリコン基板１内から析出することを防止することも可能である。
実験では、シリコン基板１を熱処理後、約５分以内に熱処理装置から外に出して室温雰囲気にさらしておいたが、上記効果が得られた。
【０１２９】
なお、このようにシリコン基板１の裏面を研削する前に、１２００℃以下の熱処理によってシリコン基板１の表面、裏面、側面に２μｍ以上のｄｒｙ酸化膜を形成しておくことが望ましい。これは、酸化膜中ではＡｕ原子の拡散係数がシリコン中のそれと比べて非常に小さいからであり、特にｄｒｙ酸化膜中ではその差が顕著に現れるからである。参考として、図１６にｄｒｙ酸化膜、ｗｅｔ酸化膜、シリコン中におけるＡｕ原子の拡散係数を調べた結果を示す。
【０１３０】
さらに、本実施形態では、支持基板としてのシリコン基板１を上記方法で高抵抗化させたたのち、第１実施形態と同様に、ＳＯＩ基板を構成し、半導体装置を製造するが、上記ｄｒｙ酸化膜をＳＯＩ基板の埋め込み酸化膜として使用することも可能である。この場合には、図１７に示す酸化膜厚に対するＡｕ原子の拡散状態図に表わされるように、ｄｒｙ酸化膜の膜厚が２μｍ以上となれば、ｄｒｙ酸化膜によってＳＯＩ層へのＡｕ原子の拡散を防止することができる。なお、酸化膜の応力によるウェハの反りを考慮すると、ｄｒｙ酸化膜の限界の厚さは３μｍとなる。
【０１３１】
また、上記方法によてシリコン基板１を高抵抗化させたのち、表面に絶縁膜が形成されたシリコン基板を用意し、シリコン基板１に貼り合わせてもよい。
【０１３２】
このように絶縁膜が形成されたシリコン基板を貼り合わせ、この貼り合わせたシリコン基板をＳＯＩ層形成領域とすることで、シリコン基板１中のＡｕ原子が拡散しても絶縁膜によって拡散が抑制されるため、ＳＯＩ層内にＡｕ原子が拡散することを防止することができる。
【０１３３】
なお、この場合、図１８に示すように、シリコン基板１の表面にポリシリコン層３１を形成しておき、このポリシリコン層３１に絶縁膜３２が形成されたシリコン基板３３を貼り合わせるようにしたり、図１９に示すように、シリコン基板１の表層部にシリコン又は水素のイオン注入を行うことによって結晶欠陥層３４を形成したのち、絶縁膜３２が形成されたシリコン基板３３を貼り合わせるようにしてもよい。さらに、図２０に示すように、シリコン基板１の表面にＳｉ−Ｇｅ層３５を例えばエピタキシャル成長させたりしたのち、この層を介して絶縁膜３２が形成されたシリコン基板３３を貼り合わせるようにしてもよい。
【０１３４】
（他の実施形態）
上記実施形態では、第２の基板として、高抵抗にしたシリコン基板１を第１の基板に直接接合しているが、第２の基板のうち、第１の基板に接合される面(以下、表面という）の反対側の面(以下、裏面という）に、埋込絶縁膜と同等の厚みを有する絶縁膜を形成した後に、第１の基板に直接接合するようにしてもよい。
【０１３５】
これは、厚い絶縁膜を含む基板を接合する場合、熱膨張係数の差によって接合後の基板に反りを発生させてしまい、接合強度を劣化させ、装置の信頼性や歩留まりに悪影響を及ぼすからである。このように、第２の基板の裏面側にも表面と同様の厚みの絶縁膜を形成することにより、上記反りを抑制することができ、上記問題を低減することができる。
【０１３６】
また、上記実施形態では、支持基板となるＰ型のシリコン基板１を熱処理した後にＳＯＩ基板を形成したり、ＳＯＩ基板を構成した直後に熱処理を施すようにしているが、この熱処理はいつ行っても熱ドナーを発生させるという効果を得ることができる。ただし、熱ドナーはさらに高温の熱処理によって急速に消滅するため、デバイス形成の全行程完了後に熱ドナーを形成する熱処理を行うのが好ましい。
【０１３７】
なお、工程初期もしくは工程途中の熱処理によって形成された熱ドナーはその後の熱処理によってその密度が変化し、基板の抵抗率が変化する可能性があるが、熱ドナー密度の変化分が比較的少ない場合には、必要に応じて工程初期もしくは工程途中に熱ドナー形成用の熱処理を行い、全行程終了後に変化分の熱処理密度を追加するだけの時間に相当する熱処理を追加して行うようにしても良い。これは、たとえば一つのロットが炉を占有的に使用することによって同時期に同工場の製造ラインを流れる他のロットへの影響を抑止するものであり、結果的に各ロットのスループット向上に寄与するものである。
【０１３８】
さらに、半導体デバイスの配線材料に高融点を持つ材料であるＣｕ等を用いた際に、例えば７５０℃程度の比較的高温の熱処理を行っても良い。これは、通常の半導体工場において熱処理に用いられる炉は６００℃程度で保持されていることが多く、熱処理を４５０℃で使用することは装置の保守上あまり好ましくない場合があるためであり、これにより熱ドナー形成に要する装置の稼働率を向上することができる。
【０１３９】
また、上記実施形態において、シリコン基板１中における酸素濃度の面内分布を均一にした上で上記熱処理を行い、熱ドナーを発生させるようにすれば、シリコン基板１全体として均一に熱ドナーを発生させることができる。例えば、ＭＣＺ法（磁界引き下げ法）によってシリコン基板１を形成することで、シリコン基板１中における酸素濃度の面内分布を均一にすることができる。参考として、図２１にＭＣＺ法の引き下げ回転速度を３０ｒｐｍにした時のシリコン基板１の酸素濃度の面内分布を示す。
【０１４０】
これは、熱処理において、熱ドナーの形成はシリコン基板１中の酸素濃度に依存しているからである。シリコン基板１中の初期酸素濃度の面内分布のバラツキが基板平均に対して１％以上あると抵抗値の面内バラツキも増大し、シリコン基板１全面に渡って高抵抗な基板を得ることができくなり、製品歩留まりが低下するが、このように酸素濃の面内分布を均一にすることで、このような問題をなくすことができる。
【０１４１】
また、同様の理由により、シリコン基板１の表面層の抵抗を面内で一定にすることが可能である。図２２に４５０℃、５時間４０分の熱処理後の基板面内の抵抗率変化を示す。この図に示されているように、シリコン基板１の最外周において抵抗率が低いことが分かる。これは、シリコン基板１の表面層の抵抗値においても同様の傾向となる。このため、シリコン基板１中の酸素濃度を面内分布とシリコン基板１の表面層での不純物濃度の面内分布の傾向を一致させれば、シリコン基板１の表面相の抵抗を面内で一定にすることができる。
【０１４２】
例えば、Ｐ型のシリコン基板１のＰ型不純物濃度のプロファイルと比較して格子間酸素濃度の低い部分にＰなどのＮ型イオンを注入するようにすることで、アクセプタ量を減らし、シリコン基板１中の酸素濃度を面内分布とシリコン基板１の表面層での不純物濃度の面内分布の傾向を一致させることができる。
【０１４３】
また、シリコン基板の最外周部分に酸素をイオン注入し、シリコン基板１内の表面層の酸素濃度を一様にすることでも、シリコン基板１中の酸素濃度を面内分布とシリコン基板１の表面層での不純物濃度の面内分布の傾向を一致させることができる。
【０１４４】
なお、この時イオン注入するＮ型イオンや酸素の深さプロファイルは初期酸素濃度のプロファイルと同様、または補償し合う形のものとすれば、面内で一様な低効率が分布されるため好適である。その為に注入エネルギーを換えた複数回のイオン注入及び拡散処理を行ってもよい。
【０１４５】
また、上記実施形態では、Ｐ型のシリコン基板１のアクセプタを、そのアクセプタ量に相応する熱ドナーによって補償するようにし、補償が完了したら熱処理を終了するようにしているが、熱ドナーによってアクセプタを補償し、シリコン基板１がＮ型に反転した直後に熱処理を終了するようにしてもよい。このようにした場合について実験を行ったところ、シリコン基板１の表面からの深さに対する比抵抗の関係が図２３のようになった。
【０１４６】
この図に示されるように、深さ２〜１５μｍの深さで比抵抗の勾配が反転するように変化している。これは、この深さにおいてＰＮ接合が形成されていることを示している。このＰＮ接合部では空乏層が形成されるため、この空乏層によってシリコン基板１を高抵抗にすることができるのである。このように、シリコン基板１の表層部にＰＮ接合を形成することによってシリコン基板１を高抵抗にしてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態を適用して形成した半導体装置の断面構成を示す図である。
【図２】図１に示す半導体装置の製造方法を説明するための図である。
【図３】図２に続く半導体装置の製造方法を説明するための図である。
【図４】熱ドナー密度の熱処理温度依存性を示す図である。
【図５】３６０℃で熱処理を行った場合における熱ドナーの発生量を示す図である。
【図６】熱処理時間とシリコン基板１の比抵抗との関係を示す図である。
【図７】６００℃での熱処理を行った場合の熱処理時間と熱ドナー量との関係を示す図である。
【図８】熱処理温度と熱ドナーの発生量との関係を示す図である。
【図９】４５０℃の熱処理と４３５℃の熱処理との熱処理時間とキャリア（熱ドナー）発生数との関係を示す比較図である。
【図１０】第２実施形態における半導体装置の断面構成を示す図である。
【図１１】図１０に示す半導体装置の製造方法を説明するための図である。
【図１２】図１１に続く半導体装置の製造方法を説明するための図である。
【図１３】シリコン内にＡｕ原子が拡散したときのエネルギーバンド図である。
【図１４】熱処理温度と不純物原子の固溶度との関係を示す図である。
【図１５】Ａｕ原子の固溶度に対するシリコン基板１の抵抗を示す図である。
【図１６】シリコン中とｄｒｙ酸化膜及びｗｅｔ酸化膜の間におけるＡｕ原子の拡散係数特性を示す図である。
【図１７】埋め込み酸化膜の膜厚に対するＳＯＩ層内のＡｕ原子の濃度を示す図である。
【図１８】支持基板としてのシリコン基板１に絶縁膜３２を形成したシリコン基板３３を貼り合わせる一例を示す図である。
【図１９】支持基板としてのシリコン基板１に絶縁膜３２を形成したシリコン基板３３を貼り合わせる一例を示す図である。
【図２０】支持基板としてのシリコン基板１に絶縁膜３２を形成したシリコン基板３３を貼り合わせる一例を示す図である。
【図２１】ＭＣＺ法を適用して形成したウェハの面内格子酸素分布を示す図である。
【図２２】シリコン基板１の中心からの距離に対する比抵抗を示す図である。
【図２３】シリコン基板１の深さと比抵抗との関係を示す図である。
【図２４】スパイラルインダクタにおける自己誘電現象を説明するための図である。
【符号の説明】
１…シリコン基板、２…絶縁膜、３…ＳＯＩ層、４…ゲート絶縁膜、
５…ゲート電極、６…ソース・ドレイン領域、７…層間絶縁膜、８…電気配線、
９…表面保護膜、１１…シリコン基板。

Claims (20)

1. 支持基板上に、絶縁膜（２）を介して単結晶シリコン層（３）を配置したＳＯＩ基板を有してなり、前記単結晶シリコン層（３）が配置された領域に素子を形成して成る半導体装置の製造方法において、
   前記支持基板としてＰ型シリコン基板（１）を用意する工程と、熱処理を施すことにより、前記Ｐ型シリコン基板（１）内に熱ドナーを発生させ、該熱ドナーによって前記Ｐ型シリコン基板（１）中のアクセプタを補償して、該Ｐ型シリコン基板（１）の実効的なキャリア濃度を低濃度にする工程を含み、
   前記Ｐ型シリコン基板（１）のＰ型不純物の不純物濃度と格子間酸素濃度の面内分布が同一のプロファイルである基板を用いると共に、
   前記Ｐ型シリコン基板（１）のＰ型不純物濃度のプロファイルと比較して格子間酸素濃度の低い部分にＮ型不純物をイオン注入することを特徴とする半導体装置の製造方法。
2. 支持基板上に、絶縁膜（２）を介して単結晶シリコン層（３）を配置したＳＯＩ基板を有してなり、前記単結晶シリコン層（３）が配置された領域に素子を形成して成る半導体装置の製造方法において、
   前記支持基板としてＰ型シリコン基板（１）を用意する工程と、熱処理を施すことにより、前記Ｐ型シリコン基板（１）内に熱ドナーを発生させ、該熱ドナーによって前記Ｐ型シリコン基板（１）中のアクセプタを補償して、該Ｐ型シリコン基板（１）の実効的なキャリア濃度を低濃度にする工程を含み、
   前記Ｐ型シリコン基板（１）のＰ型不純物の不純物濃度と格子間酸素濃度の面内分布が同一のプロファイルである基板を用いると共に、
   前記Ｐ型シリコン基板（１）のＰ型不純物濃度のプロファイルと比較して格子間酸素濃度の低い部分に酸素をイオン注入することを特徴とする半導体装置の製造方法。
3. 支持基板上に、絶縁膜（２）を介して単結晶シリコン層（３）を配置したＳＯＩ基板を有してなり、前記単結晶シリコン層（３）が配置された領域に素子を形成して成る半導体装置の製造方法において、
   前記支持基板としてＰ型シリコン基板（１）を用意する工程と、熱処理を施すことにより、前記Ｐ型シリコン基板（１）内に熱ドナーを発生させ、該熱ドナーによって前記Ｐ型シリコン基板（１）中のアクセプタを補償して、該Ｐ型シリコン基板（１）の実効的なキャリア濃度を低濃度にする工程を含み、
   前記Ｐ型シリコン基板（１）の不純物濃度が熱ドナーの飽和発生密度と等しいことを特徴とする半導体装置の製造方法。
4. 支持基板上に、絶縁膜（２）を介して単結晶シリコン層（３）を配置したＳＯＩ基板を有してなり、前記単結晶シリコン層（３）が配置された領域に素子を形成して成る半導体装置の製造方法において、
   前記支持基板としてＰ型シリコン基板（１）を用意する工程と、熱処理を施すことにより、前記Ｐ型シリコン基板（１）内に熱ドナーを発生させ、該熱ドナーによって前記Ｐ型シリコン基板（１）中のアクセプタを補償して、該Ｐ型シリコン基板（１）の実効的なキャリア濃度を低濃度にする工程を含み、
   前記Ｐ型シリコン基板（１）内のアクセプタを熱ドナーによって補償したのち、Ｎ型に反転した前記Ｐ型シリコン基板（１）を６００℃で熱処理することにより高抵抗化することを特徴とする半導体装置の製造方法。
5. 支持基板上に、絶縁膜（２）を介して単結晶シリコン層（３）を配置したＳＯＩ基板を有してなり、前記単結晶シリコン層（３）が配置された領域に素子を形成して成る半導体装置の製造方法において、
   前記支持基板としてＰ型シリコン基板（１）を用意する工程と、熱処理を施すことにより、前記Ｐ型シリコン基板（１）内に熱ドナーを発生させ、該熱ドナーによって前記Ｐ型シリコン基板（１）中のアクセプタを補償して、該Ｐ型シリコン基板（１）の実効的なキャリア濃度を低濃度にする工程を含み、
   前記Ｐ型シリコン基板（１）内のアクセプタを熱ドナーによって補償したのち、前記Ｐ型シリコン基板（１）がＮ型に反転した直後に熱処理を完了することを特徴とする半導体装置の製造方法。
6. 前記熱処理は、表面保護膜（９）を形成した後に行うことを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置の製造方法。
7. 前記Ｐ型のシリコン基板（１）の表面に、結晶欠陥層を形成する工程を含み、前記熱処理工程は、前記結晶欠陥層を形成した後に行うことを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置の製造方法。
8. 前記単結晶シリコン層（３）として、前記Ｐ型シリコン基板（１）とは異なる単結晶シリコン基板を用意する工程と、前記単結晶シリコン基板の表面に前記絶縁膜（２）を形成する工程と、前記結晶欠陥層が形成された前記Ｐ型シリコン基板（１）の結晶欠陥層が形成された面と、前記単結晶シリコン基板の前記絶縁膜（２）が形成された面とをウェハ直接接合法によって貼り合わせる工程とを有することを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記結晶欠陥層の形成工程では、前記Ｐ型シリコン基板（１）の表面をラッピング加工することによって前記結晶欠陥層を形成することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
10. 前記結晶欠陥層の形成工程では、前記Ｐ型シリコン基板（１）に、元素の周期表における４族の元素、若しくは不活性な元素のいずれかをイオン注入することによって前記結晶欠陥層を形成していることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
11. 前記絶縁膜（２）にＳＩＭＯＸ法によって前記単結晶シリコン層（３）を形成する工程と、前記Ｐ型のシリコン基板（１）の表面に、結晶欠陥層を形成する工程を含み、前記結晶欠陥の形成工程では前記Ｐ型シリコン基板（１）に、元素の周期表における４族の元素、若しくは不活性な元素のいずれかをイオン注入することによって前記結晶欠陥を形成していることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
12. 前記熱処理温度を３６０℃もしくは４５０℃で行うことを特徴とする請求項１乃至１１のいずれか１つに記載の半導体装置の製造方法。
13. 前記素子を形成する工程として、該素子の電気配線（８）を形成する工程を含み、前記電気配線形成工程で形成する前記電気配線（８）の配線材料の融点温度が６５０℃以上である場合において、前記熱処理の温度を６５０℃以下とすることを特徴とする請求項１乃至１１のいずれか１つに記載の半導体装置の製造方法。
14. 支持基板上に、絶縁膜（２）を介して単結晶シリコン層（３）を配置したＳＯＩ基板を有してなり、前記単結晶シリコン層（３）が配置された領域に素子を形成して成る半導体装置の製造方法において、
    前記支持基板としてＰ型シリコン基板（１）を用意する工程と、熱処理を施すことにより、前記Ｐ型シリコン基板（１）内に熱ドナーを発生させ、該熱ドナーによって前記Ｐ型シリコン基板（１）中のアクセプタを補償して、該Ｐ型シリコン基板（１）の実効的なキャリア濃度を低濃度にする工程を含み、
    前記熱処理を、前記Ｐ型シリコン基板（１）内のアクセプタを熱ドナーによって完全に補償し終わる前までは４５０℃で行い、前記Ｐ型シリコン基板（１）内のアクセプタを熱ドナーによって完全に補償する時には４００〜５００℃のうち４５０℃を除く温度で行われるようにすることを特徴とする半導体装置の製造方法。
15. 前記熱処理は、表面保護膜（９）を形成した後に行うことを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 前記Ｐ型のシリコン基板（１）の表面に、結晶欠陥層を形成する工程を含み、前記熱処理工程は、前記結晶欠陥層を形成した後に行うことを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
17. 前記単結晶シリコン層（３）として、前記Ｐ型シリコン基板（１）とは異なる単結晶シリコン基板を用意する工程と、前記単結晶シリコン基板の表面に前記絶縁膜（２）を形成する工程と、前記結晶欠陥層が形成された前記Ｐ型シリコン基板（１）の結晶欠陥層が形成された面と、前記単結晶シリコン基板の前記絶縁膜（２）が形成された面とをウェハ直接接合法によって貼り合わせる工程とを有することを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 前記結晶欠陥層の形成工程では、前記Ｐ型シリコン基板（１）の表面をラッピング加工することによって前記結晶欠陥層を形成することを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
19. 前記結晶欠陥層の形成工程では、前記Ｐ型シリコン基板（１）に、元素の周期表における４族の元素、若しくは不活性な元素のいずれかをイオン注入することによって前記結晶欠陥層を形成していることを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
20. 前記絶縁膜（２）にＳＩＭＯＸ法によって前記単結晶シリコン層（３）を形成する工程と、前記Ｐ型のシリコン基板（１）の表面に、結晶欠陥層を形成する工程を含み、前記結晶欠陥の形成工程では前記Ｐ型シリコン基板（１）に、元素の周期表における４族の元素、若しくは不活性な元素のいずれかをイオン注入することによって前記結晶欠陥を形成していることを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。

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