KR102652250B1 - 집적 무선 주파수 디바이스를 위한 기판 및 이를 제조하기 위한 방법 - Google Patents

집적 무선 주파수 디바이스를 위한 기판 및 이를 제조하기 위한 방법 Download PDF

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Abstract

본 발명은 무선 주파수 일렉트로닉스 및 마이크로일렉트로닉스의 분야들에서의 적용을 위한 기판(1)에 관한 것이며, 기판(1)은, 베이스 기판(3); 베이스 기판(3) 상에 위치되고, 베이스 기판(3)과 직접적으로 접촉하는 단일 탄소 층(2) ― 탄소 층(2)은 엄격하게는 1 nm 내지 5 nm의 범위의 두께를 가짐 ―; 탄소 층(2) 상에 위치된 절연체 층(4); 및 절연체 층(4) 상에 위치된 디바이스들의 층(5)을 포함한다. 본 발명은 또한, 그러한 기판을 제조하기 위한 방법에 관한 것이다.

Description

집적 무선 주파수 디바이스를 위한 기판 및 이를 제조하기 위한 방법
본 발명은 집적 무선 주파수 디바이스(integrated radiofrequency device)를 위한 기판에 관한 것이다. 본 발명은 또한, 그러한 기판을 제조하기 위한 방법에 관한 것이다.
집적 디바이스들은 일반적으로, 집적 디바이스들의 제조를 위한 지지부들로서 주로 사용되는 기판들 상에 형성된다. 이들 디바이스들의 집적도 및 예상되는 성능의 증가는 이들의 성능들과 이들이 상부에 형성되는 기판의 특성들이 점점 더 강하게 커플링되게 하였다. 이는, 더 구체적으로, 전기 통신 분야(셀룰러 전화, Wi-Fi, 블루투스 등)에서 특히 사용되는, 신호들을 프로세싱하는 RF 디바이스들의 경우에 해당되는데, 그 신호들의 주파수는 약 3 kHz 내지 300 GHz의 범위이다.
디바이스/기판 커플링의 예로서, 디바이스들에서 전파되는 고-주파수 신호들로부터의 전자기장들이 기판의 깊이로 침투하고, 기판에 포함될 수 있는 임의의 전하 캐리어들과 상호 작용한다. 이는, 크로스토크(crosstalk)에 의한 컴포넌트들 사이의 커플링 손실 및 가능한 영향들에 의해, 신호 에너지의 적어도 일부가 불필요하게 소모되게 한다.
제2 예시적인 커플링에 따르면, 기판의 전하 캐리어들은 원하지 않는 고조파들을 생성할 수 있으며, 그 고조파들은 집적 디바이스들에서 전파되는 신호들을 방해하여 집적 디바이스들의 품질을 저하시킬 수 있다.
이러한 현상은 특히 ≪실리콘-온-인슐레이터(silicon-on-insulator)≫ 타입의 사용되는 기판이 지지부와 그 지지부 상의 디바이스들의 층 사이에 매립된 절연체 층을 포함할 때 관찰될 수 있으며, 그 디바이스들의 층에 집적 디바이스들이 형성된다. 절연체에 트랩핑된 전하들은 그러한 절연체 층 아래에 전도성 평면을 형성하는 상보적인 부호들을 갖는 전하들을 지지부에 축적한다. 이러한 전도성 평면에서, 유용한 층(useful layer)의 컴포넌트들에 의해 생성되는 전자기장들과 이동 전하들이 강하게 상호 작용할 수 있다. 따라서, 그러한 지지부가 저항률이 높은 전기적 특성들을 갖는 경우에도, 매립된 절연체 층 바로 아래에 위치된 평면에서, 지지부의 저항률의 상당한 하락이 관찰될 수 있다.
이러한 현상을 방지 또는 제한하기 위해, 예컨대, 매립된 절연체와 절연체 바로 아래에 있는 지지부 사이에 다결정질 실리콘의 1 미크론 내지 5 미크론의 전하 트랩핑 층을 삽입하는 것이 알려져 있다. 이어서, 다결정을 형성하는 입자들의 경계는 전하 캐리어들을 위한 트랩들이 되는데, 트랩들은 트랩핑 층 자체로부터 유래할 수 있거나, 또는 아래에 놓인 지지부로부터 유래할 수 있다. 따라서, 절연체 아래의 전도성 평면의 출현 및 지지부의 저항률의 하락이 방지된다. 이러한 타입의 기판의 제조는, 예컨대, 문헌들 제FR2860341호, 제FR2933233호, 제FR2953640호, 제US2015115480호, 제US7268060호, 또는 제US6544656호에서 개시된다.
제20150115480호는 다결정질 또는 비정질 SiGe, Ge, 또는 SiC 원소 층들의 적층체의 형태로 트랩핑 층을 형성하는 것을 제안하며, 각각의 원소 층은 가능하게는 적어도 약 5 nm의 두께를 갖고, 몇몇 옹스트롬의 층 패시베이션(passivation)으로 덮인다.
제US2016071959호는, 저항성 지지부 상에, 수 나노미터 두께의 가능한 얇은 절연 층, 및 25 nm 내지 7 미크론의 두께로 도핑된 비정질 실리콘 층을 포함하는 실리콘-온-인슐레이터(silicon-on-insulator) 타입의 구조를 설명한다. 탄소 농도는 1% 내지 10%이다.
제US20130168835호는 실리콘 온 인슐레이터 기판을 형성하는 방법을 개시하며, 그 방법은, 지지 기판을 제공하는 단계; 지지 기판 상에 고-저항률 재료의 층을 형성하는 단계 ― 고-저항률 재료의 층은 10 미크론 내지 50 미크론의 두께를 갖고, 비정질 또는 다결정질 실리콘 탄화물, 다결정질 또는 비정질 다이아몬드 중 하나를 포함함 ―; 고-저항률 재료의 층 상에 절연 층을 형성하는 단계; 및 SOI 기판을 형성하기 위해, 절연 층의 상부 표면에 도너 웨이퍼를 조립하는 단계를 포함한다.
다결정질 또는 비정질 반도체 재료에 기초하여 트랩핑 층을 제공하는 이러한 솔루션은, 상당히 효과적이지만, 특히 트랩핑 층이 두껍거나 또는 원소 층들의 적층체로 구성될 때 비교적 고가이다. 부가하여, 예컨대 수 미크론의 두꺼운 층의 형성은 이 층이 상부에 형성되는 웨이퍼를 변형시킬 수 있거나, 또는 이 층을 특히 거칠어지게 할 수 있으며, 이는 제조 프로세스를 특히 어렵게 만든다. 이 솔루션 비용은 낮은 RF 성능을 요구하는 집적 디바이스들에 정당화하기 어렵다.
본 발명은 무선 주파수 일렉트로닉스(electronics) 및 마이크로일렉트로닉스(microelectronics)의 분야들에서의 적용을 위한 기판을 제공하는 것을 목표로 하며, 그 기판은, 트랩핑 층을 포함하지 않는 실리콘-온-인슐레이터 타입의 기판보다 더 높은 수준의 성능들을 가지면서 생산이 간단하고 저렴하다.
이 목표를 달성하기 위해, 본 발명의 목적은 무선 주파수 일렉트로닉스 및 마이크로일렉트로닉스의 분야들에서의 적용을 위한 기판을 제공하는 것이며, 그 기판은,
- 베이스 기판;
- 베이스 기판 상에 위치되고, 베이스 기판과 직접적으로 접촉하는 단일 탄소 층 ― 탄소 층은 엄격하게는 1 nm 내지 5 nm의 범위의 두께를 가짐 ―;
- 탄소 층 상에 위치된 절연체 층; 및
- 절연체 층 상에 위치된 디바이스들의 층을 포함한다.
매우 얇은 두께를 갖는 탄소 층은 매우 쉽고 그리고 놀랍게도 매우 효율적으로 생산될 수 있는 트랩핑 층을 형성한다.
개별적으로 또는 임의의 기술적으로 실현 가능한 조합으로 취해지는, 본 발명의 다른 유리한 및 비제한적인 특성들에 따르면:
- 베이스 기판은 100 ohm.cm 미만의 저항률을 갖는 단결정 실리콘 기판이고;
- 베이스 기판은 100 ohm.cm 또는 1000 ohm.cm 초과의 저항률을 갖는 단결정 실리콘 기판이고;
- 탄소 층은 1 nm 내지 3 nm의 범위의 두께를 갖고;
- 기판은, 탄소 층과 절연체 층 사이에 위치되고 탄소 층 및 절연체 층과 접촉하는 본딩 층을 더 포함하고;
- 본딩 층은 10 nm 미만의 두께를 갖고;
- 본딩 층은 비정질 다결정질 실리콘(amorphous, polycrystalline silicon)으로 제조되거나, 또는 실리콘 이산화물(silicon dioxide)로 제조되고;
- 절연체 층은 실리콘 이산화물로 제조되고;
- 디바이스들의 층은 실리콘을 포함하고;
- 디바이스들의 층은 적어도 하나의 무선 주파수 디바이스를 포함한다.
무선 주파수 일렉트로닉스 및 마이크로일렉트로닉스의 분야들에서의 적용을 위한 기판을 제조하기 위한 방법은,
- 탄소를 함유하는 전구체 가스에 베이스 기판(3)을 노출시켜서, 노출된 기판을 전구체 가스로부터 방출된 탄소 종으로 포화시키고, 베이스 기판 상에 엄격하게는 1 nm 내지 5 nm의 범위의 두께를 갖는 단일 탄소 층(2)을 형성하는 단계;
- 베이스 기판과 소스 기판 사이에 절연체 층을 형성하기 위해, 베이스 기판과 소스 기판을 조립하는 단계; 및
- 디바이스들의 층을 형성하기 위해, 소스 기판을 박형화하는 단계를 포함한다.
개별적으로 또는 임의의 기술적으로 실현 가능한 조합으로 취해지는, 본 발명의 다른 유리한 및 비제한적인 특성들에 따르면:
- 방법은, 노출 단계 후에, 탄소 층 상에 그리고 탄소 층과 접촉하게 10 nm 미만의 두께를 갖는 본딩 층을 형성하는 단계를 포함하고;
- 본딩 층을 형성하는 단계는 본딩 재료의 증착, 및 증착된 본딩 재료의 폴리싱을 포함하고;
- 소스 기판은 실리콘으로 제조되며, 절연체 층을 형성하는 단계는 소스 기판의 산화를 포함하고;
- 소스 기판은 무선 주파수 디바이스들을 포함하며, 절연체 층을 형성하는 단계는 소스 기판 상의 실리콘 이산화물 층의 증착을 포함하고;
- 소스 기판을 박형화하는 단계는, 물리적 및/또는 화학적 박형화에 의해, 소스 기판의 두께의 일부를 점진적으로 감소시키는 단계를 포함하고;
- 소스 기판을 박형화하는 단계는, 조립 단계 전에, 소스 기판에 취성 평면(brittle plane)을 형성하는 제1 단계, 및 조립 단계 후에, 소스 기판의 그러한 취성 평면에서 소스 기판을 파단(break)하는 제2 단계를 포함하고;
- 탄소 층은 엄격하게는 1 nm 내지 3 nm의 범위의 두께를 갖는다.
본 발명의 추가적인 특성들 및 이점들은, 첨부 도면들을 참조하여 이루어지는, 본 발명의 상세한 설명으로부터 명확하게 될 것이다.
도 1은 본 발명의 제1 실시예에 따른 기판을 나타낸다.
도 2는 본 발명의 제2 실시예에 따른 기판을 나타낸다.
도 3은 본 발명에 따른, 기판을 제조하기 위한 방법을 나타낸다.
도 1은 본 발명에 따른 무선 주파수일렉트로닉스 및 마이크로일렉트로닉스의 분야들의 적용을 위한 기판(1)의 제1 실시예를 개략적으로 나타낸다.
제1 실시예의 기판(1)은 베이스 기판(3); 베이스 기판(3) 상에 위치되고 베이스 기판(3)과 직접적으로 접촉하는 탄소 층(2) ― 탄소 층은 엄격하게는 1 nm 내지 5 nm, 그리고 바람직하게는 1 nm 내지 3 nm의 범위의 두께를 가짐 ―; 탄소 층(2) 상에 위치된 절연체 층(4), 및 절연체 층(4) 상에 위치된 디바이스들의 층(5)을 포함한다. 탄소 층(2)이 제공된 베이스 기판(3)은 기판(1)의 지지부(9)를 형성한다.
기판(1)은, 예컨대, 200 mm 또는 300 mm, 심지어 450 mm의 직경의 표준 치수들을 갖는 원형 플레이트의 형상을 가질 수 있다. 이는 특히, 기판 그리고 더 구체적으로는 디바이스들의 층(5)이 디바이스를 보유하지 않는 경우이다. 그러나, 본 발명은 이들 치수들 또는 그 형상에 어떠한 방식으로도 제한되지 않는다.
기판(1)이 완성된 또는 반-완성된 무선 주파수 디바이스의 지지부를 형성할 때, 그에 따라, 기판(1)은 세로의 직사각형 또는 정사각형 섹션을 갖는 재료의 블록의 형상을 가질 것이고, 수 밀리미터 내지 수 센티미터인 이의 치수들은 집적 디바이스의 치수들과 매칭한다.
베이스 기판(3)은 수백 미크론의 두께를 갖는다. 바람직하게, 베이스 기판(3)은 100 또는 1,000 ohm.cm 초과, 그리고 더 바람직하게는 3,000 ohm.cm 초과의 높은 저항률을 갖는다. 따라서, 베이스 기판(3)에서 이동하여 기판의 RF 성능들에 영향을 미칠 수 있는 전하들, 정공들, 또는 전자들의 밀도가 제한된다. 그러나, 본 발명은 이러한 저항률을 갖는 베이스 기판으로 제한되지 않으며, 본 발명은 또한, 베이스 기판이 대략 수백 ohm.cm 또는 100 ohm.cm 이하의 더 순응적인 저항률을 가질 때, 유리한 RF 성능들을 제공한다.
유용성 및 비용의 이유들로 인해, 베이스 기판(3)은 바람직하게는 실리콘으로 제조되고, 구체적으로는 단결정 실리콘으로 제조된다. 이는, 예컨대, 그 자체로 잘 알려져 있는 바와 같이, 1,000 ohm.cm 초과일 수 있는 저항률을 갖는 낮은 간극 산소 함유량을 갖는 CZ 기판일 수 있다. 베이스 기판은 또한, 다른 재료로 제조될 수 있으며: 이는, 예컨대, 사파이어, 실리콘 탄화물, 실리콘-게르마늄, III-V 재료들 등일 수 있다. 이는 또한, 더 표준적인 단결정 기판 CZ일 수 있고, 이의 저항률은 100 ohm.cm 미만이다.
기판(1)은 또한, 베이스 기판(3) 상에 있고 베이스 기판(3)과 직접적으로 접촉하는 단일 탄소 층(2)을 포함하며, 단일 탄소 층(2)은 엄격하게는 1 nm 내지 5 nm, 그리고 바람직하게는 1 nm 내지 3 nm의 범위의 두께를 갖는다. 탄소 층(2)은, 서문에서 언급된 바와 같이, 절연체 층 아래의 ≪실리콘-온-인슐레이터≫ 타입의 기판의 지지부에서 일반적으로 관찰되는 저항 손실을 제한하는 것을 목표로 한다.
본 발명의 범위 내에서, ≪탄소 층≫은 탄소 원자들만으로 제조된 층을 의미한다. 베이스 기판(3)의 두께에서의 이러한 원자들의 이동 또는 확산, 또는 탄소 층(2) 또는 몇몇 원자 평면들에서의 베이스 기판(3)을 구성하는 원자들의 확산은 층을 형성할 수 있고, 이 층은 탄소가 풍부하지만, 가능하게는 다른 종, 특히 베이스 기판을 이루는 종을 함유할 수 있다.
상당히 놀랍게도, 이러한 탄소 층(2)이, 두께가 매우 얇은 경우에도, 구체적으로, 지지부(9)와 절연체 층(4)의 계면에서 지지부(9)의 저항률의 하락을 제한하거나 또는 심지어 완전히 방지하도록, 기판(1)의 RF 성능들을 개선하는 데 매우 효율적인 것이 관찰되었다. 예컨대, 1,000 ohm.cm 초과의 저항률을 갖는 베이스 기판(3)에 증착된 3 nm 탄소 층(2)은, 탄소 층(2)을 갖지 않는 베이스 기판과 비교하여, 동일 평면 라인들로부터의 왜곡인 제2 고조파 왜곡 파라미터를 측정할 때, 20 dbm의 성능을 획득하는 것을 가능하게 한다. 이러한 특성화 측정은, SOITEC 컴퍼니에 의해 발행된 2016년 3월자의 ≪White paper - RF SOI Characterisation≫라는 제목의 문서에 구체적으로 개시된다.
이는, 그러한 층이 전하 캐리어들에 대한 트랩들을 형성하는 상당한 밀도의 결함들을 포함한다는 사실에서 기인한다. 이러한 결함 밀도는, 실리콘, 실리콘-게르마늄, 실리콘 탄화물, 또는 임의의 다른 재료로 제조된 동일한 두께를 갖는 반도체 재료의 결정질 또는 비정질 층으로 획득될 수 있는 것보다 몇 배 더 크다.
수 나노미터로 극도로 얇기 때문에, 탄소 층(2)은 또한, 다결정질 및 비정질 재료로 제조된 종래 기술의 수 미크론 두께의 트랩핑 층들과 비교하여, 생산하는 데 있어서 거의 복잡하지 않고 저렴하다.
도 1에 도시된 바와 같이, 기판(1)은 탄소 층(2) 바로 위에 절연체 층(4)을 포함한다. 기판은 또한, 절연체 층(4) 상에 있고 절연체 층(4)과 접촉하는 디바이스들의 층(5)을 포함한다. 이들 2개의 층들의 특성들은 본 발명에 필수적인 것은 아니다. 예컨대, 절연체 층(4)은 실리콘 이산화물 또는 실리콘 질화물로 제조될 수 있거나 또는 이들을 포함할 수 있다. 이는 또한, 이러한 재료들의 적층체일 수 있다. 절연체 층(4)의 두께는 10 nm 내지 10 미크론의 범위일 수 있다. 디바이스들의 층(5)은 일반적으로, 단결정 실리콘으로 제조되지만, 디바이스들의 층(5)은, 디바이스들의 층(5)에 형성되도록 의도되는 RF 디바이스의 성질에 따라, 반도전성 여부와 무관하게, 임의의 다른 재료로 제조될 수 있다. 따라서, 탄성파 디바이스를 형성하기 위해, 디바이스들의 층(5)은 리튬 탄탈레이트 또는 리튬 니오베이트와 같은 절연체로 제조될 수 있다. 디바이스들의 층의 두께는 10 nm 내지 10 미크론의 범위일 수 있다. 디바이스들은, 지지부(9)에 의해 지지될 때, 디바이스들의 그러한 층(5)에 형성될 수 있지만, 이하에 개시되는 바와 같이, 디바이스는 또한, 지지부(9) 상에 부가되기 전에 이 층에 형성될 수 있다. 분명히, 디바이스 층은 연속적이며, 즉, 디바이스 층은 기판(1)의 주 표면의 대부분을 덮고, 그에 따라, 이 기판은 고밀도의 컴포넌트를 수용할 수 있다.
도 2는 본 발명에 따른 기판(1)의 제2 실시예를 개략적으로 도시한다.
제2 실시예의 기판(1)은 제1 실시예의 기판(1)에서와 동일한 베이스 기판(3), 동일한 탄소 층(2), 동일한 절연체 층(4), 및 동일한 디바이스들의 층(5)을 포함한다. 간결하게 하기 위해, 이의 설명은 반복되지 않을 것이고, 제1 실시예의 기판(1)의 설명에 대해 이루어진 동일한 언급들이 또한, 제2 실시예의 기판(1)에 적용될 것이다.
도 2에서 쉽게 볼 수 있는 바와 같이, 기판(1)은 또한, 탄소 층(2)과 절연체 층(4) 사이에 위치되고 이들과 접촉하는 본딩 층(7)을 포함한다.
이러한 본딩 층(7)은, 이하에서 상세히 개시될 바와 같이, 기판의 제조를 용이하게 하는 것을 목표로 한다. 본딩 층(7)은 비정질, 다결정질 실리콘 또는 실리콘 이산화물로 제조될 수 있지만, 다른 재료들도 고려될 수 있다. 기판의 RF 성능들의 수준에 대한 이의 가능한 영향은 부차적이다. 그러나, 그러한 성능들에 영향을 미치지 않도록 주의해야 한다. 이 목적을 위해, 이의 두께 및 전도율이 최대한 제한될 것이다. 바람직하게, 본딩 층(7)은 10 nm 미만의 두께를 갖는다. 반도체 재료로 제조될 때, 본딩 층(7)은 입방 센티미터당 10E14 원자들 미만의 도펀트의 농도를 갖는다. 본딩 층(7)은 저항률을 갖도록 탄소가 풍부할 수 있다.
선택된 실시예와 상관없이, 기판(1)은 단일 탄소 층(2) 외에 다른 층을 포함하지 않으며, 필요한 경우, 베이스 기판(3)과 절연체 층(4) 사이의 본딩 층(7)을 포함한다. RF 성능들의 수준, 그리고 구체적으로는 절연체 층(4) 아래에 위치된 평면 내의 지지부(9)의 저항률은 본질적으로 탄소 층(2)에 의해 제공된다.
본 발명의 기판(1)의 이점은 기판이 노출될 수 있는 열 처리에 탄소 층(2)이 민감하지 않다는 것이다. 이는, 최신 기술의 다결정질 또는 비정질 트랩핑 층들의 경우처럼 재결정화에 의해 이의 전하 트랩핑 효과들을 잃게 될 가능성이 낮을 것이다. 따라서, 기판(1)은 이의 제조 과정에서 또는 디바이스들의 층(5) 내에 그리고 상에 RF 디바이스들을 형성하는 과정에서, 베이스 기판(3) 및 디바이스들의 층(5)이 실리콘으로 제조될 때, 예컨대 최대 1,200 ℃의 고온에 노출될 수 있다.
도 3을 참조하여, 본 발명에 따른 예시적인 제조 방법이 이제 설명된다.
일반적으로 말하자면, 기판(1)의 제조는, 지지부(9)를 형성하기 위해 베이스 기판(3)에 탄소 층(2)(그리고 가능하게는 본딩 층(7))을 제공하기 위한 베이스 기판(3)의 준비, 및 지지부(9) 상의 디바이스들의 층(5)의 전달을 포함한다.
베이스 기판(3)의 준비는 특히 간단하고, 표준 장비 산업에 의해 달성 가능하다. 베이스 기판(3)은 통상적인 증착 챔버, 또는 심지어, 챔버의 분위기를 제어하기 위해 가스가 순환될 수 있는 어닐링 퍼니스의 챔버에 제공된다. 그 자체로 잘 알려져 있는 바와 같이, 베이스 기판(3)은, 예컨대, 이의 표면으로부터 자연 산화물 층을 제거하기 위해, 탄소-함유 전구체 가스에 노출되도록 하는 증착 전에 준비될 수 있다.
도 3a에 개략적으로 나타낸 바와 같이, 이어서, 대략 1000 ℃, 그리고 바람직하게는 1000 ℃ 초과의 온도로 탄소를 함유하는 전구체 가스, 예컨대 C3H8가 챔버에 유동되어, 이 전구체 가스에 베이스 기판(3)이 노출되고, 탄소 층(2)이 형성된다. 전구체 가스는, 예컨대, 메탄(CH4), 에탄(C2H6), 프로판(C3H8), 아세틸렌(C2H2), 에틸렌(C2H4) 등을 포함할 수 있거나, 또는 이들로 구성될 수 있다. 온도의 영향 하에서 전구체 가스에 의해 방출되는 탄소 종은 베이스 기판(3)의 노출된 표면을 형성하는 원자 종과 결합한다. 이 반응은 이 표면이 탄소로 포화될 때 자연스럽게 중단되어, 엄격하게는 1 nm 내지 5 nm, 그리고 한층 더 엄격하게는 1 nm 내지 3 nm의 수 원자 평면들의 두께를 갖는 탄소 층(2)이 형성될 수 있게 한다. 이 노출의 지속기간은, 탄소 층이 베이스 기판(3)의 노출된 표면을 덮고, 두께가 엄격하게는 1 nm 내지 5 nm 또는 1 nm 내지 3 nm로 될 정도로 충분하다. 노출 시간은 대략 몇 분 정도이고, 이상적으로 그리고 비제한적인 방식으로는 2분 내지 10분이며, 이 기간의 종료 시에, 챔버로부터 탄소를 함유하는 전구체 가스가 퍼지(purge)되거나 또는 이의 유동이 중단될 수 있다. 이전에 논의된 바와 같이, 탄소 원자들이 베이스 기판(3)의 두께에서의 일부 원자 평면들에서 확산되는 것이 가능하다. 유사하게, 베이스 기판의 원자 종이 또한, 증착된 탄소 층으로 이동할 수 있다. 어느 경우에도, 그리고 형성되는 층의 정확한 성질과 상관없이, 탄소 층(2)을 형성하기 위해 탄소 원자들만이 증착된다.
이 단계의 종료 시에, 도 3b에 도시된 지지부(9)가 획득된다. 이 지지부는, 예컨대, 소스 기판(8)에 대한 분자 접착에 의해 조립되도록 의도된다. 또는 이 목적으로, 탄소 층(2)의 노출된 표면이, 특히 폴리싱에 의한, 임의의 특정 평활화 처리를 요구하지 않는다는 것이 유의되어야 하는데, 이는, 사실상, 탄소 층(2)의 노출된 표면이, 형성된 직후에, 소스 기판(8)에 대한 이의 조립을 가능하게 할 정도로 충분히 낮은 5A RMS 미만의 거칠기를 갖기 때문이다. 특히 얇은 탄소 층은 지지부(9)의 전체 표면에 걸쳐 매우 균일한 두께를 갖는다는 것이 또한 유의되어야 한다. 이러한 균일한 두께 및 이러한 낮은 수준의 거칠기는 두꺼운 층들, 특히 1 미크론 또는 10 미크론을 초과하는 두꺼운 층들에서는 획득될 수 없다. 지지부(9)는, 열 처리를 거칠 때, 두꺼운 층들이 상이한 열 팽창 계수들을 가질 때 두꺼운 층들에서 발생될 수 있는 응력들의 영향에 의해 변형될 가능성이 낮다.
탄소 층(2)이 소스 기판(8)과의 성질과 상이한 성질을 갖기 때문에, 탄소 층(2)은 준비를 요구하는 표면을 가질 수 있으며, 이 준비는 또한, 소스 기판(8)의 준비와 상이할 것이다. 따라서, 제조 방법을 단순화하기 위해, 그리고 본 방법에 대한 대안적인 솔루션에 따르면, 본 발명은 탄소 층(2) 상에 본딩 층(7)을 형성하는 것을 제공할 수 있으며, 본딩 층(7)의 표면은 소스 기판과 같이 준비될 수 있다. 이는, 예컨대, 동일한 장비에 의해 디스펜싱되는 동일한 또는 유사한 조성들을 갖는 화학 물질들에 의한 세정일 수 있다. 이러한 접근법은 기판(1)의 낮은 제조 비용에 기여한다.
제조 방법에 대한 대안적인 솔루션에 따라, 탄소 층(2) 상에 본딩 층(7)을 형성하는 것이 요구될 때, 제2 전구체 가스가 본딩 재료의 두께를 증착하기 위한 결정된 시간 동안, 탄소가 풍부한 전구체 대신에 또는 이에 대한 보충으로, 챔버 내에 도입될 수 있다. 기판(1) 제조 시간 및 비용을 최대한 제한하기 위해, 얇은 두께를 증착하도록 주의해야 한다. 이는, 예컨대, 수 더즌(dozen) 나노미터 내지 수백 나노미터의 범위일 수 있다. 제2 전구체 가스는 다결정질 또는 비정질 실리콘으로 제조된 본딩 층을 형성하기 위해 SiH4로 제조될 수 있다.
이러한 ≪인-시튜(in-situ)≫ 실시예는 특히 유리한데, 이는 이 실시예가, 단일 단계로 및 단일 장비 부분 상에서, 탄소 층(2)을 형성하는 단계와 본딩 층(7)을 형성하는 본딩 재료의 증착을 조합하는 것을 가능하게 하기 때문이다. 그러나, 대안적으로, 본딩 재료의 증착은 다른 장비 부분, 예컨대 실리콘 산화물 재료를 증착하는 것을 가능하게 하는 장비 부분 상에서 실행될 수 있다. 본딩 재료의 성질, 및 그러한 재료가 탄소 층(2) 상에 증착되게 하는 장비와 상관없이, 위에서 언급된 바와 같이, 수백 나노미터로 두께를 제한하도록 주의해야 한다. 이어서, 본딩 재료의 두께는, 예컨대, 본딩 재료의 표면이 소스 기판(8)에 대한 이의 조립을 가능하게 할 정도로 5A RMS 미만으로 충분히 평활하게 되도록, 기계적-화학적 폴리싱에 의해 준비된다. 이는 도 3c에 도시된다. 이러한 평활화 단계는 본딩 층(7)을 제공하기 위해 본딩 재료의 두께를 얇게 만들며, 이의 두께는, 기판의 RF 성능들에 너무 많은 영향을 주지 않도록, 바람직하게는 10 nm를 초과하지 않아야 한다. 이 단계의 완료 시에, 베이스 기판(3) 바로 위에 자체적으로 위치된 탄소 층(2) 바로 위에 위치된 본딩 층(7)을 포함하는 지지부(9)가 획득되며, 이의 두께는 10 nm를 초과하지 않는다.
선택된 지지부(9)가 본딩 층을 포함하는지 여부와 상관없이, 소스 기판(8)의 면을 지지부(9)에 조립함으로써, 디바이스들의 층(5)의 전달이 실행된다. 소스 기판은 RF 디바이스들을 포함할 수 있거나, 또는 디바이스를 갖지 않는 재료의 블록으로 형성될 수 있다.
유리하게, 이러한 조립은 서로 접촉하는 지지부(9)와 기판(8)의 표면들의 분자 접착에 의한 본딩에 대응한다.
전달은, 조립 단계 전에, 지지부(9) 및/또는 소스 기판(8) 상에 절연체의 두께를 형성하는 단계를 포함할 수 있다. 조립 후에, 두께 또는 두께들이 절연체 층(4)을 형성한다. 절연체가 증착에 의해 형성될 때, 그러한 증착은 폴리싱 단계 후에 이루어질 수 있다. 이러한 절연체는, 예컨대, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 소스 기판이 실리콘으로 제조되고 디바이스를 갖지 않을 때, 절연체 층을 형성하는 단계는 이의 산화를 포함할 수 있다. 도 3e는 절연체 층이 제공된 소스 기판(8)을 도시한다. 소스 기판(8)을 지지부(9)와 조립하는 것은, 지지부(9)가 본딩 층을 포함하지 않는 경우 도 3f에 도시된 바와 같이, 그리고 지지부(9)가 본딩 층(7)을 포함하는 경우 도 3g에 도시된 바와 같이, 지지부(9)와 소스 기판(8) 사이에 절연체 층(4)을 배치한다.
이러한 조립을 보강하기 위해, 도 3f 및 도 3g의 구조를 열 어닐링에 노출시키는 것이 고려될 수 있다. 어닐링 단계는, 방법에서, 이하에 개시되는 박형화 단계 후에 그리고/또는 조립 직후에 실행될 수 있다. 위에서 언급된 바와 같이, 그러한 어닐링은, 제조 방법이 완료될 때 획득되는 기판의 RF 성능들에 영향을 미치게 되는 리스크가 발생되지 않게 하면서, 고온에 구조들을 노출시키는 것을 포함할 수 있다.
조립 단계 후에, 디바이스들의 층(5)을 형성하기 위해, 도너 기판이 박형화된다.
박형화 단계는, 물리적 및/또는 화학적 박형화를 통해, 소스 기판의 두께의 일부의 점진적인 감소에 의해 실행될 수 있다.
대안적으로, 이는, Smart CutTM 기술의 원리들에 따라, 지지부와 이의 조립 전에, 소스 기판에 이전에 형성된 취성 평면에서의 파쇄(fracture)일 수 있다.
디바이스들의 층(5)을 마무리하는 단계들 뿐만 아니라 폴리싱 단계, 감소 또는 중성 분위기 하에서의(수직, 수평, 오븐 또는 고속 열 처리 장비에서의) 열 처리 단계, 희생 산화가 박형화 단계에 이어서 이루어질 수 있다.
이러한 박형화 후에, 그리고 마무리 프로세스들이 필요한 경우, 지지부(9)가 본딩 층을 포함하지 않는 경우 도 3h에 도시된 바와 같이, 그리고 지지부(9)가 본딩 층(7)을 포함하는 경우 도 3i에 도시된 바와 같이, 본 발명에 따른 기판(1)이 획득된다.
소스 기판(8)이 단순한 반도체 기판일 때, 즉, 소스 기판(8)이 임의의 집적 디바이스를 포함하지 않는 경우, 그에 따라, 반도체-온-인슐레이터 타입의 기판이 획득되며, 여기서, 디바이스들의 층(5)은 블랭크 반도체들의 층이다. 이어서, 기판은 집적 디바이스들, 그리고 구체적으로는 무선 주파수 집적 회로들을 형성하기 위해 사용될 수 있다.
소스 기판(8)이 소스 기판(8)의 표면에 집적 디바이스들을 형성하기 위해 이전에 프로세싱된 경우, 그러한 방법이 완료될 때, 그러한 디바이스들을 포함하는 디바이스들의 층(5)이 획득된다.
당연히, 본 발명은 설명된 실시예들로 제한되지 않으며, 청구범위에서 정의되는 바와 같은 본 발명의 범위를 벗어나지 않으면서 대안적인 솔루션들이 사용될 수 있다.

Claims (18)

  1. 무선 주파수 일렉트로닉스(electronics) 및 마이크로일렉트로닉스(microelectronics)의 분야들에서의 적용을 위한 기판(1)으로서,
    - 베이스 기판(3);
    - 1 nm 내지 5 nm의 범위의 두께를 가지는 단일 탄소 층(2);
    - 상기 탄소 층(2) 상에 위치된 절연체 층(4); 및
    - 상기 절연체 층(4) 상에 위치된 디바이스들의 층(5);
    을 포함하며,
    상기 단일 탄소 층(2)은 상기 베이스 기판(3) 및 상기 절연체 층(4) 사이에 위치하며, 상기 베이스 기판(3)과 직접적으로 접촉하고,
    상기 기판(1)은,
    상기 탄소 층(2)과 상기 절연체 층(4) 사이에 위치되고, 상기 탄소 층(2) 및 상기 절연체 층(4)과 접촉하는 본딩 층(7)을 더 포함하고,
    상기 본딩 층(7)은 10 nm 미만의 두께를 갖는,
    기판.
  2. 제1항에 있어서,
    상기 베이스 기판(3)은 100 ohm.cm 미만의 저항률을 갖는 단결정 실리콘 기판인,
    기판.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 탄소 층(2)은 1 nm 내지 3 nm의 범위의 두께를 갖는,
    기판.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 본딩 층(7)은 비정질 다결정질 실리콘으로 제조되거나, 또는 실리콘 이산화물로 제조되는,
    기판.
  8. 제1항 또는 제2항에 있어서,
    상기 절연체 층(4)은 실리콘 이산화물로 제조되는,
    기판.
  9. 제1항 또는 제2항에 있어서,
    상기 디바이스들의 층(5)은 실리콘을 포함하는,
    기판.
  10. 제1항 또는 제2항에 있어서,
    상기 디바이스들의 층(5)은 적어도 하나의 무선 주파수 디바이스를 포함하는,
    기판.
  11. 무선 주파수 일렉트로닉스 및 마이크로일렉트로닉스의 분야들에서의 적용을 위한 기판(1)을 제조하기 위한 방법으로서,
    - 탄소를 함유하는 전구체 가스에 베이스 기판(3)을 노출시켜, 노출된 기판을 상기 전구체 가스로부터 방출된 탄소 종으로 포화시키고, 상기 베이스 기판에 직접적으로 접촉하는, 1 nm 내지 5 nm의 범위의 두께를 갖는 단일 탄소 층(2)을 형성하는 단계;
    - 상기 노출시키는 단계 후에, 상기 탄소 층(2) 상에 그리고 상기 탄소 층(2)과 접촉하게 본딩 층(7)을 형성하는 단계;
    - 소스 기판(8) 상에 일정 두께의 절연체 층(4)을 형성하는 단계;
    - 상기 소스 기판(8)에 형성된 상기 절연체 층(4)과 상기 베이스 기판(3)의 상기 탄소 층(2) 상에 형성된 본딩 층(7)이 직접적으로 접촉하도록, 상기 베이스 기판(3)과 상기 소스 기판(8)을 조립하는 단계; 및
    - 디바이스들의 층(5)을 형성하기 위해, 상기 소스 기판(8)을 박형화하는 단계;
    를 포함하고,
    상기 본딩 층(7)은 10 nm 미만의 두께를 갖는,
    기판을 제조하기 위한 방법.
  12. 삭제
  13. 제11항에 있어서,
    상기 본딩 층(7)을 형성하는 단계는 본딩 재료의 증착, 및 증착된 본딩 재료의 폴리싱을 포함하는,
    기판을 제조하기 위한 방법.
  14. 제11항 또는 제13항에 있어서,
    상기 소스 기판(8)은 실리콘으로 제조되며, 상기 절연체 층(4)을 형성하는 단계는 상기 소스 기판(8)의 산화를 포함하는,
    기판을 제조하기 위한 방법.
  15. 제11항 또는 제13항에 있어서,
    상기 소스 기판(8)은 무선 주파수 디바이스들을 포함하며, 상기 절연체 층(4)을 형성하는 단계는 상기 소스 기판(8) 상의 실리콘 이산화물 층의 증착을 포함하는,
    기판을 제조하기 위한 방법.
  16. 제11항 또는 제13항에 있어서,
    상기 소스 기판(8)을 박형화하는 단계는, 물리적 및/또는 화학적 박형화에 의해, 상기 소스 기판의 두께의 일부를 점진적으로 감소시키는 단계를 포함하는,
    기판을 제조하기 위한 방법.
  17. 제11항 또는 제13항에 있어서,
    상기 소스 기판(8)을 박형화하는 단계는, 상기 조립 단계 전에, 상기 소스 기판(8)에 취성 평면(brittle plane)을 형성하는 제1 단계, 및 상기 조립 단계 후에, 상기 소스 기판(8)의 취성 평면에서 상기 소스 기판(8)을 파단(break)하는 제2 단계를 포함하는,
    기판을 제조하기 위한 방법.
  18. 제11항 또는 제13항에 있어서,
    상기 탄소 층(2)은 1 nm 내지 3 nm의 범위의 두께를 갖는,
    기판을 제조하기 위한 방법.
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