KR20230042215A - 전하 트래핑 층을 구비한 캐리어 기판에 박층을 전사하는 공정 - Google Patents

전하 트래핑 층을 구비한 캐리어 기판에 박층을 전사하는 공정 Download PDF

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브루노 클레망소
루도빅 에카르넛
아이멘 그호르벨
마르셀 브뢰카르트
다니엘 델프라
세베린 로우치어
스테판 티에프리
카린 뒤레트
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Abstract

본 발명은 박층(5)을 캐리어 기판(1)에 전사하는 공정에 관한 것이며, 이 공정은 주 면(main face) 상에, 전하 트래핑 층(charge-trapping layer)을 갖는 베이스 기판(3)을 제공하고, 전하 트래핑 층(2) 상에 200 nm보다 큰 두께를 갖는 유전체 층(4)을 형성하는 것을 포함하는 준비 공정을 사용하여 캐리어 기판(1)을 준비하는 단계를 포함한다. 유전체 층(4)을 형성하는 것은 유전체 층의 증착 및 이온 스퍼터링을 동시에 구현하는 것이다. 전사 공정은 또한 폴리싱에 의해 유전체 층(4)의 자유면을 준비하는 것 없이 분자 본딩(molecular bonding)에 의해, 도너 기판을 캐리어 기판(1)의 유전체 층(4)에 접합하는 단계를 포함하며, 도너 기판은 박층(5)을 형성하는 약화 평면(weakened plane)을 특별히 포함한다. 이 공정은 마지막으로 약화 평면에서 도너 기판을 분할함으로써 박층(5)을 해제하여 이것을 캐리어 기판(1)에 전사하는 단계를 포함한다.

Description

전하 트래핑 층을 구비한 캐리어 기판에 박층을 전사하는 공정
본 발명은 전하 트래핑 층을 포함하는 캐리어 기판에 박층을 전사하는 공정에 관한 것이다. 이러한 기판들은 특히 무선주파수 집적 디바이스, 즉 약 3 kHz 내지 300 GHz의 주파수 범위의 신호들을 취급하는 전자 디바이스 분야, 예를 들어 통신 분야(텔레포니, Wi-Fi, 블루투스 등)에 적용될 수 있다. 이러한 기판들은 포토닉스(photonics) 분야에도 적용될 수 있다.
전자 또는 광자 디바이스와, 이 디바이스가 그 위에 형성되는 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 기판의 캐리어 기판 사이에 발생할 수 있는 전자기적 결합의 영향을 방지하거나 제한하기 위해, 매립된 유전체 층과 SOI 캐리어 사이의, 유전체 층 바로 아래에 전하 트래핑 층(charge-trapping layer)을 삽입하는 것이 알려져 있다. 이 층은 예를 들어 1 내지 10 미크론의 다결정 실리콘 층으로 구성될 수 있다. 그러면, 다결정을 형성하는 결정립들의 경계들이 전하 캐리어들에 대한 트랩들을 형성하게 되며, 트래핑되는 전하 캐리어들은 가능하게는 트래핑 층 자체 또는 아래에 있는 기판에서 유래하는 것일 수 있다. 따라서, 절연 층 아래에 도전성 평면이 형성되는 것이 방지된다. 이러한 타입의 공지의 SOI 기판의 제조에 대해, 예를 들어 문서 FR2860341, FR2933233, FR2953640, US2015115480, US7268060, US6544656, US20200020520 또는 WO2020008116에서 설명되어 있다.
이러한 트래핑 층을 특별히 포함하는 SOI 기판을 형성하기 위해, 베이스 기판 상에 전하 트래핑 층을 형성하는 것에 의해 캐리어 기판이 준비된다. 다음으로, 예를 들어 Smart Cut® 기술을 사용하는, 층 전사 공정을 이용하여 박층이 캐리어 기판으로 전사된다. 이 기술에 따르면, 도너 기판이 일반적으로 분자 본딩에 의해서 캐리어 기판에 접합되며, 도너 기판은 노출된 면으로, 전사될 박층을 형성하는 약화 평면을 특별히 포함한다. 그 다음, 도너 기판을 약화 평면에서 분할하여 박층이 캐리어 기판으로 전사되도록 한다. 예를 들어, 이러한 기판들을 접합하기 전에 이들 중 하나 또는 둘 모두를 산화시키는 것에 의해, 캐리어 기판과 박층 사이에 유전체 층을 삽입한다.
Smart Cut® 기술을 사용할 경우, 일반적으로 주입에 의해서 유전체 층(존재하는 경우)을 통해 경량 종(예를 들면, 수소 및/또는 헬륨)을 도너 기판에 도입하는 것에 의해 약화 평면(weakened plane)이 얻어진다. 전사될 박층의 두께는 주입될 종의 에너지 및 용량(dose)을 결정한다: 이 두께가 클수록 에너지 및 용량이 커진다. 높은 에너지로 많은 용량을 주입하는 것은 산업적으로 유리하지 않으며; 따라서, 이 문제를 해결하기 위해, 특히 이 유전체 층이 상대적으로 두껍게, 예를 들어 200 nm보다 두껍게 되도록 선택될 때, 도너 기판보다는 캐리어 기판 상에 유전체 층의 적어도 일부를 형성하는 것이 바람직하다. 포토닉스 분야에서는, 이 두께가 1 미크론, 또는 심지어 수 미크론에 이를 수도 있으며, 이것은 상당한 두께의 유전체 층 존재와 관련된 모든 문제들을 악화시킨다.
본 출원인에 의해 수행된 실험들에 의하면 다결정 실리콘으로 이루어진 전하 트래핑 층을 산화시켜 유전체 층을 형성하는 것에 의해 여러 가지 문제가 발생한다는 것이 밝혀졌다. 이러한 산화는 거친 표면 상태를 보이는 캐리어 기판을 형성하는 경향이 있으며, 따라서 접합 단계 이전에, 예를 들어 폴리싱에 의해 준비되어야 하므로, 공정이 더욱 복잡해진다. 실리콘 산화물과 폴리실리콘 층의 나머지 부분 사이의 매립된 계면도 거칠기 때문에, 디바이스 생산 단계들에서 SOI 기판을 광학적으로 검사할 때 문제들이 발생할 수 있다. 이와 관련하여, 이 계면은 폴리싱을 위해 접근할 수 없고 기판의 본체 내에 반드시 유지되어야 하며, 이것은 특히 이러한 캐리어 기판을 사용하는 기판 내부/상에 형성되는 디바이스, 특히 광자 디바이스의 동작에 부정적인 영향을 미칠 수 있음에 유의해야 한다. 또한, 산화 단계는 캐리어 기판을 변형시키는 경향이 있으며 그 결과 상당한 휘어짐(bowing)을 초래한다. 이러한 휘어짐의 존재는 후속의 접합 단계를 복잡하게 하며, 보다 일반적으로는 종래의 장비를 사용하여 생산 라인에서 캐리어 기판을 취급하는 것을 복잡하게 한다.
캐리어를 산화시키는 대신에 캐리어 기판 상에 증착에 의해 유전체 층을 형성하는 것이 유사한 문제들을 발생시킨다는 점에 유의해야 한다. 구체적으로, PECVD(plasma-enhanced chemical vapour deposition) 또는 LPCVD(low-pressure chemical vapour deposition)의 종래 기술들은 상당한 휘어짐을 유발하며, 그 결과 일반적으로 임의의 접합을 고려하기 이전에 폴리싱에 의해 준비되어야 하는 매우 거친 층들이 형성된다.
Pye et al, Solid State Technology, Penwell Corporation, vol 38, n°2, 1995에 의한 "High density plasma CVD and CMP for 0.25 M intermetal dielectric processing" 및 Machida et al, Japanese journal of applied physics, pages 329-332(1985)에 의한 "New planarization technology using bias ECR plasma deposition"의 문헌들에는 일반적으로 기능적 반도체 구조의 금속들의 2개의 레벨 사이에 위치하는 금속 간 유전체 막들을 증착하기 위한 기술들이 교시되어 있다. 이러한 막들은 상당한 종횡비를 나타내는 토포그래픽 패턴들을 채우는 것을 목적으로 하며, 이것의 증착 후에 폴리싱 단계가 이어진다.
본 발명은 전술한 문제점들의 전부 또는 일부를 극복하는 것을 목적으로 한다.
이러한 목적들 중 하나를 달성하기 위한, 본 발명의 대상은 박층(thin layer)을 캐리어 기판에 전사하는 공정에 관한 것이며, 이 공정은,
- 주 면(main face) 상에, 전하 트래핑 층(charge-trapping layer)을 갖는 베이스 기판을 제공하고, 전하 트래핑 층 상에 200 nm보다 큰 두께를 갖는 유전체 층을 형성하는 것을 포함하는 준비 공정을 사용하여 캐리어 기판을 준비하는 단계 - 유전체 층을 형성하는 것은 유전체 층의 증착 및 이온 스퍼터링을 동시에 구현하는 것임 -;
- 폴리싱에 의해 유전체 층의 자유면을 준비하는 것 없이 분자 본딩(molecular bonding)에 의해, 도너 기판을 캐리어 기판의 유전체 층에 접합하는 단계 - 도너 기판은 박층을 형성하는 약화 평면(weakened plane)을 특별히 포함함 -;
- 약화 평면에서 도너 기판을 분할함으로써 박층을 해제하고 이것을 캐리어 기판(1)에 전사하는 단계를 포함한다.
본 발명의 다른 유리하고 비제한적인 특징들에 따르면, 단독으로 또는 기술적으로 실현 가능한 임의의 조합으로 다음과 같은 사항들이 취해진다:
- 준비하는 공정은 주 면의 반대편에 있는, 베이스 기판의 후 면(back face) 상에 보우 보상 층(bow compensation layer)을 형성하는 것을 포함하고;
- 보우 보상 층은 500 nm 내지 1000 nm의 두께를 가지며;
- 베이스 기판은 1000 ohm.cm 미만의 저항률을 나타내는 단결정 실리콘 기판이고;
- 베이스 기판은 600 ohm.cm보다 높은 저항률을 나타내는 단결정 실리콘 기판이고;
- 전하 트래핑 층은 다결정 실리콘을 포함하고;
- 전하 트래핑 층은 탄소를 포함하고;
- 전하 트래핑 층은 1 미크론 내지 20 미크론의 두께를 갖고;
- 유전체 층은 실리콘 산화물로 구성되고;
- 유전체 층은 실리콘 질화물 또는 실리콘 산질화물로 이루어진 배리어 층을 포함하고;
- 유전체 층은 200 nm 내지 10 미크론, 바람직하게는 600 nm 내지 10 미크론의 두께를 갖고;
- 증착/스퍼터링 비율은 1 내지 10, 바람직하게는 2 내지 5이고;
- 유전체 층은 300℃ 내지 450℃, 바람직하게는 350℃ 내지 400℃의 온도에서 형성되고;
- 유전체 층은 대기압보다 낮은 압력을 나타내는 분위기에서 형성되고;
- 이 공정은 중성 분위기 및 유전체 층의 형성 온도를 초과하는 온도, 바람직하게는 950℃ 미만에서 유전체 층을 어닐링하는 단계를 더 포함하고;
- 유전체 층의 자유면은 10 미크론 x 10 미크론의 측정 필드에 걸쳐 RMS 값으로 0.5 nm 미만의 거칠기를 나타내고;
- 도너 기판에는 유전체 표면 층이 없다.
본 발명의 다른 특징들 및 이점들은 첨부된 도면들을 참조하여, 본 발명의 다음의 상세한 설명으로부터 명백해질 것이다.
도 1은 본 발명에 따른 층 전사 공정의 캐리어 기판을 나타낸 것이다.
도 2는 본 발명에 따른 층 전사 공정의 완료 시에 얻어진 최종 기판을 나타낸 것이다.
도 3a 내지 도 3e는 캐리어 기판의 일 실시예를 나타낸 것이다.
도 4는 일 실시예의 층 전사 공정의 완료 시에 얻어진 최종 기판을 나타낸 것이다.
최종 기판의 제시
도 2를 참조하면, 일 실시예의 최종 기판(S)은 베이스 기판(3), 베이스 기판(3) 상에 배치되는 전하 트래핑 층(2), 전하 트래핑 층(2) 상에 배치되어 직접 접촉하는 유전체 층(4) 및 유전체 층(4) 상에 배치되는 박층(5)을 포함한다. 전하 트래핑 층 및 유전체 층(4)을 구비하는 베이스 기판(3)은 최종 기판(S)의 캐리어 기판(1)을 형성한다.
도 4에 도시된 실시예에서, 최종 기판(S)의 캐리어 기판(1)은 전하 트래핑 층(2) 및 보우 보상 층(bow compensation layer)(32)을 구비하는 베이스 기판(3)을 포함한다. 이 층의 기능은 베이스 기판(3)의 변형을 발생시키는 것이며, 이것의 목적은 특히 본 설명의 주된 대상이 되는 공정의 다양한 단계들 동안 베이스 기판(3) 및 최종 기판(S)이 겪게 되는 미래의 변형들을 적어도 부분적으로 보상하기 위한 것이다. 특히, 이것은 베이스 기판(3) 상에 형성될 때 유전체 층(4)에 의해, 그리고 정도는 덜하지만 전하 트래핑 층(2)에 의해 가해지는 응력들을 보상하는 것을 의미한다.
전하 트래핑 층(2)은 베이스 기판(3)의 주 면(main face)(31) 상에 배치되고, 보상 층(32)은 베이스 기판(3)의 후 면(back face)(33) 상에 배치되며, 이러한 후 면(33)은 주 면(31)의 반대편에 있다. 바람직하게는, 보상 층(32)은 실리콘 산화물 또는 실리콘 질화물로 이루어진다. 보상 층(32)은 200 nm보다 큰 두께, 보다 바람직하게는 500 내지 1000 nm의 두께를 갖는다.
도 2 및 도 4의 실시예들의 최종 기판(S)(따라서 캐리어 기판(1))은 표준화된 크기, 예를 들어 직경이 200 mm 또는 300 mm 또는 심지어 450 mm인 원형 웨이퍼의 형태를 취할 수 있다. 특히 이것은 최종 기판(S), 특히 박층(5)에 아직 아무런 디바이스도 없는 경우이다. 그러나, 본 발명은 어떠한 방식에서도 이러한 치수들 또는 이러한 형태에 제한되지 않는다.
베이스 기판(3)은 수백 미크론의 두께를 갖는다. 바람직하게는, 베이스 기판(3)은 100 또는 1000 ohm.cm보다 높은, 더욱 바람직하게는 3000 ohm.cm보다 더 높은, 높은 저항률을 나타낸다. 이러한 방식으로, 베이스 기판(3) 내에서 이동하기 쉬우며 이에 따라 최종 기판(S)의 RF 성능을 저하시키는 전하들(즉 정공들 또는 전자들)의 밀도가 제한된다. 그러나, 본 발명은 이러한 저항률을 나타내는 베이스 기판(3)에 제한되지 않으며, 또한 베이스 기판(3)이 1000 ohm.cm보다 낮은, 대략 수백 ohm.cm 또는 100 ohm.cm 이하 정도의 보다 일반적인 저항률을 나타낼 때 RF 성능에 이점들을 제공한다.
가용성 및 비용상의 이유로, 베이스 기판(3)은 바람직하게는 실리콘, 특히 단결정 실리콘으로 이루어진다. 베이스 기판(3)은 예를 들어 소량의 격자간 산소를 포함하는 CZ 기판일 수 있으며, 이러한 타입의 기판은 그 자체로 잘 알려진 바와 같이 저항률이 1000 ohm.cm보다 높을 수 있다. 베이스 기판(3)은 대안적으로 다른 재료로 형성될 수 있다: 예를 들어 베이스 기판(3)은 사파이어, 실리콘 카바이드, 실리콘-게르마늄, III-V 재료들, 유리 등으로 이루어질 수 있다. 대안적으로 베이스 기판(3)은 저항률이 1000 ohm.cm 보다 낮은 보다 표준적인 CZ 단결정 기판이거나, 그렇지 않으면 높은 양 또는 중간 양의 격자간 산소를 포함하는 CZ 기판일 수 있으며, 이것은 n-도핑되거나 또는 p-도핑될 수 있고, 500 ohm.cm 이하 정도일 수 있는 저항률을 갖는다.
본 발명의 다양한 실시예들의 캐리어 기판(1)은 베이스 기판(3), 예를 들어 실리콘 이산화물 또는 실리콘 질화물로 이루어진 유전체 박층 상에 배치되어 직접 접촉하는 것을 선택적으로 포함할 수 있다. 유전체 박층(도 1 및 도 2에 나타나 있지 않음)은 수 나노미터보다 큰 두께, 예를 들어 5 nm 내지 500 nm를 갖는다. 유전체 박층은 베이스 기판(3)의 산화에 의해 얻어지거나 또는 이 기판 상에 증착하는 것에 의해 얻어질 수 있다. 이 박층을 형성하는데 필요한 시간과 비용을 제한하기 위해, 이것의 두께는 예를 들어 145 nm와 같이 5 nm 내지 200 nm가 되도록 선택될 수 있다. 유전체 박층은 캐리어 기판(1) 또는 최종 기판(S)이 고온에 노출될 때 전하 트래핑 층(3)의 재결정화를 방지하거나 제한할 수 있게 한다.
캐리어 기판(1)은 또한 베이스 기판(3)(또는 유전체 박층(존재하는 경우)) 상에 배치되어 직접 접촉하는 전하 트래핑 층(2)을 포함한다. 트래핑 층(2)은 500 ohm.cm보다 높은, 바람직하게는 1000 ohm.cm보다 높은, 더욱 바람직하게는 10 kohm.cm보다 높은 저항률을 갖는다. 본 출원의 도입부에서 전술한 바와 같이, 트래핑 층의 기능은 캐리어(1)에 존재하는 임의의 전하 캐리어들을 트래핑하고 이들의 이동성을 제한하는 것이다. 이것은, 특히 최종 기판(S)이, 캐리어 기판(1)에 침투하여 이들 전하들과 상호 작용하고 이들을 이동시키기 쉬운 전자기장을 방출하는 반도체 구조를 포함하는 경우이다. 전하 트래핑 층(2)은 일반적으로 1 미크론 내지 15 미크론, 또는 심지어 20 미크론인 두께를 갖는다.
트래핑 층(2)은 일반적으로 전위(dislocations), 입계(grain boundaries), 비정질 구역(amorphous zones), 간극(interstices), 내포물(inclusions), 기공(pores) 등과 같은 구조적 결함을 갖는 비-단결정 반도체 층으로부터 형성될 수 있다. 이러한 구조적 결함들은 예를 들어 불완전하거나 흐늘흐늘한 케미컬 본드들의 부위와 같이, 재료를 통해 흐르는 임의의 전하들에 대한 트랩들을 형성한다. 따라서 트래핑 층에서의 도전이 방지되며, 결과적으로 높은 저항률을 나타낸다.
전술한 가용성 및 비용에 대한 동일한 이유들로 인해, 트래핑 층(2)은 바람직하게는 다결정 실리콘으로 이루어진다. 그러나, 트래핑 층(2)은 다른 다결정 반도체 재료로 형성되거나 이를 포함할 수 있다. 물론, 이 전하 트래핑 층(2)은 다결정 실리콘으로 형성되는 층을 수반하는 것 이외의 기술에 의해 형성될 수 있다. 이 층은 또한 예를 들어 다결정 실리콘의 두께에 삽입되는 중간 층들의 형태로, 탄소를 포함하거나 또는 실리콘 카바이드 또는 실리콘과 탄소의 합금으로 구성되거나 이를 포함할 수 있다. 트래핑 층(2)이 실리콘 카바이드 또는 실리콘과 탄소의 합금으로 구성될 경우, 그 두께는 바람직하게는 수 나노미터(예를 들면 2 nm) 내지 수십 나노미터(예를 들면 50 nm)이다. 대안적으로, 베이스 기판(3)의 표면 부분에 있는 상대적으로 무거운 종(예를 들면, 아르곤)과 이온 충돌함으로써 내부에 전하들을 트래핑할 수 있는 결정 결함들을 생성하는 것에 의해 층(2)에 전기 트랩들이 형성될 수 있다. 예를 들어 베이스 기판(3)이 실리콘으로 이루어지는 경우 표면 부분을 다공질화함으로써, 다공성 재료로 형성되는 전하 트래핑 층(2)을 상정하는 것도 가능하다.
어떤 경우에도, 트래핑 층(2)은 500 ohm.cm보다 높은 높은 저항률을 나타낸다. 이를 위해, 트래핑 층(2)은 의도적으로 도핑되지 않으며, 즉, 트래핑 층(2)은 입방 센티미터당 10 E14 원자보다 낮은 전하 캐리어 도펀트 농도를 갖는다. 저항률 특성을 개선하기 위해 질소 또는 탄소를 풍부하게 할 수도 있다.
도 1 및 도 4의 일반적인 설명으로 돌아가서, 캐리어 기판(1)은 트래핑 층(2) 상에 직접 배치되는 유전체 층(4)을 또한 포함한다. 예를 들어, 유전체 층(4)은 실리콘 이산화물 또는 실리콘 질화물로 구성되거나 이를 포함할 수 있다. 또한 유전체 층(4)은 이러한 재료들의 스택일 수도 있다. 유전체 층(4)의 두께는 10 nm 내지 10 미크론일 수 있지만, 본 설명의 맥락에서, 이 층은 예를 들어 200 nm보다 크며, 바람직하게는 200 nm 내지 10 미크론이거나, 또는 200 nm 내지 1 미크론인 상대적으로 상당한 두께를 갖는다. 이것은, 특히 그 두께가 일반적으로 600 nm보다 크며 심지어 10 미크론에 이를 수 있는 두꺼운 유전체 층(4)을 필요로 하는 포토닉스 분야에서의 응용들을 최종 기판이 타겟으로 하는 경우이다.
최종 기판(S)은 캐리어 기판(1)의 유전체 층(4) 상에서 접촉하는 박층(thin layer)(5)을 포함한다. 박층은 일반적으로 단결정 실리콘으로 이루어지지만, 그 위에 또는 그 안에 형성되는 것으로 의도되는 디바이스의 특성에 따라, 반도체이든 아니든, 임의의 다른 재료를 포함할 수도 있다. 최종 기판(S)이 반도체 집적 컴포넌트들을 수용하도록 의도되는 경우, 박층(5)은 그에 따라 단결정 실리콘으로 구성되거나, 또는 게르마늄, 실리콘-게르마늄 또는 실리콘 카바이드와 같은 임의의 다른 반도체 재료로 구성될 수 있다.
반도체 집적 컴포넌트들은 특히 광자 특성을 가질 수 있으며, 예를 들어 도파관, 링 공진기 또는 마하젠더(Mach-Zehnder) 간섭계와 같은 수동 또는 능동 컴포넌트들일 수 있다. 이러한 타입의 디바이스들, 특히 광 위상-시프터들 및 스위치들은 유리하게는 최종 기판(S)과 같은 진보된 기판들에 의해 제공될 수 있는 소형화, 저전력 소모, 전자기 결합 효과 제한 및 스위칭 속도의 관점에서의 사양들을 준수하면서 많은 양의 신호들을 효율적으로 전달할 수 있어야 한다.
유리하게는, 광자 디바이스(51)(도 4의 예시에 의해 나타나 있음)는 스위치, 도파관, 위상-시프터, 변조기, 레이저 방출기, 증폭기, 방향성 결합기, 필터 및/또는 멀티플렉서를 형성한다.
최종 기판(S)이 표면 탄성파 필터(surface-acoustic-wave filter)들을 수용하는 것으로 의도되는 경우, 박층(5)은 리튬 탄탈레이트 또는 리튬 니오베이트와 같은 압전 및/또는 강유전 재료로 구성될 수 있다. 박층(5)은 또한, 도너 기판 상에 형성되고 최종 기판(S)의 생산 동안 캐리어 기판(1)으로 전사되는, 완성된 또는 반완성된 집적 컴포넌트들을 포함할 수도 있다. 일반적으로, 박층(5)은 10 nm 내지 10 미크론의 두께를 가질 수 있다.
캐리어 기판의 준비
이제 도 1에 나타나 있는 캐리어 기판(1)을 준비하는 공정이 제공된다. 제 1 단계에서는, 주 면 상에, 전하 트래핑 층(2)을 나타내는 베이스 기판(3)이 제공된다. 이 트래핑 층(2)은, 이것이 다결정 실리콘으로 이루어지는 경우, 산업 표준 증착 장비를 사용하여 생성될 수 있다. 따라서 이것은 RPCVD(remote plasma-enhanced chemical vapour deposition) 또는 PECVD(plasma-enhanced chemical vapour deposition)를 포함할 수 있다. 또한 이것은 LPCVD(low-pressure chemical vapour deposition)를 포함할 수도 있다. 그러나, 위에서 본 바와 같이, 베이스 기판(3) 상에 또는 베이스 기판(3) 내에 트래핑 층을 형성하는 것은 많은 다른 방식들로 달성될 수 있으며, 예를 들어 무거운 종을 주입하거나 베이스 기판(3)의 표면 층을 다공화하는 것에 의해 달성될 수 있다.
선택적으로, 전하 트래핑 층(2)을 그 위에 형성하기 전에, 예를 들어 일정한 두께의 산화물을 산화시키거나 또는 증착하는 것에 의해, 베이스 기판(3) 상에 유전체 박층이 형성될 수 있다.
보우 보상 층을 제공하는 실시예의 경우, 이 제 1 단계는, 트래핑 층의 형성 전에, 베이스 기판의 모든 노출된 표면들 상에 보상 층을 형성하기 위한 후속의 제 1 하위 단계를 포함한다(도 3a 및 도 3b). 위에서 언급한 바와 같은 가용성 및 비용과 동일한 이유로, 보상 층(32)은 예를 들어 800℃ 내지 1100℃의 온도에서, 실리콘 베이스 기판(3)을 열 산화하여 형성되는 실리콘 산화물로 만들어질 수 있다.
도 3c에 나타나 있는 후속 하위 단계에서는, 트래핑 층(2) 및 유전체 층(4)을 형성하기 전에, 보상 층(32)이 전 면(front face)(31)으로부터 적어도 부분적으로 제거된다. 이 하위 단계는 특히 전 면(31)을 폴리싱하는 것에 의해 수행될 수 있다. 전하 트래핑 층이 형성될 유전체 박층을 구성하기 위해 베이스 기판의 전 면(31) 상에 보상 층(32)의 일부를 유지하는 것을 상정할 수 있다.
보상 층(32)에 존재하는 응력들은, 이 층이 베이스 기판(3)의 주 면(31) 및 후 면(33) 각각에 존재할 때 균형을 이루게 된다. 보상 층(32)을 적어도 후 면(33) 상에 유지하면서 주 면(31)으로부터 보상 층(32)을 제거하는 하위 단계의 결과로서 이러한 균형이 무너지고 베이스 기판(3)이 휘어지게 된다. 따라서, 보상 층(32)이 압축 변형될 때, 베이스 기판(3)은 약간 오목한 형상을 부여하는 음의 곡률을 나타내게 된다.
따라서, 예를 들어, 베이스 기판(3)이 실리콘으로 이루어지고 650 미크론 정도의 통상적인 두께를 가질 경우, 약 600 nm의 두께를 갖는 후 면(33)에만 열 실리콘 산화물로 이루어지는 보상 층(32)을 유지하는 것에 의해 -110 ㎛ 정도의 오목한 곡률이 생성된다. 이 오목한 곡률에 의해서 트래핑 층 및 유전체 층에 의해 야기되는 변형을 적어도 부분적으로 보상할 수 있게 된다.
따라서, 보상 층(32)의 두께는 전하 트래핑 층(2) 및 유전체 층(4)의 타겟 두께들에 따라 결정되며, 따라서 캐리어 기판은 이러한 층들의 형성 이후에 미리 결정된 허용 곡률을 나타낸다. 이 허용되는 곡률은 직경이 300 mm인 기판에 대해 최대 100 미크론(및 바람직하게는 최대 60 미크론 또는 40 미크론)일 수 있으며, 이 최대값을 통해 캐리어 기판이 종래의 장비를 사용하여 취급 및 처리될 수 있다. 보상 층(32)의 두께는 일반적으로 500 nm 내지 1000 nm이다.
도 3d는 이 제 1 단계의 완료 시, 즉 전하 트래핑 층(2)의 형성 이후에 이 실시예의 캐리어 기판을 나타낸다.
캐리어 기판(1)을 준비하는 공정의 제 2 단계에서는, 베이스 기판이 보상 층을 구비하는지 여부에 관계없이, 전하 트래핑 층(2) 상에 유전체 층(4)이 형성된다. 이 공정의 중요한 일 양태에 따르면, 유전체 층(4)을 형성하는 것은 이 유전체 층(4)의 증착 및 이온 스퍼터링을 동시에 구현하는 것이다.
이러한 유전체 층 형성 기술은, 트래핑 층(2) 및 잠재적으로 보상 층(32)을 구비하는 베이스 기판(3)을 HDP CVD(high-density plasma chemical vapour deposition) 장치의 챔버에 배치하는 것에 의해 수행될 수 있다.
이러한 챔버에는 챔버의 상부 부분에 배치되는 플라즈마 소스가 제공되며, 이 플라즈마 소스가 RF 소스(예를 들면, 약 13 MHz의 주파수를 가짐)에 의해 여기됨으로써, 매우 높은 밀도(대략 cm3 당 10^10 내지 10^12)로 존재하는 전자들과 이온들이 추출될 수 있는 플라즈마를 내부에 형성하게 된다. 챔버에 도입되는 기판은 본 기술 분야에서 종종 "바이어스 소스(bias source)"로 지칭되는 제 2 RF 소스(예를 들면, 약 2 MHz의 주파수를 가짐)에 연결되는 제 2 전극을 형성하는 캐리어 상에 배치되며, 이에 따라 이온들 및 전자들이 기판의 노출된 표면에 투사될 수 있고, 이것의 효과로서 이 표면을 약간 에칭(스퍼터링)하게 된다. 제 1 소스 및 제 2 소스는 일반적으로 1000 W 내지 10000 W의 전력들에서 활성화된다(직경 300 mm의 원형 웨이퍼 형태를 취하는 기판을 수용하도록 의도된 장치의 경우). 전구체 가스들이 챔버 내에 도입됨으로써 기판의 노출된 표면 위에서 서로 반응하게 되며 점차 그 위에 유전체 층을 형성하게 된다. 챔버는 대략 수 mTorr 또는 수십 mTorr의 매우 낮은 압력으로 유지되며, 흡입 펌프를 사용하여 주입된 가스들 및 반응으로부터의 잔류 종을 순환시키고 이들을 챔버에서 추출한다. 챔버는 또한 상대적으로 낮은 온도, 일반적으로 200℃ 내지 450℃에서 유지된다. 따라서, 실리콘 산화물 층을 형성하기 위해, 실리콘을 포함하는 가스, 산소를 포함하는 가스 및 불활성 가스(예를 들면, 아르곤 또는 헬륨)가 챔버 내에 도입된다. 챔버의 파라미터들, 특히 들어오는 가스 흐름들 및 소스 전력들을 제어하는 것에 의해, 1 내지 10, 바람직하게는 2 내지 5의 증착/스퍼터링 비율로, 챔버에서의 유전체 층 형성 과정에 걸쳐 동시에 발생하는 증착 효과 및 스퍼터링 효과를 제어하는 것이 가능하다. 이러한 조합된 효과는 기판 표면에 존재할 수 있는 토폴로지를 보상하고 특히 균일하고 매끄러운 층을 형성하는 경향이 있다. 이와 관련하여 분자 본딩에 의해 접합될 수 있는 표면을 얻기 위해서는, 표면이 10 미크론 x 10 미크론의 측정 필드에 걸쳐 0.5 nm RMS(root mean square)보다 낮은 거칠기(roughness)를 나타내야 한다는 것에 유의한다. 매우 놀랍게도, 특히 200 nm보다 더 두꺼운 상대적으로 두꺼운 유전체 층의 경우, 이러한 형성 공정을 통해 낮은 거칠기에 대한 이러한 요구 사항이 충족될 수 있다. 구체적으로, HDP CVD 장치의 일반적인 사용에서, 형성되는 층은 상당한 종횡비를 나타내는 토폴로지 패턴들을 채우는 것을 목적으로 하며 이러한 증착들 이후에 필수적으로 폴리싱 단계가 뒤따른다는 것에 유의한다. 따라서, 전하 트래핑 층 상에 유전체 층을 형성하는 것을 통해 10 미크론 x 10 미크론의 측정 필드에 걸쳐 0.5 nm RMS만큼 낮은 표면 거칠기를 나타내는 층을 형성하게 될 것이라고 전혀 예상되지 않았다.
캐리어 기판(1)을 준비하기 위한 공정으로 돌아가서, 이 공정은 따라서 동시 증착 및 이온 스퍼터링에 대한 이러한 기술을 구현하는 것에 의해 유전체 층(4)을 형성하는 것을 포함한다. 바람직한 일 구현에서는, 유전체 층(4)이 실리콘 산화물로 구성된다. 이 경우에 있어서, 크기가 300 mm인 캐리어 기판(1)의 경우, 챔버에 도입되는 가스들은 실란(SiH4), 산소 및 아르곤(또는 헬륨과 같은 다른 불활성 가스)을 포함할 수 있으며, 질량 유량은 20 sccm 내지 80 sccm(standard cubic centimetres per minute)의 질량 유량으로 구성될 수 있다. 소스들의 전력은 1000W 내지 5000W가 되도록 선택될 수 있다. 유전체 층(4)은 300℃ 내지 450℃, 바람직하게는 350℃ 내지 400℃의 온도에서 형성되며, 챔버 내의 압력은 대기압 이하, 바람직하게는 5mTorr 이하로 유지된다. 이러한 파라미터들은 바람직하게는 2 내지 5인 증착/스퍼터링 비율을 형성하도록 제어될 수 있다.
물론, 챔버에 도입되는 가스들(이 예에서는 산소 대신 N2, NH3 또는 N2O)의 특성을 수정하고 공정의 다른 파라미터들을 조정하는 것에 의해, 실리콘 산화물의 층, 예를 들어 실리콘 질화물 또는 실리콘 산질화물의 층 이외의 유전체 층(4)을 형성하도록 선택하는 것이 가능하다.
특히, 실리콘 산화물의 제 1 기본 층 및 실리콘 산질화물 또는 실리콘 질화물의 제 2 기본 층으로 형성되는 적어도 하나의 대안을 포함하는 유전체 층(4)을 형성하도록 챔버 내에 들어오는 가스 흐름을 제어하는 것이 가능하다. 따라서, 일 특정 구현에서는, 실리콘 산질화물 또는 질화물의 층이 주로 실리콘 산화물로 형성되는 유전체 층의 두께에 매립될 수 있다. 따라서 유전체 층(4) 내에 포함되는 배리어 층이 형성되며, 이 배리어에 의해서 특히 최종 기판을 생산하는 후속 단계들 동안, 유전체 층의 깊이를 통해, 수소와 같은 특정 종의 확산을 제한하는 것이 가능하게 된다. 유리하게는, 실리콘 산질화물 또는 질화물의 이러한 배리어는 유전체 층의 자유면에 가깝게, 예를 들어 10 nm 내지 50 nm의 실리콘 산화물의 표면 층 아래에 배치된다.
어떤 경우에도, 유전체 층(4)의 정확한 특성에 상관없이, 증착 챔버는 선택된 두께의 유전체 층(4)을 형성하기에 충분히 오랜 시간 동안 동작하도록 유지된다. 본 설명의 맥락에서, 이 두께는 상대적으로 두꺼우며, 예를 들어 200 nm보다 두껍고 유리하게는 200 nm 내지 1 미크론 또는 심지어 10 미크론이다. 보완 예로서, 400 nm 두께로 유전체 층(4)을 형성하는 것이 대상이 될 수 있다.
출원인에 의해 수행된 테스트들은, 300 mm 직경을 갖는 원형 웨이퍼의 형상을 취하는 다결정 실리콘의 트래핑 층(2) 상에 이러한 400 nm 실리콘 산화물 층을 형성하는 것을 통해 최종 기판(S)의 형성에 특히 적합한 특성들을 갖는 캐리어 기판(1)을 준비할 수 있게 됨을 보여주었다.
따라서, 위에서 언급한 바와 같이 특히 예상 외로, 이 캐리어 기판(1)의 노출된 표면, 즉 실리콘 산화물로 이루어진 유전체 층(4)의 자유 표면은 10 미크론 x 10 미크론의 측정 필드 및 30 미크론 x 30 미크론의 측정 필드에 걸쳐 2 옹스트롬 RMS(root mean square)보다 낮은 표면 거칠기를 나타냈다. 이러한 거칠기는, 이 층이 그 거칠기를 교정하기 위한 폴리싱 단계를 거친 이후, 다결정 실리콘으로 이루어진 트래핑 층을 산화시키는 것에 의해 얻은 것과 유사하다. 이것은 분자 본딩에 의한 접합 단계와 양립할 수 있을 정도로 충분히 낮다. 유전체 층(4)을 형성하기 위한 본 제안된 공정은 이에 따라, 이러한 폴리싱 단계를 생략할 수 있으며, 이에 의해 캐리어 기판(1)을 준비하는 공정을 단순화할 수 있다는 점에서 매우 유리하다.
또한, 실리콘 산화물의 유전체 층(4)과 다결정 실리콘의 트래핑 층 사이의 계면은 2 옹스트롬 RMS(10 미크론 x 10 미크론 및 30 미크론 x 30 미크론의 동일한 측정 필드들에 대해)보다 낮은 거칠기를 나타낸 반면, 다결정 실리콘의 트래핑 층을 산화시켜 형성되는 400 nm의 동일한 두께를 갖는 실리콘 산화물의 유전체 층은 대략 50 옹스트롬 RMS의 거칠기를 나타냈다.
유전체 층(4)을 형성하는 공정은 400℃보다 낮은, 380℃ 내외의 상대적으로 낮은 온도에서 실시하여 실리콘 산화물의 유전체 층을 형성한다. 따라서 전하 트래핑 층(2)의 재결정화 및 전기 트랩들의 손실이 방지되며, 이것은, 이 층의 고체상 재-에피택시(solid-phase re-epitaxy)를 통해, 이 층이 더 높은 온도에 노출될 때 잠재적으로 발생한다.
또한, 본 제안된 기술에 따른 유전체 층(4)의 형성은 다결정 실리콘(대략 150 미크론)의 트래핑 층을 산화시키는 것에 의해 야기되는 것보다 캐리어 기판(1)(400 nm의 실리콘 산화물 층이 제공되는 300 mm의 캐리어 기판(1) 상의 대략 100 미크론)의 변형을 상당히 적게 야기한다. 다시 말하지만, 이 특성은 본 발명에 따른 공정에 의해 얻어진 캐리어 기판(1)이, 분자 본딩에 의한 접합 단계와 훨씬 더 양립 가능하게 만든다. 이 특성은 캐리어 기판에 보상 층이 제공될 때 더욱 개선되며, 이 층의 두께는 유전체 층(4)에 의해, 그리고 정도는 덜하지만, 전하 트래핑 층에 의해 야기되는 변형을 정확하게 보상하도록 선택될 수 있다. 이 실시예는 유전체 층이 600 nm보다 두꺼운 실질적인 두께를 나타낼 때 특히 유용하다.
캐리어 기판(1)을 준비하기 위한 공정은 또한 유전체 층(4)을 어닐링하는(annealing) 단계를 포함할 수 있음에 유의해야 한다. 가스 제거 또는 고밀도화 어닐링으로 지칭되는 이러한 어닐링은 유리하게는 중성 분위기에서 수행된다. 이것은 유전체 층(4)의 증착 온도보다 높은 온도, 바람직하게는 950℃보다 낮은 온도에서, 1시간보다 짧은, 상대적으로 짧은 시간(예를 들어 30분) 동안 수행된다. 이 어닐링의 시간 및 온도는 트래핑 층(2)의 재결정화를 피하거나 적어도 제한하도록 선택될 것이다. 이 어닐링 단계는 캐리어 기판의 곡률에 영향을 미칠 수 있으며, 이것은 보상 층의 두께를 결정하는데 고려될 것이다.
최종 기판의 생산
위에서 제시된 준비 공정의 완료 시에, 얻어지는 것은 베이스 기판(3) 상에 연속적으로 배치되는 적어도 하나의 트래핑 층(2) 및 하나의 유전체 층(4)을 갖는 캐리어 기판(1)이다. 캐리어 기판은 또한, 예를 들어 600 nm의 두꺼운 유전체 층이 존재하는 경우에도 이 기판의 곡률이 100 미크론 이하, 예를 들어 100 내지 60 미크론으로 유지될 수 있게 하는 보상 층(32)을 포함할 수 있다.
위에서 언급한 바와 같이, 캐리어 기판(1)은 전사에 의해 박층(5)을 수용하여 최종 기판(S)을 형성하도록 의도된다. 캐리어 기판(1)은 이러한 박층(5)을 수용하기에 적합한 특성들(특히 표면 거칠기 및 변형의 관점에서)을 나타낸다.
그 자체로 잘 알려진 바와 같이, 이러한 전사는 일반적으로 도너 기판의 자유면을 캐리어 기판(1)에 접합하는 것에 의해(바람직하게는 분자 본딩에 의해) 달성된다. 유전체 층(4)은 캐리어 기판(1) 상에 이미 형성되어 있으므로, 도너 기판 자체에 이러한 유전체 층이 제공될 필요는 없다. 그럼에도 불구하고, 이 도너 기판에는 유전체의 박층(예를 들면, 150 nm보다 얇음)이 제공될 수 있지만, 어떤 경우에도 이 두께는 항상 최종 구조체(S)의 유전체 층(4)의 두께보다 훨씬 더 얇을 것이며, 그 이유는 이 두께의 일부가 캐리어 기판(1) 상에 형성되는 유전체 층(4)에 의해 제공될 것이기 때문이다. 따라서, 도너 기판은 바람직하게는 의도적으로 형성된 유전체 표면 층이 없다. 도너 기판의 특성은 본 설명의 이전 섹션에서 이미 기술된 바와 같이 박층(5)의 원하는 특성에 따라 선택된다. 따라서, 예를 들어 실리콘과 같은 단결정 반도체로 형성되는 기판, 또는 압전 재료로 형성되거나 이러한 압전 재료의 표면 층을 포함하는 기판일 수 있다.
이러한 접합 단계 이후에, 도너 기판의 두께는 박층(5)을 형성하기 위해 감소된다. 이러한 감소 단계는 기계적 또는 화학적 박형화에 의해 수행될 수 있지만, 본 설명과 관련하여 그리고 캐리어 기판(1)의 유리한 특성들을 가장 잘 이용하기 위해, 도너 기판의 두께는 예를 들어 본 출원의 도입부에서 설명된 바와 같이 Smart CutTM 기술의 원리에 따라 이전에 도입된 약화 평면에서 분할하는 것에 의해 감소된다. 이 약화 평면은, 도너 기판의 자유 표면으로, 박층(5)을 형성한다.
도너 기판은 바람직하게는 표면 유전체 층을 갖지 않기 때문에(또는 상대적으로 낮은 두께의 층을 가짐), 약화 평면을 형성하기 위해 주입되는 종의 용량 및 에너지는 최종 기판(S)이 200 nm 이상의 두꺼운 유전체 층(4)을 나타내는 경우에도 합리적인 값으로 유지될 수 있다는 점에 유의해야 한다.
박층의 전사에 의해 응력들의 균형이 변경되지 않으므로, 이 단계에서 최종 기판은 캐리어 기판과 매우 유사한 곡률을 나타내게 된다.
이러한 박형화 또는 바람직하게는 분할 단계 이후에, 폴리싱 단계, 환원성 또는 불활성 분위기 하에서의 열처리 및 희생 산화와 같은 박층(5)을 마무리하기 위한 단계들이 두께 감소 단계 후에 수행될 수 있다.
도너 기판이 단순한 기판일 경우, 즉 집적된 디바이스들을 포함하지 않는 경우, "온-인슐레이터(on-insulator)" 최종 기판(S)이 형성되며, 여기서 박층(5)은 본 발명에 따른 캐리어 기판(1)을 포함하는 버진 재료(virgin material)의 층이다. 그 후에, 이 최종 기판(S)은 도 4에 도시된 바와 같이 집적 또는 광자 디바이스들을 형성하는데 사용될 수 있다. 도너 기판이 그 표면에 집적 디바이스들을 형성하기 위해 미리 처리되었을 경우, 이러한 디바이스들을 포함하는 박층(5)이 이 공정의 마지막에 얻어진다.
물론, 본 발명은 설명된 구현으로 제한되지 않으며 청구범위에 의해 정의된 본 발명의 범위를 벗어나지 않고 수정이 이루어질 수 있다.

Claims (16)

  1. 박층(thin layer)(5)을 캐리어 기판(1)에 전사하는 공정으로서,
    - 주 면(main face) 상에 전하 트래핑 층(charge-trapping layer)(2)을 갖는 베이스 기판(3)을 제공하고 상기 전하 트래핑 층(2) 상에 200 nm보다 큰 두께를 갖는 유전체 층(4)을 형성하는 것을 포함하는 준비 공정을 사용하여 캐리어 기판(1)을 준비하는 단계 - 상기 유전체 층(4)을 형성하는 것은 상기 유전체 층의 증착 및 이온 스퍼터링을 동시에 구현하는 것임 -;
    - 폴리싱에 의해 상기 유전체 층(4)의 자유면을 준비하는 것 없이 분자 본딩(molecular bonding)에 의해, 도너 기판을 상기 캐리어 기판(1)의 상기 유전체 층(4)에 접합하는 단계 - 상기 도너 기판은 상기 박층(5)을 형성하는 약화 평면(weakened plane)을 특별히 포함함 -;
    - 상기 약화 평면에서 상기 도너 기판을 분할(splitting)함으로써 상기 박층(5)을 해제하여 상기 박층(5)을 상기 캐리어 기판(1)에 전사하는 단계
    를 포함하는, 공정.
  2. 제 1 항에 있어서,
    상기 준비하는 공정은 상기 주 면의 반대편에 있는, 상기 베이스 기판(3)의 후 면(back face) 상에 보우 보상 층(bow compensation layer)(32)을 형성하는 것을 포함하는, 공정.
  3. 제 2 항에 있어서,
    상기 보우 보상 층(32)은 500 nm 내지 1000 nm의 두께를 갖는, 공정.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 베이스 기판(3)은 600 ohm.cm보다 높은 저항률을 나타내는 단결정 실리콘 기판인, 공정.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전하 트래핑 층(2)은 다결정 실리콘을 포함하는, 공정.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 전하 트래핑 층(2)은 탄소를 포함하는, 공정.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 전하 트래핑 층(2)은 1 미크론 내지 20 미크론의 두께를 갖는, 공정.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 유전체 층(4)은 실리콘 산화물로 이루어지는, 공정.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 유전체 층(4)은 실리콘 질화물 또는 실리콘 산질화물로 이루어지는 배리어 층을 포함하는, 공정.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 유전체 층(4)은 200 nm 내지 10 미크론, 바람직하게는 600 nm 내지 10 미크론의 두께를 갖는, 공정.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 증착/스퍼터링 비율은 1 내지 10, 바람직하게는 2 내지 5인, 공정.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 유전체 층(4)은 300℃ 내지 450℃, 바람직하게는 350℃ 내지 400℃의 온도에서 형성되는, 공정.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 유전체 층(4)은 대기압보다 낮은 압력을 나타내는 분위기에서 형성되는, 공정.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    중성 분위기 및 상기 유전체 층의 형성 온도를 초과하는 온도, 바람직하게는 950℃ 미만에서 상기 유전체 층(4)을 어닐링하는 단계를 더 포함하는, 공정.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 유전체 층(4)의 상기 자유면은 10 미크론 x 10 미크론의 측정 필드에 걸쳐 RMS 값으로 0.5 nm 미만의 거칠기를 나타내는, 공정.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 도너 기판에는 유전체 표면 층이 없는, 공정.
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