TWI796735B - 將薄層轉移到提供有電荷捕捉層的載體基板之方法 - Google Patents

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Abstract

本發明涉及一種用於將薄層(5)轉移到載體基板(1)之方法，該方法包括使用製備程序製備載體基板(1)，該製備程序包括提供在主面上具有電荷捕捉層(2)之底座基板(3)及使具有大於200nm之厚度之介電層(4)形成於該電荷捕捉層(2)上。該介電層(4)之形成同時實施該介電層之沈積及離子濺射。轉移程序亦包括藉由分子鍵合且在無需藉由拋光來製備該介電層(4)之自由面之情況下將施體基板接合至該載體基板(1)之該介電層(4)，該施體基板以界定該薄層(5)之弱面為特徵。最後，該程序包括在該弱面處分裂該施體基板以釋放該薄層(5)且將其轉移到該載體基板(1)。

Description

將薄層轉移到提供有電荷捕捉層的載體基板之方法
本發明係關於一種用於將薄層轉移到包括電荷捕捉層之載體基板之方法。特定言之，此等基板可適用於射頻整合器件(即，處置約3kHz與約300GHz之間的頻率範圍內之信號之電子器件)領域，例如在電信領域(電話學、Wi-Fi、藍芽等)。此等基板亦可適用於光子學領域。
為防止或限制可發生在電子或光子器件與此器件形成於其上之絕緣體上覆矽(SOI)基板之載體基板之間的電磁耦合效應，已知實踐以在埋入式介電層與SOI之載體之間將電荷捕捉層直接插入介電層下面。此層可由(例如)1微米至10微米之多晶矽層組成。接著，形成多晶之晶粒之邊界形成電荷載體之陷阱，捕捉電荷載體可源於捕捉層本身或來自下伏基板。因此，防止在絕緣層下形成導電平面。例如，在文件FR2860341、FR2933233、FR2953640、US2015115480、US7268060、US6544656、US20200020520或WO2020008116中描述此類型之熟知SOI基板之產生。
為形成以此捕捉層為特徵之SOI基板，藉由使電荷捕捉層形成於底座基板上來製備載體基板。接著，使用層轉移程序(例如使用Smart Cut®技術)將薄層轉移到此載體基板。根據此技術，通常藉由分子 鍵合將施體基板接合至載體基板，施體基板具有與其曝露面一起界定待轉移之薄層之弱面。接著，在弱面處分裂施體基板以將薄層轉移到載體基板。介電層(例如)藉由在接合其等基板之前氧化此等基板之任一或兩者而插入載體基板與薄層之間。
使用Smart Cut®技術，藉由將輕物種(例如氫及/或氦)引入施體基板中，透過存在之介電層(通常藉由植入)獲得弱面。待轉移之薄層之厚度決定待植入之物種之能量及劑量：厚度越大，能量及劑量越大。在高能量下植入大劑量在工業上不利；因此，為解決此問題，較佳的係使介電層之至少部分形成於載體基板而非施體基板上，特定言之當此介電層選擇為相對較厚(例如厚於200nm)時。在光子學領域，此厚度可達到一微米，或甚至若干微米，其加劇與存在實質厚度之介電層有關之所有問題。
因此，由申請人執行之實驗已顯示藉由氧化由多晶矽製成之電荷捕捉層來形成介電層呈現若干問題。此氧化趨向於形成展現粗糙表面狀態之載體基板，其因此必須在接合步驟之前(例如藉由拋光)製備載體基板，藉此使程序更複雜。氧化矽與剩餘多晶矽層之間的埋入式介面亦粗糙，其可在器件生產步驟期間光學檢驗SOI基板時呈現問題。據此而言，應注意此介面不可用於拋光，且必需保持在基板之本體內，其可採用此載體基板之基板中/上之器件(特定言之光子器件)之操作產生負面影響。另外，氧化步驟趨向於使載體基板變形且導致實質性曲折。此曲折之存在使後續接合，且更一般而言，使用習知設備在生產線上處置載體基板變得複雜。
應注意，藉由在沈積於載體基板上而非藉由氧化載體來形成介電層存在類似問題。具體而言，PECVD(電漿輔助化學氣相沈積)或 LPCVD(低壓化學氣相沈積)之習知技術引起實質形曲折且通常導致形成非常粗糙之層，在考量任何接合之前，必須藉由拋光來製備此等層。
Pye等人之文件「High density plasma CVD and CMP for 0.25 M intermetal dielectric processing」，Solid State Technology，Penwell corporation，38卷，n°12，1995及Machida等人之文件「New planarization technology using bias ECR plasma deposition」，Japanese journal of applied physics，329至332頁(1985)教示沈積通常位於功能性半導體結構之兩層金屬之間的金屬間介電薄膜之技術。此等薄膜旨在填充展現實質性縱橫比之地形圖案，且其沈積其後接著拋光步驟。
本發明之主題
本發明旨在克服前述全部或一些缺點。
為達成此等目的之一者，本發明之主題係關於一種用於將薄層轉移到載體基板之方法，其包括以下步驟：- 使用製備程序製備載體基板，該製備程序包括提供在主面上具有電荷捕捉層之底座基板及使具有大於200nm之厚度之介電層形成於該電荷捕捉層上，該介電層之形成同時實施該介電層之沈積及離子濺射；- 藉由分子鍵合且在無需藉由拋光來製備該介電層之自由面之情況下將施體基板接合至該載體基板之該介電層，該施體基板以界定該薄層之弱面為特徵；- 在該弱面處分裂該施體基板以釋放該薄層且將其轉移到該載體基板。
根據本發明之其他有利及非限制性特徵，單獨或以任何技 術上可行之組合：- 該製備程序包括使之弓形補償層形成於該底座基板之背面上與該主面相對；- 該弓形補償層具有500nm與1000nm之間的厚度；- 該底座基板係展現低於1000ohm.cm之電阻率之單晶矽基板；- 該底座基板係展現高於600ohm.cm之電阻率之單晶矽基板；- 該電荷捕捉層包括多晶矽；- 該電荷捕捉層包括碳；- 該電荷捕捉層具有1微米與20微米之間的厚度；- 該介電層由氧化矽組成；- 該介電層包括由氮化矽或氮氧化矽製成之阻障層；- 該介電層具有200nm與10微米之間、且較佳地600nm與10微米之間的厚度；- 沈積/濺射比在1與10之間，較佳地在2與5之間；- 該介電層在300℃與450℃之間、較佳地350℃與400℃之間的溫度下形成；- 該介電層於展現低於大氣壓之壓力之氛圍中形成；- 該程序進一步包括在中性氛圍中及在超過形成該介電層之溫度之溫度、較佳地低於950℃下退火該介電層之操作；- 在10微米×10微米之量測範圍內，該介電層之該自由面展現低於0.5nm之RMS值之粗糙度；- 該施體基板無任何介電表面層。
1:載體基板
2:電荷捕捉層
3:底座基板
4:介電層
5:薄層
31:主面
32:補償層
33:背面
51:光子器件
S:最終基板
本發明之其他特徵及優點自本發明之以下詳細描述參考附圖變得顯而易見，其中：圖1展示根據本發明之層轉移程序之載體基板；圖2展示根據本發明之在完成層轉移程序時獲得之最終基板；圖3A至圖3E展示載體基板之一實施例；圖4展示在完成一實施例之層轉移程序時獲得之最終基板。
最終基板之呈現
參考圖2，一實施例之最終基板S包括底座基板3、配置於底座基板3上之電荷捕捉層2，配置於電荷捕捉層2上且與電荷捕捉層2直接接觸之介電層4及配置於介電層4上之薄層5。提供有電荷捕捉層及介電層4之底座基板3形成最終基板S之載體基板1。
在圖4中所繪示之實施例中，最終基板S之載體基板1包括提供有電荷捕捉層2及弓形補償層32之底座基板3。此層之功能係引起底座基板3之變形，特定言之，其目的係，至少部分地補償底座基板3及最終基板S在形成本描述之主要主題之程序之各種步驟期間將經歷之未來變形。特定言之，此意謂當介電層4及電荷捕捉層2形成在底座基板3上時，補償由介電層4施加之應力，及較小程度上由電荷捕捉層2施加之應力。
電荷捕捉層2配置於底座基板3之主面31上，且補償層32配置於底座基底3之背面33上，此背面33與主面31相對。較佳地，補償層32由氧化矽或氮化矽製成。其具有大於200nm之厚度，且更佳地500nm與 1000nm之間的厚度。
圖2及圖4之實施例之最終基板S(及因此載體基板1)可呈標準大小(例如直徑為200mm或300mm，或甚至450mm)之圓形晶圓之形式。當最終基板S、且特定言之薄層5仍無任何器件時，情況尤其如此。然而，本發明不以任何方式受限於此等尺寸或此形式。
底座基板3具有幾百微米之厚度。較佳地，底座基板3展現高電阻率，高於100ohm.cm或1000ohm.cm，且更佳地仍高於3000ohm.cm。依此方式，易於在底座基板3中移動且因此限制降級最終基板S之RF效能之電荷(即，電洞或電子)之密度。然而，本發明不受限於展現此電阻率之底座基板3，且當底座基板3展現約幾百ohm.cm或100ohm.cm或更小之更典型電阻率(低於1000ohm.cm)時，本發明亦提供RF效能之優點。
為了可用性及成本，底座基板3較佳地由矽、且特定言之單晶矽製成。其可為(例如)含有少量具有可高於1000ohm.cm之電阻率之填隙氧之CZ基板，此類型之基板本身眾所周知。底座基板3亦可替代地由另一材料形成：其可由(例如)藍寶石、碳化矽、矽鍺、III-V族材料、玻璃等製成。其可替代地係更標準之CZ單晶基板，其電阻率低於1000ohm.cm，或，含有大量或中等量之填隙氧之CZ基板，其可為n摻雜或p摻雜且其具有可為約500ohm.cm或更小之電阻率。
本發明之各種實施例之載體基板1可視情況包括、配置於底座基板3上且直接與底座基板3接觸之介電薄層，例如由二氧化矽或氮化矽製成。介電薄層(圖1及圖2中未展示)具有大於幾奈米(例如在5nm與500nm之間)之厚度。可藉由氧化底座基板3或藉由沈積於此基板上而獲得。 為限制形成此薄層所需之時間及成本，可選擇其厚度使得其在5nm與200nm之間，諸如(例如)145nm。當載體基板1或最終基板S曝露於高溫時，介電薄層使得能夠防止或限制電荷捕捉層3之再結晶。
載體基板1亦包括配置於底座基板3上且與底座基板3直接接觸(或當存在時與介電薄層接觸)之電荷捕捉層2。捕捉層2具有高於500ohm.cm且較佳地高於1000ohm.cm且甚至更佳地高於10kohm.cm之電阻率。如上文在本申請案之介紹中所提及，捕捉層之功能係捕捉存在於載體1中之任何電荷載體且限制其遷移率。當最終基板S包括發射穿透載體基板1且因此易於與此等電荷交互作用且使其移動之電磁場之半導體結構時，情況尤其如此。電荷捕捉層2具有通常在1微米與15微米之間或甚至20微米之厚度。
一般而言，捕捉層2可由具有結構缺陷(諸如錯位、晶界、非晶區、間隙、夾雜物、孔隙等)之非單晶半導體層形成。此等結構缺陷在(例如)在不完整或懸空化學鍵之部位處形成流動通過材料之任何電荷之陷阱。因此，在捕捉層中防止傳導，其隨後展現高電阻率。
為了上文所提及之可用性及成本之相同原因，捕捉層2較佳地由多晶矽製成。然而，其可由另一多晶半導體材料形成或包括另一多晶半導體材料。當然，此電荷捕捉層2可藉由除涉及由多晶矽形成之層之外之技術來形成。此層亦可包括碳或由碳化矽或矽及碳之合金組成或包括碳化矽或矽及碳之合金，例如以插入多晶矽之厚度中之層間之形式。當捕捉層2由碳化矽或矽及碳之合金組成時，其厚度較佳地在幾奈米(例如2nm)與幾十奈米(例如50nm)之間。替代地，可藉由在底座基板3之表面部分中使用相對較重之物種(例如氬)進行離子轟擊，電陷阱可形成於層2中 以在其中產生能夠捕捉電荷之晶體缺陷。亦可設想由多孔材料形成之電荷捕捉層2，例如當其由矽製成時，藉由使底座基板3之表面部分多孔化。
在任何情況中，捕捉層2展現高於500ohm.cm之高電阻率。據此而言，捕捉層2並非有意摻雜，即其具有低於每立方厘米10個E14原子之電荷載體摻雜物濃度。其可富含氮或碳以改良其電阻率特性。
返回至圖1及圖4之一般描述，載體基板1亦包括直接配置於捕捉層2上之介電層4。舉實例而言，介電層4可由二氧化矽或氮化矽組成或包括二氧化矽或氮化矽。其亦可為此等材料之堆疊。介電層4之厚度可在10nm與10微米之間，但在本描述之上下文中，此層具有相對實質厚度，例如大於200nm，且較佳在200nm與10微米之間，或在200nm與1微米之間。當最終基板針針對需要厚介電層4(其厚度通常大於600nm且可甚至達到10微米)之光子領域之應用時，情況尤其如此。
最終基板S包括位於載體基板1之介電層4上且與載體基板1之介電層4接觸之薄層5。薄層通常由單晶矽製成，但其可包括任何其他材料，係半導體或其他材料取決於意欲形成於其上或其中之器件之本質。因此，當最終基板S意欲接收半導體整合組件時，薄層5可由單晶矽或任何其他半導體材料(諸如鍺、矽鍺或碳化矽)構成。
特定言之，半導體整合組件可為光子本質，例如被動或主動組件，諸如波導、環形諧振器或馬赫-岑得干涉儀。此類型之器件(特定言之光學移相器及開關)必須能夠有效地傳遞大量信號同時遵守緊湊性、低功耗、限制電磁耦合效應及開關速度之規範，其可有利地由高級基板(諸如最終基板S)提供。
有利地，光子器件51(由圖4中之繪示方式展示)形成開 關、波導、移相器、調變器、雷射發射器、放大器、定向耦合器、濾波器及/或多工器。
當最終基板S意欲接收表面聲波濾波器時，薄層5可由壓電及/或鐵電材料構成，諸如鉭酸鋰或鈮酸鋰。薄層5亦可包括形成於施體基板上且在最終基板S之產生期間轉移到載體基板1之成品或半成品整合組件。一般而言，薄層5可具有10nm與10微米之間的厚度。
載體基板之製備
現呈現用於製備圖1中所展示之載體基板1之程序。在第一步驟中，提供在主面上展現電荷捕捉層2之底座基板3。當由多晶矽製成時，此捕捉層2可使用工業標準沈積設備產生。因此，其可涉及RPCVD(遠端電漿輔助化學氣相沈積)或PECVD(電漿輔助化學氣相沈積)。其亦可及低壓化學氣相沈積(LPCVD)。然而，如上文所見，可以許多其他方式(例如藉由植入重物種或藉由使底座基板3之表面層多孔化)達成在底座基板3上或中形成捕捉層。
在於其上形成電荷捕捉層2之前，可(例如)藉由氧化或沈積氧化物之厚度，可(視情況)在底座基板3上形成介電薄層。
在提供弓形補償層之實施例之情況中，此第一步驟包括在形成捕捉層之前，用於在底座基板之所有曝露表面上形成補償層之後續第一子步驟(圖3A及圖3B)。為了上文所提及可用性及成本之相同原因，補償層32可由藉由熱氧化矽底座基板3而形成之氧化矽製成，例如在800℃與1100℃之間的溫度下。
在圖3C中所展示之後續子步驟中，在形成捕捉層2及介電層4之前，補償層32至少部分地自正面31移除。特定言之，此子步驟可藉 由拋光正面31來執行。可設想將補償層32之部分保留在底座基板之正面31上以構成將於其上形成電荷捕捉層之介電薄層形成。
當補償層32存在於底座基板3之主面31及背面33之各者上時，存在於此層中之應力係平衡的。自主面31移除補償層32同時將層32至少保留在背面33上之子步驟導致此平衡被打亂及底座基板3中之曲折。因此，當補償層32經壓縮應變時，底座基板3將展現負曲率以在其上賦予略微凹陷之形狀。
因此，舉實例而言，當底座基板3由矽製成且具有約650微米之習知厚度時，僅在背面33上保持由熱氧化矽製成之補償層32(厚度約600nm)將產生約-110μm之凹曲率。此凹曲率將使得至少部分補償由捕捉層及介電層引起之變形。
因此，根據電荷捕捉層2及介電層4之目標厚度來判定補償層32之厚度使得在形成此等層之後，載體基板展現預定容許曲率。對於直徑係300mm之基板，此容許曲率至多為100微米(且較佳地至多60微米或40微米)，此最大值允許使用習知設備處置及處理載體基板。補償層32之厚度通常在500nm與1000nm之間。
圖3D展示在完成此第一步驟時(即，在形成電荷捕捉層2之後)，本實施例之載體基板。
在用於製備載體基板1之程序之一第二步驟中，且不管底座基板是否提供有補償層，介電層4形成於電荷捕捉層2上。根據程序之一重要態樣，介電層4之形成同時實施介電層4之沈積及離子濺射。
用於形成介電層之此技術可藉由將提供有捕捉層2且可能提供有補償層32之底座基板3放置於HDP-CVD(高密度電漿化學氣相沈 積)裝置之腔室中來執行。
此腔室提供有由RF源(例如具有約13MHz之頻率)激發之配置於腔室之上部中之電漿源以在其中形成在非常高密度下(約10^10至10^12每cm3)存在之電子及離子可自其提取之電漿。引入腔室中之基板配置於形成連接至通常在場中指稱「偏壓源」之第二RF源(例如具有約2MHz之頻率)之第二電極之載體上，以允許離子及電子投射至基板之曝露表面上，其效應係輕微蝕刻(濺射)此表面。第一及第二源在通常介於1000W與10000W之間的功率下啟動(對於意欲接收呈直徑係300mm之圓形晶圓之形式之基板之裝置)。將前驅氣體引入腔室中以使其等在基板之曝露表面上方彼此反應且於其上逐漸形成介電層。使用吸取泵循環注入氣體及來自反應之殘餘物種且將其自腔室提取而將腔室保持在約一mTorr或約幾十mTorr之非常低之壓力下。亦將腔室保持在通常在200℃與450℃之間的相對較低之溫度下。因此，為形成氧化矽層，將含有矽之氣體、含有氧之氣體及惰性氣體(例如氬或氦)引入腔室中。藉由控制腔室之參數，且特定言之進氣流量及源功率，可以1與10之間、較佳地2與5之間的沈積/濺射比控制在腔室中之介電層之形成過程中同時發生之沈積效應及濺射效應。此組合效應趨向於補償可存在於基板之表面上之拓撲且形成特別均勻及平滑之層。據此而言，需要回憶的係，為獲得可藉由分子鍵合接合之表面，在10微米×10微米之量測範圍內，表面必須展現低於0.5nm RMS(均方根)之粗糙度。特別令人驚訝的係，特定言之對於厚度大於200nm之相對較厚之介電層，此形成程序允許滿足低粗糙度之要求。具體而言，在HDP CVD裝置之典型使用中，所形成之層旨在填充展現實質性縱橫比之拓撲圖案，且此等沈積必須其後接著拋光步驟。因此，決不期望在電荷捕捉層 上形成介電層將導致在10微米×10微米之量測範圍內形成展現低至0.5nm RMS之表面粗糙度之層。
返回用於製備載體基板1之程序，因此此程序包括藉由實施同時沈積及離子濺射之此技術來形成介電層4。在一較佳實施方案中，介電層4由氧化矽組成。在此情況中，且對於具有300mm之大小之載體基板1，引入腔室中之氣體可包括質量流率在20sccm與80sccm(標準立方厘米每分鐘)之間的矽烷(SiH4)、氧氣及氬氣(或另一惰性氣體，諸如氦氣)。源之功率可選擇在1000W與5000W之間。介電層4在300℃與450℃之間、較佳地350℃與400℃之間的溫度下形成，且腔室中之壓力保持在大氣壓力以下，且較佳地低於5mTorr。可控制此等參數以界定較佳地在2與5之間的沈積/濺射比。
當然，可藉由修改引入腔室中之氣體(N2、NH3或N2O而非本實例中之氧氣)之本質且藉由調整程序之其他參數來選擇形成除氧化矽層之外之介電層4，例如氮化矽層或氮氧化矽層。
特定言之，可控制進入腔室中之氣流以形成介電層4，包括由氧化矽之第一基本層及氮氧化矽或氮化矽之第二基本層形成之至少一交替。因此，在一特定實施方案中，氮氧化矽或氮化物層可埋入主要由氧化矽形成之介電層之厚度中。因此，形成併入介電層4內之阻障層，此障壁使得尤其能夠在產生最終基板之後續步驟期間限制某些物種(例如氫)透過介電層之深度之擴散。有利地，氮氧化矽或氮化物之此障壁配置為靠近介電層之自由面，例如在10nm至50nm之氧化矽之表面層下。
在任何情況中，且不管介電層4之確切本質，沈積室將保持足夠長之操作時間以形成選定厚度之介電層4。在本描述之上下文中， 此厚度相對較厚，例如比200nm厚且有利地在200nm與1微米或甚至10微米之間。具補充實例而言，其可為形成具有400nm之厚度之介電層4之問題。
由申請人進行之測試已展示使此400nm之氧化矽層形成於呈直徑為300mm之圓形晶圓形狀之多晶矽之捕捉層2上可能夠製備具有特別適合於最終基板S之形成之性質之載體基板1。
因此，且特別出乎意料的係，如上文所提及，此載體基板1之曝露表面(即，由氧化矽製成之介電層4之自由表面)在10微米×10微米之量測範圍內及30微米×30微米之量測範圍內展現小於2埃RMS(均方根)之表面粗糙度均。此粗糙度類似於在此層已經歷拋光步驟以調準其粗糙度之後藉由氧化由多晶矽製成之捕捉層而獲得之粗糙度。其足夠低以可與藉由分子鍵合接合之步驟相容。因此，所提出之用於形成介電層4之程序高度有利，因為其允許省略此拋光步驟，藉此簡化用於製備載體基板1之程序。
另外，氧化矽之介電層4與多晶矽之捕捉層之間的介面展現低於2埃RMS(對於10微米×10微米及30微米×30微米之相同量測範圍)之粗糙度，而藉由氧化多晶矽之捕捉層而形成之具有400nm之相同厚度之氧化矽之介電層展現約50埃RMS之粗糙度。
用於形成介電層4之程序在相對較低之溫度、低於400℃及約380℃下進行以形成氧化矽之介電層。因此，避免電荷捕捉層2之再結晶及電陷阱之損失，當該層經由此層之固相再磊晶曝露於較高溫度時，此可能發生。
另外，根據所提出之技術之介電層4之形成引起載體基板1 之變形(在提供有400nm之氧化矽層之300mm之載體基板1上約100微米)顯著小於藉由氧化多晶矽之捕捉層引起之變形(約150微米)。再次，此性質使得藉由根據本發明之程序獲得之載體基板1與藉由分子鍵合接合之步驟更相容。當載體基板提供有補償層時，此性質進一步改良，此層之厚度能夠被選擇以精確補償由介電層4及在較小程度上由電荷捕捉層引起之變形。當介電層展現比600nm厚之實質性厚度時，此實施例特別有用。
應注意用於製備載體基板1之程序亦可併入退火對介電層4之步驟。此退火(指稱脫氣或緻密化退火)有利地在中性氛圍中執行。在高於介電層4之沈積溫度且較佳低於950℃之溫度下執行相對短之時間，比1h短，例如30分鐘。選擇此退火之時間及溫度以避免或至少限制捕捉層2之再結晶。此退火步驟可影響載體基板之曲率，且在判定補償層之厚度時將考量此步驟。
最終基板之產生
在完成上文所呈現之製備程序之後，所獲得的係具有連續配置於底座基板3上之至少一捕捉層2及一介電層4之載體基板1。載體基板亦可包含允許此基板之曲率保持小於或等於100微米(例如在100微米與60微米之間，甚至存在較厚介電層，例如600nm)之補償層32。
如上文所提及，載體基板1意欲藉由轉移來接收薄層5且因此形成最終基板S。載體基板1展現適合(特定言之，就表面粗糙度及變形而言)用於接收此薄層5之性質。
眾所周知，此轉移通常藉由將施體基板之自由面接合至載體基板1(較佳地藉由分子鍵合)來達成。由於介電層4已形成於載體基板1上，因此施體基板本身不必提供有此介電層。然而，此施體基板可提供有 薄層介電(例如比150nm薄)，但在任何情況中，此厚度將總是遠低於最終結構S之介電層4之厚度，因為此厚度之部分將由形成於載體基板1上之介電層4提供。因此，施體基板較佳地無任何有意形成之介電表面層。施體基板之本質根據薄層5之所要本質來選擇，如本描述之先前區段中已描述。因此，其可為由單晶矽半導體(例如矽)形成之基板，或由壓電材料形成或包括此壓電材料之表面層之基板。
在此接合步驟之後，施體基板之厚度減小以形成薄層5。此減小步驟可藉由機械或化學薄化來執行，但在本描述之上下文中且最佳地利用載體基板1之有利性質，施體基板之厚度藉由在前面介紹之弱面上之分裂而減小，例如，根據Smart CutTM技術之原理，如本申請案之介紹中所闡釋。該弱面與施體基板之自由表面一起界定薄層5。
應注意由於施體基板較佳地不具有表面介電層(或具有相對較低厚度之層)，因此即使當最終基板S展現200nm或更大之厚介電層4時，植入以形成弱化平面之物種之劑量及能量亦可保持在合理值。
轉移薄層不改變應力平衡，使得在此階段，最終基板展現非常類似於載體基板之曲率之曲率。
在薄化或較佳地分裂步驟之後，可在厚度減小步驟之後執行用於完成薄層5之步驟，諸如拋光步驟、在還原或惰性氛圍下之熱處理及犧牲氧化。
當施體基板僅係基板(即，不包括整合器件)時，因此形成「絕緣體上」最終基板S，其中薄層5係包括根據本發明之載體基板1之原始材料層。如圖4中所繪示，此最終基板S可接著用於形成整合或光子器件。當施體基板已預先處理以在其表面上形成整合器件時，在此程序結束 時獲得包括此等器件之薄層5。
當然，本發明不受限於所描述之實施方案且可在不背離由申請專利範圍界定之本發明之範疇之情況下對其進行修改。
1:載體基板
2:電荷捕捉層
3:底座基板
4:介電層

Claims (20)

  1. 一種用於將薄層(5)轉移到載體基板(1)之方法，其包括以下步驟：使用製備程序製備載體基板(1)，該製備程序包括提供在主面上具有電荷捕捉層(2)之底座基板(3)及使具有大於200nm之厚度之介電層(4)形成於該電荷捕捉層(2)上，該介電層(4)之形成同時實施該介電層之沈積及離子濺射；藉由分子鍵合且在無需藉由拋光來製備該介電層(4)之自由面之情況下將施體基板接合至該載體基板(1)之該介電層(4)，該施體基板以界定該薄層(5)之弱面為特徵；在該弱面處分裂該施體基板以釋放該薄層(5)且將其轉移到該載體基板(1)。
  2. 如請求項1之方法，其中該製備程序包括使弓形補償層(32)形成於該底座基板(3)之背面上與該主面相對。
  3. 如請求項2之方法，其中該弓形補償層(32)具有500nm與1000nm之間的厚度。
  4. 如請求項1之方法，其中該底座基板(3)係展現高於600ohm.cm之電阻率之單晶矽基板。
  5. 如請求項1之方法，其中該電荷捕捉層(2)包括多晶矽。
  6. 如請求項1之方法，其中該電荷捕捉層(2)包括碳。
  7. 如請求項1之方法，其中該電荷捕捉層(2)具有1微米與20微米之間的厚度。
  8. 如請求項1之方法，其中該介電層(4)由氧化矽組成。
  9. 如請求項1之方法，其中該介電層(4)包括由氮化矽或氮氧化矽製成之阻障層。
  10. 如請求項1之方法，其中該介電層(4)具有200nm與10微米之間的厚度。
  11. 如請求項1之方法，其中該介電層(4)具有600nm與10微米之間的厚度。
  12. 如請求項1之方法，其中沈積/濺射比在1與10之間。
  13. 如請求項1之方法，其中沈積/濺射比在2與5之間。
  14. 如請求項1之方法，其中該介電層(4)在300℃與450℃之間的溫度下形成。
  15. 如請求項1之方法，其中該介電層(4)在350℃與400℃之間的溫度下形成。
  16. 如請求項1之方法，其中該介電層(4)於展現低於大氣壓之壓力之氛圍中形成。
  17. 如請求項1之方法，其進一步包括在中性氛圍中及在超過形成該介電層之溫度之溫度下退火該介電層(4)之操作。
  18. 如請求項1之方法，其進一步包括在中性氛圍中及在低於950℃下退火該介電層(4)之操作。
  19. 如請求項1之方法，其中在10微米×10微米之量測範圍內，該介電層(4)之該自由面展現低於0.5nm之RMS值之粗糙度。
  20. 如請求項1之方法，其中該施體基板無任何介電表面層。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115863348A (zh) * 2021-09-24 2023-03-28 联华电子股份有限公司 绝缘体覆硅基板及其制作方法
FR3134239A1 (fr) * 2022-03-30 2023-10-06 Soitec Substrat piézoélectrique sur isolant (POI) et procédé de fabrication d’un substrat piézoélectrique sur isolant (POI)
FR3137493A1 (fr) * 2022-06-29 2024-01-05 Soitec Procede de fabrication d’une structure comportant une couche barriere a la diffusion d’especes atomiques
FR3137490A1 (fr) * 2022-07-04 2024-01-05 Soitec Procede de fabrication d’une structure comportant une couche barriere a la diffusion d’especes atomiques
FR3141281A1 (fr) * 2022-10-25 2024-04-26 Commissariat A L' Energie Atomique Et Aux Energies Alternatives Procédé de fabrication d’un empilement semiconducteur hautement résistif et empilement associé

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100187649A1 (en) * 2007-07-26 2010-07-29 Allibert Frederic Charge reservoir structure
US20170200648A1 (en) * 2014-07-08 2017-07-13 Massachusetts Institute Of Technology Method of manufacturing a substrate
US20200020520A1 (en) * 2017-01-26 2020-01-16 Soitec Support for a semiconductor structure
TWI687969B (zh) * 2014-09-04 2020-03-11 環球晶圓股份有限公司 製造高電阻率絕緣層上覆矽基板之方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000055397A1 (fr) 1999-03-16 2000-09-21 Shin-Etsu Handotai Co., Ltd. Procede de production d'une tranche de silicium et tranche de silicium ainsi obtenue
FR2838865B1 (fr) 2002-04-23 2005-10-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee
FR2860341B1 (fr) 2003-09-26 2005-12-30 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
FR2933233B1 (fr) 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
FR2953640B1 (fr) 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
JP7230297B2 (ja) 2018-07-05 2023-03-01 ソイテック 集積された高周波デバイスのための基板及びそれを製造するための方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100187649A1 (en) * 2007-07-26 2010-07-29 Allibert Frederic Charge reservoir structure
US20170200648A1 (en) * 2014-07-08 2017-07-13 Massachusetts Institute Of Technology Method of manufacturing a substrate
TWI687969B (zh) * 2014-09-04 2020-03-11 環球晶圓股份有限公司 製造高電阻率絕緣層上覆矽基板之方法
US20200020520A1 (en) * 2017-01-26 2020-01-16 Soitec Support for a semiconductor structure

Also Published As

Publication number Publication date
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