TWI687969B - 製造高電阻率絕緣層上覆矽基板之方法 - Google Patents

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Abstract

本發明提供一種多層複合結構及一種製備一多層複合結構之方法。該多層複合結構包括：一半導體處置基板，其具有至少約500ohm-cm之一最小主體區域電阻率；二氧化矽層，其在該半導體處置基板之表面上；一碳摻雜非晶矽層，其與該二氧化矽層接觸；一介電層，其與該碳摻雜非晶矽層接觸；及一半導體裝置層，其與該介電層接觸。

Description

製造高電阻率絕緣層上覆矽基板之方法
本發明大體上係關於半導體晶圓製造之領域。更明確言之，本發明係關於一種用於生產一絕緣層上覆半導體(例如，絕緣層上覆矽)結構之方法，且更特定言之係關於一種用於產生絕緣層上覆半導體結構之處置晶圓中之一電荷捕捉層之方法。
半導體晶圓一般係由經修整及研磨以具有用於在後續程序中適當定向晶圓之一或多個平邊(flat)或凹痕(notch)之一單晶錠(例如，矽晶錠)所製備。接著，將錠切片成個別晶圓。雖然本文中將參考由矽構造之半導體晶圓，但可使用其他材料來製備半導體晶圓，諸如鍺、碳化矽、矽鍺或砷化鎵。
在製備複合層結構時可利用半導體晶圓(例如，矽晶圓)。一複合層結構(例如，一絕緣層上覆半導體，且更明確言之，一絕緣層上覆矽(SOI)結構)一般包括一處置晶圓或層、一裝置層、及在處置層與裝置層之間之一絕緣(亦即，介電)膜(通常為氧化物層)。一般而言，裝置層介於0.01微米與20微米厚之間。一般而言，藉由使兩個晶圓密切接觸，其後接著一熱處理以強化結合而生產諸如絕緣層上覆矽(SOI)、藍寶石上覆矽(SOS)及石英上覆矽之複合層結構。
在熱退火之後，結合結構經歷進一步處理以移除施體晶圓之一 大部分而達成層轉移。例如，可使用之晶圓薄化技術(例如，蝕刻或研磨)通常稱為回蝕刻SOI(亦即，BESOI)，其中矽晶圓被黏著至處置晶圓且接著被緩慢蝕除，直至處置晶圓上僅剩下一薄矽層。例如，參見美國專利第5,189,500號，該案之揭示內容以宛如全文闡述引用的方式併入本文中。此方法係耗時的且昂貴的，其浪費基板之一者且對於薄於幾微米之層一般不具有適合厚度均勻性。
達成層轉移之另一常見方法利用氫植入其後接著熱誘發之層分裂。在施體晶圓之前表面下方之一指定深度處植入粒子(例如，氫原子或氫原子與氦原子之一組合)。該等植入粒子於施體晶圓中在其等所植入之該指定深度處形成一劈裂面(cleave plane)。清潔施體晶圓之表面以移除在植入製程期間沈積於晶圓上之有機化合物。
接著，透過一親水性結合製程將施體晶圓之前表面結合至一處置晶圓，以形成一結合晶圓。在結合之前，施體晶圓及/或處置晶圓係藉由使該等晶圓之表面曝露於含有例如氧或氮之電漿而活化。曝露於電漿在通常稱為表面活化之一製程中改質表面之結構，該活化製程使施體晶圓及處置晶圓之一者或兩者之表面呈現親水性。接著，將該等晶圓按壓在一起，且於其間形成一結合。此結合相對較弱，且在可出現進一步處理之前必須予以強化。
在一些製程中，藉由加熱或退火結合晶圓對而強化施體晶圓與處置晶圓之間之親水性結合(亦即，一結合晶圓)。在一些製程中，晶圓結合可在諸如介於大約300℃與500℃之間之低溫下發生。在一些製程中，晶圓結合可在諸如介於大約800℃與1100℃之間之高溫下發生。提高之溫度引起在施體晶圓與處置晶圓之鄰接表面之間形成共價結合，因此加固施體晶圓與處置晶圓之間之結合。在加熱或退火結合晶圓的同時，早先植入於施體晶圓中之粒子弱化劈裂面。
接著，施體晶圓之一部分沿劈裂面與結合晶圓分離(亦即，劈裂) 以形成SOI晶圓。劈裂可藉由將結合晶圓放置於一固定架中而進行，其中垂直於結合晶圓之相對側施加機械力以將供體晶圓之一部分拉離接合晶圓。根據一些方法，利用吸盤來施加機械力。藉由在劈裂面處之結合晶圓之邊緣處應用一機械楔而引發施體晶圓之部分之分離，以引發一裂紋沿劈裂面之傳播。接著，由吸盤施加之機械力自結合晶圓拉拔施體晶圓之部分，因此形成一SOI晶圓。
根據其他方法，替代地，使經結合之對(bonded pair)在一時段內可經受一提高之溫度以使施體晶圓之部分與結合晶圓分離。曝露於提高之溫度引起一裂紋沿劈裂面之引發及傳播，因此分離施體晶圓之一部分。此方法容許轉移層之更佳均勻性且容許施體晶圓之再循環，但通常需要將經植入且經結合之對加熱至接近500℃之溫度。
就成本及整合而言，針對RF相關裝置(諸如天線開關)使用高電阻率絕緣層上覆半導體(例如，絕緣層上覆矽)晶圓提供優於傳統基板之益處。當針對高頻率應用使用導電基板時，為降低寄生功率損耗且最小化固有諧波失真，有必要(但不充分)使用具有一高電阻率之基板晶圓。因此，用於一RF裝置之處置晶圓之電阻率一般大於約500Ohm-cm。現參考圖1，一絕緣層上覆矽結構2包括一極高電阻率矽晶圓4，一埋藏氧化物(BOX)層6及矽裝置層10。此一基板在BOX/處置介面處易於形成高導電性電荷反轉或累積層12而引起產生自由載子(電子或電洞)，當裝置在RF頻率下操作時，此降低基板之有效電阻率且導致寄生功率損耗及裝置非線性。此等反轉/累積層可係歸因於BOX固定電荷、氧化物捕捉電荷、介面捕捉電荷及甚至施加至裝置本身之DC偏壓。
因此需要一方法來捕捉任何誘發反轉或累積層中之電荷使得即使在非常靠近表面區域中仍維持基板之高電阻率。已知高電阻率處置基板與埋藏氧化物(BOX)之間之電荷捕捉層(CTL)可改良使用SOI晶圓 製作之RF裝置之效能。已提出形成此等高介面捕捉層之數種方法。例如，現參考圖2，針對RF裝置應用產生具有一CTL之一絕緣層上覆半導體20(例如，一絕緣層上覆矽或SOI)之方法之一者係基於：在具有高電阻率之矽基板22上沈積一無摻雜多晶矽膜28；且接著在其上形成氧化物24及頂部矽層26之一堆疊。多晶矽層28充當矽基板22與埋藏氧化物層24之間之一高缺陷層。參見圖2，其描繪多晶矽膜，其用作一絕緣層上覆矽結構20中之一高電阻率基板22與埋藏氧化物層24之間之一電荷捕捉層28。一替代方法係植入重離子以產生一近表面損壞層。諸如射頻裝置之裝置內建於頂部矽層26中。
學術研究中已顯示，氧化物與基板中間的多晶矽層改良裝置隔離，而減低傳輸線損耗且降低諧波失真。參見，例如：H.S.Gamble等人之「Low-loss CPW lines on surface stabilized high resistivity silicon,」(Microwave Guided Wave Lett.，1999年9(10)，第395頁至第397頁)；D.Lederer、R.Lobet及J.-P.Raskin之「Enhanced high resistivity SOI wafers for RF applications,」(IEEE Intl.SOI Conf.，2004年，第46頁至第47頁)；D.Lederer及J.-P.Raskin之「New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity,」(IEEE Electron Device Letters，2005年，第26卷，第11章，第805頁至第807頁)；D.Lederer、B.Aspar、C.Laghaé及J.-P.Raskin之「Performance of RF passive structures and SOI MOSFETs transferred on a passivated HR SOI substrate,」(IEEE International SOI Conference，2006年，第29頁至第30頁)；及Daniel C.Kerret等人之「Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer」(Silicon Monolithic Integrated Circuits in RF Systems,2008.SiRF 2008(IEEE Topical Meeting)，2008年，第151頁至第154頁)。
在本發明之規定之中可提及一種多層結構，其包括：一半導體處置基板，其包括兩個主要、大致平行表面(該等平行表面之一者係該半導體處置基板之一前表面且另一平行表面係該半導體處置基板之一背表面)、接合該半導體處置基板之該前表面及該背表面之一圓周邊緣，及在該半導體處置基板之該前表面與該背表面之間之一主體區域，其中該半導體處置基板具有至少約500ohm-cm之一最小主體區域電阻率；一介面層，其與該半導體處置基板之該前表面接觸；一碳摻雜非晶矽層，其與該介面層接觸；一介電層，其與該碳摻雜非晶矽層接觸；及一半導體裝置層，其與該介電層接觸。
本發明進一步係關於一種形成一多層結構之方法，該方法包括：於一半導體處置基板之一前表面上形成一介面層，其中該半導體處置基板包括兩個主要、大致平行表面(其該等平行表面之一者係該半導體處置基板之前表面且另一平行表面係該半導體處置基板之一背表面)、接合該半導體處置基板之該前表面及該背表面之一圓周邊緣，及在該半導體處置基板之該前表面與該背表面之間之一主體區域，其中該半導體處置基板具有至少約500ohm-cm之一最小主體區域電阻率，且該介面層具有介於約1奈米與約5奈米之間之一厚度；於該半導體處置基板之該前表面上之該介面層上形成一碳摻雜非晶矽層；及將一半導體施體基板之一前表面結合至該碳摻雜非晶矽層，藉此形成一結合結構，其中該半導體施體基板包括兩個主要、大致平行表面(該等平行表面之一者係該半導體施體基板之前表面且另一平行表面係該半導體施體基板之一背表面)、接合該半導體施體基板之該前表面及該背表面之一圓周邊緣及在該半導體施體基板之該前表面與該背表面之間之一中心面，且進一步其中該半導體施體基板之該前表面包括一介電層。
在下文中將部分明白部分且部分指出其他目標及特徵。
2‧‧‧絕緣層上覆矽結構
4‧‧‧矽晶圓
6‧‧‧埋藏氧化物(BOX)層
10‧‧‧矽裝置層
12‧‧‧電荷反轉或累積層
20‧‧‧絕緣層上覆半導體/絕緣層上覆矽結構
22‧‧‧矽基板
24‧‧‧氧化物/埋藏氧化物層
26‧‧‧頂部矽層
28‧‧‧無摻雜多晶矽膜/多晶矽層/電荷捕捉層
100‧‧‧絕緣層上覆半導體複合結構/SOI結構
102‧‧‧半導體處置基板/半導體處置晶圓/單晶矽處置晶圓/高電阻率矽基板
104‧‧‧介電層/埋藏氧化物層
106‧‧‧半導體裝置層/矽裝置層
108‧‧‧介面層/二氧化矽層
110‧‧‧碳摻雜非晶矽層
圖1係包括一高電阻率基板及一埋藏氧化物層之一絕緣層上覆矽晶圓之一描繪。
圖2係根據先前技術之一絕緣層上覆矽(SOI)晶圓之一描繪，該SOI晶圓包括一高電阻率基板與一埋藏氧化物層之間之多晶矽電荷捕捉層。
圖3係具有一嵌入碳摻雜非晶矽層之一高電阻率絕緣層上覆矽複合結構之一描繪。
圖4A係展示在任何高溫製程步驟之前如經沈積碳摻雜非晶矽層中之硼濃度之一圖表。碳摻雜非晶矽層係大約2微米厚。圖4B係展示在一高溫退火製程之後之碳摻雜非晶矽層及高電阻率基板中之硼濃度之一圖表。
圖5A及圖5B係分別展示在具有本發明之一CTL之一SOI基板上之一共面波導結構上及不具有一CTL之一SOI基板上之類似共面波導結構上量測之二次諧波功率及三次諧波輸出功率之圖表。在900MHz下之輸入功率係+20dBm。
根據本發明，提供一種用於製備一絕緣層上覆半導體複合結構之方法，該絕緣層上覆半導體複合結構包括一半導體處置基板(例如，一單晶半導體處置晶圓，諸如一單晶矽晶圓)上之一碳摻雜非晶矽層。本發明進一步係關於一種半導體處置晶圓，其包括其之一表面上之一碳摻雜非晶矽層。包括碳摻雜非晶矽層之單晶半導體處置晶圓在生產一絕緣層上覆半導體(例如，絕緣層上覆矽)結構時係有用的。因此，本發明進一步係關於一種包括一半導體處置晶圓之絕緣層上覆半導體複合結構，該半導體處置晶圓包括一碳摻雜非晶矽層。碳摻雜 非晶矽層定位於半導體處置晶圓與本身與一半導體裝置層介接之介電層(例如，一埋藏氧化物層或BOX層)之介面處。
根據本發明，碳摻雜非晶矽層形成於氧化物介面附近之區域處之一半導體處置基板(例如，一單晶矽晶圓)之一表面上。在高電阻率半導體晶圓-埋藏氧化物介面附近之區域處併有一碳摻雜非晶矽層係有利的，此係因為碳摻雜非晶矽層中之缺陷往往具有深能量階。在能帶隙之深處捕捉之載子需要更多能量來釋放，此增強一碳摻雜非晶矽層作為一電荷捕捉層之有效性。另外，一碳摻雜非晶矽層可經製備而比多晶矽電荷捕捉層更平滑，且一碳摻雜非晶矽層中之捕捉密度比一多晶矽CTL中更高。此外，碳摻雜非晶矽層中之碳在後續高溫製程步驟期間可形成碳團簇。碳團簇可能夠例如抑制硼活化，此有助於降低硼污染誘發之RF效能降級。
於本發明中使用之基板包含：一半導體處置基板，例如一單晶半導體處置晶圓；及一半導體施體基板，例如一單晶半導體施體晶圓。圖3係具有一嵌入碳摻雜非晶矽層110之一例示性、非限制性高電阻率絕緣層上覆矽複合結構之一描繪。一絕緣層上覆半導體複合結構100中之半導體裝置層106係衍生自單晶半導體施體晶圓。藉由晶圓薄化技術(諸如蝕刻一半導體施體基板)或藉由劈裂包括一損壞面之一半導體施體基板，可將半導體裝置層106轉移至半導體處置基板102上。一般而言，單晶半導體處置晶圓及單晶半導體施體晶圓包括兩個主要、大致平行表面。該等平行表面之一者係基板之一前表面，且另一平行表面係基板之一背表面。基板包括接合前表面及背表面之一圓周邊緣，及在前表面與背表面之間之一中心面。另外，基板包括垂直於中心面之一假想中心軸，及自該中心軸延伸至圓周邊緣之一徑向長度。另外，因為半導體基板(例如，矽晶圓)通常具有某一總厚度變動(TTV)、翹曲及彎曲，所以前表面上之每一點與背表面上之每一點之 間之中點可未精確落於一面內。然而，實際來看，TTV、翹曲及彎曲通常如此微小使得對於一緊密近似，中點可以說是落於在前表面與背表面之間近似等距之一假想中心面內。
在如本文中描述之任何操作之前，基板之前表面及背表面實質上可相同。僅為方便起見而將一表面稱為一「前表面」或一「背表面」，且一般用以區分其上執行本發明之方法之操作之表面。在本發明之內容背景中，一單晶半導體處置基板102(例如，一單晶矽處置晶圓)之一「前表面」指代成為結合結構之一內表面之基板之主要表面。碳摻雜非晶矽層110形成於此前表面之上。因此，一單晶半導體處置基板(例如，一處置晶圓)之一「背表面」指代成為結合結構之一外表面之主要表面。類似地，一單晶半導體施體基板(例如，一單晶矽施體晶圓)之一「前表面」指代成為結合結構之一內表面之單晶半導體施體基板之主要表面，且一單晶半導體施體基板(例如，一單晶矽施體晶圓)之一「背表面」指代成為結合結構之一外表面之主要表面。在完成習知結合及晶圓薄化步驟之後，單晶半導體施體基板形成絕緣層上覆半導體(例如，絕緣層上覆矽)複合結構之半導體裝置層106。
單晶半導體處置基板及單晶半導體施體基板可為單晶半導體晶圓。在較佳實施例中，半導體晶圓包括選自由以下各者組成之群組之一材料：矽、碳化矽、矽鍺、砷化鎵、氮化鎵、磷化銦、砷化銦鎵、鍺及其等之組合。本發明之單晶半導體晶圓(例如，單晶矽處置晶圓及單晶矽施體晶圓)通常具有至少約150mm、至少約200mm、至少約300mm、至少約450mm或更大之一標稱直徑。晶圓厚度可自約250微米至約1500微米不等，適當在約500微米至約1000微米之範圍內。
在尤其較佳實施例中，單晶半導體晶圓包括單晶矽晶圓，該等單晶矽晶圓已自根據習知丘克拉斯基(Czochralski)晶體生長方法或浮 區(float zone)生長方法生長之一單晶錠予以切片。此等方法以及標準矽切片、磨薄、蝕刻及拋光技術揭示於例如F.Shimura之Semiconductor Silicon Crystal Technology，Academic Press，1989年及Silicon Chemical Etching，(J.Grabmaier編輯)，Springer-Verlag，紐約，1982年(以引用之方式併入本文中)中。較佳地，藉由熟習此項技術者已知的標準方法拋光且清潔晶圓。參見例如W.C.O’Mara等人之Handbook of Semiconductor Silicon Technology，Noyes Publications。若需要，則可在例如一標準SC1/SC2溶液中清潔晶圓。在一些實施例中，本發明之單晶矽晶圓係已自根據習知丘克拉斯基(「Cz」)晶體生長方法生長之一單晶錠中切片之單晶矽晶圓，通常具有至少約150mm、至少約200mm、至少約300mm、至少約450mm或更大之一標稱直徑。較佳地，單晶矽處置晶圓及單晶矽施體晶圓具有無表面缺陷(諸如刮痕、大顆粒等)之經鏡面拋光之前表面光潔度。晶圓厚度可自約250微米至約1500微米不等，適當在約500微米至約1000微米之範圍內。在一些特定實施例中，晶圓厚度可為約725微米。
在一些實施例中，單晶半導體晶圓(亦即，處置晶圓及施體晶圓)包括濃度一般由丘克拉斯基生長方法達成之間隙氧(interstitial oxygen)。在一些實施例中，半導體晶圓包括一濃度介於約4PPMA與約18PPMA之間之氧。在一些實施例中，半導體晶圓包括一濃度介於約10PPMA與約35PPMA之間之氧。可根據SEMI MF 1188-1105量測間隙氧。
在一些實施例中，半導體處置基板102(例如，一單晶半導體處置基板，諸如一單晶矽處置晶圓)具有一相對較高的最小主體電阻率。高電阻率晶圓一般係自由丘克拉斯基方法或浮區方法生長之單晶錠予以切片。Cz生長矽晶圓可經受在自約600℃至約1000℃之範圍內之一溫度下之一熱退火，以湮滅由在晶體生長期間併入之氧引起之熱 施體。在一些實施例中，單晶半導體處置晶圓具有至少100Ohm-cm之一最小主體電阻率，諸如介於約100Ohm-cm與約100,000Ohm-cm之間，或介於約500Ohm-cm與約100,000Ohm-cm之間，或介於約1000Ohm-cm與約100,000Ohm-cm之間，或介於約500Ohm-cm與約10,000Ohm-cm之間，或介於約750Ohm-cm與約10,000Ohm-cm之間，介於約1000Ohm-cm與約10,000Ohm-cm之間，介於約2000Ohm-cm與約10,000Ohm-cm之間，介於約3000Ohm-cm與約10,000Ohm-cm之間，或介於約3000Ohm-cm與約5,000Ohm-cm之間。此項技術中已知用於製備高電阻率晶圓之方法，且可自諸如SunEdison Semiconductor Ltd.(St.Peters,MO；前MEMC Electronic Materials,Inc.)之供應商獲得此等高電阻率晶圓。
在一些實施例中，半導體處置晶圓102之前表面經處理以在形成碳摻雜非晶矽層110之前形成一介面層108。介面層108可包括選自二氧化矽、氮化矽及氮氧化矽之一材料。在一些較佳實施例中，介面層108可包括二氧化矽。為形成二氧化矽介面層108，在形成碳摻雜非晶矽層110之前氧化半導體處置晶圓102之前表面，使得該晶圓之前表面包括氧化物膜。在一些實施例中，氧化物層包括二氧化矽，其可係藉由氧化半導體處置基板102之前表面所形成。此可藉由此項技術中已知的手段達成，諸如熱氧化(其中將消耗經沈積半導體材料膜之某一部分)或CVD氧化物沈積。在一些實施例中，單晶半導體處置基板102(例如，一單晶矽處置晶圓)可在諸如一ASM A400之一爐中進行熱氧化。在氧化環境中，溫度可在自750℃至1200℃之範圍內。氧化環境氛圍可為惰性氣體(諸如Ar或N2)與O2之一混合物。氧氣含量可自百分之1至百分之10不等或更高。在一些實施例中，氧化環境氛圍可高達100%(一「乾式氧化」)。在一例示性實施例中，可將半導體處置晶圓載入至諸如一A400之一立式爐中。使溫度斜升至用N2與O2之一混 合物之氧化溫度。在已獲得所要氧化物厚度之後，關閉O2且降低爐溫度，且自該爐卸載晶圓。為將氮併入於介面層中以沈積氮化矽或氮氧化矽，氛圍可單獨包括氮氣或氧氣與氮氣之一組合，且可使溫度增加至介於1100℃與1400℃之間之一溫度。一替代氮源係氨。在一些實施例中，介面層108形成於處置基板之前表面上以提供具有介於約1奈米與約5奈米之間(諸如介於約1奈米與約4奈米之間，或介於約2奈米與約4奈米之間)之一平均厚度之一介面層。
在一些實施例中，將一碳摻雜非晶矽層110沈積於半導體處置晶圓102之前表面上。在一些實施例中，將一碳摻雜非晶矽層110沈積於半導體處置晶圓之前表面上之包括二氧化矽、氮化矽、或氮氧化矽之一介面層108上。本發明之碳摻雜非晶矽層110可藉由以下各者沈積：有機金屬化學氣相沈積(MOCVD)、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿增強化學氣相沈積(PECVD)或分子束磊晶(MBE)。
在一些較佳實施例中，本發明之碳摻雜非晶矽層110可藉由低壓化學氣相沈積(LPCVD)沈積。LPCVD可在諸如ASM Epsilon reduced pressure CVD系統之市售儀器中進行。在LPCVD中，將氣體前驅物注入至一反應器中，且在次大氣壓下前驅物之間之化學反應將一層原子沈積至一半導體晶圓上。LPCVD反應器腔室內部之壓力可介於約1Torr與約760Torr之間，較佳介於約1Torr與約40Torr之間。矽與碳前驅物之表面反應建立生長條件。生長溫度可介於約100℃與約800℃之間，諸如介於約200℃與約600℃之間，較佳介於約300℃與約500℃之間。
在一些較佳實施例中，本發明之碳摻雜非晶矽層110可藉由電漿增強化學氣相沈積(PECVD)沈積。PECVD可在諸如Applied Materials Producer PECVD系統之市售儀器中進行。在PECVD中，將氣體前驅 物注入至一反應器中，且一電漿中之前驅物之間之化學反應將一層原子沈積至一半導體晶圓上。矽與碳前驅物之表面反應建立生長條件。一PECVD反應器腔室中之壓力可介於約10-6Torr(約0.00013kPa)與約10Torr(約1.33kPa)之間，諸如為約1Torr(約0.133kPa)。生長溫度可介於約50℃與約800℃之間，諸如介於約100℃與約700℃之間，較佳介於約100℃與約500℃之間。
用於LPCVD或PECVD之矽前驅物包含甲基矽烷、四氫化矽(矽烷)、丙矽烷、乙矽烷、戊矽烷、新戊矽烷、四矽烷、二氯矽烷(SiH2Cl2)、四氯化矽(SiCl4)等。用於CVD或PECVD之適合碳前驅物包含甲矽烷、甲烷、乙烷、乙烯等。對於LPCVD沈積，甲矽烷因其提供碳及矽兩者而為一尤其較佳前驅物。對於PECVD沈積，較佳前驅物包含矽烷及甲烷。在一些實施例中，碳摻雜非晶矽層包括一原子基礎上之至少約1%(諸如介於約1%與約10%之間)之碳濃度。
適合於LPCVD或PECVD之一CVD反應器包括一腔室，該腔室包括反應器壁、襯墊、一承受器、氣體注入單元、及溫度控制單元。反應器之部分係由耐受前驅物材料且不與前驅物材料反應之材料製成。為防止過熱，可使冷卻水流動通過反應器壁內之通道。一基板坐落於在一受控溫度下之一承受器上。承受器係由耐受所使用之有機金屬化合物之一材料(諸如石墨)製成。藉由一入口引入反應性氣體以控制前驅物反應物之比例。可使用載子氣體，包含氫氣、氮氣、氬氣及氦氣之，較佳氫氣及氬氣。在PECVD中，製程涉及在產生反應氣體之一電漿之後發生之化學反應。電漿一般係由兩個電極之間之RF(AC)頻率或DC放電產生，該兩個電極之間之空間充滿反應氣體。在一些實施例中，將碳摻雜非晶矽層沈積至介於約25奈米與約7500奈米之間之一平均厚度，諸如介於約50奈米與約5000奈米之間，諸如介於約100奈米與約3000奈米之間，或介於約500奈米與約2500奈米之間。
在沈積碳摻雜非晶矽層110之後，一介電層可視情況形成於碳摻雜非晶矽層110之頂部上。在一些實施例中，介電層包括氧化物膜或氮化物膜。適合介電層可包括選自以下各者之中的一材料：二氧化矽、氮化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇及其等之一組合。在一些實施例中，介電層包括氧化物膜。此氧化物膜可用作具有一視情況經氧化之半導體裝置基板之一結合表面，且因此可併入至最後絕緣層上覆半導體複合結構100中之介電層104中。在一些實施例中，介電層包括二氧化矽，該介電層可藉由氧化包括碳摻雜非晶矽層110之半導體處置基板102之前表面而形成。此可藉由此項技術中已知的手段達成，諸如熱氧化(其中將消耗經沈積半導體材料膜之某一部分)及/或CVD氧化物沈積。在一些實施例中，具有碳摻雜非晶矽層110之單晶矽處置晶圓102可在諸如一ASM A400之一爐中進行熱氧化。在氧化環境中，溫度可在自750℃至1100℃之範圍內。氧化環境氛圍可為惰性氣體(諸如Ar或N2)與O2之一混合物。氧氣含量可自百分之1至百分之10不等或更高。在一些實施例中，氧化環境氛圍可高達100%(一「乾式氧化」)。在一些實施例中，環境氛圍可包括惰性氣體(諸如Ar或N2)與氧化氣體(諸如O2及水蒸氣)之一混合物(一「濕式氧化」)。在一例示性實施例中，可將半導體處置晶圓載入至諸如一A400之一立式爐中。溫度斜升至用N2與O2之一混合物之氧化溫度。在所要溫度下，將水蒸氣引入至氣體流中。在已獲得所要氧化物厚度之後，關閉水蒸氣及O2且降低爐溫度，且自該爐卸載晶圓。在一些實施例中，處置基板經氧化以提供介於約100奈米至約5微米之間(諸如介於約500奈米與約2微米之間，或介於約700奈米與約1微米之間)之氧化物層。
在氧化物沈積之後，視情況進行晶圓清潔。若需要，則可在例如一標準SC1/SC2溶液中清潔晶圓。另外，晶圓可經受化學機械拋光 (CMP)以使表面粗糙度降低至較佳小於約50埃、甚至更佳小於約5埃 之RMS2x2 um2位準，其中均方根
Figure 104129417-A0202-12-0014-11
，粗糙度輪廓含有沿跡線之有序、均等間隔之點，且y i 係自等分線至資料點之垂直距離。
根據本文中描述之方法製備以包括一碳摻雜非晶矽層110及視情況氧化物膜之半導體處置基板102(例如，一單晶半導體處置晶圓，諸如一單晶矽處置晶圓)接著結合根據習知層轉移方法製備之一半導體施體基板(例如，一單晶半導體施體晶圓)。即，單晶半導體施體晶圓可經受包含氧化、植入及植入後清潔之標準製程步驟。因此，已經蝕刻及拋光且視情況經氧化之習知用於製備多層半導體結構之一材料之一半導體施體基板(諸如一單晶半導體晶圓，例如，一單晶矽施體晶圓)經受離子植入以形成施體基板中之一損壞層。在一些實施例中，半導體施體基板包括一介電層。適合介電層可包括選自以下各者之中的一材料：二氧化矽、氮化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇及其等之一組合。在一些實施例中，介電層包括具有自約10奈米至約500奈米(諸如介於約100奈米與約400奈米之間)之一厚度之氧化物層。
離子植入可在諸如一Applied Materials Quantum II之市售儀器中進行。植入離子包含He、H、H2或其等之組合。在一密度及持續時間足以形成半導體施體基板中之一損壞層時進行離子植入。植入密度可在自約1012個離子/cm2至約1016個離子/cm2之範圍內。植入能量可在自約1keV至約3,000keV之範圍內。在一些實施例中，可期望使單晶半導體施體晶圓(例如，單晶矽施體晶圓)在植入之後經受一清潔。在一些較佳實施例中，清潔可包含一Piranha清潔，其後接著一DI水沖洗及SC1/SC2清潔。
在一些實施例中，經離子植入及視情況經清潔之單晶半導體施 體基板經受氧氣電漿及/或氮氣電漿表面活化。在一些實施例中，氧氣電漿表面活化工具係一市售工具，諸如可購自EV Group之工具，諸如EVG®810LT低溫電漿活化系統。將經離子植入且視情況經清潔之單晶半導體施體晶圓載入至腔室中。腔室經抽空且用O2回填至小於氛圍之一壓力，藉此產生電漿。將單晶半導體施體晶圓曝露於此電漿達所要時間，該時間可在自約1秒至約120秒之範圍內。執行氧氣電漿表面氧化以使單晶半導體施體基板之前表面呈現親水性及順從性(amenable)，以結合至根據上文描述之方法製備之一單晶半導體處置基板。
接著，使單晶半導體施體基板之親水性前表面層及視情況經氧化之單晶半導體處置基板之前表面密切接觸，藉此形成一結合結構。由於機械結合相對較弱，故結合結構進一步經退火以加固施體晶圓與處置晶圓之間之結合。在本發明之一些實施例中，結合結構在足以形成單晶半導體施體基板中之一熱活化劈裂面之一溫度下退火。一適合工具之一實例可為一簡單Box爐，諸如一Blue M模型。在一些較佳實施例中，結合結構在自約200℃至約350℃、自約225℃至約325℃、較佳約300℃之一溫度下退火。熱退火可發生達自約0.5小時至約10小時之一持續時間，較佳約2小時之一持續時間。在此等溫度範圍內之熱退火足以形成一熱活化劈裂面。在熱退火以活化劈裂面之後，結合結構可劈裂。
在熱退火之後，單晶半導體施體基板與單晶半導體處置基板之間之結合足夠強而經由在劈裂面處劈裂結合結構來引發層轉移。劈裂可根據此項技術中已知的技術發生。在一些實施例中，可將結合結構放置於在一側上附裝至固定吸盤且在另一側上藉由額外吸盤附裝於一鉸鏈式臂上之一習知劈裂台中。在吸盤附接附近引發一裂紋，且可移動臂繞鉸鏈樞轉而將晶圓劈裂開。劈裂移除半導體施體晶圓之一部 分，藉此留下絕緣層上覆半導體複合結構上之一半導體裝置層，較佳矽裝置層。
在劈裂之後，劈裂結構經受一高溫退火以進一步強化轉移裝置層與單晶半導體處置基板之間之結合。一適合工具之一實例可為一立式爐，諸如一ASM A400。在一些較佳實施例中，結合結構在自約1000℃至約1200℃之一溫度下、較佳在約1000℃下退火。熱退火可發生達自約0.5小時至約8小時之一持續時間，較佳約4小時之一持續時間。在此等溫度範圍內之熱退火足以強化轉移裝置層與單晶半導體處置基板之間之結合。
在劈裂及高溫退火之後，結合結構可經受清潔製程，該清潔製程經設計以自表面移除薄熱氧化物且清潔微粒。在一些實施例中，藉由使用H2作為一載子氣體來使單晶半導體施體晶圓在一水平流單晶圓磊晶反應器中經受一汽相HCI蝕刻製程，可將單晶半導體施體晶圓製成所要厚度及平滑度。在一些實施例中，可將一磊晶層沈積於轉移裝置層上。成品SOI晶圓包括半導體處置基板、碳摻雜非晶矽層、介電層(例如，埋藏氧化物層)及半導體裝置層，接著該SOI晶圓可經受線度量檢測之結束且使用典型SC1-SC2製程進行最後一次清潔。
根據本發明，且參考圖3，獲得一絕緣層上覆半導體複合結構100，其中碳摻雜非晶矽層110形成與一介面層108及一介電層104之一介面。介面層108與一半導體處置基板102(例如，一單晶半導體處置晶圓，諸如一單晶矽處置晶圓)介接。介電層104與一半導體裝置層106介接。介電層104可包括一埋藏氧化物，或BOX。碳摻雜非晶矽層110在一絕緣層上覆半導體複合結構100中與介電層104介接對於在高溫處理期間保留膜之電荷捕捉效率可為有效的。
已詳細描述本發明之後，將明白，在不脫離隨附申請專利範圍中界定之本發明之範疇之情況下，修改及變動係可行的。
實例
提供以下非限制性實例以進一步繪示本發明。
實例1：包括碳摻雜非晶矽電荷捕捉層之絕緣層上覆矽結構
圖3中繪示本發明之一絕緣層上覆半導體複合結構100。SOI結構100包括一高電阻率矽基板102、一埋藏氧化物層104及矽裝置層106。二氧化矽層108及一碳摻雜非晶矽層110位於高電阻率矽基板102與埋藏氧化物層104之介面處。以一化學氣相沈積(CVD)系統沈積二氧化矽層108及碳摻雜非晶矽層110。
首先，將一薄二氧化矽層108沈積於一高電阻率矽基板102上至小於約4奈米之一厚度。薄二氧化矽層108可藉由氧氣電漿、化學氧化或熱氧化而沈積。二氧化矽層108對於防止碳摻雜非晶矽層110在後續高溫處理期間再結晶係有用的。
在形成二氧化矽層108之後，以一減壓化學氣相沈積(CVD)系統沈積一碳摻雜非晶矽層110。之後，藉由一厚埋藏氧化物層104罩蓋碳摻雜非晶矽層110。埋藏氧化物層104可為藉由PECVD、LPCVD沈積或在一熱氧化爐中生長之SiO2。埋藏氧化物層104之總厚度係約7600A。接著，可用習知方法植入具有約2400A SiO2之一習知施體晶圓且將其結合至高電阻率矽基板102。接著，絕緣層上覆半導體複合結構100用標準處理流經熱處理、經劈裂且經歷多重熱處理而達到線之結束。
實例2：包括碳摻雜非晶矽電荷捕捉層之受硼污染絕緣層上覆矽結構之RF效能
藉由二次離子質譜儀量測在一高電阻率基板上製備之一碳摻雜非晶矽層中之硼濃度。參見圖4A及圖4B。圖4A係展示在任何高溫製程步驟之前如經沈積碳摻雜非晶矽層中之硼濃度之一圖表。碳摻雜非晶矽層係大約2微米厚。圖4B係展示在一高溫退火製程之後碳摻雜非 晶矽層及高電阻率基板中之硼濃度之一圖表。由於硼在退火期間擴散至高電阻率基板中，故基板之電阻率減低。預期電阻率之減低將導致RF效能之一衰退。然而，與缺少一碳摻雜非晶矽層之一SOI結構相比，包括一高電阻率基板(包括一碳摻雜非晶矽層)之SOI結構中之經量測RF效能並未衰退。參見圖5A及圖5B，其等分別展示在900MHz下具有+20dBm之一輸入功率之SOI結構上量測之二次諧波功率及三次諧波輸出功率。
當介紹本發明之元件或本發明之(若干)較佳實施例時，冠詞「一(a)」、「一個(an)」、「該(the)」及「所述(said)」意欲意謂存在一或多個該等元件。術語「包括」、「包含」及「具有」意欲為包含性的且意謂可存在除所列元件之外之額外元件。
鑒於上文，可見已達成本發明之若干目標且獲得其他有利結果。
因為在不脫離本發明之範疇之情況下可對上述產品及方法進行各種改變，所以希望上文描述中所含有且在隨附圖式中所展示之全部物質應解釋為闡釋性的且並非呈限制意義。
100‧‧‧絕緣層上覆半導體複合結構/SOI結構
102‧‧‧半導體處置基板/半導體處置晶圓/單晶矽處置晶圓/高電阻率矽基板
104‧‧‧介電層/埋藏氧化物層
106‧‧‧半導體裝置層/矽裝置層
108‧‧‧介面層/二氧化矽層
110‧‧‧碳摻雜非晶矽層

Claims (32)

  1. 一種多層結構，其包括：一半導體處置基板，其包括：兩個主要、大致平行表面，其該等平行表面之一者係該半導體處置基板之一前表面且另一者係該半導體處置基板之一背表面；一圓周邊緣，其接合該半導體處置基板之該前表面及該背表面；及一主體區域，其在該半導體處置基板之該前表面與該背表面之間，其中該半導體處置基板具有介於2000Ohm-cm與約100,000Ohm-cm之間之一主體區域電阻率；一介面層，其與該半導體處置基板之該前表面接觸，其中該介面層包括選自由以下各者組成之群組之一材料：二氧化矽、氮化矽及氮氧化矽；一碳摻雜非晶矽層，其與該介面層接觸，其中該碳摻雜非晶矽層具有介於約25奈米與約7500奈米之間之一平均厚度且進一步其中該碳摻雜非晶矽層包括一原子基礎上介於約1%與約10%之間之一碳濃度；一介電層，其與該碳摻雜非晶矽層接觸；及一半導體裝置層，其與該介電層接觸。
  2. 如請求項1之多層結構，其中該半導體處置基板包括矽。
  3. 如請求項1之多層結構，其中該半導體處置基板包括自藉由丘克拉斯基方法或浮區方法生長之一單晶矽錠所切片之矽晶圓。
  4. 如請求項1之多層結構，其中該半導體處置基板具有介於約2000Ohm-cm與約10,000Ohm-cm之間之一主體電阻率。
  5. 如請求項1之多層結構，其中該結晶半導體處置基板具有介於約3000Ohm-cm與約10,000Ohm-cm之間之一主體電阻率。
  6. 如請求項1之多層結構，其中該半導體處置基板具有介於約3000Ohm-cm與約5,000Ohm-cm之間之一主體電阻率。
  7. 如請求項1之多層結構，其中該介面層包括氮化矽或氮氧化矽。
  8. 如請求項1之多層結構，其中該介面層包括二氧化矽。
  9. 如請求項1之多層結構，其中該介面層具有介於約1奈米與約5奈米之間之一平均厚度。
  10. 如請求項1之多層結構，其中該介面層具有介於約2奈米與約4奈米之間之一平均厚度。
  11. 如請求項1之多層結構，其中該碳摻雜非晶矽層具有介於約50奈米與約5000奈米之間之一平均厚度。
  12. 如請求項1之多層結構，其中該碳摻雜非晶矽層具有介於約100奈米與約3000奈米之間之一平均厚度。
  13. 如請求項1之多層結構，其中該碳摻雜非晶矽層具有介於約500奈米與約2500奈米之間之一平均厚度。
  14. 如請求項1之多層結構，其中與該碳摻雜非晶矽層接觸之該介電層係選自由以下各者組成之群組：二氧化矽、氮化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇及其等之一組合。
  15. 一種形成一多層結構之方法，該方法包括：於一半導體處置基板之一前表面上形成一介面層，其中該半導體處置基板包括：兩個主要、大致平行表面，該等平行表面之一者係該半導體處置基板之該前表面且另一者係該半導體處置基板之一背表面；一圓周邊緣，其接合該半導體處置基板之該前表面及該背表面；及一主體區域，其在該半導體處置基板之該前表面與該背表面之間，其中該半導體處置基板具有介於2000Ohm-cm與約100,000Ohm-cm之間之一主體區域電阻率，且該介面層具有介於約1奈米與約5奈米之間之一厚度，且進一步 其中該介面層包括選自由以下各者組成之群組之一材料：二氧化矽、氮化矽及氮氧化矽；於該半導體處置基板之該前表面上之該介面層上形成一碳摻雜非晶矽層，其中該碳摻雜非晶矽層具有介於約25奈米與約7500奈米之間之一平均厚度且進一步其中該碳摻雜非晶矽層包括一原子基礎上介於約1%與約10%之間之一碳濃度；及將一半導體施體基板之一前表面上之一介電層結合至該碳摻雜非晶矽層，藉此形成一結合結構，其中該半導體施體基板包括：兩個主要、大致平行表面，該等平行表面之一者係該半導體施體基板之該前表面且另一平行表面係該半導體施體基板之一背表面；一圓周邊緣，其接合該半導體施體基板之該前表面及該背表面；及一中心面，其在該半導體施體基板之該前表面與該背表面之間。
  16. 如請求項15之方法，其中該半導體處置基板包括矽晶圓。
  17. 如請求項15之方法，其中該半導體處置基板包括自藉由丘克拉斯基方法或浮區方法生長之一單晶矽錠所切片之矽晶圓。
  18. 如請求項15之方法，其中該半導體處置基板具有介於約2000Ohm-cm與約10,000Ohm-cm之間之一主體電阻率。
  19. 如請求項15之方法，其中該結晶半導體處置基板具有介於約3000Ohm-cm與約10,000Ohm-cm之間之一主體電阻率。
  20. 如請求項15之方法，其中該半導體處置基板具有介於約3000Ohm-cm與約5,000Ohm-cm之間之一主體電阻率。
  21. 如請求項15之方法，其中該介面層包括氮化矽或氮氧化矽。
  22. 如請求項15之方法，其中該介面層包括二氧化矽。
  23. 如請求項15之方法，其中該介面層具有介於約2奈米與約4奈米之間之一平均厚度。
  24. 如請求項15之方法，其中該碳摻雜非晶矽層係藉由化學氣相沈積而形成。
  25. 如請求項15之方法，其進一步包括在結合該半導體施體基板之該前表面上之該介電層之前於該碳摻雜非晶矽層上形成二氧化矽層。
  26. 如請求項15之方法，其中該半導體施體基板包括自藉由該丘克拉斯基方法或該浮區方法生長之一單晶矽錠所切片之矽晶圓。
  27. 如請求項15之方法，其中該半導體施體基板包括自藉由該丘克拉斯基方法生長之一單晶矽錠所切片之矽晶圓。
  28. 如請求項15之方法，其中該介電層係選自由以下各者組成之群組：二氧化矽、氮化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇及其等之任何組合。
  29. 如請求項15之方法，其進一步包括在足以強化該半導體施體結構之該介電層與一半導體處置基板之該前表面之間之該結合之一溫度下及一持續時間內加熱該結合結構。
  30. 如請求項15之方法，其中該半導體施體基板包括一離子植入損壞層。
  31. 如請求項30之方法，其進一步包括在該半導體施體基板之該離子植入損壞層處機械地劈裂該結合結構，藉此製備一劈裂結構，該劈裂結構包括該半導體處置基板、該介面層、與該介面層接觸之該碳摻雜非晶矽層、與該碳摻雜非晶矽層接觸之該介電層及與該介電層介面接觸之一半導體裝置層。
  32. 如請求項31之方法，其進一步包括在足以強化該半導體裝置層與該單晶半導體處置結構之間之該結合之一溫度下及一持續時間內加熱該劈裂結構。
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