TW201308396A - 用於製造供射頻應用之絕緣體上半導體型基板的方法 - Google Patents

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Abstract

本發明係有關於用於製造供射頻應用之絕緣體上半導體型基板的方法，循序地包含下列步驟：(a)提供具有大於500歐姆.厘米之電阻率之一矽基板，(b)在該基板上形成多晶矽層，該方法包含在步驟a)與b)間之一步驟來形成厚度為0.5奈米至10奈米之在該基板上與天然氧化物層不同之一電介質材料層。

Description

用於製造供射頻應用之絕緣體上半導體型基板的方法 發明領域
本發明係有關於用於製造供射頻應用之絕緣體上半導體型基板的方法及使用該方法所得之基板。
發明背景
目前已有用以製造射頻(RF)裝置之不同型別的基板。
第一型別基板包括含有絕緣基板上矽層之基板，例如石英上矽(SOQ)、藍寶石上矽(SOS)或玻璃上矽(SOG)基板。
此等基板獲得優異射頻效能，但有關邏輯裝置之特性極差，原因在於矽之品質低。此等基板也極昂貴。
第二型基板為高電阻率(HR)體積矽基板。
「高電阻率」尤其係表示大於500歐姆.厘米之電阻率。
此等基板之效能係低於第一型基板之效能，邏輯裝置無法從SOI型結構之優點獲益，但其確實有不昂貴的優點。
第三型基板為高電阻率絕緣體上矽(HR-SOI)基板，換言之，係由高電阻率矽基板上矽層組成，厚氧化物層係埋設在界面。此乃此種氧化物層通稱為BOX(「埋設式氧化物」)的原因。
此等基板用於邏輯裝置之功能特別優異，但其射頻效能不如SOQ及SOS基板。
此等基板之缺點在於偶爾包含在氧化物層下方的低電阻率層。
用於本上下文之目的，「低電阻率」表示低於500歐姆.厘米之電阻率。
此種低電阻率層的存在原因可能係由於在連結前基板的表面污染(例如因硼及/或磷的凝聚)。然後此等污染物被包封在連結界面，而可擴散入高度敏感的基板。
低電阻率層形成的另一項起因為初始基板為具有高密度間隙氧原子的矽基板；然後需要加熱處理來使得氧沈澱及獲得所需高電阻率。但氧原子可在此項處理之前或之中擴散入基板，結果導致在基板形成具有低沈澱率及因而具有低電阻率層之區域，特別係在接近基板表面。
此二項起因目前皆難以控制。
第四型基板包含HR-SOI型基板，其中高電阻率基板係藉添加陷阱而予改良。
針對此項目的已經發展出不同的技術，但有缺點為對用來製造SOI及然後製造SOI上裝置所使用的加熱處理極為敏感。
因此多晶矽層可沈積在氧化物層(BOX)與高電阻率基板間。
有關此主題的額外資訊可參考下列公開文獻：D.Lederer、R.Lobet及J.-P.Raskin，「供射頻應用之加強式高電阻率SOI晶圓」，IEEE Intl.SOI Conf.，46-47頁2004年；D.Lederer及J.-P.Raskin，「專用於具有升高的基板電阻率之高電阻率SOI晶圓製造之新穎基板鈍化方法」，IEEE電子裝置函件，26卷11期805-807頁2005年；D.Lederer及J.-P. Raskin，「商用SOI技術轉移至鈍化HR矽基板上之射頻效能」，IEEE電子裝置議事錄，55卷7期1664-1671頁2008年；及D.C.Kerr等人，「矽基板上射頻諧波失真之識別及其使用陷阱豐富層的減少」，978-1-4244-1856-5/08，IEEE 2008 IEEE。
第1圖顯示此種基板包含高電阻率基板1，接著循序為多晶矽層4、氧化物層2、及單晶矽3層，該層形成基板的作動層。
但多晶矽在高溫再結晶，存在於多晶矽層與高電阻率基板間之界面的摻雜劑擴散於高電阻率基板，具有減低電阻率之效應。
第2圖中線圖之曲線(a)(以虛線顯示)例示說明於1100℃經加熱處理6小時後由多晶矽層4所覆蓋的第1圖中基板1的電阻率ρ呈深度d之函數變化，模擬HR-SOI基板製造上的熱預算。
因此於本線圖上，橫座標d=0係相對應於多晶矽層之上表面，亦即BOX 2與多晶矽層4間之界面。
電阻率係使用展開電阻輪廓描繪(SRP)方法測量。
如於曲線(a)上可見，於層4電阻率極為快速地減低而達到最低位準，擴延入基板1，超過多晶矽與高電阻率矽間之界面。
超過BOX下方約2微米深度，基板1之電阻率快速升高而達到高電阻率值。
在此曲線上觀察得之電阻率降低可藉於前述加熱處理 期間多晶矽的再結晶化及/或藉在多晶矽層4與基板1間之界面的摻雜劑擴散，或甚至藉層4上表面的污染加以解釋。
如於第5圖可知，其中相片(a)為藉穿透式電子顯微鏡(TEM)拍攝的層4與基板1間之界面影像，始於與基板1的界面，約三分之一多晶矽已經再結晶。
另一項技術包含金擴散通過整個高電阻率矽基板。
舉例言之，有關此項主題之資料可參考下列報告：D.M.Jordan、Kanad Mallik、R.J.Falster、P.R.Wilshaw，「微波裝置用之半絕緣矽」，固態現象，156-158卷(2010)101-106頁，其中作者提議利用金沈積在基板上接著在高溫加熱處理的作用之下擴散而將金雜質導入矽基板內部。此等金雜質之效果係導入禁忌帶之深部及阻擋在禁忌帶中央的費米(Fermi)能階而產生材料的極高電阻率。
但須防止金從基板逃逸；金乃極為強力地縮短矽壽命及污染潔淨室的元素，及/或薄矽層將嚴重地降級製造於其中的裝置之效能。
須設置有效擴散位障(例如氮化物位障)來防止金逃逸，但如此將有害裝置之效能。例如氮陰離子電荷影響電晶體臨界值電壓。
另一件相關專利案為US 6,548,382，具有相反目的，為了避免雜質存在於高電阻率基板，採用之方式係將雜質捕獲於藉植入氣態種類或藉植入粒子形成對後來加熱處理不敏感的沈澱物所形成的一層。該等粒子可由氧及/或其它材料組成，但金屬及半導體除外。然後此等沈澱物形成雜質 捕獲位置。
文件WO 2010/002515揭示前述使用以高電阻率矽為主的基板於HR-SOI基板的替代方案，藉包含具高電阻率的半導性厚層於具有標準電阻率之撐體上的一種結構來置換此種龐大基底基板。
為了防止存在於撐體的摻雜劑或污染物擴散入此高度阻電半導性層因而減低其電阻率的風險，推薦擴散位障須置於撐體與半導性層間。此種擴散位障可由一層或數層矽氧化物及/或矽氮化物組成且具有至少20奈米之厚度。
此外，此一電阻層因厚度大(約50微米至100微米)故可視為類似基板。
供射頻裝置用之基板受電場影響，因高頻故，電場穿透入基板內部，影響其遭遇的任何電荷載子，首先結果導致無用的耗能(稱作為「傳輸損耗」)，及其次導致影響其它裝置，其表現將透過基板修正(稱作為「串擾」現象)。
此外，增減信號感應基板之電容變化，造成在主頻率之諧波頻率的產生。此等諧波及其組合可能形成特別有害射頻應用的寄生信號。使用多晶矽層阻斷BOX下方之電位，因而限制電容變異，且因此減低所產生的諧波功率。
最後，BOX中存在有任何電荷及藉某些裝置之直流電壓的使用，可能導致在BOX下方之累積層或反相層(因而高度傳導性)的產生。多晶矽層藉阻斷BOX下方之電位而消除此項負面效應。
因此本發明之第一目的係界定一種用於製造供射頻應 用具有改良性質之HR-SOI基板之方法。
本發明之另一目的係獲得HR-SOI型基板，於其中或於其上將製造具有改良操作特性之射頻裝置組件。
發明概要
本發明揭示一種用於製造供射頻應用之絕緣體上半導體型基板的方法，係循序地包含下列步驟：(a)提供具有大於500歐姆.厘米之一電阻率之一矽基板，(b)在該基板上形成一多晶矽層，該方法係包含在步驟a)與b)間之一步驟來形成在該基板上厚度為0.5奈米至10奈米之與天然氧化物層不同之一電介質材料層。
優異地，該方法係在步驟b)之後循序地包含下列步驟：(c)於該多晶矽層上及/或於一施體基板之一半導性材料層上形成一電介質材料層，(d)連結步驟(c)所得之該基板於該施體基板上，於步驟(c)形成的電介質層係在該界面，(e)從該施體基板分離該薄層。
於該多晶矽層中之摻雜劑濃度係小於或等於1016/立方厘米，及較佳地係小於或等於1014/立方厘米。
此外，該多晶矽層之厚度在100奈米至10000奈米之間，及較佳在300奈米至3000奈米之間。
依據本發明之一個較佳實施例，形成於該多晶矽層下 方之電介質材料為氧化矽。
本發明也係關於一種用以製成絕緣體上半導體型基板之基底基板，該絕緣體上半導體型基板係包含具有大於500歐姆.厘米之一電阻率之一矽基板及一多晶矽層，其特徵在於該基底基板係包含在該基板與該多晶矽層間之厚度為0.5奈米至10奈米之與天然氧化物層不同之一電介質材料層。
本發明之另一目的為一種供射頻應用之絕緣體上半導體型基板，包含具有大於500歐姆.厘米之一電阻率之一矽基板循序地接著一多晶矽層、一電介質材料層、及一單晶半導性材料層，其特徵在於該基板係包含在該基板與該多晶矽層間之厚度小於或等於2奈米之與天然氧化物層不同之一電介質材料層，及該多晶矽層之電阻率係等於至少該基板之電阻率。
於該多晶矽層中之摻雜劑濃度係小於或等於1016/立方厘米，及較佳地係小於或等於1014/立方厘米。
該多晶矽層之厚度在100奈米至10000奈米之間，及較佳在300奈米至3000奈米之間。
最後，本發明係關於一種射頻裝置包含類似如前述之絕緣體上半導體型基板中形成於該半導性材料層內或層上之組件。
圖式簡單說明
參考附圖研讀後文詳細說明部分後，本發明之其它特性及優點將變得更為清晰，附圖中： 第1圖為已知HR-SOI型基板之略圖； 第2圖為線圖顯示針對依據先前技術之基板(a)及依據本發明之基板(b)，電阻率呈基板中之深度之函數變化； 第3圖為依據本發明之HR-SOI基板之略圖； 第4A至4D圖圖解顯示依據本發明之HR-SOI基板之製造方法中之步驟； 第5圖顯示以穿透式電子顯微鏡拍攝依據先前技術之HR-SOI基板(a)及依據本發明之HR-SOI基板(b)之多晶矽層之相片； 第6圖為線圖顯示針對依據本發明之基板其中位在多晶矽層下方之電介質層為氧化矽層，及針對相似基板但具有氮化矽層(c)替代氧化物層，電阻率呈基板中之深度之函數變化； 第7圖為以穿透式電子顯微鏡拍攝依據本發明之HR-SOI基板之多晶矽層之相片，其中該電介質層為氮化矽層。
較佳實施例之詳細說明
第3圖顯示依據本發明之絕緣體上半導體HR-SOI型基板之一實例。
注意為了讓附圖更容易明瞭，各層厚度並未全部皆以相同標度顯示。
本基板係得自基底基板(類似第4B圖所示)，包含高電阻率基板1接著循序為一電介質材料層5諸如氧化矽，及一 多晶矽層4。
於本基底基板之電介質材料層5厚度為0.5至10奈米，及較佳為3至5奈米。
後文詳細說明部分大致上指稱氧化矽(SiO2)為較佳電介質材料，故層5稱作為「氧化物層」。
但本發明並非限於此種材料，本發明可使用任何其它型別之電介質材料體現，諸如氮化矽或具有低介電常數(「低k」)之任一種電介質。
用以製造此種基底基板之方法容後詳述。
絕緣體上半導體型基板(HR-SeOI)係使用任一種適當方法而從此種基底基板製造。
參考第3圖，此種HR-SeOI基板包含高電阻率基板1接著循序地為(基底基板之)多晶矽層4、電介質材料層2又稱BOX，及一半導性材料層3，例如矽(以SOI基板為例)。
該SOI基板也包括在高電阻率基板1與多晶矽層4間之氧化物層5，但此氧化物層之厚度係小於基底基板中之層5厚度。
如後文中將瞭解，基底基板中的氧化物層5之厚度在SOI之形成期間因施加熱處理而縮小。
此種氧化物層5由於其化學計算學(SiO2)及其密度較高故與天然氧化物層不同。
就此構面而言，須注意天然氧化物層既非夠厚，也非具有夠佳品質來確保再結晶的顯著延遲。
相反地，例如藉快速熱氧化(RTO)、乾熱氧化或低溫氧 電漿處理所形成的氧化物層具有接近二氧化矽之化學計算學。
由於密度較高，此種氧化物層夠強勁可耐受熱處理而阻止或至少實質上延遲再結晶。
高於一給定厚度(取決於所使用的製程、熱處理、及氧化物中達到的應力位準)，氧化物將完全穩定而不會斷裂或消失。
用以阻止或至少延遲多晶矽層再結晶之適當矽氧化物層具有藉FTIR-ATR方法(富利葉變換紅外線光譜術-衰減總反射之頭字語)測得之吸收峰於大於1220/厘米，較佳地大於1230/厘米，及甚至更佳地大於1240/厘米之波數。
舉例言之，針對熱矽氧化物，吸收峰係相對應於1245/厘米之波數。
相反地，針對天然矽氧化物，吸收峰係相對應於1210/厘米之波數。
有關FTIR-ATR方法之進一步細節，請參考Kermit S.Kwan博士論文第4章，「穿透劑結構在熱固性黏著劑的傳送及機械性質上扮演的角色」，維吉尼亞高分子技術研究院及州立大學1998年。
基材1為高電阻率矽基板。
用於本文描述目的，「高電阻率」表示大於500歐姆.厘米，較佳地大於1000歐姆.厘米，及甚至更佳地大於3000歐姆.厘米之有效電阻率，有效電阻率乃在等效電路中的均質電阻元件之電阻率。
層4具有多晶矽結構，換言之，層4係由具有不同結晶方向性及可能具有非晶形區段之不同區組成。
當層4包含非晶形區段時，此等區段在隨後施加在基板上的加熱處理期間結晶化。
層4可以非晶矽形式沈積，而非晶矽於隨後加熱處理期間變成多晶。
層4較佳地係藉金屬有機化學氣相沈積(MOCVD)製造。
層4較佳地具有極低濃度之摻雜劑，換言之，濃度係小於或等於1016/立方厘米，較佳地係小於或等於1014/立方厘米，及又更佳地係小於或等於1012/立方厘米。
於前述D.Lederer及D.C.Kerr之公開文獻中業已顯示，存在於多晶矽的晶粒邊界之缺陷將顯著地改良形成於此種SOI基板上的射頻裝置之效能。
層3為由可製造所需裝置之任一種半導性材料所製成的一層。
此層3較佳為單晶矽層，但也可由鍺或SiGe或型III-V或II-VI合金等組成。
層3被稱作為有用層，原因在於此乃於其內或其上可製造裝置之層。
基板1與SOI多晶矽層4間之二氧化矽層5典型地厚度係小於2奈米。
因此夠薄而對自由載子為透明，使得層5無法妨礙多晶矽層4扮演其角色，該角色包含捕獲在下方基板1中循環的 載子。
須注意層5並非必要為連續；可能在SOI及形成於SOI內或SOI上的裝置製造期間所施加之加熱處理期間，在施加於層5上的高機械應力效應下斷裂。
現在將參考第4A至4D圖說明HR-SeOI基板之製造方法。
第4A及4B圖顯示基底基板1、5、4形成之步驟。
如第4A圖所示，電介質層5例如由二氧化矽製成係形成在高電阻率基板1上。
此一氧化物層厚度在隨後加熱處理期間將縮小。
形成層5使得在製造SOI或最終射頻裝置後，層5之殘留厚度為零或為夠小，使得層5不會作為來自基板1之載子通過至多晶矽層4的障礙(亦即小於或等於約2奈米)。
但層5之初始厚度須足夠來阻止在施加來製造SOI或最終射頻裝置的加熱處理期間多晶矽層4免於再結晶化，或至少強力延遲此一再結晶化。
考慮此等限制，審慎的選擇包含形成具有0.5至10奈米及較佳地3至5奈米厚度之電介質層5，厚度的選擇係依直至達成最終裝置施加至基底基板的熱預算(溫度、持續時間)之函數變化。
如此已經證實厚3.5奈米的二氧化矽可阻止隨後在1100℃歷經數小時之加熱處理期間多晶矽的再結晶，該熱預算乃在絕緣體上半導體形成期間及然後當製造射頻裝置於有用層內或上時所施加的典型熱預算。
層5也執行捕獲功能來捕獲在層5形成期間存在於基板1表面上的非期望的摻雜劑。
參考第4B圖，讓多晶或非晶矽層4生長在層5上。
熟諳技藝人士熟稔可用來以多晶或非晶形式沈積層一層的技術。
層4之厚度在100奈米至10000奈米之間，及較佳在300奈米至3000奈米之間。
因此如此所得基板形成使用後述步驟體現用以製造絕緣體上半導體型基板之方法的基底基板。
參考第4C圖，最終將形成BOX之全部或部分的電介質材料層2係形成在基底基板的層4上。
依據一個特定實施例，層2單獨形成該BOX。
另外地(圖中未顯示)，電介質材料層可形成在基底基板層4上，及也形成在施體基板表面上，將連結至基底基板來轉移薄層3，該等電介質層之厚度和係等於BOX 2之要求厚度。
依據另一個變化例(圖中未顯示)，將形成BOX的該層係完全形成在將連結至該基底基板的施體基板表面上。
用於層2之材料可以是矽氧化物，或更佳地低K介電材料。
參考第4D圖，包含將變成有用層3之該層的施體基板30係連結至如此所形成的結構上。
熟諳技藝人士將可在全部已知技術中選擇適當技術。
舉例言之，如此處所示，可採用智慧切割(Smart-Cut) 型製程，涉及在連結前形成一弱化區段31，該弱化區段31形成施體基板30中的層3之界線。
然後層3從施體基板30分離。
一旦已經形成弱化區段，沿此區段的割裂可藉施加機械力及/或熱力及/或化學力而起始。
另外地，施體基板30可藉「連結及反向蝕刻絕緣體上矽」(BESOI)方法而從背側減薄。
於選擇性研磨/平坦化步驟後，達成第3圖顯示之基板。
然後射頻裝置可藉熟諳技藝人士已知之任一種方法而形成於此SOI的層3內或上。
因此種裝置之製法也涉及高溫加熱處理，故位在多晶矽層4下方的氧化物層5之厚度可更進一步縮減或可能去除該層。
但於本製程期間，氧化物層5將阻止或強力延遲多晶矽的再結晶化，因而維持層4之多晶結構及結果維持高電阻率。
若氧化物層5夠薄(典型地小於0.8奈米)，則可於加熱處理後去除之。
若氧化物層5較厚，則其厚度可縮減數埃而不致於造成該層的消失。
但施加至基板的加熱處理在層5產生極為強力的機械應力，傾向於斷裂該層而使其變成不連續。
又復，氧化物的溶解顯然出現在晶粒邊界，因在多晶矽層4的氧濃度係低於氧在此層的溶解度而變成可能。
此外，即便氧化物之殘留厚度確實留在多晶矽層4下方，但該殘留厚度夠薄，故不會使得氧化物層變絕緣。
結果，儘管此一可能的殘留氧化物層，多晶矽層4可捕獲循環在基板1之自由載子，特別當基板為非連續時尤為如此。
第2圖之線圖中的曲線(b)(實線)顯示於1100℃加熱處理6小時後於第4B圖之基板中的電阻率ρ呈深度d之函數變化，模擬HR-SOI基板製造時的熱預算。
因此如前述，橫座標d=0係相對應於多晶矽層之上表面，亦即BOX 2與多晶矽層4間之界面。
為了例示說明目的，本線圖上的氧化物層5厚度已經誇張；此厚度實際上只有數奈米。
如曲線(b)可知，始於與BOX的界面，多晶矽層之電阻率維持約略恆定，大於依據先前技術在基板內的多晶矽中觀察得的最大電阻率(觀察得接近下方氧化物層5的凹口形增加乃展開電阻輪廓描繪(SRP)度量的假影)。
在氧化物層5與基板1間之界面電阻率突降，但雖言如此，電阻率於與基板1的界面達最小值，但仍遠大於依據先前技術之基板1所得的電阻率值。
於HR矽基板1觀察得的最小電阻率係約為80歐姆.厘米，比較先前技術更高約2次冪幅度。
層4的電阻率維持為高的理由係由於不似先前技術，多晶矽在前述加熱處理期間不會再結晶。
此種保有多晶矽結構可見於第5圖之相片(b)，呈現以穿 透式電子顯微鏡拍攝的在第3圖中基板之層4及5與基板1間之界面影像。
此項結果主要係由於氧化物層5的存在，由於其非晶結構而阻止多晶矽的再結晶化。
此外，在HR矽基板所得最小電阻率值係顯著地大於依據先前技術基板所得數值，可藉氧化物層5捕獲至少部分存在於基板1表面上的污染物之事實獲得解釋。
此種矽氧化物的特殊效果係在第6圖之線圖獲得驗證，顯示依據本發明在基底基板之電阻率變化，換言之，包含HR矽基板1，接著依序為二氧化矽層5及多晶矽層4(以實線顯示的曲線(b))及在類似先前基板之一基板內，但其中二氧化矽層5已經由另一電介質材料層所置換，此處為氮化矽(以虛線顯示的曲線(c))。
橫座標軸之原點(d=0)係相對應於多晶矽層4之上表面。
於1100℃的加熱處理係施加至此二基板歷經6小時時間，於施加熱預算後，此等基板包含厚約3.5奈米的層5(分別由二氧化矽及氮化矽製成)。
可知類似二氧化矽層，氮化矽層5作用來阻擋再結晶化，不似先前技術的情況，從多晶矽之電阻率仍然維持高電阻率之事實可知。
多晶矽層之缺再結晶化於第7圖也可知，此乃以穿透式電子顯微鏡拍攝的在第3圖中基板之層4及5與基板1間之界面相片，其上可見層5之不同矽晶粒。
雖然此處呈示的實例中之氮化矽層對接近該界面的HR矽基板1之電阻率實際上並無效果(比較先前技術)，但此點可藉在氮化矽層沈積前去除基板1表面上的全部污染加以矯正。
本發明之具體實施例
第一步驟包含對高電阻率矽基板施加特殊清潔。
此項清潔的目的係為了最小化在基板表面之摻雜劑(主要為硼及磷原子)數量。
適當清潔方法例如可包括以稀釋成0.2%之氫氟酸(HF)清潔來去除化學氧化物，接著依據使用臭氧及然後鹽酸(HCl)清潔來形成薄氧化物層(換言之具有約0.7奈米至0.8奈米厚度)。此項循環週期可重複兩次來增加其上有非期望污染物的矽表面的消耗。
次一步驟係在高電阻率矽基板表面上形成薄氧化物層(約0.5奈米至10奈米)。
適應性技術包括熟諳技藝人士已知為「快速熱氧化(RTO)」、乾熱氧化或低溫氧電漿處理之標準熱氧化處理。
要緊地須限制基板在潔淨室內暴露於周圍空氣的時間以免有非期望的摻雜劑凝聚在該表面上。
未經摻雜的多晶矽層可生長在先前形成的薄氧化物層上。
此步驟可使用習知低壓化學氣相沈積(LPCVD)方法或金屬有機化學氣相沈積(MOCVD)完成。
舉例言之，多晶矽層之厚度約為1微米，具有最低可能 的摻雜劑濃度，換言之，不大於約1014/立方厘米，及較佳地係小於1012/立方厘米。
選擇性地，可進行氧化物沈積或氧化步驟、或加熱處理或平坦化步驟來準備如此所得之結構表面，用以與包含將變成有用層的該薄矽層之一施體基板連結。
然後使用熟諳技藝人士已知之任一種方法製造SeOI基板，及先前形成的結構將形成接收基板及基底基板。優異地係採用智慧切割方法。
顯然，前文給定之實例僅供特定例示說明之用而絕非限制本發明之範圍。
1‧‧‧高電阻率基板
2‧‧‧電介質材料層
3‧‧‧半導性材料層
4‧‧‧多晶矽層
5‧‧‧氧化物層、電介質材料層
30‧‧‧施體基板
31‧‧‧弱化區段
第1圖為已知HR-SOI型基板之略圖；第2圖為線圖顯示針對依據先前技術之基板(a)及依據本發明之基板(b)，電阻率呈基板中之深度之函數變化；第3圖為依據本發明之HR-SOI基板之略圖；第4A至4D圖圖解顯示依據本發明之HR-SOI基板之製造方法中之步驟；第5圖顯示以穿透式電子顯微鏡拍攝依據先前技術之HR-SOI基板(a)及依據本發明之HR-SOI基板(b)之多晶矽層之相片；第6圖為線圖顯示針對依據本發明之基板其中位在多晶矽層下方之電介質層為氧化矽層，及針對相似基板但具有氮化矽層(c)替代氧化物層，電阻率呈基板中之深度之函數變化； 第7圖為以穿透式電子顯微鏡拍攝依據本發明之HR-SOI基板之多晶矽層之相片，其中該電介質層為氮化矽層。
1‧‧‧高電阻率基板
2‧‧‧電介質材料層、BOX
3‧‧‧半導性材料層
4‧‧‧多晶矽層
5‧‧‧電介質材料層、氧化物層

Claims (10)

  1. 一種用於製造供射頻應用之絕緣體上半導體型基板的方法，係循序地包含下列步驟：(a)提供具有大於500歐姆.厘米之一電阻率之一矽基板，(b)在該基板上形成一多晶矽層，該方法之特徵在於：其係包含在步驟a)與b)間之一步驟來形成在該基板上厚度在0.5奈米至10奈米之間的與天然氧化物層不同之一電介質材料層。
  2. 如申請專利範圍第1項之方法，其中在步驟b)之後係循序地包含下列步驟：(c)於該多晶矽層上及/或於一施體基板之一半導性材料層上形成一電介質材料層，(d)將步驟(c)所得之該基板連結於該施體基板上，於步驟(c)形成的電介質層係在該界面，(e)從該施體基板分離該薄層。
  3. 如申請專利範圍第1或2項之方法，其特徵在於：於該多晶矽層中之摻雜劑濃度係小於或等於1016/立方厘米，且較佳地係小於或等於1014/立方厘米。
  4. 如申請專利範圍第1至3項中任一項之方法，其特徵在於：該多晶矽層之厚度在100奈米至10000奈米之間，及較佳在300奈米至3000奈米之間。
  5. 如申請專利範圍第1至4項中任一項之方法，其特徵在於：形成於該基板與該多晶矽層間之該電介質材料層為 氧化矽。
  6. 一種用以製成絕緣體上半導體型基板之基底基板，該絕緣體上半導體型基板係包含具有大於500歐姆.厘米之一電阻率之一矽基板及一多晶矽層，該基底基板之特徵在於：其包含在該基板與該多晶矽層間之厚度在0.5奈米至10奈米之間的與天然氧化物層不同之一電介質材料層。
  7. 一種供射頻應用之絕緣體上半導體型基板，包含具有大於500歐姆.厘米之一電阻率之一矽基板，該矽基板係循序地接著一多晶矽層、一電介質材料層及一單晶半導性材料層，該基板之特徵在於：其包含在該基板與該多晶矽層間之厚度小於或等於2奈米之與天然氧化物層不同之一電介質材料層，且該多晶矽層之電阻率係等於至少基板之電阻率。
  8. 如申請專利範圍第7項之基板，其特徵在於：於該多晶矽層中之摻雜劑濃度係小於或等於1016/立方厘米，且較佳地係小於或等於1014/立方厘米。
  9. 如申請專利範圍第7或8項之基板，其特徵在於：該多晶矽層之厚度在100奈米至10000奈米之間，及較佳在300奈米至3000奈米之間。
  10. 一種射頻裝置，包含於如申請專利範圍第7至9項中任一項之絕緣體上半導體型基板中形成於該半導性材料層內或層上之組件。
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