TW201630113A - 製造具有電荷捕捉層之高電阻率絕緣體上半導體晶圓之方法 - Google Patents

製造具有電荷捕捉層之高電阻率絕緣體上半導體晶圓之方法 Download PDF

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Abstract

本發明提供一種在一絕緣體上半導體裝置之製造中製備一單晶半導體處置晶圓的方法。該單晶半導體處置晶圓經製備以包括一電荷捕捉層，該電荷捕捉層被氧化。所得絕緣體上半導體裝置中之掩埋氧化物層包括該電荷捕捉層之一氧化部分及該單晶半導體裝置層之一氧化部分。

Description

製造具有電荷捕捉層之高電阻率絕緣體上半導體晶圓之方法 相關申請案之交叉參考
本申請案主張2014年11月18日申請之美國臨時專利申請案第62/081,359號之優先權，該案之全部揭示內容據此以引用的方式併入。
本發明大體上係關於半導體晶圓製造之領域。更明確言之，本發明係關於一種製備用於一絕緣體上半導體(例如，絕緣體上矽)結構之製造中之一處置基板的方法，且更特定言之係關於一種用於在絕緣體上半導體結構之處置晶圓中產生一電荷捕捉層的方法。
半導體晶圓通常從一單晶錠(例如，一矽錠)製備，該單晶錠經修整及研磨以具有一或多個平整面或缺口，用於後續程序中之晶圓之正確定向。接著，錠被切成單個晶圓。雖然本文將參考由矽構造之半導體晶圓，但其他材料可用來製備半導體晶圓，諸如鍺、碳化矽、鍺化矽或砷化鎵。
半導體晶圓(例如，矽晶圓)可被用在複合層結構之製備中。一複合層結構(例如，一絕緣體上半導體，且更明確言之，一絕緣體上矽(SOI)結構)通常包括一處置晶圓或層、一裝置層，及處置層與裝置層 之間之一絕緣(即，介電)膜(通常為一氧化物層)。通常，裝置層係在0.01與20微米厚之間，諸如在0.05與20微米厚之間。一般言之，藉由使兩個晶圓密切接觸，接著進行一熱處理以加強接合，而產生複合層結構，諸如絕緣體上矽(SOI)、藍寶石上矽(SOS)，及石英上矽。
在熱退火之後，接合結構經歷進一步處理以移除供體晶圓之一實質部分，以達成層轉移。例如，可使用晶圓薄化技術(例如，蝕刻或研磨)，其往往被稱為回蝕SOI(即，BESOI)，其中一矽晶圓經束縛於處置晶圓且接著被緩慢蝕除，直至僅處置晶圓上之一薄矽層剩餘為止。例如，見美國專利第5,189,500號，該專利之揭示內容以引用的方式併入本文中，好像整體提出般。此方法係耗時且昂貴的，浪費基板之一者，且對於比幾微米更薄之層通常不具有適當厚度均勻性。
達成層轉移之另一常用方法利用一氫植入，接著進行熱引發之層分裂。微粒(例如，氫原子或氫原子與氦原子之一組合)被植入在供體晶圓之前表面下方之一指定深度處。所植入微粒在供體晶圓中之指定深度處形成一切割平面，該等微粒被植入在該深度處。供體晶圓之表面經清潔以移除在植入程序期間沈積在晶圓上之有機化合物。
接著，供體晶圓之前表面被接合至一處置晶圓以透過一親水接合程序形成一接合晶圓。在接合之前，藉由將晶圓之表面曝露於含有(例如)氧或氮之電漿而活化供體晶圓及/或處置晶圓。曝露於電漿在往往被稱為表面活化之一程序中修改表面之結構，該活化程序使供體晶圓與處置晶圓之一或二者之表面呈現為親水的。接著，晶圓被壓在一起，且在其之間形成一接合。此接合為相對弱的，且必須在進一步處理可能發生之前被加強。
在某些程序中，供體晶圓與處置晶圓之間之親水接合(即，一接合晶圓)係藉由加熱或退火接合晶圓對而被加強。在某些程序中，晶圓接合可在低溫(諸如在大約300℃與500℃之間)下發生。在某些程序 中，晶圓接合可在高溫(諸如在大約800℃與1100℃之間)下發生。高溫引起供體晶圓與處置晶圓之鄰接表面之間之共價鍵的形成，因此固化供體晶圓與處置晶圓之間之接合。同時經過接合晶圓之加熱或退火，初期植入在供體晶圓中之微粒削弱切割平面。
接著，供體晶圓之一部分沿著切割平面而與接合晶圓分離(即，切割)，以形成SOI晶圓。可藉由將接合晶圓放置在一夾具中而實行切割，其中機械力係垂直於接合晶圓之對立側而施加，以便將供體晶圓之一部分與接合晶圓拉開。根據某些方法，利用吸盤來施加機械力。藉由在接合晶圓之邊緣、切割平面處施加一機械楔而起始供體晶圓之部分之分離，以便起始一裂縫沿著切割平面之傳播。接著，藉由吸盤施加之機械力從接合晶圓拉動供體晶圓之部分，因此形成一SOI晶圓。
根據其他方法，接合對可替代地在一段時間內經受一高溫，以將供體晶圓之部分與接合晶圓分離。曝露於高溫引起一裂縫沿著切割平面之起始及傳播，因此分離供體晶圓之一部分。此方法允許轉移層之較好均勻性且允許供體晶圓之再循環，但通常要求將經植入及接合對加熱至接近500℃之溫度。
將高電阻率絕緣體上半導體(例如，絕緣體上矽)晶圓用於RF相關裝置(諸如天線開關)在成本與整合方面提供超越傳統基板之益處。為在將導電基板用於高頻應用時減少寄生功率損耗並最小化固有諧波失真，使用具有一高電阻率之基板晶圓係必要但不足夠的。相應地，用於一RF裝置之處置晶圓之電阻率通常大於約500歐姆-釐米。現在參考圖1，一絕緣體上矽結構2包括一極高電阻率矽晶圓4、一掩埋氧化物(BOX)層6，及一矽裝置層10。此一基板傾向於在BOX/處置界面處形成高導電率電荷反相或累積層12，從而引起自由載體(電子或電洞)之產生，此減少基板之有效電阻率且在以RF頻率操作裝置時引起寄生 功率損耗及裝置非線性。此等反相/累積層可歸因於BOX固定之電荷、氧化物捕捉之電荷、界面捕捉之電荷及甚至施加於裝置自身之DC偏壓。
因此，需要一種方法以捕捉任何引發之反相或累積層中之電荷，使得甚至在非常近的表面區域中亦維持基板之高電阻率。已知高電阻率處置基板與掩埋氧化物(BOX)之間之電荷捕捉層(CTL)可改良使用SOI晶圓製造之RF裝置之效能。已提出許多方法以形成此等高界面捕捉層。例如，現在參考圖2，針對RF裝置應用產生立具有一CTL之一絕緣體上半導體20(例如，一絕緣體上矽，或SOI)之方法之一者係基於以下步驟進行：將一未摻雜多晶矽膜28沈積在具有高電阻率之一矽基板22上，且接著在其上形成氧化物24及頂部矽層26之一堆疊。一多晶矽層28充當矽基板22與掩埋氧化物層24之間之一高缺陷率層。見圖2，其描繪在一絕緣體上矽結構20中用作一高電阻率基板22與掩埋氧化物層24之間之一電荷捕捉層28的一多晶矽膜。一替代方法係植入重離子以產生一近表面損壞層。在頂部矽層26中建置裝置(諸如射頻裝置)。
在學術研究中已展示氧化物與基板之間之多晶矽層改良裝置隔離、減少傳輸線損耗且降低諧波失真。見，例如：H.S.Gamble等人，「Low-loss CPW lines on surface stabilized high resistivity silicon」，Microwave Guided Wave Lett.，9(10)，第395至397頁，1999；D.Lederer、R.Lobet及J.-P.Raskin，「Enhanced high resistivity SOI wafers for RF applications」，IEEE Intl.SOI Conf.，第46至47頁，2004；D.Lederer及J.-P.Raskin，「New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity」，IEEE Electron Device Letters，第26卷，第11期，第805-807頁，2005；D.Lederer、B.Aspar、C.Laghaé及J.-P. Raskin，「Performance of RF passive structures and SOI MOSFETs transferred on a passivated HR SOI substrate」，IEEE International SOI Conference，第29-30頁，2006；及Daniel C.Kerret等人，「Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer」，Silicon Monolithic Integrated Circuits in RF Systems,2008.SiRF 2008(IEEE Topical Meeting)，第151-154頁，2008。
多晶矽電荷捕捉層之性質取決於絕緣體上半導體(例如，絕緣體上矽)接收之熱處理。隨此等方法出現之一問題係由於晶圓經受製造晶圓且在其上建置裝置所需之熱程序，故層與界面中之缺陷密度趨向於退火且在電荷捕捉方面變得較不有效。相應地，多晶矽CTL之有效性取決於SOI接收之熱處理。實際上，SOI製造與裝置處理之熱預算如此高，以至於習知多晶矽中之電荷捕捉基本上被消除。此等膜之電荷捕捉效率變得非常差。
在一個態樣中，本發明之目標係提供一種製造具有熱穩定電荷捕捉層之絕緣體上半導體(例如，絕緣體上矽)晶圓之方法，其保持電荷捕捉有效性且明顯改良所完成RF裝置之效能。
簡要地，本發明係關於一種多層結構，其包括：一單晶半導體處置基板，其包括兩個主要、大體上平行之表面，該等表面之一者係單晶半導體處置基板之一前表面且該等表面之另一者係單晶半導體處置基板之一背表面；結合單晶半導體處置基板之前表面與背表面之一圓周邊緣；前表面與背表面之間之一塊體區域；及單晶半導體處置基板之前表面與背表面之間之該單晶半導體處置基板的一中心平面，其中單晶半導體處置基板具有100歐姆-釐米之一最小塊體區域電阻率；一電荷捕捉層，其與單晶矽處置基板之前表面層界面接觸，該電荷捕 捉層包括一或多個半導體層，其中該一或多個半導體層之各者包括一多晶結構或一非晶結構，且此外其中該一或多個半導體層之各者包括選自由矽、SiGe、SiC及Ge組成之群組的一材料；一半導體氧化物層，其與電荷捕捉層界面接觸，該半導體氧化物層包括一第一接合表面；一介電層，該介電層包括一第二接合表面，介電層之第二接合表面與第一半導體氧化物層之第一接合表面界面接觸；及一單晶半導體裝置層，其與介電層界面接觸。
本發明進一步係關於一種製備一絕緣體上半導體裝置之方法。該方法包括：在一單晶半導體處置基板之一前表面層上形成一電荷捕捉層，其中單晶半導體處置基板包括兩個主要、大體上平行之表面該等表面之一者係單晶半導體處置基板之前表面且該等表面之另一者係單晶半導體處置基板之一背表面；結合單晶半導體處置基板之前表面與背表面之一圓周邊緣；前表面與背表面之間之一塊體區域；及單晶半導體處置基板之前表面與背表面之間之該單晶半導體處置基板的一中心平面，其中單晶半導體處置基板具有100歐姆-釐米之一最小塊體區域電阻率，且此外其中電荷捕捉層包括一或多個半導體層，其中該一或多個半導體層之各者包括一多晶結構或一非晶結構，且此外其中該一或多個半導體層之各者包括選自由矽、SiGe、SiC及Ge組成之群組的一材料；在電荷捕捉層上形成一半導體氧化物層，其中該半導體氧化物層具有至少約0.1微米之一厚度；及將半導體氧化物層接合至一單晶半導體供體基板之一前表面層上的一介電層以藉此製備一接合結構，其中單晶半導體供體基板包括：兩個主要、大體上平行之表面，該等表面之一者係單晶半導體供體基板之前表面且該等表面之另一者係單晶半導體供體基板之一背表面；結合單晶半導體供體基板之前表面與背表面之一圓周邊緣；及單晶半導體供體基板之前表面與背表面之間之該單晶半導體供體基板的一中心平面，其中單晶半導體供 體基板包括一切割平面及該單晶半導體供體基板之前表面層上的介電層。
本發明更進一步係關於一種製備一絕緣體上矽結構之方法。該方法包括：將一單晶矽處置基板之一前表面層上之一第一接合表面接合至一單晶矽供體基板之一前表面層上之一第二接合表面；其中單晶矽處置基板包括：兩個主要、大體上平行之表面，該等表面之一者係單晶矽處置基板之前表面且該等表面之另一者係單晶矽處置基板之一背表面；結合單晶矽處置基板之前表面與背表面之一圓周邊緣；前表面與背表面之間之一塊體區域；及單晶矽處置基板之前表面與背表面之間之該單晶矽處置基板的一中心平面，其中單晶矽處置基板具有100歐姆-釐米之一最小塊體區域電阻率，且此外其中一電荷捕捉層係與單晶矽處置基板之前表面層界面接觸，該電荷捕捉層包括一或多個半導體層，其中該一或多個半導體層之各者包括一多晶結構或一非晶結構，且此外其中該一或多個半導體層之各者包括選自由矽、SiGe、SiC及Ge組成之群組的一材料，且此外其中一半導體氧化物層係與電荷捕捉層界面接觸，該半導體氧化物層包括第一接合表面；且其中單晶矽供體基板包括：兩個主要、大體上平行之表面，該等表面之一者係單晶矽供體基板之前表面且該等表面之另一者係單晶矽供體基板之一背表面；結合單晶矽供體基板之前表面與背表面之一圓周邊緣；及單晶矽供體基板之前表面與背表面之間之該單晶矽供體基板的一中心平面，其中單晶矽供體基板包括一切割平面及該單晶矽供體基板之前表面層上的一介電層，該介電層包括第二接合表面。
在下文中將部分明白且部分指出本發明之其他目標及特徵。
2‧‧‧絕緣體上矽結構
4‧‧‧極高電阻率矽晶圓
6‧‧‧掩埋氧化物(BOX)層
10‧‧‧矽裝置層
12‧‧‧高導電率電荷反相或累積層
20‧‧‧絕緣體上半導體；絕緣體上矽結構
22‧‧‧矽基板；高電阻率基板
24‧‧‧氧化物；掩埋氧化物層
26‧‧‧頂部矽層
28‧‧‧未摻雜多晶矽膜；多晶矽層；電荷捕捉層
100‧‧‧多層結構
102‧‧‧高電阻率單晶半導體處置基板；高電阻率單晶矽晶圓基板；高電阻率矽基板；單晶矽處置晶圓
104‧‧‧電荷捕捉層
106‧‧‧半導體裝置層；矽裝置層
108‧‧‧半導體氧化物；第一氧化物層
110‧‧‧介電層；第二氧化物層
112‧‧‧接合表面
114‧‧‧供體晶圓
116‧‧‧背側氧化物層
圖1係包括一高電阻率基板及一掩埋氧化物層之一絕緣體上矽晶圓之一描繪。
圖2係根據先前技術之一絕緣體上矽晶圓之一描繪，SOI晶圓包括一高電阻率基板與一掩埋氧化物層之間之一多晶矽電荷捕捉層。
圖3係根據本發明之方法之一絕緣體上矽晶圓之一描繪。如實例1中描述般製備SOI晶圓。
根據本發明，提供一種用於在一單晶半導體處置基板(例如，一單晶半導體處置晶圓，諸如一單晶矽處置晶圓)上產生一電荷捕捉層的方法。包括電荷捕捉層之單晶半導體處置晶圓有利於產生一絕緣體上半導體(例如，絕緣體上矽)結構。根據本發明，在接近氧化物界面之區域處形成單晶半導體處置晶圓中之電荷捕捉層。有利地，本發明之方法提供對熱處理(諸如絕緣體上半導體基板之產生及裝置製造中之後續熱處理步驟)穩定之一電荷捕捉層。
在某些實施例中，本發明之方法係關於在一絕緣體上半導體(例如，絕緣體上矽)結構之處置/掩埋氧化物(「BOX」)界面處產生一電荷捕捉層。根據本發明之方法，包括一半導體材料(諸如矽、SiGe、SiC及Ge，其可為多晶或非晶)之一或多個層之一電荷捕捉層被沈積在一單晶半導體處置基板(例如，具有一高電阻率之一晶圓)之一曝露前表面上。包括非晶或多晶半導體材料之電荷捕捉層充當一高密度捕捉區域以在與BOX之界面處抵消處置基板中之導電率並防止引發之電荷反相或累積層之形成，該等層可造成針對RF操作設計之電子裝置中之功率損耗及非線性行為。根據本發明，電荷捕捉層在與一單晶半導體供體基板接合之前先被氧化，使得多晶或非晶電荷捕捉層(例如，一多晶或非晶矽電荷捕捉層)包括大於0.1微米之一厚度之一氧化物層(一半導體氧化物層，例如，二氧化矽層)。在某些實施例中，電荷捕捉層在與一單晶半導體供體基板接合之前先被氧化，使得多晶或非晶電荷捕捉層(例如，一多晶或非晶矽電荷捕捉層)包括不大於約10微米 之一厚度之一氧化物層(一半導體氧化物層，例如，二氧化矽層)。相應地，與多晶或非晶電荷捕捉層(例如，一多晶或非晶矽電荷捕捉層)接觸之氧化物層(一半導體氧化物層，例如，二氧化矽層)可具有約0.1微米與約10微米之間之一厚度，諸如在約0.1微米與約4微米之間，諸如在約0.1微米與約2微米之間，或在約0.1微米與約1微米之間。
有利地，藉由在一高電阻率單晶半導體基板之前表面上形成包括半導體材料(諸如矽、SiGe、SiC及Ge，其可為多晶或非晶)之一或多個層的一電荷捕捉層，且藉由氧化電荷捕捉層以在包括該電荷捕捉層之處置基板上形成一半導體氧化物層(例如，二氧化矽層、二氧化鍺層、二氧化鍺矽層)，該電荷捕捉層相比於一多晶矽電荷捕捉層而對SOI製造之高溫熱預算更加熱穩定，該多晶矽電荷捕捉層在與一單晶半導體供體基板接合之前未被先氧化。一多晶矽電荷捕捉層(例如)對高溫熱預算熱可為不穩定的，其中單個多晶矽顆粒之一部分傾向於在絕緣體上半導體(例如，絕緣體上矽)製造(通常，達到或甚至超過1100℃)之高溫下溶解，而某些多晶矽顆粒在冷卻後旋即增加尺寸，直至顆粒尺寸增加至或甚至基本上匹配電荷捕捉層之總厚度為止。多晶矽顆粒在絕緣體上半導體(例如，絕緣體上矽)結構之熱處理期間生長之傾向(其被觀察到在低至600℃之溫度下開始)降低電荷捕捉層之總體缺陷率，其繼而降低電荷捕捉層之電荷捕捉效率。
根據本發明之方法，沈積半導體材料(諸如矽、SiGe、SiC及Ge，其可為多晶或非晶)以形成電荷捕捉層之後係氧化，以便在單晶半導體處置基板上之電荷捕捉層上形成一氧化物層(例如，二氧化矽層、二氧化鍺層、二氧化鍺矽層)。氧化物層(例如，二氧化矽層、二氧化鍺層、二氧化鍺矽層)已經判定以引起氧原子損害或鈍化先前電荷捕捉層半導體材料之顆粒邊界。藉由損害顆粒邊界，減緩矽及/或鍺原子透過顆粒邊界之擴散，且減少再結晶。根據當前理解及目前之 結果，藉由氧原子損害顆粒邊界改良電荷捕捉層之熱穩定性且因此改良該電荷捕捉層之效率。相應地，最終絕緣體上半導體結構相比於先前技術程序而保留一高得多的總缺陷率位準，在該先前技術程序中多晶矽之一單層包括電荷捕捉層之總體。
電荷捕捉層(例如，一多晶矽層)在與單晶半導體供體基板接合之前之氧化可額外地增強污染控制。在此點上，背景雜質可能且往往以未受控位準正常地沈積在曝露表面上。SOI結構製造中之高溫處理可引起雜質擴散，其伴隨多晶矽電阻率減小及增強之多晶矽再結晶。此等因素可造成電荷捕捉層之降級效能。在其中電荷捕捉層經氧化以在該電荷捕捉層上形成一半導體氧化物膜(例如，二氧化矽層、二氧化鍺層、二氧化鍺矽層)之實施例中，生長之氧化物累積許多類型之背景雜質(諸如硼)，並阻擋來自擴散之其他雜質進入電荷捕捉層(例如，多晶矽電荷捕捉層)中。此外，預接合程序與接合程序可污染晶圓之表面。在包括(例如)多晶矽之電荷捕捉層之表面上形成一半導體氧化物層(例如，二氧化矽層、二氧化鍺層、二氧化鍺矽層)膜將所有此等污染密封在氧化物內且防止污染雜質之擴散進入電荷捕捉層中。
更進一步地，本發明之方法可造成控制絕緣體上半導體結構(例如，絕緣體上矽)之弓形。在此點上，歸因於氧化矽與矽之間之熱膨脹係數的差異，例如，高內應力在矽晶圓上之氧化物膜中形成。在其中藉由供體結構表面上之氧化物造成掩埋氧化物膜(即，「BOX」)之實施例中，最終絕緣體上半導體結構具有僅來自一個晶圓之氧化物，且因此其藉由氧化物應力變形。在其中藉由處置基板至少部分地造成掩埋氧化物層之本發明之實施例中，生長在處置晶圓之背側上的氧化物平衡SOI晶圓應力狀態且減少其弓形或翹曲。
最後，已觀察到電荷捕捉層(例如，多晶矽)之後處理可在本發明之方法中減少。在此點上，可省略化學機械拋光(「CMP」)。在其中 省略CMP之實施例中，在最終結構中掩埋氧化物與電荷捕捉層之間之界面極為粗糙。粗糙界面藉由歸因於在該粗糙界面處之電荷載體散射而降低多晶矽導電率而受益。此改良RF裝置效能。
在本發明中使用之基板包含一半導體處置基板(例如，一單晶半導體處置晶圓)及一半導體供體基板(例如，一單晶半導體供體晶圓)。一絕緣體上半導體複合結構中之半導體裝置層係從單晶半導體供體晶圓獲得。半導體裝置層可藉由晶圓薄化技術(諸如蝕刻一半導體供體基板)或藉由切割包括一損壞平面之一半導體供體基板而轉移至半導體處置基板上。一般言之，單晶半導體處置晶圓與單晶半導體供體晶圓包括兩個主要、大體上平行之表面。該等平行表面之一者係基板之一前表面，且另一平行表面係基板之一背表面。基板包括結合前表面與背表面之一圓周邊緣、前表面與背表面之間之一塊體區域，及前表面與背表面之間之一中心平面。基板額外地包括垂直於中心平面之一虛中心軸及從中心軸延伸至圓周邊緣之一徑向長度。此外，由於半導體基板(例如，矽晶圓)通常具有某總厚度變動(TTV)、翹曲及弓形，故前表面上之每一點與背表面上之每一點之間的中點可不精確地落在一平面內。然而，作為一實際問題，TTV、翹曲及弓形通常如此微小，以至於接近中點可被認為落在在前表面與背表面之間近似等距之一虛中心平面內。
在如本文描述之任何操作之前，基板之前表面與背表面可為實質上相同的。一表面僅出於便利且通常為區別對上執行本發明之方法之操作的表面而被稱為一「前表面」或一「背表面」。在本發明之背景內容中，一單晶半導體處置基板(例如，一單晶矽處置晶圓)之一「前表面」係指基板之主要表面，其成為接合結構之一內表面。電荷捕捉層正是形成在此前表面上。相應地，一單晶半導體處置基板(例如，一處置晶圓)之一「背表面」係指成為接合結構之一外表面的主 要表面。類似地，一單晶半導體供體基板(例如，一單晶矽供體晶圓)之一「前表面」係指單晶半導體供體基板之主要表面，其成為接合結構之一內表面。一單晶半導體供體基板之前表面往往包括一介電層(例如，二氧化矽層)，其形成最終結構中之掩埋氧化物(BOX)層。一單晶半導體供體基板(例如，一單晶矽供體晶圓)之一「背表面」係指成為接合結構之一外表面的主要表面。在完成習知接合及晶圓薄化步驟後，單晶半導體供體基板旋即形成絕緣體上半導體(例如，絕緣體上矽)複合結構之半導體裝置層。
單晶半導體處置基板與單晶半導體供體基板可為單晶半導體晶圓。在較佳實施例中，半導體晶圓包括選自由矽、碳化矽、鍺化矽、砷化鎵、氮化鎵、磷化銦、砷化鎵銦、鍺及其組合組成之群組的一半導體材料。本發明之單晶半導體晶圓(例如，單晶矽處置晶圓及單晶矽供體晶圓)通常具有至少約150毫米、至少約200毫米、至少約300毫米或至少約450毫米之一標稱直徑。晶圓厚度可從約250微米變化至約1500微米，諸如在約300微米與約1000微米之間，適宜地在約500微米至約1000微米之範圍內。在某些特定實施例中，晶圓厚度可為約725微米。
在特別較佳實施例中，單晶半導體晶圓包括單晶矽晶圓，其已從根據習知切克勞斯基(Czochralski)晶體生長方法或浮動區域生長方法生長之一單晶錠切下。此等方法，以及標準矽切片、重疊、蝕刻與拋光技術被揭示(例如)在F.Shimura，Semiconductor Silicon Crystal Technology，Academic Press，1989，及Silicon Chemical Etching，(J.Grabmaier ed.)Springer-Verlag,N.Y.，1982(以引用的方式併入本文中)中。較佳地，依熟悉此項技術者已知之標準方法來拋光並清潔晶圓。例如，見W.C.O’Mara等人，Handbook of Semiconductor Silicon Technology，Noyes Publications。若需要，晶圓可(例如)在一標準 SC1/SC2溶液中進行清潔。在某些實施例中，本發明之單晶矽晶圓為已從根據習知切克勞斯基(「Cz」)晶體生長方法生長之一單晶錠切下的單晶矽晶圓，其通常具有至少約150毫米、至少約200毫米、至少約300毫米或至少約450毫米之一標稱直徑。較佳地，單晶矽處置晶圓與單晶矽供體晶圓二者皆具有無表面缺陷(諸如擦痕、大微粒等等)之鏡面拋光之前表面飾面。晶圓厚度可從約250微米變化至約1500微米，諸如在約300微米與約1000微米之間，適宜地在約500微米至約1000微米之範圍內。在某些特定實施例中，晶圓厚度可為約725微米。
在某些實施例中，單晶半導體處置基板與單晶半導體供體基板(即，單晶半導體處置晶圓與單晶半導體供體晶圓)包括通常依切克勞斯基-生長方法達成之濃度之間隙氧。在某些實施例中，半導體晶圓包括在約4PPMA與約18PPMA之間之一濃度的氧。在某些實施例中，半導體晶圓包括在約10PPMA與約35PPMA之間之一濃度的氧。較佳地，單晶矽處置晶圓包括不大於約10PPMA之一濃度的氧。間隙氧可根據SEMI MF 1188-1105進行量測。
在某些實施例中，半導體處置基板(例如，一單晶半導體處置基板，諸如一單晶矽處置晶圓)具有一相對高的最小塊體電阻率。高電阻率晶圓通常係從依切克勞斯基方法或浮動區域方法生長之單晶錠切下。Cz-生長矽晶圓可經受從約600℃變化至約1000℃之一溫度下的一熱退火，以便湮滅由在晶體生長期間併入之氧引起的熱供體。在某些實施例中，單晶半導體處置晶圓具有至少100歐姆-釐米、至少約500歐姆-釐米、至少約1000歐姆-釐米或甚至至少約3000歐姆-釐米之一最小塊體電阻率，諸如在約100歐姆-釐米與約100,000歐姆-釐米之間，或在約500歐姆-釐米與約100,000歐姆-釐米之間，-或在約1000歐姆-釐米與約100,000歐姆-釐米之間，或在約500歐姆-釐米與約10,000歐姆-釐米之間，或在約750歐姆-釐米與約10,000歐姆-釐米之間、在約1000 歐姆-釐米與約10,000歐姆-釐米之間、在約2000歐姆-釐米與約10,000歐姆-釐米之間、在約3000歐姆-釐米與約10,000歐姆-釐米之間，或在約3000歐姆-釐米與約5,000歐姆-釐米之間。此項技術中已知用於製備高電阻率晶圓之方法，且此等高電阻率晶圓可從商業供應商(諸如SunEdison Semiconductor Ltd.(密蘇裡州聖彼得斯；原MEMC Electronic Materials,Inc.))獲得。
在某些實施例中，單晶半導體處置晶圓表面可被一聲音爆破程序或被一腐蝕性蝕刻有意損壞。
在某些實施例中，半導體處置晶圓之前表面經處理以在形成電荷捕捉層之前先形成一界面層。該界面層可包括選自二氧化矽、氮化矽及氮氧化矽之一材料。在某些較佳實施例中，該界面層可包括二氧化矽。為形成二氧化矽界面層，半導體處置晶圓之前表面在形成電荷捕捉層之前先被氧化，使得晶圓之前表面包括一氧化物膜。在某些實施例中，界面層包括二氧化矽，其可藉由氧化半導體處置基板之前表面而形成。此可藉由此項技術中已知之方法(諸如熱氧化(其中沈積之半導體材料膜之某部分將被消耗)或CVD氧化物沈積)來完成。在某些實施例中，單晶半導體處置基板(例如，一單晶矽處置晶圓)可在一熔爐(諸如一ASM A400)中進行熱氧化。在一氧化環境中溫度可從750℃變化至1200℃。氧化環境氛圍可為惰性氣體(諸如Ar或N2)與O2之一混合物。氧含量可從1%變化至10%或更高。在某些實施例中，氧化環境氛圍可達100%(一「乾燥氧化」)。在一例示性實施例中，半導體處置晶圓可被載入至一垂直熔爐(諸如一A400)中。溫度運用N2與O2之一混合物而斜升至氧化溫度。在已獲得所要氧化物厚度之後，O2被關閉且熔爐溫度被降低且晶圓係從熔爐卸載。為將氮併入界面層中以沈積氮化矽或氮氧化矽，氛圍可包括單獨的氮或氧與氮之一組合，且溫度可被增加至在1100℃與1400℃之間之一溫度。一替代性氮源係氨。在 某些實施例中，處置基板經氧化以提供至少約7埃厚之一氧化物層，諸如在約7埃與約20埃之間，或在約10埃與約20埃之間。
根據本發明之方法，半導體材料被沈積在單晶半導體處置晶圓之曝露前表面上，該晶圓較佳地包括一經曝露氧化之前表面層。適於用在形成一絕緣體上半導體裝置中之一電荷捕捉層中的半導體材料適宜地能夠形成所製造裝置中之一高度缺陷層。此等材料包含多晶半導體材料及非晶半導體材料。可為多晶或非晶之材料包含矽(Si)、鍺化矽(SiGe)、摻有碳之矽(SiC)及鍺(Ge)。多晶矽表示一材料，其包括具有隨機晶體定向之小的矽晶體。多晶矽顆粒在尺寸上可小至約20奈米。根據本發明之方法，沈積之多晶矽之晶體顆粒尺寸越小，電荷捕捉層中之缺陷率越高。非晶矽包括矽之一非結晶同素異形形式，其缺乏短程及長程有序性。具有不超過約10奈米之結晶度之矽顆粒亦可被視為基本上非晶的。鍺化矽包括鍺化矽以矽與鍺之任何莫耳比率之一合金。摻有碳之矽包括矽與碳之一化合物，其可以矽與碳之莫耳比率變化。較佳地，電荷捕捉層具有至少約1000歐姆-釐米，或至少約3000歐姆-釐米之一電阻率，諸如在約1000歐姆-釐米與約100,000歐姆-釐米之間、在約1000歐姆-釐米與約10,000歐姆-釐米之間、在約2000歐姆-釐米與約10,000歐姆-釐米之間、在約3000歐姆-釐米與約10,000歐姆-釐米之間，或在約3000歐姆-釐米與約5,000歐姆-釐米之間。
用於沈積在單晶半導體處置晶圓之視需要氧化之前表面上的材料可藉由此項技術中已知之方法沈積。例如，可使用金屬有機化學氣相沈積(MOCVD)、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿增強化學氣相沈積(PECVD)或分子束磊晶(MBE)來沈積半導體材料。用於LPCVD或PECVD之矽前驅體包含甲基矽烷、四氫化矽(矽烷)、丙矽烷、乙矽烷、戊矽烷、新戊矽烷、丁矽烷、二氯矽烷(SiH2Cl2)、四氯化矽(SiCl4)以及其他矽前驅體。例 如，多晶矽可藉由在約550℃與約690℃之間(諸如在約580℃與約650℃之間)之一溫度範圍中熱解矽烷(SiH4)而沈積在表面氧化層上。室壓可從約70毫托變化至約400毫托。可藉由電漿增強化學氣相沈積(PECVD)在通常在約75℃與約300℃之間變化之溫度下沈積非晶矽。鍺化矽(特別地非晶鍺化矽)可在高達約300℃之溫度下依化學氣相沈積藉由包含有機鍺化合物(諸如異丁基鍺烷、烷基三氯化鍺及二甲基胺基三氯化鍺)而沈積。可藉由使用前驅體(諸如四氯化矽及甲烷)在磊晶反應器中進行熱電漿化學氣相沈積來沈積摻有碳之矽。用於CVD或PECVD之適當的碳前驅體包含甲基矽烷、甲烷、乙烷、乙烯以及其他碳前驅體。對於LPCVD沈積，甲基矽烷係一特別較佳前驅體，此係因為其提供碳及矽。對於PECVD沈積，較佳前驅體包含矽烷及甲烷。在某些實施例中，矽層可包括按原子計至少約1%之一碳濃度，諸如在按原子計約1%與按原子計約10%之間。
在某些實施例中，電荷捕捉層之半導體材料之沈積可被臨時中斷(至少一次且較佳地一次以上)，以便製備電荷捕捉材料之多個層。半導體材料膜之過渡表面可曝露於惰性、氧化、氮化或鈍化氛圍，以藉此損壞或鈍化沈積之半導體材料。換言之，本發明之方法可包括藉由一循環程序沈積電荷捕捉半導體材料之一多層，其中半導體材料被沈積、沈積被中斷、半導體材料之層被損壞或鈍化，且半導體材料之下一層被沈積。在某些實施例中，一多層可被形成為包括一個鈍化半導體層且一個額外半導體層可經沈積以形成電荷捕捉層。在某些實施例中，多層包括一個以上鈍化半導體層及電荷捕捉層中之一個額外半導體層。藉由以此方式沈積電荷捕捉層，將一多層沈積在處置基板上，該多層包括(例如)半導體材料之一或多個鈍化層或兩個或更多個鈍化層，諸如三個或更多個鈍化層，諸如至少四個鈍化層，或在四個與約100個鈍化層之間，或在四個與約60個鈍化層之間，或在四個與 約50個鈍化層之間，或在四個與約25個鈍化層之間，或在六個與約20個鈍化層之間。大量半導體層可依產量要求且依可被沈積之最小實際層厚度(其當前為約20奈米)部分限制而沈積。半導體材料之此等層之各者被損壞或鈍化，使得在絕緣體上半導體製造之高溫程序期間，多層之每一層中之晶體顆粒生長係由鈍化多層之厚度而非由如在先前技術程序中之總體電荷捕捉層之厚度限制。在某些實施例中，可藉由將第一半導體層曝露於包括一含氮氣體(諸如氮氣、一氧化二氮、氨氣(NH3)、氮電漿及其任何組合)之一氛圍來鈍化半導體層。在此點上，其中沈積半導體層之氛圍可包括一含氮氣體(諸如氮氣)，且其後接著曝露於氣體之沈積程序的終止可足以在半導體層上形成一薄鈍化層。在某些實施例中，腔室可被抽空沈積氣體且以含氮氣體淨化，以便實現先前沈積之半導體層之鈍化。曝露於氮氣可氮化沈積之半導體層，例如，導致僅幾埃厚度之氮化矽之一薄層的形成。可使用替代鈍化方法。例如，可藉由將第一半導體層曝露於包括一含氧氣體(諸如氧氣、臭氧、水氣或其任何組合)之一氛圍來鈍化半導體層。根據此等實施例，半導體氧化物之一薄層可形成在半導體層上，半導體氧化物足以鈍化層。例如，可在多層之每一層之間形成氧化矽之一薄層。氧化物層可為僅幾埃厚，諸如在約1埃與約20埃之間，或在約1埃與約10埃之間。在某些實施例中，包括氮氣及氧氣兩者之空氣可被用作鈍化氣體。在某些實施例中，可藉由將第一半導體層曝露於選自由水、過氧化物(例如，過氧化氫溶液)或SC1溶液(NH3：H2O2：H2O)組成之群組的一液體來鈍化半導體層。
包括多個鈍化半導體層之電荷捕捉層之總體厚度可在約0.3微米與約5微米之間，諸如在約0.3微米與約3微米之間，諸如在約0.3微米與約2微米之間或在約2微米與約3微米之間。若採用一多層方法，則多層之每一層可為至少約5奈米厚，諸如至少約20奈米厚，諸如在約5 奈米與約1000奈米厚之間，在約20奈米與約1000奈米厚之間，在約20奈米與約500奈米厚之間，或在約100奈米與約500奈米厚之間。有利地，鈍化程序將額外缺陷率賦予電荷捕捉層。
在某些實施例中，包括多晶矽及/或本文揭示之其他材料之電荷捕捉層可經受化學機械拋光(「CMP」)。化學機械拋光可藉由此項技術中已知之方法發生。
根據本發明之方法，電荷捕捉層之沈積之後係在該電荷捕捉層之表面上形成一介電層。在某些實施例中，單一半導體處置基板(例如，單晶矽處置基板)經氧化以在電荷捕捉層上形成一半導體氧化物(例如，二氧化矽)膜。在某些實施例中，電荷捕捉層(例如，多晶膜)可被熱氧化(其中沈積之半導體材料膜之某部分將被消耗)或半導體氧化物(例如，二氧化矽)膜可藉由CVD氧化物沈積生長。半導體氧化物之性質部分取決於電荷捕捉層之組分。即，包括多晶或非晶矽之電荷捕捉層可經氧化以形成二氧化矽膜。電荷捕捉層可額外或替代地包括鍺化矽(SiGe)、摻有碳之矽(SiC)及鍺(Ge)，其將產生包括SiGe、SiC及/或Ge之氧化物之半導體氧化物層。在某些實施例中，包括電荷捕捉層之單晶半導體處置基板可在一熔爐(諸如一ASM A400)中進行熱氧化。在一氧化環境中溫度可從750℃變化至1200℃。氧化環境氛圍可為惰性氣體(諸如Ar或N2)與O2之一混合物。氧含量可從1%變化至10%或更高。在某些實施例中，氧化環境氛圍可高達100%(一「乾燥氧化」)。在一例示性實施例中，包括電荷捕捉層之半導體處置晶圓可被載入至一垂直熔爐(諸如一A400)中。溫度係運用N2與O2之一混合物而斜升至氧化溫度。在已獲得所要氧化物厚度之後，O2被關閉且熔爐溫度被降低且晶圓從熔爐卸載。為將氮併入界面層中以沈積氮化矽或氮氧化矽，氛圍可包括單獨的氮氣或氧氣與氮氣之一組合，且溫度可被增加至在1100℃與1400℃之間之一溫度。一替代氮源係氨。與多 晶或非晶電荷捕捉層(例如，一多晶或非晶矽電荷捕捉層)接觸之氧化物層(例如，二氧化矽層)可具有在約0.1微米與約10微米之間之一厚度，諸如在約0.1微米與約4微米之間，諸如在約0.1微米與約2微米之間，或在約0.1微米與約1微米之間。氧化程序額外地氧化單晶半導體處置晶圓之背表面，其有利地減少可能由矽與二氧化矽之熱膨脹之不同係數引起的翹曲及弓形。
在電荷捕捉層之氧化之後，晶圓清潔係選用的。若需要，晶圓可(例如)在一標準SC1/SC2溶液中進行清潔。額外地，晶圓(特別地，電荷捕捉層上之二氧化矽層)可經受化學機械拋光(CMP)以降低表面粗糙度，較佳地RMS 2x2 um2之位準小於約5埃，其中均方根-，粗糙度輪廓含有沿跡線之有序、相等間隔之點，且yi係從平均線至資料點之垂直距離。
根據本文所描述之方法製備以包括一電荷捕捉層(例如，多晶或非晶矽)及具有至少約0.1微米之一厚度之一半導體氧化物(例如，二氧化矽)膜的單晶半導體處置晶圓接著接合根據習知層轉移方法製備之一單晶半導體供體基板(例如，一單晶半導體供體晶圓)。單晶半導體供體基板可為一單晶半導體晶圓。在較佳實施例中，半導體晶圓包括選自由矽、碳化矽、鍺化矽、砷化鎵、氮化鎵、磷化銦、砷化鎵銦、鍺及其組合組成之群組的一半導體材料。取決於最終積體電路裝置之所要性質，單晶半導體(例如，矽)供體晶圓可包括選自由硼、砷及磷組成之群組的一摻雜物。單晶半導體(例如，矽)供體晶圓之電阻率可從1歐姆-釐米變化至50歐姆-釐米，通常，從5歐姆-釐米變化至25歐姆-釐米。單晶半導體供體晶圓可經受包含氧化、植入及植入後清潔之標準處理步驟。相應地，一半導體供體基板(諸如習知地用在多層半 導體結構之製備中之一材料的一單晶半導體晶圓，例如，一單晶矽供體晶圓，其已被蝕刻且拋光且視需要氧化)經受離子植入以形成供體基板中之一損壞層。
在某些實施例中，半導體供體基板包括一介電層。適當介電層可包括從二氧化矽、氮化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇及其之一組合之中選擇的一材料。在某些實施例中，介電層包括具有至少約10奈米厚之一厚度的一氧化物層，諸如在約10奈米與約10,000奈米之間，在約10奈米與約5,000奈米之間，或在約100奈米與約800奈米之間，諸如約600奈米。
在某些實施例中，單晶半導體供體基板(例如，一單晶矽供體基板)之前表面可經熱氧化(其中沈積之半導體材料膜之某部分將被消耗)以製備半導體氧化物膜，或半導體氧化物(例如，二氧化矽)膜可藉由CVD氧化物沈積生長。在某些實施例中，單晶半導體供體基板之前表面可以上文描述之相同方式在一熔爐(諸如一ASM A400)中進行熱氧化。在某些實施例中，供體基板經氧化以提供前表面層上至少約10奈米厚之一氧化物層，諸如在約10奈米與約10,000奈米之間，在約10奈米與約5,000奈米之間，或在約100奈米與約800奈米之間，諸如約600奈米。
可以一市售儀器(諸如一應用材料量子H)實行離子植入。植入之離子包含He、H、H2或其組合。離子植入以足以在半導體供體基板中形成一損壞層之一密度及持續時間實行。植入密度可從約1012ions/cm2變化至約1017ions/cm2，諸如從約1014ions/cm2變化至約1017ions/cm2。植入能量可從約1keV變化至約3,000keV，諸如從約10keV變化至約3,000keV。植入深度判定最終SOI結構中之單晶半導體裝置層之厚度。在某些實施例中，使單晶半導體供體晶圓(例如，單晶矽供體晶圓)在植入之後經受一清潔可為合意的。在某些較佳實施例 中，清潔可包含一Piranha清潔，其後接著一DI水沖洗及SC1/SC2清潔。
在本發明之某些實施例中，其中具有藉由氦離子及/或氫離子植入形成之一離子植入區域的單晶半導體供體基板於足以在單晶半導體供體基板中形成一熱活化切割平面的一溫度下退火。一適當工具之一實例可為一簡單的箱式熔爐，諸如一藍M模型(Blue M model)。在某些較佳實施例中，離子植入之單晶半導體供體基板係在從約200℃至約350℃、從約225℃至約325℃、較佳地約300℃之一溫度下退火。熱退火之發生可持續從約2小時至約10小時之一持續時間，諸如從約2小時至約8小時。此等溫度範圍內之熱退火足以形成一熱活化切割平面。在用來活化切割平面之熱退火後，較佳地清潔單晶半導體供體基板表面。
在某些實施例中，離子植入且視需要清潔且視需要退火之單晶半導體供體基板經受氧電漿及/或氮電漿表面活化。在某些實施例中，氧電漿表面活化工具係一市售工具，諸如從EV Group購得之工具，諸如EVG®810LT低溫電漿活化系統。離子植入且視需要清潔之單晶半導體供體晶圓被載入至腔室中。腔室被抽空且裝填有O2至小於大氣壓之一壓力以藉此產生電漿。單晶半導體供體晶圓曝露於此電漿持續所要時間，該時間可從約1秒變化至約120秒。執行氧電漿表面氧化，以便使單晶半導體供體基板之前表面呈現為親水的且能夠接合至根據上文所描述的方法製備之一單晶半導體處置基板。
單晶半導體供體基板之親水前表面層與單晶半導體處置基板之前表面(其視需要被氧化)接著親密接觸以藉此形成一接合結構。該接合結構包括一介電層(例如，一掩埋氧化物)，其中介電層之一部分係由單晶半導體處置基板之氧化前表面造成且介電層之一部分係由單晶半導體供體基板之氧化前表面造成。在某些實施例中，介電層(例 如，掩埋氧化物層)具有至少約10奈米厚之一厚度，諸如在約10奈米與約10,000奈米之間，在約10奈米與約5,000奈米之間，或在約100奈米與約800奈米之間，諸如約600奈米。
由於機械接合相對較弱，故接合結構進一步經退火以固化供體晶圓與處置晶圓之間的接合。在本發明之某些實施例中，接合結構在足以在單晶半導體供體基板中形成一熱活化切割平面的一溫度下退火。一適當工具之一實例可為一簡單箱式熔爐，諸如一藍M模型。在某些較佳實施例中，接合結構在從約200℃至約350℃、從約225℃至約325℃、較佳地約300℃之一溫度下退火。熱退火可發生持續從約0.5小時至約10小時之一持續時間(較佳地約2小時之一持續時間)。此等溫度範圍內之熱退火足以形成一熱活化切割平面。在用於活化切割平面之熱退火之後，接合結構可被切割。
在熱退火之後，單晶半導體供體基板與單晶半導體處置基板之間之接合係強至足以經由在切割平面上切割接合結構來起始層轉移。切割可根據此項技術中已知之技術發生。在某些實施例中，接合結構可被放置在一習知切割點，其一側附接至固定吸盤且另一側藉由額外吸盤附接在一鉸接臂上。一裂縫在接近吸盤附接處被起始且可移動臂繞鉸鏈樞轉而切割晶圓使其分開。切割移除半導體供體晶圓之一部分，藉此在絕緣體上半導體複合結構上留下一半導體裝置層(較佳地係一矽裝置層)。
在切割之後，切割之結構可經受一高溫退火，以便進一步加強轉移之裝置層與單晶半導體處置基板之間之接合。一適當工具之一實例可為一垂直熔爐，諸如一ASM A400。在某些較佳實施例中，接合結構在從約1000℃至約1200℃之一溫度下(較佳地在約1000℃)退火。熱退火可發生持續從約0.5小時至約8小時之一持續時間，較佳地約4小時之一持續時間。此等溫度範圍內之熱退火足以加強轉移之裝置層 與單晶半導體處置基板之間之接合。
在切割與高溫退火之後，接合結構可經受一清潔程序，該清潔程序經設計以移除薄熱氧化物並從表面清潔微粒。在某些實施例中，單晶半導體供體晶圓可藉由使用H2作為一載體氣體在一水平流動單一晶圓磊晶反應器中經受一氣相HCl蝕刻程序而達成所要厚度及平滑度。在某些實施例中，一磊晶層可被沈積在轉移之裝置層上。參考圖3，本發明之完成的多層結構100(即，一SOI晶圓)包括高電阻率單晶半導體處置基板102(例如，一單晶矽處置基板)、一電荷捕捉層104、從電荷捕捉層104之氧化製備的一半導體氧化物108(例如，二氧化矽層)、從單晶半導體供體基板之氧化製備的一介電層110(例如，掩埋氧化物層)，及半導體裝置層106(藉由薄化供體基板製備)。接合表面112被展示為在第一氧化物層108與第二氧化物層110之間。氧化進一步形成背側氧化物層116，其對於減少晶圓弓形係有利的。接著，最終結構可經受生產線終端計量檢測且使用典型SC1-SC2程序進行最後一次清潔。
已詳細描述本發明，將明白修改及變動係可行的，而不背離隨附申請專利範圍中定義之本發明之範疇。
下列非限制實例進一步圖解說明本發明。
實例1
在圖3中圖解說明本發明之一多層結構100。該多層結構100包括具有一背側氧化物層116、一電荷捕捉層104及一矽裝置層106之一高電阻率矽基板102。兩個氧化物層108、110位於電荷捕捉層104與矽裝置層106之間。藉由電荷捕捉層104之熱氧化生長第一氧化物層108。藉由一化學氣相沈積(CVD)系統中之矽供體晶圓之CVD氧化生長第二氧化物層110。接合表面112被展示為在第一氧化物層108與第二氧化物層110之間。展示供體晶圓114之經移除部分供參考。根據下列協定 製備實例之多層結構100。
提供具有>500歐姆-釐米、或>1000歐姆-釐米、或>3000歐姆-釐米之電阻率之200毫米單側拋光之高電阻率單晶矽晶圓基板102(SunEdison,Inc.；密蘇裡州聖彼得斯)。包括多晶矽之一電荷捕捉層104被沈積在單晶矽處置晶圓102之前表面上。電荷捕捉層104在LPCVD反應器中在處於550℃與690℃之間之一溫度範圍中及從70毫托變化至400毫托之管壓下被沈積。一較佳LPCVD反應器係具有三個注入點之一垂直反應器，但亦可在其他垂直反應器或水平熔爐中達到相同結果。視需要化學機械拋光電荷捕捉層104。接著，多晶矽電荷捕捉層104經受熱氧化以形成>0.1微米之一氧化物厚度之第一氧化物層108。氧化進一步形成背側氧化物層116，其對於減少晶圓弓形係有利的。第一氧化物層108經化學-機械拋光以達成其粗糙度之位準RMS2x2 um2<5A。接著，包括電荷捕捉層104及第一氧化物層108之單晶矽晶圓基板102被接合至包括一第二氧化物層110之一供體晶圓114。在接合之前，供體晶圓接受氧化；以He+與H+(或H2+)離子進行植入；及退火。供體晶圓114被機械切割，在處置基板102之表面上留下一薄頂部矽層106，其中沈積之半導體材料CTL 104在第一氧化物層108與第二氧化物層110下方，其成為BOX。視需要，頂部矽層被薄化至一所要厚度；該頂部矽層可經平滑化以符合SOI表面粗糙度要求；且視需要，在頂部SOI上生長一磊晶層。
由於可在上述組合物與程序中作出各種改變，而不背離本發明之範疇，故希望上述描述中含有之所有問題被解釋為闡釋性而非一限制意義。
在介紹本發明之元件或其較佳實施例時，「一」、「一個」、「該」及「該等」旨在意指存在元件之一或多者。術語「包括」、「包含」及「具有」旨在係包含的且意指可能存在除所列元件外之額外元件。
100‧‧‧多層結構
102‧‧‧高電阻率單晶半導體處置基板；高電阻率單晶矽晶圓基板；高電阻率矽基板；單晶矽處置晶圓
104‧‧‧電荷捕捉層
106‧‧‧半導體裝置層；矽裝置層
108‧‧‧半導體氧化物；第一氧化物層
110‧‧‧介電層；第二氧化物層
112‧‧‧接合表面
114‧‧‧供體晶圓
116‧‧‧背側氧化物層

Claims (67)

  1. 一種多層結構，其包括：一單晶半導體處置基板，其包括：兩個主要、大體上平行之表面，該等表面之一者係該單晶半導體處置基板之一前表面且該等表面之另一者係該單晶半導體處置基板之一背表面；一圓周邊緣，其結合該單晶半導體處置基板之該前表面與該背表面；一塊體區域，其在該前表面與該背表面之間；及該單晶半導體處置基板之一中心平面，其在該單晶半導體處置基板之該前表面與該背表面之間，其中該單晶半導體處置基板具有100歐姆-釐米之一最小塊體區域電阻率；一電荷捕捉層，其與該單晶矽處置基板之該前表面層界面接觸，該電荷捕捉層包括一或多個半導體層，其中該一或多個半導體層之各者包括一多晶結構或一非晶結構，且此外其中該一或多個半導體層之各者包括選自由矽、SiGe、SiC及Ge組成之群組的一材料；一半導體氧化物層，其與該電荷捕捉層界面接觸，該半導體氧化物層包括一第一接合表面；一介電層，該介電層包括一第二接合表面，該介電層之該第二接合表面與該第一半導體氧化物層之該第一接合表面界面接觸；及一單晶半導體裝置層，其與該介電層界面接觸。
  2. 如請求項1之多層結構，其中該單晶半導體處置基板包括選自由矽、碳化矽、鍺化矽、砷化鎵、氮化鎵、磷化銦、砷化鎵銦、鍺及其組合組成之群組的一半導體材料。
  3. 如請求項1之多層結構，其中該單晶半導體處置基板包括從依切 克勞斯基方法或浮動區域方法生長之一單晶矽錠切下的一單晶矽晶圓。
  4. 如請求項1之多層結構，其中該單晶半導體處置基板具有在約100歐姆-釐米與約100,000歐姆-釐米之間之一塊體電阻率。
  5. 如請求項1之多層結構，其中該單晶半導體處置基板具有在約1000歐姆-釐米與約10,000歐姆-釐米之間之一塊體電阻率。
  6. 如請求項1之多層結構，其中該單晶半導體處置基板具有在約2000歐姆-釐米與約10,000歐姆-釐米之間之一塊體電阻率。
  7. 如請求項1之多層結構，其中該單晶半導體處置基板具有在約3000歐姆-釐米與約5,000歐姆-釐米之間之一塊體電阻率。
  8. 如請求項1之多層結構，其中該電荷捕捉層具有大於約1000歐姆-釐米之一電阻率。
  9. 如請求項1之多層結構，其中該電荷捕捉層具有大於約3000歐姆-釐米之一電阻率。
  10. 如請求項1之多層結構，其中該電荷捕捉層具有在約1000歐姆-釐米與約100,000歐姆-釐米之間、在約1000歐姆-釐米與約10,000歐姆-釐米之間、在約2000歐姆-釐米與約10,000歐姆-釐米之間、在約3000歐姆-釐米與約10,000歐姆-釐米之間或在約3000歐姆-釐米與約5,000歐姆-釐米之間之一電阻率。
  11. 如請求項1之多層結構，其中該電荷捕捉層之總厚度係在約0.3微米與約5微米之間。
  12. 如請求項1之多層結構，其中該電荷捕捉層之總厚度係在約0.3微米與約3微米之間。
  13. 如請求項1之多層結構，其中該電荷捕捉層之總厚度係在約0.3微米與約2微米之間。
  14. 如請求項1之多層結構，其中該電荷捕捉層包括兩個或更多個半 導體層，其中該兩個或更多個半導體層之各者被鈍化。
  15. 如請求項1之多層結構，其中該電荷捕捉層包括SiGe，作為一多晶結構或一非晶結構。
  16. 如請求項1之多層結構，其中該電荷捕捉層包括SiC，作為一多晶結構或一非晶結構。
  17. 如請求項1之多層結構，其中該電荷捕捉層包括Ge，作為一多晶結構或一非晶結構。
  18. 如請求項1之多層結構，其中與該電荷捕捉層界面接觸之該半導體氧化物層具有至少約0.1微米之一厚度。
  19. 如請求項1之多層結構，其中與該電荷捕捉層界面接觸之半導體氧化物層具有在約0.1微米與約10微米之間之一厚度。
  20. 如請求項1之多層結構，其中與該電荷捕捉層界面接觸之半導體氧化物層具有在約0.1微米與約2微米之間之一厚度。
  21. 如請求項1之多層結構，其中該介電層具有在約10奈米與約10,000奈米之間之一厚度。
  22. 如請求項1之多層結構，其中該單晶半導體裝置層包括選自由矽、碳化矽、鍺化矽、砷化鎵、氮化鎵、磷化銦、砷化鎵銦、鍺及其組合組成之群組的一半導體材料。
  23. 如請求項1之多層結構，其中該單晶半導體裝置層具有在約1歐姆-釐米與約50歐姆-釐米之間之一電阻率，諸如在約5歐姆-釐米與約25歐姆-釐米之間。
  24. 一種製備一絕緣體上半導體裝置之方法，該方法包括：在一單晶半導體處置基板之一前表面層上形成一電荷捕捉層，其中該單晶半導體處置基板包括：兩個主要、大體上平行之表面，該等表面之一者係該單晶半導體處置基板之該前表面且該等表面之另一者係該單晶半導體處置基板之一背表面；一 圓周邊緣，其結合該單晶半導體處置基板之該前表面與該背表面；一塊體區域，其在該前表面與該背表面之間；及該單晶半導體處置基板之一中心平面，其在該單晶半導體處置基板之該前表面與該背表面之間，其中該單晶半導體處置基板具有100歐姆-釐米之一最小塊體區域電阻率，且此外其中該電荷捕捉層包括一或多個半導體層，其中該一或多個半導體層之各者包括一多晶結構或一非晶結構，且此外其中該一或多個半導體層之各者包括選自由矽、SiGe、SiC及Ge組成之群組的一材料；在該電荷捕捉層上形成一半導體氧化物層，其中該半導體氧化物層具有至少約0.1微米之一厚度；及將該半導體氧化物層接合至一單晶半導體供體基板之一前表面層上的一介電層，以藉此製備一接合結構，其中該單晶半導體供體基板包括：兩個主要、大體上平行之表面，該等表面之一者係該單晶半導體供體基板之該前表面且該等表面之另一者係該單晶半導體供體基板之一背表面；一圓周邊緣，其結合該單晶半導體供體基板之該前表面與該背表面；及該單晶半導體供體基板之一中心平面，其在該單晶半導體供體基板之該前表面與該背表面之間，其中該單晶半導體供體基板包括一切割平面及該單晶半導體供體基板之該前表面層上的該介電層。
  25. 如請求項24之方法，其中該單晶半導體處置基板包括選自由矽、碳化矽、鍺化矽、砷化鎵、氮化鎵、磷化銦、砷化鎵銦、鍺及其組合組成之群組的一半導體材料。
  26. 如請求項24之方法，其中該單晶半導體處置基板包括從依該切克勞斯基方法或該浮動區域方法生長之一單晶矽錠切下的一單晶矽晶圓。
  27. 如請求項24之方法，其中該單晶半導體處置基板包括從依該切 克勞斯基方法或該浮動區域方法生長之一單晶矽錠切下的一單晶矽晶圓。
  28. 如請求項24之方法，其中該單晶半導體處置基板具有在約100歐姆-釐米與約100,000歐姆-釐米之間之一塊體電阻率。
  29. 如請求項24之方法，其中該單晶半導體處置基板具有在約1000歐姆-釐米與約10,000歐姆-釐米之間之一塊體電阻率。
  30. 如請求項24之方法，其中該單晶半導體處置基板具有在約2000歐姆-釐米與約10,000歐姆-釐米之間之一塊體電阻率。
  31. 如請求項24之方法，其中該單晶半導體處置基板具有在約3000歐姆-釐米與約5,000歐姆-釐米之間之一塊體電阻率。
  32. 如請求項24之方法，其中該電荷捕捉層具有大於約1000歐姆-釐米之一電阻率。
  33. 如請求項24之方法，其中該電荷捕捉層具有大於約3000歐姆-釐米之一電阻率。
  34. 如請求項24之方法，其中該電荷捕捉層具有在約1000歐姆-釐米與約100,000歐姆-釐米之間、在約1000歐姆-釐米與約10,000歐姆-釐米之間、在約2000歐姆-釐米與約10,000歐姆-釐米之間、在約3000歐姆-釐米與約10,000歐姆-釐米之間，或在約3000歐姆-釐米與約5,000歐姆-釐米之間之一電阻率。
  35. 如請求項24之方法，其中該電荷捕捉層之總厚度係在約0.3微米與約5微米之間。
  36. 如請求項24之方法，其中該電荷捕捉層之總厚度係在約0.3微米與約3微米之間。
  37. 如請求項24之方法，其中該電荷捕捉層之總厚度係在約0.3微米與約2微米之間。
  38. 如請求項24之方法，其中該電荷捕捉層包括兩個或更多個半導 體層，其中該兩個或更多個半導體層之各者被鈍化。
  39. 如請求項24之方法，其中與該電荷捕捉層界面接觸之半導體氧化物層具有至少約0.1微米之一厚度。
  40. 如請求項24之方法，其中與該電荷捕捉層界面接觸之半導體氧化物層具有在約0.1微米與約10微米之間之一厚度。
  41. 如請求項24之方法，其中與該電荷捕捉層界面接觸之半導體氧化物層具有約0.1微米與約2微米之間之一厚度。
  42. 如請求項24之方法，其中該介電層具有在約10奈米與約10,000奈米之間之一厚度。
  43. 如請求項24之方法，其中該單晶半導體供體基板包括選自由矽、碳化矽、鍺化矽、砷化鎵、氮化鎵、磷化銦、砷化鎵銦、鍺及其組合組成之群組的一半導體材料。
  44. 如請求項24之方法，其中該單晶半導體供體基板具有在約1歐姆-釐米與約50歐姆-釐米之間之一電阻率，諸如在約5歐姆-釐米與約25歐姆-釐米之間。
  45. 如請求項24之方法，其進一步包括在一溫度下加熱該接合結構且持續足以加強該單晶半導體供體結構之該介電層與該單晶半導體處置基板之該前表面上之該半導體氧化物之間之該接合的一持續時間。
  46. 如請求項24之方法，其進一步包括在該單晶半導體供體基板之該切割平面處機械切割該接合結構，以藉此製備包括該單晶半導體處置基板、該電荷捕捉層、半導體氧化物層、與該半導體氧化物層接觸之該介電層及與該介電層接觸之一單晶半導體裝置層之該絕緣體上半導體裝置。
  47. 如請求項46之方法，其進一步包括在一溫度下加熱該經切割結構且持續足以加強該接合之一持續時間。
  48. 一種製備一絕緣體上矽結構之方法，該方法包括：將一單晶矽處置基板之一前表面層上之一第一接合表面接合至一單晶矽供體基板之一前表面層上之一第二接合表面；其中該單晶矽處置基板包括：兩個主要、大體上平行之表面，該等表面之一者係該單晶矽處置基板之該前表面且該等表面之另一者係該單晶矽處置基板之一背表面；一圓周邊緣，其結合該單晶矽處置基板之該前表面與該背表面；一塊體區域，其在該前表面與該背表面之間；及該單晶矽處置基板之一中心平面，其在該單晶矽處置基板之該前表面與該背表面之間，其中該單晶矽處置基板具有100歐姆-釐米之一最小塊體區域電阻率，且此外其中一電荷捕捉層係與該單晶矽處置基板之該前表面層界面接觸，該電荷捕捉層包括一或多個半導體層，其中該一或多個半導體層之各者包括一多晶結構或一非晶結構，且此外其中該一或多個半導體層之各者包括選自由矽、SiGe、SiC及Ge組成之群組的一材料，且此外其中一半導體氧化物層係與該電荷捕捉層界面接觸，該半導體氧化物層包括該第一接合表面；且其中該單晶矽供體基板包括：兩個主要、大體上平行之表面，該等表面之一者係該單晶矽供體基板之該前表面且該等表面之另一者係該單晶矽供體基板之一背表面；一圓周邊緣，其結合該單晶矽供體基板之該前表面與該背表面；及該單晶矽供體基板之一中心平面，其在該單晶矽供體基板之該前表面與該背表面之間，其中該單晶矽供體基板包括一切割平面及該單晶矽供體基板之該前表面層上之一介電層，該介電層包括該第二接合表面。
  49. 如請求項48之方法，其中該單晶矽處置基板包括從依該切克勞 斯基方法或該浮動區域方法生長之一單晶矽錠切下的一單晶矽晶圓。
  50. 如請求項48之方法，其中該單晶矽處置基板具有在約100歐姆-釐米與約100,000歐姆-釐米之間之一塊體電阻率。
  51. 如請求項48之方法，其中該單晶矽處置基板具有在約1000歐姆-釐米與約10,000歐姆-釐米之間之一塊體電阻率。
  52. 如請求項48之方法，其中該電荷捕捉層具有大於約1000歐姆-釐米之一電阻率。
  53. 如請求項48之方法，其中該電荷捕捉層具有大於約3000歐姆-釐米之一電阻率。
  54. 如請求項48之方法，其中該電荷捕捉層具有在約1000歐姆-釐米與約100,000歐姆-釐米之間、在約1000歐姆-釐米與約10,000歐姆-釐米之間、在約2000歐姆-釐米與約10,000歐姆-釐米之間、在約3000歐姆-釐米與約10,000歐姆-釐米之間或在約3000歐姆-釐米與約5,000歐姆-釐米之間之一電阻率。
  55. 如請求項48之方法，其中該電荷捕捉層之總厚度係在約0.3微米與約5微米之間。
  56. 如請求項48之方法，其中該電荷捕捉層之總厚度係在約0.3微米與約3微米之間。
  57. 如請求項48之方法，其中該電荷捕捉層之總厚度係在約0.3微米與約2微米之間。
  58. 如請求項48之方法，其中該電荷捕捉層包括兩個或更多個半導體層，其中該兩個或更多個半導體層之各者被鈍化。
  59. 如請求項48之方法，其中與該電荷捕捉層界面接觸之半導體氧化物層具有至少約0.1微米之一厚度。
  60. 如請求項48之方法，其中與該電荷捕捉層界面接觸之半導體氧 化物層具有在約0.1微米與約10微米之間之一厚度。
  61. 如請求項48之方法，其中與該電荷捕捉層界面接觸之半導體氧化物層具有在約0.1微米與約2微米之間之一厚度。
  62. 如請求項48之方法，其中該介電層具有在約10奈米與約10,000奈米之間之一厚度。
  63. 如請求項48之方法，其中該單晶矽供體基板係從依該切克勞斯基方法或該浮動區域方法生長之一單晶矽錠切下。
  64. 如請求項48之方法，其中該單晶矽供體基板具有在約1歐姆-釐米與約50歐姆-釐米之間之一電阻率，諸如在約5歐姆-釐米與約25歐姆-釐米之間。
  65. 如請求項48之方法，其進一步包括在一溫度下加熱該接合結構且持續足以加強該單晶矽供體結構之該介電層與該單晶矽處置基板之該前表面上之該半導體氧化物之間之該接合的一持續時間。
  66. 如請求項65之方法，其進一步包括在該單晶矽供體基板之該切割平面處機械切割該接合結構，以藉此製備包括該單晶矽處置基板、該電荷捕捉層、半導體氧化物層、與該半導體氧化物層接觸之該介電層及與該介電層接觸之一單晶矽裝置層之該絕緣體上矽裝置。
  67. 如請求項66之方法，其進一步包括在一溫度下該經切割結構且持續足以加強該接合之一持續時間。
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