KR20060118437A - 저항손을 감소시키는 다층 반도체 구조의 제조 방법 - Google Patents

저항손을 감소시키는 다층 반도체 구조의 제조 방법 Download PDF

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KR20060118437A
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Abstract

본 발명은 표준 다층 반도체 구조에 비하여 저항손이 감소되는 특징이 있는 다층 반도체 구조의 제조 방법을 제공한다. 상기 반도체 구조는 저항률이 3㏀·㎝보다 큰 고저항률 실리콘 기판, 활성 반도체층 및 실리콘 기판과 활성 반도체층 사이의 절연층을 포함한다. 상기 방법은 절연층과 실리콘 기판 사이의 전하 트랩 밀도를 종래 기술의 장치에 비하여 증가시킴으로써 고저항률 실리콘 기판 내 저항손을 억제하는 단계를 포함한다. 특히 이는 실리콘 기판과 절연층 사이에 중간층을 가함으로써 얻어질 수 있는데, 중간층은 크기가 있는 결정립을 포함하며, 중간층의 결정립의 평균 크기는 150㎚보다 작고, 바람직하게는 50㎚보다 작다.
다층 반도체 구조, 실리콘 온 인슐레이터(SOI)

Description

저항손을 감소시키는 다층 반도체 구조의 제조 방법 {METHOD OF MANUFACTURING A MULTILAYER SEMICONDUCTOR STRUCTRUE WITH REDUCED OHMIC LOSSES}
본 발명은 고저항률(HR) 실리콘 기판, 활성 반도체층 및 실리콘 기판과 활성 반도체층 사이의 절연층을 포함하는 다층 반도체 구조의 제조 방법에 관한 것이다. 또한, 본 발명은 그렇게 해서 얻어진 다층 반도체 구조에 관한 것이기도 하다. 더 구체적으로는, 본 발명은 고주파(HF, 즉 100㎒보다 높은 주파수에서 작동됨), 예컨대 라디오 주파수(RF)에서의 사용에 적합한 다층 반도체 구조, 집적 회로, 그리고 그것들을 제조하는 방법에 관한 것이다.
다층 반도체 구조는 적어도 일부가 상이한 물질로 만들어진 복수의 층을 포함한다.
그러한 다층 반도체 구조의 한 예는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조이다. SOI는, 낮은 저항률(수 Ω·㎝ 단위, 예컨대 5 내지 30Ω·㎝)에 맞추어진 얇은(수십 나노미터 내지 수 마이크론) 활성층(현재 기술 수준에 따르면, 활성층은 단일 결정 실리콘으로 만들어져, 반도체 제조자들이 제조 공정에서 기존의 제조 공정 및 장치를 사용할 수 있도록 함), 20Ω·㎝ 이상의 전형적인 저항률에 맞추어진 두꺼운(수백 마이크론) 기판, 예컨대 실리콘 기판, 기판 을 활성층으로부터 전기적으로 절연하기 위한 더 얇은(수백 나노미터) 절연층, 예컨대 기판과 활성층 사이의 SiO2층을 포함한다.
활성층은 구성요소들, 일반적으로 전자 또는 광전자 요소를 수신하기 위해 고려된다.
도 7은 통상적인 SOI 웨이퍼 제조 방법의 상이한 단계를 도시하고 있다. 우선 산화물층(70)이 활성층으로 사용되기 위한 제1 실리콘 기판(71) 상에 형성된다. 그리고 나서, 두꺼운 기판으로 사용될 제2 실리콘 기판(72)이 산화물층(70) 상에 열 접합(thermal bonding) 방식으로 마운팅된다. 마지막으로, 최종 구조가 거꾸로 되며, 제1 실리콘 기판(71)의 위쪽 표면이 미리 지정된 두께에 적합하도록, 예컨대 연삭 또는 스마트 컷(Smart Cut®) 공정에 의하여 얇아진다. 그리고 나서, 제1 실리콘 기판(71)의 위쪽 표면이 연마되어, 통상적인 SOI 웨이퍼를 형성한다.
반도체 기술에 있어서, SOI 웨이퍼는 통상적인 실리콘 벌크 웨이퍼에 비해 다수의 장점을 가지며, 현재 아날로그 및 디지털 응용 분야 모두에서 널리 사용된다.
그러나, HF 응용에 있어서, 활성층 내 구성요소들에 의하여 발생된 전기력선이 절연층의 절연 효과에도 불구하고 절연층을 가로질러 기판을 통과하여 기판 내의 저항손(ohmic loss)을 일으킬 수 있음이 공지되어 있다. 따라서, HF 응용에 적합한 SOI 웨이퍼는 가능한 낮은 HF 저항손 수준을 가져야 한다.
기판의 저항률이 3㏀·㎝보다 클 경우 저항손을 무시할 수 있음이 통상적으 로 인정된다. 그러한 기판은 고저항률(HR) 기판으로 불린다. CMOS 기술에서 전형적으로 사용되는 표준 저항률 기판의 저항률 20Ω·㎝와 비교해서, 현재 제조되는 HR 실리콘 기판은 약 104Ω·㎝의 저항률을 가질 수 있다. 따라서 HR 기판을 사용하여 HF 응용에서의 손실 및 커플링(혼선)을 상당히 감소시킬 수 있다. HR 기판은 HR SOI 웨이퍼를 제조하는데 사용된다.
그러나, HR SOI 웨이퍼의 가장 큰 단점은, 특히 고주파 응용에 있어서의 유효 저항률(effective resistivity) 감소이다. 본 명세서에서 유효 저항률은 현재 표준 CMOS 공정에서 활성층 사이에서 또는 더 높은 금속 레벨에서 절연층 위에 제조되는 HF 회로에 의해 보여지는 저항률의 실제 값으로 정의된다.
예를 들면, 절연층의 두께가 150㎚이고 절연층의 고정 전하 밀도 Qox가 1010/㎝2정도로 낮은 HR SOI 웨이퍼의 유효 저항률은 약 300Ω·㎝가 될 수 있음이 밝혀졌는데, 이는 기판 저항률보다 그 크기가 한 차수 이상 더 적은 것이다. 물론, 이는 HF 저항손을 크게 증가시키고 그러한 기판이 HF 응용에 부적합하도록 만든다.
또한, 수 마이크론 두께의 절연층에 의한 다층 표준 CMOS 공정에서도 Qox가 매우 높은 값(수 1011/㎝2 단위)에 이르게 될 수 있음이 밝혀졌다. 이러한 경우에도 역시, 절연체가 두꺼움에도 불구하고 유효 저항률이 기판 저항률보다 그 크기가 한 차수 이상 더 적다고 알려져 있다.
본 발명에서 의도한 바와 같이, 다층 구조는 기판에서 되도록 낮은 저항손을 가지는 것이 바람직하다. 이러한 손실은 특히 고주파 응용에 있어서 다층 구조의 전기적 성능을 저하시키는 단점이 있다.
본 발명의 목적은, 전기적 손실이 가능한 많이 감소되는 전술한 유형의 다층 반도체 구조를 제조하는 방법을 제공하고, 고주파 응용에서 전기적 손실이 감소되거나 최소화되는, 예컨대 본 방법에 의하여 만들어지는 그러한 다층 반도체 구조 자체를 제공하는 것이다.
또한, 열역학적으로 안정한 그러한 다층 구조를 제공하는 것도 본 발명의 목적이다.
이상의 목적은 본 발명에 따른 방법 및 장치에 의하여 이루어진다.
본 발명의 특별하고 바람직한 특징은 첨부된 독립 및 종속 청구항에서 제시된다. 종속항의 특징들은 독립항의 특징들 및 다른 종속항의 특징들과 적절한 범위 내에서 청구항에서 명확하게 개시되지 않았더라도 결합될 수 있다.
우선, 본 발명은 저항률이 3㏀·㎝보다 큰 고저항률 실리콘 기판, 활성 반도체층 및 실리콘 기판과 활성 반도체층 사이의 절연층을 포함하는 다층 반도체 구조의 제조 방법을 제공한다. 본 방법은, 기판 내부의 전기적 손실을 최소화하기 위해 절연층 내의 전하를 변화시키거나, 예컨대 절연층과 실리콘 기판 사이의 전하 트랩 밀도를 종전 기술에 비하여 증가시키는 것과 같은 변화를 줌으로써, 고저항률 실리콘 기판 내부의 저항손을 억제하는 단계를 포함한다.
전하 트랩 밀도를 변화시키는 것은 절연층과 기판 사이의 경계면에서 전하 트랩 밀도를 증가시키기 위함이다. 이는 본 발명에 따른 방법으로 제조된 다층 반도체 구조의 전하 트랩 밀도가 본 발명에 따른 특수한 방식을 취하지 않은 경우의 기판과 절연체 사이의 경계면에서의 경우보다 더 높음을 의미한다.
절연층에서 전하를 변화시키는 것은 절연층에서의 전하를 감소시키기 위함이다.
절연층에서 전하를 변화시키는 단계는 절연된 활성층이 기판에 접합되기 전에 활성층에서 수행되는 주입의 특성을 적용함으로써 수행될 수 있다. 절연층의 전하를 변화시키기 위하여 불순물의 양이 변화될 수 있다. 이와 달리, 절연층 내의 전하는, 형성될 다층 구조의 절연층을 기판에 접합된 후 형성할 절연층을 활성층의 표면에서 생성하기 위하여, 활성층에서 수행되는 열 산화(thermal oxidation) 파라미터를 적용함으로써 변화될 수 있다. 열 산화는 스마트 컷 유형 공정에서 산화물층을 제조하기 위한 제조 단계일 수 있다. 적용될 파라미터는 온도(절대온도) 및/또는 온도 변화(특히 온도의 경사 특성), 기체 구성, 어닐링 시간(annealing time) 중 하나 이상을 포함할 수 있으나, 이에 한정되지는 않는다. 절연층 내의 전하는 다층 구조가 형성된 후에 그에 가해지는 열 처리의 파라미터를 적용함으로써 변화될 수 있다. 그러한 열 처리의 열 수지는 구조의 절연층의 전하를 감소시키도록 적용될 수 있다.
본 발명에 따라 전하 트랩 밀도를 증가시키는 단계는 기판 및 절연층과 접촉할 중간층을 가하는 단계를 포함할 수 있다. 중간층은 기판 물질과의 결합에 의하여 전하 트랩 밀도를 증가시키는 물질로 만들어진다. 중간층은 질화산화물로 만들어질 수 있다.
전하 트랩 밀도를 증가시키는 단계는 기판의 표면을 처리하는 단계, 예를 들면 에칭에 의하여 거칠기를 변화시키는 것과 같은 기판의 표면의 통제된 손상을 포함할 수 있다.
본 발명에 따라 전하 트랩 밀도를 증가시키는 단계는 중간층을 실리콘 기판과 절연층 사이에 가하는 단계를 포함할 수 있는데, 중간층은 크기가 있는 결정립(grain)을 포함하고, 중간층의 결정립의 평균 크기는 150㎚보다 작고, 바람직하게는 50㎚보다 작으며, 예컨대 20㎚ 내지 40㎚이다.
중간층은 적어도 1011/㎝2/eV의 전하 트랩 밀도를 가질 수 있다. 전하 트랩 밀도의 최저 한계는 절연층 내의 고정 전하의 수 Qox에 달려 있다. 즉, 이 값이 크다면, 즉 예컨대 1011/㎝2 이상이라면, 전하 트랩 밀도 Dit는 적어도 1012/㎝2/eV가 되어야 하나, 절연층의 고정 전하의 수 Qox가 적다면, 즉 예컨대 1011/㎝2 이하라면, 전하 트랩 밀도 Dit는 1011/㎝2/eV이어도 충분하다.
중간층을 가하는 단계는, 실리콘 기판과 절연층 사이에, 도핑되지 않거나 약하게 도핑된, 예컨대 도핑 수준이 3×1012/㎝3보다 낮은 실리콘층, 도핑되지 않은 폴리실리콘층, 게르마늄층, 도핑되지 않은 폴리게르마늄층 또는 폴리-SiGe 탄화실리콘층 중 어느 하나를 가하는 단계를 포함할 수 있다. 그러한 중간층의 사용이 자유 전하 캐리어를 잡는데 도움이 되는 생성된 전하 트랩의 효과로 특히 100㎒보다 높은 주파수에서 본 발명의 다층 구조에 관련된 손실을 감소시킬 수 있음이 발명자들에 의하여 증명되었다.
폴리실리콘층을 가하는 단계는, 폴리실리콘층을 형성하도록 실리콘 기판 상에 비정질 실리콘(amorphous silicon)을 증착하는 단계 및 비정질 실리콘을 결정화하는 단계를 포함할 수 있다. 결정화하는 단계는, 예를 들면 열처리(thermal annealing), 급속 열처리(rapid thermal annealing, RTA) 또는 레이저 결정화를 포함할 수 있다.
중간층은 자신의 겉면의 RMS(root mean square) 거칠기를 가지며, 본 발명에 따르면, 바람직하게는 중간층의 RMS 거칠기는 평균적으로 0.5㎚ 이하인데, 이는, 예를 들면 중간층으로 덮인 HR 실리콘 기판과 같은, 절연체 보호막이 씌워진 실리콘 기판과 중간층의 접합을 가능하게 하기 위함이다. 이는 중간층이 다층 구조의 저항손을 감소시키는 것과, 예컨대 화학-기계적 연마(CMP)와 같은 평탄화의 필요 없이도 다른 층과의 접합을 쉽게 하도록 충분히 낮은 표면 거칠기를 얻게 하는 것에 동시에 도움이 됨을 의미한다.
본 발명에 따른 방법은 중간층으로 차폐된, 예컨대 폴리실리콘으로 차폐된 고저항률 실리콘 기판을 절연체 보호막이 씌워진 반도체 기판에 접합하는 단계를 포함할 수 있다. 중간층이 절연층에 접합하도록, 실리콘 기판을 절연층에 접합하기 전에 중간층이 고저항률 실리콘 기판에 가해진다. 중간층 표면에 수 나노미터의 절연층을 형성하기 위하여, 고저항률 실리콘 기판을 절연체 보호막이 씌워진 반도체 기판에 접합하기 전에, 중간층의 표면 산화가 수행될 수 있다. 이는 이후 절연체-절연체 접합을 일으킨다.
이와 달리, 본 발명에 따른 방법은 중간층을 절연체 보호막이 씌워진 반도체 기판 상에 제공하는 단계와 이것을 고저항률 실리콘 기판에 결합하는 단계를 포함할 수 있다.
본 발명의 한 실시예에 따르면, 중간층의 두께는 적어도 100㎚, 바람직하게는 100㎚ 내지 450㎚, 더 바람직하게는 200㎚ 내지 300㎚일 수 있다.
또한, 본 발명에 따른 방법은 유효 저항률이 5㏀·㎝, 바람직하게는 10㏀·㎝보다 큰 값에 이르도록 충분히 높은 정도로 절연체-반도체 기판 경계면에 전하 트랩을 도입하는 단계를 포함할 수 있다. 이러한 정도의 전하 트랩 밀도는 적어도 1011/㎝2/eV이다.
본 발명의 한 실시예에 따르면, 다층 구조 상에서 표준 CMOS 공정이 수행된 후 전하 트랩 밀도는 1011/㎝2/eV 이상이 된다. 또한, 구조 상에서 표준 CMOS 공정이 수행된 후에 다층 구조 유효 저항률 값은 5㏀·㎝보다 크게 되고, 바람직하게는 10㏀·㎝보다 크게 된다.
활성 반도체층은 예컨대 5 내지 30Ω·㎝의 낮은 저항률을 가지는데, 이는 이 층 상에 또는 내에 제공될 전기적 구성요소의 상호작용을 좋게 하기 위함이다. 이 층은 Si, Ge, SixGey, SiC, InP, GaAs 또는 GaN 중 적어도 하나로 만들어질 수 있다. 활성 반도체층은 적어도 한 층이 Si, Ge, SixGey, SiC, InP, GaAs 또는 GaN으로 만들어지는 많은 층을 포함할 수 있다.
절연층은 산화물, 질화물, Si3N4, 다공성 절연 물질, k가 낮은 절연 물질, 중합체 중 적어도 하나로 만들어질 수 있다. 절연층은 적어도 한 층이 산화물, 질화물, Si3N4, 다공성 절연 물질, k가 낮은 절연 물질, 중합체로 만들어지는 많은 층으로 형성될 수 있다.
두번째로, 본 발명은 특히 고주파(HF) 응용, 즉 작동 주파수가 100㎒보다 큰 응용에 있어서 기존의 다층 구조에 비하여 저항손이 감소된 특징이 있는 다층 구조를 제공한다. 다층 구조는 저항률이 3㏀·㎝보다 큰 고저항률 실리콘 기판을 포함한다. 본 발명에 따른 다층 구조의 다른 층들을 지지할 기판의 이러한 높은 저항률은 이미 다층 구조와 관련된 손실을 감소시키려는 목적을 가지고 있다. 또한 다층 구조는 활성 반도체층 및 실리콘 기판과 활성 반도체층 사이의 절연층을 포함한다. 본 발명에 따르면, 다층 구조는 또한 고저항률 실리콘 기판과 절연층 사이에 중간층을 포함한다. 중간층은 크기가 있는 결정립을 포함하고, 중간층의 결정립의 평균 크기는 150㎚보다 작고, 바람직하게는 50㎚보다 작으며, 예를 들면 20㎚ 내지 40㎚이다.
중간층은 적어도 1011/㎝2/eV, 바람직하게는 적어도 1012/㎝2/eV의 전하 트랩 밀도를 가질 수 있다. 본 발명의 다층 구조의 유효 저항률은 5㏀·㎝보다 크며, 바람직하게는 10㏀·㎝보다 크다.
본 발명에 따른 다층 구조에서, 중간층은 도핑되지 않거나 약하게 도핑된 실리콘층, 도핑되지 않은 폴리실리콘층, 게르마늄층, 도핑되지 않은 폴리게르마늄층 또는 폴리-SiGe 탄화실리콘층 중 어느 하나를 포함할 수 있다.
중간층, 예컨대 폴리실리콘층은 평균 0.5㎚ 이하의 거칠기를 가질 수 있다. 이러한 경우, 중간층에 다수의 작은 결정이 존재하여, 그 결과 전하 트랩으로 기능하는 다수의 결정립계(grain boundary)가 존재한다.
활성 반도체층은 예컨대 5 내지 30Ω·㎝의 낮은 저항률을 가지는데, 이는 이 층 상에 또는 내에 제공될 전기적 구성요소의 상호작용을 좋게 하기 위함이다. 이 층은 Si, Ge, SixGey, SiC, InP, GaAs 또는 GaN 중 적어도 하나로 만들어질 수 있다. 활성 반도체층은 적어도 한 층이 Si, Ge, SixGey, SiC, InP, GaAs 또는 GaN으로 만들어지는 많은 층을 포함할 수 있다.
절연층은 산화물, 질화물, Si3N4, 다공성 절연 물질, k가 낮은 산화물과 같은 k가 낮은 절연 물질, k가 높은 유전체 또는 중합체 중 적어도 하나로 만들어질 수 있다. 절연층은 적어도 한 층이 산화물, 질화물, Si3N4, 다공성 절연 물질, k가 낮은 절연 물질, k가 높은 유전체 또는 중합체로 만들어지는 많은 층으로 형성될 수 있다.
본 발명의 이러한 특징 및 장점들은 본 발명의 원리를 예를 들어 도시하고 있는 첨부한 도면과 이하의 상세한 설명으로부터 명백해질 것이다. 이러한 설명은 예시의 목적으로만 제공되는 것이며, 본 발명의 범위를 한정하지 않는다. 이하에서 인용되는 참조 번호는 첨부된 도면을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 다층 구조를 나타낸 도면.
도 2는 기판과 절연층 사이의 경계면에서 전하 트랩 밀도가 증가된 다층 구조 상에 만들어진 금속 공면 도파관(coplanar waveguide; CPW)의 가로 컨덕턴스(transverse conductance)를 나타낸 그래프.
도 3은 본 발명의 일 실시예에 따른 다층 구조 제조 방법의 상이한 단계를 나타낸 도면.
도 4는 본 발명의 다른 실시예에 따른 다층 구조 제조 방법의 상이한 단계를 나타낸 도면.
도 5는 625℃에서 증착된 폴리실리콘의 SEM 사진.
도 6은 (a) 525℃에서 증착되고 (b) 900℃에서 2분간 급속 열처리(RTA)에 의하여 어닐링된 비정질 실리콘의 SEM 사진.
도 7은 통상적인 SOI 웨이퍼 제조 방법의 상이한 단계를 나타낸 도면.
도 8은 절연층 내 고정 전하가 증가된 다층 구조 상에 만들어진 금속 공면 도파관(CPW)의 가로 컨덕턴스를 나타낸 그래프.
도 9는 본 발명에 따른 다층 구조와 같은 다층 구조 내의 전기적 손실을 측정하는 측정 방법의 원리를 도시한 개략도. 다층 구조는 단면도로 도시되고 있으며, 개략도의 오른쪽에는 등가 전기회로가 도시됨.
도 10은 주파수의 함수로 측정된 다층 구조의 전기적 손실을 나타낸 도면.
도 11의 (a) 및 (b)는 525℃에서 증착된 RTA-결정화된 비정질 실리콘 및 625℃에서 증착된 폴리실리콘의 RMS 거칠기를 나타낸 AFM 사진.
서로 다른 도면에서 동일한 참조 부호는 동일하거나 유사한 구성요소를 나타낸다.
본 발명은 특정한 실시예에 관하여 특정한 도면을 참조하여 기술될 것이나, 본 발명은 거기에 한정되지 않으며 청구의 범위에 의해서만 한정된다. 도면은 개략도일 뿐이며 제한적이지 않다. 도면에서 몇몇 구성요소의 크기는 예시의 목적으로 과장될 수 있고 스케일이 맞추어져 있지 않을 수 있다. 치수 및 상대적인 치수는 본 발명을 실시하기 위한 실제 적용에 부합하지 않는다.
또한, 명세서와 청구의 범위에서 비슷한 구성요소들 사이를 구별하기 위하여 제1, 제2, 제3 등의 용어가 사용되는데, 이는 반드시 시간 순서를 의미하는 것은 아니다. 그렇게 사용되는 용어들은 적절한 환경 하에서 교환이 가능하고, 여기서 기술되는 본 발명의 실시예들은 여기서 기술 또는 예시되는 것과 다른 순서로 실시가 가능하다는 점을 이해하여야 한다.
또한, 명세서와 청구의 범위에서의 최상부, 하부, 위, 아래 등의 용어는 설명의 목적으로 사용될 뿐이며 반드시 상대적인 위치를 기술하는 것은 아니다. 그렇게 사용되는 용어들은 적절한 환경 하에서 교환이 가능하고, 여기서 기술되는 본 발명의 실시예들은 여기서 기술 또는 예시되는 것과 다른 방향으로 실시가 가능하다는 점을 이해하여야 한다.
청구의 범위에서 사용되는 "포함(comprising)"이라는 용어가 그에 따라 열거되는 수단에 한정되는 것으로 해석되지 않음을 주의하여야 한다. 다른 구성요소 또는 단계를 배제하지 않는다. 따라서 언급된 특징, 정수, 단계 또는 구성요소의 존재를 특정하는 것으로 해석되어야 하며, 하나 이상의 다른 특징, 정수, 단계 또는 구성요소, 또는 그들의 조합의 존재 또는 추가를 배제하지 않는다. 따라서, "A 및 B 수단을 포함하는 장치"라는 표현의 범위는 구성요소 A와 B로만 구성된 장치에 한정되어서는 안된다. 이는 본 발명에 관하여 의미가 있는 장치의 구성요소가 A와 B 뿐이라는 의미이다.
이하에서 본 발명은 본 발명의 다수의 실시예의 상세한 설명에 의하여 설명될 것이다. 본 발명의 다른 실시예들이 당업자의 지식에 따라 본 발명의 진의나 기술적 교훈 내에서 구성될 수 있음은 명백하며, 본 발명은 첨부된 청구의 범위에 의하여만 한정된다.
통상적으로, 본 발명에 관련된 구조는 전형적으로 활성층의 전기적 저항률이 기판의 저항률보다 훨씬 낮은 구조이다.
일 예로서, 도 1에서 도시된 것과 같은 SOI 유형의 다층 구조(10)가 고려된다. 이 다층 구조(10)는 실리콘 기판(11), 활성층(12) 및 실리콘 기판(11)과 활성층(12) 사이의 절연층(13)을 포함한다. 본 발명에 따르면, 전술한 표준 HR SOI 구조는, 절연층(13)과 기판(11) 사이의 캐리어 트랩의 밀도에 영향을 미치도록, 특히 그러한 표준 HR SOI 구조에 대하여 적어도 두 차수 증가시키도록 변화된다. 그러한 증가는 이러한 다층 구조(10)에 관련된 손실을 감소시키거나 최소화할 수 있다.
발명자들은 시뮬레이션과 실험에 기초하여 다층 구조의 절연층 내의 전하를 감소시킴으로써 다층 구조에 관련된 손실을 감소시키는 것이 가능하다고 결정하였다. 이러한 면에 관하여, 발명자들은 기판 내의 전기적 손실에 대한 파라미터 Qox 값의 영향을 제시하였는데, 파라미터 Qox는 구조의 절연층, 즉 SOI의 경우 매입 절연층에 관련된 전하에 대응한다.
그리고/또는 발명자들은 전하 트랩 밀도를 증가시킴으로써 다층 구조에 관련된 손실을 감소시키는 것이 가능하며, 이는 특히 다층 구조의 절연층과 기판 사이의 경계면에서 더 감소시킬 수 있다고 결정하였다. 이러한 면에 관하여, 발명자들은 기판 내 전기적 손실에 대한 파라미터 Dit의 영향을 제시하였는데, 파라미터 Dit는 전하 트랩 밀도에 대응한다.
본 발명은, 기존 기술의 다층 구조에 비하여 감소된 저항손을 가진 다층 구조, 즉 유효 저항률이 적어도 5㏀·㎝, 바람직하게는 적어도 10㏀·㎝인 다층 구조를 얻기 위하여 본 발명에 따라 개별적으로 또는 조합하여 적용될 수 있는 파라미터 Qox 및 파라미터 Dit에 관하여 상세하게 설명한다.
발명자들에 의하여 행해진 수치 시뮬레이션 및 실험의 결과를 제시하기에 앞서, 시뮬레이션과 실험을 하는 동안의 손실 측정 방법에서 사용된 원리를 간단하게 설명할 것이다.
손실 측정 방법은 "공명 도파관에 의한 손실 측정"으로 일반적으로 공지되어 있다. 이는 기판 내의 전자기장의 분포에 대한 함수로 특정 깊이까지 손실을 측정 하도록 한다. 이 깊이는 주파수, 기판의 저항률 및 절연층의 두께에 대한 도체 사이의 공간에 의존한다.
측정 방법은 각 다층 구조에 대하여 기술될 이하의 단계를 사용하며, 다층 구조는 적어도 기판(11), 절연층(13) 및 활성층(12)을 포함한다:
- 구조의 준비.
- 구조의 활성층(12)의 선택적 에칭; 에칭은 SOI의 경우 매입 산화물로 구성되는 절연층(13) 상에 멈추도록 되어 있음.
- 기판 상에, 매입 산화물의 최상부에 도전성 금속층을 증착.
- 테스트 패턴을 만들기 위한 증착된 금속의 선택적 건식 에칭; 본 경우에 있어서 도전성의 평행한 금속선이 공면 도파관(CPW)을 형성하며, 평행한 금속선 사이에 중심 금속선이 존재함.
- 중심 금속선에 대한 전기적 신호의 적용; 이러한 신호는 연속 전압과 진폭이 작은 교류 전압의 중첩을 포함하고, 이렇게 결합된 전압이 선에 가해지게 되어, 다음 파라미터들(연속 성분의 진폭 VA, 교류 성분의 주파수 f)이 결정될 수 있음. 또한, 측정 동안의 연속 전압 성분과 교류 전압 성분의 중첩은 절연층과 기판 사이의 경계면 아래에 존재하는 저저항률층의 중대한 효과를 나타내는데, 추후에 기술될 바와 같이, 이러한 저저항률층은 연속 성분이 가해짐으로써 중심 금속선 아래에 생성됨.
- 손실 α의 계산; 손실 α는 도체 내의 손실인 제1 부분 αCOND와 이전에 에 칭된 활성층 아래에 위치한 층 내의 손실인 제2 부분 αSUB를 포함하고, 활성층 아래에 위치한 층 내의 손실 αSUB는 CPW의 말단에서 방출, 전송 및 수신되는 전력파의 측정으로부터 얻어지며, 따라서 총 손실 α가 측정되어, 가해진 신호의 주어진 주파수에 대하여 고정된 것으로 간주되는 αCOND가 추정됨.
중심 금속선 아래에서 생성되는 저저항률층은 파라미터 Qox 및 Dit에 의하여 상당한 영향을 받는다. 따라서 Qox 및 Dit의 효과가 느껴지는 것은 전하 캐리어의 집중 및 저저항률층의 전체적인 부피(특히 두께에 의하여 결정됨)에 의하는 것이다.
이상의 측정 방법이 적용되는 동안 측정되는 손실은 구조의 유효 저항률의 추정을 가능하게 한다. 이러한 유효 저항률은 활성층 아래에 위치한 층 내의 손실에 직접적으로 관련된다.
본 발명의 첫번째 특징에 따르면, 산화물 내의 고정 전하량(Qox)의 감소가 HR 다층 구조, 예컨대 HR SOI 웨이퍼의 유효 저항률을 개선시키는데 효과가 있을 수 있음이 증명되었다.
시뮬레이션의 결과가 도 8에서 도시되고 있는데, 이는 절연층 내의 고정 전하가 증가된 다층 구조 상에 만들어진 금속 공면 도파관(CPW)의 가로 컨덕턴스를 나타낸다.
이 도면은 구조 상에서 구현되는 공면 도파관의 선형 병렬 컨덕턴스(Geff)의 계산을 가능하게 하는 시뮬레이션 모델에 의하여 얻어진다.
도 9에 따르면, 분포 등가 회로(오른쪽)와 함께 다층 구조 상에서 구현되는 공면 도파관이 도시되어 있다.
공면 도파관에 관련된 전파계수(propagation constant) γ는 다음의 식으로 표현된다:
Figure 112006020700773-PCT00001
기판에 관련된 손실 αSUB는 고주파, 즉 100㎒ 이상의 주파수에서 Geff에 정비례한다.
실제로, 손실 αSUB는
Figure 112006020700773-PCT00002
와 같으며, Leff와 Ceff는 각각 도 9에 도시된 공면 구조의 유효 인덕턴스와 유효 선형 캐패시턴스에 대응한다.
주어진 구조에 대하여, 파라미터 Geff의 값이 클수록, 구조에 관련된 손실이 커지고, 그 반대도 동일하다.
이상의 모델은 미국 캘리포니아 실바코(Silvaco)의 시뮬레이션 소프트웨어 아틀라스(Atlas®)에 의하여 사용된다. 이 모델은 공면 도파관의 상이한 크기 파라미터를 고려하는 것을 가능하게 한다. 즉, 그 파라미터는, 손실을 측정하기 위하여 다층 구조 상에 형성된 금속선의 모양, 다층 구조의 절연층(매입층)의 두께, 교류 전압 성분의 진폭 및 주파수를 고려한, 금속선에 가해진 연속 전압 성분의 진 폭 VA이다.
또한, 이 모델은 Geff를 계산할 때 파라미터 Dit와 Qox를 고려한다.
도 8은 네 개의 서로 다른 파라미터 Qox의 값에 관련된 네 개의 서로 다른 구조에 대응하는 네 개의 그래프(80, 81, 82, 83)를 도시하고 있다. 각 그래프는 기준점에 대한 구조 내 전기적 손실의 상대적 발생을 (전술한 바와 같이 손실에 직접적으로 관련된 파라미터 Geff를 통하여), 이하에서 기술될 방법에 따른 손실 측정시 구조의 도체에 가해질 진폭 VA의 전압의 함수로 도시하고 있다.
기준점은 VA = Qox = Dit = 0인 경우 얻어지는 Geff의 값에 고정된다.
그래프(80)는 Qox의 값이 0인 다층 구조에 대응한다.
그래프(81, 82 및 83)는 각각 상이한 다층 구조에 대응하는데, 절연층은 0과 다른 Qox 값을, 그래프(81)와 관련된 다층 구조(절연층의 전하는 1010/㎝2와 같음)로부터 그래프(83)와 관련된 다층 구조(절연층의 전하는 1011/㎝2와 같음)까지 증가시키면서 나타낸다.
도 8의 화살표(84)는 서로 다른 그래프와 관련된 다층 구조 사이에서의 Qox의 증가를 나타낸다.
도 9는 Qox 값의 증가가 다층 구조의 손실의 증가를 일으킨다는 것을 도시하 고 있다.
파라미터 Qox의 영향과 그에 따른 절연층의 전하의 영향이 이하에서 설명된다. 절연층의 전하는 양전하이고, 따라서 절연층과 고저항률 기판 사이의 경계면에서 이동 음전하(전자)를 끌어당기려는 경향을 가진다. 이러한 전자들은 경계면에 축적되어 표면상 저저항률층을 형성하여, 기판 내의 전체적인 전기적 손실을 증가시킨다.
전술한 손실 측정 방법을 사용할 때, 중심 도체에 약간의 음전압 VA를 가함으로써, 이 전자들은 일시적으로 중심 도체 아래로 밀리고 표면으로부터 더 멀리 이동한다. 따라서, 절연층과 기판 사이의 경계면의 이러한 부분은 더 저항성이 커지게 되고, 측정된 손실은 감소한다. 진폭 VA가 더 음의 값으로 된다면, 이동 양전하는 경계면 쪽으로 끌어당겨져, 저항률을 국부적으로 감소시킬 것이다. 따라서, 음전압에 대하여 기판 내 전기적 손실이 최소가 되는 것은 VOPT이다. 손실의 최소값의 이러한 오프셋은 도 8에 도시되어 있다. Qox 값이 클수록, VOPT 값이 음전압 값으로 더 오프셋된다.
동일한 방식으로, 중요한 Qox 값에 대하여, 절연층과 기판 사이의 경계면에 전자가 존재하면 (전술한 바와 같이 절연층과 기판 사이의 경계면에서 끌어당겨진 전자들이 전압 VA가 가해진 중심 도체 아래에 존재하지 않으나 경계면의 다른 곳에 존재하는 전압 VOPT에서도) 손실이 증가하게 된다.
따라서 두 동일한 구조 사이의 Qox 값의 증가는, 도 8에서 도시된 바와 같이, 음전위로의 연속 성분의 진폭 VA의 (최소 손실에 대응하는) 최적값 VOPT의 오프셋 및 손실의 증가를 일으킨다.
본 발명의 두번째 특징에 따르면, 절연체와 기판 사이의 트랩 밀도(Dit)의 증가가 HR 다층 구조, 예컨대 HR SOI 웨이퍼의 유효 저항률을 개선시키는데 효과가 있을 수 있음이 증명되었다. 실제로, 그러한 트랩은 자유 캐리어를 포착하고, 그것들이 HF 전기장에 반응할 수 없도록 만들어, HF 저항손에 기여하지 않도록 억제하는데 중요한 역할을 한다. HF 전기장은 작동 주파수가 100㎒보다 큰 전기장을 의미한다.
본 발명의 일 실시예에 따르면, 도 1에서 도시된 바와 같이, 기판(11)과 절연층(13) 사이의 중간층으로서 높은 트랩 밀도, 즉 적어도 1011/㎝2/eV, 바람직하게는 적어도 1012/㎝2/eV의 트랩 밀도를 가지는 고저항률층(14), 즉 적어도 3㏀·㎝의 저항률을 가지는 층을 제공함으로써, 절연층(13)과 기판(11) 사이의 캐리어 트랩 밀도가 증가된다. 이러한 고저항률층(14)은, 예를 들면 도핑되지 않은 폴리실리콘, 도핑되지 않은 폴리게르마늄, 또는 폴리-SiGe 탄화실리콘으로 만들어질 수 있다. 기판(11)과 절연층(13) 사이에 그러한 중간층(14)을 제공함으로써, 특히 고주파에서 자유 캐리어를 포착하는 트랩의 효과 덕분에 다층 구조(10)와 관련된 손실이 감소된다.
전술한 바와 같이, 그리고 상세히 설명될 바와 같이, 전하 트랩 밀도 Dit는 다층 구조의 손실에 영향을 미친다.
도 2는 네 개의 서로 다른 구조에 대응하는 네 개의 곡선(21, 22, 23, 24)을 도시하고 있는데, 각 곡선은 전술한 바와 같이 손실에 직접적으로 관련된 선형 병렬 컨덕턴스 Geff를 교류 성분이 10㎓의 주파수 f와 100㎷보다 작은 진폭을 가진 가해진 DC 전압 진폭 VA의 함수로 나타낸다. 각각의 구조는 절연층(13)과 기판(11) 사이의 전하 트랩 밀도 Dit의 상이한 값에 관련된다. 곡선(21)에 대응하는 제1 구조는 전하 트랩 밀도 Dit가 0과 같고, 곡선(22)에 대응하는 제2 구조는 전하 트랩 밀도 Dit가 5×1010/㎝2/eV이고, 곡선(23)에 대응하는 제3 구조는 전하 트랩 밀도 Dit가 1011/㎝2/eV이며, 곡선(24)에 대응하는 제4 구조는 전하 트랩 밀도 Dit가 1012/㎝2/eV이다. 세 곡선(21, 22, 23)의 최소값의 양 옆의 화살표(25)는 서로 다른 구조 사이의 Dit의 증가를 나타낸다. 곡선(21, 22 및 23)은 횡좌표 0볼트(손실이 각 경우에 있어서 실질적으로 동일한 최소값인 전압에 대응함) 부근의 최소값을 나타낸다.
전하 트랩 밀도 Dit의 증가로 인하여 다층 구조에 관련된 손실이 감소될 수 있음을 알 수 있다. 도 2에 의하면, 가장 큰 전하 트랩 밀도 Dit 값을 가진 다층 구조가 손실이 가장 적음을 알 수 있다. 이러한 구조의 손실은 4000Ω·㎝ 단위의 유효 저항률에 대응하는데, 이는 기판에 관련된 손실이 금속 도체와 관련된 손실에 비하여 무시될 수 있게 만든다. 실제로 전체 손실 α는 손실 αCOND와 αSUB의 합과 같으므로, αSUB가 0으로 가면, α는 αCOND와 같아진다.
또한, 전하 트랩 밀도 Dit의 증가가 구조의 중심 금속선에 가해진 전압의 연속 성분의 진폭 VA의 영향을 감소시킨다는 것도 알 수 있다.
손실에 대한 파라미터 Dit의 영향은 다음과 같이 설명될 수 있다. 파라미터 Dit는 절연층(13)과 기판(11) 사이에 위치한 트랩의 밀도를 나타내며, 전하 캐리어, 즉 정공이나 전자를 포착하는데 적합한 다른 트랩의 존재 또는 기판 오염으로부터 유래한다. 전하 트랩 밀도 값 Dit는 경계면의 단위 면적당 전하 트랩의 수를 정의함을 주의하여야 한다. 이는 층의 두께와 무관한 Dit의 값을 비교하는 것을 허용한다. 그러나, 실제로 전하 트랩은 표면 뿐만 아니라 벌크 내에도 위치하며, 이는 특히 각각 결정립계를 가지는 미세 결정의 경우에 중간층을 형성한다. 문헌에서 제시되는 Dit 값은 통상적으로 경계면에 나타나는 전하 트랩의 수를 고려하며, 벌크 내의 전하 트랩의 수를 고려하지 않는다.
절연층과 기판 사이의 경계면에서의 중요한 전하 트랩 밀도는 절연층 내의 전하의 증가의 영향에 관하여 전술한 영향에 반대인 경향을 가질 것이다. 실제로, 경계면에서의 중요한 전하 트랩 밀도는 표면층을 형성하는 전자의 일부의 흡수를 일으키는데, 이는 경계면에 모여 다층 구조의 저항률을 감소시킨다(따라서 전기적 손실을 증가시킴). 전하 트랩 밀도가 높을수록, 손실을 감소시키는 이러한 효과가 더 중요하다.
경계면 근처에서 전압의 극성에 따라 음전하(전자) 또는 양전하(정공)를 끌어당기는 연속 전압 성분의 효과는 더 중요한 전하 트랩 밀도에 의하여 감소되는데, 실제로 이러한 경우에 있어서 연속 전압 성분에 의하여 경계면으로 끌어당겨지는 이동 전하의 일부가 HF 손실에 영향을 미치지 못하도록 잡힌다.
전하 트랩 밀도의 증가의 효과가 양 또는 음의 DC 전압 성분에 대하여 도 2에서 도시된 것과 동일한 영향을 가진다는 점을 주의하여야 한다.
본 발명의 일 실시예에 따른 다층 구조(10)의 기판(11)과 절연층(13) 사이의 전하 트랩 밀도 Dit를 증가시키기 위한 특별한 처리는, 높은 트랩 밀도를 가지는 고저항률층으로서 폴리실리콘층을 그 자리에 도입하는 것이다.
본 발명의 일 실시예에 따르면, 다층 구조(10)는 이하와 같이 스마트 컷 공정에 의하여 얻어질 수 있으며, 이는 도 3에서 도시되고 있다. 적어도 3㏀·㎝의 저항률을 가지는 제1 고저항률 실리콘 웨이퍼(30)가 제공되고, 활성층(12)이 만들어질 물질, 예컨대 Si, Ge, SixGey, SiC, InP, GaAs 또는 GaN 중 적어도 하나로 만들어진, 또는 적어도 한 층이 Si, Ge, SixGey, SiC, InP, GaAs 또는 GaN으로 만들어진 많은 층으로 만들어진 제2 웨이퍼(31)가 제공된다. 절연층(32)이 제2 웨이퍼 (31)의 적어도 한 면에 형성되도록 절연층(32)이 제2 웨이퍼(31) 상에 제공되는데, 예컨대 제2 웨이퍼(31)가 산화되거나, 절연층이 증착될 수 있다. 절연층(32)은 SiO2, Al2O3, AlN, Si3N4, 티탄산염, 다공성 절연 물질, k가 낮은 절연 물질과 같은 유전체 하나 또는 조합과 같은 어떠한 적절한 물질로부터도 만들어질 수 있다. 그리고 나서, 스마트 컷 이온 주입(33)이 제2 웨이퍼(31)에 완전히 엷어진 층(34)의 형성을 일으킨다.
그리고 나서 높은 트랩 밀도를 가지는 고저항률층(35)이 제1 기판(30) 상에 증착된다. 이 층(35)은 예컨대 도핑되지 않거나 약하게 도핑된 실리콘, 도핑되지 않은 폴리실리콘, 게르마늄, 도핑되지 않은 폴리게르마늄, 폴리-SiGe 탄화실리콘 중의 어느 하나일 수 있으나, 거기에 한정되지는 않는다. 그리고 나서 이 층은 산화될 수 있으나, 반드시 그럴 필요가 있는 것은 아니다.
이하에서는 도핑되지 않은 비정질 실리콘층(35) 증착의 특별한 경우가 고려된다.
그 후에, 준비된 제1 및 제2 웨이퍼(30, 31)가 세정되고 서로 접합된다. 스마트 컷 공정에 의하여, 절연층(13), 활성층(12) 및 비정질 실리콘층(35)만이 제1 기판(30)의 최상부에 남도록 평균 이온 침투 깊이에서 절단이 수행되고, 제2 기판(31)의 부분(36)이 제거된다.
비정질 실리콘층(35)은, 크기가 150㎚보다 작은, 바람직하게는 50㎚보다 작은, 예컨대 20㎚ 내지 40㎚인 다수의 작은 결정립을 형성하도록 결정화되어, HR 트 랩이 많은 폴리실리콘층(14)을 형성한다. 이러한 결정화는 적절한 결정화 방법, 예컨대 어닐링, 급속 열처리(RTA), 또는 레이저 결정화에 의하여 이루어질 수 있다. 이러한 결정화 단계는 준비된 제1 및 제2 웨이퍼(30 및 31)를 접합하기 전, 접합하는 동안 또는 접합한 후에 수행될 수 있다. 평균 0.5㎚ 이하인 RMS 거칠기가 얻어져서, 폴리실리콘으로 덮인 제1 기판(30)과 절연체 보호막이 씌워지고 절단이 준비된 제2 기판(31) 사이의 접합이 수행될 수 있기 전에 폴리실리콘층이, 예컨대 화학-기계적 연마(CMP)에 의하여 평탄화될 필요가 없다는 점은 본 발명의 장점이다.
이와 달리, 본 발명의 또 다른 실시예에 따르면, 다층 구조(10)는 다음과 같이 얻어질 수 있다.
제1 실리콘 웨이퍼(40)가 제공되고, 활성층(12)이 만들어질 물질, 예컨대 Si, Ge, SixGey, SiC, InP, GaAs 또는 GaN 중 적어도 하나로 만들어진, 또는 적어도 한 층이 Si, Ge, SixGey, SiC, InP, GaAs 또는 GaN으로 만들어진 많은 층으로 만들어진 제2 웨이퍼(41)가 제공된다. 절연층(42)이 제2 웨이퍼(41)의 적어도 한 면에 형성되도록 절연층(42)이 제2 웨이퍼(41) 상에 제공되는데, 예컨대 제2 웨이퍼(41)가 산화되거나, 절연층이 증착될 수 있다. 절연층(42)은 SiO2, Al2O3, AlN, Si3N4, 티탄산염, 다공성 절연 물질, 또는 k가 낮은 절연 물질과 같은 유전체 하나 또는 그 조합과 같은 어떠한 적절한 물질로부터도 만들어질 수 있다.
그리고 나서 저항률이 적어도 3㏀·㎝이고 결정립의 크기가 150㎚보다 작은, 바람직하게는 50㎚보다 작은 고저항률층(45)이 절연된 제2 웨이퍼(41) 상에 제공된다. 이 층(45)은 예컨대 도핑되지 않거나 약하게 도핑된 실리콘, 도핑되지 않은 폴리실리콘, 게르마늄, 도핑되지 않은 폴리게르마늄, 폴리-SiGe 탄화실리콘 중의 하나일 수 있으나, 거기에 한정되지는 않는다. 이 층은, 예컨대 다수의 작은 결정립을 형성하도록 결정화된 비정질 실리콘층으로 형성되어, 전하 트랩이 많은 중간층을 형성할 수 있다. 전술한 바와 같이, 결정화는 어떠한 적절한 결정화 방법, 예컨대 어닐링, 급속 열처리(RTA), 또는 레이저 결정화에 의하여 이루어질 수 있다. 이러한 결정화 단계는 준비된 제1 및 제2 웨이퍼(40 및 41)를 접합하기 전, 접합하는 동안 또는 접합한 후에 수행될 수 있다.
그 후에, 준비된 제1 및 제2 웨이퍼(40, 41)는 세정되고 서로 접합된다.
도 10은 주파수의 함수로 측정된 다층 구조의 전기적 손실을 도시하고 있다. 도 10의 그래프는 주파수의 함수로 연속 전압 성분 VA = 0V인 경우와 스마트 컷 공정에 의하여 얻어진 세 SOI 구조에 대하여 손실의 발생을 나타내며, 상이한 Qox와 Dit 값을 제시한다.
이하의 표 2는 세 구조 SL1, SL2, SH1 각각에 대한 Qox와 Dit 값을 나타낸다.
구조의 이름 Qox [#/㎝2] Dit [#/㎝2/eV]
SL1 ~ 1e10 무시해도 좋음
SL2 ~ 1e10 ~ 1e11
SH1 ~ 1e10 단, Qox , SH1 > Qox , SL1 무시해도 좋음
도 10의 점이 있는 그래프는 다층 구조의 기판의 저항률 ρeff를 제외한 동일한 구조 상에서 구현되는 CPW의 모의 손실에 대응하는데, 저항률 ρeff 값은 100Ω·㎝(가장 높은 그래프)에서 5000Ω·㎝(가장 낮은 그래프)까지 변하며, 도 10의 화살표가 지시하는 바와 같이 증가한다. 이러한 그래프는 저항률 ρeff가 높아질수록 이론적인 손실이 낮아짐을 나타낸다. 이론적 손실은 금속 도체와 관련된 손실(도 10의 가장 낮은 그래프의 전체 선에 대응함) 및 기판 내의 손실을 포함한다는 점을 주의하여야 한다.
또한 도 10은 가장 높은 Dit 값을 가진 다층 구조가 가장 낮은 손실을 보인다는 것을 나타내고 있다. 이러한 구조의 손실은 4000Ω·㎝ 단위의 유효 저항률에 대응하는데, 이는 금속선에 관련된 손실에 비해 기판에 관련된 손실을 무시해도 좋도록 만든다(전체 손실 α는 손실 αSUB와 αCOND의 합과 같으므로, αSUB가 0으로 가면, α는 αCOND와 같아짐).
Qox 값은 낮으나 Dit 값은 무시해도 좋을 정도인 다층 구조는 300 내지 500Ω·㎝의 기판 저항률 값에 대응하는 손실을 나타낸다.
본 발명에 따르면, 다층 구조의 절연층 내 전하량 및/또는 전하 트랩 밀도는 상기 다층 구조의 유효 저항률을 최대화하기 위하여 변화된다.
아틀라스로 수행된 추가적인 시뮬레이션은 발명자들이 견실한 웨이퍼를 제공하기 위하여 필요한 전하 트랩 밀도 Dit의 최소 수준을 측정하는 것을 가능하게 하였다. 이러한 시뮬레이션에 의하면, 절연층(13) 내 전하 캐리어의 밀도 Qox가 수 1011/㎝2으로 높게 절연층(13)이 특징지어지더라도 기판 경계면 근처의 모든 기생 전도 경로를 제거하기에 충분한 트랩 밀도는 1011/㎝2/eV, 바람직하게는 1012/㎝2/eV이다. 현재 다층 표준 CMOS 공정에서도 Qox가 그러한 높은 값에 이르고 있으며, 금속층의 수가 더 증가하고 절연체의 두께가 더 두꺼워질 장래의 CMOS 공정에서는 더 증가할 것으로 예상된다.
<실험>
서로 다른 웨이퍼가 제조되고 측정되었다. 모든 웨이퍼는 HR 실리콘 기판, 즉 저항률이 약 104Ω·㎝ 이상인 기판으로부터 시작하여 만들어졌다. 이하의 표 1은 제조된 웨이퍼에 대한 결과 및 그들의 특징 중 일부를 제공한다. DLBHR26과 DLBHR26tb를 제외한 모든 웨이퍼는 서로 다른 웨이퍼에 대하여 서로 다른 온도에서 HR 실리콘 기판 상에 증착된 폴리실리콘층으로 제조되었고, 증착된 폴리실리콘층은 서로 다른 웨이퍼에 대하여 다양한 두께를 가진다. 모든 경우에 있어서, 폴리실리콘층은 감압 화학기상증착(low pressure-chemical-vapor-deposition; LPCVD) 공정으로 증착되었다. 그러나 본 발명은 이 공정에 한정되지 않는다. 이와 다른 증착 방법은, 예컨대 플라스마 화학기상증착(plasma-enhanced chemical vapor deposition; PECVD) 또는 대기압 화학기상증착(atmospheric pressure chemical vopor deposition; APCVD)이다. 웨이퍼 DLBHR26 및 DLBHR26tb는 모두 본 발명의 일 실시예에 따라 HR 실리콘 기판 상에 증착된 비정질 실리콘층으로 제조되었다. 그리고 나서 실리콘은 900℃에서 2분간 RTA로 결정화되었다. 주위 온도(20℃)에서 900℃로 상승하는 RTA 온도의 상승 시간은 2초였다. 기준 웨이퍼 DLBH13 역시 추가적인 폴리실리콘층 없이 만들어졌다. 그리고 나서, 모든 웨이퍼에 대하여, 추가적인 폴리실리콘층의 효과를 증명하기 위하여 절연층이 PECVD 공정을 통하여 Qox가 높고 두께가 3㎛인 산화실리콘층으로 증착되었다. 측정되지는 않았지만, 그러한 산화물층에서 절연층 내의 전하 밀도 Qox가 수 1011/㎝2이고 산화물-폴리실리콘 경계면에서 트랩 밀도가 1011/㎝2/eV보다 크다는 것은 문헌으로부터 공지되어 있으며 예상된다.
그리고 나서 모든 웨이퍼(Leti 025 및 ST 013 제외)는 둘로 나누어졌고, 그 중 하나는 표준 반도체 장치 공정의 열 수지를 시뮬레이션하기 위하여 중립 환경(대기압, N2 100%)에서 4시간 동안 950℃의 온도에서 어닐링되었다. 확장자 'tb'는 이러한 샘플을 식별하기 위하여 부가되었다. 또 다른 하나는 어닐링되지 않았다. 마지막으로, 공면 도파관이 산화물층에 증착된 1㎛ 두께의 알루미늄층으로 패턴화되었다. CPW는 HF 아날로그 집적 회로에서 사용되는 전형적인 전송선이다. CPW는 이 실험에서 제조된 웨이퍼의 유효 저항률을 특정하기 위하여 사용되었다.
비교의 목적으로, 상업적으로 사용 가능한 고저항률 SOI 기판(SOITEC) 상에 만들어지고 발명자의 실험실 밖에서 처리된 CPW 선, 즉 CEA-LETI(Leti 025) 및 ST-M(ST 013)에서 완전한 SOI CMOS 공정으로 제조된 CPW 선이 또한 측정되었다. 표 1에 이러한 결과가 제시되고 있다.
웨이퍼 ID 실리콘층 증착 온도 [℃] 실리콘층 두께 [㎚] 어닐링 유효 저항률 [Ω·㎝]
DLBH13 - - x 200 ~ 400
DLBH13tb - - o NA
DLBHR14 585 20 x 300
DLBHR14tb 585 20 o 500
DLBHR15 585 80 x 900
DLBHR15tb 585 80 o 5k
DLBHR16 585 150 x 1k
DLBHR16tb 585 150 o > 10k
DLBHR17 625 20 x 900
DLBHR17tb 625 20 o 7k
DLBHR18 625 80 x 1k
DLBHR18tb 625 80 o 9k
DLBHR19 625 150 x 5k
DLBHR19tb 625 150 o 9k
Leti 025 - - - 200 ~ 250
ST 013 - - - 600 ~ 800
DLBHR26 525 + RTA 400 x > 10k
DLBHR26tb 525 + RTA 400 o > 10k
웨이퍼 DLBH13(기판-절연층 경계면에 폴리실리콘층이 없는 기준 웨이퍼)의 유효 저항률은 약 200 내지 400Ω·㎝인데, 이는 실리콘 기판으로의 높은 저항손을 나타낸다. 반면에, 보호막이 씌워진 산화물층 아래에, 즉 기판과 절연층 사이에 추가적인 폴리실리콘층을 포함하는 모든 HR 실리콘 웨이퍼는 더 높은 유효 저항률을 나타내며, 이는 표 1로부터 알 수 있다. 본 발명의 일 실시예에 따르면, 본 발명에 따른 다층 구조의 유효 저항률은 바람직하게는 5㏀보다 작지 않고, 더 바람직하게는 10㏀보다 작지 않다. 최종 유효 저항률이 폴리실리콘층의 두께에 의존한다는 점을 이상의 표 1로부터 알 수 있는데, 이는 폴리실리콘층 내의 부피 트랩이 중요한 역할을 함을 가리킨다. 산화물-실리콘 경계면에서 기생 전도층을 효과적으로 억제하기 위해 최소 200㎚ 두께의 폴리실리콘이 고려될 수 있음이 증명되었다.
950℃에서의 긴 열처리(4시간) 전과 후의 각 샘플의 유효 저항률의 측정은 유효 저항률 안정성 상의 CMOS 열 수지의 효과를 시뮬레이션하는 것을 가능하게 한다. 그 결과는, 열처리가 폴리실리콘이 증착된 웨이퍼의 유효 저항률에 큰 영향을 미치는 반면, 525℃에서 증착되고 급속 열처리(RTA)에 의하여 900℃에서 2분 동안 결정화된 비정질 실리콘층의 경우(DLBHR26 및 DLBHR26tb)에는 아무런 영향이 없음을 명백히 나타내고 있다. 주위 온도(20℃)에서 900℃로 상승하는 RTA 온도의 상승 시간은 2초였다.
이상은 이러한 샘플들만이 열역학적으로 안정함을 암시하고 있다. 이러한 두 샘플 모두 유효 저항률은 10000Ω·㎝보다 크며, 이는 훨씬 만족스러운 값이다.
SOI 웨이퍼의 장래 매입될 산화물과 각각의 증착된 폴리실리콘층의 경계를 확인하기 위하여, 주사 전자 현미경(SEM) 사진 및 SEM 측정이 만들어졌다. 도 5 및 도 6은 각각 625℃에서 증착된 폴리실리콘층의 단면도와 525℃에서 증착된 RTA-결정화된 실리콘층의 단면도를 도시하고 있다. 525℃에서 증착된 RTA-결정화된 실리콘층의 경우, 결정립의 크기가 더 작고 트랩 밀도가 더 높음을 명백히 알 수 있다. 또한, 625℃에서 증착된 기존의 폴리실리콘에 비하여 표면의 질이 훨씬 좋다. 2×2㎛2의 스캔 영역 상에서 수행되는 원자현미경(AFM) 측정은 이러한 관찰을 확인한다. 즉, 도 11(b) 및 11(a)의 AFM 사진에서 각각 도시된 바와 같이, 625℃에서 증착된 폴리실리콘과 525℃에서 증착된 RTA-결정화된 실리콘에 대하여 각각 RMS 거칠기 / 최대 높이는 2.24㎚ / 16.5㎚와 0.37㎚ / 3.14㎚로 측정된다. 후자에 있어서, 표면의 질은 표면의 화학 기계적 연마(CMP)의 사용 없이도 접합이 가능하게 할 것이다. SEM 사진은 525℃에서 증착된 RTA-결정화된 실리콘의 경우 결정립의 크기를 20 내지 40㎚로 결정한 반면에, 625℃에서 증착된 폴리실리콘의 경우 200㎚ 이상으로 결정하였다. 따라서, 매우 높고 안정한 저항률의 다층 웨이퍼를 얻기 위한 최선의 후보는 저온, 예컨대 약 525℃에서 증착되고, 고온, 예컨대 900℃ 이상에서 RTA에 의하여 결정화된 비정질 실리콘이다.
본 발명에 따른 장치에 대하여 본 명세서에서 바람직한 실시예, 구체적인 구성, 및 물질이 논의되었지만, 본 발명의 범위와 진위를 떠나지 않고 형식상 및 구체적으로 다양한 수정 또는 변경이 이루어질 수 있음이 이해될 것이다. 예를 들면, 스마트 컷 유형의 제조 방법이 기술되었지만, 다층 구조의 다른 제조 방법들, 특히 기판의 접합을 포함하는 방법, ELTRAN 유형의 방법 또한 사용될 수 있다. 또한, SOI가 기술되고 논의되었지만, 본 발명의 방법은 예컨대 BESOI(back etched SOI), SGOI(strained-silicon-on-silicon germanium-on-insulator), sSOI(strained SOI), GeOI(germanium-on-insulator), SOA(silicon-on-anything), 또는 silicon-on-insulating multilayer와 같은 다른 다층 구조의 제조에도 사용될 수 있으며, 단, 여기에 한정되지는 않는다.

Claims (19)

  1. 저항률이 3㏀·㎝보다 큰 고저항률 실리콘 기판, 활성 반도체층, 및 상기 실리콘 기판과 상기 활성 반도체층 사이의 절연층을 포함하는 다층 반도체 구조의 제조 방법으로서,
    상기 절연층과 상기 실리콘 기판 사이의 전하 트랩 밀도(charge trap density)를 증가시킴으로써 상기 고저항률 실리콘 기판 내의 저항손(ohmic loss)을 억제하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 전하 트랩 밀도를 증가시키는 단계는 상기 실리콘 기판과 상기 절연층 사이에 중간층을 가하는 단계를 포함하고,
    상기 중간층은 크기를 가지는 결정립(grain)을 포함하며,
    상기 중간층의 상기 결정립의 평균 크기는 150㎚보다 작고, 바람직하게는 50㎚보다 작은 방법.
  3. 제2항에 있어서,
    상기 중간층은 상기 전하 트랩 밀도가 적어도 1011/㎝2/eV이고, 바람직하게는 적어도 1012/㎝2/eV인 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 중간층을 가하는 단계는 상기 실리콘 기판과 상기 절연층 사이에 도핑되지 않거나 약하게 도핑된 실리콘층, 도핑되지 않은 폴리실리콘층, 게르마늄층, 도핑되지 않은 폴리게르마늄층 또는 폴리-SiGe 탄화실리콘층 중 어느 하나를 가하는 단계를 포함하는 방법.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 중간층은 RMS 거칠기를 가지고,
    상기 중간층의 상기 RMS 거칠기는 평균 0.5㎚ 이하의 값을 가지는 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 폴리실리콘층을 가하는 단계는 상기 폴리실리콘층을 형성하도록 상기 실리콘 기판 상에 비정질 실리콘을 증착하는 단계 및 상기 비정질 실리콘을 결정화하는 단계를 포함하는 방법.
  7. 제6항에 있어서,
    상기 결정화하는 단계는 열처리 또는 급속 열처리(RTA) 또는 레이저 결정화 중 어느 하나를 포함하는 방법.
  8. 제2항 내지 제7항 중 어느 한 항에 있어서,
    상기 중간층으로 덮인 고저항률 실리콘 기판을 절연체 보호막이 씌워진 반도체 기판에 접합하는 단계를 포함하는 방법.
  9. 제8항에 있어서,
    상기 고저항률 실리콘 기판을 상기 절연체 보호막이 씌워진 반도체 기판에 접합하기 전에 상기 중간층의 표면 산화를 포함하는 방법.
  10. 제2항 내지 제7항 중 어느 한 항에 있어서,
    상기 중간층을 절연체 보호막이 씌워진 반도체 기판 상에 제공하는 단계, 및 이것을 상기 고저항률 실리콘 기판에 접합하는 단계를 포함하는 방법.
  11. 제2항 내지 제10항 중 어느 한 항에 있어서,
    상기 중간층은 두께가 적어도 100㎚이고, 바람직하게는 100㎚ 내지 450㎚이며, 더 바람직하게는 200㎚ 내지 300㎚인 방법.
  12. 제2항 내지 제11항 중 어느 한 항에 있어서,
    상기 구조에서 표준 CMOS 공정이 수행된 후 상기 전하 트랩 밀도는 1011/㎝2/eV 이상으로 남는 방법.
  13. 저항률이 3㏀·㎝보다 큰 고저항률 실리콘 기판, 활성 반도체층, 및 상기 실리콘 기판과 상기 활성 반도체층 사이의 절연층을 포함하는 다층 구조로서,
    상기 다층 구조는 상기 고저항률 기판과 상기 절연층 사이에 중간층을 포함하고,
    상기 중간층은 크기를 가지는 결정립을 포함하며,
    상기 중간층의 상기 결정립의 평균 크기는 150㎚보다 작고, 바람직하게는 50㎚보다 작은 다층 구조.
  14. 제13항에 있어서,
    상기 중간층은 전하 트랩 밀도가 적어도 1011/㎝2/eV이고, 바람직하게는 적어도 1012/㎝2/eV인 다층 구조.
  15. 제13항 또는 제14항에 있어서,
    상기 다층 구조는 유효 저항률이 5㏀·㎝보다 큰, 바람직하게는 10㏀·㎝보다 큰 다층 구조.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 중간층은 도핑되지 않거나 약하게 도핑된 실리콘층, 도핑되지 않은 폴 리실리콘층, 게르마늄층, 도핑되지 않은 폴리게르마늄층 또는 폴리-SiGe 탄화실리콘층 중 어느 하나를 포함하는 다층 구조.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서,
    상기 중간층은 RMS 거칠기가 평균 0.5㎚ 이하의 값을 가지는 다층 구조.
  18. 제13항 내지 제17항 중 어느 한 항에 있어서,
    상기 활성 반도체 층은 Si, Ge, SixGey, SiC, InP, GaAs 또는 GaN 중 적어도 하나로 만들어지는 다층 구조.
  19. 제13항 내지 제18항 중 어느 한 항에 있어서,
    상기 절연층은 산화물, 질화물, Si3N4, 다공성 절연 물질, k가 낮은 절연 물질, k가 높은 유전체 또는 중합체 중 적어도 하나로 만들어지는 다층 구조.
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