FR3067517B1 - Substrat soi compatible avec les technologies rfsoi et fdsoi - Google Patents

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Abstract

Substrat (100) de type semi-conducteur sur isolant, comportant au moins : - une couche support (102) ; - une couche superficielle (104) de semi-conducteur ; - une couche diélectrique enterrée (106) disposée entre la couche support et la couche superficielle ; - une couche (108) de piégeage de charges électriques disposée entre la couche diélectrique enterrée et la couche support, et comprenant au moins un matériau semi-conducteur polycristallin et/ou un matériau à changement de phase ; dans lequel la couche de piégeage de charges électriques comporte au moins une première région (110) et au moins une deuxième région (112) disposées l'une à côté de l'autre dans le plan de la couche de piégeage de charges électriques, le matériau de la première région étant dans un état au moins partiellement recristallisé et ayant une résistivité électrique inférieure à celle du matériau de la deuxième région.

Description

SUBSTRAT SOI COMPATIBLE AVEC LES TECHNOLOGIES RFSOI ET FDSOI
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention porte sur le domaine des substrats RFSOI (Silicium sur isolant Radio Fréquence, ou « Radio-Frequency Silicon On Insulator» en anglais) et FDSOI (Silicium sur isolant complètement déserté, ou « Fully Depleted Silicon On Insulator» en anglais), ainsi que celui des dispositifs semi-conducteurs réalisés à partir de tels substrats.
Il existe deux types distincts de substrats SOI utilisés pour des applications électroniques différentes : - les substrats RFSOI utilisés pour les applications Radio Fréquence (RF) comme les modules Front End ; - les substrats FDSOI utilisés pour les applications numériques à hautes performances et faible consommation, et permettant la réalisation de composants de type FDSOI.
Ces deux types de substrats SOI ont des caractéristiques spécifiques adaptées pour l'une ou l'autre de ces deux applications distinctes.
Ainsi, un substrat FDSOI comporte une fine couche superficielle silicium (par exemple d'épaisseur égale à 10 nm), une couche diélectrique enterrée, ou BOX, fine (par exemple d'épaisseur égale à 20 nm), et couche support, ou couche massive, de silicium légèrement dopé (par exemple avec une résistivité comprise entre environ 0,1 et 1 Ohm.cm) disposée sous le BOX pour permettre une polarisation arrière des transistors FDSOI réalisés dans ce substrat. La mobilité dans le canal d'un tel transistor FDSOI peut donc être contrôlée depuis la face arrière du substrat qui forme une grille arrière du transistor, grâce à un contact latéral faiblement résistif accessible depuis la face avant du substrat et qui est relié à la portion de silicium dopé se trouvant sous le BOX du transistor. Cette polarisation arrière permet de moduler les performances (notamment la vitesse) et/ou la consommation des transistors réalisés, notamment leur tension de seuil. Cela nécessite toutefois d'avoir une bonne conduction électrique entre le contact face avant et la zone dopée formée sous le BOX du transistor.
Un substrat RFSOI comporte au contraire une couche support fortement résistive (par exemple avec une résistivité supérieure à environ 0,5 kO.cm, voire supérieure à 1 kO.cm) afin de limiter les pertes dans les composants RF ou passifs réalisés sur ou dans un tel substrat.
Un problème majeur rencontré pour les applications RF est la présence d'une couche de conduction parasite formée par des charges libres parasites générées par la présence de charges fixes dans le BOX du substrat. Ceci est particulièrement nuisible à la linéarité des signaux RF qui présentent des puissances non négligeables (0 à 30 dBm), et créé de la diaphonie.
Pour résoudre ce problème, il est possible de disposer une couche de piégeage de charges électriques, appelée couche « trap rich », juste sous le BOX afin de capturer les charges libres et ainsi réduire considérablement, voire annuler, la formation de la couche conductrice parasite. Cette couche de piégeage de charges est formée, typiquement par dépôt PECVD, LPCVD ou par épitaxie, sur la couche support juste avant le procédé de fabrication du substrat RFSOI. Les composants RF sont ensuite fabriqués sur le substrat RFSOI comme sur un substrat SOI classique.
De manière avantageuse, la couche de piégeage de charges est formée par un dépôt de polysilicium. Par rapport aux autres techniques, le polysilicium permet d'atteindre une haute densité de pièges (« trap » en anglais), une haute résistivité (entre environ 5 et 10 kOhm.cm), et une bonne stabilité thermique à haute température (jusqu'à environ 1100°C) compatible avec la mise en œuvre d'un procédé CMOS, tout en offrant la possibilité de déposer ou de faire croître un oxyde de silicium pour passiver la couche et rendre ainsi possible le collage direct de cette couche d'oxyde lors la fabrication de ce substrat.
Un exemple de procédé de réalisation d'un substrat RFSOI comprenant une couche de piégeage de charges électriques est décrit dans le document EP 1 665 367 Al.
Le document FR 2 973 158 Al décrit en outre une technique pour stabiliser les grains de la couche de piégeage de charges en insérant une fine couche diélectrique entre la couche de piégeage de charges et la couche support pour empêcher ou retarder la recristallisation intempestive de la couche de piégeage de charges qui est responsable de la baisse d'efficacité de cette couche.
Dans tous les cas, la couche de piégeage de charges d'un substrat RFSOI est formée de manière uniforme sur le substrat et est conçue pour être stable thermiquement.
Avec les prochains nœuds technologiques (22 nm et moins), et l'émergence de l'internet des objets (loT, ou « Internet Of Things » en anglais) et de la 5G (cinquième génération de standards pour la téléphonie mobile), il serait très intéressant de disposer d'un substrat SOI performant à la fois pour les dispositifs actifs de type FDSOI et pour les dispositifs passifs et les dispositifs RF.
Toutefois, la présence d'une couche de piégeage de charges très résistive, utile pour les composants passifs ou RF, est incompatible avec une polarisation arrière de transistors FDSOI et qui nécessite une conduction entre les zones d'isolation et sous le BOX afin de piloter en tension par la face arrière les grilles arrières des transistors FDSOI.
De plus, une mise en forme de la couche de piégeage de charges qui consisterait à ne former cette couche qu'aux emplacements prévus pour le composants RF ou passifs lors de la fabrication du substrat SOI n'est pas industriellement faisable car cela suppose que le fondeur ou le fabriquant de circuit intégré donnent au fabricant du substrat qui sera utilisé pour la fabrication des circuits intégrés le détail et le plan des circuits qui seront réalisées.
EXPOSÉ DE L'INVENTION
Un but de la présente invention est de proposer un nouveau substrat de type semi-conducteur sur isolant ayant les avantages d'un substrat RFSOI comportant une couche de piégeage de charges électriques, tout en étant compatible avec la technologie FDSOI et notamment avec une polarisation arrière des composants FDSOI, notamment de transistors FDSOI, réalisés sur ce substrat.
Pour cela, l'invention propose un substrat de type semi-conducteur sur isolant, comportant au moins : - une couche support ; - une couche superficielle de semi-conducteur ; - une couche diélectrique enterrée disposée entre la couche support et la couche superficielle ; - une couche de piégeage de charges électriques disposée entre la couche diélectrique enterrée et la couche support, et comprenant au moins un matériau semi-conducteur polycristallin et/ou un matériau à changement de phase ; dans lequel la couche de piégeage de charges électriques comporte au moins une première région et au moins une deuxième région disposées l'une à côté de l'autre dans le plan de la couche de piégeage de charges électriques, le matériau de la première région étant dans un état au moins partiellement recristallisé et ayant une résistivité électrique inférieure à celle du matériau de la deuxième région.
Ce substrat comporte une couche de piégeage de charges électriques dont la structure permet d'associer les bénéfices d'un substrat RFSOI et ceux d'un substrat FDSOI au sein d'un même substrat, via la réalisation de régions distinctes au sein de la couche de piégeage de charges électriques, ces régions distinctes présentant des propriétés différentes selon qu'elles soient destinées à faire partie d'une région RFSOI du substrat ou d'une région FDSOI du substrat. L'utilisation d'un semi-conducteur polycristallin et/ou d'un matériau à changement de phase pour former la couche de piégeage de charges électriques permet de réaliser un ajustement local, par exemple via l'utilisation d'un laser, des propriétés de cette couche, et délimiter ainsi différentes régions au sein de cette couches selon les propriétés FDSOI ou RFSOI recherchées pour chaque région.
En effet, dans la couche de piégeage de charges électriques, les pièges sont majoritairement formés aux joints de grains, où ils sont associés avec les liaisons pendantes du matériau. Des régions de déplétion et des barrières de potentiel sont formées autour des grains pour compenser les charges piégées aux joints de grains. Pour augmenter la densité de pièges et par conséquent l'efficacité de la couche de piégeage de charges, la surface des joints de grain doit être maximisée, ce qui implique de diminuer la taille des grains. Par exemple, des grains de polysilicium de taille comprise entre environ 100 nm et 150 nm permettent de retrouver la résistivité nominale du silicium qui est de l'ordre de 5 kOhm.cm. L'uniformité de la taille des grains, la structure colonnaire et la morphologie des grains au sein de la couche de piégeage de charges, le long de son épaisseur, influent fortement sur l'efficacité de réduction des courants parasites. L'épaisseur de la couche de piégeage de charges joue également un rôle important.
En outre, la résistivité de la couche de piégeage de charges et sa propriété de réduction des conductions parasites diminuent quand la taille des grains augmente. En chauffant localement la ou les premières régions de la couche de piégeage de charges électriques, une recristallisation du matériau au sein de cette ou ces premières régions se produit, engendrant une augmentation de la taille des grains du matériau au sein de cette ou ces premières régions. Cela réduit la résistivité électrique de ce matériau recristallisé et rend cette ou ces premières régions adaptées à la technologie FDSOI, tout en conservant la ou les autres régions du substrat compatible avec la technologie RFSOI.
Cet ajustement local peut correspondre à un échauffement significatif du matériau de la première région, modifiant la structure des grains qui la composent et faisant baisser sa résistivité.
La partie du substrat incluant la première région de la couche de piégeage de charges électriques et les portions des autres couches du substrat localisées sur cette première région forment une partie du substrat adaptée à la réalisation de composants FDSOI. Celle incluant la deuxième région de la couche de piégeage de charges électriques et les portions des autres couches du substrat localisées sur cette deuxième région forment une partie du substrat adaptée à la réalisation de composants RF et/ou passifs.
Le substrat comprend donc une couche de piégeage de charges électriques qui peut être inactivée ou modulée localement en fonction des caractéristiques recherchées au sein de différentes régions du substrat, notamment les régions destinées à recevoir des zones actives de composants FDSOI. Les régions sur lesquelles des composants passifs et/ou RF (inductance, lignes de transmission, etc.) sont destinés à être réalisés sont disposées en regard d'une région « trap rich » fonctionnelle, c'est-à-dire dans laquelle le matériau de la couche de piégeage de charges électriques est dans un état non recristallisé.
Ce substrat comporte donc, sous la couche diélectrique enterrée, des régions très résistives sans zone de conduction parasite à l'endroit où la couche de piégeage de charges électriques est fonctionnelle (matériau non recristallisé), ainsi que des régions électriquement moins résistives à l'endroit où les propriétés de la couche de piégeage de charges électriques ont été modifiées, permettant la réalisation d'une polarisation arrière des composants actifs réalisés au niveau de ces régions.
La recristallisation du matériau de la première région de la couche de piégeage de charges électriques est réalisée telle que la structure des grains de ce matériau soit modifiée (augmentation de la taille des grains), faisant baisser la résistivité du matériau de cette première région. La recristallisation peut être réalisée jusqu'à ce que le matériau recristallisé de la première région soit monocristallin.
Grâce à la résistivité électrique plus faible du matériau de la première région de la couche de piégeage de charges électriques, ce matériau peut être utilisé pour former une grille de polarisation arrière de composants FDSOI réalisés au niveau de cette première région.
Le plan de la couche de piégeage de charges électriques correspond au plan principal de cette couche et qui est parallèle aux interfaces entre les différentes couches du substrat.
La couche de piégeage de charges électriques peut comporter au moins l'un des matériaux suivants : silicium polycristallin, germanium polycristallin, silicium-germanium polycristallin, matériau à changement de phase.
La couche de piégeage de charges électriques est avantageusement sensible en absorption à un éclairage (c'est-à-dire apte à absorber les électrons de cet éclairage) faisant appel à au moins une longueur d'onde à laquelle le matériau de la couche support et/ou le matériau de la couche superficielle est transparent, par exemple une longueur d'onde du domaine infrarouge. C'est le cas lorsque du germanium polycristallin et/ou du SiGe polycristallin et/ou un matériau à changement de phase est utilisé pour former la couche de piégeage de charges électriques et que du silicium est utilisé pour former la couche support et/ou la couche superficielle, l'éclairage utilisé émettant une ou des longueurs d'onde du domaine infrarouge.
De manière avantageuse, le matériau de la couche superficielle a une température de fusion supérieure à la température de recristallisation de la couche de piégeage de charges électriques afin d'avoir une bonne sélectivité du chauffage lorsque ce chauffage de la couche de piégeage de charges électriques est réalisé à travers la couche superficielle. C'est le cas lorsque la couche superficielle comporte du silicium monocristallin qui a une température de fusion élevée (environ 1415°C) et que la couche de piégeage de charges électriques comporte du silicium polycristallin (température de recristallisation comprise entre environ 800°C et 900°C), du Ge polycristallin, du SiGe polycristallin, ou encore un matériau à changement de phase. Cela peut s'appliquer également entre le matériau de la couche de piégeage de charges électriques et celui de la couche support lorsque l'éclairage est réalisé à travers la couche support.
Un matériau à changement de phase a pour avantage de présenter une réversibilité de son état cristallin, et peut passer rapidement de l'état cristallin à l'état amorphe ou inversement.
Une épaisseur de chacun des grains du matériau de la première région peut être égale à, ou proche de, l'épaisseur de la couche de piégeage de charges électriques, ce qui permet d'obtenir une bonne conductivité électrique du matériau de la première région.
La couche de piégeage de charges électriques peut comporter un matériau à changement de phase qui se trouve à l'état cristallin dans la première région et à l'état amorphe dans la deuxième région.
Le substrat peut comporter en outre une couche d'absorption thermique disposée entre la couche de piégeage de charges électriques et la couche support. Dans ce cas, la fonction principale de la couche d'absorption thermique est d'absorber un rayonnement utilisé pour chauffer et recristalliser le matériau de la première région de la couche de piégeage de charges électriques.
Dans ce cas : - la couche de piégeage de charges électriques peut comporter du silicium polycristallin, et - la couche d'absorption thermique peut comporter du germanium polycristallin ou du silicium-germanium polycristallin ou un matériau à changement de phase.
Lorsque la couche d'absorption thermique comporte du germanium polycristallin ou du silicium-germanium polycristallin ou un matériau à changement de phase, le matériau de cette couche qui reçoit le rayonnement thermique est également au moins partiellement recristallisé. L'invention porte également sur un dispositif semi-conducteur comprenant au moins : - un substrat tel que décrit ci-dessus ; - une première tranchée d'isolation traversant au moins la couche superficielle, la couche diélectrique enterrée et la couche de piégeage de charges électriques du substrat et séparant les première et deuxième régions de la couche de piégeage de charges électriques du substrat l'une de l'autre ; - un composant FDSOI réalisé dans une première portion de la couche superficielle du substrat qui est superposée à la première région de la couche de piégeage de charges électriques du substrat ; - un composant passif et/ou RF réalisé dans et/ou sur une deuxième portion de la couche superficielle du substrat qui est superposée à la deuxième région de la couche de piégeage de charges électriques du substrat.
Le dispositif peut comporter en outre : - un puits dopé formé dans une portion de la couche support du substrat et disposé contre la première région de la couche de piégeage de charges électriques du substrat ; - une deuxième tranchée d'isolation traversant au moins la couche superficielle, la couche diélectrique enterrée et la couche de piégeage de charges électriques du substrat et séparant des première et deuxième parties de la première région de la couche de piégeage de charges électriques du substrat qui sont reliées électriquement l'une à l'autre par le puits dopé, la première partie de la première région de la couche de piégeage de charges électriques du substrat formant un plan de polarisation arrière, ou grille arrière, du composant FDSOI; - un contact électrique traversant la couche superficielle et la couche diélectrique enterrée, en contact avec la deuxième partie de la première région de la couche de piégeage de charges électriques du substrat.
Le contact électrique permet d'appliquer un potentiel électrique sur la première partie de la première région de la couche de piégeage de charges électriques via le puits dopé et la deuxième partie de la première région de la couche de piégeage de charges électriques. L'invention concerne également un procédé de réalisation d'un substrat de type semi-conducteur sur isolant, comportant la réalisation d'un empilement comprenant : - une couche support ; - une couche superficielle de semi-conducteur ; - une couche diélectrique enterrée disposée entre la couche support et la couche superficielle ; - une couche de piégeage de charges électriques disposée entre la couche diélectrique enterrée et la couche support, et comprenant au moins un matériau semi-conducteur polycristallin et/ou un matériau à changement de phase ; et comportant en outre la réalisation, dans la couche de piégeage de charges électriques, d'au moins une première région et d'au moins une deuxième région disposées l'une à côté de l'autre dans le plan de la couche de piégeage de charges électriques, au cours de laquelle le matériau de la première région est au moins partiellement recristallisé tel que sa résistivité électrique soit inférieure à celle du matériau de la deuxième région.
La réalisation de la première région peut comporter la mise en œuvre d'un recuit local par laser du matériau de la première région.
Le laser émet une lumière dont la longueur d'onde est absorbée par la couche de piégeage de charges électriques. Le laser a pour effet d'effectuer un recuit significatif proche de la température de fusion du matériau de la couche de piégeage de charges électrique et d'augmenter la taille des grains de ce matériau. Cette augmentation de taille de grains du matériau de la couche de piégeage de charges électrique diminue la densité de pièges à l'interface avec la couche diélectrique enterrée. Ceci permet par exemple de diminuer, voire de détruire l'effet de piégeage de charges électriques à l'endroit où les composants FDSOI vont être fabriqués, tout en garantissant par ailleurs, une bonne résistivité et une très bonne linéarité dans les zones du substrat dédiées pour la RF.
La couche superficielle du substrat peut comporter du silicium monocristallin, et, lors du recuit local par laser du matériau de la première région, le laser peut être focalisé sur la première région de la couche de piégeage de charges électriques à travers la couche superficielle et la couche diélectrique enterrée du substrat.
La longueur d'onde de la lumière émise par le laser peut être choisie telle que cette lumière ne soit pas absorbée par le silicium de la couche superficielle, par exemple dans le domaine infrarouge.
En variante, lors du recuit local par laser du matériau de la première région, le laser peut être focalisé sur la première région de la couche de piégeage de charges électriques au moins à travers la couche support du substrat.
Dans ce cas, la couche diélectrique enterrée peut servir de barrière thermique pour ne pas chauffer la couche superficielle.
Selon une autre variante, le substrat peut comporter en outre une couche d'absorption thermique disposée entre la couche de piégeage de charges électriques et la couche support, et le laser peut être focalisé sur une région de la couche d'absorption thermique superposée à la première région de la couche de piégeage de charges électriques et au moins à travers la couche support du substrat. L'invention porte également sur un procédé de réalisation d'un dispositif semi-conducteur comportant au moins : - la mise en œuvre d'un procédé de réalisation d'un substrat de type semi-conducteur sur isolant tel que décrit précédemment ; - la réalisation, à travers au moins la couche superficielle, la couche diélectrique enterrée et la couche de piégeage de charges électriques du substrat, d'au moins une première tranchée d'isolation entre les première et deuxième régions de la couche de piégeage de charges électriques du substrat ; - la réalisation d'au moins un composant FDSOI dans une première portion de la couche superficielle du substrat qui est superposée à la première région de la couche de piégeage de charges électriques du substrat ; - la réalisation d'au moins un composant passif et/ou RF dans et/ou sur une deuxième portion de la couche superficielle du substrat qui est superposée à la deuxième région de la couche de piégeage de charges électriques du substrat.
Dans ce procédé, les composants, c'est-à-dire le ou les composants FDSOI et le ou les composants passifs et/ou RF, peuvent être réalisés avant ou après avoir réalisé, dans la couche de piégeage de charges électriques, les première et deuxième régions. Lorsque les composants sont réalisés avant la réalisation des première et deuxième régions de la couche de piégeage de charges électriques, la recristallisation (par exemple l'exposition à un rayonnement laser) du matériau de la ou des premières régions est réalisée à travers la face arrière du substrat afin de ne pas endommager les composants.
Le procédé peut comporter en outre : - la réalisation d'une deuxième tranchée d'isolation traversant au moins la couche superficielle, la couche diélectrique enterrée et la couche de piégeage de charges électriques du substrat et séparant des première et deuxième parties de la première région de la couche de piégeage de charges électriques du substrat ; - une implantation de dopants dans une portion de la couche support du substrat qui est disposée contre la première région de la couche de piégeage de charges électriques du substrat, formant un puits dopé reliant électriquement entre elles les première et deuxième parties de la première région de la couche de piégeage de charges électriques du substrat ; - la réalisation d'un contact électrique traversant la couche superficielle et la couche diélectrique enterrée, en contact avec la deuxième partie de la première région de la couche de piégeage de charges électriques du substrat, et permettant la commande d'un plan de polarisation arrière du composant FDSOI formé par la première partie de la première région de la couche de piégeage de charges électriques du substrat.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente un substrat de type semi-conducteur sur isolant, objet de la présente invention, selon un premier mode de réalisation ; - les figures 2A et 2B représentent les étapes d'un procédé de réalisation d'un substrat de type semi-conducteur sur isolant, objet de la présente invention, selon le premier mode de réalisation ; - les figures 3 et 4 représentent un substrat de type semi-conducteur sur isolant, objet de la présente invention, respectivement selon un deuxième et un troisième modes de réalisation ; - les figures 5A à 5D représentent les étapes d'un procédé de réalisation d'un dispositif semi-conducteur, objet de la présente invention, comportant des composants FDSOI et des composants RF et/ou passifs réalisés sur un même substrat également objet de la présente invention.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
On se réfère tout d'abord à la figure 1 qui représente schématiquement un substrat 100 de type semi-conducteur sur isolant selon un premier mode de réalisation.
Le substrat 100 comporte une couche support 102 servant de couche de maintien mécanique. Afin que cette couche 102 soit compatible avec la réalisation de composants passifs et/ou RF, c'est-à-dire qu'elle soit compatible avec la technologie RFSOI, cette couche 102 comporte un matériau dit à « haute résistivité », c'est-à-dire dont la résistivité électrique est supérieure à environ 0,5 kO.cm, et de préférence supérieure à environ 1 kO.cm voire même supérieure à environ 3 kO.cm. Dans le premier mode de réalisation décrit ici, la couche 102 comporte du silicium. La résistivité électrique de ce silicium est par exemple égale à environ 5 kO.cm. L'épaisseur de la couche 102 est égale à plusieurs centaines de microns.
Le substrat 100 comporte également une couche superficielle 104 de semi-conducteur. Des composants électroniques sont destinés à être réalisés sur et/ou dans cette couche 104. Dans le premier mode de réalisation décrit ici, la couche 104 comporte du silicium monocristallin. Le substrat 100 est donc un substrat de type silicium sur isolant, ou SOI. L'épaisseur de la couche 104 est par exemple comprise entre environ 10 nm et 20 nm.
Le substrat 100 comporte également une couche diélectrique enterrée 106, ou BOX, disposée entre les couches 102 et 104. Cette couche 106 comporte par exemple du SiO2 et a une épaisseur comprise entre environ 10 nm et 100 nm, et avantageusement entre environ 10 nm et 25 nm.
Le substrat 100 comporte également une couche 108 de piégeage de charges électriques, ou couche dite « trap rich », disposée entre les couches 102 et 106. La couche 108 comporte une épaisseur comprise entre environ 200 nm et 500 nm.
Dans le premier mode de réalisation, la couche 108 comporte un matériau semi-conducteur polycristallin. Ce semi-conducteur polycristallin peut correspondre à du silicium polycristallin, ou du germanium polycristallin, ou encore du SiGe polycristallin.
La couche 108 n'est pas homogène car elle comporte au moins une première région 110 et au moins une deuxième région 112 disposées l'une à côté de l'autre dans le plan de la couche 108 (c'est-à-dire les unes à côté des autres dans un plan parallèle au plan (X,Y) représenté sur la figure 1). Ces régions 110,112 occupent chacune toute l'épaisseur de la couche 108, c'est-à-dire ont une épaisseur égale à celle de la couche 108.
La ou les premières régions 110 comportent le semi-conducteur polycristallin mentionné précédemment mais qui a subi une recristallisation au moins partielle. La ou les deuxièmes régions 112 comportent ce même semi-conducteur polycristallin mais qui n'a pas subi cette étape de recristallisation. La résistivité électrique du matériau des premières régions 110 est inférieure à celle du matériau des deuxièmes régions 112.
La recristallisation subie par le matériau de la ou des premières régions 110 augmente la taille des grains de ce matériau, réduisant ou supprimant la capacité de piégeage de charges électriques du matériau de cette ou ces premières régions 110 et réduisant la résistivité électrique de ce matériau. Dans la ou les premières régions 110, les grains du matériau de la couche 108 ont une épaisseur égale à l'épaisseur de la couche 108.
En variante du premier mode de réalisation décrit ci-dessus, la couche 108 de piégeage de charges électriques peut comporter non pas un matériau semi-conducteur polycristallin, mais un matériau à changement de phase. Dans ce cas, ce matériau se trouve à l'état cristallin dans la ou les premières régions 110 et à l'état amorphe dans la ou les deuxièmes régions 112.
Un tel matériau à changement de phase correspond par exemple à un matériau de la famille des chalcogénures, par exemple du GexSbYTe avec 0 < X < 1, 0<Y<letX + Y = l.
Un matériau à changement de phase peut être déposé avec des outils classiques de la microélectronique, par exemple par dépôt PVD, PECVD, en phase amorphe ou cristalline et avec une épaisseur comprise entre environ 100 nm et plusieurs microns. A l'état amorphe, les matériaux à changement de phase présentent une très forte résistivité, de l'ordre de 1 MQ.cm. A l'état cristallin, ces matériaux sont électriquement conducteurs et présentent une très faible résistivité, de l'ordre de quelques mQ.cm.
Ces matériaux à changement de phase peuvent passer de l'état amorphe à l'état cristallin de manière réversible en fonction du profil (durée et intensité) de recuit qui leur est appliqué. Le passage de l'état amorphe à l'état cristallin se passe généralement entre environ 500°C et 700°C.
Un procédé de réalisation du substrat 100 est décrit en lien avec les figures 2A et 2B.
Un empilement des couches 102, 108, 106 et 104 est tout d'abord réalisé, comme représenté sur la figure 2A. Ces couches peuvent être formées en mettant en œuvre plusieurs étapes de dépôt successives.
Une recristallisation au moins partielle du matériau de la couche 108 est ensuite mise en œuvre au niveau de la ou des parties de la couche 108 destinées à former la ou les premières régions 110. Cette recristallisation correspond ici à un recuit local mis en œuvre en utilisant un laser dont le faisceau est représenté sur la figure 2B et référencé 114. Sur l'exemple de la figure 2B, ce recuit est mis en œuvre à travers une face avant 116 du substrat 100, c'est-à-dire que le faisceau laser traverse les couches 104 et 106 avant d'atteindre la couche 108. En variante, la recristallisation du matériau de la ou des premières régions 110 peut être réalisée à travers une face arrière 118 du substrat 100, le faisceau laser 114 traversant la couche support 102 avant d'atteindre le matériau de la couche 108.
Le laser utilisé peut correspondre à un laser pulsé, ce qui permet d'augmenter localement la puissance pour atteindre les températures requises pour une recristallisation du matériau de la couche 108. Le dispositif d'émission laser utilisé présente par exemple les propriétés suivantes : - longueur d'onde : 1,035 pm, - puissance de sortie : 40 W, - énergie : 40 pJ (à 1MHz), - fréquence : 1 MHz, - diamètre du faisceau à 1 mètre : 2,7 mm +/- 0,3.
Le laser est par exemple utilisé ici tel que le faisceau entrant dans les couches du substrat 100 ait un diamètre compris entre environ 0,5 mm et 2 mm, ce qui permet d'obtenir une bonne résolution des régions 110, 112 entre elles. De manière avantageuse, la longueur d'onde du faisceau laser utilisé peut être comprise entre environ 1,3 pm et 1,4 pm, la différence d'absorption entre le Ge et le Si d'une telle longueur d'onde étant très significative. A titre d'exemple, une couche 108 de Ge ayant une épaisseur égale à 200 nm disposée sous une couche 106 de SiO2 d'épaisseur égale à 25 nm et sous une couche 104 de Si d'épaisseur égale à 20 nm peut atteindre une température d'environ 900°C, soit une température proche de la température du fusion du germanium et permettant une recristallisation partielle du germanium de la couche 108, en utilisant une impulsion laser de 500pJ d'une durée de 1,45 ns générée par le dispositif d'émission décrit ci-dessus. Avec une telle impulsion laser, la couche 104 ne dépasse pas une température de 500°C, n'altérant donc pas le silicium de la couche 104, notamment grâce à la barrière thermique formée par la couche 106 entre les couches 104 et 108.
Dans ce premier mode de réalisation, la couche de piégeage de charges électriques 108 présente à la fois des propriétés de piégeage de charges électriques, et est également sensible au laser utilisé pour la recristallisation du matériau des premières régions 110.
Le germanium polycristallin a pour avantage d'absorber fortement les longueurs d'onde du domaine infrarouge (longueur d'onde supérieure à environ lpm). Ainsi, un laser émettant une lumière infrarouge peut être utilisé pour la réalisation des différentes régions 110, 112 au sein de la couche 108, ces longueurs d'onde n'étant pas ou peu absorbées par le silicium qui peut former la couche 104. C'est également le cas lorsqu'un matériau à changement de phase est utilisé pour former la couche 108 et que la couche 104 comporte du silicium.
Par ailleurs, le germanium a un gap direct, ce qui favorise l'absorption d'une excitation lumineuse et une température de fusion plus basse que le silicium, ce qui favorise le changement de phase de la couche 108 lorsqu'elle comporte du germanium. L'effet de piégeage de charges obtenu avec du germanium polycristallin est par contre moins important que lorsque du silicium polycristallin est utilisé.
Du SiGe polycristallin peut ainsi être utilisé dans la couche 108 afin de stabiliser le matériau, de créer des conditions plus propices à la croissance du matériau de la couche 108 et d'augmenter la résistivité du matériau final obtenu (en comparaison au germanium).
Le Ge et/ou le SiGe et/ou le Si polycristallin peut être déposé dans des bâtis existants de microélectronique de type PECVD, LPCVD ou encore d'épitaxie.
En variante du procédé décrit ci-dessus, il est possible d'utiliser simultanément plusieurs faisceaux laser focalisés en un même point de la couche 108 pour réaliser la recristallisation du matériau des premières régions 110. Ainsi, lorsque ces faisceaux traversent la face avant 116 du substrat 100 et qu'ils traversent des portions différentes de la couche 104, cela limite réchauffement de la couche 104. Cette variante peut s'appliquer également lorsque les faisceaux entrent dans le dispositif 100 à travers la face arrière 118 formée par la couche 102.
La figure 3 représente le substrat 100 selon un deuxième mode de réalisation.
Dans ce deuxième mode de réalisation, le substrat 100 comporte, en plus des couches 102, 104, 106 et 108 précédemment décrites en lien avec le premier mode de réalisation, une couche 120 d'absorption thermique disposée entre la couche 108 de piégeage de charges électriques et la couche support 102. Le matériau de la couche 120 est choisi tel qu'il soit sensible à la longueur d'onde du laser utilisé pour recristalliser le matériau des premières régions 110. La couche 120 est en contact thermiquement avec la couche 108. En outre, la couche 120 est de préférence très isolante électriquement, ou au moins semi-conductrice avec une mobilité électronique réduite, afin de ne pas rajouter de la conductivité électrique sous la couche 106. La couche 120 est également compatible avec les procédés front end de la microélectronique qui seront mis en œuvre pour réaliser les composants sur le substrat 100. Enfin, la couche 120 est suffisamment épaisse pour capter l'énergie thermique nécessaire à la recristallisation du matériau de la couche 108, par exemple comprise entre environ 30 nm et 3 pm.
De manière avantageuse, la couche 108 comporte du silicium polycristallin, et la couche 120 comporte du germanium polycristallin ou du SiGe polycristallin ou un matériau à changement de phase.
Dans ce deuxième mode de réalisation, les fonctions d'absorption thermique et de piégeage de charges électriques sont dissociées et réparties sur les deux couches 108 et 120. Ainsi, le matériau de la couche 108 peut être choisi pour ces excellentes propriétés de piégeage de charges électriques sans qu'il soit nécessairement très absorbant par rapport au rayonnement utilisé pour la recristallisation, et celui de la couche 120 est choisi pour être très sensible à réchauffement. Ce deuxième mode de réalisation permet d'optimiser l'effet du recuit réalisé par laser en augmentant l'absorption du rayonnement laser.
En variante, la couche 120 peut correspondre à un empilement de plusieurs couches.
La figure 4 représente le substrat 100 selon un troisième mode de réalisation.
Dans ce troisième mode de réalisation, le substrat 100 comporte, en plus des couches 102, 104, 106, 108 et 120 précédemment décrites, une couche tampon 122. Cette couche tampon 122 permet de limiter ou au contraire d'amplifier la recristallisation du matériau de la couche 108. Cette couche tampon 122 comporte par exemple un oxyde ou un nitrure de semi-conducteur. Cette couche 122 peut être réalisée comme décrit dans le document FR 2 973 158. II est également possible que la couche tampon 122 soit utilisée dans le substrat 100 sans la couche thermique 120.
Quel que soit le mode de réalisation du substrat 100, ce substrat 100 est destiné à être utilisé pour réaliser un dispositif semi-conducteur 200 comportant à la fois des composants FDSOI et des composants passifs et/ou RF.
Un procédé de réalisation d'un tel dispositif 200 à partir du substrat 100 est décrit ci-dessous en lien avec les figures 5A à 5D. Le substrat 100 utilisé dans ce procédé correspond au substrat 100 selon le premier mode de réalisation précédemment décrit. En variante, il est toutefois possible d'utiliser le substrat selon l'un des autres modes de réalisation précédemment décrits.
Lorsque le substrat 100 comporte plusieurs premières régions 110 et/ou plusieurs deuxièmes régions 112, les étapes décrites ci-dessous peuvent être mises en œuvre pour plusieurs ou chacune des premières régions 110 et/ou deuxièmes régions 112
Comme représenté sur la figure 5A, des premières tranchées d'isolation 202 sont réalisées à travers la couche superficielle 104, la couche diélectrique enterrée 106 et la couche de piégeage de charges 108. Ces premières tranchées 202 permettent de séparer électriquement, au sein de la couche de piégeage de charges 108, la première région 110 vis-à-vis de la deuxième région 112.
Une ou plusieurs deuxièmes tranchées d'isolation 204 sont également réalisées à travers les couches 104, 106 et 108 afin d'isoler électriquement, au sein de la première région 110 traversée par cette ou ces deuxièmes tranchées 204, une première partie 206 vis-à-vis d'une deuxième partie 208 de la première région 110.
Une implantation de dopants est ensuite réalisée dans une portion 210 de la couche 102 qui est disposée contre la première région 110 de la couche 108, sous celle-ci. Sur la figure 5B, les faisceaux d'implantation de dopants sont symbolisés par des flèches référencées 212. La portion 210 de semi-conducteur ayant subie cette implantation de dopants forme un puits dopé reliant électriquement entre elles les première et deuxième parties 206, 208 de la première région 110.
Des composants 214 de type FDSOI, notamment des transistors FDSOI, sont réalisés dans une première portion de la couche superficielle 104 qui est superposée à la première région 110 de la couche 108, et notamment dans une première portion 216 de la couche superficielle qui est superposée à la première partie 206 de la première région 110 et qui est bien adaptée à la réalisation de composants FDSOI grâce à la précédente recristallisation de la première région 110. Ces composants 214 sont reliés à des niveaux d'interconnexions électriques formés au sein de couches diélectriques intermétal 218 (figure 5C).
Au moins un contact électrique 219 est réalisé à travers les parties des couches 104 et 106 se trouvant au-dessus de la deuxième partie 208 de la première région 110. Ce contact électrique 219 permet d'accéder électriquement à la première partie 206 de la première région 110, via la portion dopée 210 et la deuxième partie 208 de la première région 110, et d'appliquer le potentiel électrique souhaité sur cette première partie 206 de la première région 110 qui forme un plan de polarisation arrière des transistors FDSOI 214.
Enfin, comme représenté sur la figure 5D, des composants passifs et/ou RF 220 sont réalisés sur et/ou dans une deuxième portion 222 de la couche superficielle 104 localisée au-dessus de la deuxième région 112 formant une partie RFSOI du substrat 100. Sur la figure 5D, ces composants 220 correspondent à une inductance back-end ou à des lignes RF réalisées au-dessus de la partie des couches diélectriques intermétal 218 localisée sur la deuxième portion 222.
Dans le procédé décrit ci-dessus en lien avec les figures 5A-5D, la recristallisation du matériau des premières régions 110 est réalisée avant la réalisation des différents composants sur le substrat 100. En variante, il est possible que cette recristallisation soit réalisée après avoir réalisé les différents composants sur le substrat 100. Dans ce cas, la recristallisation est réalisée depuis la face arrière du substrat 100, c'est-à-dire en utilisant un ou plusieurs faisceaux laser traversant la face arrière de la couche 102, afin de ne pas endommager les composants déjà présents en face avant du substrat 100.

Claims (14)

  1. REVENDICATIONS
    1. Substrat (100) de type semi-conducteur sur isolant, comportant au moins : - une couche support (102) ; - une couche superficielle (104) de semi-conducteur ; - une couche diélectrique enterrée (106) disposée entre la couche support (102) et la couche superficielle (104) ; - une couche (108) de piégeage de charges électriques disposée entre la couche diélectrique enterrée (106) et la couche support (102), et comprenant au moins un matériau semi-conducteur polycristallin et/ou un matériau à changement de phase ; dans lequel la couche (108) de piégeage de charges électriques comporte au moins une première région (110) et au moins une deuxième région (112) disposées l'une à côté de l'autre dans le plan de la couche (108) de piégeage de charges électriques, le matériau de la première région (110) étant dans un état au moins partiellement recristallisé et ayant une résistivité électrique inférieure à celle du matériau de la deuxième région (112).
  2. 2. Substrat (100) selon la revendication 1, dans lequel la couche (108) de piégeage de charges électriques comporte au moins l'un des matériaux suivants : silicium polycristallin, germanium polycristallin, silicium-germanium polycristallin, matériau à changement de phase.
  3. 3. Substrat (100) selon l'une des revendications précédentes, dans lequel la couche (108) de piégeage de charges électriques comporte un matériau à changement de phase qui se trouve à l'état cristallin dans la première région (110) et à l'état amorphe dans la deuxième région (112).
  4. 4. Substrat (100) selon l'une des revendications précédentes, comportant en outre une couche d'absorption thermique (120) disposée entre la couche (108) de piégeage de charges électriques et la couche support (102).
  5. 5. Substrat (100) selon la revendication 4, dans lequel : - la couche (108) de piégeage de charges électriques comporte du silicium polycristallin, et - la couche d'absorption thermique (120) comporte du germanium polycristallin ou du silicium-germanium polycristallin ou un matériau à changement de phase.
  6. 6. Dispositif semi-conducteur (200) comprenant au moins : - un substrat (100) selon l'une des revendications 1 à 5 ; - une première tranchée d'isolation (202) traversant au moins la couche superficielle (104), la couche diélectrique enterrée (106) et la couche (108) de piégeage de charges électriques du substrat (100) et séparant les première et deuxième régions (110, 112) de la couche (108) de piégeage de charges électriques du substrat (100) l'une de l'autre ; - un composant FDSOI (214) réalisé dans une première portion (216) de la couche superficielle (104) du substrat (100) qui est superposée à la première région (110) de la couche (108) de piégeage de charges électriques du substrat (100) ; - un composant passif et/ou RF (220) réalisé dans et/ou sur une deuxième portion (222) de la couche superficielle (104) du substrat (100) qui est superposée à la deuxième région (112) de la couche (108) de piégeage de charges électriques du substrat (100).
  7. 7. Dispositif semi-conducteur (200) selon la revendication 6, comportant en outre : - un puits dopé formé dans une portion (210) de la couche support (102) du substrat (100) et disposé contre la première région (110) de la couche (108) de piégeage de charges électriques du substrat (100) ; - une deuxième tranchée d'isolation (204) traversant au moins la couche superficielle (104), la couche diélectrique enterrée (106) et la couche (108) de piégeage de charges électriques du substrat (100) et séparant des première et deuxième parties (206, 208) de la première région (110) de la couche (108) de piégeage de charges électriques du substrat (100) qui sont reliées électriquement l'une à l'autre par le puits dopé, la première partie (206) de la première région (110) de la couche (108) de piégeage de charges électriques du substrat (100) formant un plan de polarisation arrière du composant FDSOI (214) ; - un contact électrique (219) traversant la couche superficielle (104) et la couche diélectrique enterrée (106), en contact avec la deuxième partie (208) de la première région (110) de la couche (108) de piégeage de charges électriques du substrat (100).
  8. 8. Procédé de réalisation d'un substrat (100) de type semi-conducteur sur isolant, comportant la réalisation d'un empilement comprenant : - une couche support (102) ; - une couche superficielle (104) de semi-conducteur ; - une couche diélectrique enterrée (106) disposée entre la couche support (102) et la couche superficielle (104) ; - une couche (108) de piégeage de charges électriques disposée entre la couche diélectrique enterrée (106) et la couche support (102), et comprenant au moins un matériau semi-conducteur polycristallin et/ou un matériau à changement de phase ; et comportant en outre la réalisation, dans la couche (108) de piégeage de charges électriques, d'au moins une première région (110) et d'au moins une deuxième région (112) disposées l'une à côté de l'autre dans le plan de la couche (108) de piégeage de charges électriques, au cours de laquelle le matériau de la première région (110) est au moins partiellement recristallisé tel que sa résistivité électrique soit inférieure à celle du matériau de la deuxième région (112).
  9. 9. Procédé selon la revendication 8, dans lequel la réalisation de la première région (110) comporte la mise en œuvre d'un recuit local par laser du matériau de la première région (110).
  10. 10. Procédé selon la revendication 9, dans lequel la couche superficielle (104) du substrat (100) comporte du silicium monocristallin, et dans lequel, lors du recuit local par laser du matériau de la première région (110), le laser est focalisé sur la première région (110) de la couche (108) de piégeage de charges électriques à travers la couche superficielle (104) et la couche diélectrique enterrée (106) du substrat (100).
  11. 11. Procédé selon la revendication 9, dans lequel, lors du recuit local par laser du matériau de la première région (110), le laser est focalisé sur la première région (110) de la couche (108) de piégeage de charges électriques au moins à travers la couche support (102) du substrat (100).
  12. 12. Procédé selon la revendication 11, dans lequel le substrat (100) comporte en outre une couche d'absorption thermique (120) disposée entre la couche (108) de piégeage de charges électriques et la couche support (102), et dans lequel le laser est focalisé sur une région de la couche d'absorption thermique (120) superposée à la première région (110) de la couche (108) de piégeage de charges électriques et au moins à travers la couche support (102) du substrat (100).
  13. 13. Procédé de réalisation d'un dispositif semi-conducteur (200) comportant au moins : - la mise en œuvre d'un procédé de réalisation d'un substrat (100) de type semi-conducteur sur isolant selon l'une des revendications 8 à 12 ; - la réalisation, à travers au moins la couche superficielle (104), la couche diélectrique enterrée (106) et la couche (108) de piégeage de charges électriques du substrat (100), d'au moins une première tranchée d'isolation (202) entre les première et deuxième régions (110,112) de la couche (108) de piégeage de charges électriques du substrat (100) ; - la réalisation d'au moins un composant FDSOI (214) dans une première portion (216) de la couche superficielle (104) du substrat (100) qui est superposée à la première région (110) de la couche (108) de piégeage de charges électriques du substrat (100) ; - la réalisation d'au moins un composant passif et/ou RF (220) dans et/ou sur une deuxième portion (222) de la couche superficielle (104) du substrat (100) qui est superposée à la deuxième région (112) de la couche (108) de piégeage de charges électriques du substrat (100).
  14. 14. Procédé selon la revendication 13, comportant en outre : - la réalisation d'une deuxième tranchée d'isolation (204) traversant au moins la couche superficielle (104), la couche diélectrique enterrée (106) et la couche (108) de piégeage de charges électriques du substrat (100) et séparant des première et deuxième parties (206, 208) de la première région (110) de la couche (108) de piégeage de charges électriques du substrat (100) ; - une implantation de dopants dans une portion (210) de la couche support (102) du substrat (100) qui est disposée contre la première région (110) de la couche (108) de piégeage de charges électriques du substrat (100), formant un puits dopé reliant électriquement entre elles les première et deuxième parties (206, 208) de la première région (110) de la couche (108) de piégeage de charges électriques du substrat (100) ; - la réalisation d'un contact électrique (219) traversant la couche superficielle (104) et la couche diélectrique enterrée (106), en contact avec la deuxième partie (208) de la première région (110) de la couche (108) de piégeage de charges électriques du substrat (100), et permettant la commande d'un plan de polarisation arrière du composant FDSOI (214) formé par la première partie (206) de la première région (110) de la couche (108) de piégeage de charges électriques du substrat (100).
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3076126A1 (fr) 2017-12-26 2019-06-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un resonateur acoustique a ondes de volume a capacite parasite reduite
FR3102608B1 (fr) 2019-10-28 2021-09-24 Commissariat Energie Atomique Procédé de transfert d’une couche mince à l’aide d’un polymère précéramique chargé
FR3103631B1 (fr) 2019-11-25 2022-09-09 Commissariat Energie Atomique Dispositif électronique integré comprenant une bobine et procédé de fabrication d’un tel dispositif
FR3103632B1 (fr) * 2019-11-25 2021-11-19 Commissariat Energie Atomique Dispositif électronique hybride et procédé de fabrication d’un tel dispositif
EP3840033A1 (fr) * 2019-12-17 2021-06-23 Commissariat à l'énergie atomique et aux énergies alternatives Procédé de fabrication d'un substrat rf-soi à couche de piégeage issue d'une transformation cristalline d'une couche enterrée
FR3104811B1 (fr) * 2019-12-17 2023-04-28 Commissariat Energie Atomique Procédé de fabrication d’un substrat RF-SOI à couche de piégeage issue d’une transformation cristalline d’une couche enterrée
FR3126169A1 (fr) * 2021-08-12 2023-02-17 Stmicroelectronics (Tours) Sas Procédé de fabrication de composants radiofréquence

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4869546B2 (ja) * 2003-05-23 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置
US20070032040A1 (en) 2003-09-26 2007-02-08 Dimitri Lederer Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
US20090124038A1 (en) * 2007-11-14 2009-05-14 Mark Ewing Tuttle Imager device, camera, and method of manufacturing a back side illuminated imager
US20100019346A1 (en) * 2008-07-28 2010-01-28 Mete Erturk Ic having flip chip passive element and design structure
FR2973158B1 (fr) 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
US8927338B1 (en) * 2013-06-13 2015-01-06 International Business Machines Corporation Flexible, stretchable electronic devices
FR3014244B1 (fr) * 2013-11-29 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede ameliore de realisation d'un substrat semi-conducteur contraint sur isolant
FR3029682B1 (fr) 2014-12-04 2017-12-29 Soitec Silicon On Insulator Substrat semi-conducteur haute resistivite et son procede de fabrication
JP6637515B2 (ja) * 2015-03-17 2020-01-29 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 半導体オン・インシュレータ構造の製造において使用するための熱的に安定した電荷トラップ層
US9590118B1 (en) * 2015-09-14 2017-03-07 Globalfoundries Inc. Wafer with SOI structure having a buried insulating multilayer structure and semiconductor device structure

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