FR2978604A1 - Procede de guerison de defauts dans une couche semi-conductrice - Google Patents

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Abstract

L'invention concerne un procédé de guérison des défauts liés à l'implantation d'espèces atomiques dans une couche semi-conductrice (10) transférée sur un substrat receveur (2), la couche semi-conductrice (10) étant isolée thermiquement du substrat receveur (2) par une couche (3, 3') dont la conductivité thermique est inférieure à la conductivité thermique de la couche semi-conductrice (10) transférée, ledit procédé étant caractérisé en ce qu'il comprend l'application à la couche semi-conductrice (10) d'une irradiation électromagnétique sélective mise en œuvre de sorte à échauffer la couche semi-conductrice (10) à une température inférieure à la température de fusion de ladite couche (10) sans provoquer une élévation de la température du substrat receveur (2) au-delà de 500°C.

Description

PROCEDE DE GUERISON DE DEFAUTS DANS UNE COUCHE SEMI-CONDUCTRICE
DOMAINE DE L'INVENTION La présente invention concerne un procédé de guérison de défauts dans une couche semi-conductrice.
ARRIERE PLAN DE L'INVENTION Le procédé Smart CutTM est largement employé dans les procédés de fabrication de structures semi-conductrices, pour transférer une couche d'un substrat dit donneur vers un substrat dit receveur. De manière générale, ce procédé comprend une étape d'implantation d'espèces ioniques dans le substrat donneur.
Le profil d'implantation dans le substrat donneur est de type gaussien, avec un pic correspondant à un plan à une certaine profondeur avec un maximum d'espèces implantées, formant une zone de fragilisation dans le substrat donneur. La couche à transférer est délimitée entre la surface du substrat donneur à travers laquelle a été effectuée l'implantation et la zone de fragilisation.
Le procédé Smart CutTM comprend ensuite une étape d'assemblage du substrat donneur avec le substrat receveur, la couche à transférer étant mise en contact avec le substrat receveur. Ensuite, on applique des forces mécaniques, thermiques ou autres de manière à fracturer le substrat donneur le long de la zone de fragilisation.
On sépare le reliquat du substrat donneur, qui peut être éventuellement être recyclé, et la structure semi-conductrice finale qui comprend le substrat receveur et la couche transférée. Cependant, à l'issue du transfert, il subsiste dans la couche transférée des défauts liés à l'implantation et à la fracture qui a été effectuée dans le substrat donneur pour former la 30 zone de fragilisation. Ces défauts peuvent comprendre typiquement des défauts du réseau cristallin de la couche transférée, ainsi que des résidus des espèces implantées, etc. De tels défauts sont susceptibles d'altérer le fonctionnement des dispositifs électroniques formés dans ou sur la couche transférée.
Pour guérir ces défauts, il est connu d'appliquer à la structure semi-conductrice ainsi formée un traitement thermique à haute température. On pourra à cet égard se référer au document US 6,403,450, qui décrit un procédé de guérison de défauts post-fracture qui comprend une oxydation de la surface de la couche transférée suivie d'un traitement thermique à une température d'environ 1100°C. Cependant, il existe des situations dans lesquelles il n'est pas possible d'appliquer un traitement thermique à une température aussi élevée. Ceci est le cas notamment lorsque le substrat receveur est un substrat préalablement traité pour comprendre des dispositifs électroniques, des interconnexions, des zones métallisées, etc., qui seraient altérées par l'application d'un traitement thermique à une température élevée, c'est-à-dire supérieure à 500°C environ. C'est également le cas lorsque la couche transférée elle-même ne peut être exposée à des températures élevées, comme par exemple lorsque cette couche comprend une jonction PN qui serait endommagée si elle était exposée à des températures excédant 800°C (en raison de la diffusion des dopants des couches formant la jonction). Le document US 2005/0280155 divulgue un exemple d'un procédé dans lequel on transfère une couche semi-conductrice comprenant une jonction PN sur un substrat receveur comprenant des dispositifs électroniques et une zone d'interconnexion comprenant des portions métallisées, le transfert de la couche semi-conductrice pouvant être réalisé par le procédé Smart CutTM Un tel substrat receveur ne doit donc pas être exposé à une température élevée. Or, l'application d'un traitement thermique à une température plus basse, c'est-à-dire inférieure à 500°C environ, ou l'application de traitements de finition ne mettant pas en oeuvre de traitement thermique (polissage, ...), de manière à éviter tout endommagement du substrat receveur, peut ne pas être suffisante pour guérir tous les défauts de la couche transférée. Cette guérison insuffisante ou incomplète des défauts compromet le fonctionnement de dispositifs formés ultérieurement dans ou sur la couche transférée. En particulier, comme l'implantation a notamment pour effet de désactiver certains types de dopants, la jonction PN qu'elle contient risque de ne plus être opérationnelle. La présente invention a pour objectif de remédier à ces problèmes et plus particulièrement de procurer un procédé de guérison des défauts dus à l'implantation dans la couche transférée, qui ne risque pas d'endommager le substrat receveur, quels que soient les dispositifs ou fonctions présents dans ledit substrat receveur.35 BREVE DESCRIPTION DE L'INVENTION Conformément à l'invention, il est proposé un procédé de guérison des défauts liés à l'implantation d'espèces atomiques dans une couche semi-conductrice transférée sur un substrat receveur, la couche semi-conductrice étant isolée thermiquement du substrat receveur par une couche dont la conductivité thermique est inférieure à la conductivité thermique de la couche semi-conductrice transférée, ledit procédé étant caractérisé en ce qu'il comprend l'application à la couche semi-conductrice d'une irradiation électromagnétique sélective mise en oeuvre de sorte à échauffer la couche semi-conductrice à une température inférieure à la température de fusion de ladite couche sans provoquer une élévation de la température du substrat receveur au-delà de 500°C. De manière particulièrement avantageuse, la longueur d'onde de ladite irradiation électromagnétique sélective est choisie de telle sorte que seule la couche semi-conductrice transférée absorbe ladite irradiation. Selon une forme d'exécution préférée de l'invention, ladite irradiation électromagnétique est une irradiation laser impulsionnelle, la densité d'énergie et la durée desdites impulsions étant choisies pour échauffer la couche semi-conductrice à une température inférieure à la température de fusion de ladite couche pour guérir les défauts sans provoquer une élévation de la température du substrat receveur au-delà de 500°C. Selon un mode particulier de réalisation, la couche semi-conductrice transférée est en silicium et la longueur d'onde de l'irradiation est inférieure à 360 nm. Dans ce cas, l'énergie et la durée des impulsions sont de préférence choisies pour porter ladite couche transférée à une température comprise entre 800 et 1300°C. Par ailleurs, le substrat receveur peut avantageusement comprendre au moins un dispositif électronique et/ou une zone fonctionnalisée et/ou une zone métallisée.
Selon un mode de réalisation particulièrement avantageux de l'invention, la couche transférée est une couche de silicium comprenant une portion fonctionnelle électriquement. Le procédé de guérison selon l'invention permet donc de réactiver les fonctionnalités électriques de ladite couche transférée qui auraient été endommagées par l'implantation. De préférence, l'épaisseur de la couche dont la conductivité thermique est inférieure à la conductivité thermique de la couche semi-conductrice transférée présente une épaisseur comprise entre 10 et 10000 nm. L'invention concerne également un procédé de fabrication d'une structure semi-conductrice comprenant un substrat receveur et une couche semi-conductrice, ledit procédé comprenant : - l'implantation d'espèces atomiques dans un substrat donneur, de sorte à créer une zone de fragilisation délimitant la couche semi-conductrice à transférer, - la formation, sur le substrat donneur et/ou le substrat receveur, d'une couche dont la conductivité thermique est inférieure à la conductivité thermique de la couche semi-5 conductrice, - le collage du substrat donneur sur le substrat receveur, ladite couche dont la conductivité thermique est inférieure à la conductivité thermique de la couche semi-conductrice isolant thermiquement le substrat receveur de la couche semi-conductrice, - la fracture du substrat donneur le long de la zone de fragilisation, de sorte à transférer 10 la couche semi-conductrice sur le substrat receveur, - l'application du procédé de guérison des défauts tel que décrit ci-dessus à la couche semi-conductrice transférée pour guérir les défauts liés à l'implantation dans ladite couche. De manière avantageuse, on procède, entre les étapes de fracture et de guérison des défauts, à un polissage de la surface de la couche semi-conductrice transférée. 15 Selon un mode particulier de réalisation, on colle le substrat donneur sur le substrat receveur par l'intermédiaire d'une couche de collage dont la conductivité thermique est supérieure ou égale à la conductivité thermique de la couche semi-conductrice. Par exemple, ladite couche de collage comprend une couche de silicium et/ou une couche métallique, de sorte à procurer une interface électriquement conductrice entre le 20 substrat receveur et la couche mince transférée. Selon une forme particulière d'exécution de l'invention, la couche dont la conductivité thermique est inférieure à la conductivité thermique de la couche semi-conductrice est discontinue. Un autre objet de l'invention concerne une structure semi-conductrice comprenant un 25 substrat et une couche semi-conductrice, dans laquelle le substrat comprend au moins un dispositif électronique et/ou une zone fonctionnalisée et/ou une zone métallisée et est isolé thermiquement de la couche semi-conductrice par une couche présentant une conductivité thermique inférieure à la conductivité thermique de la couche semi-conductrice, ladite structure étant caractérisée en ce que la couche semi-conductrice comprend une portion 30 présentant une concentration de donneurs de type P supérieure à 10" cm-3. Une telle structure est avantageusement obtenue par le procédé de guérison des défauts selon l'invention, qui permet de réactiver les dopants de type P contenus dans la couche semi-conductrice. 35 BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention ressortiront de la description détaillée qui va suivre, en référence aux dessins annexés sur lesquels : - les figures 1A à 1 D illustrent de manière schématique les différentes étapes de 5 transfert d'une couche semi-conductrice sur un substrat receveur fonctionnalisé par le procédé Smart CutTM - la figure 2 présente la courbe du coefficient d'absorption dans du silicium en fonction de la longueur d'onde du rayonnement, - la figure 3 illustre une structure de type semi-conducteur sur isolant obtenue par le 10 procédé Smart CutTM - les figures 4A et 4B présentent respectivement les profils de température dans la structure de la figure 3 avec un laser JPSA TM et avec un laser Excico TM au fur et à mesure d'impulsions successives, - les figures 5A et 5B présentent l'évolution temporelle de la température à la 15 surface de la couche semi-conductrice transférée (courbe (a)) et du substrat receveur (courbe (b)) de la structure de la figure 3, respectivement avec un laser JPSA TM et avec un laser Excico TM - la figure 6 illustre une cartographie de la densité de puissance du laser en fonction de l'épaisseur de la couche transférée et de l'épaisseur de la couche de collage, 20 - la figure 7 présente l'évolution de la largeur du pic Raman en fonction de la densité d'énergie du laser pour différentes structures traitées ou non par laser, - la figure 8 illustre l'évolution de la concentration en dopant de la couche semi-conductrice transférée au fil des différentes étapes du procédé. Il est précisé que sur les schémas des structures les rapports d'épaisseurs entre les 25 différentes couches ne sont pas nécessairement respectés afin de faciliter leur représentation.
DESCRIPTION DETAILLEE DE L'INVENTION Les figures 1A à 1D illustrent les étapes successives de fabrication d'une structure 30 comprenant une couche semi-conductrice 10 sur un substrat receveur 2 par transfert de ladite couche 10 à partir d'un substrat donneur 1. En référence à la figure 1A, on forme par implantation d'espèces (schématisée par les flèches) une zone de fragilisation 11 dans le substrat donneur 1 comprenant la couche 11 à transférer.
Le substrat donneur 1 peut être un substrat massif ou bien un substrat composite, c'est-à-dire constitué d'un empilement de couches de différents matériaux. La couche 11 à transférer est une couche monocristalline en un matériau semi-conducteur, par exemple en silicium, en germanium, en SiGe, en alliage III-V binaire, 5 ternaire, quaternaire voire quinquénaire. Elle peut également être constituée d'un empilement de telles couches. Par exemple, la couche transférée peut être une couche de silicium comprenant une jonction PN. Les espèces implantées sont typiquement des atomes légers, comme, de manière 10 préférée, de l'hydrogène ou de l'hélium. Une seule espèce peut être implantée (par exemple, uniquement de l'hydrogène), mais, de manière alternative, une co-implantation de deux espèces (par exemple hydrogène + hélium), simultanément ou successivement, peut être préférée. Les espèces implantées dans le substrat donneur se répartissent selon un profil 15 d'implantation qui a une forme typiquement gaussienne ; la zone de fragilisation 11 se trouvant au niveau du pic d'implantation. L'homme du métier connaît les doses et énergies d'implantation pour former la zone de fragilisation 11 à une profondeur donnée (correspondant à l'épaisseur de la couche 10 à transférer) en fonction du matériau du substrat donneur 1 et de la ou les espèces à implanter. 20 Dans une deuxième étape (Figure 1B) on colle le substrat donneur 1 fragilisé sur un substrat receveur 2. Sur la figure présentée ici, le substrat receveur 2 est représenté avec des zones fonctionnalisées 20 qui peuvent comprendre des zones métallisées, des interconnexions, des liaisons conductrices. 25 De ce fait, le substrat receveur 2 ne doit pas être soumis à des températures élevées pour éviter tout endommagement de ces fonctionnalités. De manière alternative, le substrat 2 peut être un substrat massif ou composite en un ou plusieurs matériaux, semi-conducteurs ou non, selon la destination de la structure semi-conductrice finale. 30 Une couche 3 thermiquement isolante, c'est-à-dire dont la conductivité thermique est inférieure à la conductivité thermique de la couche semi-conductrice transférée 10 est intercalée entre ladite couche transférée 10 et le substrat receveur 2. Ladite couche 3 permet d'isoler thermiquement le substrat receveur de la couche transférée, de sorte que lorsque l'on échauffe la couche transférée à une température élevée, inférieure à se température de fusion, l'élévation de température dans le substrat receveur reste inférieure à 500°C. Par ailleurs, ladite couche 3 permet de minimiser l'énergie nécessaire à l'échauffement de la couche transférée 10, puisque cet échauffement est confiné à la couche transférée qui est relativement mince. Pour remplir ces fonctions, ladite couche thermiquement isolante 3 présente avantageusement une épaisseur comprise entre entre 10 et 10000 nm, de préférence entre 50 et 1000 nm. Ladite couche 3 est avantageusement en un oxyde, par exemple du SiO2.
Cependant, tout autre matériau dont la conductivité thermique est inférieure à celle du matériau de la couche semi-conductrice 10 peut être employé, tel que SiO2, Al2O3, SiN, HfO2, TiO2, etc. La couche 3 peut être homogène (formée d'un seul matériau ou d'un empilement de couches) ou non-homogène, c'est-à-dire formée de motifs complémentaires, chacun des motifs étant réalisé en un matériau thermiquement isolant. Ladite couche 3 peut être continue, c'est-à-dire répartie sur toute la surface du substrat receveur ou de la couche transférée. De manière alternative (non illustrée), ladite couche peut être discontinue, c'est-à-dire formée uniquement d'un matériau isolant sur certaines zones de la surface du substrat receveur ou de la couche transférée, en particulier en regard des zones du substrat receveur devant nécessairement être maintenu à une température inférieure à 500°C. Selon un mode particulier de réalisation, ladite couche 3 constitue également une couche de collage formée entre le substrat donneur 1 et le substrat receveur 2. En particulier, ladite couche de collage peut permettre d'augmenter l'énergie de collage entre les deux substrats. Ainsi, par exemple, si le substrat donneur et le substrat receveur sont en silicium, la couche de collage peut être une couche de SiO2. Ladite couche peut être formée avant le collage sur l'un des substrats, ou bien être constituée de l'assemblage de deux couches d'oxyde formées sur chacun des deux substrats. De manière alternative (non illustrée), une couche de collage distincte de la couche thermiquement isolante peut être formée sur le substrat donneur et/ou le substrat receveur. Par exemple, la couche de collage peut comprendre une couche de silicium.
Selon une autre forme d'exécution de l'invention, la couche de collage peut comprendre une couche métallique, notamment lorsque l'on souhaite réaliser une liaison conductrice entre la couche semi-conductrice transférée et le substrat receveur. Par ailleurs, la couche de collage peut être continue (c'est-à-dire couvrant toute la surface des substrats donneur et receveur) ou bien discontinue, c'est-à-dire ne couvrant qu'une partie de la surface desdits substrats, ladite couche de collage étant alors répartie selon un motif déterminé. Lorsque la couche de collage n'est pas thermiquement isolante, c'est-à-dire qu'elle présente une conductivité thermique supérieure ou égale à la conductivité thermique de la couche transférée 10 (ce qui est généralement le cas d'une couche métallique ou d'une couche de silicium), on forme, préalablement au collage, sur ou sous la couche de collage, la couche thermiquement isolante 3. Lorsque la couche de collage présente une température de fusion inférieure à la température de fusion de la couche semi-conductrice transférée (ce qui peut être le cas d'une couche métallique), il est préférable de placer la couche thermiquement isolante entre la couche semi-conductrice transférée et la couche de collage, de manière à éviter une élévation de température importante de la couche de collage lors du chauffage de la couche transférée. De manière alternative (non illustrée) on peut procéder à un collage, sans couche de collage, du substrat donneur sur le substrat receveur, la couche thermiquement isolante (continue ou discontinue) étant située à l'interface. De préférence, le collage est réalisé par adhésion moléculaire. La couche thermiquement isolante et, le cas échéant, la couche de collage, peut être réalisée par toute méthode appropriée, par exemple par une technique de dépôt, tel qu'un dépôt chimique en phase vapeur (CVD, acronyme du terme anglo-saxon « Chemical Vapour Deposition »), un dépôt physique en phase vapeur (PVD, acronyme du terme anglo-saxon « Physical Vapour Deposition ») ou un dépôt de couches atomiques (ALD, acronyme du terme anglo-saxon « Atomic Layer Deposition »). Eventuellement, l'étape de collage, qu'elle implique ou non l'emploi d'une couche de collage, peut être précédée de traitements de la surface du substrat donneur et/ou du substrat receveur destinés à augmenter l'énergie de collage. De tels traitements peuvent comprendre notamment un nettoyage, une gravure chimique, un polissage, une activation plasma, etc. Le collage peut être suivi d'un traitement thermique destiné à renforcer le collage.
Dans la mesure où le substrat receveur 2 ne peut supporter des températures élevées, ce traitement thermique sera conduit à une température modérée, par exemple inférieure ou égale à 500°C. Ensuite, on provoque la fracture du substrat donneur 1 selon la zone de fragilisation 11 et, après séparation du reliquat du substrat donneur, on obtient la structure illustrée à la figure 1C comprenant le substrat donneur 2, l'éventuelle couche de collage 3 et la couche semi-conductrice transférée 10. La surface 12 de la couche transférée 10 présentant une certaine rugosité à l'issue de la fracture, il peut être avantageux de la polir, par exemple par un polissage mécano- chimique (CMP) pour en diminuer la rugosité. En référence à la figure 1 D, on applique un traitement thermique qui est localisé à la couche transférée 10, c'est-à-dire qui ne conduit pas à échauffer de manière significative le reste de la structure. Ledit traitement thermique a pour but de guérir les défauts de la couche transférée 10 qui sont liés à l'implantation, sans faire fondre ladite couche transférée 10. Par exemple, lorsque la couche transférée est une couche de silicium comprenant une ou plusieurs jonctions pn, l'implantation a pour effet de désactiver électriquement les dopants utilisés pour former ladite jonction. Notamment, il est connu que l'implantation d'hydrogène conduit à un dopage de type n d'une couche de silicium. Un tel dopage peut dégrader les performances électriques de la couche, en particulier si le dopage initial de la couche est de type p, ou si la couche comprend une portion présentant un dopage de type p, ce qui est le cas dans une jonction. La guérison des défauts liés à l'implantation et à la fracture, grâce au traitement selon l'invention, permet de réactiver les dopants. Contrairement aux traitements thermiques de l'art antérieur, qui conduisent à un chauffage de l'ensemble de la structure semi-conductrice, l'invention propose un traitement thermique localisé de la couche transférée, permettant de ne pas chauffer le substrat receveur, ou tout au moins de le chauffer de façon suffisamment modérée pour ne pas altérer les dispositifs ou fonctions qu'il comprend (ceci s'appliquant, le cas échéant, à la couche de collage si elle est sensible à la température). A cet effet, l'invention propose d'appliquer à la couche transférée une irradiation électromagnétique par impulsions. Les paramètres de cette irradiation sont exposés en détail ci-dessous.35 Paramètres de l'irradiation Longueur d'onde La longueur d'onde de l'irradiation est choisie pour que le rayonnement soit absorbé intégralement ou sensiblement intégralement par la couche transférée 10.
Ceci permet que le chauffage provoqué par l'irradiation soit localisé à la couche transférée 10 et que la température du substrat receveur 2 reste inférieure à une température au-delà de laquelle les dispositifs ou fonctions qu'il comprend seraient altérés. Comme mentionné plus haut, lorsque la couche de collage présente une température de fusion inférieure à la température de fusion de la couche semi-conductrice transférée (ce qui peut être le cas d'une couche métallique), il est préférable de placer la couche thermiquement isolante entre la couche semi-conductrice transférée et la couche de collage, de manière à ce que la couche de collage soit portée à une température sensiblement inférieure à sa température de fusion. Par ailleurs, le rayonnement absorbé par la couche transférée doit conduire à une température de la couche transférée qui reste inférieure à la température de fusion de ladite couche. En effet, lors de ce traitement, on cherche à éviter de fondre la couche transférée afin de ne pas risquer de générer des défauts cristallins dans ladite couche qui seraient dus à un mécanisme de fusion - recristallisation. De tels défauts seraient susceptibles de détériorer les performances électriques de la couche transférée. La figure 2 illustre la courbe du coefficient d'absorption ci dans du silicium en fonction de la longueur d'onde À. On déduit de cette courbe que, pour éviter que le rayonnement ne soit transmis au substrat receveur, la longueur d'onde du laser doit être inférieure à 360 nm. En effet, au-delà de 360 nm, le coefficient d'absorption diminue, ce qui signifie que le rayonnement traverse la couche transférée pour atteindre les couches sous-jacentes et les échauffer. Durée des impulsions La durée des impulsions est choisie de sorte d'une part à être suffisamment longue pour procurer l'énergie suffisante pour guérir les défauts dus à l'implantation dans la couche transférée 10, et d'autre part suffisamment courte pour ne pas engendrer une élévation importante de la température dans le substrat receveur 2. Aussi, l'intervalle de temps entre deux impulsions est choisi plus long que le temps nécessaire pour diffuser la chaleur dans le silicium. Par exemple, si le substrat receveur comprend une zone métallisée, l'élévation de 35 température ne doit pas excéder la température de fusion du métal.
Typiquement, pour une couche transférée 10 dont l'épaisseur est de l'ordre du micromètre, l'ordre de grandeur de la durée de l'impulsion est d'une dizaine de nanosecondes. A titre indicatif, les lasers présents actuellement sur le marché procurent des impulsions 5 de durée comprise entre 10 et 200 ns. Puissance La puissance délivrée par le laser doit théoriquement être suffisante pour permettre de chauffer la couche transférée pendant chaque impulsion. En pratique, il est possible de focaliser le faisceau laser de telle sorte que l'énergie 10 délivrée par unité de surface requise soit atteinte. La seule limitation de cette technique de focalisation est la taille du point de focalisation qui, si elle est très petite, pénalise le rendement du procédé. Un avantage notable de la couche thermiquement isolante 3 (qu'elle soit continue ou discontinue) est qu'elle permet de confiner l'énergie apportée par le laser à la seule couche 15 transférée 10, qui présente une faible épaisseur par rapport à l'épaisseur totale de la structure. Ceci permet d'utiliser un laser présentant une puissance modérée, qui est en tout état de cause aisément accessible avec les dispositifs industriels présents actuellement sur le marché. 20 Exemple de mise en oeuvre de l'invention A titre d'exemple, on fabrique par le procédé Smart CutTM la structure silicium-surisolant (SOI) illustrée à la figure 3, qui comprend successivement un substrat receveur 2' de silicium massif, dont l'épaisseur est de quelques centaines de micromètres, une couche de collage thermiquement isolante 3' de dioxyde de silicium présentant une épaisseur de 145 25 nm (dite BOX, acronyme du terme anglo-saxon « Buried OXide »), et une couche transférée 10 de silicium monocristallin présentant une épaisseur de 0,8 pm. Les conditions utilisées pour la fabrication de cette structure SOI sont une implantation d'hydrogène avec une énergie de 122 keV et une dose de 8x1016 at/cm2. A l'issue de la fracture, la couche transférée 10 de silicium est endommagée par des 30 défauts liés à l'implantation et à la fracture. Une grande partie de ces défauts est supprimée par l'application d'un polissage mécano-chimique (CMP), mais les défauts résiduels dégradent la cristallinité du silicium et nuisent aux performances des dispositifs électroniques qui doivent ensuite être formés dans ou sur la couche transférée. 35 Une irradiation par laser est appliquée à deux structures semi-conductrices identiques.
Le premier traitement est une irradiation avec un laser commercialisé par la société JPSA TM , avec une longueur d'onde de 193 nm et une durée d'impulsion de 20 ns FWHM (largeur à mi-hauteur). Le second traitement est une irradiation avec un laser commercialisé par la société Excico TM , avec une longueur d'onde de 308 nm et une durée d'impulsion de 160 ns FWHM. Pour chauffer une portion superficielle (c'est-à-dire localisée à la couche transférée 10) de la structure semi-conductrice à une température inférieure à la température de fusion du silicium, l'énergie par unité de surface des lasers est limitée respectivement à 0,16 J/cm2 pour le premier laser et à 0,7 J/cm2 pour le second.
Des simulations, qui consistent en la résolution de l'équation transitoire de la chaleur dans un multicouche et prennent en compte le caractère transitoire de l'impulsion laser, peuvent être développées. Des résultats de ces simulations sont présentés aux figures 4A et 4B, qui représentent les profils de températures dans chacune des couches 10, 3', 2' de la structure semi-15 conductrice à différents instants. L'axe des abscisses présente la profondeur dans la structure, l'origine correspondant à la surface libre 12 de la couche semi-conductrice transférée 10. La figure 4A présente les profils de température dans la structure semi-conductrice dans le cas du premier traitement ; les courbes (cl) à (c5) montrent l'élévation de la 20 température toutes les 5 ns jusqu'à la fin de l'impulsion laser. La figure 4B présente les profils de température dans la structure semi-conductrice dans le cas du second traitement ; les courbes (cl) à (c20) montrent l'élévation de la température toutes les 10 ns jusqu'à la fin de l'impulsion laser. Dans les deux cas, on constate que même à ces niveaux relativement faibles de 25 puissance, l'échauffement est confiné à la couche semi-conductrice transférée 10 et qu'il est possible d'atteindre, en quelques impulsions, une température proche mais inférieure à la température de fusion du silicium, adaptée pour guérir les défauts liés à l'implantation. En revanche, même s'il se produit au fil du temps un échauffement du substrat receveur 2', cet échauffement ne dépasse pas 200°C. 30 Ces mêmes simulations permettent également d'observer l'évolution temporelle de la température de la surface des différentes couches au cours d'une impulsion, dans la structure illustrée à la figure 3. Les figures 5A et 5B présentent l'évolution de la température à la surface de la couche transférée 10 (courbe (a)) et à l'interface entre la couche thermiquement isolante 3' et le substrat receveur 2' (courbe (b)), respectivement dans le cas du premier traitement et du second traitement. Dans les deux cas, on vérifie que la température de la surface du substrat receveur 2' n'excède jamais 500°C. Dans le premier cas, cette température n'excède même pas 200°C.
Pour un couple d'épaisseurs de couche transférée et de couche de collage donné, on peut ajuster dans la simulation la densité de puissance nécessaire pour obtenir une température à l'interface entre l'air et la couche transférée 10 inférieure à la température de fusion de la couche 10. En balayant sur une gamme d'épaisseurs de couche transférée et de couche de collage, on obtient la cartographie illustrée à la figure 6. La figure 6 présente une cartographie de la densité de puissance du laser en fonction de l'épaisseur eso, de la couche transférée 10 (en abscisses) et de l'épaisseur eBox de la couche thermiquement isolante 3' (en ordonnées), dans le cas du premier traitement (laser JPSATm) Les paramètres du traitement sont définis de telle sorte que l'interface entre l'air et la couche transférée 10 soit chauffée à une température très proche de la température de fusion du matériau de ladite couche, mais inférieure à cette température, tandis que l'interface entre la couche thermiquement isolante 3' et le substrat receveur 2' reste à une température inférieure à 400°C.
La partie inférieure hachurée de la cartographie est une zone dans laquelle le traitement conduit à une élévation de la température de l'interface entre la couche thermiquement isolante 3' et le substrat receveur 2' supérieure à 400°C. Cette figure met en évidence l'efficacité de la couche 3' de SiO2 en termes d'isolation thermique du substrat receveur 2' vis-à-vis de la couche transférée.
Cette figure montre également que dans certaines configurations d'épaisseurs de la couche transférée 10 (5 nm à 200 nm) et de la couche thermiquement isolante 3' (plus de 50 nm), une densité de puissance relativement modeste (de l'ordre de 0,4.10" W/cm2) permet d'atteindre une température relativement élevée en surface de la couche 10 sans dépasser 400°C dans le substrat receveur Dans la partie supérieure de la cartographie, apparaissent différentes zones qui correspondent à différentes valeurs de la densité de puissance requise, qui est comprise entre 0,4.1011 W/cm2 et 1,8.1011 W/cm2 et qui peuvent être représentées par exemple par différentes couleurs.
De manière générale, plus l'épaisseur de la couche thermiquement isolante 3, 3' est grande, plus l'énergie qui doit être apportée par le laser pour chauffer la surface de la couche transférée à la température requise est faible. Si l'épaisseur de la couche thermiquement isolante était trop faible, il ne serait pas possible de porter la surface de la couche transférée à une température élevée inférieure à la température de fusion du silicium tout en maintenant l'interface de ladite couche avec le substrat receveur à une température inférieure à 500°C. Enfin, lorsque l'épaisseur de la couche transférée est très faible (de l'ordre du nanomètre), la longueur optique est faible, ce qui nécessite un flux plus puissant pour atteindre la température de guérison des défauts inférieure à la température de fusion du silicium. La guérison des défauts par le traitement laser peut être observée par différentes techniques. En particulier, la spectroscopie Raman permet de caractériser, par l'intermédiaire de la largeur du pic à mi-hauteur (FWHM), la cristallinité de la couche transférée. La figure 7 illustre l'amélioration de la cristallinité du silicium de la couche transférée 10 en fonction de la densité d'énergie F du laser, l'axe des ordonnées étant la largeur W (cm"') du pic à mi-hauteur pour la spectroscopie Raman UV. La courbe (a) correspond au premier traitement laser appliqué à la structure semi- conductrice de la figure 3 dans laquelle on avait implanté des ions H+ à travers la couche à transférer. La courbe (b) correspond au second traitement laser appliqué à la structure semi-conductrice de la figure 3 dans laquelle on avait implanté des ions H+ à travers la couche à transférer.
La courbe (c) correspond au second traitement laser appliqué à la structure semi-conductrice de la figure 3 dans laquelle on avait effectué une co-implantation He/H+ à travers la couche à transférer. On observe que la qualité cristalline augmente (i.e. la largeur du pic diminue) lorsque la densité d'énergie du laser augmente.
Ainsi, pour une densité d'énergie élevée, on obtient dans la couche transférée une qualité cristalline similaire à celle du silicium massif (matériau de référence représenté par le point Si) et à celle d'une couche de silicium d'un SOI ayant subi un traitement thermique à une température supérieure à 1000°C. La figure 8 illustre la restauration de l'activation des dopants dans le cas où la couche 35 transférée est une couche de silicium comprenant une jonction PN.
Sur ce graphique, l'axe des ordonnées correspond au niveau n de dopage (exprimé en cm-3) dans la couche transférée. Les carrés correspondent au dopage P, les triangles au dopage N. Les abscisses correspondent aux étapes successives d'implantation, de fracture et de guérison des défauts par l'irradiation laser. Avant l'implantation (étape 1), le dopage N est à une densité de l'ordre de 5.1017 cm-3 tandis que le dopage P est de l'ordre de 8.1019 cm-3. L'implantation, qu'il s'agisse d'implantation d'ions H+ (étape 2) ou de co-implantation d'ions He/H+ (étape 2'), a pour effet de désactiver les dopants, ce qui se traduit par une diminution importante du niveau n de dopage. Cette désactivation est également constatée après fracture (étape 3 correspondant à la fracture précédée de l'implantation de H+ ou étape 3' correspondant à la fracture précédée de la co-implantation H+/He) et après polissage (étape 4 correspondant au polissage de la couche transférée ayant subi l'implantation de H+ ou étape 4' correspondant au polissage de la couche transférée ayant subi la co-implantation H+/He). Le traitement laser a pour effet de restaurer les dopants. Ainsi, l'étape 5 consiste à appliquer un traitement laser avec une densité d'énergie de 0,65 J/cm2 à la couche transférée ayant subi l'implantation de H+. L'étape 5' concerne le même traitement laser appliqué à la couche transférée ayant subi la co-implantation H+/He. L'invention permet donc d'obtenir une structure dans laquelle la couche semi-conductrice transférée comprend une portion présentant une concentration de donneurs de type P supérieure à 1017 cm-3, ce qui ne pouvait être obtenu avec les procédés de l'art antérieur lorsqu'il n'était pas possible de porter le substrat receveur à une température supérieure à 500°C. Enfin, il va de soi que les exemples que l'on vient de donner ne sont que des illustrations particulières en aucun cas limitatives quant aux domaines d'application de l'invention, notamment en ce qui concerne la nature et les matériaux de la structure semi-conductrice traitée.
En particulier, l'invention s'applique avantageusement à des structures semi-conductrices fabriquées par le procédé Smart CutTM dans lesquelles le substrat receveur ne doit pas être exposé à des températures trop élevées. Cependant, l'invention peut également s'appliquer à des structures dont le substrat receveur n'est pas soumis à de telles limitations ; par exemple une structure SOI « classique » dans laquelle le substrat receveur est, par exemple, un substrat de silicium massif.

Claims (14)

  1. REVENDICATIONS1. Procédé de guérison des défauts liés à l'implantation d'espèces atomiques dans une couche semi-conductrice (10) transférée sur un substrat receveur (2), la couche semi- conductrice (10) étant isolée thermiquement du substrat receveur (2) par une couche (3, 3') dont la conductivité thermique est inférieure à la conductivité thermique de la couche semi-conductrice (10) transférée, ledit procédé étant caractérisé en ce qu'il comprend l'application à la couche semi-conductrice (10) d'une irradiation électromagnétique sélective mise en oeuvre de sorte à échauffer la couche semi-conductrice (10) à une température inférieure à la température de fusion de ladite couche (10) sans provoquer une élévation de la température du substrat receveur (2) au-delà de 500°C.
  2. 2. Procédé selon la revendication 1, caractérisé en ce que la longueur d'onde de ladite irradiation électromagnétique sélective est choisie de telle sorte que seule la couche semi-conductrice (10) transférée absorbe ladite irradiation.
  3. 3. Procédé selon la revendication 2, caractérisé en ce ladite irradiation électromagnétique est une irradiation laser impulsionnelle, la densité d'énergie et la durée desdites impulsions étant choisies pour échauffer la couche semi-conductrice (10) à une température inférieure à la température de fusion de ladite couche (10) sans provoquer une élévation de la température du substrat receveur (2) au-delà de 500°C.
  4. 4. Procédé selon la revendication 3, caractérisé en ce que la couche semi-conductrice transférée (10) est en silicium et en ce que la longueur d'onde de l'irradiation est inférieure à 360 nm.
  5. 5. Procédé selon la revendication 4, caractérisé en ce que l'énergie et la durée des impulsions sont choisies pour porter ladite couche transférée (10) à une température comprise entre 800 et 1300°C.
  6. 6. Procédé selon l'une des revendications 1 à 5, caractérisé en ce que le substrat receveur (2) comprend au moins un dispositif électronique et/ou une zone fonctionnalisée et/ou une zone métallisée.30
  7. 7. Procédé selon l'une des revendications 1 à 6, caractérisé en ce que la couche transférée (10) est une couche de silicium comprenant une portion fonctionnelle électriquement.
  8. 8. Procédé selon l'une des revendications 1 à 7, caractérisé en ce que l'épaisseur de la couche (3, 3') dont la conductivité thermique est inférieure à la conductivité thermique de la couche semi-conductrice (10) transférée présente une épaisseur comprise entre 10 et 10000 nm.
  9. 9. Procédé de fabrication d'une structure semi-conductrice comprenant un substrat receveur (2) et une couche semi-conductrice (10), ledit procédé comprenant : - l'implantation d'espèces atomiques dans un substrat donneur (1), de sorte à créer une zone de fragilisation (11) délimitant la couche semi-conductrice (10) à transférer, - la formation, sur le substrat donneur (1) et/ou le substrat receveur (2), d'une couche (3, 3') dont la conductivité thermique est inférieure à la conductivité thermique de la couche semi-conductrice (10), - le collage du substrat donneur (1) sur le substrat receveur (2), ladite couche (3, 3') dont la conductivité thermique est inférieure à la conductivité thermique de la couche semi-conductrice (10) isolant thermiquement le substrat receveur (2) de la couche semi-20 conductrice (10), - la fracture du substrat donneur (1) le long de la zone de fragilisation (11), de sorte à transférer la couche semi-conductrice (10) sur le substrat receveur (2), - l'application du procédé selon l'une des revendications 1 à 8 à la couche semi-conductrice (10) transférée pour guérir les défauts liés à l'implantation dans ladite couche 25 (10).
  10. 10. Procédé selon la revendication 9, caractérisé en ce qu'entre les étapes de fracture et de guérison des défauts on procède à un polissage de la surface (12) de la couche semi-conductrice (10) transférée.
  11. 11. Procédé selon l'une des revendications 9 ou 10, caractérisé en ce que l'on colle le substrat donneur (1) sur le substrat receveur (2) par l'intermédiaire d'une couche de collage dont la conductivité thermique est supérieure ou égale à la conductivité thermique de la couche semi-conductrice (10) . 30 35
  12. 12. Procédé selon la revendication 11, caractérisé en ce que ladite couche de collage comprend une couche de silicium et/ou une couche métallique.
  13. 13. Procédé selon l'une des revendications 9 à 12, caractérisé en ce que la couche (3, 3') dont la conductivité thermique est inférieure à la conductivité thermique de la couche semi-conductrice (10) est discontinue.
  14. 14. Structure semi-conductrice comprenant un substrat (2) et une couche semi-conductrice (10), dans laquelle le substrat (2) comprend au moins un dispositif électronique et/ou une zone fonctionnalisée et/ou une zone métallisée et est isolé thermiquement de la couche semi-conductrice (10) par une couche (3, 3') présentant une conductivité thermique inférieure à la conductivité thermique de la couche semi-conductrice (10), ladite structure étant caractérisée en ce que la couche semi-conductrice (10) comprend une portion présentant une concentration de donneurs de type P supérieure à loi' cm'.15
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US7964916B2 (en) * 2009-04-14 2011-06-21 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US9287351B2 (en) * 2011-06-30 2016-03-15 Kyocera Corporation Composite substrate and method for manufacturing same
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
FR2984007B1 (fr) * 2011-12-13 2015-05-08 Soitec Silicon On Insulator Procede de stabilisation d'une interface de collage situee au sein d'une structure comprenant une couche d'oxyde enterree et structure obtenue
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
JP6024400B2 (ja) * 2012-11-07 2016-11-16 ソニー株式会社 半導体装置、半導体装置の製造方法、及びアンテナスイッチモジュール
US9098666B2 (en) 2012-11-28 2015-08-04 Qualcomm Incorporated Clock distribution network for 3D integrated circuit
US9064077B2 (en) 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US20140225218A1 (en) * 2013-02-12 2014-08-14 Qualcomm Incorporated Ion reduced, ion cut-formed three-dimensional (3d) integrated circuits (ic) (3dics), and related methods and systems
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
FR3063176A1 (fr) * 2017-02-17 2018-08-24 Soitec Masquage d'une zone au bord d'un substrat donneur lors d'une etape d'implantation ionique
CN107999471A (zh) * 2017-12-10 2018-05-08 国家电网公司 远程在线缺陷消除装置、激光去除系统
FR3091619B1 (fr) 2019-01-07 2021-01-29 Commissariat Energie Atomique Procédé de guérison avant transfert d’une couche semi-conductrice
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
FR3108787B1 (fr) * 2020-03-31 2022-04-01 Commissariat Energie Atomique Procédé basse température de transfert et de guérison d’une couche semi-conductrice

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2867307A1 (fr) * 2004-03-05 2005-09-09 Soitec Silicon On Insulator Traitement thermique apres detachement smart-cut
US20100059797A1 (en) * 2008-09-09 2010-03-11 Tat Ngai (110)-oriented p-channel trench mosfet having high-k gate dielectric
US20100184269A1 (en) * 2009-01-21 2010-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and semiconductor device
US20110121366A1 (en) * 2009-04-14 2011-05-26 NuPGA Corporation System comprising a semiconductor device and structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008078A (en) * 1990-07-24 1999-12-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US20050280155A1 (en) 2004-06-21 2005-12-22 Sang-Yun Lee Semiconductor bonding and layer transfer method
JP3917698B2 (ja) * 1996-12-12 2007-05-23 株式会社半導体エネルギー研究所 レーザーアニール方法およびレーザーアニール装置
FR2777115B1 (fr) 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
JP4939690B2 (ja) * 2001-01-30 2012-05-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6607969B1 (en) * 2002-03-18 2003-08-19 The United States Of America As Represented By The Secretary Of The Navy Method for making pyroelectric, electro-optical and decoupling capacitors using thin film transfer and hydrogen ion splitting techniques
US7799658B2 (en) * 2007-10-10 2010-09-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
US7851318B2 (en) * 2007-11-01 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same, and method for manufacturing semiconductor device
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2867307A1 (fr) * 2004-03-05 2005-09-09 Soitec Silicon On Insulator Traitement thermique apres detachement smart-cut
US20100059797A1 (en) * 2008-09-09 2010-03-11 Tat Ngai (110)-oriented p-channel trench mosfet having high-k gate dielectric
US20100184269A1 (en) * 2009-01-21 2010-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and semiconductor device
US20110121366A1 (en) * 2009-04-14 2011-05-26 NuPGA Corporation System comprising a semiconductor device and structure

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