DE112016004265T5 - 3d halbleitervorrichtung und -struktur - Google Patents

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Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Diese Anmeldung betrifft das allgemeine Gebiet von Vorrichtungen und Herstellungsverfahren von integrierten Schaltungen (IC) und genauer Vorrichtungen und Herstellungsverfahren von mehrschichtigen oder dreidimensionalen integrierten Speicherschaltungen (3D-Speicher) und dreidimensionalen integrierten Logikschaltungen (3D-Logiken).
  • Diskussion der Hintergrundtechnik
  • Über die letzten 40 Jahre gab es eine dramatische Zunahme bei der Funktionalität und Leistung von integrierten Schaltungen (ICs). Dies lag größtenteils an dem Phänomen des „Skalierens“; d.h., dass Komponentengrößen, wie seitliche und vertikale Dimensionen innerhalb von ICs mit jeder nachfolgenden Technologiegeneration verringert („skaliert“) wurden. Es gibt zwei Hauptklassen von Komponenten in komplementären Metalloxid-Halbleitern (CMOS) ICs, nämlich Transistoren und Leitungen. Beim „Skalieren“ verbessern sich typischerweise Transistorleistung und -dichte, und dies hat zu den vorerwähnten Zunahmen bei IC-Leistung und -Funktionalität beigetragen. Jedoch verschlechtern sich Leitungen (Verbindungen), die Transistoren miteinander verbinden, hinsichtlich der Leistung beim „Skalieren“. Die heutige Situation ist, dass Leitungen Leistung, Funktionalität und Energieverbrauch von ICs dominieren.
  • Die 3D Stapelung von Halbleitervorrichtungen oder -Chips ist eine Möglichkeit, die Leitungsprobleme anzugehen. Durch Anordnen von Transistoren in 3 Dimensionen statt in 2 Dimensionen (wie es in den 1990ern der Fall war), können die Transistoren in ICs näher beieinander sein. Dies verringert Leitungslängen und hält die Leitungsverzögerung niedrig.
  • Es gibt viele Techniken, um 3D gestapelte integrierte Schaltungen oder Chips zu konstruieren, einschließlich:
    • • Siliziumdurchkontaktierung- (TSV) Technologie: Mehrere Schichten von Transistoren (mit oder ohne Leitungsebenen) erstellt werden. Darauf folgend können sie aneinander gebunden werden und miteinander mit Siliziumdurchkontaktierungen (TSV) verbunden werden.
    • • Monolithische 3D Technologie: Bei diesem Ansatz können mehrere Schichten von Transistoren und Leitungen monolithisch erstellt werden. Einige monolithische 3D und 3D1C Ansätze sind beschrieben in den US-Patenten 8,273,610, 8,557,632, 8,298,875, 8,642,416, 8,362,482, 8,378,715, 8,379,458, 8,450,804, 8,574,929, 8,581,349, 8,642,416, 8,687,399, 8,742,476, 8,674,470, 8,803,206, 8,902,663, 8,994,404, 9,021,414, 9,023,688, 9,030,858, 9,117,749, 9,219,005 , der US Patentveröffentlichung 2011/0092030 und den anhängigen US Patentanmeldungen 62/077,280, 62/042,229, 13/803,437, 61/932,617, 14/607,077, 14/642,724, 62/139,636 , 62/149,651 , 62/198,126 , 62/239,931 , 62/246,054 , 62/307,568 , 62/297,857 , 15/095,187 , 15/150,395 , 15/173,686 , 62/383,463 , und 15/243,941 . Die vollständigen Inhalte der vorgenannten Patente, Veröffentlichungen und Anmeldungen sind hierin durch Bezugnahme aufgenommen.
    • • Elektrooptik: Es gibt auch durchgeführte Arbeiten für integrierte monolithische 3D, die Schichten mit verschiedenen Kristallen enthalten, wie in den US Patenten 8,283,215 , US 8,163,581 , 8,753,913 , 8,823,122 , 9,197,804 und der US Patentanmeldung Nr. 14/461,539 . Die vollständigen Inhalte der vorgenannten Patente, Veröffentlichungen und Anmeldungen sind hierin durch Bezugnahme aufgenommen.
  • In grundlegenden Unterlagen bei VLSI 2007 und IEDM 2007 präsentierte Toshiba Techniken, um 3D Speicher zu erstellen, die sie BiCS nannten. Viele der Speicheranbieter folgten dieser Arbeit durch Variation und Alternativen meist für nicht-flüchtige Speicheranwendungen, wie solche, die jetzt als 3D-NAND bezeichnet werden. Sie stellen einen wichtigen Herstellungsvorteil bereit, um in der Lage zu sein, einen üblicherweise kritischen Lithographie-Schritt für das Gestalten von mehrfachen Schichten zu verwenden. Die große Mehrheit dieser 3D Speicher-Schemata verwendet PolySilizium für den aktiven Speicherzellenkanal, was unter höheren Zelle-zu-Zelle-Leistungsvariationen und geringerem Antrieb als bei einer Zelle mit einem monokristallinen Kanal leidet. In unseren US Patenten 8,026,521, 8,114,757, 8,687,399, 8,379,458, und 8,902,663 , die hierin durch Bezugnahme aufgenommen sind, präsentierten wir multiple Speicherstrukturen, die allgemein durch aufeinanderfolgende Schichttransfers unter Verwendung von Ionenschnitttechniken erstellt wurden. In dieser Arbeit präsentieren wir multiple Verfahren und Strukturen, um 3D Speicher mit monokristallinen Kanälen zu erstellen, die durch alternative Verfahren zu aufeinanderfolgenden Schichttransfers erstellt wurden. Diese Strukturen stellen den Kostenvorteil von multiplen Schichten , die auf einen Lithographieschritt folgend verarbeitet wurden, mit vielen der Vorteile eines monokristallinen Kanals bereit und schaffen insgesamt geringere Erstellungskosten und eine bessere Vorrichtungsleistung.
  • ZUSAMMENFASSUNG
  • Die Erfindung betrifft Vorrichtungen und Herstellungsverfahren von mehrschichtigen oder dreidimensionalen integrierten Schaltungen (3D IC).
  • Bei einem Aspekt enthält eine mehrschichtige Halbleitervorrichtung: eine erste Ebene, die eine erste Anordnung von ersten Speicherzellen enthält; eine zweite Ebene, die eine zweite Anordnung von zweiten Speicherzellen enthält, wobei die erste Ebene von der zweiten Ebene überlagert ist, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristall-Kanal enthält und wobei der zweite Transistor einen zweiten Einkristall-Kanal enthält, und wobei der erste Transistor zum zweiten Transistor selbstausgerichtet ist.
  • Bei einem anderen Aspekt enthält eine mehrschichtige Halbleitervorrichtung: eine erste Ebene, die eine erste Anordnung von ersten Speicherzellen enthält; eine zweite Ebene, die eine zweite Anordnung von zweiten Speicherzellen enthält, wobei die erste Ebene von der zweiten Ebene überlagert ist, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristall-Kanal enthält und wobei der zweite Transistor einen zweiten Einkristall-Kanal enthält, und wobei wenigstens eine der ersten Speicherzellen ausgelegt ist, um eine Spiegel-Bit-Konfiguration zu unterstützen, wobei das Spiegel-Bit einen Zwei-Vertikal-Bit-Speicherregion innerhalb einer Speicher-Facette enthält.
  • Figurenliste
  • Verschiedene Ausführungsbeispiele der Erfindung warden vollständiger verstanden und geschätzt werden anhand der folgenden detaillierten Beschreibung im Zusammenhang mit den Zeichnungen, in denen:
    • 1A und 1B Beispieldarstellungen des Bildens von mehrschichtigen porigen Strukturen sind;
    • 2 eine Beispieldarstellung von mehrschichtigen porigen Strukturen ist;
    • 3A-3I Beispieldarstellungen der Bildung und Struktur von vertikal orientierten 3D Speichern sind;
    • 4A-4C Beispieldarstellungen der Bildung und Struktur eines NOR-Typ 3D Speichers sind;
    • 5A-5E Beispieldarstellungen der Bildung und Struktur eines NOR-Typ 3D Speichers sind;
    • 6 eine Darstellung der Bildung eines zweiten Gate-Stapels ist;
    • 7A-7B Darstellungen der Bildung eines zweiten Gate-Stapels sind;
    • 8A-8L Beispieldarstellungen der Bildung und Struktur eines NOR-Typ 3D Speichers sind;
    • 9A-9F Beispieldarstellungen der Bildung und Struktur eines NOR-Typ 3D Speichers sind;
    • 10A-10D Beispieldarstellungen von Schnittansichten eines NOR-Typ 3D Speichers von 9F sind;
    • 10E eine Beispieldarstellung von Bit-Orten ist, die mit Programmiertechniken erzielbar sind;
    • 11A-11C Beispieldarstellungen der Substrat-Leckage-Unterdrückung sind;
    • 12A -12B eine zusätzliche Beispieldarstellung der Wortleitungen eines NOR-Typ 3D Speichers ist;
    • 13A-13E Beispieldarstellungen der Bildung einer Pro-Grat-Auswahl eines NOR-Typ 3D Speichers sind;
    • 14A-14E Beispieldarstellungen der Bildung einer Treppenstruktur eines NOR-Typ 3D Speichers sind;
    • 15A-15D Beispieldarstellungen von 3D Speicheranordnungen sind;
    • 16A-16B Beispieldarstellungen der Bildung und Struktur eines 3D Speichers mit einer dualen Funktionalität sind;
    • 17 eine Beispieldarstellung einer Architektur einer 3D-NOR Anordnung ist;
    • 18 eine Beispieldarstellung von Operationszuständen für die Zelle mit 2 Bit pro Facette - Spiegel-Bit;
    • 19A-19B zusätzliche Beispieldarstellungen von Blockdiagrammen von Schaltungssteuerschaltungen sind;
    • 20 eine Beispieldarstellung von drei Operationszuständen ist, für die die VPT programmiert werden könnte;
    • 21 eine Beispieldarstellung von verzweigungslosen Transistoren („JLT“) in einer Region der S/D-Leitungen ist;
    • 22A-22B Beispieldarstellungen eines grundsätzlichen Baublocks für programmierbare Logik ist, die das 3D-NOR Gefüge nutzt, und einer entsprechenden Programmiertabelle sind;
    • 23 eine Beispieldarstellung einer Schaltung für eine Signalrekonstruktion ist, bei der zwei LUTs verwendet werden;
    • 24 eine Beispieldarstellung einer alternative Schaltung für die Signalrekonstruktion ist;
    • 25 eine Beispieldarstellung einer zusätzlichen alternative Schaltung für die Signalrekonstruktion ist;
    • 26 eine Beispieldarstellung von Überlagerungsschaltungen sind, um eine LUT-4 zu bilden;
    • 27A-27E Beispieldarstellungen von verschiedenen Stapeln von 3D Stapeln sind;
    • 28 eine Beispieldarstellung einer Seitenschnittansicht einer 3D-NOR Struktur mit RRAM-Säulen ist;
    • 29A-29D Beispieldarstellungen der Bildung von Säulenauswahlvorrichtungen sind;
    • 30A-30D Beispieldarstellungen einer alternative Bildung von Säulenauswahlvorrichtungen sind;
    • 31A-31F Alternativbeispieldarstellungen für den Logik-Zugriff auf die RRAM/OTP Säulen sind;
    • 32A-32B Beispieldarstellungen von RRAM/OTP Säulen sind, die mit einer Verbindungsstruktur verbinden;
    • 33A-33D Beispieldarstellungen einer Alternative zum Bilden einer NPN Auswahlvorrichtung für die RRAM/OTP Säulen sind;
    • 34A-34G Beispieldarstellungen einer Review des System-Prozessablaufs sind;
    • 35A-35D Beispieldarstellungen von Stapelstrukturvariationen sind;
    • 36A-36B Beispieldarstellungen eines 3D-NOR Gefüges zum Implementieren einer LUT-4 sind, das ein 4 zu 1 Selektor-Gefüge enthält, und einer entsprechenden Programmiertabelle sind;
    • 37A-37B Beispieldarstellungen eines 3D-NOR Gefüge-Ablaufs sind, um eine programmierbare Konnektivität für RRAM/OTP in Y-Richtung einzufügen;
    • 38A-38I Beispieldarstellungen eines Prozessablaufs sind, um Lateral RRAM für eine Y-Richtung Konnektivität zu einem 3D-NOR Gefüge hinzuzufügen;
    • 39A-39B Beispieldarstellungen von Stapelstrukturvariationen für ein programmierbares 3D System sind;
    • 40A-40G Beispieldarstellungen einer alternativen Bildung und Struktur von vertikal orientierten 3D Speichern sind;
    • 41A-41O Beispieldarstellungen einer alternativen Bildung und Struktur eines NOR-Typ Speichers sind;
    • 42A-42E Beispieldarstellungen einer zusätzlichen alternativen Bildung und Struktur eines NOR-Typ Speichers sind;
    • 43 eine Beispieldarstellung von Elementen zur Ripple-Programmierung ist;
    • 44A-44I Beispieldarstellungen für einen alternative Systemprozessablauf sind; und
    • 45A-45D Beispieldarstellungen des Strukturtransfers eines alternativen Systemprozessablaufs.
  • DETAILLIERTE BESCHREIBUNG
  • Ein Ausführungsbeispiel oder Ausführungsbeispiele der Erfindung wird/werden nun unter Bezugnahme auf die Zeichnungen beschrieben. Personen mit den üblichen Fähigkeiten in der Technik werden es zu schätzen wissen, dass die Beschreibung und Figuren die Erfindung eher darstellen als zu beschränken und dass die Figuren der Klarheit der Darstellung halber im Allgemeinen nicht maßstäblich gezeichnet sind. Solche fachmännischen Personen werden auch realisieren, dass durch Anwenden der erfinderischen Prinzipien, die hierin enthalten sind, viel mehr Ausführungsbeispiele möglich sind und dass solche Ausführungsbeispiele in den Bereich der Erfindung fallen, die außer durch die beigefügten Ansprüche nicht zu beschränken ist.
  • Einige Zeichnungsfiguren können Prozessabläufe zum Herstellen von Vorrichtungen beschreiben. Die Prozessabläufe, die eine Abfolge von Schritten zum Herstellen einer Vorrichtung sein können, können viele Strukturen, Anzahlen und Kennzeichnungen haben, die für zwei oder mehrere aufeinanderfolgende Schritte gemeinsam sein können. In solchen Fällen können einige Strukturen, Anzahlen und Kennzeichnungen, die für die Figur eines bestimmten Schrittes verwendet wurden, in den Figuren der vorherigen Schritte beschrieben worden sein.
  • Speicherarchitekturen enthalten wenigstens zwei wichtige Typen - NAND und NOR. Die NAND Architektur sorgt für höhere Dichten, da die Transistoren, die die Speicherzellen bilden, mit nur einem externen Anschluss am Anfang und am Ende der Zellenfolge seriell verbunden sind, wie es zumindest in dem US Patent 8,114,757 , 37A-37G dargestellt ist. NOR Architekturen sind weniger dicht, stellen aber für einen schnelleren Zugriff bereit und könnten manchmal, wenn die NAND Architektur nicht kann, als individuelle NOR Speicherzellen arbeiten, die direkt ansprechbar sind und von denen in vielen Fällen sowohl ihre Source als auch ihr Drain ansprechbar sind, wie es zumindest in dem US Patent 8,114,757 , 30A-30M dargestellt ist. Es sollte verständlich sein, das die NOR-Typ Architektur ihre Verwendung nicht auf nur einen nicht-flüchtigen Speicher beschränkt, sondern dass sich NOR-Typ weitgehend sowohl auf den nicht-flüchtigen Speicher, wie einen Flash-Speicher, als auch auf den flüchtigen Speicher bezieht, wie DRAM.
  • Die Speicherzelle könnte mit konventionellen N-Typ oder P-Typ Transistoren erstellt sein, wobei die Kanaldotierung bezüglich der Source- oder Drain-Dotierung vom entgegengesetzten Typ sein kann, oder die Speicherzelle könnte einen verzweigungslosen Transistor („JLT“) Aufbau verwenden, wobei das Gate im Aus-Zustand den Kanal signifikant dezimieren kann. Für einige Architekturen ist der verzweigungslose Transistor attraktiv, da es weniger Verarbeitungsschritte erfordern kann (oder andere Vorrichtungsvorteile schaffen kann, wie einen Auszustand mit niedriger Leckage), um die Speicheranordnung zu bilden, ohne das Erfordernis, eine Änderung in der Dotierung längs des Transistors zu bilden.
  • Einige 3D Speicher verwenden einen horizontalen Speichertransistor, zum, Beispiel, wie es zumindest in dem US Patent 8,114,757 , 37A-37G und 30A-30M dargestellt ist. Andere können vertikale Speichertransistoren verwenden, zum, Beispiel wie bei der Toshiba BiCS Architektur, wie in zumindest dem US Patent 7,852,675 dargestellt ist.
  • Mehrere Verfahren zum Erstellen von 3D Speicherstrukturen, die horizontale verzweigungslose Transistoren für eine NAND Architektur verwenden, und für NAND und NOR Architekturen allgemein sind zum Beispiel in dem US Patent 8,114,757 in wenigstens der 33 und 37 zu finden. Das Folgende präsentiert mehrere Techniken, um eine mehrschichtige Silizium-über- Oxid-Startstruktur äquivalent zu zum Beispiel wenigstens den 33D und 37D (des US Patents 8,114,757 ) ohne die Verwendung eines Ionenschnitt-Schichttransfers zu bilden.
  • Die Startstruktur könnte ähnlich zur 41A der US Anmeldung 14/642,724 sein, die durch Bezugnahme hierin aufgenommen ist, wie in der 1A dargestellt ist. Ein Basis-Spendersubstrat 110 kann verwendet werden, um eine duale porige Schicht für die künftige Schnittschicht 113 zu bilden, auf der ein epitaktischer Prozess verwendet werden kann, um eine relativ dicke kristalline Schicht 120 zu bilden. Die künftige Schnittschicht 113 kann zwei porige Schichten enthalten; eine obere Schicht aus porigem Silizium, die mikroskopische Poren mit wenigen nm Durchmesser enthalten kann, und unter dieser kann eine untere Schicht aus porigem Silizium gebildet sein, bei dem die Porendurchmesser wenige (oder mehrere) Male größer sein kann (ähnlich zur 23 der US Anmeldung 14/642,724), für den künftigen ‚Schnitt‘ oder Schlitz. Die epitaktische Bildung der relativ dicken kristallinen Schicht 120 könnte ein sukzessives Ändern des Hinzufügens von Dotanten enthalten, um die folgenden Schritte zu unterstützen.
  • Dann kann, durch Verwendung eines Anodisierungsprozesses, die dicke kristalline Schicht 120 in eine Multischicht von abwechselnd niedriger Porigkeit über hoher Porigkeit umgewandelt werden, wie in der 1B dargestellt ist, die ähnlich der 41B von US 14/642,724 ist. Die Multischicht mit wechselnder Porigkeit kann später in eine abwechselnde Multischicht aus monokristallinem Si über isolierendem SiO2 umgewandelt werden, wie unten beschrieben ist. Hierin kann die Monokristallität austauschbar als Einkristallität oder Einkristall verstanden werden. Die 1 illustriert eine relativ dicke kristalline Schicht 120, nachdem sie einen Porenbildungsprozess durchgemacht hat, die die Multischichtstruktur 122 bildet. Die Multischichtstruktur 122 kann enthalten die Schicht 144, Schicht 142, Schicht 140, Schicht 138, Schicht 136, Schicht 134 und Schicht 132. Die Multischichtstruktur 122 kann ein Basis-Donatorwafersubstrat 110 mit einer porigen Schnittschicht 113 für den geplanten Transfer der hergestellten Multischichtstruktur über dem Zielwafer enthalten, der die Speicherperipherieschaltungen enthalten könnte, die auf dem Zielwafer vorgefertigt sind. Alternativ kann die Multischichtstruktur 122 nicht eine porige Schnittschicht 113 enthalten, wenn der Transfer auf einen Zielwafer nicht beabsichtigt ist. Die Schicht 144 könnte der Teil der Schicht 120 sein, der nach der Mehrschicht-Verarbeitung verbleibt. Die abwechselnden Schichten könnten abwechselnde Porositätslevel haben, wie Schichten 132, 136, 140 mit einer Porosität von weniger als 30 % oder weniger als 40 % gegenüber Schichten 134, 138, 142 mit einer Porosität über 50 % oder über 60 %, oder Schichten 132, 136, 140 mit einer Porosität von weniger als 55 % gegenüber Schichten 134, 138, 142 mit einer Porosität über 65 %, oder andere wechselnde Porositätslevel basierend auf Zielanwendung, -prozess und konstruktiven Auswahlen. Jede Schicht kann über ihre Dicke eine variierende Porosität oder eine Anzahl von Unterschichten von variierender Porosität enthalten.
  • Die Anzahl von wechselnden Schichten, die in einer Multischichtstruktur 122 enthalten sind, könnte so hoch gemacht werden wie die Anzahl von Schichten, die für den 3D Speicher (zum Beispiel größer als 20, größer als 40, größer als 60 oder größer als 100) oder für das Transferieren eines Untersatzes von Multischichtstrukturen benötigt werden, eine auf der Oberseite der anderen, um die gewünschte endgültige Struktur zu bilden. Die Porositätsmodulation könnte erzielt werden zum Beispiel durch (1) Abwechseln des Anodisierungsstromes, oder (2) Ändern der Lichtbestrahlung auf die Siliziumstruktur während des Anodisierugnsprozesses, oder (3) zuerst Wechseln der Dotierung, so wie die Schicht 120 durch einen epitaktischen Prozess aufgewachsen wird. Unten sind einige Ausführungsbeispiele des obigen Verfahrens des Ausbildens einer c-Si / SiO2 Multischicht aus einer Multischicht mit abwechselnder Porosität aufgelistet.
  • Zum Beispiel lehrt das US Patent 7,772,096 , das hierin durch Bezugnahme aufgenommen ist, die Bildung einer Mehrschichtstruktur gemäß (3) oben, beginnend mit abwechselndem Dotieren folgend auf diese Schritte:
    • i - Epitaktisches Aufwachsen abwechselnder Schichten von p+ Silizium 134,138, 142, mit Dotantkonzentrationen im Bereich von 1×1019 cm-3 bis 2×1020 cm-3, bzw. über p-Typ Siliziumschichten 132,136, 140, mit Dotantkonzentrationen im Bereich von 1×1014cm-3 bis 5×1018cm-3.
    • Die Schichten 132, 134, 136, 138, 140, 142 könnten eine Dicke von 3 nm bis 20 nm, oder auch dicker, wie 20 nm bis 100 nm haben.
    • ii - Ausführen eines Anodisierungsprozesses in einer Flourwasserstoffsäure (HF), die eine Elektrolytlösung enthält, um die dotierten Schichten in porige Schichten umzuwandeln. Die p+ Schichten 134,138, 142 würden sich in eine Schicht hoher Porigkeit mit groben porigen porigen oder porösen Strukturen umwandeln, während sich die p Schichten 132, 136, 140 in eine feinporige Struktur umwandeln werden
    • iii - Ausführen eines Oxidationsprozesses, um die p+ Schichten 134,138, 142 in Oxid umzuwandeln.
    • iv - Ausführen eines Hochtemperaturanlassens, zum Beispiel wie bei 1.000 °C, für wenige Stunden, um die p Schichten 132, 136, 140 in hochqualitative monokristalline Schichten umzuwandeln.
    Alternativ können die Schritte ii - iv ausgeführt werden, nachdem Täler 151, 152 und Grate 154 durch Maskierungs- und Ätzprozesse gebildet wurden, wie in der 2 gezeigt ist, wo Täler 151 zum Beispiel durch Isolationsoxid oder Kontaktmaterial oder Gate-Stapel bei einer nachfolgenden Verarbeitung (nicht gezeigt) gefüllt werden können. Die Täler 151 können Öffnungsregionen (nicht gezeigt) enthalten. Somit kann eine zweite Multischichtstruktur 124 gebildet werden.
  • Die obige Verarbeitung kann zu einer ersten gewünschten Multischichtstruktur 122 oder zweiten Multischichtstruktur 124 für die Bildung von 3D Speichern führen
  • Bei noch einem weiteren Ausführungsbeispiel des Verfahrens (3) lehrt die US Patentanmeldung 12/436,249, die hierin durch Bezugnahme aufgenommen ist, ein alternatives Verfahren für die Bildung der Multischichtstruktur 122 mit abwechselnder Dotierung. Kurz gesagt beginnt das Verfahren bei multiplen Ablagerungen von amorphem Silizium mit wechselnder Dotierung, dann Ausführen einer Festphasen-Rekristallisation, um den Stapel in einen Stapel von p Typ dotierten Si enthaltenden Einkristallschichten unter Verwendung einer Hochtemperatur-Rekristallisation bei Rekristallisationstemperaturen von über 550 °C bis über 700 °C umzuwandeln. Nach der Rekristallisation könnten die Si enthaltenden Einkristallschichten einer Anodisierung unterzogen werden und so weiter, wie oben unter ii-iv wiedergegeben ist. Die US Patentanmeldung 12/436,249 lehrt für die Bildung der Schichtstruktur mit alternierender Dotierung Alternativen, die hierin für die Bildung der 3D Speicher-Mehrschichtstrukturbildung eingesetzt werden könnten.
  • Bei einem Ausführungsbeispiel des Verfahrens (2) könnte die epitaktische Schicht 120 abwechselnd n dotierte und n+ dotierte Schichten enthalten. Die porige Bildung der n dotierten Schichten kann durch Licht unterstützt werden, um Löcher für den Anodisierungsprozess zu bilden, um effektiv zu funktionieren, wie es in S. Frohnhoff et. al., Thin Solid Films, (1994), den US Patentanmeldungen 10/674,648, 11/038,500, 12/436,249 und dem US Patent 7,772,096 wiedergegeben ist, von denen alle hierin durch Bezugnahme aufgenommen sind. Auf den Anodisierungsschritt folgend könnte die Struktur oxidiert una dann angelassen werden, wie in den Schritten iii und iv oben wiedergegeben ist.
  • Bei einem Ausführungsbeispiel von Verfahren (1) ist ein Verfahren zum Bilden von wechselnden Schichten von grob- und feinporigen Schichten durch Alternieren des Anodisierungsstroms ähnlich der Beschreibung in „Porous silicon multilayer structures: A photonic band gap analysis“ von J. E. Lugo et al J. Appl. Phys. 91, 4966 (2002), dem US Patent 7,560,018 , der US Patentanmeldung 10/344,153 , dem europäischen Patent EP0979994 und „Photonic band gaps analysis of Thue-Morse multilayers made of porous silicon“ von L. Moretti at el, 26. Juni 2006/Vol. 14, No. 13 OPTICS EXPRESS, von denen alle hierin durch Bezugnahme aufgenommen sind. Folgend auf den Anodisierungsschritt könnte die Struktur oxidiert und dann angelassen werden, wie in den Schritten iii und iv oben wiedergegeben ist.
  • Der Anodisierungsschritt könnte erledigt werden als ein Einzelwaferprozess oder für viele Wafer unter Verwendung eines Stapelmodus, wie in dem US Patent 8,906,218 , das hierin durch Bezugnahme aufgenommen ist, oder anderen ähnlichen Patenten dargestellt ist, die auf eine Solexel genannte Firma übertragen wurden.
  • Bei noch einem anderen Ausführungsbeispiel, das die Verfahren (3) und (2) kombiniert, kann die Multischichtstruktur 122 durch zuerst Bilden einer Mehrschichtstruktur von wechselnden n Typ über p Typ. Ein solches Verfahren ist in dem US Patent 8,470,689 und in „Silicon millefeuille: From a silicon wafer to multiple thin crystalline films in a single step“ von D. Hernandez et al., Applied Physics Letters 102, 172102 (2013) dargestellt; beide sind hierin durch Bezugnahme aufgenommen. Diese Verfahren nutzen die Tatsache, dass solches n Typ Silizium ohne nicht nicht porös werden würde, während p Typ Silizium nur Strom benötigen würde, damit der Anodisierungsprozess stattfindet. Für diese Verfahren könnte die Multischicht von n über p zuerste geätzt werden, um das Multischichtmuster zu bilden, wie in 31E oder 37E des US Patentes 8,114,757 dargestellt ist, gefolgt von einem Anodisierungsprozess, um das p Typ Silizium zum Porigsein umzuwandeln, während der n Typ fest und ungeätzt belassen wird. Dann könnte der Schritt des Oxidationsschrittes iii verwendet werden, um die porige Schicht in eine Isolationsschicht umzuwandeln. Der Anlassschritt iv könnte kurz gehalten oder übersprungen werden, da die n Schichten sehr leicht geätzt oder insgesamt nicht geätzt werden könnten.
  • Bei noch einem weiteren Ausführungsbeispiel des Verfahrens (3) könnte eine Multischichtstruktur durch mehrfache aufeinanderfolgende epitaktische Aufwachsungen von n Typ Silizium über p+ Typ Silizium erzielt werden, wofür das n Silizium mit einer höheren Rate als das p+ Silizium geätzt werden könnte. In einem Dokument mit dem Titel "Fabrication of conducting GeSi/Si microand nanotubes and helical microcoils" von S V Golod, V Ya Prinz, V I Mashanov and A K Gutakovsky, Semicond. Sei. Technol. 16 (2001) 181-185, das hierin durch Bezugnahme aufgenommen ist, ist wiedergegeben, dass p+ Silizium mit einer viel geringeren Rate als n Silizium geätzt werden würde, per Zitat: „Als ein selektives Ätzmittel kann eine Ammoniumhydroxid-Wasser-Lösung verwendet werden. Es wurde in [8] gezeigt, dass die 3,7 Gewichtsprozent NH4OH Lösung eine pp+ Selektivität von ungefähr 8000:1 bei 75 °C und einer Borkonzentration p+ = 1020 cm-3 hat.“
  • Eine andere Lternative ist ein Ausführungsbeispiel des Verfahrens (4), gemäß dem man Multischichten von Silizium über Si1-x Gex bildet, wie in „New class of Si-based superlattices: Alternating layers of crystalline Si and porous amorphous Si1-x Gex alloys“ von R. W. Fathauer et al., Appl. Phys. Lett. 61 (19), 9. November 1992, dargestellt ist, was hierin durch Bezugnahme aufgenommen ist. In einer solchen Multischichtstruktur gibt es einen hohen Grad an Selektivität beim Ätzen von Si 1-x Gex Schichten über Si Schichten. Dem kann Oxidation, wie im Schritt iii., und Anlass-Schritt iv. folgen, die Multischichten von Silizium über Oxid bereitstellen könnten. In einem Dokument mit dem Titel: „Novel Three Dimensional (3D) NAND Flash Memory Array Having Tied Bit-line and Ground Select Transistor (TiGer)“ von Se Hwan Park et al, IEICE Transactions on Electronics. 05/2012, das hierin durch Bezugnahme aufgenommen ist, geben die Autoren die Verwendung von Multischichten von Silizium über Si1-x Gex zum Bilden einer 3D NAND Vorrichtung wieder.
  • Ein alternatives Verfahren zu dem Verfahren der modulierten Porigkeit/Porosität zum Bilden von c-Si/Si02 Multischichten kann sein, den Bosch-Prozess zu verwenden. In einem Dokment mit dem Titel: "Fabrication and Characterization of Vertically Stacked Gate-All-Around Si Nanowire FET Arrays" von Davide Sacchetto et al. auf IEEE SDDR09, hierin durch Bezugnahme aufgenommen, wurde eine Technik, die für Tieflochätzung verwendet wird, wurde angewandt, um Strukturen von kristallinen Linien eine oben auf der anderen, vollständig mit Oxid umgeben zu bilden. Ähnliche Techniken könnten verwendet werden, um die Basisstruktur für 3D Speicher zu bilden.
  • Noch eine andere Alternative zum Bilden von c-Si/Si02 Multischichtstrukturen ist direkte Epitaxie von Silizium, Spezialoxid und wieder Silizium. Das Spezialoxid ist ein Seltene-Erden-Oxid, das, wenn es richtig abgeschieden wird, die Kristallstruktur des Siliziums behalten würde, um das Wachsen von kristallinem Silizium oben auf dem Spezialoxid zu gestatten, wie es in zumindest der US Patentanmeldungsveröffentlichung 2014/0291752 wiedergegeben ist, die hierin durch Bezugnahme aufgenommen ist.
  • Der epitaxiale Prozess von Multischichten einer n+ Typ Schicht über einer p Typ Schicht könnte bei niedrigen Temperaturen erledigt werden, wie unter ungefähr 400 °C, 400-500 °C, 500-600 °C, 600-700 °C oder unter ungefähr 800 °C, um die Dotanten-Bewegung der n+ Schicht am unteren Teil der Mehrschichtstruktur in die p Typ Schicht zu verringern, wenn die Multischichtstruktur gebildet wird, was auch als ‚Autodotieren‘ bezeichnet wird. Es gibt bekannte epitaxiale Prozesse in der Technik, die es erlauben, dass Schichten mit guter Qualität gebildet werden, während die Prozesstemperatur niedrig gehalten wird, um Autodotieren zu vermeiden. Zum Beispiel wurde so etwas wiedergegeben in Dokumenten von D. SHAHRJERDI, betitelt „Low-Temperature Epitaxy of Compressively Strained Silicon Directly on Silicon Substrates“, publiziert bei Journal of ELECTRONIC MATERIALS, Vol. 41, No. 3, 2012; von S. Wirths betiteltem „Low temperature RPCVD epitaxial growth of Si1_xGex using Si2H6 and Ge2H6“, publiziert bei Solid-State Electronics 83 (2013) 2-9"; und von Pere Roca I Cabarrocas, betitelt „Low temperature plasma deposition of silicon thin films: From amorphous to crystalline“, publiziert bei Journal of Non-Crystalline Solids, Elsevier, 2012, 358 (17), pp. 2000-2003; von R. Kircher et al., betitelt „LOW-TEMPERATURE EPITAXY AND IN-SITU DOPING OF SILICON FILMS“, publiziert im JOURNAL DE PHYSIQUE IV September 1991, und in den US Patenten: 7,262,116, 8,778,811 und US Anmeldung 2014/0045324 , die durch Bezugnahme hierin aufgenommen sind.
  • Basiswafer oder -substrate oder Akzeptorwafer oder -substrate oder Zielwafer/-substrate hierin können im Wesentlichen aus kristallinem Material bestehen, zum Beispiel monokristallines Silizium ("Si) oder Germanium („Ge“), oder kann ein konstruiertes/-r Substrat/Wafer sein, wie zum Beispiel ein SOI (Silicon on Insulator) Wafer or GeOI (Germanium on Insulator) Substrat. Ähnlich können Donatorwafer hierin im Wesentlichen ein kristallines Material enthalten und können zum Beispiel monokristallines Silizium oder Germanium enthalten oder können ein konstruiertes/-r Substrat/Wafer sein, wie zum Beispiel ein SOI (Silicon on Insulator) Wafer or GeOI (Germanium on Insulator) Substrat sein, in Abhängigkeit von Design und Prozessablaufauswahlen.
  • 3D Speicher kann aus Multischichten von 2D Speichern sein, worin Speicherzellen als eine Matrix mit Reihen und Spalten angeordnet werden. Diese Speicherzellen werden von Speichersteuerleitungen, wie Bitleitungen, Source-Leitungen und Wortleitungen, üblicherweise in einer rechtwinkligen Anordnung gesteuert, so dass man durch Auswählen einer spezifischen Bitleitung und einer spezifischen Wortleitung eine spezifische Speicherzelle auswählen kann, um dorthin zu schreiben oder von dort zu lesen. In einer 3D Speichermatrix, die drei Dimensionen hat, erfordert das Auswählen einer spezifischen Speicherzelle die Auswahl einer spezifischen Schicht, was durch zusätzliche Speichersteuerleitungen erledigt werden könnte, wie Auswahlleitungen. Wie hierin dargelegt wird, könnten einige der Auswahlleitungen in der Halbleiterschicht gebildet sein, innerhalb denen die Speichervorrichtungen geformt sind (zum Beispiel wenigstens in 31H - SL 3134 und 50D SL 5034 des US Patents 8,114,757 ). Andere Auswahlleitungen könnten abgelagert oder durch epitaktisches Wachstum gebildet sein. Diese Speichersteuerleitungen könnten daher Halbleitermaterialien, so wie Silizium (zum Beispiel monokristallin) oder leitende Metallschichten enthalten, so wie Wolfram, Aluminium oder Kupfer.
  • Ein bevorzugtes Ausführungsbeispiel von monolithischem 3D Speicher gemäß der vorliegenden Erfindung wird hierin demonstriert und unten umrissen. Es verwendet monokristalline Transistoren, deren Kanäle vertikal orientiert sind, so dass der Strom vertikal durch die Vorrichtung quer durch jede der Vorrichtungsschichten fließt, statt horizontal längs den Vorrichtungsschichten. Dabei ist diese Struktur gestaltet, durch gemeinsame Nutzung von Lithographie, Ätzen und Ablagerung/Abscheidung von mehrfachen Schichten billig zu sein, die zusammen selbstausgerichtete, vertikal orientierte Transistoren bilden.
  • Die 3A illustriert die Startmaterialstruktur für diese vertikal orientierten 3D Speicher. Oben auf einem Substrat, wie Si, Ge, SiGe, SOI, gedehnt geschichtetem Substrat oder Substrat mit vergrabener Schnittschicht werden Austauschschichten aus designiertem Source/Drain (S/D) Material 302 und designierte Schicht aus Kanalmaterial 304 dazwischen abgeschieden/aufgebracht. Diese Schichten könnten durch epitaktische Schritte mit einer in-situ abwechselnden Dotierung N/N+ Typ, N/P+ Typ, P/N+ Typ oder P/P+ Typ und/oder abwechselnd zwischen Silizium und SiGe Schichten etc. oder Verwendung jeglicher Techniken verarbeitet werden, die hierin unter Bezugnahme auf wenigstens die 1A bis 2 dargestellt sind. Die Auswahl der Zusammensetzung dieser Schichten könnte die Erwägung einer Auswahl einer hohen Ätzselektivität zwischen benachbarten Schichten enthalten, um ein schnelleres Ätzen der designierten Kanalschichten 304 als die (S/D) Schichten 302 zu ermöglichen. Die Auswahl der Dicke dieser Schichten könnte basierend auf der Erwägung von Ätzwahlmöglichkeit, Autodotierung, Dotantendiffusion aufgrund von thermalem Budget, Ätzrate und Kurzkanaleffekt, Speicherinterferenz und so weiter sein. Die Dicke jeder dieser Schichten könnte 10-20, 20-50, 50-100, 100-200 nm bis hinauf zu hunderten von nm sein. Eine Unterdrückung einer Dotantdiffusion kann durch die Verwendung von epitaktischen Prozessen bei niedriger Temperatur erreicht werden, zum Beispiel den AMAT 450-500 deg C epi Prozess. Es können auch Zwischenschichtdiffusionsbarrieren eingesetzt werden, wie zum Beispiel so dünn wie Einzel-, Doppel- oder Mehrfachatomschichten aus einem Diffusionsunterdrücker, so wie Kohlenstoff. Diese Zwischenschichtdiffusionsbarrieren können innerhalb des Multischicht-Epitaxialwachstumsprozesses eingebunden werden. Insbesondere kann die Diffusionsbarriereschicht nahe der Übergangsregion zwischen Kanalschicht und S/D Schicht eingebunden werden. Auch kann die Dotierung jeder Schicht nicht gleichmäßig sondern vertikal profiliert sein, um physikalische Prozesse, wie Heißträgerinjektion gemäß den spezifischen Anwendungserfordernissen der Vorrichtung zu verbessern oder zu unterdrücken.
  • Zum Beispiel könnte die Zusammensetzung von S/D Schichten 302 N+ Silizium sein, während die Kanalschichten 304 P Typ Silizium sein könnten, und der selektive Ätzprozess würde anodisches Ätzen verwenden, wie es im US Patent 8,470,689 im Detail angegeben ist und hierin beschrieben wurde.
  • Eine Alternative ist es, P++ Silizium für die S/D Schichten 302 und N Silizium für die Kanalschichten 304 zu verwenden, und die letztere selektive Ätzung würde eine NH4OH Lösung verwenden, wie es von Golod et al. gelehrt wird.
  • Noch eine weitere Alternative ist es, N+ Silizium für die S/D Schichten 302 und P Typ SiGe für Kanalschichten 304 zu verwenden, und die letztere selektive Ätzung würde den Prozess verwenden, der von Se Hwan Park et al in einem Dokument, betitelt "Novel Three Dimensional (3D) NAND Flash Memory Array Having Tied Bit-line and Ground Select Transistor (TiGer)", publiziert in TECHNICAL REPORT OF IEICE in 711 (APWF_PSH), einem Dokument von FL W. Fathauer et al., betitelt „New class of Si-based superlattices: Alternating layers of crystalline Si and porous amorphous Si, -,Ge, alloys“, publiziert in Appl. Phys. Lett. 61 (19), 9. November 1992, in einem Dokument von Jang-GnYun, betitelt „Single-Crystalline Si Stacked Array (STAR) NAND Flash Memory“, publiziert in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.58, NO.4, APRIL2011 und US Patent 8,501,609 gelehrt wird, wobei alles Vorstehende hierin durch Bezugnahme aufgenommen ist.
  • Ein interessanter Aspekt der Multischichtstruktur, die statt dem Schichttransferansatz epitaktisch basiert ist, ist, dass die gesamte Struktur in den meisten Fällen einem monolithischen Kristall ähneln würde, in dem das Kristallwiederholungselement ein Siliziumatom oder andere Moleküle sein könnte, die sehr gut über die Schichten ausgerichtet sind. Keine Molekularebenenausrichtung würde bei einem Schichttransferprozess auftreten. So sind in einem epitaktischen Prozess einer Multischichtbildung der Moleküle, die die Multischichtstruktur bilden, alle Leitungen bildend ausgerichtet, die besser als 0,01 des Grades auf der atomaren Skala parallel sind, während bei einer Schichttransfer basierenden Multischichtstruktur eine Fehlausrichtung zwischen Schichten fast immer weit größer als 0,1 Grad ist. Entsprechend hat die Multischichtstruktur 122, die durch die Verfahren gebildet sind, die hierin dargestellt sind, Einkristallschichten, die eine Atomebenenausrichtung zwischen den Schichten haben, anders als bei einer Multischichtstruktur, die durch Techniken gebildet wurden, wie einen sukzessiven Schichttransfer.
  • Eine solche Multischichtstruktur könnte oben auf einer Schnittschicht erstellt werden, wie in den 1A bis 2 dargestellt ist, um ein Transferieren der vollständigen Multischichtstruktur und entsprechend Verarbeiten beider Seiten der Multischichtstruktur zu gestatten. Wenn eine Schnittschicht verwendet wurde, dann könnte die Multischichtstruktur der Endvorrichtung eine Verbindung und Schaltungen an ihrer Oberseite und Bodenoberfläche ohne eine dicke Menge Silizium von mehr als 40 Mikrometer haben. Die Verwendung von Schnittschicht- oder Strukturtransfertechniken, die hierin und in der hierin durch Bezugnahme einbezogenen Technik präsentiert werden, könnten es unterstützen, Unterstützungsschaltungen und Verbindungen mit dünner Isolation zur Speicherstruktur zu bilden, wie 5-20, 20-100, 100-200, 200-400 nm oder 0.5-1, 1-2, 2-5, 5-10 Mikrometer Dicke der Isolation.
  • Der Einfachheit halber sollten wir den Fluss für einen vertikale Kanal-3D-Speicherstruktur, die S/D Schichten 302 enthält, als N+ Silizium und P Typ Silizium für Kanalschichten 304 abzugrenzen. Ein Fachmann wäre in der Lage, den Fluss für andere alternative Ausführungsbeispiele zu modifizieren.
  • Oben auf der abwechselnden Multischicht 302/304 wird ein Hartmaskenmaterial abgeschieden.
  • Die 3B illustriert die Struktur nach dem ‚Täler‘-Ätzen, was Multischichtgrate 309 und - täler 308 dazwischen bildet, was zu einer wiederholenden Gratstruktur 307 führt. Alternativ könnte die Selektivität den Kristallorientierungplan nutzen, wie wanne KOH, um selektiv abwärts/längs den <100> Kristallographieebenen zu ätzen.
  • Die Breite der Grate und Täler könnte von 10 nm bis zu einigen wenigen hundert nm sein. Die Breite der Grate und Täler könnte unter Berücksichtigung der Dicke der Schichten 302/304, der Anzahl von Schichten, der Art des zu bildenden Speichers und anderen Erwägungen bestimmt werden. Zum Beispiel könnten die Täler und die Grate ähnliche Breiten oder andere Verhältnisse, wie 50 nm Täler mit einem 100 nm Grat haben und können für die spezifischen Zielstruktur konstruiert sein.
  • Viele der Zeichnungen hierin stellen einen Schnitt oder Schnitte einer 3D Struktur mit entweder 2D Zeichnungen einer Schnittebene oder perspektivischen 3D Zeichnungen dar. Allgemein ist die Richtung längs des Grates als die ‚X‘ Richtung bezeichnet, ist orthogonal zu dem Grat als ‚Y‘ Richtung bezeichnet, und ist - längs des epitaktischen Schichtenwachstums - die vertikale Richtung als Z-Richtung bezeichnet. Zur Hilfe des Verständnisses enthalten viele der Zeichnungen einen kartesischen Richtungsindikator (zum Beispiel Richtungsindikator 300 in den 3A & 3B) oder eine Markierung, längs welcher Ebene die Schnittansicht genommen wurde, zum Beispiel Schnittansicht Y-Z Ebene 200 in der 2).
  • Die 3C illustriert die hohe Ätzselektivität von SiGe versus Silizium, die bei diesem Beispiel unter Verwendung des Applied Material Selectra Ätzsystems durchgeführt werden kann. Alternativ kann die selektive Ätzung unter Verwendung nasser chemischer Ätzung durchgeführt werden. Bei diesen 3D Strukturen könnte die Multischicht von zum Beispiel 3A mit Schichten hergestellt werden, die selektiv geätzt sein könnten, so wie Silizium (Einkristall, oder poly oder amorph), SiGe (Mischung aus Silizium und Germanium), P dotiertes Silizium, N dotiertes Silizium, etc.
  • Die 3D illustriert die Struktur nach einem Schritt der selektiven isotropen Ätzung der Kanalschichten 304, was horizontale Kerben 319 bildet, während die S/D Schichten 310, 302 überwiegend ungeätzt bleiben. Ein selektiver Plasma-Ätzprozess kann verwendet werden. Alternativ könnte ein Zweistufenprozess durch zuerst Bilden von Poren in den gewünschten Regionen der Kanalschichten durch selektives Anodisierungsverarbeiten, dann Verwendung eines Plasmaätzens der porigen Regionen verwendet werden.
  • Die 3E illustriert die Struktur nach dem Abscheiden/Ablagern eines Stapels einer Tunneloxidschicht/Ladungsspeicherschicht/Steueroxidschicht 312, wie Oxid/Nitrid/Oxid - „O/N/O“, und von Gate-Ladungsmaterial 314. Bei diesem Ausführungsbeispiel besteht die Ladungsspeicherschicht aus Ladungsfangmaterial. Alternativ kann die Ladungsfangschicht ein defektreiches hoch-k Dielektrikum oder siliziumreiches Siliziumnitrid sein. Alternativ kann die Ladungsfangschicht durch nanokristalline Raummarken/schwimmende Punkte (englisch: „floating dots“) gebildet sein. Alternativ kann die Ladungsfangschicht durch ein schwimmendes Gate ersetzt sein. Dies kann durch thermische Oxidation, Atomschichtdeposition (ALD) oder alternative Prozesse erfolgen, die zur Halbleitervorrichtungsherstellung verwendet werden. Ein direktionaler anisotroper Ätzschritt kann verwendet werden, um im wesentlichen das gesamte Gate-Material von den Seitenwänden der S/D Schichten 313 zu entfernen. Ein geringfügiges Retusche-Ätzen kann ebenfalls eingesetzt werden, um verbliebene Stringer zu entfernen.
  • Die 3F illustriert die Struktur der ‚Täler‘ 318 mit isolierendem Material 316, gefolgt von einem Ätzschritt, der Löcher 320 längs den Graten 309 von 3B bildet, was effektiv Strings 322 von abwechselnden N+/P Material bildet. Der Ätzschritt könnte in zwei Schritten ausgeführt werden. Zuerst Anwenden eines anisotropen Ätzens auf den Stapel von abwechselnden Multischichten 302/304, um die vertikalen individuellen Strings 322 zu bilden, wobei dieses anisotrope Ätzen die Gate-Stapel nicht ätzt, und dann Anwenden eines isotropen selektiven Ätzens, um die Source/Drain 302 zwischen dem g Gate-Stapel 312 zu entfernen, während die horizontal orientierten Gate- und Oxid-Streifen unangetastet bleiben. Das Ätzen kann vor der untersten N+ Schicht gestoppt werden, so dass sie als eine gemeinsame Erdung dienen kann. Leitende Ätz-Stopp-Schichten können eingesetzt werden.
  • Die 3G illustriert eine vertikale Querschnittsansicht längs der Metall-Gate-Wortleitung der Struktur von 3F. Die leeren Räume, die nach der Entfernung des Zwischen-Kanalmaterials 334 (vorher vertikale Lücken 320) blieben, können mit Oxid gefüllt werden und dann als ein Teil der Speicherzellenisolation dienen. Das verbleibende Bodenmaterial 338 könnte als ein gemeinsamer Erdungsstreifen dienen. Die untere Gate-Leitung 340 könnte als Erdungsauswahl-Gate dienen, und das obere Gate-Leitung-String-Auswahl-Gate 344 kann als die String-Auswahl dienen. Die S/D Leitung oben auf den vertikalen Strings 332 würden als die String- Drain-Region dienen und könnten später mit den Bitleitungen (BL) verbunden werden. Die resultierende Struktur bildet eine Matrix von vertikal orientierten nicht-flüchtigen NAND Speicherzellen. Die horizontalen Steuer-Gates 342 bilden die Speicher-Wortleitungen, die den Strom durch die vertikalen Kanäle zwischen aufeinanderfolgenden Source/Drain-Schichten steuern, was vertikale NAND Strings bildet.
  • Die 3H illustriert einen vertikalen Querschnitt einer vertikalen NAND String 336 senkrecht zur Wortleitungsrichtung.
  • Die 3I illustriert die 3D NAND Speicherstruktur nach dem Hinzufügen des Gitters von Speichersteuerleitungen: Wortleitungen 365, Bitleitungen 367, String-Auswahlleitungen 361 und Erdungsauswahlleitungen 363.
  • Die 4A illustriert eine Struktur für die Bildung eines NOR Typ 3D Speichers, den wir als den 3D-NOR bezeichnen könnten. Es beginnt von der Struktur 307, die in der 3B oben dargestellt ist. Markierungs- und Ätztechniken werden bei Gate-Pfählen in ‚y‘-Richtung verwendet. Zuerst durch Beschichten der Gratstruktur 307 mit einer dielektrischen Multischicht einer Tunneloxidschicht, Ladungsfangschicht, wie Siliziumnitrid, und Blockieroxidschicht, was den Ladungsspeicherstapel 402 bildet. Der Ladungsspeicherstapel 402 könnte auch O/N/O (Oxid - Nitrid - Oxid) genannt werden. Ein Gate-Material 404, so wie stark dotiertes Polysilizium, Metall, wie Wolfram, oder anderes leitendes Material wird nachfolgend abgeschieden. Dann kann eine Mustergestaltung durch Maskierungs- und Ätztechniken verwendet werden, um längliche Streifen in ‚y‘ Richtung senkrecht zu der Gratrichtung zu bilden. Alternativ kann Gate-Stapel gebildet werden durch Füllen des vorgemusterten Raums innerhalb des Oxids, was als Damaszierungsprozess bezeichnet wird. Alternativ kann der Gate-Stapel gebildet werden durch Ersetzen des Attrappen-Gates, was Ersatz-Gate-Prozess genannt wird. Der Depositionsschritt könnte ALD Techniken verwenden. Alternativ könnte eine Kombination von thermischen Oxid- und anderen Depositionstechniken verwendet werden.
  • Die 4B illustriert einen Querschnitt der Struktur von 4A. Die Gates 422 könnten gestaltet sein, um die Leitfähigkeit zwischen der Source und dem Drain (S/D) 420, 430 durch den Kanal 421, 431 zu steuern. Wenn das S/D Material ausgewählt ist, um N+ Silizium zu sein, und das Kanalmaterial ausgewählt ist, um P Typ Silizium zu sein, dann würde jede Speicherzelle einen NPN Transistor mit zwei Seiten-Gate-Stapeln enthalten, um nicht-flüchtige Speicherzellen zu bilden. Da die S/D Leitungen längs des Grates den ganzen Weg zum Rand des Blocks verlaufen, könnte eine geeignete Gestaltung das Auswählen eines Paars benachbarter S/D Leitungen ermöglichen, um eine spezifische Kanalschicht 421 innerhalb eines Grates auszuwählen, und eine spezifische Wortleitung, die das Gate 422 steuert, könnte die Spalte einer spezifischen Speicherzelle auswählen. Der Speicher könnte als eine Matrix von Speicherblöcken eingerichtet sein. Jeder Speicherblock könnte ein rechtwinklig bemessenes X in x Richtung und Y in y Richtung sein, wobei jede Richtung 1-2, 2-10, 10-50, 50-200, 200-1.000 Mikrometer sein. Und die Anzahl von Schichten könnte 2-8, 8-32, 32-96, 96-128 sein. Dies sind Beispiel, und größere oder kleinere Zahlen könnten ebenfalls gestaltet werden. An dem Gratrand könnte eine Treppenstruktur ausgebildet sein, um eine pro Schicht Verbindung mit den Grat S/D Leitungen zu gestatten. Vorzugsweise an der Treppenstrukturregion können die P Schichten geätzt und durch Oxid oder anderes Isolationsmaterial ersetzt sein. Ähnlich können der P Schichten zwischen zwei benachbarten Wortleitungen geätzt und durch Oxid oder anderes Isolationsmaterial (hierin nicht gezeigt) ersetzt sein. Selektives isotropes Ätzen der P Typ Schichten könnte verwendet werden, um zwischen den horizontalen N Typ Streifen zu ätzen. wie vorher hier erörtert wurde.
  • Die 4C illustriert die 3D NOR Struktur nach dem Bilden einer Treppe zur pro Schicht Verbindung an dem Gratrand und hinzufügen von Steuerleitungen. Geteilte Gates, die Wortleitungen WL1, WL2, WL3 bilden, laufen in y Richtung senkrecht zur Richtung der Grate. Die Zwischenverbindungsleitung BL1 steuert die S/D der ersten Schicht von allen Graten in dem Speicherblock, BL2 steuert die S/D der zweiten Schicht sowie die D/S der ersten Schicht, BL3 steuert die S/D der dritten Schicht sowie die D/S der zweiten Schicht und so weiter. Die Auswahlleitungen stellen pro Grat Steuerung bereit. SL1 steuert den Zugriff auf den ersten Grat, SL2 auf den zweiten Grat, SL3 steuert den dritten Grat und so weiter.
  • In dieser 3D NOR Struktur und auch in vielen anderen Speicherstrukturen hier könnte die horizontale Leitung pro Schicht durch die Matrix der S/D Leitungen der beschränkende Faktor der Leistung und Performance der Vorrichtung dahingehend sein, wie lange sie gemacht werden könnte. Andererseits regt der Overhead-Bereich, der für die Treppenzwischenverbindungsstruktur erforderlich ist, längere Leitungen an, um den Vorrichtungswert zu sichern und Kosten pro Bit zu verringern. In einer solchen Struktur kann die P Typ Schicht relativ dick sein, wie größer als ungefähr 100 nm, um einen Leckagestrom zwischen zwei N+ Schichten zu verhindern, die aus S/D Leitungen bestehen. Alternativ könnte der P Typ Kanal zwischen den S/D Leitungen für Treppenzonen selektiv geätzt und durch elektrisch isolierende Material ersetzt werden, da die Leckagebelange an Zonen ernsthafter sind, die keine Gates haben; Zum Beispiel könnten aktive Gates verwendet werden, um eine Leckage durch den P Typ Kanal zu verhindern.
  • Die Gratauswahlsteuervorrichtung kann durch zuerst entfernen des Kanalmaterials 421 an der Region, die für die Gratauswahlsteuerung vorgesehen ist. Dann werden die Auswahl-Gate-Transistoren längs den N+ S/D Leitungen ausgebildet, wie hierin bezüglich den 13A-13C hierin behandelt ist. Die Auswahl-Gate-Transistoren können gestaltet sein, um als verzweigungslose Transistoren (‚JLT‘) zu funktionieren, die auch als Gate rundum Nanoleitungen bekannt sind. In einigen Fällen kann es erwünscht sein, die S/D Leitungen in der Region zu dünner zu machen, die als Auswahl-Gate-Transistoren vorgesehen sind, um eine bessere Gate-Steuerung zu erzielen. Ein solches Dünnermachen würde diese Regionen auf ungefähr 20 nm Dicke oder ungefähr 15 nm oder ungefähr 10 nm verengen. Alternativ könnten die Auswahl-Gate-Transistoren längs den N+ S/D Leitungen ausgebildet sein, indem der Kanal aus P Typ Silizium gebildet ist, das selektiv wieder von der geätzten Seitenwand der N+ Region wieder gewachsen ist.
  • Die Architektur, die als ‚3D NOR‘ bezeichnet ist und hierin unter Bezugnahme auf die 4A bis 4C sowie in ähnlichen Illustrationen hierin dargestellt ist, ist auch ähnlich zu einer Struktur, die in der Technik ‚AND‘ nicht-flüchtiger-Speicher- Architektur, zum Beispiel, wie es in einem Patent, wie US 7,414,889 , wiedergegeben ist, oder 1T MONOS, wie in einem Dokument von Hidenori Mitani et al., betitelt „A 90nm Embedded 1T-MONOS Flash Macro for Automotive Applications...“, präsentiert auf ISSCC 2016, und eine 3D Architektur genannt wird, wie es in dem US Patent 8,426,294 wiedergegeben ist, wobei alles Vorstehende hierin durch Bezugnahme aufgenommen ist, einschließlich ihrer Lehre der Speichersteuerung und die nachfolgende Adaptierung zur Steuerung der 3D NOR Struktur hierin.
  • Eine zusätzliche Verbesserung für ein solches 3D NOR ist, die Gate-Steuerung in zwei unabhängige Seiten-Gates aufzubrechen - gerade Gates in den geraden Tälern und ungerade Gates in den ungeraden Tälern, zur Steuerung eines Grates, wie in der 5A gezeigt ist. Zum Beispiel wird die Steuerleitung WL1_O alle die ungeraden Seiten-Gates steuern und würde WL1_E all die geraden Seiten-Gates steuern. Eine solche Aufteilung könnte eine Verdopplung der Speicherkapazität gestatten. Wenn die Breite der eingeerückten P Schicht zu dünn ist, so wie weniger als 20-50 nm, kann WL ungerade primäre(s) Gate(s) sein, während WL gerade das/die Unterstützungs-Gate(s) sein kann, das/die verwendet wird/werden, um das Schreiben. Lesen oder Halten der Speicherzustände zu unterstützen.
  • Diese zwei Gate-Steuerleitungen können auf der oberen Verbindungsschichtseite platziert sein, wie in der 5A dargestellt ist, oder alternativ eine auf der Oberseite und eine unter dem Boden, wie in der 5B dargestellt ist. Wenn diese zwei Gate-Steuerleitungen beide auf der Oberseite platziert sind, kann der Technologieknoten für die Oberseitenverbindung fortgeschrittener sein als der Technologieknoten, der für den 3D Speicherblock verwendet wird.
  • Eine weitere Verbesserung bei einem solchen 3D NOR ist, MirrorBit® Technologie zu implementieren, wie sie kommerziell von Spansion für NOR Produkte hergestellt wurde. Das MirrorBit-Konzept wurde in einem Dokument von Boaz Eitan et al, betitelt „NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell“, publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 21, Nr. 11, NOVEMBER 2000, und Patenten US 5,768,192, 6,204,529 und Anmeldungen US 2006/0007745 präsentiert, von denen alle durch Bezugnahme hierin aufgenommen sind.
  • Diese zwei Verbesserungen könnten kombiniert werden, um ‚4 Bit pro Zelle‘ zu gestatten, wie in der 5C dargestellt ist. Eine solche Technologie ist in dem US Patent 7,091,551 detailliert, das hierin durch Bezugnahme aufgenommen ist.
  • Unter Nutzung dieses Konzeptes lehrt eine Technologie, die im US Patent 6,670,669 detailliert ist, das hierin durch Bezugnahme aufgenommen ist, wie ein zusätzliches Zentrumsbit für 3 Bit Stellen pro Facette und einem Total von 6 Bit Stellen pro Kanal hinzuzufügen ist.
  • Eine andere bekannte Verbesserung ist, die Ladungsmenge, die in einer gegebenen Ladungsfangstelle gespeichert wird, zu steuern, um Multilevel-Spannungen pro Zelle zu gestatten, Womit mehr als 1 Bit pro Speicherplatz kodiert wird. Diese verschiedenen Verbesserungstechniken könnten kombiniert werden, um eine noch höhere Anzahl von Bits pro Zelle zu erzielen. Entsprechend könnte, wenn jeder Platz gestaltet ist, um 4 Level zu halten, dann die Zelle 8 Bits speichern und mit dem Zentrumsplatz sogar 12 Bits. Wenn auf jedem Speicherplatz mehr Levels verwaltet werden, dann könnte die Speicherkapazität sogar noch höher sein.
  • Eine zusätzliche Alternative, um den hochdichten, Multi-Bit pro Zelle Speicher in Erwägung zu ziehen, ist ein auffrischbarer Speicher oder ein flüchtiger Speicher. Allgemein ist das konventionelle Erfordernis für den nicht-flüchtige Speichervorrichtungen 10 Jahre Datenaufrechterhaltungszeit. Einige der Techniken, die hierin für Erhöhungen der Speicherkapazität beschrieben sind, könnten herausgefordert werden durch das Halten jener gespeicherten Spannungen für die vollen 10 Jahre, speziell bei Vorrichtungen, die in Hochtemperaturumgebungen betrieben werden könnten, oder mit der Motivation, die Zellengröße herab zu skalieren oder Tunneloxidschichtdicke. Eine alternative Lösung ist, die Vorrichtung periodisch auf den gewünschten Zustand in einem festen (oder variablen) Zeitintervall zu tunen, so wie Tage, Wochen, Monate oder wenige Jahre. Alternativ könnte eine Speichersteuerung den Grad von Ladungsverlust oder -differenz lesen und verifizieren und Einstellungen vornehmen. Wenn die Integrität von einigen Speicherplätzen unter einen eingestellten Schwellenwert gefallen ist, könnten diese Speicher aufgefrischt werden, um die Speicherplätze auf das volle Ladungslevel zu reparieren. Eine solche Selbstüberwachung könnte mit einem minimalen Einfluss auf die normalen Vorrichtungsoperationen oder ihren insgesamten Energieverbrauch erledigt werden.
  • Die 5E stellt einen alternativen 3D NOR Speicherblock ohne Verwendung von Gratauswahl-Gates-Nutzung mit Treppen an beiden Seiten des Grates dar - linke Treppe und rechte Treppe. Die spezielle Kanalauswahl könnte durch geeignete Zuteilung von Verbindungen längs Graten und längs Ebenen erledigt werden. Als ein Beispiel können alle geraden Ebenen mit Auswahlleitungen, wie SL1 mit Ebene 2, SL2 mit Ebene 4, SL3 mit Ebene 6 und so weiter, verbunden sein. Die Auswahlleitungen können auch als Source-Leitungen betrachtet werden. Dies könnte für die linke Treppe und die rechte Treppe gemacht werden. Dann könnte längs des Grates für jeden Grat die linke Treppe verwendet werden, um die linke Bitleitung 1 (LBL1) mit Grat 1, Ebenen 1 und 5 und 9 etc., linke Bitleitung 2 (LBL2) mit Grat 2, Ebenen 1 und 5 und 9 etc. und so weiter, und für die rechte Seite rechte Bitleitung 1 (RBL1) mit Grat1, Ebenen 3 und 7 und 11 etc., rechte Bitleitung 2 (RBL2) mit Grat 2, Ebenen 3 und 7 und 11 etc., und so weiter, zu verbinden. Als Ergebnis steht die Spannung, die an die linken Bitleitungen angelegt wird, nicht im Konflikt mit der Spannung, die an die rechten Bitleitungen angelegt wird. Zusätzlich kann auf zwei Ebenen von Bit-Zellen in einem Grat gleichzeitig zugegriffen werden. In einem einzelnen Operationszyklus können zwei Ebenen von Bit-Zellen durch linke und rechte Bitleitungen gelesen werden. In einem einzelnen Operationszyklus kann eine Ebene von Bit-Zellen von einer Seite der Bitleitung gelesen werden, während die andere Ebene von Bit-Zellen durch die entgegengesetzte Seite der Bitleitung beschrieben werden kann.
  • Ein Beispielsansatz für Auswahl und Zugriff eines spezifischen Bits könnte folgendermaßen sein:
    • - Wähle einen spezifischen Grat 1 → RBL 1 oder LBL 1
    • - Wähle einen spezifischen Kanal - zwischen S/D 4 und S/D 5 → Verwende rechte SL 2 (SL 2) und Linke Bitleitung 1 (‚LBL1‘)
    • - Bit ungerade Seite & Bit gerade Seite → Kanal ungerade Seite WL 510 und gerade Seite 512
  • Bei einem ähnlichen Ansatz könnte jeglicher spezifische Speicherplatz durch die Auswahl einer Auswahlleitung, einer Bitleitung und einer Wortleitung ausgewählt werden.
  • Das Bilden von Treppen an beiden Rändern des Grates zum Beispiel, wie in der 5E dargestellt ist, ist vorteilhaft, selbst wenn eine pro Grat Auswahl verwendet wird. Dies könnte für Redundanz und/oder bessere Zugriffszeit und geringere Zugriffszeitvariation zwischen Zellen längs des Grates nützlich sein. Es könnte dem Chip-Gestalter gestatten, den S/D Gesamtwiderstand im Wesentlichen für alle Kanäle des Grates gleich zu halten durch Zugreifen auf die Source von einer Seite und den Drain von der anderen, was die totale Leitungslänge ungefähr gleich zur Gratlänge hält. Für Vorrichtungen, die multiple Speicherblöcke haben, kann die Werteffizienz durch Teilen jeder Treppe zwischen sowohl den rechten als auch den linken Seiten von benachbarten Blöcken verbessert werden.
  • Die Anzahl von Schichten, die die 3D NOR Struktur bilden, könnte mit der Zeit zunehmen, um auf Forderungen zu antworten, die Vorrichtungskapazität zu erhöhen. Für eine große Anzahl von Schichten könnte die vertikale Zugriffszeit groß genug werden, um die effektive Zugriffszeit zwischen unteren Ebenen und oberen Ebenen zu beeinträchtigen. Eine optionale Lösung, um die Symmetrie und Gleichmachung der Zugriffsdauer aufrecht zu erhalten, könnte sein, einen Zugriff von beiden Seiten der Vorrichtung zu verwenden. Entsprechend könnte ein Treppenzugriff von der Oberseite sein, während der andere vom Boden erfolgte, womit der S/D Zugriff für alle Speicherzellen innerhalb der Einheit ähnlich gehalten wird.
  • Der O/N/O Multischicht Dielektrikladungsspeicherstapel 402 in der 4A könnte 1. O/N/O Dielektrik-Gate-Stapel genannt werden, und seine Metall-Gates könnten 1. Gates genannt werden. Erhöhungen bei der Speicherdichte könnten erzielt werden durch Hinzufügen eines zweiten Multischicht Dielektrikladungsspeicherstapels oben auf der Struktur als 2. O/N/O 601 und Abscheiden/Ablagern des Metall-Gates 602 darüber, wie in der 6 mit 2. Dielektrik-Gate-Stapel 601 und 2. Gates 602 dargestellt ist.
  • Die 7A illustriert die Struktur nach einem Schritt von CMP, der auch isolierte 2. Gate-Leitungen 702 bildet, die ein Ladungsfangen in der 2. O/N/O 703 steuern, während die 1. Gate-Leitungen 712 1. O/N/O 701 steuern. Die 7B ist eine'Schnitt'-Ansicht in das Tal 713 zwischen benachbarten Graten 712, 714, womit die 2. Gates 701 und die 1. Gates 712 gezeigt werden.
  • Die Wahl für Gate-Material könnte jenes sein, das in der Technik üblich ist, wie stark dotiertes n Typ Polysilizium, stark dotiertes p Typ Polysilizium, Titannitrid, Tantalnitrid, Wolfram oder ein Stapel von einigen davon. Alternativ könnte es mehr als einen Typ von Material enthalten, so wie zuerst Ablagern eines Materials, das für die Vorrichtungsfunktionalität (zum Beispiel Arbeitsfunktion) optimiert ist, wie dotiertes Polysilizium, und dann zusätzliches Material, wie Wolfram, um den spezifischen Wortleitungswiderstand zu verringern.
  • Die 8A illustriert einen Untersatz der Struktur von 5E. Die 8A illustriert Wortleitungen WL1, WL3, WL5, WL7, WL9, WL11, WL13, die mit den Gates in den ungeraden Tälern verbunden sind, die wir ungerade Gates nennen, während Wortleitungen WL2, WL4, WL6, WL8, WL10, WL12, WL14, WL16 mit jenen in den geraden Tälern verbunden sind, die wir gerade Gates nennen. Jedes Gate hat eine Dualfunktion und könnte den Grat zu seiner Rechten und den Grat zu seiner Linken beeinflussen. Der Pfeilindikator 800 bezeichnet die Rechts- und Linksrichtung in der Darstellung.
  • Die 8B illustriert die Struktur von 4C nach dem Verdoppeln der Anzahl von Kanälen durch Hinzufügen eines 2. Dielektrik-Gate-Stapels und Aufbrechen der Gates in ungerade Gates und gerade Gates. Nicht all die Gates der 3D NOR Struktur müssen denselben Ladungsspeicher-Gate-Stapel haben. In der Tat könnte es für einige Anwendungen gewünscht sein, mehr als einen Typ eines Gate-Stapels auf demselben IC zu haben. Alternative dielektrische Gate-Stapel könnten dieselben O/N/O Materialien mit unterschiedlichen Dicken oder verschiedene Materialien enthalten. Einige von solchen Gate-Stapelmaterialien wurden präsentiert in Dokumenten von Xuguang Wang et al., betitelt A Novel MONOS-Type Nonvolatile Memory Using High- Dielectrics for Improved Data Retention and Programming Speed, publiziert in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 51, Nr. 4, APRIL 2004 597, und von Chun Zhao, betitelt „Review on Non-Volatile Memory with High-k Dielectrics: Flash for Generation Beyond 32 nm", publiziert bei Materials 2014, 7, 5117-5145; doi:10.3390/ma7075117, die beide hierin durch Bezugnahme aufgenommen sind. Der Ladungsspeicher-Dielektrik-Gate-Stapel könnte für bessere Leitung eine Bandlückentechnik enthalten. Hierin könnte das Ladungsspeicher-Dielektrikum O/N/O genannt werden, auch wenn keine Nitrid-Materialien zum Ladungsfangen verwendet werden. Auch kann jedes von TunnelOxid/Nitrid/Steueroxid eine Silizium-Oxid-Nitrid-Zusammensetzung mit verschiedenen Stöchiometrien sein. Zusätzlich kann die Prozentzusammensetzung von Nitrid innerhalb von O/N/O entweder abrupt oder graduell moduliert sein. Insbesondere kann die Bandlückentechnik auf das Tunneloxid fokussiert sein, um die Schreibgeschwindigkeit zu erhöhen, ohne die Aufrechterhaltungszeit zu opfern. Eine solche Bandlückentechnik wurde beschrieben in Dokumenten, wie von Dong Hua Li et al., betitelt „Effects of Equivalent Oxide Thickness on Bandgap-Engineered SONOS Flash Memory“ publiziert bei der 2009 IEEE Nanotechnology Materials and Devices Conference 2.-5. Juni 2009, und von Hang-Ting Lue et al., betitelt „BE-SONOS: A Bandgap Engineered SONOS with Excellent Performance and Reliability“ publiziert bei IEDM 2005, von C. Sandhya et al., betitelt „Impact of SiN Composition Variation on SANOS Memory Performance and Reliability Under NAND (FN/FN) Operation“, publiziert in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 56, Nr. 12, DEZEMBER 2009, und von C. Sandhya et al., betitelt „NITRIDE ENGINEERING AND THE EFFECT OF INTERFACES ON CHARGE TRAP FLASH PERFORMANCE AND RELIABILITY“, publiziert in IEEE CFP08RPS-CDR 46th Annual International Reliability Physics Symposium, Phoenix, 2008; und in US Patententen, wie 6,384,448, 6,456,535, 6,864,139, 6,888,749, 6,906,953, 6,958,937, 7,230,848, . 7,414,889, 7,512,016, 7,525,147, 7,633,1107,839,696, 7,759,715 und 7,848,148 , wobei all die vorgenannten hierin durch Bezugnahme aufgenommen sind.
  • Zum Beispiel könnte es vorteilhaft sein, das Tunneloxid des O/N/O-2 Stapels extra dünn zu machen, was wir als ‚dünn O/N/O‘ bezeichnen können. Das Tunneloxid des 2. dielektrischen Gate-Stapels wesentlich dünner als die Dicke gemacht werden, die erforderlich ist, um ein nicht-flüchtiger Speicher zu sein, oder sogar nicht gebildet werden. Daher könnte der dünn O/N/O nachfolgend als der Stapel ohne Tunneloxid bezeichnet werden und die Ladungsfangschicht direkt in Kontakt mit dem Kanal sein. So etwas könnte zu einer kürzeren Haltezeit, aber auch mit kürzeren Schreib- und Löschzeiten führen. solches ultra-dünnes Tunneloxid wird manchmal als eine DRAM (Dynamic Random Access Memory) Alternative betrachtet. Entsprechend könnte ein solcher 3D NOR Speicher mehrere Speichertypen in einer Vorrichtung integrieren, so wie herkömmlichen NV (nicht-flüchteigen) Speicher in den Facetten, die zum Beispiel durch erste Gates gesteuert werden, während die schnelleren Speicher mit kürzerer Haltezeit in den Facetten sind, die von zweiten Gates gesteuert werden. Solche schnelleren Speicher mit kürzerer Haltezeit werden präsentiert in Dokumenten, wie von H. Clement Wann und Chenmming Hu, betitelt „High-Endurance Ultra-Thin Tunnel Oxide in MONOS Device Structure for Dynamic Memory Application", publiziert bei IEEE ELECTRON DEVICE LETERS, VOL. 16, Nr. 11, NOVEMBER 1995; von Dong-I1 Moon et al., betitelt „A Novel FinFET with High-Speed and Prolonged Retention for Dynamic Memory", publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 35, Nr. 12, DEZEMBER 2014; von Shih-Jye Shen et. al., betitelt „Ultra Fast Write Speed, Long Refresh Time, Low Power F-N Operated Volatile Memory Cell with Stacked Nanocrystalline Si Film", publiziert bei IEDM 96; vonn Ya-Chin King et. al., betitelt „A Long-Refresh Dynamic/Quasi-Nonvolatile Memory Device with 2-nm Tunneling Oxide", publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 20, Nr. 8, AUGUST 1999, und betitelt „Charge-Trap Memory Device Fabricated by Oxidation of Si11-x Gex", publiziert bei IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 48, Nr. 4, APRIL 2001; von ZongLiang Huo et al., betitelt „Sub-6F2 Charge Trap Dynamic Random Access Memory Using a Novel Operation Scheme", publiziert 2006 64th Device Research Conference; von M. Günhan Ertosun et. al., betitelt „Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electrons", publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 31, Nr. 5, MAI 2010; von V.A. Gritsenko et al., betitelt „A new low voltage fast SONOS memory with high-k dielectric", publiziert bei Solid-State Electronics 47 (2003); von K.Tsunoda et al., betitelt „Ultra-High Speed Direct Tunneling Memory (DTM) for Embedded RAM Applications" publiziert in 2004 Symposium an VLSI Technology; von Kooji TSUNODAV et al., betitelt „Improvement in Memory (DTM) Retention/Program Time Ratio of Direct Tunneling for Low Power SoC Applications", publiziert bei IEICE Trans. Electron. Vol E88 -C No. April 2005; und in US Patentanmeldungen 11 /737, 961, 12/030,485, 12/133,237, 12/007,012, und Patenten 5,608,250, 6,456,535, 6,888,749, 6,906,953, 6,909,138, 6,958,937, 7,288,813, 7,432,153, 7,462,539, 7,759,715, 7,848,148, 8,329,535, 8,426,906 und 9,025,386 ; wobei alles Vorgenannte in diesem Absatz hierin durch Bezugnahme aufgenommen ist.
  • Eine alternative Speichertechnologie ist in der Technik als Ferroelektriktechnologie bekannt. Diese könnte durch Ersetzen des O/N/O Stapels mit einem ferroelektrischen Stapel implementiert werden. Ferroelektrische Speicherstapel wurden präsentiert in Dokumenten von Jae Hyo Park et al., betitelt „A hybrid ferroelectric-flash memory cells“, publiziert in JOURNAL OF APPLIED PHYSICS 116, 124512 (2014); von Hang-Ting Lue et al., betitelt „Device Modeling of Ferroelectric Memory Field-Effect Transistor for the Application of Ferroelectric Random Access Memory", publiziert in IEEE Transactions on ultrasonics, ferroelectrics, and frequency control, vol. 50, nr. 1, January 2003; und in der US Patentanmeldung 14/875,744 , internationalen Anmeldung WO 2016/029189, und dem US Patent 6,067,244 , wobei alles Vorgenannte hierin durch Bezugnahme aufgenommen ist.
  • Eine zusätzliche optimale Verbesserung ist, zwei Ebenen einer speicherbildenden Struktur in dem Gate-Stapel zu kombinieren, wie es präsentiert wird von Daniel Schinke et al, betitelt „Computing with Novel Floating-Gate Devices“, publiziert bei IEEE Computer magazine FEBRUAR 2011; und auch beschrieben ist von Daniel Johannes Schinke A dissertation submitted to the Graduate Faculty of North Carolina State University 2011, betitelt „Computing with Novel Floating Gate Devices“; von Biplab Sarkar, betitelt „Dual Floating Gate Unified Memory MOSFET With Simultaneous Dynamic and Non-Volatile Operation“, publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 35, Nr. 1, JANUAR 2014; und von Yu-Chien Chiu, betitelt „Low Power 1T DRAM/NVM Versatile Memory Featuring Steep Sub-60-mV/decade Operation, Fast 20-ns Speed, and Robust 85 °C-Extrapolated 1016 Endurance“, publiziert bei IEEE 2015 Symposium on VLSI Technology, wobei alles Vorgenannte in diesem Absatz hierin durch Bezugnahme aufgenommen ist.
  • Der 3D NOR Speicher sollte Speicherspalten enthalten, die dicke Tunneloxide haben, die eine langfristige Ladungseinfangung unterstützen und somit eine lange Haltezeit bereitstellen. Diese lange Halte- oder Speicherzeit kann für Tunneloxid dicker als 2,5 nm mehr als ungefähr ein Jahr, mehr als ungefähr Jahre und sogar mehr als ungefähr 10 Jahre sein. Diese Speicherzellen würden längere Schreibzeiten haben, vielleicht mehr als 1 Mikrosekunde oder sogar mehr als 10 Mikrosekunden haben. Und für andere Speicherspalten, die ein dünnes Tunneloxid haben, wobei die Dicke weniger als ungefähr 1 nm oder sogar weniger als ungefähr 0,5 nm oder sogar ohne Tunneloxid sein kann, wird nur eine kurze Halte- oder Speicherzeit bereitgestellt, aber mit einer schnelleren Schreibzeit. Andere Teile der 3D NOR Struktur könnten ein sehr unterschiedliches Level von Tunneloxid habe so wie 0-1, 1-2, 2-3, 3-4, 4-5, 5-8 nm. Diese Abstimmungen gestatten das Entwickeln von Vorrichtungen mit spezifischen Speicherattributen, um die Endsystemanwendung zu unterstützen.
  • Die Präferenz wäre lange Aufrechterhaltung mit schnellen Schreibzyklen gewesen. Ein Ausführungsbeispiel, um eine längere Aufbewahrung für ein sehr dünnes Tunneloxid bereitzustellen, ist, das andere Seiten-Gate desselben Kanals als eine Ladungserhaltungshilfe zu verwenden, die unter Verwendung der Illustration von 5D beschrieben werden könnte. Zum Zwcke dieser Beschreibung könnten wir in Betracht ziehen, dass die Wortleitungen in ungerade Wortleitungen 500, die das ungerade Gate des Grates steuern, und gerade Wortleitungen 502 aufgeteilt sind, die das gerade Gate des Grates steuern. Der Oxidstapel von ungeradem O/N/O 501 könnte mit dünnem Tunneloxid gemacht sein, während das gerade Oxid 503 mit gerade dünnem Gate-Oxid gemacht sein könnte - ohne eine Ladungsfangstruktur. Die Grate könnten so gemacht sein, um eine relativ dünne Kanalbreite 506 unter ungefähr 20 nm oder unter ungefähr 10 nm zu haben, so dass das gerade Gate 502 mit einer negativen Spannung vorbelastet sein könnte, insbesondere während eines Haltezustandes, wie -1 Volt, was die Kanalelektronen nicht dabei stören würde, in das ungerade O/N/O 501 Tunneloxid geladen zu werden, aber helfen wird, die Haltezeit auszudehnen, indem gefangene Elektronen von dem Kanal weggedrückt werden, um die Haltezeit von Elektronen auszudehnen, die an der ungeraden Fangschicht innerhalb der ungeraden Seite O/N/O 501 gefangen sind. Das Halteunterstützungssignal des geraden Gates 502 könnte während Lese- oder Schreibzyklen jener Speicherzelle deaktiviert sein. Das Halteunterstützungssignal des geraden Gates 502 kann bezüglich wenigstens Zeit und Spannung geformt sein, um die insgesamte Haltezeit der beabsichtigten Zellen zu maximieren.
  • Das US Patent 6,864,139 , betitelt „Static NVRAM with Ultra-Thin Tunnel Oxides“, das hierin durch Bezugnahme aufgenommen ist, lehrt die Verwendung einer positiven Vorspannung beim primären Gate - die Wortleitung zum Halten der gefangenen Ladung, indem der Speicher aufgebaut ist durch Verwendung eines N Kanals (PNP Transistoren), für welche eine positive Gate-Ladung die Transistoren deaktiviert. Bei den meisten Speichergestaltungen werden P Kanäle für bessere Leistung und andere Erwägungen verwendet. Eine alternative Option ist es, die Wortleitung eines ‚dünnen Tunneloxids‘ in einem dualen Betriebsmodus zu betreiben. Zum Schreiben könnte sie auf eine ausreichend hohe Spannung geladen werden. um ein Elektronentunneln über die Tunneloxidbarriere bereitzustellen, zum Beispiel +4 Volt. Zum Aufrechterhalten könnte sie auf einer Aufrechterhaltungsspannung gehalten werden, wie +1 Volt, um das Halten der Elektronen in der Fangschicht zu erhalten. Und zum Lesen und andere Operationen für Kanäle, die zu jener Wortleitung gehören, würde sie auf das geeignete Signal gesetzt werden, wie es für jene spezifische Operation erforderlich ist. Solche mehrfachen Funktionen der Wortleitung könnten anregen, die Wortleitung in mehrere unabhängig gesteuerte individuelle Segmente aufzubrechen, um es zu gestatten, eine Aufrechterhaltungsspannung an mehreren Speicherzellen für eine längere Zeit aufrecht zu erhalten, ohne einen Zugriff auf die Zellen für Lese- und Schreiboperationen zu stören. Bei hoher Aufrechterhaltungsvorspannung, wie +1 Volt, könnten viele Kanäle geöffnet werden. Um das Potenzial hoher Leckage dieser offenen Kanäle zu verringern, könnten die betroffenen S/D Leitungen in einem schwimmenden Zustand gehalten werden, der erzielt werden könnte, durch Deaktivieren des/der Gratauswahltransistors/-en. Und vor dem Zugreifen auf den Grat könnten all diese Aufrechterhaltungsvorspannungen zuerst entfernt werden und könne in einer Abfolge entfernt werden, um Leckage und Ladungsverlust zu minimieren. Eine andere Alternative ist es, eine niedrige Haltespannung zu verwenden, wie zum Beispiel +0,34 Volt, was unter der Kanalschwellenwertspannung eingestellt werden kann. Die Haltezeit könnte niedriger sein, aber die Leichtigkeit der Operation und die Operationsleistung könnten die Verwendung einer solchen niedrigeren Aufrechterhaltungsvorspannung motivieren. Die folgende Tabelle vermittelt exemplarische Bedingungen für die Wortleitungen (‚WL‘):
    Nicht ausgewählte Einheit Ausgewählte Einheit Ausgewählte Einheit Kanal/Seite
    Nicht ausgewählte(r) Kanal/Seite Lesen Schreiben ‚1‘ Löschen
    WL 1v 0v +1v +4v * -4v *
    Anmerkungen: Die Werte in der Tabelle sind exemplarisch und könnten basierend auf der spezifischen 3D NOR Struktur eingestellt werden.
    * Die Schreib- und Löschspannung ist relative niedrig, da das Tunneloxid ultraniedrig ist.
  • Der 3D NOR Speicher könnte mit mehr als zwei Tunneloxiddicken gestaltet sein. Er könnte mehrere Variationen von Tunneloxiddicken über Einheiten von Speicher, Graten und/oder Speicherspaltenseite haben. Dies könnte enthalten Hochgeschwindigkeit-Speicherspaltenseite mit einer niedrigen natürlichen Aufrechterhaltung über die gesamte Bandbreite zu O/N/O mit herkömmlicher Ladung, was zu einer langsamen Schreib- und Löschzeit und einer 10-jährigen Aufrechterhaltung führt. Da Systemerfordernisse ziemlich unterschiedlich sein können, kann die Struktur ein Anvisieren der Anzahl von Speichertypen mit einer großen Bandbreite von Optionen und der Fähigkeit gestatten, Daten sehr effektiv von einem Typ zu einem anderen Typ innerhalb der Vorrichtung zu übertragen. Diese Bandbreite von Speicherarten könnte Sektioneninnerhalb eines Chips mit Gate-unterstützter Aufrechterhaltung und Sektionen mit schwimmendem Gate als eine Alternative zum Ladungsfangen und viele andere Variationen oder Kombinationen davon enthalten.
  • Zur besseren Leistung könnte das Tunneloxid für gleichzeitig eine verbesserte Schreibgeschwindigkeit und Aufrechterhaltung konstruiert sein, wie von Hang-Ting Lue et al. in einem Dokument präsentiert wird, betitelt " BE-SONOS: A Bandgap Engineered SONOS with Excellent Performance and Reliability" publiziert bei IEDM 2005, was hierin durch Bezugnahme aufgenommen ist.
  • Eine andere Variation ist es, Tunneloxid insgeasmt zu vermeiden, wie es von Dong-I1 Moon et al. präsentiert wird, betitelt „A Novel FinFET with High-Speed and Prolonged Retention for Dynamic Memory“, publiziert in IEEE ELECTRON DEVICE LETTERS, VOL. 35, NO. 12, DEZEMBER 2014, was hierin durch Bezugnahme aufgenommen ist.
  • Eine optimal Verbesserung für diese ‚Fangladung‘ Speicheroptionen ist, das Level der Ladung während einer Leseoperation zu überwachen. Ein solches Überwachen könnte die Auffrischoperation leiten, um den gesamten Vorrichtungsleistungsverbrauch zu verringern. Ein solches Überwachen könnte das Auffrischen für die Zelle, die Spalte, den Grat oder die Einheit betreiben.
  • Andere Variationen könnten bei der beschriebenen 3D NOR Struktur integriert werden, wie sie in einem Dokument von Hee-Dong Kim et al., betitelt „A New Class of Charge-Trap Flash Memory With Resistive Switching Mechanisms", publiziert in IEEE Transactions on Electron Devices November 2010, beschrieben wurden, was hierin durch Bezugnahme aufgenommen ist.
  • Um den thermischen Haushalt zu verringern, der erforderlich ist, um ein Tunneloxid zu bilden und um ein gelichmäßiges Tunneloxid in jeglichen Konvexen und Konkaven Ecken der Grate zu bilden, könnte radikale Oxidation für die Bildung eines hochqualitativen Oxids verwendet werden, so wie für die Bildung des Tunneloxids und/oder zum Glätten von scharfen Ecken und Kanten, um unerwünschte hohe e-Feldzustände abzumildern. Zum Beispiel durch ein(e) TEL SPA (Schlitzebenenantenne) Werkzeug/Maschine, wobei Sauerstoffradikale erzeugt und verwendet werden, um dünne thermische Oxide (allgemein von Einkristallsilizium) von weniger als 400 °C zu bilden.
  • Die 8C illustriert eine Alternative für eine gekrümmte Kanalbildung. Bei dieser Alternative kann auf die Gratbildung, die in der 3B dargestellt ist, ein selektives teilweises Ätzen der Kanalregionen ähnlich zu dem folgen, das in der 3C dargestellt ist. Ein solches isotropes selektives Ätzen der Kanalregionen könnte einen gekrümmten Kanal bilden. Die 8D illustriert das Bilden eines Gate-Stapels über den Kanälen. Ein solcher gekrümmter Kanal ist in der US Patentanmeldung 11/379,723 wiedergegeben, die hierin durch Bezugnahme aufgenommen ist. Ein Vorteil von einem solchermaßen geformten Kanal ist, dass für dieselbe Schichtdicke die effektive Ladungsfangoberfläche länger ist (eine geodätische Linie statt einem direkten Linienweg), was eine bessere Separation zur Ladungsspeicherung gestattet, wie Spiegel-Bit-Speicherstellen, was zu einer potenziell höheren speicherdichte führt. Dies könnte für die volle Gratlänge, wie es dargestellt ist, oder selektiv bei einigen der Speicherkanalspalten durchgeführt werden.
  • Eine andere Alternative ist es, ein isotropes selektives Ätzen der P Regionen zu verwenden, um schwimmende Gates für den ersten Gate-Stapel oder den zweiten Gate-Stapel oder zuerst für den 1. Gate-Stapel und dann für den 2. Gate-Stapel zu bilden. Es sollte beachtet werden, dass durch Hinzufügen des Polysiliziums als das schwimmende Gate in dem beabsichtigten Kanal von nur ‚zuerst für den 1. Gate-Stapel‘ das schwimmende Gate lokal pro Kanal hergestellt wird und nicht kontinuierlich längs des Grates ist. Die 8E illustriert ein teilweises Unterschnitt-Ätzen der Kanalregionenvertiefungen 811 ähnlich zu denen, die in den 3C und 8C dargestellt sind.
  • Während der Mustererstellung, Ätz- (nass/trocken) Verarbeitung, wie reinigen und spülen, selektivem Entfernungsprozess und so weiter kann die (nach jedem Schritt oder nach einer Kombination von Schritten) resultierende Gratstruktur scharfe Ecken enthalten. Erforderlichenfalls kann ein Eckenabrundungsprozess zum Abmildern der Eckeneffekte hinzugefügt werden. Der exemplarische Prozess zum Eckenglätten kann zum Beispiel Radikalenoxidation und teilweise/vollständige Oxidentfernung und Oberflächenatommigration durch Wärmebehandlung enthalten.
  • Die 8F illustriert das Bilden der Tunneloxidschicht 802 gefolgt von isotroper Deposition des Materials des schwimmenden Gates, wie Polysilizium. Und dann kann anisotropes Ätzen des ‚Überschuss‘ Polysilizium-Materials in den Tälern unter Nutzung der Oberseiten-Nitrid-Hartmaske ausgeführt werden, womit ‚Inseln‘ aus Polysilizium-Material an den beabsichtigten Stellen 804 belassen werden. Die 8G illustriert das Komplettieren der Bildung der schwimmenden Gate-Struktur durch Deposition (Ablagerung, Abscheidung) des Steueroxids 806 und Steuer-Gates 808, was die Bildung der Basis der schwimmenden Gate-Stapelstruktur komplettiert. Das Entfernen des Tunneloxids für das schwimmende Gate ist etwas schwieriger aufgrund der Fähigkeit der gefangenen Ladung, schnell zurück zu entweichen. Die Lösung ist, einen Schritt des Zurückätzens nach der Polysiliziumdeposition für das schwimmende Gate hinzuzufügen, so dass das Polysilizium im Wesentlichen vollständig innerhalb der Kurve des P Kanals gefangen ist, der durch das selektive isotrope Ätzen der Kanalregionen gebildet wurde, wie in Bezug auf zumindest die 8C diskutiert wurde. Und, um die Rate der ‚gefangenen‘ Ladung, die zurück in den Kanal entweicht, zu reduzieren, könnte das schwimmende Gate N+ dotiertes Polysilizium enthalten.
  • Eine andere Alternative ist es, einen Teil, aber nicht den vollständigen zweiten Kanal zu ätzen, so wie eine P Typ Region, bevor der zweite Gate-Stapel hinzugefügt wird. Dies Ausnehmungen in den Kanalregionen könnten tief genug gemacht werden, so dass die 2. Gates verwendet werden könnte, um die Bit-Stellen horizontal in der 1. O/N/O Ladungsspeicherschicht zu manipulieren. IN der US Anmeldung 14/874,366 , die hierin durch Bezugnahme aufgenommen ist, im Hinblick auf wenigstens 5-13B, ist eine Technik zum Manipulieren der Stelle innerhalb einer Ladungsfangschicht präsentiert. Die Technik verwendet Seiten-Gates, um die Ladungsspeicherstellen zu manipulieren, was die Bit-Kapazität pro Facette erhöht. Diese Technik könnte hier implementiert werden, wobei die 2. Gates als ein rechte Seite Gate und linke Seite Gate wirken, während das 1. Gate als Oberseiten (Haupt) Gate wirkt. Die Ausnehmungsmenge könnte basierend auf Konstruktionserwägungen sowie der Dicke des 2. O/N/O oder des dielektrischen Gate-Stapels eingestellt werden, um eine solche 3D NOR Struktur zu optimieren.
  • Eine andere Alternative ist es, die Struktur zu verarbeiten und die S/D (die N+ Regionen) zu silizieren, die verwendet werden könnten, um eine Schottky-Barriere zwischen dem S/D und dem Kanal zu bilden, und den spezifischen Widerstand der Bitleitung (S/D) wesentlich zu verringern. Die Silizid-Region kann direkt in Kontakt mit dem Kanal sein. Alternativ kann die Silizidation in der S/D N+ Region gebildet werden, um einfach den Serienwiderstand zu verringern, wenn die Silizid-Region nicht im Wesentlichen nahe zu dem Kanal ist. Falls es gewünscht ist, kann die Silizidationsregion im Wesentlichen nahe zu aber nicht in Kontakt mit dem Kanal sein, wobei der Kanal und die Silizid-Region sind durch eine segregierte n Typ Region getrennt. Einige Techniken für diese Einstellungen werden später hierin präsentiert.
  • Der Startpunkt könnte ähnlich zu dem sein, der in der 8E dargestellt ist.
  • Die 8H illustriert die Struktur nach dem Abscheiden eines Schutzoxides 821, um die Vertiefungen 811 (8E) der Kanalregion im Wesentlichen zu füllen. Dann kann ein anisotropes Ätzen unter Verwendung der Grate-Hartmaskenprotektionen 822, um die Seitenwände der S/D Regionen 824 freizulegen, durchgeführt werden. Somit wären die Kanalregionen 826 durch die Schutzoxide 821 geschützt, während die Seitenwand der S/D Regionen 824 freiliegend belassen werden.
  • Die 8I illustriert die Struktur nach der Deposition von Silizid-Material 830, wie Co, Ti, Ni oder andere Metalle, wie es gewünscht ist. Die Deposition kann durchgeführt werden unter Verwendung von ALD zur Präzisen Steuerung oder durch andere Techniken, wie Sputtern und Verdampfen. Die Verwendung von ALD für das Silizidationsmaterial würde gut zur 3D NOR Struktur hierin passen und könnte gut in andere fortschrittliche Anwendungen von 2D oder 3D Strukturen passen. ALD gestattet Steuerung des aufgebrachten Materials auf atomarem Level für den folgenden Silizidationsprozess, um untere Vorrichtungsvariationen zu unterstützen. Ein Review von ALD Grundsätzen wird von Richard W. Johnson et al in einem Dokument bereitgestellt, betitelt „A brief review of atomic layer deposition: from fundamentals to applications", publiziert bei Materials Today Volume 17, Nummer 5, Juni 2014, das hierin durch Bezugnahme aufgenommen ist.
  • Die 8J illustriert die Struktur nach dem Ausführen der Silizidation, von den freiliegenden S/D Regionen durch Anlassen der Struktur unter Verwendung von Techniken, wie optisches Erhitzen unter Verwendung von Spike-, Blitz- oder Laserprozessen oder alternativ Mikrowellen- oder Heizofen. Es könnte erwünscht sein, den Prozess abzustimmen, so dass die Silizidation 832 nicht in die Kanalregionen gehen würde, was als Verbindungsspitze bekannt ist.
  • Die 8K illustriert die Struktur nach dem Entfernen von unbenutztem Silizidationsmetall und des Schutzoxids 821, was die Kanalregionen 834 freilegt.
  • Die 8L illustriert die Struktur nach dem Bilden, durch Depositionstechniken, wie ALD, des vollständigen Gate-Stapels, wie O/N/O und Gate-Material, wie es hierin präsentiert wurde, um Gate-Stapel zu bilden.
  • Eine wichtige Anmerkung in Bezug auf den Silizidationsprozess der 3D NOR Struktur ist, dass jegliche S/D Regionen, die vorgesehen sind, um ein horizontaler Transistor zu werden - JLT, so wie die Gratauswahlregionen, vor dem Silizidationsprozess durch geeignetes Maskieren und Schützen geschützt werden sollte
  • Einige Techniken für eine solche Silizidation und die Verwendung der Silizidation für Speicheranwendungen wurde von Chaochao Fu et al. in einem Dokument, betitelt „Schottky Barrier Height Tuning via the Dopant Segregation Technique through Low-Temperature Microwave Annealing", publiziert bei Materials 2016, 9, 315; und durch Yu-Hsien Lin et al. in einem Dokument, betitelt „Microwave Annealing for NiSiGe Schottky Junction on SiGe P-Channel" Publiziert bei Materials 2015, 8, 7519-7523; doi:10.3390/ma8115403; und durch Chung-Chun Hsu et al., betitelt „High-Performance Schottky Contact Quantum-Well Germanium Channel pMOSFET With Low Thermal Budget Process", publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 37, Nr. 1, JANUAR 2016, präsentiert, die alle hierin durch Bezugnahme aufgenommen sind. Die Verwendung einer Schottky-Barriere zum Verbessern der Ladungsfangspeichervorrichtung wurde von Chun-Hsing Shih et al. in einem Dokument, betitelt „Multilevel Schottky Barrier Nanowire SONOS Memory With Ambipolar n- and p-Channel Cells" in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 59, Nr. 6, JUNI 2012, und einem anderen, betitelt "Effects of Dopant-Segregated Profiles on Schottky Barrier Charge-Trapping Flash Memories" in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 61, Nr. 5, MAI 2014; und einem anderen, betitelt" Nonvolatile Schottky Barrier Multibit Cell With Source-Side Injected Programming and Reverse Drain-Side Hole Erasing" in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 57, Nr. 8, AUGUST 2010; berichtet, und ähnlichen Arbeiten, berichtet von Wei Chang et al., betitelt „A Localized Two-Bit/Cell Nanowire SONOS Memory Using Schottky Barrier Source-Side Injected Programming" in IEEE TRANSACTIONS ON NANOTECHNOLOGY, VOL. 12, Nr. 5, SEPTEMBER 2013; einem weiteren, betitelt" Draininduced Schottky barrier source-side hot carriers and its application to program local bits of nanowire charge-trapping memories" in Japanese Journal of Applied Physics 53, 094001 (2014), einem weiteren „Sub-IOY 4-Bit/Cell Schottky Barrier Nanowire Nonvolatile Memory“ auf 2012 12th IEEE International Conference on Nanotechnology (IEEE- NANO); und durch Ching-Yuan Ho et al., betitelt „Enhancement of programming speed on gate-all-around poly-silicon nanowire nonvolatile memory using self-aligned NiSi Schottky barrier source/drain" in URNAL OF APPLIED PHYSICS 114, 054503 (2013), wobei alles Vorstehende durch Bezugnahme hierin aufgenommen ist.
  • In einem Schottky-Barrieren (‚SB‘) Transistor sind die Source und der Drain (‚S/D‘) des Transistors durch die Silizidation und nicht durch die N+ Dotierung definiert. Die Verwendung einer Schottky-Barrieren S/D führt zu einem schärferen Elektrikfeldprofil nahe der Verbindung im Vergleich zu der N+ S/D. Daher kann das gefangenen Ladungsprofil enger nahe der Verbindungsregion lokalisiert werden, was ausgeprägtere Zustandsunterschiede für Spiegel-Bit-Anwendungen ergibt. Ein zusätzlicher Vorteil ist beim Lesen eines Spiegel-Bit-Aufbaus, indem ein Lesen von beiden Bitsmit einem einzigen Zyklus gestattet wird, was die Verwendung der Spiegel-Bit-Dichtenverdopplung für Hochgeschwindigkeitsanwendungen unterstützt, wie es in einem Dokument von Zhou Fang et al., betitelt „A Study on Schottky Barrier NOR Flash Memory", publiziert bei Nanoelectronics Conference (INEC), 2011 IEEE 4th International, und einem Dokument von Yan-Xiang Luo et al., betitelt „Coupling of carriers injection and charges distribution in Schottky barrier charge trapping memories using source-side electrons programming", präsentiert bei Semicond. Sei. Technol. 29 (2014) 115006, und im US Patent 8,183,617 beschrieben ist, wobei alles Vorstehende hierin durch Bezugnahme aufgenommen ist. Die gewünschte Schottky-Barrieren S/D mit der geeigneten Vorrichtung und operationalen Konstruktionswahlmöglichkeiten erzielt werden kann.
  • Für die 3D NOR Strukturverarbeitung, und um ein selektives Ätzen der Kanalregion 811 bei der 8E zu ermöglichen, könnte die Multischichtstruktur von 3A aus Silizium über SiGe hergestellt sein. Ätztechniken, die sehr selektiv zwischen SiGe und Silizium sind, sind gut bekannt. Die 3C und SiGe ist ein attraktives Kanalmaterial für seine höhere Lochmobilität. Zusätzlich kann das Verwendung von SiGe als das Kanalmaterial eine Heißträger-Programmierung und Heißloch-Löschung aufgrund seiner geringeren Energiebandlücke erleichtern.
  • Alternativ könnte die S/D Schicht zuerst N+ dotierte Schichten bilden, so dass der Silidationsprozess eine Dotant-segregierte Schottky Barriere (DSSB) bilden könnte. So etwas wurde beschrieben von Sung-Jin Choi et al., in Dokumenten, betitelt „High Speed Flash Memory and 1T-DRAM on Dopant Segregated Schottky Barrier (DSSB) FinFET SONOS Device for Multi-functional SoC Applications", publiziert bei 2008 IEEE International Electron Devices Meeting; „Enhancement of Program Speed in Dopant-Segregated Schottky-Barrier (DSSB) FinFET SONOS for NAND-Type Flash Memory" in IEEE ELECTRON DEVICE LETTERS, VOL. 30, Nr. 1, JANUAR 2009; „High Injection Efficiency and Low-Voltage Programming in a Dopant-Segregated Schottky Barrier (DSSB) FinFET SONOS for NOR-type Flash Memory“ in IEEE ELECTRON DEVICE LETTERS, VOL. 30, Nr. 3, MÄRZ 2009; „Performance Breakthrough in NOR Flash Memory with Dopant-Segregated Schottky-Barrier (DSSB) SONOS Devices“ in IEEE 2009 Symposium on VLSI Technology; „Fin Width (Wfin) Dependence of Programming Characteristics on a Dopant-Segregated Schottky-Barrier (DSSB) FinFET SONOS Device for a NOR-Type Flash Memory Device“ in IEEE ELECTRON DEVICE LETTERS, VOL. 31, Nr. 1, JANUAR 2010; „P-Channel Nonvolatile Flash Memory With a Dopant-Segregated Schottky-Barrier Source/Drain“ in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 57, Nr. 8, AUGUST 2010; und „Analysis of Trapped Charges in Dopant-Segregated Schottky Barrier-Embedded FinFET SONOS Devices“ in IEEE ELECTRON DEVICE LETTERS, VOL. 30, Nr. 10, OKTOBER 2009, wobei eine zusätzliche Arbeit von Yu-Hsuan Chen den Effekt von S/D Dotieren analysiert, wie berichtet wurde in einem Dokument, betitelt „Iterative Programming Analysis of Dopant Segregated Multibit/Cell Schottky Barrier Charge Trapping Memories“, publiziert bei dem 2015 15th Non-Volatile Memory Technology Symposium (NVMTS), wovon alles Vorstehende durch Bezugnahme aufgenommen ist. Deutlicher bestehen die S/D Regionen aus dem Metall-Silizid, während die Verbindung S/D zum Kanal mit einer Dotant-segregierten Schottky Barrierenverbindung gebildet wird, wie durch die hierin aufgenommenen Referenzen erklärt wurde. Ein wichtiger Vorteil einer DSSB basierenden Struktur ist die Reduzierung einer Ambipolarität, die mit der 3D NOR Speicherfunktionalität zusammenwirkt. Sowohl SB als auch DSSB ermöglichen eine sehr signifikante Reduzierung der Schreibzeit für dieselbe Tunneloxiddicke und ermöglicht entsprechend einen hohe Aufbewahrungszeit zusammen mit einer Hochgeschwindigkeitsschreibzeit. Dies könnte die Speicherstruktur sehr attraktiv machen, um DRAM Typ Speicheranwendungen zu ersetzen, bei denen ein sehr schneller Speicherzugriff zum Lesen und Schreiben sehr wichtig ist. Ein Kombinieren der Silizidation gemäß diesen Technikenmit einem dünneren Tunneloxid könnte einen schnellen Zugriff mit einer noch ausreichend langen Aufbewahrung ermöglichen, womit die Vorrichtungswirkleistung operationalen Overhead und Komplexitäten verringert wird. Ein zusätzlicher Vorteil ist die hinzugefügte Flexibilität beim Konstruieren der 3D NOR Struktur . SiGe könnte verwendet werden, um den Kanal und den S/D zu definieren, während Dotieren verwendet werden könnte, um die Transistorleitung zusammen mit einer Silizidation zu optimieren, um die Schottky-Barriere und Segregation zu entwickeln, um den Transistor und seine zugehörige Speicherleistung weiter zu entwickeln. Wenn es gewünscht ist, könnte die freigelegte Oberfläche des Ge- oder SiGe-Kanals durch eine Abdeckschicht passiviert werden, die zum Beispiel aus Si besteht, gefolgt von einer Gate-Oxidstapelbildung. Dies wird die Schnittstellenzustände und relatives Rauschen verringern und die Kanalmobilität verbessern. Alternaitv kann die freigelegte Oberfläche des Ge- oder SiGe-Kanals direkt in Kontakt mit der Ladungsfangschicht sein. Dieses Ausführungsbeispiel erhöht den Schnittflächenzustand, der positiv verwendet werden kann, um die Ladungsfangdichte für DRAM Anwendungen und die Fang/Entlassungseffizienz zu erhöhen.
  • Eine zusätzliche Alternative könnte das Bilden eines asymmetrischen Speichertransistors sein, so wie wenn man ein unterschiedliches Dotieren der ungeraden S/D Schichten und der geraden S/D Schichten hat, so dass der vertikale Transistor für eine konventionell a dotierte Source und eine Dotant-segregierte Schottky-Barriere oder eine normale Schottky-Barriere Drain konstruiert werden könnte. Alternativ kann der Transistor mit einer Dotant-segregierten Schottky-Barriere oder normalen Schottky-Barriere Source und einem konventionell dotierten Drain gebildet werden. Eine solche asymmetrische Speicherstruktur könnte auch weniger ambipolare Transportcharakteristika zeigen. Zusätzlich könnte ein solcher asymmetrischer Transistor für schnellere Zeit oder niedrigere Spannungslöschbedingungen entwickelt werden. So etwas wurde in einem Dokument von Yu-Hsuan Chen et al. präsentiert, betitelt " Drain-Controlled Ambipolar Conduction and Hot-Hole Injection in Schottky Barrier Charge-Trapping Memory Cells” publiziert bei 15th International Workshop on Junction Technology (IWJT) und hierin durch Bezugnahme aufgenommen.
  • Der Silizidationsprozess ermöglicht eine alternative Form von Gratauswahltransistor, gebildet in der S/D Leitung. Eine solche Alternative zu JLT 1314, 2113, 4020, 4134 als eine horizontale S/D Leitungssteuervorrichtung könnte gebildet und verwendet werden. Für so etwas könnte(n) die Source oder der Drain oder beide unbedeckt belassen werden und entsprechend einen DSSB Transistor oder SB Transistor bilden. Eine andere Alternative ist der asymmetrische Schottky-Barriere Transistor („ASSBT“), wie er in einem Dokument von Zer-Ming Lin et al., betitelt „Characteristics of n-Type Asymmetrie Schottky-Barrier Transistors with Silicided Schottky-Barrier Source and Heavily n-Type Doped Channel and Drain", publiziert in dem Japanese Journal of Applied Physics 51 (2012) 064301; und von Ru Huang et al., betitelt „High performance tunnel field-effect transistor by gate and source engineering", publiziert in Nanotechnology 25 (2014) 505201, präsentiert wurde, oder eine alternative Struktur, die zwei Steuer-Gates verwendet, wir von Sebastian Glassner et al. in einem Dokument, betitelt „Multimode Silicon Nanowire Transistors", publiziert bei Nano Lett. 2014, 14, 6699-6703; oder von Jian Zhang et al., betitelt „A Schottky-Barrier Silicon FinFET with 6.0 mV/dec Subthreshold Slope over 5 Decades of Current", publiziert bei IEDM14; oder einem Dokument, betitelt „Polarity-Controllable Silicon Nanowire Transistors With Dual Threshold Voltages", publiziert bei IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 61, Nr. 11, NOVEMBER 2014; oder einer ähnlichen Arbeit von M. De Marchi et al., betitelt „Polarity Control in Double-Gate, Gate-All-Around Vertically Stacked Silicon Nanowire FETs", publiziert bei IEDM12; und einem Nachfolgedokument, betitelt „Configurable Logic Gates Using Polarity-Controlled Silicon Nanowire Gate- All-Around FETs", publiziert in IEEE ELECTRON DEVICE LETTERS, VOL. 35, Nr. 8, AUGUST 2014; oder einer Arbeit von T. A. Krauss et al., betitelt „Favorable Combination of Schottky Barrier and Junctionless Properties in Field Effect Transistors for High Temperature Applications", zu veröffentlichen bei PRiME 2016, präsentiert wurde, wovon alles Vorstehende durch Bezugnahme hierin aufgenommen ist. Ein solcher Transistor könnte horizontal durch den Silizidationsprozess gebildet werden könnte, bei dem gerade der Kanal vor der Silizidation geschützt ist oder der Kanal und der Drain vor der Silizidation geschützt sind für asymmetrische ASSBT. Die Verwendung von mehrfachen Gates bei SB Transistoren, wie in diesen Dokumenten präsentiert ist, stellen eine elektronische Steuerung von SB Transistoren bereit, womit seine Ambipolarität gesteuert wird, um einen N Typ oder P Typ Unipolartransistor zu erhalten. Wie vorher dargelegt wurde, könnte die S/D Schichtendotierung eine Entwicklung der vertikalen Speichertransistoren in dem Bereich von SB Transistoren bis hin zu DSSB Transistoren gestatten. Mit niedriger Dotierung der Gate-Vorspannung könnte helfen, die Transistorkanalsteuerung zu erhöhen, womit eine weitere Entwicklung der vertikalen Transistoren und der horizontalen Transistoren innerhalb der 3D NOR Struktur ermöglicht wird. Dies ermöglicht multiple Vorrichtungseinstellungsoptionen für bessere Unterstützung von verschiedenen angestrebten Anwendungen.
  • Die 9A illustriert eine Variation zu der Struktur von 4A. Auf einem Substrat 900 werden die Multischichtgrate 904 und -täler 906 gebildet, wie bezüglich der 3B beschrieben wurde. Dann können Hartmaskenstreifen 902 senkrecht zu der Gratrichtung für den nachfolgenden Damaszierung-Gate-Stapelprozess gebildet werden.
  • Die 9B illustriert die Struktur nach dem Abscheiden/Ablagern (unter Verwendung von ALD oder einem kompatiblen Prozess) einer 1. O/N/O Multischicht und 1. Metall-Gate, was den 1. Gate-Stapel 910 bildet.
  • Die 9C illustriert die Struktur nach dem Entfernen der Hartmaske, wie verwendet wurde, um den Damaszierung-Gate-Stapel zu bilden.
  • Die 9D illustriert die Struktur nach der optionalen Kanalvertiefung oder -ausnehmung, wie vorher hierin beschrieben wurde.
  • Die 9E illustriert die Struktur nach der Deposition des 2. Gate-Stapels.
  • Die 9F illustriert die Struktur nach CMP von sowohl de, 2. Gate-Stapel als auch dem 1. Gate-Stapel, womit unabhängige Gates gebildet werden.
  • Die 10A illustriert einen horizontalen Schnitt durch die Kanal (P) Schicht 1002, was einen Schnitt des 1. Gate-Stapels 1004 und des zweiten Gate-Stapels 1006 darstellt.
  • Die 10B illustriert einen horizontalen Schnitt längs der Kanal (P) Schicht 1002, was die Ausnehmung in den Kanal 1008 darstellt.
  • Die 10C illustriert einen horizontalen Schnitt längs der N+ S/D Schicht 1003.
  • Die 10D illustriert einen horizontalen Schnitt längs der N+ Schicht, wobei keine Ausnehmung der S/D Leitungen gezeigt ist.
  • Die 3D NOR Entwicklung für eine spezifische Anwendung könnte jegliche der hierin präsentierten Techniken und ihre Kombinationen enthalten. Eine von solchen Kombinationen könnte die Verwendung der nicht-eingerückten Speicherspalte 1014 mit einem dünneren Tunneloxid sein. Ein dünneres Tunneln wird für kürzere Aufrechterhaltung, schnelleren Zugriff mit höherer Auffrischrate verwendet. Ein Verwenden der Seitenwortleitungen 1012 und 1016 könnte eine Verdopplung der Anzahl von Speicherstellen bei geeigneter Vorspannung der Seiten-Gates gestatten, die auch vorgesehen sind, um ihnen eine bessere Steuerung des elektrischen Feldes der Speicherzelle(n) zu geben, auf die in der nicht-eingerückten Speicherspalte 1014 zugegriffen wird, und entsprechend Steuern der Speicherstelle seitlich bezüglich dem Kanalbereich. Indem jener Speicher für eine kürzere Speicherzeit vorgesehen ist, macht es ihn weniger beeinträchtigt von (der gespeicherten) Ladungsbewegung über die Zeit, da er oft aufgefrischt wird. Die natürliche Verteilung einer Ladung innerhalb der Ladungsfangschicht hängt stark von Zeit und Temperatur ab. Speicherzellen, die als ein DRAM funktionieren, könnten Gebrauch von multiplen Ladungsspeicherstellen pro Facette machen, wodurch die effektive Speicherspeicherung und -dichte erhöht werden. Zwei oder mehr Stellen könnten daher durch die Seiten-Gates 1012 und 1016 gesteuert werden. Eine solche Dichtezunahme könnte mit Abnahme der Speicherzugriffszeit verwendet werden.
  • Andere Speicherverbesserungen, so wie Spiegel-Bits und Multilevel-Programmierung/Auslesungen könnten auch verwendet werden, aber diese Techniken beeinträchtigen die Zugriffszeit oder können spezielle Abtastverstärkungstechniken erfordern. Das Level der Kanaleinrückung könnte für die spezifische Speicheranwendung entwickelt werden, sie könnte ungefähr 5 %, ungefähr 10 %, ungefähr 20 % oder selbst ungefähr 39 % der Kanalbreite gemacht werden. Sie könnte symmetrisch auf sowohl der ungeraden Seite als auch der geraden Seite gemacht werden, was die zugehörige Verarbeitung vereinfacht, oder unsymmetrisch.
  • Die 10E illustriert Bit-stellen, die erreichbar sind, wenn die eingerückten Gates zweiten Gates 1012 und/oder 1016 verwendet werden. Eine Programmierspannung (+4 v) könnte an das nicht-eingerückte Gate zum Beispiel durch die nicht-eingerückte Speicherspalte 1014 angelegt werden. Die 10E ist ein vertikaler Schnitt durch die O/N/O der nicht-eingerückten Speicherspalte 1014, wobei gerade eine Speicherzelle 1024 gezeigt ist. Die Darstellung enthält das linke Seite eingerückte Gate 1022, die Zwischenisolation /ONO 2023, die rechte Seite Zwischenisolation /ONO 1025 und das rechte Seite eingerückte Gate 1026; sowie die obere S/D 1020 den Kanal 1028 und die unteres S/D 2021. Eine Zugspannung, die zum Programmieren nicht ausreichend ist, zum Beispiel (+2 v) könnte an das linke Seite eingerückte Gate 1022 angelegt werden, um Elektronen zu der linken Seite 1027 zu ziehen. Oder ein Schiebefeld könnte über eine negative Spannung, zum Beispiel (-2 v) an das rechte eingerückte Gate 1026 angelegt werden. Jene könnten auch zusammen oder in verschiedenen Zeit- und Intensitäts-geformten Impulsen angelegt werden. Zum Lesen könnten die Seiten eingerückten Gates in einer ähnlichen Weise verwendet werden, während das Steuer-Gate eine Lesespannung bereitstellen würde, zum Beispiel (+1 v). Ein inverses Zug/Schub-Feld könnte durch die eingerückten Gates angelegt werden, um die Elektronen in die rechte Seite 1029 geschrieben zu bekommen. Diese Technik könnte auf mehrere Stellen ausgedehnt werden basierend auf der akzeptablen Vt Verschiebung und der O/N/O Struktur Bit-Speicherqualität.
  • die rechts/links Bit-Manipulation könnte mit dem Spiegel-Bit oder einem Multilevel zusammenarbeiten, um eine höhere Speicherdichte bereitzustellen. Das Entwickeln eines Speicherproduktes könnte den Austausch zwischen den vielen Parametern enthalten, so wie Speicherdichte, Zugriffszeit, Abtastverstärkerkomplexität, Aufrechterhaltungszeit und so weiter.
  • Eine zusätzliche Entwicklungsalternative des 3D NOR Speichers ist das Einrückungskonzept zu nutzen, um die Zelle-zu-Zelle-Interferenz zu verringern. Die Ladung, die entsprechend den nicht-eingerückten Kanälen 1012, 1016 gefangen wurde, könnten eine größere Distanz und somit weniger Beeinflussung auf die benachbarten Kanäle bereitstellen - die eingerückten Kanäle 1014, während die Ladung, die entsprechend den eingerückten Kanälen 1014 gefangen wurde, eine kürzere Distanz und mehr Beeinflussung auf die benachbarten Kanäle haben könnte - die nicht-eingerückten Kanäle 1012, 1016. Die Speicherstruktur könnte entwickelt werden, um durch Einfangen von mehr Ladung an den nicht-eingerückten Zellen und weniger Ladung an den eingerückten Zellen einen Vorteil aus dieser Asymmetrie zu ziehen. Dies könnte auch einer Verwendung einer dünneren Ladungsfangschicht für die eingerückten Zellen als für die nicht-eingerückten Zellen oder anderen Typ des Abstimmens der O/N/O Fangkapazität zum Einfangen einer kleineren Ladung in den eingerückten Zellen entsprechen. Zum Beispiel könnte die Fangkapazität der eingerückten Zelle entwickelt werden, um ungefähr 30 %, ungefähr 50 % oder selbst ungefähr 70 % niedriger als jene der nicht-eingerückten Zellen 1014 sein. Eine andere Alternative ist, das eingerückte Gate schmäler und die nicht-eingerückte Zelle breiter bezüglich der X Richtung (längs des Grates) zu haben. Die breitere Zelle würde sowohl mehr Ladung, die eingefangen wird, als auch eine höhere durchschnittliche Distanz zu der Interferenz haben. Ein zusätzlicher Vorteil für so etwas könnte ein vergrößerter Speicherraum für mehr Speicherplätze sein, als unter Bezug auf die 10E diskutiert wurde. Der nicht-eingerückte Kanal könnte um ungefähr 10 %, ungefähr 20 %, ungefähr 40%, ungefähr 70 %oder selbst mehr als 100 % breiter (in der x Richtung) gemacht werden als die eingerückten Kanäle. Eine entsprechende Entwicklung der Speichervorrichtung könnte eine höhere Gesamtspeicherdichte bereitstellen und verschiedene Speicherfunktionalitäten innerhalb derselben Vorrichtung unterstützen.
  • Die 11A bis 11C illustrieren Verfahren, um einen dem Boden nächstliegenden S/D eines Grates von einem benachbarten Grat zu isolieren. Die flache Rinnenisolation kann eingebunden werden, um jegliche dem Boden nächstliegenden S/Ds zu isolieren. Alternativ können, da der präsentierte 3D Speicherblock kein Oxidisolationsschema oder so genannte flache Rinnen-Isolationen (STI) verwenden wird, alternative Verfahren zur Feldisolation verwendet werden.
  • Die 11A illustriert eine Alternative, bei der die 3D NOR Struktur über einem SOI Substrat aufgebaut ist, das vergrabenes Oxid 1101 enthält.
  • Die 11B illustriert eine Alternative, bei der die 3D NOR Struktur über einem Massensubstrat aufgebaut ist. Um Durch-Substrat-Leckage zwischen benachbarten Graten zu verringern, kann der obere Teil des Substrates 1102 mit einer hohen P Konzentration dotiert sein und im Betrieb kann diese Schicht mit einer negativen Spannung rückwärts vorgespannt sein, so wie -1 v.
  • Die 11C illustriert eine andere Alternative, um das 3D NOR über einem Bulk- oder Massensubstrat zu haben. Bei dieser Alternative kann die Durch-Substrat-Leckage blockiert werden, indem man die dem Boden nächstliegende S/D Leitung 1104 so angeschlossen hat, um als eine gemeinsame Source-Leitung verwendet zu werden.
  • Die 12A illustriert eine Draufsicht einer 3D NOR Struktur. Sie illustriert eine optionale Wortleitungskonnektivität, bei der zwei Wortleitungen einem Kanal dienen, um eine unabhängige Steuerung von einem Kanal von dem Gate an seiner rechten Facette und von dem Gate an seiner linken Facette zu ermöglichen. Diese Zwischenverbindungsanordnung kann durch Verwenden eines fortschrittlicheren Lithographieschrittes als jenem implementiert werden, als zum Bilden der 3D Speicherzellen.
  • Die 12B illustriert eine alternative 3D NOR Struktur, bei der Wortleitungen einem Kanal dienen, um eine unabhängige Steuerung des Gates an seiner rechten Facette von dem Gate an seiner linken Facette zu ermöglichen, jedoch ohne Verdoppeln der Anzahl von Wortleitungen, aber vielmehr eine Zickzack-Form der Wortleitungen, zum Beispiel, wie dargestellt ist.
  • Wie vorher erklärt wurde, illustriert die 4C eine Auswahlleitung pro Grat als Teil des Bildens des gesteuerten Zugriffs auf die Speicherstruktur. Das Folgende ist eine Beschreibung eines Prozessflusses zum Bilden einer pro Grat Auswahlsteuerung.
  • Die 13A illustriert die Struktur nach dem Bilden der Hartmaske 1302, um die Struktur außer in der Region 1304 zu schützen, die zum Bilden der pro Grat Auswahlsteuerungsvorrichtung vorgesehen ist.
  • Die 13B illustriert die Struktur nach der Entfernung der P Regionen zwischen den S/D Leitungen in der vorgesehenen Auswahlregion 1314 unter Verwendung eines selektiven isotropen Ätzens mit jeglicher der selektiven Ätztechniken, die hierin beschrieben wurden, oder kompatiblen Techniken. Dann, gefolgt vom Heruntertrimmen der S/D Leitungen, wird ihr Durchmesser auf weniger als ungefähr 50 nm, oder weniger als ungefähr 20 nm, oder weniger als ungefähr 10nm reduziert, um effektiv verzweigungslose Transistoren (JLT) zu werden.
  • Die 13C illustriert die Struktur nach dem Abscheiden/Ablagern des Gratauswahl-Gate-Stapels 1316, der ein Gate-Dielektrikum und Gate-Material enthalten kann. JLT für den horizontalen Transistor zur Gratauswahl, wie hierin präsentiert ist, ist eine Option. Andere Optionen für einen horizontalen Transistor zur S/D Steuerung könnte den Schottky-Barrieren-Transistor und die anderen Variationen enthalten, die vorher hierin im Hinblick auf den Silizidationsprozess diskutiert wurden
  • Die 13D illustriert die Struktur nach dem Mustererzeugen und Ätzen, was die pro Grat Gate-Steuerung bildet.
  • Es ist wünschenswert, die Gratauswahl 1322 eines Grates, der von der Gratauswahl des benachbarten Grates 1324 isoliert zu halten. Das Ziel könnte das Nutzen des Dünnermachens der S/D Leitungen sein, die beim Bilden des JLTs 1314 und des dünneren Gate-Oxids des Gratauswahl-Gates verwendet werden, in welchem weder Ladungsfangen noch Tunneloxid verwendet wird. Entsprechend könnte eine solche Gratauswahlisolation eine sehr geringe Einflusstalbreite 1305 haben.
  • Die 13E illustriert eine Alternative pro Gratauswahl von beiden Seiten der Grate.
  • Wie vorher in der 3H und anderen folgenden Darstellungen erklärt wurde, ist eine pro Schicht Treppe als eine Fortsetzung des Grates längs seiner Richtung dargestellt.
  • Das Folgende illustriert eine alternative Treppe, die orthogonal zur Gratrichtung orientiert ist. Für diesen Typ von Treppe könnte die Gratbildung gestaltet sein, um in einem verbindenden vertikalen Grat 1404 loszugehen. Der vertikale Grat könnte verwendet werden, um Verbindungsstäbe in der Y Richtung zu bilden, um einen pro Schicht verbindenden Stab für die S/D Leitungen des Grates innerhalb der Einheit 1402 zu bilden. Dieser Stab könnte siliziert werden, um den spezifischen Widerstand während des S/D Silizidationsprozesses zu verringern. Diese Stäbe könnten breiter, wie 50-100, 100-200, 200-400 nm oder noch breiter gemacht werden, um eine pro Schicht niedrige Widerstandsverbindung zu unterstützen.
  • Die 14A illustriert die Struktur nach dem Bilden einer Hartmaske 1402, um die Struktur außer in den Regionen 1404 zu schützen, die zum Bilden des pro Schicht Zugriffs vorgesehen sind - die Treppe.
  • Die 14B illustriert die Struktur nach dem Entfernen der P Regionen zwischen den S/D Leitungen unter Verwendung des selektiven isotropen Ätzens mit jeglicher der selektiven Ätztechniken, die hierin beschrieben sind, oder kompatiblen Techniken. Dieser Schritt könnte geplant sein, um zusammen mit der Entfernung von P Regionen in verschiedenen anderen Regionen erledigt zu werden, wie in der pro Grat Auswahlregion. Ein Oxid könnte über oder zwischen den S/D Leitungen abgeschieden werden, um die verbleibenden S/D (N+) Leitungen zu stabilisieren.
  • Die 14C illustriert die Struktur nach dem Bilden von pro Schicht Kontaktlöchern unter Verwendung der Treppen-Methodologie.
  • Die 14D illustriert die Struktur nach dem Abscheiden von Seitenwandisolatinosoxid und hinzugefügten Metallpfropfen.
  • Die 14E illustriert eine Seitenansicht der gebildeten Treppe.
  • 15A illustriert einen Seitenansichtsquerschnitt von einer 2D Speicherschaltung des Standes der Technik. Die Speicherzellen 2D Matrix 1502 ist von Speichersteuerschaltungen 1504 umgeben, wie Dekodierern, Abtastverstärkern und Schnittstellen mit externen Vorrichtungen. Schaltungen 1504 werden entsprechend Speicherperipherien genannt. Die Speichersteuerleitungen 1506 laufen über die Speicheranordnungsspalten und -reihen im Wesentlichen den ganzen Weg zu den peripheren Schaltungen.
  • Die 15B illustriert einen Seitenansichtsquerschnitt von einer 3D Speicherschaltung des Standes der Technik. Jüngst wurden 3D Speicher, auch bekannt als 3D-NAND, auf den Markt gebracht. In einem solchen 3D NAND ist die Speicherzellen 3D Matrix noch von den Speichersteuerschaltungen 1514 umgeben, wie Dekodierern, Abtastverstärkern und Schnittstellen mit externen Vorrichtungen. Diese Speicherperipherien werden auf dem Siliziumwafersubstrat in einer sehr ähnlichen Weise zu den 2D Speicherschaltungen verarbeitet. Bei diesen 3D Speichern laufen die Steuerleitungen 1516 durch die Speicheranordnungsspalten und -reihen den ganzen Weg über die Speichermatrix, wobei einige dieser Steuerleitungen auf der Oberseite der 3D Matrix gebildet sind und einige davon durch die Masse der Speichermatrix hindurch gehen, aber an den Rändern werden sie alle nach unten zu den 2D Peripherieschaltungen auf der Siliziumsubstratebene gebracht.
  • Die 15C illustriert einen Seitenansichtsquerschnitt eines 3D Speichers, der gemäß der vorliegenden Erfindung unter Verwendung der hierin präsentierten Techniken. Die 3D Speichermatrix 1522 enthält Spalten und Reihen, die die Steuerschaltungen 1524 haben, die noch periphere Schaltungen genannt werden können, aber sie sind auf der Oberseite der Speichermatrix gebildet. Gemäß diesem Ausführungsbeispiel sind Steuerleitungen 1526 unterhalb der peripheren Schaltungen, zwischen den peripheren Schaltungen 1524 und der Speichermatrix 1522 gebildet
  • Die 15D illustriert einen Seitenansichtsquerschnitt eines alternative 3D Speichers, er unter Verwendung der hierin präsentierten Techniken gebildet ist, wobei die Steuerleitungen und die Steuerschaltungen auch unterhalb der Seicherzellenmatrix angeordnet sind.
  • Der neue Typ eines 3D Speichers, der hierin beschrieben ist, könnte konstruiert sein, um einen signifikanten Vorteil über den Stand der Technik zu erzielen, durch Verwendung der 3D Architektur, die in den 15C und 15D dargestellt ist, durch Aufbrechen der Steuerleitungen in kleinere Segmente innerhalb von Blöcken, wobei die Steuerleitungen für jeden Block wiederholt sind. Kürzere Steuerleitungen gestatten eine Verringerung von Speicherzugriffslese-, -schreib- und -auffrischzeit und könnte einen schnelleren Speicher erzeugen. Andererseits könnte eine Treppe zum Schichtzugriff die Vorrichtungskosten beeinträchtigen, wenn sie zu oft wiederholt wird, so könnte eine optimierte Architektur und insgesamte Speichersteuerstrategie lange pro Schicht Steuerleitungen (nicht gezeigt) verwenden, um einen Treppen-Overhead-Bereich einzusparen. Entsprechend könnte eine Optimum-Speicherarchitektur lange Steuerleitungen für die Speicherzellen innerhalb derselben Schicht verwenden, was andere (vertikale) Steuerleitungen relativ kurz hält, womit die Vorteile von geringer Energie und schnellem Zugriff bei verringerten Kosten erzielt werden.
  • Der 3D Speicher, der damit beschrieben wird, könnte ferner verbessert sein, um eine duale Funktionalität zu enthalten - flüchtige Hochgeschwindigkeitsspeicher und nicht-flüchtige Speicher mit niedriger Energie und niedriger Geschwindigkeit.
  • Es gibt viele Anwendungen für einen solchen verbesserten Speicher, einschließlich Aufteilen der Speicherbank in flüchtigen und nicht-flüchtige Teile, Abschalten mit Übertragen der flüchtigen Information in den nicht-flüchtigen Teil, und Verringern der Schlafenergie durch Verschieben der flüchtigen Information in den nicht-flüchtigen Teil. Für einige dieser Verwendungsmodi könnten die 3D Strukturen, die hierin mit Steuerschaltungen auf der Oberseite und/oder am Boden - zum Beispiel 15B und 15C - präsentiert werden, konstruiert sein, um die Effektivität zu verbessern. Für diese Modi könnte die Zeit und die Energie, die erforderlich sind, um die Daten von dem flüchtigen Teil in den nicht-flüchtigen Teil zu verschieben, um eine Größenordnung verringert werden.
  • Die 16A illustriert ein Draufsichtsbeispiel eines 3D Speichers 1600 für eine solche verbesserte Operation. Die Seitenspeichersteuerschaltungen 1601 steuern die Schnittstelle zu externen Vorrichtungen sowohl für Befehle als auch für Daten Ein- und Ausgaben. Diese Schaltungen 1601 könnten die pro Schicht Dekodierer und Steuerungen enthalten, um alle internen Speicherblöcke zu unterstützen, so dass der Overhead-Treppenbereich minimiert werden könnte. Der 3D Speicher ist dann in viele Blöcke 1602 partitioniert, von denen jeder eine unter-Speicherstruktur mit ihren eigenen oberen peripheren Schaltungen zum Steuern der meisten seiner Steuerleitungen ist. Bei einem solchen Design könnte die Operation des Verschiebens von Daten von einem Teil zum anderen (zum Beispiel einem Block 1602 zu einem andren Block 1602) parallel für viele Einheiten erledigt werden, was die Zeit und Energie um Größenordnungen reduziert. Die Seitenspeichersteuerschaltungen 1601 könnten diese Operationen synchronisieren, so dass eine Schicht gleichzeitig erledigt werden könnte
  • Die 16B illustriert ein Blockdiagramm der peripheren Schaltungen eines typischen Blocks 1602. Jede Einheit 1604 von peripheren Steuerschaltungen eines Blockes 1602 kann enthalten:
  • Zentrale Steuerung 1630, die befehligt und steuert Operationen des Schlafmodus, Wiederherstellungsmodus, etc.
  • Eingabe-Ausgabe-Schnittstellensteuerung 1632 zur Schnittstelle mit externen Daten und mit der Vorrichtungssteuerung 1601.
  • Abtastverstärker 1620 um die Daten der Speicherzellen in dem vorgesehenen Block 1602 abzutasten und das resultierende digitale Bit zum Blockspeicher-Cash 1634 zu konvertieren.
  • Signalgeneratoren 1618, um die erforderlichen Spannungen und Ströme zum Lesen/Beschreiben der Speicherzellen zu erzeugen. Einige dieser Schaltungen, wie Ladungspumpen, könnten sich viele Einheiten teilen und innerhalb der Speichersteuerschaltungen 1601 angeordnet sein.
  • Blöcke 1612, 1614, 1616 und 1617 enthalten die verschiedenen Steuerleitungen, wie Bitleitungen, Wortleitungen, Gate-Leitungen, Auswahlleitungen etc. Die Schichtdekodierer 1616 könnten von der Einheit 1604 in die allgemeinen pro Schicht Schaltungen bei Seitenspeichersteuerschaltungen 1601 verschoben sein.
  • Ein zusätzlicher Vorteil für solche Speicherarchitekturen ist die potenzielle Eignung sehr große Blöcke von Daten hinein und heraus zu verschieben, so viele Blöcke parallel im Zugriff sein könnten. Wenn nur eine einzelne pro Schicht Treppe für maximale Anordnungseffizienz verwendet wird, dann wäre die parallele Aktion auf eine einzelne Schicht gleichzeitig begrenzt [ für viele Anwendungen könnte dies durch eine geeignete Systemdatenstruktur und -steuerung verwaltet werden.
  • Ein solcher 3D Speicher könnte Redundanzschaltungen enthalten, um eine Reparatur von Steuerfunktionen zu gestatten, sowie als Ersatz von fehlerhaften Speicherbits oder Speichern in einem fehlerhaften Grat oder Speicher in einer fehlerhaften Wortleitung. Die Architektur von 15D könnte verwendet werden, um einen Zugriff auf im Wesentlichen alle der Speichersteuerleitungen von beiden Seiten zu gestatten - Oberseite und Boden, und um eine Duplikation der Vorrichtungssteuerschaltung 1524 am Boden zu haben. Eine solches Redundanzschema könnte auf die Ebene der Speicherblocksteuereinheit 1602 heruntergebrochen werden. So ist, wenn eine Einheit der Blocksteuerschaltung fehlerhaft ist, sie dann durch ihre kompatible am anderen Ende/auf der anderen Seite ersetzt. Alternativ könnte jede Einheit von Blocksteuerschaltung mit zwei Stratums gebildet sein, wobei eines das Back-up für die andere ist, wie hierin vorher detailliert wurde. Die Speichersteuerungsredundanz könnte bei jedem der 3D Speicher hierin angewandt werden.
  • Die 17 illustriert eine exemplarische Architektur einer 3D-NOR Anordnung. Sie könnte eine Standalone-Vorrichtungsstruktur oder innerhalb einer größeren SoC eingebettet sein. Sie illustriert eine modulare Speicherstruktur von 64 Speicherblöcken, zum Beispiel, mit einem ersten Speicherblock 1701 und einem zweiten Speicherblock 1702 mit den peripheren Schaltungen, die in einer entsprechenden modularen Struktur mit 8 Oberseiteneinheiten Pt_i, um die Wortleitungen zu steuern, und zusätzlich 8 Bodeneinheiten Pb_i, um die Wortleitungen zu steuern, und 8 linke Seite Einheiten Pl_i, um die Bitleitungen zu steuern, und 8 rechte Seite Einheiten Pr_i, um die Bitleitungen zu steuern, eingebaut sind. Diese könnten verwendet werden, um die Steuerleitungen von beiden Seiten zu betreiben, um die Leistung zu verbessern und die Schwankungen zu verringern. Durch Zugreifen von beiden Seiten könnte die Resistivität (der spezifische Widerstand) neutralisiert werden, da die Gesamtresistivität des Source-Leitungszugriff plus dem Drain-Leitungszugriff dieselbe wäre und wäre nicht wesentlich abhängig von der spezifischen Speicherzellestelle längs des Grates. Entsprechend wäre das Lesen von und das Schreiben zu einer spezifischen Zelle innerhalb eines Grates im Wesentlichen ähnlich für alle Zellen von jenem Grat. Zusätzlich könnte sie auch als Redundanz verwendet werden, so dass einzelne Steuereinheitsausfälle wiederhergestellt werden könnten.
  • Diese Architektur könnte auch zusätzliche Operationsmodi unterstützen. Die Struktur könnte gestaltet sein, um einen unabhängigen Zugriff auf 8 Blöcke zu gestatten, vorausgesetzt keiner von ihnen teilt die peripheren Schaltungen. Sie könnte gestaltet sein, um einen synchronisierten Zugriff auf bis zu 8 Einheiten zu unterstützen, die dieselbe Reihe teilen oder dieselbe Spalte teilen und/oder dieselbe Schicht, was die Zugriffsenergie verringert und noch multiple Bits bereitstellt.
  • Sie könnte gestaltet sein, um On-Chip Transfer von Daten von dem langsamen nicht-flüchtigen Teil zu dem dünnen Hochgeschwindigkeitstunneloxid-, auch als dünnes O/N/O bezeichnet, Teil oder anders herum zu unterstützen. Ein solcher Datentransfer könnte zum Beispiel bei 8 Blöcken parallel erfolgen, womit die Zeit- und Energieanforderungen verringert werden. solche Fähigkeiten könnten einen Hochgeschwindigkeitszugriff mit einem niedrigen Energiebetriebsmodus gestatten. so werden Daten zum designierten dünnen Tunneloxidblock für schnellen Zugriff übertragen, könnten aber in die NOR NV Sektion zum Schlafen oder Ausschalten zurückgespeichert werden.
  • Die Ecken Clt, Crt, Clb, Crb könnten zur Vorrichtungsoberlevelsteuerung für den Betriebsmodus verwendet werden, um, die spezielle Spannungsquelle zu erzeugen, die zum Lesen und Schreiben und als Schnittstelle zu externen Vorrichtungen erforderlich ist.
  • Die Zuteilung von verschiedenen Typen von Speicher innerhalb der 3D Speicherstruktur könnte längs Schichten - vertikal, oder längs Einheiten - horizontal, erfüllt werden. Eine 3D Speicherstruktur mit mehr als einem Typ von Speicher oder anderen Funktionen, so wie Logik, zu haben könnte eine sehr effektive heterogene 3D Struktur ermöglichen. Der parallele On-Chip Zwischenaustausch zwischen verschiedenen Elementen unter Verwendung von Tausenden oder selbst Millionen von Leitungen könnte durch eine andere Form der Integration nicht erreicht werden. Und ein zusätzlicher Vorteil ist die Verwendung von vielen gemeinsamen Verarbeitungsschritten, was die Herstellungskosten des Gesamtsystems zusätzlich zu den Verbesserungen bei Geschwindigkeit und Energie verringert.
  • Im allgemeinen Speicherdesign ist es üblich, eine Partitionierung zu verwenden, die die Macht von 2 Zahlen verwendet, wie 2, 4, 8, 16, 32, 64.... So etwas arbeitet gut beim dekodieren und adressieren. Jedoch ist in einigen Fällen die Anzahl von aufgestellten Bits 6, was eine Herausforderung für die Dekodierfunktion sein wird - wie hierin und unter Bezugnahme auf das US Patent 6,670,669 beschrieben wurde. Eine optionale Lösung ist, eine Speicherzuteilung zu finden, die nahe genug sein würde, um diese Herausforderung mit minimalem Overhead zu überbrücken. Eine einfache Nachschlagetabelle könnte für die Schaltung verwendet werden, um eine solche Speicherzuordnung zu unterstützen.
  • Zum Beispiel könnten 3 Schichten verwendet werden, um die 18 Speicherstellen zu bilden, von denen 16 verwendet würden. Oder 11 Schichten, um 66 Stellen zu bilden, von denen 64 verwendet werden könnten, was die ungenutzten Speicherstellen weiter verringern würde, die auch als Redundanz zur Reparatur von defekten Stellen mit geeigneter Nachschlagetabelle in den Steuerschaltungen verwendet werden könnten. Dies könnte auch für andere Funktionen verwendet werden, wie zum Beispiel als Fehlerkorrekturcodes, Strahlungsminderungsschemata und so weiter.
  • Etwas verschieden für viele Speicherstrukturen ist diese 3D NOR Struktur, in der die S/D Leitung - die Bitleitung, eine Dualfunktionsleitung ist. Sie ist die Source-Leitung für die Schicht ‚n+1‘, während sie die Drain-Leitung für die Schicht ‚n‘ ist, und die Source und der Drain könnten vertauscht werden. Eine optionale Architektur von peripheren Schaltungen zum Betreiben der Bitleitungen - die S/D Leitungen, wird bei dem folgenden Beispiel präsentiert.
  • Der Einfachheit halber unterstützen die folgenden peripheren Schaltungen die Bitleitungen BL1, BL2, BL3 der Struktur, die in der 4C dargestellt ist. Diese Architektur könnte modifiziert werden, um die alternative Struktur zu unterstützen, die zum Beispiel in der 4D dargestellt ist. Die Dekodierung für die Auswahlleitungen SL, SL2, SL3,... könnte mit einem breiten Eingangs-NAND erledigt werden, das die Adressleitungen Grat0-i und ihre komplementären Signalleitungen empfangen, um den aktiven Grat zu dekodieren und es den Bitleitungen zu ermöglichen, Signale des ausgewählten Grates die S/D Leitungen von jenem Grat zu aktivieren.
  • Die Tabelle der 18 illustriert ein Beispiel der Betriebszustände für jene Speicherfacette. Das Lesen wird durch Messen des Stroms (Vth) zwischen der S/DOberseite (Schicht n+1) und der S/DBoden (Schicht n) ausgeführt, wenn S/DOberseite von niedrig auf hoch pulsiert, um Bit1 zu lesen, und es zum Lesen von Bit2 ausgetauscht wird. Diese Betriebszustände sind gut bekannt, da dies das übliche NOR mit SpiegelBit ist. Andere unausgewählte S/D Leitungen könnten schwimmend sein, während alle anderen unausgewählten Wortleitungen geerdet sein könnten.
  • Die 19A illustriert einen ersten Teil der Bitleitungen, S/D Leitungen bezogenen peripheren Schaltungen. Schaltungen in Form von Spannungsquellenschaltungen 1904 können die Spannungserzeugungsschaltungen sein, jene sind zentralisierte Schaltungen sein, die Ladungspumpen und andere Energieversorgungstypschaltungen enthalten, die die verschiedenen Spannungen erzeugen, die für die 3D-NOR Speicheroperationen erforderlich sind, wie in der Tabelle von 18 angegeben ist. Zum Lesen von Bits könnte ein Impuls zu den S/D Leitungen verwendet werden, und entsprechend ist das R Signal, das eine Lesefunktion angibt, eine Eingabe für die Spannungsquellenschaltungen 1904. Die Schaltungen der Signalbildungseinheit 1902 können signalbildend und Selektoren sein, die die zwei agierenden Bitleitung Signalausgaben erzeugen: SDn für den S/DBoden von 18, und SDn+1für S/DOberseite von 18. Diese Signale würden mit den ausgewählten S/D Leitungen des ausgewählten Grates und entsprechend dem Auswahlkanal verbunden. Die Bildung dieser Signale würde gemäß der Speicheroperation sein, mit Schreiben angegeben durch das W Signal, Lesen angegeben durch das R Signal oder Löschen angegeben durch das E Signal. Die Wahl der Bit-Stelle - B 1/2, würde die Rolle von Source und Drain entsprechend der Stelle der Bits auf der entsprechenden Facette beeinflussen, wie in der 18 angegeben ist.
  • Die 19A illustriert auch das Austauschen zwischen den S/D Leitungen für die Rolle von Source und Drain. Während diese Leitungen physikalisch fixiert sind, wird das Austauschen elektronisch durch Ermöglichen von entweder Puffern 1912 oder den zweiten Puffern 1913 erledigt.
  • Die 19B illustriert die Schaltungen, die verwendet werden können, um diese zentralisierten Signale SDn und SDn+1 zu betreiben, während alle andren Bitleitungen deaktiviert sind - so wie schwimmend belassen. Die zwei zentralisierten Signale (SDn, SDn+1) bilden busähnliche Signale für die Bitleitungen, die verfügbar sind, um für die ausgewählte Ebene ausgewählt zu werden. Die Einheit 1950 könnte die Puffer und Betriebselektroniken enthalten. Diese sind gemäß Systemerwägungen gestaltet, wie Zugriffszeit, Energie und so weiter. Die Schicht Adressleitungen L0-j und ihre komplementären Signale könnten als andere busähnliche Signale geliefert werden. Für jede Schicht könnte ein großes Eingangs-NAND-Gate mit Dekodierung verwendet werden, wie eine Verbindung zu der Schichtadresse, so dass NAND 1930 auf „0“ aktiviert ist, nur wenn die Schichtadresse die Adressierschicht ‚n‘ ist (entsprechend wird NAND 1929 auf „0“ aktiviert, nur wenn die Schichtadresse die Adressierschicht ‚n-1‘ ist, und NAND 1931 wird für n+1 aktiviert). Für jede Schicht gibt es auch einen zugeordneten Auswahlblock - für ‚n-1‘ Auswahlblock 1939, für ‚n‘ Auswahlblock 1940 und für ‚n+1‘ Auswahlblock 1941. Jeder Auswahlblock könnte einen eins-von-drei Selektor M3 haben. Diese Selektoren könnten ein vollständiges Transmissions-Gate oder andere Schalttypschaltungen verwenden.
  • Für diesen Fall, wenn die Spalte ‚n‘ adressiert ist, kann NAND 1930 aktiviert werden, und entsprechend würde der Selektor M3 von 1940 das SDn Signal auswählen, um die Bitleitung auf SDn bei 1920 zu betreiben, so wie BL1, und der Selektor M3 würde das SDn+1 Signal auswählen, um die zu S/Dn+1 gehörende Bitleitung zu betrieben, so wie BL2. Alle nicht aktivierten Selektoren (M3) werden „0“ ausgeben oder könne in einigen anderen Konfigurationen schwimmend belassen werden, was ihren entsprechenden Kanal daran hindern wird, beeinträchtigt zu sein oder die Speicheroperationen zu beeinträchtigen. Entsprechend wird das geeignete Signal bereitgestellt, um die gewünschte Operation zu dem adressierten Bit innerhalb der adressierten Facette auf dem adressierten Kanal auszuführen.
  • Bei einigen Konfigurationen könnte der M3 Selektor konstruiert sein, um zwischen zwei aktiven Signalen auszuwählen oder die Ausgabe schwimmend (englisch: „floating“) zu belassen, was jene Leitung inaktiv belassen wird.
  • Abtastverstärker zur Speicheranwendung sind in der Technik gut bekannt. Das Abstimmen der Abtastverstärker auf die VT Verschiebung, die aus dem Ladungsfangen resultiert, könnte dem Speicher helfen, weniger empfindlich auf die Ambipolarität zu sein, die mit einigen der Optionen für den vertikalen Speichertransistor verbunden ist. Der ambipolare Strom, auf den hierin Bezug genommen wird, ist der Drain-Strom, der fließt, wenn die Gate-Spannung im wesentlichen niedrig oder selbst negative vorbelastet ist. Wenn der Speicher im programmierten Zustand ist, würde der Drain-Strom im Wesentlichen klein sein. Jedoch kann für die Speichervorrichtung mit Ambipolarität der ambipolare Strom fließen, selbst für die programmierte Zelle. Um die Speichervorrichtung mit Ambipolarität abzutasten, kann der Abfall des Drain-Stroms über der Gate-Spannung verwendet werden, was durch ein Zweistufen-Lesen ermöglicht werden kann; lies bei niedriger Gate-Spannung und bei erhöhter Gate-Spannung gefolgt vom Vergleich der beiden. Wenn der Speicherin dem gelöschten Zustand ist, ist der Drain-Strom mit zunehmender Gate-Spannung erhöht. Wenn der Speicher in dem programmierten Zustand ist, wird der ambipolare Strom mit Zunahme der Gate-Spannung kleiner. Das entsprechende Gestalten des Abtastverstärkers könnte den 3D Speicher mit ambipolaren Transistoren passend machen. Diese Typen von Abfall-abgestimmten Abtastverstärkern sind für STT-RAM gut bekannt, wie in einem Dokument von Yiran Chen et al, betitelt „A Nondestructive Self-Reference Scheme for Spin-Transfer Torque Random Access Memory (STT-RAM)", publiziert bei Design, Automation & Test in Europe Conference & Exhibition (DATE), 2010, präsentiert ist, das hierin durch Bezugnahme aufgenommen ist.
  • Die 20 illustriert ein Ausführungsbeispiel, das die Ladungsfangprogrammierung verwendet, um die individuellen NPN Transistoren des 3D NORs zu programmieren. Dieses Programmieren könnte die Verwendung der 3D NOR Struktur als programmierbare Logikstruktur gestatten, wie im Folgenden umrissen ist. Der vertikale FET, der Teil des grundsätzlichen NORs ist, könnte programmiert werden, da die Elektronen in der Ladungsfangschicht die Schwellenwertspannung des vertikalen NPN FETs verschieben können, der einen vertikalen programmierbaren Transistor („VPT“) bildet. der VPT könnte auf drei Zustände innerhalb seines gegebenen Gate-Spannungshubs programmiert werden: Immer aus, normaler Transistor oder immer ein.
  • Für Logikanwendungen könnte der Prozess, der in Bezug auf 13A-13C dargestellt ist, des Bildens horizontaler Transistoren, die die S/D Leitungen steuern, wie verzweigungslose Transistoren („JLT“) 2113, in der Region der S/D Leitungen auf multiple Stellen über der Struktur angewandt werden, so wie in der 21 dargestellt ist. Solche JLTs könnten vorverarbeitet sein, um dann eine dritte O/N/O und ein 3. Gate zu haben, um es auch als einen programmierbaren JLT als Teil der programmierbaren 3D NOR Struktur zu haben. Dieser horizontale JLT kann programmiert werden, um elektrisch immer zu verbinden oder zu trennen jede der S/D Leitungen zwischen benachbarten Blöcken der 3D NOR Struktur. Alternativ kann dieser horizontale JLT alle der S/D Leitungen zwischenbenachbarten Blöcken der 3D NOR Struktur durch seine Gate-Spannung dynamisch verbinden oder trennen. Daher kann die 3D NOR Struktur in viele segmentierte Unterblöcke durch Programmieren von JLTs horizontal geteilt werden. Ähnlich kann die 3D NOR Struktur in viele segmentierte Unterblöcke durch Programmieren von vertikalen NPN Transistoren vertikal geteilt werden. Es ist zu beachten, dass für die meisten Fälle hierin die Bezugnahme auf JLT ein Beispiel für horizontal gesteuerte Schalt-Transistoren ist, und entsprechend könnten andere Formen von horizontalen Transistoren, wie jene, die eine Schottky-Barriere nutzen, wie hierin präsentiert wurde, ebenso verwendet werden, und diese Ausdrücke werden hierin als ein konzeptionelles Beispiel verwendet und eine spezifische Implementierung könnte jene oder ähnliche Alternativen verwenden, wie für jene Anwendung entwickelt werden könnte.
  • Die 22A illustriert eien Basis-Bildungsblock 2200 für eine programmierbare Logik, die auf die 3D NOR Struktur abzielt. Eine Symbolkarte 2201 präsentiert die Elemente, die in der Struktur 2200 verwendet werden, die verwendet werden könnte, um die Nachschlagtabelle („LUT“) von zwei Eingaben - A.B, zu implementieren. Eine solche Struktur könnte LUT-2 genannt werden. Während der Ausdruck Nachschlagtabelle („LUT“) von einer einfachen Implementierung einer solchen Funktion herrührt, ist es in der Technik gut bekannt und würde hierin verwendet werden, um jegliche Implementierung zu beschreiben, die eine programmierbare Funktion bildet, die geeignet ist, programmiert zu werden, um eine vollständige Logiktabelle ihrer Eingaben bereitzustellen. Die Nummer, die dem Akronym LUT folgt, gibt die Nummer von Eingaben an, wie es in der Technik üblich ist. Die 22B stellt ein Beispiel einer Programmierkarte bereit, um jegliche zwei Eingabefunktionen in der Struktur 2200 zu implementieren, die eine LUT-2 Funktion bilden. Die zwei Eingaben A, B und ihr Komplement AN, BN könnten zu den vier vertikalen Gate-Leitungen 2204 eingegeben werden. Die Ausgabe O 2202 ist auf der obersten S/D Leitung. Die oberen vier vertikalen Transistoren könnten das erste AND’ 2211 bilden und sie werden von dem zweiten And’ 2212 zugeführt, das durch 4 vertikale Transistoren gebildet wird, wie dargestellt ist.
  • Eine niedrige Spannung - ‚Erdung‘, die auch Vss genannt wird, ist mit der dritten S/D Leitung 2206 verbunden. Eine Alternative für eine solche Verbindung unter Verwendung eines vertikalen Streifens von RRAM wird später hierin präsentiert.
  • Die Tabelle in der 22B präsentiert eine optionale Programmierung von ersten AND und zweiten AND Reihen, um die LUT-2 Funktionalität zu unterstützen. Die rechte Seite der Tabelle 2224 zeigt die Ausgabefunktion gemäß den zwei Eingaben ‚a‘ und ‚b‘, die die Funktionseingaben (A, B) sein könnten. Die Tabelle zeigt ‚1‘ für hohe Impedanzausgabe 2202, da die hohe Impedanzausgabe zu einem hohen Logiklevel rekonstruiert werden könnte - ‚1‘, wie im Folgenden hierin diskutiert wird. Die linke Seite repräsentiert die Programmierung der jeweiligen Transistoren. Der erste Teil 2220 ist für das erste AND 2211 und der zweite Teil ist für die jeweiligen Transistoren des zweiten ANDs 2212. Die Tabelle verwendet die folgenden Symbole:
    • • X - immer aus
    • • T- Gate-Steuerung (keine Ladung in der entsprechenden O/N/O)
    • • Kein Symbol - nicht beachten
  • Bei einigen Anwendungen verwendet die nur N Typ Transistoren LUT Schaltung eine Pull-Up-Invertersignalrekonstruktionsschaltung, um ein Ausgabesignal von niedrigen oder hohen Impedanzzuständen in eine reguläre/herkömmliche niedrige ~Vss und hohe ~Vdd zu konvertieren. Alternativ ist eine Technik, die bei der Domino-Logik üblich ist, einen taktbasierte Schaltung zu verwenden, bei der Knoten zuerst auf hoch vorgeladen werden und am Ende des Taktzyklus sampeln, wenn der Knoten auf Erdung entladen wurde. Ein alternativer Ansatz ist es, eine Differentiallogik zu verwenden, bei der zwei LUT Schaltungen verwendet werden. Solches ist in der 23 illustriert. Sie verwendet eine halbe P MOS Latch-Schaltung 2314. Der halbe P MOS Latch 2314 würde als Eingaben die Ausgabe L-OutN 2322 von der LUT 2302, die ein Verbindungspfad zur Erdung - (‚0‘) oder schwimmende („floating“) Leitung sein könnte - hohe Resistivität (‚1‘), und die Ausgabe L-OutN 2324 von LUT-N 2304 erhalten, die ebenfalls ein Verbindungspfad zur Erdung sein könnte - Null-Siganl oder schwimmende Leitung - hohe Resistivität. Die Eingaben zu sowohl LUT 2302 als auch LUT-N 2304 sind dieselben Eingabesignale (A, B) und ihre Inversion (AN, BN) 2312. Die zwei LUTs sind programmiert, um einander zu komplementieren, so dass, wenn L-Out 2322 niedrig ist (‚0‘), dann ist L-OutN hochimpedant und das Inverse, wenn L-Out 2322 hochimpedant ist, dann ist then L-OutN niedrig (‚0‘). Entsprechend konvertiert die halbe P MOS Latch-Schaltung2314 diese komplementierenden Signale in normale Logiksignalausgaben 2326, die niedrig sein würden (‚0‘, auch Vss genannt), wenn L-Out 2322 niedrig ist, und wäre hoch (Vdd), wenn L-OutN niedrig ist (‚0‘).
  • Die unterbrochene Linie 2310, die in der 23 gezeigt ist, gibt die Transitionen von Signalen von der programmierbaren 3D NOR Struktur zu einer überlagernden oberen Schicht einer CMOS Struktur an, die die CMOS Schaltungen 2312 und 2314 tragen könnte. Die Struktur von 23 illustriert das Bilden eine wahren 0/1 Ausgabe unter Verwendung von LUTs einer programmierbaren N Typ Transistorstruktur. Diese Struktur gibt das Verdoppeln der Ressourcen an, da sie zwei LUTs verwendet, die einander komplementieren. Die Verwendung von komplementierenden Schaltungen ist in der Technik als Differentialkaskaden-Spannungsschalter-Logikschaltung („DCVS“) bekannt. Sie könnte auch in Verbindung mit getakteten Schaltungen verwendet werden, um Energie weiter zu verringern. D. Somasekhar et al. in einem Dokument, betitelt „Differential Current Switch Logic: A Low Power DCVS Logic Family" Publiziert in IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 31, Nr. 7, JULI 1996; W. Chen Dokument, betitelt " Mixed Multi-Threshold Differential Cascode Voltage Switch (MT-DCVS) Circuit Styles and Strategies for Low Power VLSI Design", publiziert bei ISLPED’01; und Dae Woon Kang et al in einem Dokument, betitelt „Design of Enhanced Differential Cascade Voltage Switch Logic (EDCVSL) Circuits for High Fan-In Gate", publiziert bei ASIC/SOC Conference, 2002, 15th Annual IEEE International, von denen der gesamte Inhalt jeweils hierin durch Bezugnahme aufgenommen ist. Diese Referenzen präsentieren zusätzliche Variationen und Alternativen zum Verbessern von Energie und/oder Leistung. Ho Joon Lee, in einem Dokument, betitelt " Low Power Null Convention Logic Circuit Design Based on DCVSL”, publiziert bei MWSCAS2013, hierin durch Bezugnahme aufgenommen, schlägt das Verwenden einer solchen Logik für asynchrone Schaltungen vor. Solche Technik- und Designansätze könnten in einer 3D NOR Struktur implementiert werden.
  • Eine Alternative ist, eine Schottky-Barriere zu verwenden, wie hierin beschrieben ist, und einen ambipolaren Transistor mit der LUT-N zu verwenden, wodurch eine komplementäre Logik. wie zum Beispiel CMOS, ermöglicht wird. Zum Beispiel eine LUT Ausgabe, die entweder eine Verbindung zur Erde (‚0‘) oder eine hohe Resistivität bereitstellt, während die komplementierende LUT-N Ausgabe eine Verbindung zu hoher Resistivität oder zu einer Pull-Up Spannung (‚1‘) bereitstellt
  • Die 24 illustriert eine alternative Schaltung für die komplementierende Signalrekonstruktion unter Verwendung einer Differentialverstärkerschaltung anstelle einen Halb-Latch. Ein solcher Differentialverstärker könnte eine schnellere Signalrekonstruktion aufgrund der hohen Verstärkung einer solchen Schaltung bereitstellen. Ein Differentialverstärker könnte eine höhere Energie konsumieren, da er in dem aktiven Modus des Transistors arbeitet, während eine Halb-Latch nur in der Transitionsphase den aktiven Modus verwendet. Ein Ansatz, um diese Betriebsmodusenergie zu verringern ist, die Schaltung durch Aktivieren ihrer Hauptstromquelle 2420 nur zu aktivieren, wenn das Signal unter Verwendung eines Taktsignals detektiert werden muss. Optional könnten winzige Stromquellen, erste Quelle 2422 und zweite Quelle 2424, verwendet werden, um das Eingangssignal VI1, VI2, für die Resistivitätseingangssignale leicht nach oben zu ziehen. Ein solcher Differentialverstärker könnte zur Signalrekonstruktion für eine Logikausgabe und das Leiten der Ausgabe durchgehend durch diese Anmeldung und Erfindungen hierin verwendet werden und könnte helfen, den insgesamte Logiksignalhub (Vdd - Vss) zu reduzieren, um Energie und thermische Belastungen zu reduzieren oder die Betriebsgeschwindigkeit zu verbessern. Ein Fachmann in der Technik würde wissen, wie ein Differentialverstärker hierin durchgehend als eine Alternative zu einer Halb-Latch-Rekonstruktionsschaltung zu implementieren wäre. Die Differentialverstärkerschaltung, die in der 24 dargestellt ist, könnte verwendet werden, um die Leistung der hierin beschriebenen 3D NOR Logikstruktur zu verbessern. Sie könnte sowohl für die LUT Ausgaberekonstruktion und andere Logikfunktionsausgaben als auch zum Leiten einer Signalrekonstruktion verwendet werden, wie es vorgeschlagen wird, um Signale innerhalb der 3D NOR Struktur mit zwei komplementierenden Leitungen zu leiten („routen“), eine mit einem Pfad zu ‚Erde‘ und die andere schwimmend - hohe Resistivität. Eine Alternative zu den CMOS Transistoren von 24 sind SOI Lateral Bipolar Transistoren, wie präsentiert von Tak H. Ning in einem Dokument, betitelt „A Perspective on Future Nanoelectronic Devices“, publiziert bei IEEE VLSI-TSA 13, hierin durch Bezugnahme aufgenommen.
  • Die 25 illustriert eine Halb-Latch-Schaltung 2574. Die zwei komplementierenden AusgabenAusgänge 2502, 2501 könnten die Halb-Latch nur beeinträchtigen, während das Ck Signal 2504 hoch ist. Das Ausgabesignal würde verriegelt werden, während das Taktsignal niedrig ist. Ein Pull-Up 2514 könnte verwendet werden, um die Leitung 2502, 2501 während den Perioden, in denen der Takt auf niedrig ist, zu konditionieren.
  • Die 3D NOR Struktur, die für die Logik verwendet wird, kann eine Differentiallogik und eine Differentialzwischenverbindung nutzen. Solche Differentialschaltungen könnten viele Vorteile bereitstellen, einschließlich geringere Empfindlichkeit auf Schaltungsschwankungen, verringerte Betriebsspannungen und entsprechend verringerte Energie, erhöhte Geschwindigkeit und Übersprechunterdrückung. Diese Vorteile kommen auf Kosten höherer Leitungsressourcen und anderer Ressourcen. Die Rekonstruktionsschaltungen, die in den 23 - 25 dargestellt sind, sind nur Beispiele und viele andere Schaltungen und Variationen von diesen Schaltungen sind in der Technik bekannt, einschließlich auch in Patenten, so wie US 6,037,808 und Anmeldung 13/421,653 und Dokumenten von Daniël Schinkel, betitelt ‚A 3-Gb/s/ch Transceiver for 10-mm Uninterrupted RC-Limited Global On-Chip Interconnects‘, publiziert in IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 41, Nr. 1, JANUAR 2006, und durch Hui Zhang, betitelt ‚Low-Swing On-Chip Signaling Techniques: Effectiveness and Robustness‘, publiziert bei IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 8, Nr. 3, JUNI 2000, die alle hierin durch Bezugnahme aufgenommen sind.
  • Die 26 illustriert eine Überlagerungsschaltung, um LUT-4 zu bilden, eine 4-Eingänge-Nachschlagtabelle, die vier LUT-2 Schaltungen verwendet, von denen jede einen der vier Eingänge 2602, 2604, 2606, 2608 versorgt. Der 4 zu eins Selektor 2610 eines der vier LUT-2 Signale gemäß dem Eingangssignal C, D und ihren Komplementen CN, DN auswählen, und somit ein Signal längs der Selektor Ausgabeleitung 2612 erzeugen. Zusätzlich könnten ähnliche Schaltungen verwendet werden, um den anderen Eingang 2622 zu der Halb-Latch 2614 zu betreiben. Der Ausgang 2626 könnte der LUT-4 Ausgang sein. LUT-4 ist ein sehr populärer Bildungsblock einer programmierbaren Logik - FPGAs. Solche Alternativen erhöhen die Overhead-Schaltung an der überlagernden Schaltung, könnten aber die LUT-4 Geschwindigkeit erhöhen.
  • Das Bilden einer komplementären LUT könnte durch Verwendung der benachbarten Grate erledigt werden, so wie 712 und 714 von 7A, und die geteilten Gates verwenden - in dem Tal 713 zwischen den Graten. Da jeder Kanal potenziell zwei Gates hat (Gate-ungerade und Gate-gerade), kann er eingestellt werden, dass die zwischenliegenden Gates ohne O/N/O sind. Alternativ könnten diese Gates als Dualfunktions-Gates eingestellt werden. Programmieren der O/N/O bei der Vorrichtungseinstellphase und Logik bei der Betriebsphase. In einem solchen Fall könnten die anderen Facetten-Gates für vertikale RRAM Streifen für vertikale Konnetivität verwendet werden, wie hierin später präsentiert wird.
  • Eine andere Alternative ist, dünneres Tunneloxid mit Hochgeschwindigkeitsprogrammierleistung zu verwenden. Dies würde ein periodisches Auffrischen erfordern, das für viele Anwendungen akzeptabel sein könnte. Eine andere Alternative ist, eine Seite des Grates mit regulärer O/N/O zur Kanalprogrammierung und die andere Seite mit nur Oxid für eine schnelle Gate-Steuerung zu haben, was der Struktur von 5D ähnelt. In einem Fall, in dem die zwei benachbarten Grate beim Bilden einer komplementierenden LUT verwendet werden, könnte das Tal dazwischen für das ‚geteilte‘ LUT Gate mit nur Oxis (für die Transistoren) verwendet werden, während die andere Seite volle O/N/O zum Programmieren haben könnte. Der Grat könnte dünn genug gemacht werden, so wie 20 nm, um der Programmierung der einen Seite genug Steuerung zum vollständigen Programmieren ihres Kanals bereitzustellen.
  • Einige der alternative Strukturen, die hierin präsentiert wurden, nutzen Multischichten von 3D Stapeln, nämlich einen Stapel von 3D Stapeln. Der Stapel innerhalb der 3D Stapel kann willkürlich basierend auf seiner Verwendung ausgewählt sein. Die 27A illustriert ein erstes Design eines Stapels 2700 für eine 3D NOR Struktur, und die 27B illustriert ein zweites Design eines Stapels 2702 für eine 3D NOR Struktur. Die 27C illustriert einen Stapel einer Logik 2712, wie eine 3D NOR Logik, über einem Stapel eines Speichers 2710. Die 27D illustriert einen Stapel einer Logik 2722 über einem Stapel eines Routings 2724, und die 27E illustriert einen Stapel einer Logik 2732 über einem Stapel eines Routings 2734 über einem Stapel eines Speichers 2736. Die Architekturen, Strukturen und Prozessflüsse, die hierin präsentiert werden, die ein Verarbeiten von multiplen Schichten vorschlagen, werden die Herstellungskosten pro Schicht wesentlich reduzieren, was insgesamt eine Vorrichtung mit vielen Schichten von funktionalen Transistoren und Routing bereitstell, was Dichtekosten- und Leistungsvorteile bereitstellt. Eine Alternative eines Stapels von 3D Stapeln ist, eine 2D Schicht(en) auf einem 3D Stapel hinzuzufügen. Diese Prozessströme könnten ein 2D Mustern verwenden, das viele Schichten gleichzeitig beeinträchtigt, wie hierin detailliert wurde. Während ein Erzeugen von Mustern in 2D in den X und Y Richtungen eine gut bekannte Technik bei der Halbleitervorrichtungsverarbeitung ist, ist es wesentlich härter, eine Variation in der Z Richtung zu bilden. Jedoch gibt es bei einigen der Strukturen, die hierin präsentiert wurden, Unterschiede zwischen der Speicherstruktur, der Logikstruktur und der Routingstruktur. Verarbeitungsvorrichtungen, die diese leicht unterschiedlichen integrieren, könnten schwieriger sein. So ist es eine Option, jene individuell zu verarbeiten und sie dann miteinander zu verbinden. Jedoch gibt es Techniken, um Änderungen in der Z Richtung zu bewirken.
  • Eine solche Z Richtungsänderungstechnik ist das Bilden von Untersätzen von Schichten mit unterschiedlichen Dicken in dem Stapel. Da der Stapel durch epitaktisches Wachstum gebildet werden könnte, könnte ein Ändern des Gases oder der Depositionszeit(en) oder anderer Prozessparameter zu Schichten mit verschiedenen Dicken in der Z Richtung führen, die es zum Beispiel ermöglichen könnten, Multischichtstrukturen von ungefähr 50 nm pro Schicht in der Dicke in einem Speicherteil überlagert von Multischichtstrukturen von weniger als ungefähr 20 nm pro Schicht für den Logikteil zu bilden.
  • Eine andere Alternative ist es, ein blockierendes Hardmuster zwischen den Speicherstapel und den Logikstapel zu setzen.
  • Verarbeiten von Strukturen für einen 3D NOR Speicher, während auch eine 3D NOR Logik gebildet wird, könnte Kosten verringern, während in anderen Fällen es besser funktionieren könnte, diese Strukturen überwiegend unabhängig zu verarbeiten und sie dann für ein effizienteres (Kosten und/oder Leistung) Gesamt 3D System miteinander zu verbinden. Es gibt viele Optionen zum Mischen und Zusammenpassen zwischen Schritten und Strukturen, die hierin präsentiert wurden, und die Wahl eines spezifischen Geschmacks könnte auch durch das angestrebte Ziel für das End 3D System beeinträchtigt werden.
  • Ein zusätzliches alternatives könnte für die weitere Verbesserung der Struktur-Routing-Fähigkeiten verwendet werden. Bei dieser Option könnten einige der Regionen zwischen Graten - die ‚Täler‘, für vertikale Konnektivität - Z Richtung (programmierbare Pfosten - Säulen) anstelle von Gates vorgesehen werden. Eine solche programmierbare Konnektivität könnte durch Resistive Random Access Memory - „R-RAM“ Technologie oder One Time Programmable - „OTP“ Technologie erzielt werden. In einigen Fällen kann die R-RAM oder OTP, die hierin verwendet wird, gestaltet sein, um eine Gleichrichtungsleitungseigenschaft zu haben. In anderen Fällen, falls erwünscht, können diese Technologien, die für die Konnektivität verwendet werden, sich mit einer ohmschen Leitungseigenschaft verhalten. Programmierbare Pfosten könnten verarbeitet werden, um ein späteres Programmieren zu gestatten, um Brücken zwischenbenachbarten Graten und zwischen Schichten desselben Grates zu bilden, was eine reichhaltige Konnektivitätsstruktur bietet.
  • Die Startstruktur könnte die 3D NOR sein, wie in der 4A hierin dargestellt ist. Die RRAM Säulenstruktur wird zwischen Graten gebildet, wo vorher eine Grat-zu-Grat-Isolation üblich war. Für die RRAM Option werden S/D Leitungen eine Elektrode und vertikal eingefüllte Materialsäulen zwischen Graten werden eine andere Elektrode, und ein resisitiver Schaltfilm ist dazwischen zwischengelegt. Die Region, die vorgesehen ist, um R-RAM Säulen zu haben sind zuerst gefüllte RRAM oder OTP Säulenformationen, die Depositionstechniken verwenden, und dann die Abfolge von RRAM oder OTP Formationsschichten - dünne Oxide, und leitende Elektroden. Dann wird unter Verwendung von CMP oder ähnlichen Entfernungsprozessen die obere Oberfläche im Wesentlichen entfernt, so dass diese Säulen nun isoliert sind, wie in der 28 dargestellt ist. Die 28 illustriert die resultierende Struktur einer Schnittansicht (Ebene 2899) senkrecht zu den S/D Leitungen.
  • Eine OTP Technologie wurde präsentiert in den US Patenten 8,330,189 und 8,390,326 , die hierin durch Bezugnahme aufgenommen sind. Eine RRAM kompatible RRAM Technologie wurde beschrieben in dem US Patent 8,581 , 349 , so wie zumidnest in den 32A-J, 34A-L, 35A-F, deren Gesamtheit durch Bezugnahme aufgenommen ist, in einem Dokument von D. Sekar, betitelt "3D Memory with Shared Lithography Steps: The Memory Industry's Plan to „Cram More Components onto Integrated Circuits", präsentiert bei IEEE S3S 2014; und von Daeseok Lee et. al., betitelt " BEOL compatible (300oC) TiN/TiOx/Ta/TiN 3D nanoscale (~10nm) IMT selector", publiziert bei IEDM 2013; und von Liang Zhao et. al., betitelt „Ultrathin (~2nm) HfOx as the Fundamental Resistive Switching Element: Thickness Scaling Limit, Stack Engineering and 3D Integration", publiziert bei IEDM 2014; und von Ke-Jing Lee, betitelt „Effects of Electrodes on the Switching Behavior of Strontium Titanate Nickelate Resistive Random Access Memory", publiziert bei Materials 2015, 8, 7191-7198; und auch in Dokumenten von Sung Hyun Jo et al. in einem Dokument, betitelt „Programmable Resistance Switching in Nanoscale Two-Terminal Devices", publiziert von Nano Lett., Vol. 9, Nr. 1, 2009; von Adnan Mehonic et. al., betitelt „Resistive switching in silicon suboxide films", publiziert von Journal of Applied Physics, Volume 111, Issue 7; und von Yuefei Wang et al., betitelt „Resistive switching mechanism in silicon highly rich SiOx (x< 0.75) films based on silicon dangling bonds percolation model", publiziert von Applied Physics Letters, Volume 102 Nummer 4; Volume 102 Number; und vonn Sungjun Kim et al., betitelt „Fully Si compatible SiN resistive switching memory with large self-rectification ratio", publiziert bei AIP ADVANCES 6, 015021 (2016), and betitelt " Gradual bipolar resistive switching in Ni/Si3N4/n+-Si resistive-switching memory device for high-density integration and low-power applications", publiziert bei Solid-State Electronics 114 (2015) 94-97; und von Shuang Gao et al , betitelt" Forming-free and self-rectifying resistive switching of the simple Pt/TaOx/n-Si structure for access device-free high-density memory application", publiziert bei Nanoscale, 2015, 7, 6031-6038; und von Umesh Chand, betitelt „Metal induced crystallized poly-Si-based conductive bridge resistive switching memory device with one transistor and one resistor architecture", publiziert bei APPLIED PHYSICS LETTERS 107, 203502 (2015); und von Adnan Mehonic, betitelt „Resistive switching in silicon suboxide films" publiziert von JOURNAL OF APPLIED PHYSICS 111, 074507 (2012); wobei alles Vorstehende durch Bezugnahme hierin aufgenommen ist.
  • Es ist zu beachten, dass die ‚OTP RRAM‘ Technologie, die hierin oben beschrieben wurde, auch als eine Multistufen programmierte Technologie verwendet werden kann, teilweise bilden/programmieren auf einen Zwischenwiderstandswert und unprogrammieren zur Emulation und dann final voll programmieren auf einen niedrigen Widerstandswert. Wie es in den US Patenten 7,973,559 und 8,390,326 diskutiert wurde, die beide durch Bezugnahme hierin aufgenommen sind.
  • Für den geeigneten Betrieb sollte eine Auswahlvorrichtung zu jeder der individuellen Säulen hinzugefügt werden. Does pro Säule Auswahlvorrichtungen könnten zum Beispiel ein aktiver Transistor oder eine Diode sein. Die Auswahlvorrichtung könnte den vertikalen Transistor oder die Diode innerhalb der Säule eingebettet enthalten oder kann eingefügt ein als Polysilizium TFT Vorrichtungen oben auf einer vertikalen Säule. So etwas könnte durch erstes Ätzen des aller obersten Teils dieser Säulen gestartet werden, wie es hierin unter Bezugnahme auf die 29A-29D präsentiert ist.
  • Die 29A illustriert eine Seeitenschnittansicht ähnlich zu der Struktur von 28. Sie illustriert die RRAM/OTP Elektroden 2942, dünnen Oxidbarrieren 2944, die S/D Leitungen 2946, und das eingefüllte Oxid oder den P Kanal 2948 zwischen den S/D Leitungen.
  • Die 29B illustriert die Struktur nach dem Entfernen des Oberseitenteils der RRAM/OTP Elektrode, womit Leerstellen 2952 gebildet werden.
  • Die 29C illustriert die Struktur nach dem Einfüllen eines N in-situ dotierten Polysiliziums 2954.
  • Die 29D illustriert die Struktur nach dem Folgeeinfüllen eines P in-situ dotierten Polysiliziums 2956, womit die ausgewählte Vorrichtung komplettiert ist. Bei einigen Alternativen (nicht gezeigt) könnte die Elektrode selbst Teil derDiode sein und der Einfüllschritt könnte einen Materialtyp verwenden, um die Schottky Typ Diode zu komplettieren.
  • Bei einigen Alternativen könnte die Struktur beide Typen von Säulen enthalten, RRAM und OTP. Die OTP könnte gut für das Routing funktionieren, das nicht geändert werden müsste, zum Beispiel, so wie vorsehen einer permanenten Erdung „0“ zu dem unteren S/D Streifen von der LUT-2; während das RRAM gut für die Verbindungen funktionieren könnte , die als reprogrammierbar erwünscht wären. Diese Säulen könnten auch zur Signaleingabe oder -ausgabe verwendet werden durch Hinzufügen zusätzlciher Auswahlelemente, wie Dioden oder Transistoren, um eine Interferenz mit der Säulenprogrammieroperation zu schützen. Es sit wichtig zu beachten, dass das RRAM und OTP, das hierin repräsentiert ist, wünschenswerterweise ohmsch statt selbstgleichrichtend sind.
  • Die Säule kann nun mit RRAM/OTP Wortleitungen verbunden werden.
  • OTP Säulen sind leichter zu konstruieren und könnten ein einfacheres Programmieren bieten sowie gut für die meisten Routinganwendungen arbeiten.
  • Das RRAM bietet Reprogrammierbarkeit und könnte auch als ein eingebetteter nicht-flüchtiger Speicher verwendet werden. Die RRAM Säulen könnten auch verwendet werden, um das Erfordernis für einen JLT Prozess zu verringern. Für so etwas könnten die S/D Leitungen für die Logikgrate mit eingebauten Trennlücken hergestellt sein. RRAM Säulen könnten verwendet werden, um die Lücken mit der Hilfe der benachbarten S/D Leitungen für die Programmierphase zu überbrücken.
  • Eine zusätzliche Alternative ist, die Diodenzugriffsvorrichtung zu der RRAM/OTP Säulenelektrode doppelt zu bilden. Zuerst werden NP Dioden für die ungeraden Säulen 3056 und dann PN Dioden für die geraden Säulen 3046 gebildet, wie in der 30A dargestellt ist. In einem solchen Fall könnten diese Säulen mit den Wortleitungen 3060 verbunden werden, wie in der 30B dargestellt ist. as Programmieren von RRAM/OTP wird eine positive Spannung für die Programmierung der geraden Säulen und eine negative Spannung für das Programmieren der ungeraden Säulen verwenden.
  • Die 30C illustriert die Bildung von reversen Dioden (RD) 1. RD 3072 und 2. RD 3074 an der anderen Seite/dem anderen Ende der RRAM/OTP Säulen 3002.
  • Die 30D illustriert die Struktur umgedreht, so dass die Wortleitung für die Programmierung der RRAM/OTP Säule nun am Boden ist, während die Oberseite der Säule für den Signaleingang 3072 oder Ausgang 3074 verwendet werden könnte.
  • Die 31A illustriert eine Alternative für den Zugriff auf die RRAM/OTP Säulen 3102. Unter Verwendung von zum Beispiel einer Polysiliziumdeposition in die oberen Säulen könnten NPN TFT Transistoren 3112 gebildet werden. Eine direktionale Deposition kann auch verwendet werden.
  • Die 31B illustriert die Struktur nach dem Schritt des zeitlich festgelegten direktionalen Ätzens der RRAM/OTP Elektroden, gefolgt von einem nichtdirektionalen Ätzen des resistiven Schaltmaterials.
  • Die 31C illustriert die Struktur nach der direktionalen Deposition von N Typ Polysilizium 3104.
  • Die 31D illustriert die Struktur nach der Bildung von 3. O/N/O 3106, gefolgt von direktionalem Ätzen (oder potenziell einem leichten CMP), um es von der Oberseitenoberfläche des N Typ Polysiliziums 3104 zu entfernen.
  • Die 31E illustriert die Struktur nach direktionalen Deposition von P Typ Polysilizium 3108.
  • Die 31F illustriert die Struktur nach einer zusätzlichen direktionalen Deposition von N Typ Polysilizium 3110. Ein Anlassen, wie Laseranlassen, könnte verwendet werden, um die Leistung des neu gebildeten Oberseitenauswahlvorrichtungs NPN Transistor an der Oberseitenregion der RRAM/OTP Säulen zu verbessern.
  • Die Oberseiten S/D Leitungen 3111 würden als das Gate für das Programmieren der 3. O/N/O 3106 wirken, um diese Auswahltransistoren zu programmieren.
  • Die resistiven Schaltmaterialien, die hierin aufgenommen sind, können sein Materialien, wie leitendes Brückenmaterial, oder Phasenänderungsmaterialien, wo ihre kristallographische Phase von amorph zu kristallin oder von kristallin zu amorph geändert werden kann, so wie durch Joule-heizen, oder eine dünne Oxidschicht, wo ihre Oxidvakanzen Ladungsfallen bilden, oder durch konduktive Filamente. Der Widerstand über den Schaltmaterialien wird im Wesentlichen geändert von vor zu nach dem Programmieren. Das resistive Schaltmaterial ist normalerweise isolierend, wird aber durch den leitenden Pfad leitend gemacht, was Programmieren genannt wird. Das Programmieren kann ausgeführt werden durch Anlegen einer hohen Spannung, abhängig von Material und Designerwägungen, zum Beispiel so wie 5 V, zwischen einer Säule und einem S/D Segment, das einen Knoten kreuzt, der zu programmieren ist. Wenn die Multi-Zeit-Programmierbarkeit verfügbar ist, kann der programmierte Zustand gelöscht werden. Zum Beispiel kann, wenn der Löschmechanismus die Verschiebung von Sauerstoffvakanzen beinhaltet, eine hohe negative Spannung, so wie -5 V, zwischen einer Säule und einem S/D Segment angelegt werden, dass einen Knoten kreuzt, der zu löschen ist. Alternativ kann, wenn der Löschmechanismus ein Joule-Heizen beinhaltet, eine hohe positive Spannung, aber niedriger als die Programmierspannung, so wie 3 V, zwischen der Säule und einem S/D Segment angelegt werden, das einen Knoten kreuzt, der zu löschen ist.
  • Die 32A illustriert die Verwendung der RRAM/OTP Säulen 3202 zum Verbinden mit einer Konnektivitätsstruktur. Die Steuerschaltungen 3212, die die 3D NOR Struktur überlagert, könnten verarbeitet werden, um ein Metallverbindungsgitter 3220 bereitzustellen, um eine Konnektivität über einen langen Weg zu unterstützen, zum Beispiel den langen Weg 3214. So etwas könnte architekturiert werden, um lange Wege zu der programmierbaren Struktur hinzuzufügen. Das Metallverbindungsgitter 3220 kann innerhalb der Metallisierung der Schicht der Steuerschaltung 3212 integriert sein, oder kann als (eine) separate Schicht oder Schichten konstruiert sein.
  • Die 32B illustriert eine Alternative, bei der multiple RRAM/OTP Säulen 3202 eine programmierbare Verbindung 3232 zu einem geteilten Y Richtungsstreifen 3234 als Teil der Y Richtungsverbindungsstruktur 3230 haben können, die als Teil der überlagernden Steuerschaltungen konstruiert sind.
  • Differential-Routing ist eine Option, die einige Vorteile hat, aber ungefähr das Doppelte der Routingressourcen verbraucht. Bei einigen Anwendungen könnte ein Mischen des Differential-Routings mit einem konventionellen einzeln endenden Routing eine bessere Gesamtoptimierung bereitstellen. Wenn man gemischte Typen von Routing-Ressourcen hat, wie konventionelles Metall-Routing über den Steuerschaltungen 3230 und Kombination von S/D Segmenten und RRAM/OTP Säulen-Zwischenverbindung innerhalb der 3D NOR Struktur, könnte das als effektive Routing Techniken dienen.
  • Eine andere Alternative für die RRAM/OTP Auswahlvorrichtungen könnte durch Abscheiden oder Transferieren einer NPN Schicht und dann deren Ätzen erzielt werden, womit eine Auswahlvorrichtung auf der Oberseite der RRAM/OTP Säulen gebildet wird.
  • Die 33A illustriert einen Schritt des Abscheidens einer Oxidisolation und deren Mustern, um die Säulen 3302 freizulegen.
  • Die 33B illustriert die Struktur nach dem sequentiellen Abscheiden von N+/P/N+ Polysiliziumschichten 3304 oder alternativ Schichttransferieren von N+/P/N+ Monokristallschichten.
  • Die 33C illustriert die Struktur nach dem Mustern und Wegätzen, was vertikale NPN Vorrichtungen 3306 auf der Oberseite der RRAM/OTP Säulen belässt. Der Prozess für den Auswahltransistor kann einen fortschrittlicheren Knoten verwenden als jenen, der bei dem 3D Struktur Kernprozess verwendet wird. Somit können der vertikale NPN Auswahltransistor und das Auswahl-Gate innerhalb der Neigung des Grates untergebracht werden. Ein Isolationsoxid kann gebildet/abgeschieden und zurück geätzt werden, und dann kann eine O/N/O Deposition über den vertikalen NPN Vorrichtungen 3306 ausgeführt werden. Ein direktionales Zurückätzen kann optional ausgeführt werden.
  • Die 33D illustriert die Struktur nach dem Bilden des 3. Gates 3366 längs der S/D Leitungsrichtung. Zusätzlich kann ein Isolationsoxid abgeschieden und planarisiert werden.
  • Es soll der Systremprozessfluss rezensiert werden. ER beginnt, wie unter Bezugnahme auf die 1A-1B diskutiert wurde. Die 34A illustriert einen solchen Startschritt mit einer Multischicht (so wie N+, P, N+, P,..) Struktur 3420 über Schnittschichten 3413 über einem Träger 3410.
  • Die 34B illustriert das Verarbeiten der Multischichtstruktur 3420, um sie in einer 3D NOR Struktur 3430 zu bilden und auf ihr die Wortleitungen 3432 hinzuzufügen.
  • Die 34C illustriert das Umdrehen der Struktur oben auf einem neuen Träger 3440.
  • Die 34D illustriert das Verarbeiten der Rückseite der 3D NOR Struktur, um die Verbindung von Logik-Gates (LUT,..) 3434 hinzuzufügen. Dies könnte das Hinzufügen auch aller Transistorschaltungen enthalten, die erforderlich sind, um die Logik-Gates innerhalb der 3D NOR Struktur und die Speicherperipherieschaltungen zu unterstützen. Jedoch ist eine andere Alternative, diese zusätzlichen Schaltungen auf einem anderen Seiten-Wafer 3454 zu erstellen, wie in der 34E dargestellt ist, der Schnittschichten 3443 über dem Substrat 3450 hat. Dieser Seiten-Wafer kann geschnitten, dann umgedreht und präzise mit der ‚bereits gedrehten‘ 3D NOR Struktur verbunden werden, wie in der 34F dargestellt ist.
  • Das Substrat 3450 könnte dann entfernt werden, wie in der 34G dargestellt ist. Dann könnten die Schaltungen auf 3454 unter Verwendung der intelligenten Ausrichtungstechnik - „intelligente Ausrichtung“ - verbunden werden, wie in dem US Patent 7,986,042 präsentiert wird, das hierin durch Bezugnahme aufgenommen ist, bezogen auf wenigstens seine 73, 74, 75, 77, 79. Zusätzlich könnte, d die Speicherstruktur als eine Anordnung von wiederholten Mustern von Speicherzellen und wiederholten Mustern von Speichersteuerleitungen (so wie Bitleitungen und Wortleitungen) konstruiert sein kann, die Ausrichtung und Oberseitenschicht 3454 Verbindungen mit der darunter liegenden Speicherstruktur erledigt werden unter Verwendung der Techniken ähnlich jenen, die wenigstens bezogen auf die 30 bis 35G und 69 bis 78B des US Patentes 7,986,042 beschrieben sind. Die Ausrichtungstechniken, die wiederholte Muster nutzen, sind nützlich, wenn der Ausrichtungsfehler größer als die Größe des wiederholten Elements ist. Diese Techniken könnten für jegliche der 3D Integration verwendet werden, die einen Schichttransfer enthält, wie hierin beschrieben ist.
  • Dieser Seiten-Wafer-Absatz gestattet das Entkoppeln des 3D NOR Herstellungsprozesses vond er Herstellung der Unterstützungsschaltungen. Er könnte das Verwenden eines weniger dichten Prozesses für generische 3D NOR und eines fortschrittlichen Hochdichteprozesses für die Unterstützungsschaltungen gestatten.
  • Bei einigen Anwendungen könnte es erwünscht sein, an den peripheren Schaltungen an der Oberseite der Wortleitungen Ebenen 3432 unter Verwendung eines ähnlichen Konzeptes des Schichttransfers und „intelligenter Ausrichtung“ hinzuzufügen. Die 35A illustriert periphere Schaltungen 3554, die über der Schnittstruktur 3543 über dem Träger 3550 gebildet sind. Die 35B illustriert die 3D NOR Struktur von 34B. Die 35C illustriert das Umdrehen und Verbinden des Wafers der peripheren Schaltungen von 35A oben auf der 3D NOR Struktur von 34B. Die 35D illustriert die Struktur nach dem Entfernen des Trägers 3550 und Reinigen der Schnittstruktur 3543 Reste, und dann Verwenden der „intelligenten Ausrichtung“, was Verbindungen 3556 hinzufügt, um die peripheren Schaltungen 3554 mit den Wortleitungen und den Bitleitungen der darunter liegenden 3D NOR Struktur zu verbinden. Die Schaltungen, die in die transferierte Schicht 3554 integriert sind, könnten Verarbeitungsschaltungen enthalten, um zu unterstützen, was gegenwärtig Processing-in-Memory („PIM“) genannt wird. Alternativ könnte eine zusätzliche Struktur 3556 oben unter Verwendung eines ähnlichen Flusses integriert werden und somit ein höheres Level an Processing-in-Memory unterstützen.
  • Eine optionale Partition der 3D NOR Struktur, für eine Multiplizität von Einheiten wurde vorher in Bezug auf die 15A-Fig. 17 präsentiert. Bei einer solchen Alternative könnte gewünscht sein, Treppenverbindungen zu den Bitleitungen zuerst zu verarbeiten. Es könnte auch bevorzugt sein, durch die 3D NOR Struktur eine Multiplizität von durch die Struktur gehenden Bohrungen zu bilden, die später verwendet werden könnten, um zwischen den Logikschaltungen 3454 und den peripheren Schaltungen 3554 zu verbinden. Dann transferieren die Schichten der peripheren Schaltungen oben auf den Logikschaltungen und bilden Verbindungen zwischen den zwei Strukturen. Dies Einheitenbildung könnte erledigt werden, so dass jede Einheit ihre eigene Treppe, und entsprechend ihre eigenen Wortleitungen und Bitleitungen hat, so dass sie vollständig unabhängig ist und entsprechend wäre jede Einheit in der Lage, den Teil der Speicherzellen unter ihrer Steuerung unabhängig von andren Einheiten zu lesen, Schreiben oder löschen. Die durch die Struktur gehenden Bohrungen könnten es der Logikstruktur ermöglichen, jede Einheit unabhängig zu steuern, um eine Multikerntyp programmierbare Struktur bereitzustellen. Busse könnten an beiden Seiten eingerichtet werden, um es Daten zu gestatten, zwischen Kernen und zu externen Vorrichtungen transferiert zu werden. Andere Schichten könnten hinzu eingefügt werden, um noch mehr komplexe Systeme mit der Option des Hinzufügens einer Auswahl von Kommunikationsschaltungen, so wie SER-DES und/oder kabellose Kommunikation mit externen Vorrichtungen zu bilden. Auf diese Weise könnten diese zusätzlichen Schichten getestet werden, bevor sie in die 3D NOR Struktur integriert werden, und verschiedene Redundanztechniken könnten bei solchen 3D Systemen verwendet werden, um für eine bessere Ausbeute und Feldreparatur des 3D programmierbaren Systems zu sorgen, wie es in früheren Patenten präsentiert wurde, die durch Bezugnahme hierin aufgenommen sind.
  • Die Bildung der 3D NOR Logikstruktur als eine Anordnung von semi-unabhängigen Einheiten passt gut zu den Ideen einer kontinuierlichen Anordnung und 3D konfigurierbaren FPGAs, wie es in den US Patenten 8,384,426 und 8,115,511 präsentiert wird, die hierin durch Bezugnahme aufgenommen sind, bezogen auf zumindest deren 7-13, 36-38, und 41.
  • Die 36 illustriert die Verwendung der 3D NOR Struktur zum Implementieren einer LUT-4 3600, die den 4 zu 1 Selwektor enthält, anders als bei der Implementierung 2610 durch die oberer Unterstützungsschaltung. Die rechte Seite der 36A stellt eine Symbolkarte 3601 bereit. Vier LUT-2s ähnlich zu jenen in der 22A könnten eine oben auf der andren implementiert sein, dieselben Eingänge 3604 (A, AN, B, BN) teilend. Die vier LUTs können die erste LUT-2 3611, zweite LUT-2 3612, dritte LUT-2 3614, und vierte LUT-2 3614 enthalten. Eine Erdung „0“ könnte durch eine RRAM/OTP Säule 3632 in die mittlere laterale S/D gebracht werden. In dem 4 zu 1 Selektor 3606 Teil ist das „X“ als immer aus und T als aktiver Transistor angegeben. Der 4 zu 1 Selektor 3606 kann durch Sätze von 4-NPN Transistoren implementiert sein, die sich dieselben Eingänge (C, CN, D, DN) teilen, von denen eine dieser LUT-2s durch den Eingang C, D (und ihre Komplemente CN, DN) ausgewählt würde. Oben illustriert sie die Selektion für C=0, D=0, indem der Ausgang der ersten LUT-2 3611 direkt durch das obere Segment der S/D verbunden ist, wofür das Zentrum des lateralen JLTs „Ein“ gehalten wird. Entsprechend könnte, wenn die Eingänge C und D beide niedrig „0“ sind, dann die Ausgabe der ersten LUT-2 3611 durch das S/D Segment verbunden werden und könnte dann durch eine seitliche RRAM/OTP Säule 3634 ausgegeben werden. In einer ähnlichen Schaltung könnte der Ausgang der zweiten LUT-2 3612 mit der seitlichen RRAM/OTP Säule 3634 verbunden sein, wenn C=0 und D=1. In einer ähnlichen Schaltung könnte der Ausgang der dritten LUT-2 3613 mit der seitlichen RRAM/OTP Säule 3634 verbunden sein, wenn C=1 und D=0 und der Ausgang der vierten LUT-2 3614 mit der seitlichen RRAM/OTP Säule 3634 verbunden sein, wenn C=1 und D=1. Entsprechend könnte eine LUT-4 in die Struktur von 36A programmiert werden.
  • Die 36B illustriert die Programmiertabelle des Selectors 3606 für das Beispiel von 36A.
  • Eine weitere alternative Verbesserung für die 3D NOR Logikstruktur ist das Hinzufügen eines lateralen RRAMs für die Y Richtungskonnektivität, um eine vollständige Konnektivität zu komplettieren, da die X Richtungskonnektivität die S/D Leitungen nutzen könnte, und die Z Richtung die vertikale RRAM/OTP nutzen könnte. Die 32A-32B illustrieren eine Y Richtungskonnektivität außerhalb der Struktur, jedoch gibt es einen Vorteil bei der Y Richtungskonnektivität innerhalb der Struktur.
  • Der Startpunkt ist in der 37A illustriert, die eine Draufsicht einer 3D-NOR Struktur ist, die eine erste Brückensegment 3702 Formation illustriert, die eine Erweiterung von S/D Leitungen längs der Y Richtung ist und sich über eine Gruppe von Graten und dann Unterbrechung 3704 erstreckt und sich dann wieder als zweites Brückensegment 3703 fortsetzt. Die Brückensegmente sind mit B markiert. In der 37A könnte die Region, die mit A und C markiert ist, Regionen von Gates bezeichnen, wie 1. und 2. Gates bzw. vertikale RRAM/OTP. Die Regionen, die mit N markiert sind, bezeichnen einen horizontalen JLT. Die Regionen, die mit S markiert sind, sind der Zugriffsbereich für die Brücken, die mit B markiert sind. Die B Regionen könnten Regionen sein, die durch die Hartmaske bei dem anfänglichen Schritt der Gratbildung (3B) geschützt sind, so dass sie nicht geätzt werden, während die Täler geätzt werden. Diese Brücken sorgen auch für eine mechanische Strukturstabilität; insbesondere die Y Richtungsunterstützung, die das Reibungsproblem eines Grates während einer Nassverarbeitung und einer Trockenverarbeitung verhindern kann. Um die Reibung weiter zu mindern, kann ein Trockenprozess eines kritischen Punktes verwendet werden. Die 3B illustriert ein kleines Fenster eines Grates in X Richtung orientiert. Mit periodisch einem Y Richtungsstab 3801, wie er verwendet werden könnte, um den Y Richtung OTP zu bilden, könnte eine mechanische Unterstützung der Gratstrukturen bereitgestellt werden.
  • Im nächsten Schritt könnten die Brückenstellen, die mit ‚B‘ markiert sind, und ihr Zugang, der als ‚S‘ markiert ist für die Entfernung der Kanalregionen (‚P‘) zwischen den S/D Segmenten durch selektives Herausätzen bearbeitet werden. Dieser Schritt kann mit dem Herausätzen von P Regionen an den Stellen, die für einen JLT vorgesehen sind, und/oder Treppenstellen geteilt werden.
  • Die laterale RRAM Bildung könnte gestartet werden durch zuerst Ablagern einer dünnen Oxidisolation unter Verwendung von ALD oder einer ähnlichen Technik. Dann könnte die RRAM Elektrode unter Verwendung von ALD oder einer ähnlichenTechnik abgeschieden werden, gefolgt von einem direktionalen Ätzschritt, der die leitenden Elektroden nur zwischen den „Brücken’ und der S/D Region belässt (unter S und B). Effektives Bilden von Steifen von lateralem RRAM, das an Unterbrechungsregionen 3704 stoppt. Dieses zwischen den S/D Leitungen liegende RRM könnte dem Routing des Signals in der ‚Y‘ Richtung 3700 helfen.
  • Auf den Verengungsschritt könnte seine O/N/O und Gate-Bildung für laterale JLT folgen.
  • Die 38B illustriert das Programmieren von Unterstützungssäulen 3724, die aufgebaut sind, um die Programmierung des lateralen RRAMs zu unterstützen. Unter Verwendung eines lithographischen Schrittes wird ein Fenster (wo Säulen 3724 erwünscht sind) in dem ‚Unterbrechung‘ Raum 3704 zwischen dem lateralen RRAM definiert. Dann wird zuerst ein direktionaler / isotroper Ätzschritt ausgeführt, um die RRAM Elektrodenregion in Kontakt mit dem Fenster (wo Säulen 3724 geplant sind) zu ätzen. Dann wird das ganze Fenster mit N+ Typ Polysilizium gefüllt. Dann wird unter Verwendung eines direktionalen/anisotropen Ätzens das N+ Poly entfernt von dem gesamten unbedeckten Bereich, so dass das N+ Poly nur in der Region belassen wird, in der die Elektrode weggeäzt wurde. Dann kann das Fenster mit P+ Poly gefüllt werden, wodurch eine leitende Säule 3724 gebildet wird, mit einer Diode, die jedes der lateralen RRAMs versorgt.
  • Nun könnten diese Säulen 3724 verbunden werden, um ein viertes Gate zu bilden, um verwendet zu werden, die laterale RRAM Programmierung durch Zuführen von positiver Spannung durch die P+ Poly Säulen zu den lateralen RRAMs zu starten. Dann könnte die laterale RRAM Verbindung zu den ausgewählten Regionen der ausgewählten S/D Leitungen programmiert werden durch Auswählen des spezifischen S/D Segments, das mit dem entsprechenden lateralen RRAM zu verbinden ist.
  • Die 38A illustriert eine perspektivische 3D Ansicht ähnlich zu der Struktur, die in der 37A dargestellt ist. Sie illustriert die protektive Maske 3804, die die Regionen der ersten Gates und die vertikalen RRAM/OTP Säulen schützt. Die freiliegenden Regionen, die als „S“, „B“ in der 37A markiert sind, können mit resistivem Schaltmaterial 3802 bedeckt werden, das unter Verwendung von ALD oder einer ähnlichen Technik abgelagert wird, wie es unter Bezugnahme auf die 37A beschrieben wurde. Das laterale RRAM könnte alternativ als One Time Programmable (‚OTP‘) aufgebaut werden und entsprechend dem resistiven Schaltmaterial 3802 könnte brechbares isolierendes Material sein, so wie dünnes Siliziumoxid oder zum Beispiel eine Kombination aus amorphem Silizium, Siliziumoxid und Siliziumnitrid. Allgemein kann die Verwendung der Terme RRAM, OTP, oder RRAM/OTP in dieser Diskussion austauschbar sein, da jene Technologien unter ähnlichen Umständen eingesetzt werden können, abhängig von Entwicklungs- und Designauswahlen.
  • Die 38B ist eine 3D Illustration der Struktur, nachdem das leitende Elektrodenmaterial 3808 abgeschieden wurde.
  • Die 38C ist eine 3D Illustration der Struktur nach einem direktionalen Ätz-RIE Prozess, der das leitende Elektrodenmaterial von allen Regionen außer zwischen der S/D Region entfernt, was die lateralen Elektroden des RRAM Materials 3810 zwischen den S/D Segmenten belässt, was als „S“, „B“ in der 37A markiert ist.
  • Die 38D ist eine 3D Illustration der Struktur nach dem lithographischen Schritt, der alle Regionen 3812 freilegt, die als „B“ markiert sind, die die S/D Segmente sind, die die ‚Grate‘ in den ‚Tälern‘ in der 37A überbrücken. Dann könnten unter Verwendung eines isotropen/nicht-direktionalen Ätzens die ‚B‘ Stellen geätzt werden. Bei diesem Schritt werden die ‚UNterbrechung‘ N+ Regionen 3813 geätzt und in der Y Richtung unterbrochen/getrennt, aber die laterale Elektrode 3810 bleibt und ist längs der Y Richtung kontinuierlich durch Verwendung der geeigneten Ätzselektivität. Die 38E ist eine 3D Illustration der Struktur nach der Entfernung der N+ Regionen 3813.
  • Die 38F ist eine 3D Illustration der Struktur nach einem zusätzlichen Lithographieschritt des Bildens eines Schutzes mit vorgesehenen Fenstern 3820 zum Bilden von lateralen Aktivierungssäulen, wie unter Bezugnahme auf die leitende Säule 3724 der 37B beschrieben wurde.
  • Die 38G ist eine 3D Illustration der Struktur nach der Bildung von Säulen 3822. Als Alternative zu P*, N* Poly könnten diese Säulen mit einem leitenden Material hergestellt sein, das eine ‚Schottky Diode‘ bilden würde wenn mit der RRAM lateralen Elektrode kontaktiert. So wäre jeder Kontakt zwischen den Säulen 3822 und den lateralen RRAM Elektroden ein gleichrichtender Kontakt 3824.
  • Die 38H ist eine Vertikalschnitt (Y-Z Ebene) Illustration der Struktur. Der Vertikalschnitt ist längs der lateralen RRAM Richtung 3850, wie in der oberen linken Seite dargestellt ist. Er stellt den gleichrichtenden Kontakt 3824 zwischen den Säulen 3823 und den lateralen RRAM Elektroden 3811 dar. Die lateralen RRAM Elektroden 3811 und das S/D (N+) Segment 3840 haben das resistive Schaltmaterial 3803 (oder das dünne Oxid für den OTP Fall) zum Bilden einer programmierbaren Verbindung mit dem lateralen RRAM.
  • Die 38I ist ein Vertikalschnitt einer Illustration einer exemplarischen Struktur, die mit den optionalen Y Richtungsverbindungserstpfad 3852 und -zweitpfad 3854 markiert ist, die programmiert sind unter Verwendung der lateralen RRAMs. Für das Programmieren könnte ein spezifisches S/D Segment eingestellt sein, um leitend zur Erde oder eine negative Programmierspannung zu sein, und dann können die Säulen 3822 mit der positiven Programmierspannung verbunden werden, womit eine Verbindung zwischen dem S/D Segment und dem lateralen RRAM gebildet wird und so weiter zu allen gewünschten Verbindungen zwischen S/D Segmenten und den vorgesehenen RRAM Elektroden. Die Hauptfunktion der Säulen 3823 ist es, die laterale RRAM Programmierung zu ermöglichen. Die Diodentyp-Verbindung sorgt dafür, dass die ausgewählte Vorrichtung gegen einen unerwünschten Leitungspfad geschützt ist.
  • Eingebettete Speicher sind in Logik- und programmierbaren Anwendungen üblich, Die 3D NOR Struktur, die eine Speicherstruktur ist, könnte einen solchen eingebetteten Speicher schaffen, vorausgesetzt dass die obere Unterstützungsschaltung dafür vorgesehen ist, es zu unterstützen. Für eingebettete Anwendungen könnte der Zugang zu den Bitleitungen - die S/D Leitungen, die vertikalen RRAM/OTP Streifen verwenden. So etwas kann effektiv einen Dual-Port-Speicher bilden, da die Treppe einen globalen Zugang schafft und die vertikalen RRAM/OTP Streifen einen lokalen Zugang schaffen. Dieser eingebettete Speicher könnte als eingebetteter nicht-flüchtiger Speicher verwendet werden, und mit dünnem Tunneloxid, wie vorher beschrieben wurde, könnte er auch Hochgeschwindigkeitsspeicheranwendungen unterstützen, als eine Alternative zum üblichen eingebetteten SRAM und DRAM. Die obere Schaltung könnte gestaltet sein, um Schreiben, Lesen und multiplen Portzugriff für die eingebettete 3D-NOR Speichersektion zu unterstützen.
  • Eine weitere Alternative zum Erhöhen der 3D NOR Logikdichte ist, die Bodenseite sowie andre Seiten für Logik zu verwenden. Ein Schichttransferstrom zum Bilden eines 3D programmierbaren Systems unter Nutzung der 3D NOR Struktur wurde bezüglich den 34A bis 35D hierin beschrieben. Die 39A illustrierte ein 3D programmierbares System, das ein Trägersubstrat 3910, eine intelligente Verbindungsschicht 3956, die die Peripherieprogrammierschaltung 3954 mit der 3D NOR Struktur 3930 mit darüber liegender Logiksteuerschaltung 3964 verbindet.
  • Die 39B illustriert die Struktur, die ausgelegt ist, um Logik auf beiden Seiten zu unterstützen, dem Boden der 3D NOR Struktur 3912 mit seinen Bodensteuerschaltungen 3974 und der Oberseiten 3D NOR Struktur 3902 mit ihre Oberseitensteuerschaltungen 3964.
  • Der Gate-Zugriff könnte zwischen den Programmierperipherieschaltungen 3954 und den Bodenlogiksteuerschaltungen 3974 gemultiplext sein.
  • Eine zusätzliche Alternative ist es, SiGe innerhalb einer N+ S/D Schicht während des Multischicht-Epitaxialprozesses hinzuzufügen. Ein solches Hinzufügen könnte gestaltet sein, um verschieden von dem Kanalmaterial zu sein, um ein selektives Ätzen zu gestatten. Die 40A illustriert die Multischichtstruktur 4000, die ähnlich zu derjenigen ist, die in der 3A illustriert ist, aber mit einer SiGe Schicht innerhalb den N+ S/D Schichten, wie in der Vergrößerungsblase 4004 dargestellt ist. SiGe epitxial über Silizium wurde jüngst als eine attraktive Technik zur Bildung eines Gates ganz um horizontale Transistoren herum adaptiert. Beim Formen der hierin beschrieben 3D NOR Struktur könnte es bei einigen Anwendungen erwünscht sein, den Ge Gehalt so zu erhöhen, um eine bessere Kanalmobilität zu erzielen oder für eine bessere Ätzselektivität. Insbesondere kann das Hinzufügen von SiGe innerhalb N+ S/D Schichten als Opferschicht für nachfolgende S/D Silizidationsprozesse oder zum Teilen einer N+ Schicht in zwei sehr dünne N+ Schichten für einen besseren JLT verwendet werden.
  • Ein relative hoher Anteil von Ge könnte die Spannung erhöhen, die mit einer solchen Multischichtstruktur verbunden ist. Eine alternative Technik zum Lösen der Spannung ist das Einfügen von Kohlenstoffatomen während des epitaxialen Wachstumsprozesses. Die geringere Größe eines Kohlenstoffatoms würde die Spannung aufgrund des großen Ge Atoms kompensieren. Eine solche Technik wurde präsentiert in der Doktorarbeitsthese von Julius Hållstedt, KTH Information and Communication Technology, Stockholm Sweden, 2007, und in einem Dokument von Hiroto Oomae et al., betitelt „Influence of Carbon in in-situ Carbon-Doped SiGe (SiGe:C) Films on Si (001) Substrates on Epitaxial Growth Characteristics“, pubiziert in dem Japanese Journal of Applied Physics, Volume 49, Nummer 4S, wobei alles Vorgenannte hierin durch Bezugnahme aufgenommen ist. Dieses Verarbeiten könnte verwendet werden, um Transistoren zu bilden, die zum Beispiel enthalten können wenigstens 0,1 % Kohlenstoffatome in dem Transistorkanal von Transistoren, die hierin beschrieben wurden, wenigstens 0,2 % und mindestens 0,3 %.
  • Eine alternative Technik zum Lösen der Spannung, um das Risiko des Biegens des Wafers zu verringern, könnte erwogen werden. Eine solche Stresslösealternative ist das Vorätzen von Rinnen in den vorgesehenen Würfelstraßen (englisch: „dicing streets“). Solche Rinnen könnten mit einer Tiefe ähnlich der Höhe der Multischichtstruktur und mit einer Breite von ungefähr dem Doppelten von jener Höhe gemacht werden. Diese Rinnen werden die Gesamt-Wafer-Ebenenspannung begrenzen. Andere Variationen von solchen Rinnenlösungsstrukturen können eingesetzt und gestaltet werden um die Zielanwendung des Wafers und die Architektur der vorgesehenen 3D NOR Struktur, die darüber zu bilden ist, zu unterstützen.
  • Die 40B illustriert die Struktur von 40A, geätzt, um Grate zu bilden.
  • Diese Extraschicht zwischen der S7D Schicht könnte später selektiv geätzt werden, um beim Bilden des horizontalen JLTs zu helfen und auch die S/D Leitungskonduktivität zu verbessern durch Ersetzen des SiGe durch ein hitzebeständiges Metall oder anderes leitendes Material.
  • Die 40C illustriert die Struktur, die für die JLT Bildung vorbereitet wurde, wie unter Bezugnahme auf die 13A hierin präsentiert wurde.
  • Die 40D illustriert das nachselektive isotrope Ätzen der Schicht dazwischen (SiGe) in den freiliegenden Regionen 4020. Ein geeigneter Aufbau der Multischichtstruktur 4000 könnte in jedem S/D Segment leicht dazu führen, ein JLT in den freiliegenden Regionen 4020 zu werden als Alternative zusätzlich zum S/D Trimmen.
  • Die 40E illustriert die Struktur nach dem Bilden des Gate-Stapels in den freiliegenden Regionen. Die folgende 40F und 40G illustrieren eine Schnittansicht eins 4012 bzw. eine Schnittansicht zwei 4014.
  • Dieser Typ von JLT Bildung könnte in allen andren Regionen erledigt werden, die vorgesehen sind, JLTs zu werden. Diese Schritte könnten zusammen oder durch Gruppen basierend auf Prozess- und Designerwägungen gebildet werden.
  • In den Regionen außer den vorgesehenen JLT Regionen könnte das Zwischenmaterial (SiGe) durch ein hitzebeständiges Metall ersetzt werden, so wie Wolfram (‚W‘), folgend Prozeduren ähnlich zu jenen die bezüglich 3C-3D hierin präsentiert wurden.
  • Die 41A illustriert eine ähnliche Struktur zu derjenigen, die in der 9A hierin illustriert wurde mit Graten, die breiter als die Täler sind.
  • Die 41B illustriert die Struktur nach dem ‚Gratteilen‘, was 2. Täler 4102 bildet. Dann könnte das Zwischenmaterial (SiGe) selektiv weggeätzt werden unter Verwendung eines selektiven Ätzens.
  • Die 41C illustriert die Struktur nach dem Einfüllen eines eingefüllten Metalls, wie zum Beispiel eines hitzebeständigen Metalls, in die 2. Täler 4106.
  • Die 41D illustriert die Struktur nach dem direktionalen Ätzen, was die 2. Täler 4112 reformiert und entsprechend die Seitenwandverbindung zwischen den S/D Leitungen der verschiedenen Schichten entfernt, was den Zwischenmaterialersetzungsprozess komplettiert.
  • Der Prozessfluss, der in den 41A-41D illustriert ist, könnte für die S/D Leitungssilizidation adaptiert werden
  • Die 41E illustriert eine Alternative für einen solchen Fluss, der als ‚Gratschneiden‘ bezeichnet werden könnte. Der Fluss von 41E illustriert den Schutz der Kanalregion davor silizidiert zu werden durch selektives teilweises Ätzen, was Vertiefungen in den Kanalregionen bildet, die dann von der Schutzschicht bedeckt werden. Die Silizidation könnte die Beständigkeit der S/D Leitungen reduzieren und/oder Modifikation der vertikalen Transistoren der 3D-NOR Struktur reduzieren, um Schottky-Barrieren („SB“) Transistoren oder Dotant-segregierte Schottky-Barrieren („DSSB“) Transistoren oder anderee Variationen, so wie asymmetrische Transistoren zu werden. Die S/D Schicht Dotierung könnte entwickelt werden, um die Bildung eines vertikalen Transistors entsprechend zu unterstützen.
  • Ein solches Gratschneiden könnte als eine alternative Technik verwendet werden, um die mechanische Integrität der Gratstruktur zu unterstützen. So könnte es verwendet werden, um zuerst die ungeraden Täler 151 zu ätzen, dann einen Gate Stapel hinzuzufügen, und dann die geraden Täler 152 zu ätzen und dann die anderen Gate-Stapel aufzufüllen.
  • Eine andere Anwendung von Gratschneiden könnte für die Bildung des horizontalen JLTs sein. Ähnliche Techniken wurden in der Multi-Channel Field-Effect Transistor („MCFET“) genannten Technik präsentiert, wie in einem Dokument von Emilie Bernard et al., betitelt „(MCFET)-Part I: Electrical Performance and Current Gain Analysis", publiziert in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 56, Nr. 6, JUNI 2009, das hier durch Bezugnahme aufgenommen ist. Entsprechend könnte ein Schneiden der Grate eine Alternative sein, den Grat für die JLT Stelle einzuengen. Um einen JLT zu bilden, ist es erwünscht, die Größe der ‚Nano-Leitung‘ auf 20 nm oder darunter zu reduzieren und leichter das Gate herum zu bilden. So könnte ein Schneiden des Grates eine Alternative zum Formen eines ‚Halses‘ durch Bilden von zwei Seite an Seite liegenden Nano-Leitungen sein. Diese Techniken könnten als eine Alternative oder zusammen mit anderen Techniken wirken, die hierin präsentiert wurden, wie Bilden zu Nano-Leitungen eine oben auf der anderen, wiebezüglich den 40A-40G präsentiert wurde.
  • Die Entwicklung der 3D NOR basierenden Vorrichtung benötigt eine Balance zwischen Herstellungs/Verarbeitungsaspekten und Vorrichtungsaspekten und könnte Kosten, Geschwindigkeit und Energie berücksichtigen, wie es in der Industrie üblich ist. Die Zusammensetzung der epitaxialen Struktur, einschließlich Dotierungslevel und Verwendung von SiGe, könnte für die Entwicklung der Endvorrichtung angewandt werden. Alternativen, die hierin präsentiert wurden, sind Beispiele und andere Kombinationen der Techniken, die hierin präsentiert wurden, könnten von einem Fachmann angewandt werden, um die Vorrichtung per spezifischen Erfordernissen und Zielen abzustimmen. Die S/D Schicht könnte leicht dotiert 1E15 bis 1E17 oder moderat dotiert 1E17 bis 1E19 sein zur Bildung von Schottky-Barriere (SB) Transistoren oder mit höherer Dotierung 1E19 leichte Dotant Segregation (DS) oder mit starker Dotierung von 1E20-1E21 für starke Dotant Segregation (DS). Für die vertikalen Speichertransistoren ist das Dotierungslevel nahe der Kanalregion wichtig. Dies eröffnet die Option, die S/D Schicht mit höherer Dotierung an den unteren und oberen Teilen zu haben, während man eine niedrigere Dotierung im Zentrum hat. Diese Variation könnte bei 10-20%, 20-60% oder selbst 80-200% sein. So etwas könnte einen Ätzteil der höher dotierten Region in der Region gestatten, die für den horizontalen Transistor vorgesehen ist.
  • Techniken zum Verbessern der Konduktivität der S/D Leitungen und zur Erleichterung der Bildung der S/D Leitungs-Horizontaltransistoren (JLT) könnten mit vorherigen Techniken kombiniert werden, die hierin offenbart sind, wie zum Beispiel S7D Silizidation. Bei der Entwicklung der 3D-NOR Struktur könnte es erwünscht sein, zwei Arten von Schichtätzselektivitätssteuerung zu verwenden: Materialien (Si/SiGe) und Dotierungsdifferenzen. Ein alternatives Beispiel könnte sein, die Kanalschicht mit SiGe und die S/D Siliziumschicht mit drei dotierten Schichten zu bilden: N+, P 4128, N+ wie in der Blase 4127 von 41F illustriert ist. Für die Silizidation könnte die SiGe Selektivität verwendet werden, um den Kanal davor zu schützen, Silizidiert zu werden. Für die JLT Bildung könnte das P dotierte Silizium der S/D Leitungen selektiv geätzt werden, wie in der 41G durch die Struktur 4134 dargestellt ist. Bei Verwendung von Lithographie und Schutzschichten könnten die Speicherregionen 4136 bearbeitet werden, während die Treppenregionen 4122 und die Gratauswahl-JLTs und andere JLT Regionen 4124 geschützt sind. Die Speicherregion könnte dann geschützt und andre Regionen könnten bearbeitet werden. Die Kanalregion könnte entfernt und ersetzt werden durch Oxid für die Treppenregionen 4132. Und dann könnte in den designierten JLT Regionen die P Region innerhalb den S/D Leitungen entfernt werden, was somit die Struktur 4134 ergibt.
  • Eine Alternative ist, zwei Typen von SiGe zu verwenden. SiGe-A könnte für die designierte Kanalzone verwendet werden und entsprechend vorgesehen sein, während das Material zwischen der S/D Schicht mit SiGe-B hergestellt sein könnte, das eine unterschiedliche ausreichende Mischung von Silizium vs. Germanium hat, um eine Selektivität zwischen zuerst SiGe-A ätzen, um das Bilden der Silizidation zu ermöglichen, und SiGe-B ätzen, um die JLT Bildung zu unterstützen.
  • Eine weitere Alternative ist, die Struktur, designiert die S/D, zu bilden, um drei Si/SiGe Schichten zu haben, wie in der alternativen Blase 4167 von 41F angegeben ist. Die drei Schichten 4168 könnten sein: SiGe(N+)-Si(N+ or N)- SiGe(N+). Der Kanal ist wie vorher - SiGe (P). Das Ziel ist, das selektive Ätzen von SiGe zu verwenden, um einen Teil von S/D vor dem Silizidationsprozess zu schützen. Die Dicke von N+ SiGe könnte 1-2, 2-4, 4-7 oder 7-15 nm sein. Entsprechend könnte die Vorrichtung für den Abstand zwischen der Silizidregion und dem Kanal entwickelt sein. Das Level der Dotierung in den Zentrum Si könnte gestaltet sein, um das Segregationslevel und andere Erwägungen zu unterstützen, wie es für die horizontalen Transistoren der Struktur (JLT) erwünscht sein könnte. Das SiGe N+ und das Si könnte als Teil der Vorrichtungsentwicklung jeweils auf verschiedenen Niveaus dotiert sein. Dies könnte leicht dotiert 1E15 bis 1E17 oder moderat dotiert 1E17 bis 1E19, höher dotiert 1E19 oder höher sein. Das drei Level S/D Design könnte auch die Bildung von horizontalen transistoren unterstützen - JLT. Das Dünnermachen von S/D für JLT könnte die gute Ätzselektivität zum Wegätzen des SiGe Teils nutzen, was nur den Si Teil von S/D belässt, als Alternative zu anderen Techniken, die sonstwo hier präsentiert sind.
  • Diese 2. Täler könnten dann mit Isolationsmaterial (zum Beispiel einem Siliziumoxid) gefüllt sein oder zum Hinzufügen von vertikalen RRAM/OTP Säulen verwendet werden, oder selbst zusätzlich O/N/O und Gates für zusätzliche Speicherfacetten hinzufügen. Ein Verwenden der 2. Täler für Speicher könnte herausfordernd sein, da das direktionale Ätzen des hitzebeständigen Metalls beim wieder Öffnen der 2. Täler die Seitenwände beschädigen könnte. Alternativ könnten diese 2. Täler 4112 verwendet werden, um DRAM Rückhaltungsunterstützung-Gate-Stapel zu bilden, so wie bezüglich den 5D 502 und 503 beschrieben wurde. Alternativ könnten diese 2. Täler verwendet werden, um eine alternative DRAM Vorrichtung mit dünnem oder keinem Tunneloxid zu bilden, wofür die nicht perfekte Oberfläche helfen könnte, die Fangkapazität der Fangschicht zu erhöhen.
  • Die 41H illustriert die Halsbildung für JLT als eine der vorgeschlagenen Techniken für die Bildung eines horizontalen S/D steuertrtansistors. Die 41I illustriert eie alternative Technik zu JLT, einen horizontalen SB Transistor oder DSSB Transistor. Die 41J illustriert SB Transistoren oder DSSB Transistoren mit einem zusätzlichen Polaritäts-Gate, wie es in dem Dokument von T.A. Krauss betreffend Vermischen von JLT Transistoren mit SB Transistoren beschrieben ist. Dies könnte erziet werden durch Steuern der Silizidation, was einen Teil der S/D Region nicht silizidiert belässt und als ein JLT fungiert, und aufteilen des Gates auf zwei Gates: Eines steuert das An/Aus des Transistors und eines steuert die Ladungsträgerelektronen/-löcher (N Typ oder P Typ). Diese Transistoren könnten auch für Vertikaltransistorfunktion der 3D NOR Struktur ausgelegt sein. Ein paar dieser Ausführungsbeispiele werden im Folgenden präsentiert.
  • Die 41K illustriert e 3D NOR Sektion mit keiner Silidisatio der Gratstruktur mit S/D aus n+ Silizium und SiGe, sehr niedrig p dotiertem Kanal. Das Level von Ge in dem SiGe könnte reichen von ungefähr 5 % Ge Atomen bis ungefähr 100 % und könnte entwickelt sein, reines Ge zu sein. Die 41L illustriert eine Gratsektion die silizidiert wurde. Das Dotierungslevel von n+ könnte die Vorrichtung vom SB zum DSSB Typ verschieben. Für einige Anwendungen könnte ein asymmetrischer vertikaler Transistor nützlich sein. So wie in einem relativ frühen Dokument von Kyeong-Rok Kim et al., betitelt „Design of NOR flash memory cells with high speed programming by utilizing an asymmetric Silicide (TiSi2) Drain", präsentiert bei der 7th International Conference on ASIC (2007), und hierin durch Bezugnahme aufgenommen. Die Multischichtstruktur, die in der 3A dargestellt ist, könnte alternativ so gebildet sein, dass die S/D Schichten 302 in ungerade Schichten und gerade Schichten geteilt sind, wobei die ungeraden Schichten SiGe n+ Schichten sein könnten und die geraden Schichten Silizium n+ sein könnten, wie in der 41M illustriert ist. Der folgende Schritt des SiGe Vertiefungsätzens und Schützens würde sowohl den SiGe Kanal als auch die SiGe ungeraden S/D Regionen schützen, was in einem asymmetrischen vertikalen Transistor resultiert, bei dem ein S/D n+ sein kann, während das andere silizidiert sein kann zu entweder SB oder DSSB. Eine Alternative ist das Bilden eines vertikalen Transistors, der sowohl ungerades als auch gerades S/D benutzt, aber eine unterschiedliche Dotierung für die ungeraden gegenüber den geraden hat, womit vertikale Transistoren gebildet werden, bei denen eine S/D SB ist und die andere DSSB ist, wie in der 41N dargestellt ist.
  • Es ist zu beachten, dass durch Verwendung von Lithographie oder anderen Techniken, die hierin präsentiert wurden, die horizontalen Transistoren unterschiedlich gegenüber den vertikalen Transistoren entwickelt sein könnte. Die 41O illustriert den alternativen vertikalen Transistor, der in dem Dokument von T.A. Kraus beschrieben ist. Durch Steuern der Silizidation, um vertikale unsilizidierte Regionen 4152, 4154 zu belassen, könnte ein vertikal gemischter JLT Transistor mit SB Transistoren gebildet werden. Das Haupt-Gate könnte das Ein/Aus des Transistors steuern und das Polaritäts-Gate könnte die hauptsächlichen mobilen Träger steuern, wobei Ladungsträger Elektronen oder Löcher (N Typ oder P Typ Transistoren) zu sein haben.
  • Diese alternaiven Transistortypen schaffen eine optionale Integration von effektiv P Typ Transistor in der N Typ NOR Struktur. Diese Transistoren könnten in die programmierbare Logikstruktur integriert werden, um eine CMOS Äquivalentfunktion zu unterstützen, was mehr Flexibilität hinzufügt als nur N Typ, wie hierin bezüglich 21 bis 39B präsentiert wurde. Dieser äquivaente P Typ Transistor oder ambipolare Transistor oder ambipolare Transistor, der gesteuert wird, um als P Typ Transistor zu arbeiten, könnte auch entwickelt werden, um ein schnelles Direktzugriffseinzelzellenlöschen zu unterstützen. Blockbasiertes Löschen wird üblicher verwendet und ist für viele Anwendungen, da viele Zellen zusammen gelöscht werden, was die pro Zellen Zeit und Energie reduziert. Dies wird üblicherweise unter Verwendung von Fowler-Nordheim („FN“) Ladungsfangentfernung erledigt, indem man eine hohe negative Differentialspannung zwischen Wortleitungen und Bitleitungen hat. FN könnte auch verwendet werden, um ein Einzelzellenlöschen für die 3D NOR Struktur durch Teilen (Splitten) der negativen Löschspannung zwischenzwei aufeinanderfolgenden S/D Leitungen (S/Dn und S/Dn+1) bereitzustellen, so dass nur die Zelle zwischen diesen S/D Leitungen für die ausgewählte Wortleitung gelöscht wird.
  • Eine zusätzliche Alternative ist, die RRAM/OTP Konduktivität durch Hinzufügen einer zusätzlichen Schicht von besserer Konduktivität als das RRAM/OTP Elektrodenmaterial zu verbessern. Im Allgemeinen enthält die Konstruktion eines RRAM/OTP drei Elemente. Die erste Elektrode, die im Fall von der 3D NOR Struktur die S/D Leitungen sind, dann das resisitve Änderungsmaterial, das in vielen Fällen eine Form eines Oxides ist, und drittens die zweite Elektrode. Die Wahl dieser drei Materialien ist optimiert, um die Programmier- und Vorrichtungsbetriebserfordernisse zu erfüllen, während auch die Eignung zum geeigneten Ablagern dieser Materialien in der 3D NOR Struktur erfüllt ist. Bei einigen Anwendungen könnte es erwünscht sein, ein viertes Element hinzuzufügen, wie ein hitzebeständiges Metall oder einen anderen guten Leiter, folgend auf die Deposition der zweiten Elektrode, um die Funktion der zweiten Elektrode als eine Routing-Ressource zu verbessern.
  • Eine zusätzliche Alternative zum Implementieren eines Hochgeschwindigkeits RAM innerhalb der 3D NOR Struktur ist, eine Speichertechnologie zu verwenden, die als Schwimmkörper Speicher bekannt ist. Wie in der 22A dargestellt ist, bildet eine Gruppe von vier P Kanälen tatsächlich einen Schwimmkörper aus P Typ Silizium, isoliert durch Gate-Oxid an zwei Seitenfacetten und Isolationsoxid an den anderen zwei Seitenfacetten und den N+ Typ S/D an seinen Boden- und Oberseitenfacetten. Der Schwimmkörper könnte multiple Gates an zwei seiner Seitenfacetten habe. Dies könnte für einen eingebetteten Speicher innerhalb der Logikstruktur mit einer Lese- und Schreibzugriffszeit von weniger als 10 ns oder weniger als 5 ns oder selbst weniger als 2 ns verwendet werden und könnte multiple Ports unterstützen. Ein flüchtiger 3D Speicher, der eine Schwimmkörperladung verwendet, ist in dem US Patent 8,114,757 beschrieben, das hierin durch Bezugnahme aufgenommen ist, so wie es wenigstens auf die 30A-30M und 31A-31 K bezogen ist. IN einigen Fällen könnten diese dynamischen RAMs (DRAM) mit ‚Selbstauffrischung‘ betrieben werden. Bei einer üblichen DRAM Auffrischung bedeutet ein Auffrischungszyklus, dass jede Zelle individuell gelesen und wieder geschrieben wird. Bei der ‚Selbstauffrischung‘ könnten viele oder sogar alle Zellen zusammen aufgefrischt werden, indem Strom durch sie hindurch getrieben wird. Die Zelle, die ‚null‘ hält, wird ihren Null-Zustand behalten, und die Zelle die ‚eins‘ hält, wird wieder geladen werden, um ihren Verlust an Schwimmkörperladung aufgrund von Leckage wiederzuerlangen. Diese Technik wurde in einem Dokument von Takashi Ohsawa et. al., im Dokument betitelt: „Autonomous Refresh of Floating Body Cell (FBC)“, publiziert in IEDM 2008, und im Nachfolgedokument, betitelt: „Autonomous Refresh of Floating-Body Cell due to Current Anomaly of Impact Ionization“, publiziert von IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.56, Nr.10, OKTOBER 2009, und in US Patenten 8,194,487 und 8,446,794 , detailliert, wobei alles Vorstehende hierin durch Bezugnahme aufgenommen ist.
  • Gates an zwei Seiten zu haben, könnte eine fortschrittliche Verwendung dieser Schwimmkörperspeicher ermöglichen, wie im US Patent 8,686,497 beschrieben ist, das durch Bezugnahme hierin aufgenommen ist, bezüglich einer Seite als Front-Gate - FB, und der andren als BG. eine andre Variation wird MSDRAM genannt, die zusätzlich zu anderen Variationen in einem Dokument von Francisco Gamiz, betitelt „Capacitor-less memory: advances and challenges“, publizier bei EUROSOI-ULIS 2016, und von Hyungjin Kim et al, betitelt „Asymmetrie dual-gate-structured one-transistor dynamic random access memory cells for retention characteristics improvement“, publiziert in Applied Physics Express 9, 084201 (2016), beschrieben ist, die alle hierin durch Bezugnahme aufgenommen sind. Für die MSDRAM Alternative könnte die O/N/O der 3D NOR Struktur anstelle der ONO verwendet werden, die darunter eingebettet ist, wie bei der Gamiz Referenz. Einige dieser Speicher könnten mit ‚Selbstauffrischung‘ betrieben werden: ‚Autonomes Auffrischen‘, das vorher hierin präsentiert wurde. Eine zusätzliche Option ist, eine ‚zwei Transistoren‘ („2T“) Zelle zu verwenden, um die Leistung von Schwimmkörperspeichern zu verbessern, so etwas wurde detailliert beschrieben in eienr US Anmeldung 14/380,779 und Patenten 9,275,732 und 8,902,663 und in einem Dokument von Jin-Woo Han et. al., betitelt „A Novel Bi-stable 1-Transistor SRAM for High Density Embedded Applications", publiziert bei IEDM 2015, wovon alles Vorstehende hierin durch Bezugnahme aufgenommen ist. Diese 2T Konzepte stellen einen Auswahltransistor zum Puffer zwischen der Schwimmkörperspeicherzelle und der Bitleitung bereit, womit eine Lesespanne und eine Zugriffszeit verbessert werden. Diese Konzepte könnten für Schwimmkörperspeicherimplementierung innerhalb der 3D NOR Struktur eingesetzt werden. Dies könnte(n) ein Auswahltransistor für eine Schwimmkörperzelle („FBC“) sein, der eine gemeinsame S/D Leitungsverbindung nutzt, oder zwei Schwimmkörperzellen sein, die einen Auswahltransistor dazwischen verwenden. Dies könnte in einer vertikalen Relation angeordnet werden, in welchem Fall entweder ein gemeinsames Gate verwendet werden kann oder ein unterschiedliches Gate verwendet werden kann für den Auswahltransistor. Er könnte auch in der horizontalen Richtung unter Verwendung der S/D Verbindung durch den JLT angeordnet sein und mehrere verschiedene Gates für den Auswahltransistor und die FBCs genießen. Er würde auch mit einem Auswahltransistor für mehr als zwei FBCs verwendet werden. Das vertikale RRAM/OTP könnte in einigen dieser Strukturen verwendet werden, um die geeigneten S/D Segmente zu verbinden.
  • Eine zusätzliche Alternative ist, den FBC mit Rückwärtsspannung zu unterstützen, um zwei stabile Zustände zu unterstützen und das Erfordernis zum Auffrischen zu entfernen, wie es in dem US Patent 8,902,663 präsentiert wird, das durch Bezugnahme hierin aufgenommen ist. Dieser alternative Ansatz ist insbesondere wichtig, wenn die Breite des Grates schmäler als 50 nm wird. Die Rückwärtsspannung könnte mit einem vertikalen N+ Typ Poly gemacht werden, der anstelle eines Gates ausgebildet ist, oder einem vertikalen RRAM/OTP. Jedoch benötigt es der Prozessfluss, die Rückwärtsspannung zu gestatten, um den P Kanal ohne Kontaktieren des S/D Segments darüber oder darunter zu kontaktieren. Wieder könnte ein selektives nicht-direktionales Ätzen des S/D Segments gefolgt von einer nicht-direktionalen Isolationsdeposition gefolgt von direktionalem Isolationsätzen den Grat für eine geeignete Rückwärtsspannungsbildung vorbereiten. Dieser Fluss ist illustriert in den 42A-42E. Die 42A illustriert eine vertikale Schnittansicht über 4 Grate ähnlich zu jener der 29A mit zwei Talregionen, erste Talregion 4204 und zweite Talregion 4208, vorgesehen für Rückwärtsspannung. Die andren Täler könnten eine RRAM/OTP Region 4202, 4206 enthalten. Diese Täler könnten durch Gratschneiden erzeugt werden.
  • Die 42B illustriert die Struktur nach dem isotropen selektiven Ätzen der N+ S/D Regionen 4214, was die P+ Kanalregionen 4218 belässt, die sich bezüglich den N+ S/D Regionen heraus erstrecken.
  • Die 42C illustriert die Struktur nach einer isotropen Depositionj/Füllung von Isolationsmaterial von ersten Füllregionen 4224, 4228 in den vorgesehenen Talregionen bezüglich den N+/P+ Regionen 4216.
  • Die 42D illustriert die Struktur nach einem anisotropen Ätzen des meisten des Isolationsmaterials in den ersten Füllregionen 4224, 4228, womit Täler mit verbleibendem Oxid 4238 auf den vorher freiliegenden N+ Regionen gebildet werden.
  • Die 42E illustriert die Struktur nach eine anisotropen Deposition/Füllung der vorgesehenen Talregionen, Täler mit verbleibendem Oxid 4238 mit N+ Poly, womit die Rückwärtsspannungsregionen 4248 gebildet werden, die mit den P Kanalregionen 4218 und nicht mit den N+ S/D Regionen 4124 verbunden sind.
  • Eine alternative Verwendung des Prozessflusses, der in den 42A bis 42E illustriert ist, ist es, eine vertikale Verbindung zu der P Region innerhalb eines Grates zu bilden, um das Äquivalent eines Körperkontaktes zu bilden. Der alternative Körperkontakt 4248 könnte hochdotiertes P Typ Poly oder anderes leitendes Material sein, das die Körperverbindung bildet. Für die Blöcke, die als nicht-flüchtiger Speicher verwendet werden, Ladungsfalle DRAM oder andere logische Anwendung, kann der Körperkontakt parasitische Schwimmkörpereffekte mildern, wie Historieneffekte und Knickeffekte. Null oder geringfügig negative Spannungen, wie -0,2 V, können an dem Körperkontakt angelegt werden, um die erzeugten Mehrheitsträger zu absorbieren. Für die Verwendung von nicht-flüchtigen Speicher- und Ladungsfalle DRAM Anwendungen könnte der Körperkontakt eine volle Gratlöschung durch Anschließen einer relativ hohen positiven Spannung, wie 8 V, gestatten, die alle Elektronen entfernen könnte, die in der Ladungsfangschicht jenes Grates gefangen sind. Die Verwendung einer solchen vollständigen Gratlöschung mit positiver Spannung ist bei nicht-flüchtigen Speichern üblich.
  • Eine alternative Technik für eine vollständige Gratblocklöschung könnte erzielt werden durch Steuern aller S/D Leitungen des Grates auf eine hohe positive Spannung, die die Kanalregionen des Grates auf eine hohe Spannung bewegen sowie eine vollständige Ladungsfanglöschung verursachen würde.
  • Ein zusätzliches Ausführungsbeispiel für die 3D NOR Struktur ist, Wellenprogrammierung (englisch: „Rippleprogramming“) ‚RP‘ zu verwenden, um die pro Level Verbindungen anstelle des gemeinsamen Treppen 3D Verbindungsprozesses zu bilden. Die 14C-14E illustrieren eine(n) 3D Treppen 1408 pro Schicht Verbindungsprozessfluss und -struktur. Der Prozess des Öffnens von Verbindungslöchern 1406 als ein Lochsatz für jede Schicht ist langwierig und herausfordernd. Das Konzept der Wellenprogrammierung ‚RP‘ nutzt die Verfügbarkeit des horizontalen S/D Transistors (JLT) am Rand der Grate. Es verwendet auch den Kontakt 1410 zu der ersten Schicht 1412 und den langsamen Prozess von Programmiertransistoren, die FN Typ Programmierung verwenden. Das langsame Programmieren unter Verwendung von FN könnte es gestatten, ein Rippling von einem Transistor zu steuern, dann zu dem einen unterhalb von ihm unter Verwendung des einen bereits programmieten in die Tiefe der Vorrichtung von der oberen Schicht den ganzen Weg zu der Bodenschicht. Der vertikale pro Schicht Kontakt könnte unter Verwendung von OTP oder RRAM Technologie gemacht werden. Entsprechend könnte der Fluss verwendet werden, um eine pro Schicht Verbindung zu programmieren, bei der eine S/D Leitung eine der vertikalen Elektroden 4312, 4314, 4316, 4318 ist.
  • Die 43 illustriert diagrammartig die Elemente für eine solche Wellenprogrammierung ‚RP‘. RP kann einen Grat 4302 enthalten mit einem Teil von 1. Gates 4322 und Ripple-Gate (RG) 4320, um eine Spalte von vertikalen Transistoren der programmierbaren Ripple-Transistoren RT1-RT8 zu steuern. Der Rand 4304 des Grates kann die Gratauswahltransistoren enthalten, die programmierbare JLT1-JLT9 sein könnten, die von dem gemeinsamen Auswahl-Gate (SG) 4332 gesteuert werden können. Die gestrichelte Linie 4305 gibt den Beginn der pro Schicht Verbindungssektion 4306 an. Dies könnte zur y Richtung vertikal 1404 orientiert sein und kann mit benachbarten Graten geteilt werden und kann für multiple S/D Leitungen in Graten gemeinsam sein, wie in den 14A-14E dargestellt ist. Die Pro Level S/D Leitungen werden S/D1-S/D9 genannt. Die obere Schicht S/D1 Leitung hat direkten Kontakt 4300. Es gibt 4 vertikale Elektroden, die die erste vertikale Elektrode L1 4312, die zweite vertikale Elektrode L2 4314, die dritte vertikale Elektrode L3 4316, und die vierte vertikale Elektrode L4 4318 illustrieren.
  • Die Verbindung von einer S/D Leitung zu einer vertikalen Elektrode kann wie gewünscht gemacht werden. Als ein Ausführungsbeispiel der Wellenprogrammierung kann ein einzelner Metallkontakt mit einer einzelnen S/D Leitung verwendet werden. Zum Beispiel kontaktiert L1 mit S/D1, kontaktiert L2 mit S/D2 und so weiter durch Wellenprogrammierung. Die Sequenz der Wellenprogrammierung ist unter Verwendung der Symbole von 43 und Statustabelle folgendermaßen beschrieben:
  • 1. Vor dem Start sind alle programmierbaren Transistoren unprogrammiert und funktionieren entsprechend als Gate gesteuerte Transistoren. Verwende 1. Gates 4322, um den Grat-Vertikaltransistor auf einen Ein-Zustand zu setzen. Somit wird dieselbe Spannung an alle S/D Leitungen angelegt (innerhalb dieses Grates natürlich), wobei die Spannung an S/D1 durch S/D1 Kontakt angelegt ist. Unter Verwendung von Gate 4320 werden alle Ripple-Transistoren (RT1-RT8) auf einen immer AUS Zustand (‚X‘) programmiert. 1. Gates könnten nun auf AUS eingestellt werden.
  • 2. Verwende den S/D1 Kontakt 4300 durch JLT1 und die Metall-Vertikalelektrode 4312, um die OTP 4341 von L1 zu S/D1 zu aktivieren.
  • Die Statustabelle ist nun -
    Ripple-Transistoren Verzweigungslose Transistoren OTP/RRAM
    RT1 RT2R RT3 JLT1 JLT2 JLT3 JLT4 S/D1-L1 S/D2-L2 S/D3-L3 S/D4-L4
    X X X EIN
  • 3. Verwende L1 und SG, um JLT1 auf immer AUS zu programmieren.
  • Die Statustabelle ist nun -
    Ripple-Transistoren Verzweigungslose Transistoren OTP/RRAM
    RT1 RT2R RT3 JLT1 JLT2 JLT3 JLT4 S/D1-L1 S/D2-L2 S/D3-L3 S/D4-L4
    X X X AUS EIN
  • 4. Verwende den S/D1 Kontakt und RG um RT1 immer auf EIN zu programmieren.
  • Die Statustabelle ist nun -
    Ripple-Transistoren Verzweigungslose Transistoren OTP/RRAM
    RT1 RT2R RT3 JLT1 JLT2 JLT3 JLT4 S/D1-L1 S/D2-L2 S/D3-L3 S/D4-L4
    EIN X X AUS EIN
  • 5. Verwende den S/D1 Kontakt durch RT1 und JLT2, und L2 um die OTP 4342 von S/D2 auf
  • L2 zu aktivieren.
  • Die Statustabelle ist nun -
    Ripple-Transistoren Verzweigungslose Transistoren OTP/RRAM
    RT1 RT2R RT3 JLT1 JLT2 JLT3 JLT4 S/D1-L1 S/D2-L2 S/D3-L3 S/D4-L4
    EIN X X AUS EIN EIN
  • 6. Verwende L2 und SG, JLT2 immer auf AUS zu programmieren. Die Statustabelle ist nun -
    Ripple-Transistoren Verzweigungslose Transistoren OTP/RRAM
    RT1 RT2R RT3 JLT1 JLT2 JLT3 JLT4 S/D1-L1 S/D2-L2 S/D3-L3 S/D4-L4
    EIN X X AUS AUS EIN EIN
  • 7. Verwende den S/D1 Kontakt und RG, um RT2 immer auf EIN zu programmieren.
  • Die Statustabelle ist nun -
    Ripple-Transistoren Verzweigungslose Transistoren OTP/RRAM
    RT1 RT2R RT3 JLT1 JLT2 JLT3 JLT4 S/D1-L1 S/D2-L2 S/D3-L3 S/D4-L4
    EIN EIN X AUS AUS EIN EIN
  • 8. Verwende den S/D1 Kontakt durch RT1, RT2 und JLT3, und L3, um die OTP 4343 von S/D3 auf L3 zu aktivieren.
  • Die Statustabelle ist nun -
    Ripple-Transistoren Verzweigungslose Transistoren OTP/RRAM
    RT1 RT2R RT3 JLT1 JLT2 JLT3 JLT4 S/D1-L1 S/D2-L2 S/D3-L3 S/D4-L4
    EIN EIN X AUS AUS EIN EIN EIN
  • 6. Verwende L3 und SG, um JLT3 immer auf AUS zu programmieren.
  • Die Statustabelle ist nun -
    Ripple-Transistoren Verzweigungslose Transistoren OTP/RRAM
    RT1 RT2R RT3 JLT1 JLT2 JLT3 JLT4 S/D1-L1 S/D2-L2 S/D3-L3 S/D4-L4
    EIN EIN X AUS AUS AUS EIN EIN EIN
  • Und der Ripple-Fluss könnte fortgesetz werden, um die pro Schicht Verbindung zu bilden, aktivieren der OTP 4344 von S/D4 auf L4 und so weiter.
  • Techniken, die mit OTP bekannt sind, könnten verwendet werden, um den OTP verbindungswiderstand zu reduzieren. Dies kann die Verwendung von multiplen vertikalen Elektroden enthalten, die unabhöngig programmiert sind und parallel verwendet werden, um eine gute pro Schicht Verbindung bereitzustellen unter Verwendung einer solchen Wellenprogrammierung. Verschiedene Programmiertechniken können auch verwendet werden; Zum Beispiel bipolares Programmieren mit Einweichzyklen, monopolar mit Einweichzyklen, etc. Und wieder könnte RRAM anstelle von OTP verwendet werden.
  • Solche programmierbaren Techniken zum Bilden von Speichersteuerleitungsverbindungen könnten auch als Teil einer Ausbeuteverbesserungsredundanz und Reparaturtechniken verwendet werden, die allgemein für Speicherprodukte verwendet werden.
  • Eine alternative Anwendung der Technologie ist, einen Teil der 3D NOR Logikstruktur für Operationen zu verwenden, die einer Gehirnsynapse ähnlich sind. Ein Dokument von Lixue Xia, betitelt „Technological Exploration of RRAM Crossbar Array for Matrix-Vector Multiplication", publiziert bei JOURNAL OF COMPUTER SCIENCE AND TECHNOLOGY 31(1): 3-19 Jan. 2016, hierin durch Bezugnahme aufgenommen, lehrt die Verwendung einer Querstangen RRAM Anordnung für Matrix-Vektormultiplikation. Entsprechend könnten die RRAM Säulen und die entsprechenden S/D Segmente für solche Funktionen verwendet werden. Dokumente von Sangsu Park et al, betitelt „Electronic system with memristive synapses for pattern recognition", publiziert von Scientific Reports | 5:10123 | DOI: 10.1038/srep 10123, von Yu Wang et al, betitelt " Energy Efficient RRAM Spiking Neural Network for Real Time Classification", publiziert auf dem 25th Symposium on VLSI, von Manan Suri, betitelt " Exploiting Intrinsic Variability of Filamentary Resistive Memory for Extreme Learning Machine Architectures", publiziert von IEEE Transactions on Nanotechnology 15. June 2015 und Sangsu Park, betitelt " Nanoscale RRAM-based synaptic electronics: toward a neuromorphic computing device", publiziert von Nanotechnology 24 (2013), die alle durch Bezugnahme hierin aufgenommen sind. Diese Techniken verwenden eine RRAM Querstange für Gehirnartige Verarbeitung, was in den 3D NOR Struktur RRAM Säulen und den entsprechenden S/D Segmenten implementiert werden könnte.
  • Einme andere Alternative ist, die 3D NOR Struktur Schwimmkörperspeicherstruktur für eine Synapsentypschaltung zu verwenden, wie es in einem Dokument präsentiert ist, wie einem von Min-Woo Kwon et. al., betitelt „Integrate-and-Fire Neuron Circuit and Synaptic Device using Floating Body MOSFET with Spike Timing-Dependent Plasticity", publiziert in dem JOURNAL OF SEMI-CONDUCTOR TECHNOLOGY AND SCIENCE, VOL.15, Nr.6, DEZEMBER, 2015, das hierin durch Bezugnahme aufgenommen ist.
  • Die 3D NOR Struktur könnte auch auf eine assoziative Speicherfunktion ausgelegt sein. Für eine assoziative Speicherfunktion könnte eine Einheit programmiert und betrieben werden, um eine schnelle und parallele Operation bereitzustellen, um einen Übereinstimmung zu identifizieren. Der Einfachheit halber wäre die Beschreibung für einen einzelnen Grat. Es sollen die folgenden Terme verwendet werden:
    • A1 bis Ak: Ein binärer zu suchender Vektor mit Bits 1 bis k, Ai: Bit i in dem Vektor.
    • WLoddi: ungerade Wortleitung i (In Referenz zu 8A, WL1 ist WLodd1, WL3 ist WLodd2, und so weiter).
    • WLeveni: gerade Wortleitung i (In Referenz zu 8A, WL2 ist WLeven1, WL4 ist WLeven2, und so weiter).
    • S/Dn: Die Quellenleitung von Level n.
    • Moddin : Das Speicher-Bit, das auf der ungeraden Seite des Kanals zwischen S/Dn und S/Dn+1 gespeichert ist und von WLoddi gesteuert wird.
    • Mevenin: Das Speicher-Bit, das auf der geraden Seite des Kanals zwischen S/Dn und S/Dn+1 gespeichert ist und von WLeveni gesteuert wird.
    • Für assoziativen Speicher könnten Anwendungsdaten in einem Bit pro Kanal gespeichert warden, wobei die ungerade Facette das Daten-Bit speichert und die gerade Facette seine Inversion speichert.
    • Die Wortleitung würde so eingestellt, dass WLoddi=Ai und WLeveni= Die Inversion von Ai (AiN).
    • Dann könnte die S/Dn Leitung auf ‚1‘ (Vdd) gesetzt werden und die S/Dn+1 würde abgetastet. Da ein gespeichertes Bit den Effekt einer hohen Wortleitung ‚1‘ verneint, gibt eine gelesene Null auf S/Dn+1 eine perfekte Übereinstimmung von den gespeicherten Bits an, die alle die hohen Wortleitungen negieren, somit ein assoziativer Speicher.
  • Das obige Konzept könnte verwendet werden, um mehr Operationen parallel bereitzustellen, indem man die S/D Leitungen individuell pro jedem Grat in den assoziativen Speichereinheiten hat. Andere Variationen könnten verwendet werden, um eine höhere Speichereffizienz zu erzielen, wie zum Beispiel Spiegel-Bits.
  • Das assoziative Speicherkonzept könnte ausgelegt werden, um einen analogen Korrelator zu bilden, bei dem das Signal auf S/Dn+1 die ‚Summe des Produkts‘ zwischen den gespeicherten Daten und den ‚n‘ Schichtzellen (Moddin, Mevenin) und dem Signal auf den Wortleitungen ist. Eine solche Korrelationsfunktion könnte sehr nützlich für viele Signalverarbeitungsfunktionen sein. Alternativ kann der assoziative Speicher ein Inhalt-adressierbarer Speicher sein. Der Inhalt-adressierbare Speicher kann nützlich für Netzwerkanwendungen, große Datenanwendungen, wie Spracherkennung, Videoverarbeitung und etc. sein.
  • Als ein allgemeiner Hinweis haben wir hierin eine 3D Speicherstruktur und Variationen beschrieben. Es gibt viele Wege, um von diesen Strukturen andere Variationen zu bilden, die für einen Fachmann in der Halbleiterspeicherdomäne offensichtlich sind, um durch die präsentierten Elemente gebildet zu werden, die hierin beschrieben sind. Dies kann enthalten Vertauschen von n Typ mit p Typ und umgekehrt, Erhöhen von Dichte durch Teilen von Steuerleitungen, Silidisation von einigem in Silizium Steuerleitungen, Vorsehen einer Treppe auf beiden Seiten von Speicherblöcken um Geschwindigkeit zu verbessern und Variation zu verringern, einschließlich dem Teilen der Treppe zwischen zwei Blöcken und andere hierin präsentierte Variationen. Viele dieser Optionen wurden hier für einige Speicheroptionen präsentiert und es wäre für einen Fachmann in der Halbleiterspeicherdomäne offensichtlichjene auf die Anderen Speicherstrukturen anzuwenden.
  • Die Strukturen und der Fluss, die hierin präsentiert wurden, verwenden NPN Transistoren. Andere Typen von Transistoren mit der entsprechenden Modifikation von Prozess und Materialien könnten als eine Alternative verwendet werden, wie verzeigungslose Transistoren oder Nicht-Silizium-Transistoren (zum Beispiel SiGe, CNT und so weiter). Jene Alternativen könnten implementiert werden unter Nutzung der spezifischen Vorteile der Architektur, die hierin offenbart sind.
  • Die 3D NOR Struktur, wie sie hierin beschrieben wurde, könnte verwendet werden, um funktionale Blöcke zu bilden, wie flüchtige und nicht-flüchtige Speicher und programmierbare Logik. Dies könnte ähnliche Prozessabläufe und -struktur und Funktion mit hinzugefügten Schichten oben und unten nutzen, so wie periphere Schaltungen 3554, 3454. Diese könnten verwendet werden, um Systemvorrichtungen zu bilden durch Mischen dieser Funktionen eine oben auf der anderen und/oder eine Seite an Seite, wie unter Verwendung der Prinzipien und Abläufe entwickelt werden kann, die hierin beschrieben sind, da ein Ingenieur in der Technik sie verwenden wird, um 3D Systeme und Vorrichtungen für die erforderliche Anwendung zu bilden.
  • Ein 3D System könnte durch Spezialdesign oder durch Verwendung einer generischen Struktur, zum Beispiel die 3D NOR Struktur, die hierin beschrieben wurde, die mit einer Struktur darüber oder darunter kombiniert werden könnte, um dedizierte 3D Systeme zu bilden. In der US 9,136,153 , die hierin durch Bezugnahme aufgenommen ist, werden einige Techniken präsentiert, die (eine) generische Struktur(en) verwenden, die auch kontinuierliche Anordnung genannt werden, um dedizierte Systeme zu bilden. Solche, wie sie beschrieben wurden unter Bezugnahme wenigstens der 11A-11F, 12A-12E, 19A-19J, 84A-84G, 215A-215C, 234A-234B von 9,136,153. Entsprechend könnte dieselbe 3D NOR Struktur eine Struktur für zwei verschiedene Produkte bereitstellen, die dieselbe Größe, aber eine unterschiedliche Mischung von oberer Struktur 3432 oder Bodenstruktur 3454 haben können. Oder haben unterschiedliche Produktgrößen, so dass eine 3D NOR Struktur von einem Produkt ein Untersatz der 3D NOR Struktur einer andren Vorrichtung ist. Allgemein verringert die Verwendung derselben Struktur für verschiedene Produkte sowohl die Einstellungs - NRE Kosten und die Volumenproduktionskosten. Anordnungen, die eine reguläre Struktur haben und zusammen mit 3D Konstruktion programmierbar sind passen sehr gut zu diesen teilbaren Techniken.
  • Die Verwendung eines Schichttransfers bei der Konstruktion eines 3D NOR basierenden Systems könnte eine heterogene Integration ermöglichen. Die Speichersteuerschaltungen, auch bekannt als Peripherieschaltungen könne Hochspannungen und negative Spannungen für Schreib- und Löschoperationen enthalten. Die Schaltungen können die Ladungspumpen und Hochspannungstransistoren enthalten, die auf einem Schichtpaket unter Verwendung von Siliziumtransistoren oder andren Transistorentypen (wie SiGe, Ge, CNT, etc.) hergestellt werden könnten unter Verwendung einer Herstellungsprozesslinie, die von der Niederspannungssteuerspannungsprozesslinie verschieden sein kann. Die analogen Schaltungen, wie für die Abtastverstärker, oder andere sensitive lineare Schaltungen könnten ebenfalls unabhängig hergestellt und auf die 3D Struktur hinüber transferiert werden. Eine solche 3D Systemkonstruktion könnte ähnlich zu der sein, die zumindest in den 34A-34G hierin dargestellt ist. Eine solche 3D Konstruktion könnte verwendet werden, um geeignete Vorspannungen auf einigen der Wortleitungen bereitzustellen, um die Aufrechterhaltungszeit auszudehnen, während die Energie für die meisten anderen Schaltungen abgeschaltet wird, um den Energieverbrauch zu verringern. „Intelligente Ausrichtungs“-Techniken könnten bei diesen Schichttransfers verwendet werden, um Wafer-Bonder-Fehlausrichtungen zu vermeiden.
  • Eine andere Alternative ist, die sehr hohe Ätzselektivität von SiGe vs. Silizium für den Schichttransfer zu nutzen. Statt das porige Silizium 3443 zu verwenden, das als modifizierter EL-TRAN Fluss bezeichnet wird, wird Opfer SiGe verwendet. Das Substrat könnte Opfer SiGe epitaktisch über Silizium und dann Epitaxie von Silizium über dem SiGe haben. Jüngst wurde es ein sehr attraktives Konzept zum Verarbeiten eines Gates vollständig um horizontale Transistoren herum und wurde die Zielströmung für die Vorrichtungen der nächsten Generation, wie der 5 nm Technologieknoten. Einiges der Arbeit bezüglich dem selektiven Ätzen von SiGe vs. Silizium wurde präsentiert in einem Dokument von Jang-Gn Yun et al., betitelt: „Single-Crystalline Si Stacked Array (STAR) NAND Flash Memory", publiziert in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 58, Nr. 4, APRIL 2011, und einer jüngeren Arbeit von K. Wostyn et al., betitelt „Selective Etch of Si and SiGe for Gate All-Around Device Architecture", publiziert in ECS Transactions, 69 (8) 147-152 (2015), und von V. Destefanis et al., betitelt: „HCl Selective Etching of Sil-xGex versus Si for Silicon On Nothing and Multi Gate Devices", publiziert in ECS Transactions, 16 (10) 427-438 (2008), die alle hierin durch Bezugnahme aufgenommen sind.
  • Der Prozess könnte die folgenden Schritte enthalten, wie in den 44A-44I und 45A-45D dargestellt ist:
  • A. Wie in den 44A und 44B illustriert ist wächst auf einem wiederverwendbaren Donator-Wafer - Basissubstrat 4402 epitaxial die Epi-Schicht 4404 die eine Schicht von ungefähr 100nm, oder ungefähr 200nm, oder ungefähr 500nm, oder ungefähr 1000nm oder ungefähr 2000nm dickem SiGe enthält. Der Gehalt von Ge ist gestaltet per der gewünschten Selektivität und unter Beachtung der Spannung. Vordefinierte Rinnen in den designierten Würfelungsstraßen könnten verwendet werden, um die potenzielle Spannung zu entlasten. Diese Rinnen könnten eine Breite und eine Tiefe entsprechend der Dike der SiGE Schicht haben.
  • B. Wie in der 44C illustriert ist, wächst eine Siliziumschicht 4406 epitaktisch oben auf der SiGe Epi Schicht 4404, wobei die Siliziumschicht 4406 eine Dickte von ungefähr 10nm, oder ungefähr 20nm, oder ungefähr 50nm, oder ungefähr 100nm, oder ungefähr 200nm, oder ungefähr 500nm, oder ungefähr 1000nm oder ungefähr 2000nm haben kann, wie es für elektronische Schaltungen gewünscht ist.
  • C. Wie in der 44D illustriert ist, werden die gewünschten Schaltungen 4412 einschließlich der Kontaktschicht bearbeitet. Dies könnte unter Verwendung herkömmlicher Be-/Verarbeitung, einschließlich den geeigneten Hochtemperaturprozessen erfolgen.
  • D. Wie in der 44E illustriert ist, werden erste Sätze von Löchern 4414 durch die obere Siliziumschicht 4406 und die SiGe Epi Schicht 4404 gebildet. Diese Löcher könnten mit Oxid oder anderem Material gefüllt werden, das für zukünftige Silizium und SiGe Ätzungen selektiv ist. Das Löcherfüllen würde als ein Pfosten dienen, um die zu transferierende Oberseitenschicht am Platz zu halten. Dies kann in dem Würfelungsstraßenbereich erfolgen und kann schwach genug gestaltet werden um herausgezogen zu werden.
  • E. Wie in der 44F illustriert ist, wird eine oder mehrere Zwischenverbindungsschicht(en) 4416 hinzugefügt und mit einer Isolationsschicht 4422 (44G) bedeckt, wie SiO2 und CMP oder einer anderen Form von Oberseitenoberflächenplanarisierung für eine zukünftige Wafer zu Wafer Verbindung.
  • F. Wie in der 44H illustriert ist, werden viele zweite Sätze Löcher 4424 ausgebildet, um ein vollständiges Ätzen der Opfer SiGe Schicht (Rest der SiGe Epi Schicht 4404) zu gestatten. Diese Löcher könnten an unverwendeten Stellen und an Stellen die für zukünftige Schichtdurchkontaktierungen (TLVs) gemacht werden. Die Löcher müssen durch die obere Schicht den ganzen Weg in die SiGe Epi Schicht 4404 offen sein.
  • G. Wie in der 44I illustriert ist, wird die Oper SiGe Schicht selektiv geätzt, was eine Lücke 4426 erzeugt.
  • H. Wie in der 45C illustriert ist, wird die Struktur gedreht und verbunden, wie in der 45A illustriert ist (die Struktur von 44I) auf dem Ziel-Wafer 4502, wie in der 45B illustriert ist, was ähnlich zu dem ist, was in er 35B illustriert ist. Damit wird eine verbundene Struktur 4590 erhalten, wie in der 45C illustriert ist. Das Verbinden könnte Oxid zu Oxid Verbinden sein, worauf eine Oberseiten-Wafer Zwischenverbindung durch einen TLV (Schichtdurchkontaktierung) Prozess oder Metall zu Metall Verbindung oder Hybridverbindung (Oxid zu Oxid und Metall zu Metall Verbindung) folgen kann.
  • I. Abreißen des Donator-Wafers, wie in der 45D illustriert ist, wobei der Donator-Wafer zur Wiederverwendung geschickt werden kann.
  • J. Reinigen der Oberseitenoberfläche und Vorbereiten für Zwischenverbindungen. Optional bedecken mit Isolation.
  • K. Öffnen von TLVs für Zwischenverbindungeinsätze.
  • Das Donator-Wafer ‚Abreißen‘ könnte unterstützt werden durch bekannte Techniken, wie zum Beispiel Wasserstrahl, Keil, Laserschneiden, ätzunterstütztes Abreißen und mechanisches Drehen und Ziehen.
  • Alternativ könnten zusätzliche Zwischenverbindungsschichten und andere Be-/Verabeitungen zwischen den Schritten ‚G‘ und ‚H‘ oben hinzugefügt werden. So könnte die Struktur, die in der 44I illustriert ist, weiter verarbeitet werden, bevor sie gedreht und mit dem Target-Wafer verbunden wird. Dieser hinzugefügte Prozess könnte das Hinzufügen von zusätzlichen Metallschichten oder anderer Strukturen, einschließlich dem Hinzufügen von Transistorschichten, unter Verwendung ähnlicher Techniken wie beim Schichttransfer enthalten.
  • Die Verwendung von SiGe als epitaktische Basis ‚Schnitt‘ Schicht anstelle einer porösen ‚Schnitt‘ Schicht kann an viele der Abläufe angepasst werden, die in den US Anmeldungen 14/642,724 , 15/095,187 , und 15/173,686 präsentiert werden, die hierin durch Bezugnahme aufgenommen sind. Es fügt einige Komplexität bezogen auf die Haltepfostenbildung und die Löcher zum Durchätzen des SiGe vor dem Ausführen des Schichttransfers hinzu. Für Anwendungen, bei denen zwei Schichten von agierendem Silizium und einer Isolationsschicht dazwischen ist es erwünscht, dass das zwischenliegende SiGe nach dem Transfer entfernt und durch Isolationsmaterial ersetzt werden kann.
  • Eine andere Alternative ist es, Schritte bezogen auf die 44D-44I zu überspringen und die SiGe Schicht 4404 als einen Ätzstopp zu verwenden. Zum Beispiel eine 3D Technik einer Flip-Bindung und Zurückätzung eines SOI Donators, wie es in wenigstens den US Patenten 6,821,826, 7,723,207 und 7,312,487 präsentiert wird, die alle durch Bezugnahme hierin aufgenommen sind. Die Techniken nutzen das Oxid als eine Ätzstoppschicht für das vollständige Basissubstratschleifen und - zurückätzen.
  • Alternativ könnte die SiGe Schicht 4404 als ein Ätzstopp verwendet werden. Bei diesem Ansatzwürde das Basissubstrat 4402 nicht wieder verwendet, sondern vielmehr geschliffen und weggeätzt. Das Zurückschleifen und Zurückätzen könnte Nassätzen verwenden und die SiGe Schicht 4404 könnte gestaltet sein, um sehr widerstandsfähig gegen das Siliziumnassätzen zu sein. Das Si Ge könnte gestaltet sein, um ein paar Schichten zu haben, einschließlich der einen, die einen hohen Ge Gehalt haben könnte, zum Beispiel über ungefähr 20% oder über ungefähr 40% oder über ungefähr 80%, gefolgt von anderen Schichten mit niedrigem Ge Gehalt, wie weniger als ungefähr 20% oder selbst weniger als ungefähr 10%, um Spannungen zu verringern, um die Siliziumschicht 4406 zu unterstützen.
  • Alternativ könnte der ‚Schneid‘ Prozess mit Siltectra's ‚Cold Split‘ Technologie integriert sein, wie detailliert ist in wenigstens den US Patenten 8,440,129 und 8,877,077, Anmeldungen 20160064283, 20160086839 , von denen alle hierin durch Bezugnahme aufgenommen sind. Diese Techniken würden ein Recyceln von zum Beispiel dem Basissubstrat 4402 erlauben. Das SiGe könnte verwendet werden um den „Pre-Defined Break Initiation Point“ als eine Alternative zu der Siltectra Verwendung eines Lasers oder zusätzlich dazu bereitzustellen. Der Siltectra's ‚Cold Split‘ könnte das Erfordernis für das Unterschneidungsätzen und Pfostenbildungsprozess reduzieren, während eine Wiederverwendung des Basissubstrats 4402 (zum Beispiel) bereitgestellt wird. Für diese Technik könnte ein Multilevel SiGe gestaltet werden, um einerseits den ‚Schnitt‘ zu unterstützen, aber auch andererseits eine Beschädigung an der Vorrichtungsschicht zu verringern. Dies kann erreicht werden durch Erhöhen des Ge Gehalts in der Schnittfläche mit dem Basissubstrat 4402, um einen hohen Ge Gehalt zu haben, wie über ungefähr 20% oder über ungefähr 40% oder selbst über ungefähr 80%, und dann an der Seite, woe eine Kopplung mit der Vorrichtungsschicht 44406 besteht einen niedrigen Ge Gehalt zu bilden, wie weniger als ungefähr 20% oder selbst weniger als ungefähr 10%, um Spannung zu reduzieren, um die Siliziumschicht 4406 zu unterstützen.
  • Wenn einmal das Basissubstrat 4402 entfernt ist, könnte ein selektives Ätzen verwendet werden, um die SiGe Reste zu entfernen, und eine Dünnermachprozess, so wie Ätzen und/oder CMP könnte verwendet werden, um die Rückseite der Vorrichtungsschicht 4406 weiter dünner zu machen. Verbindungsschichten könnten hinzugefügt werden, enthaltene Durchgänge mit dem Target-Wafer 4502 ausgerichtet werden unter Verwendung von „intelligenter Ausrichtung“ und ähnlichen 3D Integrationstechniken, die hier und in der aufgenommenen zitierten Technikdiskutiert wurden.
  • Die Bildung von multiplen Ebenen von Anordnungen von Transistoren oder anderen Transistorformationen in den Strukturen, die hierin beschrieben wurden, kann wenigstens durch die Ausdrücke ‚Multilevelvorrichtung‘ oder ‚Multilevelhalbleitervorrichtung‘ beschrieben werden. Speicher innerhalb der Struktur hierin können eine Lese- und Schreibzugriffszeit von weniger als 100 ns, oder weniger als 10ns, oder weniger als 5 ns oder selbst weniger als 2 ns haben und könnten multiple Ports unterstützen.
  • Es wird auch von Fachleuten geschätzt werden, dass die Erfindung nicht auf das beschränkt ist, was insbesondere hier oben gezeigt und beschrieben wurde. Zum Beispiel mögen Zeichnungen und Illustrationen keine n oder p Quellen wegen der Klarheit bei der Darstellung zeigen. Außerdem können Transistorkanäle, die hierin illustriert oder diskutiert wurden, dotierte Halbleiter enthalten, können aber stattdessen undotiertes Halbleitermaterial enthalten. Ferner kann jede übertragene Schicht oder Donator-Substrab oder Wafer-Vorbereitung, die hierin illustriert oder diskutiert wurden, eine oder mehrere undotierte Regionen oder Schichten aus Halbleitermaterial enthalten. Ferner kann (eine) bzw. können übertragene Schicht(en) Regionen von STI oder andere Transistorelemente in sich oder auf sich haben, wenn sie übertragen werden. Vielmehr enthält der Umfang der Erfindung Kombinationen und Unterkombinationen der verschiedenen Merkmale, die oben beschrieben wurden, sowie Modifikationen und Variationen, die bei einem Fachmann auftreten würden nach dem Lesen der vorstehenden Beschreibung. Somit ist die Erfindung nur durch die ggf. zugehörigen Ansprüche zu beschränken.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 8273610 [0004]
    • US 8557632 [0004]
    • US 8298875 [0004]
    • US 8642416 [0004]
    • US 8362482 [0004]
    • US 8378715 [0004]
    • US 8379458 [0004, 0005]
    • US 8450804 [0004]
    • US 8574929 [0004]
    • US 8581349 [0004]
    • US 8687399 [0004, 0005]
    • US 8742476 [0004]
    • US 8674470 [0004]
    • US 8803206 [0004]
    • US 8902663 [0004, 0005, 0282, 0283]
    • US 8994404 [0004]
    • US 9021414 [0004]
    • US 9023688 [0004]
    • US 9030858 [0004]
    • US 9117749 [0004]
    • US 9219005 [0004]
    • US 2011/0092030 [0004]
    • US 62/077280 [0004]
    • US 62/042229 [0004]
    • US 13/803437 [0004]
    • US 61/932617 [0004]
    • US 14/607077 [0004]
    • US 14/642724 [0004, 0016]
    • US 62/139636 [0004]
    • US 62149651 [0004]
    • US 62198126 [0004]
    • US 62239931 [0004]
    • US 62246054 [0004]
    • US 62307568 [0004]
    • US 62297857 [0004]
    • US 15095187 [0004, 0338]
    • US 15150395 [0004]
    • US 15173686 [0004, 0338]
    • US 62383463 [0004]
    • US 15243941 [0004]
    • US 8283215 [0004]
    • US 8163581 [0004]
    • US 8753913 [0004]
    • US 8823122 [0004]
    • US 9197804 [0004]
    • US 14/461539 [0004]
    • US 8026521 [0005]
    • US 8114757 [0005, 0012, 0014, 0015, 0025, 0032, 0281]
    • US 7852675 [0014]
    • US 14642724 [0017, 0338]
    • US 7772096 [0019, 0022]
    • US 12436249 [0021]
    • US 7560018 [0023]
    • US 10/344153 [0023]
    • EP 0979994 [0023]
    • US 8906218 [0024]
    • US 8470689 [0025, 0035]
    • US 72621168778811 [0030]
    • US 2014/0045324 [0030]
    • US 8501609 [0037]
    • US 7414889 [0057, 0074]
    • US 8426294 [0057]
    • US 5768192 [0060]
    • US 6204529 [0060]
    • US 2006/0007745 [0060]
    • US 7091551 [0061]
    • US 6670669 [0062, 0162]
    • US 6384448 [0074]
    • US 6456535 [0074, 0075]
    • US 6864139 [0074, 0080]
    • US 6888749 [0074, 0075]
    • US 6906953 [0074, 0075]
    • US 6958937 [0074, 0075]
    • US 7230848 [0074]
    • US 7512016 [0074]
    • US 7848148 [0074, 0075]
    • US 11/737961 [0075]
    • US 12/030485 [0075]
    • US 12/133237 [0075]
    • US 12/007012 [0075]
    • US 5608250 [0075]
    • US 6909138 [0075]
    • US 7288813 [0075]
    • US 7432153 [0075]
    • US 7462539 [0075]
    • US 7759715 [0075]
    • US 8329535 [0075]
    • US 8426906 [0075]
    • US 9025386 [0075]
    • US 14/875744 [0076]
    • US 6067244 [0076]
    • US 14874366 [0091]
    • US 8183617 [0101]
    • US 6037808 [0183]
    • US 13/421653 [0183]
    • US 8330189 [0193]
    • US 8390326 [0193, 0194]
    • US 8581 [0193]
    • US 349 [0193]
    • US 7973559 [0194]
    • US 7986042 [0227]
    • US 8384426 [0231]
    • US 8115511 [0231]
    • US 8194487 [0281]
    • US 8446794 [0281]
    • US 8686497 [0282]
    • US 14/380779 [0282]
    • US 9275732 [0282]
    • US 9136153 [0321]
    • US 6821826 [0339]
    • US 7723207 [0339]
    • US 7312487 [0339]
    • US 8440129 [0341]
    • US 8877077 [0341]
    • US 20160064283 [0341]
    • US 20160086839 [0341]
  • Zitierte Nicht-Patentliteratur
    • D. Hernandez et al., Applied Physics Letters 102, 172102 (2013) [0025]
    • "Fabrication of conducting GeSi/Si microand nanotubes and helical microcoils" von S V Golod, V Ya Prinz, V I Mashanov and A K Gutakovsky, Semicond. Sei. Technol. 16 (2001) 181-185 [0026]
    • R. W. Fathauer et al., Appl. Phys. Lett. 61 (19), 9. November 1992 [0027]
    • "Fabrication and Characterization of Vertically Stacked Gate-All-Around Si Nanowire FET Arrays" von Davide Sacchetto et al. auf IEEE SDDR09 [0028]
    • Se Hwan Park et al in einem Dokument, betitelt "Novel Three Dimensional (3D) NAND Flash Memory Array Having Tied Bit-line and Ground Select Transistor (TiGer)" [0037]
    • Xuguang Wang et al., betitelt A Novel MONOS-Type Nonvolatile Memory Using High- Dielectrics for Improved Data Retention and Programming Speed, publiziert in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 51, Nr. 4, APRIL 2004 597 [0074]
    • Chun Zhao, betitelt „Review on Non-Volatile Memory with High-k Dielectrics: Flash for Generation Beyond 32 nm“, publiziert bei Materials 2014, 7, 5117-5145 [0074]
    • H. Clement Wann und Chenmming Hu, betitelt „High-Endurance Ultra-Thin Tunnel Oxide in MONOS Device Structure for Dynamic Memory Application“, publiziert bei IEEE ELECTRON DEVICE LETERS, VOL. 16, Nr. 11, NOVEMBER 1995 [0075]
    • Dong-I1 Moon et al., betitelt „A Novel FinFET with High-Speed and Prolonged Retention for Dynamic Memory“, publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 35, Nr. 12, DEZEMBER 2014 [0075]
    • Shih-Jye Shen et. al., betitelt „Ultra Fast Write Speed, Long Refresh Time, Low Power F-N Operated Volatile Memory Cell with Stacked Nanocrystalline Si Film“, publiziert bei IEDM 96 [0075]
    • Ya-Chin King et. al., betitelt „A Long-Refresh Dynamic/Quasi-Nonvolatile Memory Device with 2-nm Tunneling Oxide“, publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 20, Nr. 8, AUGUST 1999, und betitelt „Charge-Trap Memory Device Fabricated by Oxidation of Si11-x Gex“, publiziert bei IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 48, Nr. 4, APRIL 2001 [0075]
    • ZongLiang Huo et al., betitelt „Sub-6F2 Charge Trap Dynamic Random Access Memory Using a Novel Operation Scheme“, publiziert 2006 64th Device Research Conference [0075]
    • M. Günhan Ertosun et. al., betitelt „Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electrons“, publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 31, Nr. 5, MAI 2010 [0075]
    • V.A. Gritsenko et al., betitelt „A new low voltage fast SONOS memory with high-k dielectric“, publiziert bei Solid-State Electronics 47 (2003) [0075]
    • K.Tsunoda et al., betitelt „Ultra-High Speed Direct Tunneling Memory (DTM) for Embedded RAM Applications“ publiziert in 2004 Symposium an VLSI Technology [0075]
    • Kooji TSUNODAV et al., betitelt „Improvement in Memory (DTM) Retention/Program Time Ratio of Direct Tunneling for Low Power SoC Applications“, publiziert bei IEICE Trans. Electron. Vol E88 -C No. April 2005 [0075]
    • Hang-Ting Lue et al., betitelt „Device Modeling of Ferroelectric Memory Field-Effect Transistor for the Application of Ferroelectric Random Access Memory“, publiziert in IEEE Transactions on ultrasonics, ferroelectrics, and frequency control, vol. 50, nr. 1, January 2003 [0076]
    • Hee-Dong Kim et al., betitelt „A New Class of Charge-Trap Flash Memory With Resistive Switching Mechanisms“, publiziert in IEEE Transactions on Electron Devices November 2010 [0085]
    • Richard W. Johnson et al in einem Dokument bereitgestellt, betitelt „A brief review of atomic layer deposition: from fundamentals to applications“, publiziert bei Materials Today Volume 17, Nummer 5, Juni 2014 [0095]
    • Chaochao Fu et al. in einem Dokument, betitelt „Schottky Barrier Height Tuning via the Dopant Segregation Technique through Low-Temperature Microwave Annealing“, publiziert bei Materials 2016, 9, 315 [0100]
    • Yu-Hsien Lin et al. in einem Dokument, betitelt „Microwave Annealing for NiSiGe Schottky Junction on SiGe P-Channel“ Publiziert bei Materials 2015, 8, 7519-7523; doi:10.3390/ma8115403 [0100]
    • Chung-Chun Hsu et al., betitelt „High-Performance Schottky Contact Quantum-Well Germanium Channel pMOSFET With Low Thermal Budget Process“, publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 37, Nr. 1, JANUAR 2016 [0100]
    • Chun-Hsing Shih et al. in einem Dokument, betitelt „Multilevel Schottky Barrier Nanowire SONOS Memory With Ambipolar n- and p-Channel Cells“ in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 59, Nr. 6, JUNI 2012 [0100]
    • "Effects of Dopant-Segregated Profiles on Schottky Barrier Charge-Trapping Flash Memories" in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 61, Nr. 5, MAI 2014 [0100]
    • " Nonvolatile Schottky Barrier Multibit Cell With Source-Side Injected Programming and Reverse Drain-Side Hole Erasing" in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 57, Nr. 8, AUGUST 2010 [0100]
    • Wei Chang et al., betitelt „A Localized Two-Bit/Cell Nanowire SONOS Memory Using Schottky Barrier Source-Side Injected Programming“ in IEEE TRANSACTIONS ON NANOTECHNOLOGY, VOL. 12, Nr. 5, SEPTEMBER 2013; einem weiteren, betitelt" Draininduced Schottky barrier source-side hot carriers and its application to program local bits of nanowire charge-trapping memories" in Japanese Journal of Applied Physics 53, 094001 (2014) [0100]
    • Ching-Yuan Ho et al., betitelt „Enhancement of programming speed on gate-all-around poly-silicon nanowire nonvolatile memory using self-aligned NiSi Schottky barrier source/drain“ in URNAL OF APPLIED PHYSICS 114, 054503 (2013) [0100]
    • Zhou Fang et al., betitelt „A Study on Schottky Barrier NOR Flash Memory“, publiziert bei Nanoelectronics Conference (INEC), 2011 IEEE 4th International [0101]
    • Yan-Xiang Luo et al., betitelt „Coupling of carriers injection and charges distribution in Schottky barrier charge trapping memories using source-side electrons programming“, präsentiert bei Semicond. Sei. Technol. 29 (2014) 115006 [0101]
    • Sung-Jin Choi et al., in Dokumenten, betitelt „High Speed Flash Memory and 1T-DRAM on Dopant Segregated Schottky Barrier (DSSB) FinFET SONOS Device for Multi-functional SoC Applications“, publiziert bei 2008 IEEE International Electron Devices Meeting; „Enhancement of Program Speed in Dopant-Segregated Schottky-Barrier (DSSB) FinFET SONOS for NAND-Type Flash Memory“ in IEEE ELECTRON DEVICE LETTERS, VOL. 30, Nr. 1, JANUAR 2009 [0103]
    • Zer-Ming Lin et al., betitelt „Characteristics of n-Type Asymmetrie Schottky-Barrier Transistors with Silicided Schottky-Barrier Source and Heavily n-Type Doped Channel and Drain“, publiziert in dem Japanese Journal of Applied Physics 51 (2012) 064301 [0105]
    • Ru Huang et al., betitelt „High performance tunnel field-effect transistor by gate and source engineering“, publiziert in Nanotechnology 25 (2014) 505201 [0105]
    • Sebastian Glassner et al. in einem Dokument, betitelt „Multimode Silicon Nanowire Transistors“, publiziert bei Nano Lett. 2014, 14, 6699-6703 [0105]
    • Jian Zhang et al., betitelt „A Schottky-Barrier Silicon FinFET with 6.0 mV/dec Subthreshold Slope over 5 Decades of Current“, publiziert bei IEDM14; oder einem Dokument, betitelt „Polarity-Controllable Silicon Nanowire Transistors With Dual Threshold Voltages“, publiziert bei IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 61, Nr. 11, NOVEMBER 2014 [0105]
    • M. De Marchi et al., betitelt „Polarity Control in Double-Gate, Gate-All-Around Vertically Stacked Silicon Nanowire FETs“, publiziert bei IEDM12; und einem Nachfolgedokument, betitelt „Configurable Logic Gates Using Polarity-Controlled Silicon Nanowire Gate- All-Around FETs“, publiziert in IEEE ELECTRON DEVICE LETTERS, VOL. 35, Nr. 8, AUGUST 2014 [0105]
    • T. A. Krauss et al., betitelt „Favorable Combination of Schottky Barrier and Junctionless Properties in Field Effect Transistors for High Temperature Applications“, zu veröffentlichen bei PRiME 2016 [0105]
    • Yiran Chen et al, betitelt „A Nondestructive Self-Reference Scheme for Spin-Transfer Torque Random Access Memory (STT-RAM)“, publiziert bei Design, Automation & Test in Europe Conference & Exhibition (DATE), 2010 [0172]
    • D. Somasekhar et al. in einem Dokument, betitelt „Differential Current Switch Logic: A Low Power DCVS Logic Family“ Publiziert in IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 31, Nr. 7, JULI 1996 [0179]
    • W. Chen Dokument, betitelt " Mixed Multi-Threshold Differential Cascode Voltage Switch (MT-DCVS) Circuit Styles and Strategies for Low Power VLSI Design”, publiziert bei ISLPED’01 [0179]
    • Dae Woon Kang et al in einem Dokument, betitelt „Design of Enhanced Differential Cascade Voltage Switch Logic (EDCVSL) Circuits for High Fan-In Gate“, publiziert bei ASIC/SOC Conference, 2002 [0179]
    • Hui Zhang, betitelt ‚Low-Swing On-Chip Signaling Techniques: Effectiveness and Robustness‘, publiziert bei IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 8, Nr. 3, JUNI 2000 [0183]
    • D. Sekar, betitelt "3D Memory with Shared Lithography Steps: The Memory Industry's Plan to „Cram More Components onto Integrated Circuits“, präsentiert bei IEEE S3S 2014 [0193]
    • Daeseok Lee et. al., betitelt " BEOL compatible (300oC) TiN/TiOx/Ta/TiN 3D nanoscale (~10nm) IMT selector", publiziert bei IEDM 2013 [0193]
    • Liang Zhao et. al., betitelt „Ultrathin (~2nm) HfOx as the Fundamental Resistive Switching Element: Thickness Scaling Limit, Stack Engineering and 3D Integration“, publiziert bei IEDM 2014 [0193]
    • Ke-Jing Lee, betitelt „Effects of Electrodes on the Switching Behavior of Strontium Titanate Nickelate Resistive Random Access Memory“, publiziert bei Materials 2015, 8, 7191-7198 [0193]
    • Sung Hyun Jo et al. in einem Dokument, betitelt „Programmable Resistance Switching in Nanoscale Two-Terminal Devices“, publiziert von Nano Lett., Vol. 9, Nr. 1, 2009 [0193]
    • Adnan Mehonic et. al., betitelt „Resistive switching in silicon suboxide films“, publiziert von Journal of Applied Physics, Volume 111, Issue 7 [0193]
    • Yuefei Wang et al., betitelt „Resistive switching mechanism in silicon highly rich SiOx (x< 0.75) films based on silicon dangling bonds percolation model“, publiziert von Applied Physics Letters, Volume 102 Nummer 4; Volume 102 Number [0193]
    • Sungjun Kim et al., betitelt „Fully Si compatible SiN resistive switching memory with large self-rectification ratio“, publiziert bei AIP ADVANCES 6, 015021 (2016) [0193]
    • Shuang Gao et al , betitelt” Forming-free and self-rectifying resistive switching of the simple Pt/TaOx/n-Si structure for access device-free high-density memory application”, publiziert bei Nanoscale, 2015, 7, 6031-6038 [0193]
    • Umesh Chand, betitelt „Metal induced crystallized poly-Si-based conductive bridge resistive switching memory device with one transistor and one resistor architecture“, publiziert bei APPLIED PHYSICS LETTERS 107, 203502 (2015) [0193]
    • Adnan Mehonic, betitelt „Resistive switching in silicon suboxide films“ publiziert von JOURNAL OF APPLIED PHYSICS 111, 074507 (2012) [0193]
    • Emilie Bernard et al., betitelt „(MCFET)-Part I: Electrical Performance and Current Gain Analysis“, publiziert in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 56, Nr. 6, JUNI 2009 [0270]
    • Kyeong-Rok Kim et al., betitelt „Design of NOR flash memory cells with high speed programming by utilizing an asymmetric Silicide (TiSi2) Drain” [0277]
    • Jin-Woo Han et. al., betitelt „A Novel Bi-stable 1-Transistor SRAM for High Density Embedded Applications“, publiziert bei IEDM 2015 [0282]
    • Lixue Xia, betitelt „Technological Exploration of RRAM Crossbar Array for Matrix-Vector Multiplication“, publiziert bei JOURNAL OF COMPUTER SCIENCE AND TECHNOLOGY 31(1): 3-19 Jan. 2016 [0313]
    • Sangsu Park et al, betitelt „Electronic system with memristive synapses for pattern recognition“, publiziert von Scientific Reports | 5:10123 | DOI: 10.1038/srep 10123 [0313]
    • Yu Wang et al, betitelt " Energy Efficient RRAM Spiking Neural Network for Real Time Classification”, publiziert auf dem 25th Symposium on VLSI [0313]
    • Manan Suri, betitelt " Exploiting Intrinsic Variability of Filamentary Resistive Memory for Extreme Learning Machine Architectures”, publiziert von IEEE Transactions on Nanotechnology 15. June 2015 und Sangsu Park, betitelt " Nanoscale RRAM-based synaptic electronics: toward a neuromorphic computing device”, publiziert von Nanotechnology 24 (2013) [0313]
    • Woo Kwon et. al., betitelt „Integrate-and-Fire Neuron Circuit and Synaptic Device using Floating Body MOSFET with Spike Timing-Dependent Plasticity“, publiziert in dem JOURNAL OF SEMI-CONDUCTOR TECHNOLOGY AND SCIENCE, VOL.15, Nr.6, DEZEMBER, 2015 [0314]
    • Jang-Gn Yun et al., betitelt: „Single-Crystalline Si Stacked Array (STAR) NAND Flash Memory“, publiziert in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 58, Nr. 4, APRIL 2011 [0323]
    • K. Wostyn et al., betitelt „Selective Etch of Si and SiGe for Gate All-Around Device Architecture“, publiziert in ECS Transactions, 69 (8) 147-152 (2015) [0323]
    • V. Destefanis et al., betitelt: „HCl Selective Etching of Sil-xGex versus Si for Silicon On Nothing and Multi Gate Devices“, publiziert in ECS Transactions, 16 (10) 427-438 (2008) [0323]

Claims (30)

  1. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der erste Transistor mit dem zweiten Transistor selbstausgerichtet ist.
  2. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der erste Einkristallkanal mit dem zweiten Einkristallkanal auf einem atomaren Level ausgerichtet ist.
  3. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal und einen Erst-Transistor-Drain enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal und eine Zweit-Transistor-Source enthält, und wobei der Erst-Transistor-Drain mit der Zweit-Transistor-Source geteilt ist.
  4. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal und einen Erst-Transistor-Drain enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei die erste Anordnung eine dritte Speicherzelle enthält, die einen dritten Transistor und einen Dritt-Transistor-Drain enthält, und wobei der Dritt-Transistor-Drain direkt mit dem Erst-Transistor-Drain verbunden ist.
  5. Vorrichtung nach Anspruch 4, wobei der erste Transistor eine Erst-Transistor-Source enthält, und wobei der dritte Transistor eine Dritt-Transistor-Source enthält, und wobei die Dritt-Transistor-Source direkt mit der Erst-Transistor-Source verbunden ist.
  6. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal und einen Erst-Transistor-Drain enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei das erste Level wenigstens eine Speicherbitleitung enthält, und wobei die Bitleitung teilweise mit dem Erst-Transistor-Drain geteilt ist.
  7. Vorrichtung nach Anspruch 6, wobei die Bitleitung teilweise silizidiert ist.
  8. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal und einen Erst-Transistor-Drain enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der Erst-Transistor-Drain wenigstens teilweise silizidiert ist.
  9. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der erste Transistor einen Schottky-Barriere-Drain enthält.
  10. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der erste Transistor einen Dotant-segregierten Schottky-Barriere-Drain enthält.
  11. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei das erste Level wenigstens eine Speicherbitleitung enthält, und wobei die Bitleitung einen horizontalen Transistor enthält, welcher horizontale Transistor einen Steuerstrom innerhalb wenigstens der Bitleitung steuert.
  12. Vorrichtung nach Anspruch 11, wobei der horizontale Transistor ein verzweigungsfreier Transistor ist.
  13. Vorrichtung nach Anspruch 11, wobei der horizontale Transistor eine(n) Schottky-Barriere-Drain oder -Source enthält.
  14. Vorrichtung nach Anspruch 11, wobei der horizontale Transistor eine(n) Dotant-segregierten Schottky-Barriere-Drain oder -Source enthält.
  15. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei das zweite Level mit einem dritten Level überlagert ist, und wobei das dritte Level Speichersteuerschaltungen enthält, welche Speichersteuerschaltungen wenigstens eine Lese- oder Schreiboperation zu der ersten Speicherzelle steuern.
  16. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der erste Transistor ein asymmetrischer Transistor ist.
  17. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei das erste Level wenigstens eine Speicherbitleitung enthält, und wobei die Bitleitung zwischen dem ersten Level und dem zweiten Level geteilt ist.
  18. Vorrichtung nach Anspruch 17, wobei die Bitleitung Isolationsregionen hat, die um die gesamte Bitleitung herum angeordnet sind.
  19. Vorrichtung nach Anspruch 17, wobei die Bitleitung mit einer Inline-Treppenstruktur verbunden ist.
  20. Vorrichtung nach Anspruch 17, wobei die Bitleitung mit einer Treppenstruktur verbunden ist, die senkrecht bezüglich der Bitleitung angeordnet ist.
  21. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der erste Kanal wenigstens 5 % Ge Atome enthält.
  22. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der erste Transistor einen Ladungsfang-Gate-Stapel hat.
  23. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der erste Transistor einen schwimmenden Gate-Stapel hat.
  24. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der erste Transistor einen Ladungsfang-Gate-Stapel enthält, wobei der erste Transistor für ein Hochgeschwindigkeitschreiben von weniger als 100 ns ausgelegt ist.
  25. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei wenigstens einer der ersten Speicherzellen ausgelegt ist, um eine Spiegelbitkonfiguration zu unterstützen, wobei das Spiegelbit eine Zwei-Vertikalbit-Speicherregion innerhalb einer Speicherfacette enthält.
  26. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei wenigstens einer der ersten Speicherzellen ausgelegt ist, um eine Zwei-Horizontalorientierungsbit-Speicherregion innerhalb einer Speicherfacette zu unterstützen.
  27. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der erste Kanal eingerückt ist, wobei die Einrückung weniger als 10 % der Dicke einer/-s entsprechenden Drain ist.
  28. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der erste Kanal wenigstens 0,2 % Kohlenstoffatome enthält.
  29. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der erste Transistorkanal wenigstens zwei Facetten enthält, wobei jeder der Facetten mit einem verschiedenen Gate-Stapel verbunden ist.
  30. Multilevel-Halbleitervorrichtung, enthaltend: ein erstes Level enthaltend eine erste Anordnung von ersten Speicherzellen; ein zweites Level enthaltend eine zweite Anordnung von zweiten Speicherzellen, wobei das erste Level von dem zweiten Level überlagert wird, wobei wenigstens eine der ersten Speicherzellen einen vertikal orientierten ersten Transistor enthält, und wobei wenigstens eine der zweiten Speicherzellen einen vertikal orientierten zweiten Transistor enthält, und wobei der erste Transistor einen ersten Einkristallkanal enthält, und wobei der zweite Transistor einen zweiten Einkristallkanal enthält, und wobei der Erst-Transistor Drain Kohlenstoff an seinem Rand enthält, welcher erste Transistorkanal ausgelegt ist, um ein Dotantauswandern von der Erst-Transistor-Drain zu den ersten Transistorkanal zu unterdrücken.
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WO (1) WO2017053329A1 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665669B1 (en) 2019-02-26 2020-05-26 Globalfoundries Inc. Insulative structure with diffusion break integral with isolation layer and methods to form same
DE102020104740A1 (de) 2020-02-10 2021-08-12 Taiwan Semiconductor Manufacturing Co. Ltd. Speichervorrichtungen und verfahren zu deren herstellen
DE102020116048A1 (de) 2020-05-22 2021-11-25 Taiwan Semiconductor Manufacturing Co. Ltd. Speichervorrichtungen und verfahren zur herstellung derselben

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US9892800B2 (en) * 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9911754B1 (en) * 2016-10-07 2018-03-06 Macronix International Co., Ltd. 3D memory structure
US11930648B1 (en) * 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11812620B2 (en) * 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11869591B2 (en) * 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US10860923B2 (en) 2016-12-20 2020-12-08 Samsung Electronics Co., Ltd. High-density neuromorphic computing element
US10083981B2 (en) 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
US10431591B2 (en) * 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
US10348306B2 (en) 2017-03-09 2019-07-09 University Of Utah Research Foundation Resistive random access memory based multiplexers and field programmable gate arrays
US10312239B2 (en) * 2017-03-16 2019-06-04 Toshiba Memory Corporation Semiconductor memory including semiconductor oxie
US11180861B2 (en) 2017-06-20 2021-11-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
US10608011B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional NOR memory array architecture and methods for fabrication thereof
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10553495B2 (en) * 2017-10-19 2020-02-04 International Business Machines Corporation Nanosheet transistors with different gate dielectrics and workfunction metals
US10896916B2 (en) 2017-11-17 2021-01-19 Sunrise Memory Corporation Reverse memory cell
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
US11195796B2 (en) * 2018-05-08 2021-12-07 Mediatek Inc. Semiconductor device structure and method for forming the same
US11751391B2 (en) 2018-07-12 2023-09-05 Sunrise Memory Corporation Methods for fabricating a 3-dimensional memory structure of nor memory strings
US11069696B2 (en) 2018-07-12 2021-07-20 Sunrise Memory Corporation Device structure for a 3-dimensional NOR memory array and methods for improved erase operations applied thereto
CN112567516A (zh) 2018-07-12 2021-03-26 日升存储公司 三维nor存储器阵列的制造方法
US10664746B2 (en) * 2018-07-17 2020-05-26 Macronix International Co., Ltd. Neural network system
CN112602193A (zh) * 2018-09-05 2021-04-02 东京毅力科创株式会社 用于制造单片集成3d cmos逻辑和存储器的架构设计和工艺
US11538808B2 (en) * 2018-09-07 2022-12-27 Intel Corporation Structures and methods for memory cells
TWI713195B (zh) 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
CN109300903A (zh) * 2018-09-28 2019-02-01 长江存储科技有限责任公司 基于硅通孔堆叠的三堆存储器结构及制造方法
KR102630024B1 (ko) * 2018-10-04 2024-01-30 삼성전자주식회사 반도체 메모리 소자
CN109712986B (zh) * 2018-11-27 2021-06-01 长江存储科技有限责任公司 3d存储器件及其制造方法
CN113169041B (zh) 2018-12-07 2024-04-09 日升存储公司 形成多层垂直nor型存储器串阵列的方法
CN111554680B (zh) * 2018-12-10 2023-09-05 钰创科技股份有限公司 统一集成电路系统
US10847508B2 (en) * 2018-12-27 2020-11-24 Micron Technology, Inc. Apparatus with a current-gain layout
EP3918633A4 (de) 2019-01-30 2023-02-08 Sunrise Memory Corporation Vorrichtung mit eingebettetem speicher mit hoher bandbreite und hoher kapazität unter verwendung von waferbonden
JP2022519537A (ja) 2019-02-11 2022-03-24 サンライズ メモリー コーポレイション 垂直型薄膜トランジスタ、及び、垂直型薄膜トランジスタの、３次元メモリアレイのためのビット線コネクタとしての応用メモリ回路方法
US11296023B2 (en) * 2019-04-10 2022-04-05 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US11476363B2 (en) 2019-04-10 2022-10-18 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US10818592B1 (en) * 2019-04-29 2020-10-27 Nanya Technology Corporation Semiconductor memory device including decoupling capacitor array arranged overlying one-time programmable device
CN110537259A (zh) 2019-06-28 2019-12-03 长江存储科技有限责任公司 三维存储器件中的存储器内计算
CN110476209B (zh) 2019-06-28 2020-11-17 长江存储科技有限责任公司 三维存储器件中的存储器内计算
US11917821B2 (en) 2019-07-09 2024-02-27 Sunrise Memory Corporation Process for a 3-dimensional array of horizontal nor-type memory strings
KR20220031033A (ko) 2019-07-09 2022-03-11 선라이즈 메모리 코포레이션 수평 nor형 메모리 스트링의 3차원 어레이를 위한 공정
JP2021048324A (ja) 2019-09-19 2021-03-25 キオクシア株式会社 メモリデバイス
KR20210052660A (ko) 2019-10-29 2021-05-11 삼성전자주식회사 3차원 반도체 메모리 소자
CN112909009B (zh) * 2019-12-03 2022-12-20 芯恩（青岛）集成电路有限公司 三维无结型神经元网络器件及其制作方法
KR20210072636A (ko) * 2019-12-09 2021-06-17 에스케이하이닉스 주식회사 강유전층을 구비하는 비휘발성 메모리 장치
CN111106179A (zh) * 2019-12-11 2020-05-05 华东师范大学 一种双金属功函数栅的可重构场效应晶体管
US11466358B2 (en) * 2019-12-13 2022-10-11 Arizona Board Of Regents On Behalf Of Arizona State University Method of forming a porous multilayer material
US11515309B2 (en) 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
TWI783369B (zh) 2020-02-07 2022-11-11 美商森恩萊斯記憶體公司 準揮發性系統級記憶體
TWI836184B (zh) 2020-02-07 2024-03-21 美商森恩萊斯記憶體公司 具有低延遲的高容量記憶體電路
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
WO2021173572A1 (en) 2020-02-24 2021-09-02 Sunrise Memory Corporation Channel controller for shared memory access
US11508693B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation High capacity memory module including wafer-section memory circuit
WO2021207050A1 (en) 2020-04-08 2021-10-14 Sunrise Memory Corporation Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional nor memory string array
DE102020127584B4 (de) * 2020-05-28 2024-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Dreidimensionale speichervorrichtung mit ferroelektrischemmaterial
US11574929B2 (en) * 2020-05-28 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. 3D ferroelectric memory
US11631698B2 (en) 2020-05-28 2023-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device with ferroelectric material
DE102020128720B4 (de) 2020-05-29 2023-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Speichervorrichtung und verfahren zum bilden einer speichervorrichtung
WO2021243484A1 (zh) * 2020-05-30 2021-12-09 华为技术有限公司 一种铁电存储器及其制作方法、电子设备
JP7317989B2 (ja) * 2020-06-05 2023-07-31 長江存儲科技有限責任公司 ３次元メモリデバイス内の階段構造およびそれを形成するための方法
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11653500B2 (en) * 2020-06-25 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array contact structures
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) * 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11974441B2 (en) * 2020-08-13 2024-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including epitaxial source lines and bit lines
WO2022047067A1 (en) 2020-08-31 2022-03-03 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array or nor memory strings and process for fabricating the same
CN112180231B (zh) * 2020-09-01 2021-09-14 长江存储科技有限责任公司 一种晶圆的失效分析方法
WO2022108848A1 (en) 2020-11-17 2022-05-27 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
KR20220078102A (ko) 2020-12-03 2022-06-10 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
CN112653751B (zh) * 2020-12-18 2022-05-13 杭州电子科技大学 物联网环境下基于多层极限学习机的分布式入侵检测方法
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US20220336487A1 (en) * 2021-04-19 2022-10-20 Micron Technology, Inc. Electronic devices comprising blocks with different memory cells, and related methods and systems
CN113013037B (zh) * 2021-05-26 2021-07-30 晶芯成(北京)科技有限公司 3d半导体器件及其形成方法
TWI771081B (zh) * 2021-06-25 2022-07-11 華邦電子股份有限公司 半導體元件及其形成方法
WO2023272591A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Peripheral circuit having recess gate transistors and method for forming the same
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
US20230042514A1 (en) * 2021-08-05 2023-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Variable-sized active regions for a semiconductor device and methods of making same
CN117219614A (zh) * 2022-05-31 2023-12-12 长鑫存储技术有限公司 半导体结构及其制作方法
CN115831877B (zh) * 2022-12-12 2023-09-05 中国科学院上海微系统与信息技术研究所 基于异质集成的氧化镓cascade结构及制备方法
CN115922109B (zh) * 2023-01-05 2023-07-25 成都功成半导体有限公司 一种晶圆背面激光切割方法及晶圆

Citations (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US349A (en) 1837-08-08 Samuel utter
US8581A (en) 1851-12-09 Improvement in feeding logs in saw-mills
US3048508A (en) 1958-06-11 1962-08-07 Westinghouse Electric Corp Resinous compositions and composite laminated members produced therewith
US5608250A (en) 1993-11-29 1997-03-04 Sgs-Thomson Microelectronics S.A. Volatile memory cell with interface charge traps
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
EP0979994A2 (de) 1998-08-11 2000-02-16 Instituto Elettrotecnico Nazionale Galileo Ferraris Vorrichtung aus porösem Material zum optischen Gasnachweis
US6037808A (en) 1997-12-24 2000-03-14 Texas Instruments Incorporated Differential SOI amplifiers having tied floating body connections
US6067244A (en) 1997-10-14 2000-05-23 Yale University Ferroelectric dynamic random access memory
US6204529B1 (en) 1999-08-27 2001-03-20 Hsing Lan Lung 8 bit per cell non-volatile semiconductor memory structure utilizing trench technology and dielectric floating gate
US6384448B1 (en) 2000-02-28 2002-05-07 Micron Technology, Inc. P-channel dynamic flash memory cells with ultrathin tunnel oxides
US6456535B2 (en) 2000-02-28 2002-09-24 Micron Technology, Inc. Dynamic flash memory cells with ultra thin tunnel oxides
US6670669B1 (en) 1999-08-10 2003-12-30 Fujitsu Limited Multiple-bit non-volatile memory utilizing non-conductive charge trapping gate
US6821826B1 (en) 2003-09-30 2004-11-23 International Business Machines Corporation Three dimensional CMOS integrated circuits having device layers built on different crystal oriented wafers
US6864139B2 (en) 2000-02-29 2005-03-08 Micron Technology, Inc. Static NVRAM with ultra thin tunnel oxides
US6906953B2 (en) 2002-06-21 2005-06-14 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
US6958937B2 (en) 2001-08-30 2005-10-25 Micron Technology Inc. DRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US20060007745A1 (en) 2002-04-12 2006-01-12 Samsung Electronics Co., Ltd. Two-bit charge trap nonvolatile memory device and methods of operating and fabricating the same
US7091551B1 (en) 2005-04-13 2006-08-15 International Business Machines Corporation Four-bit FinFET NVRAM memory device
US7262116B2 (en) 2004-06-10 2007-08-28 Applied Materials, Inc. Low temperature epitaxial growth of silicon-containing films using close proximity UV radiation
US7288813B2 (en) 2004-09-02 2007-10-30 Fujitsu Limited Direct tunneling semiconductor memory device and fabrication process thereof
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
US7414889B2 (en) 2006-05-23 2008-08-19 Macronix International Co., Ltd. Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices
US7462539B2 (en) 2004-04-14 2008-12-09 Fujitsu Limited Direct tunneling memory with separated transistor and tunnel areas
US7512016B2 (en) 2006-05-05 2009-03-31 Macronix International Co., Ltd. Method of programming and erasing a p-channel be-SONOS NAND flash memory
US7560018B2 (en) 2004-01-21 2009-07-14 Lake Shore Cryotronics, Inc. Semiconductor electrochemical etching processes employing closed loop control
US7759715B2 (en) 2007-10-15 2010-07-20 Micron Technology, Inc. Memory cell comprising dynamic random access memory (DRAM) nanoparticles and nonvolatile memory (NVM) nanoparticle
US7772096B2 (en) 2008-07-10 2010-08-10 International Machines Corporation Formation of SOI by oxidation of silicon with engineered porosity gradient
US7848148B2 (en) 2007-10-18 2010-12-07 Macronix International Co., Ltd. One-transistor cell semiconductor on insulator random access memory
US7852675B2 (en) 2008-04-23 2010-12-14 Kabushiki Kaisha Toshiba Three dimensional stacked nonvolatile semiconductor memory
US20110092030A1 (en) 2009-04-14 2011-04-21 NuPGA Corporation System comprising a semiconductor device and structure
US7973559B2 (en) 2009-05-05 2011-07-05 William Marsh Rice University Method for fabrication of a semiconductor element and structure thereof
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8115511B2 (en) 2009-04-14 2012-02-14 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US8183617B2 (en) 2009-04-27 2012-05-22 Macronix International Co., Ltd. Injection method with Schottky source/drain
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8283215B2 (en) 2010-10-13 2012-10-09 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US8298875B1 (en) 2011-03-06 2012-10-30 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8329535B2 (en) 2007-06-11 2012-12-11 Macronix International Co., Ltd. Multi-level-cell trapping DRAM
US8330189B2 (en) 2010-06-21 2012-12-11 Kilopass Technology, Inc. One-time programmable memory and method for making the same
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8390326B2 (en) 2009-05-05 2013-03-05 William Marsh Rice University Method for fabrication of a semiconductor element and structure thereof
US20130064272A1 (en) 2011-08-31 2013-03-14 The University Of Bristol Communication system, method and apparatus
US8426294B2 (en) 2009-03-03 2013-04-23 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
US8426906B2 (en) 2008-04-18 2013-04-23 Macronix International Co., Ltd. Method and structure for a semiconductor charge storage device
US8440129B2 (en) 2007-11-02 2013-05-14 President And Fellows Of Harvard College Production of free-standing solid state layers by thermal processing of substrates with a polymer
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8470689B2 (en) 2010-11-10 2013-06-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for forming a multilayer structure
US8501609B2 (en) 2012-02-02 2013-08-06 Tower Semiconductor Ltd. Method for generating a three-dimensional NAND memory with mono-crystalline channels using sacrificial material
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US20140045324A1 (en) 2011-05-19 2014-02-13 Matheson Tri-Gas, Inc. Low temperature epitaxy of a semiconductor alloy including silicon and germanium employing a high order silane precursor
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US8686497B2 (en) 2009-09-08 2014-04-01 The Regents Of The University Of California DRAM cell utilizing a doubly gated vertical channel
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US8803206B1 (en) 2012-12-29 2014-08-12 Monolithic 3D Inc. 3D semiconductor device and structure
US8877077B2 (en) 2008-12-23 2014-11-04 Siltectra Gmbh Method for producing thin, free-standing layers of solid state materials with structured surfaces
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US8906218B2 (en) 2010-05-05 2014-12-09 Solexel, Inc. Apparatus and methods for uniformly forming porous semiconductor on a substrate
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US9025386B1 (en) 2013-11-20 2015-05-05 International Business Machines Corporation Embedded charge trap multi-time-programmable-read-only-memory for high performance logic technology
US9023688B1 (en) 2013-06-09 2015-05-05 Monolithic 3D Inc. Method of processing a semiconductor device
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US9275732B2 (en) 2013-12-13 2016-03-01 Taiwan Semiconductor Manufacturing Company Ltd. Write buffer for resistive random access memory
US20160064283A1 (en) 2013-05-03 2016-03-03 Siltectra Gmbh Method And Device For The Production Of Wafers With A Pre-Defined Break Initiation Point
US20160086839A1 (en) 2013-05-03 2016-03-24 Siltectra Gmbh Method For The Production Of A Wafer With A Carrier Unit

Family Cites Families (761)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3007090A (en) 1957-09-04 1961-10-31 Ibm Back resistance control for junction semiconductor devices
US3819959A (en) 1970-12-04 1974-06-25 Ibm Two phase charge-coupled semiconductor device
US4009483A (en) 1974-04-04 1977-02-22 Motorola, Inc. Implementation of surface sensitive semiconductor devices
US4197555A (en) 1975-12-29 1980-04-08 Fujitsu Limited Semiconductor device
US4213139A (en) 1978-05-18 1980-07-15 Texas Instruments Incorporated Double level polysilicon series transistor cell
US4400715A (en) 1980-11-19 1983-08-23 International Business Machines Corporation Thin film semiconductor device and method for manufacture
JPS58164219A (ja) 1982-03-25 1983-09-29 Agency Of Ind Science & Technol 積層型半導体装置の製造方法
DE3211761A1 (de) 1982-03-30 1983-10-06 Siemens Ag Verfahren zum herstellen von integrierten mos-feldeffekttransistorschaltungen in siliziumgate-technologie mit silizid beschichteten diffusionsgebieten als niederohmige leiterbahnen
JPS593950A (ja) 1982-06-30 1984-01-10 Fujitsu Ltd ゲ−トアレイチツプ
US4522657A (en) 1983-10-20 1985-06-11 Westinghouse Electric Corp. Low temperature process for annealing shallow implanted N+/P junctions
JPS6130059A (ja) 1984-07-20 1986-02-12 Nec Corp 半導体装置の製造方法
JPS61256663A (ja) 1985-05-09 1986-11-14 Agency Of Ind Science & Technol 半導体装置
EP0208795A1 (de) 1985-07-12 1987-01-21 International Business Machines Corporation Verfahren zum Herstellen eines selbstausrichtenden Feldeffekttransistors mit einem Metallhalbleiterkontakt
KR900008647B1 (ko) 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
US4829018A (en) 1986-06-27 1989-05-09 Wahlstrom Sven E Multilevel integrated circuits employing fused oxide layers
US4704785A (en) 1986-08-01 1987-11-10 Texas Instruments Incorporated Process for making a buried conductor by fusing two wafers
US4887134A (en) 1986-09-26 1989-12-12 Canon Kabushiki Kaisha Semiconductor device having a semiconductor region in which either the conduction or valence band remains flat while bandgap is continuously graded
US4732312A (en) 1986-11-10 1988-03-22 Grumman Aerospace Corporation Method for diffusion bonding of alloys having low solubility oxides
US4721885A (en) 1987-02-11 1988-01-26 Sri International Very high speed integrated microelectronic tubes
US4854986A (en) 1987-05-13 1989-08-08 Harris Corporation Bonding technique to join two or more silicon wafers
JP2606857B2 (ja) 1987-12-10 1997-05-07 株式会社日立製作所 半導体記憶装置の製造方法
US5032007A (en) 1988-04-07 1991-07-16 Honeywell, Inc. Apparatus and method for an electronically controlled color filter for use in information display applications
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US4866304A (en) 1988-05-23 1989-09-12 Motorola, Inc. BICMOS NAND gate
US4956307A (en) 1988-11-10 1990-09-11 Texas Instruments, Incorporated Thin oxide sidewall insulators for silicon-over-insulator transistors
JPH0344067A (ja) 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US5217916A (en) 1989-10-03 1993-06-08 Trw Inc. Method of making an adaptive configurable gate array
US5012153A (en) 1989-12-22 1991-04-30 Atkinson Gary M Split collector vacuum field effect transistor
DE69126228T2 (de) 1990-03-24 1997-10-09 Canon Kk Optische Wärmebehandlungsmethode für Halbleiterschicht und Herstellungsverfahren von Halbleiteranordnung mit solcher Halbleiterschicht
JPH0636413B2 (ja) 1990-03-29 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
US5063171A (en) 1990-04-06 1991-11-05 Texas Instruments Incorporated Method of making a diffusionless virtual drain and source conductor/oxide semiconductor field effect transistor
US5541441A (en) 1994-10-06 1996-07-30 Actel Corporation Metal to metal antifuse
US5047979A (en) 1990-06-15 1991-09-10 Integrated Device Technology, Inc. High density SRAM circuit with ratio independent memory cells
JPH0478123A (ja) 1990-07-20 1992-03-12 Fujitsu Ltd 半導体装置の製造方法
EP0688048A3 (de) 1990-08-03 1996-02-28 Canon Kk Halbleitersubstrat mit SOI Struktur
US5206749A (en) 1990-12-31 1993-04-27 Kopin Corporation Liquid crystal display having essentially single crystal transistors pixels and driving circuits
US5861929A (en) 1990-12-31 1999-01-19 Kopin Corporation Active matrix color display with multiple cells and connection through substrate
US5701027A (en) 1991-04-26 1997-12-23 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
KR930006732B1 (ko) 1991-05-08 1993-07-23 재단법인 한국전자통신연구소 전기적 특성을 갖는 구조물이 매립된 반도체기판 및 그 제조방법
US5258643A (en) 1991-07-25 1993-11-02 Massachusetts Institute Of Technology Electrically programmable link structures and methods of making same
TW211621B (de) 1991-07-31 1993-08-21 Canon Kk
JPH05198739A (ja) 1991-09-10 1993-08-06 Mitsubishi Electric Corp 積層型半導体装置およびその製造方法
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH0793363B2 (ja) 1991-09-25 1995-10-09 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
US5266511A (en) 1991-10-02 1993-11-30 Fujitsu Limited Process for manufacturing three dimensional IC's
JP3112106B2 (ja) 1991-10-11 2000-11-27 キヤノン株式会社 半導体基材の作製方法
JP3261685B2 (ja) 1992-01-31 2002-03-04 キヤノン株式会社 半導体素子基体及びその作製方法
JP3237888B2 (ja) 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
US5308782A (en) 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
US5371431A (en) 1992-03-04 1994-12-06 Mcnc Vertical microelectronic field emission devices including elongate vertical pillars having resistive bottom portions
US5265047A (en) 1992-03-09 1993-11-23 Monolithic System Technology High density SRAM circuit with single-ended memory cells
US6714625B1 (en) 1992-04-08 2004-03-30 Elm Technology Corporation Lithography device for semiconductor circuit pattern generation
US6355976B1 (en) 1992-05-14 2002-03-12 Reveo, Inc Three-dimensional packaging technology for multi-layered integrated circuits
US5646547A (en) 1994-04-28 1997-07-08 Xilinx, Inc. Logic cell which can be configured as a latch without static one's problem
US5535342A (en) 1992-11-05 1996-07-09 Giga Operations Corporation Pld connector for module having configuration of either first PLD or second PLD and reconfigurable bus for communication of two different bus protocols
JPH06318864A (ja) 1993-05-07 1994-11-15 Toshiba Corp フィールドプログラマブルゲートアレイ
WO1995009438A1 (en) 1993-09-30 1995-04-06 Kopin Corporation Three-dimensional processor using transferred thin film circuits
US5485031A (en) 1993-11-22 1996-01-16 Actel Corporation Antifuse structure suitable for VLSI application
TW330313B (en) 1993-12-28 1998-04-21 Canon Kk A semiconductor substrate and process for producing same
US5817574A (en) 1993-12-29 1998-10-06 Intel Corporation Method of forming a high surface area interconnection structure
JP3514500B2 (ja) 1994-01-28 2004-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5554870A (en) 1994-02-04 1996-09-10 Motorola, Inc. Integrated circuit having both vertical and horizontal devices and process for making the same
US7148119B1 (en) 1994-03-10 2006-12-12 Canon Kabushiki Kaisha Process for production of semiconductor substrate
JP3352340B2 (ja) 1995-10-06 2002-12-03 キヤノン株式会社 半導体基体とその製造方法
US5682107A (en) 1994-04-01 1997-10-28 Xilinx, Inc. FPGA architecture with repeatable tiles including routing matrices and logic matrices
US5627106A (en) 1994-05-06 1997-05-06 United Microelectronics Corporation Trench method for three dimensional chip connecting during IC fabrication
US5424560A (en) 1994-05-31 1995-06-13 Motorola, Inc. Integrated multicolor organic led array
US5594563A (en) 1994-05-31 1997-01-14 Honeywell Inc. High resolution subtractive color projection system
MY114888A (en) 1994-08-22 2003-02-28 Ibm Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips
DE4433833A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
US5527423A (en) 1994-10-06 1996-06-18 Cabot Corporation Chemical mechanical polishing slurry for metal layers
JPH10500535A (ja) 1994-10-11 1998-01-13 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 複数の波長で光を発生するための発光ダイオードのモノリシック・アレイ及びそれをマルチカラー・デイスプレイに応用するための使用方法
FR2726126A1 (fr) 1994-10-24 1996-04-26 Mitsubishi Electric Corp Procede de fabrication de dispositifs a diodes electroluminescentes a lumiere visible
TW358907B (en) 1994-11-22 1999-05-21 Monolithic System Tech Inc A computer system and a method of using a DRAM array as a next level cache memory
US6358631B1 (en) 1994-12-13 2002-03-19 The Trustees Of Princeton University Mixed vapor deposited films for electroluminescent devices
US6548956B2 (en) 1994-12-13 2003-04-15 The Trustees Of Princeton University Transparent contacts for organic devices
US5707745A (en) 1994-12-13 1998-01-13 The Trustees Of Princeton University Multicolor organic light emitting devices
US5703436A (en) 1994-12-13 1997-12-30 The Trustees Of Princeton University Transparent contacts for organic devices
US5586291A (en) 1994-12-23 1996-12-17 Emc Corporation Disk controller with volatile and non-volatile cache memories
US5737748A (en) 1995-03-15 1998-04-07 Texas Instruments Incorporated Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory
US5478762A (en) 1995-03-16 1995-12-26 Taiwan Semiconductor Manufacturing Company Method for producing patterning alignment marks in oxide
US5937312A (en) 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
US5789758A (en) 1995-06-07 1998-08-04 Micron Technology, Inc. Chalcogenide memory cell with a plurality of chalcogenide electrodes
FR2738671B1 (fr) 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
US5583349A (en) 1995-11-02 1996-12-10 Motorola Full color light emitting diode display
US5583350A (en) 1995-11-02 1996-12-10 Motorola Full color light emitting diode display assembly
US5781031A (en) 1995-11-21 1998-07-14 International Business Machines Corporation Programmable logic array
US5617991A (en) 1995-12-01 1997-04-08 Advanced Micro Devices, Inc. Method for electrically conductive metal-to-metal bonding
US5748161A (en) 1996-03-04 1998-05-05 Motorola, Inc. Integrated electro-optical package with independent menu bar
FR2747506B1 (fr) 1996-04-11 1998-05-15 Commissariat Energie Atomique Procede d'obtention d'un film mince de materiau semiconducteur comprenant notamment des composants electroniques
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
US6424016B1 (en) 1996-05-24 2002-07-23 Texas Instruments Incorporated SOI DRAM having P-doped polysilicon gate for a memory pass transistor
KR100486803B1 (ko) 1996-06-18 2005-06-16 소니 가부시끼 가이샤 자발광표시장치
US5977961A (en) 1996-06-19 1999-11-02 Sun Microsystems, Inc. Method and apparatus for amplitude band enabled addressing arrayed elements
US6027958A (en) 1996-07-11 2000-02-22 Kopin Corporation Transferred flexible integrated circuit
CN1143394C (zh) 1996-08-27 2004-03-24 精工爱普生株式会社 剥离方法、溥膜器件的转移方法和薄膜器件
US5770881A (en) 1996-09-12 1998-06-23 International Business Machines Coproration SOI FET design to reduce transient bipolar current
JP3584635B2 (ja) 1996-10-04 2004-11-04 株式会社デンソー 半導体装置及びその製造方法
US5770483A (en) 1996-10-08 1998-06-23 Advanced Micro Devices, Inc. Multi-level transistor fabrication method with high performance drain-to-gate connection
US5835396A (en) 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US6020263A (en) 1996-10-31 2000-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of recovering alignment marks after chemical mechanical polishing of tungsten
US8779597B2 (en) 2004-06-21 2014-07-15 Sang-Yun Lee Semiconductor device with base support structure
US8058142B2 (en) 1996-11-04 2011-11-15 Besang Inc. Bonded semiconductor structure and method of making the same
US7800199B2 (en) 2003-06-24 2010-09-21 Oh Choonsik Semiconductor circuit
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
US7470598B2 (en) 2004-06-21 2008-12-30 Sang-Yun Lee Semiconductor layer structure and method of making the same
US7470142B2 (en) 2004-06-21 2008-12-30 Sang-Yun Lee Wafer bonding method
US7888764B2 (en) 2003-06-24 2011-02-15 Sang-Yun Lee Three-dimensional integrated circuit structure
US7633162B2 (en) 2004-06-21 2009-12-15 Sang-Yun Lee Electronic circuit with embedded memory
US8018058B2 (en) 2004-06-21 2011-09-13 Besang Inc. Semiconductor memory device
US20050280155A1 (en) 2004-06-21 2005-12-22 Sang-Yun Lee Semiconductor bonding and layer transfer method
US5872029A (en) 1996-11-07 1999-02-16 Advanced Micro Devices, Inc. Method for forming an ultra high density inverter using a stacked transistor arrangement
KR100304161B1 (ko) 1996-12-18 2001-11-30 미다라이 후지오 반도체부재의제조방법
US5812708A (en) 1996-12-31 1998-09-22 Intel Corporation Method and apparatus for distributing an optical clock in an integrated circuit
US6331722B1 (en) 1997-01-18 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Hybrid circuit and electronic device using same
US5893721A (en) 1997-03-24 1999-04-13 Motorola, Inc. Method of manufacture of active matrix LED array
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US6191007B1 (en) 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
US6159825A (en) 1997-05-12 2000-12-12 Silicon Genesis Corporation Controlled cleavage thin film separation process using a reusable substrate
US5877070A (en) 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US6111260A (en) 1997-06-10 2000-08-29 Advanced Micro Devices, Inc. Method and apparatus for in situ anneal during ion implant
JP4032454B2 (ja) 1997-06-27 2008-01-16 ソニー株式会社 三次元回路素子の製造方法
US6207523B1 (en) 1997-07-03 2001-03-27 Micron Technology, Inc. Methods of forming capacitors DRAM arrays, and monolithic integrated circuits
US6072209A (en) 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US6321134B1 (en) 1997-07-29 2001-11-20 Silicon Genesis Corporation Clustertool system software using plasma immersion ion implantation
US5882987A (en) 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US6201629B1 (en) 1997-08-27 2001-03-13 Microoptical Corporation Torsional micro-mechanical mirror system
US6009496A (en) 1997-10-30 1999-12-28 Winbond Electronics Corp. Microcontroller with programmable embedded flash memory
US6376337B1 (en) 1997-11-10 2002-04-23 Nanodynamics, Inc. Epitaxial SiOx barrier/insulation layer
US6232643B1 (en) 1997-11-13 2001-05-15 Micron Technology, Inc. Memory using insulator traps
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US5952681A (en) 1997-11-24 1999-09-14 Chen; Hsing Light emitting diode emitting red, green and blue light
US6271542B1 (en) 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
US6369410B1 (en) 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US6052498A (en) 1997-12-19 2000-04-18 Intel Corporation Method and apparatus providing an optical input/output bus through the back side of an integrated circuit die
JP3501642B2 (ja) 1997-12-26 2004-03-02 キヤノン株式会社 基板処理方法
TW406419B (en) 1998-01-15 2000-09-21 Siemens Ag Memory-cells arrangement and its production method
US6071795A (en) 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
US6417108B1 (en) 1998-02-04 2002-07-09 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
US5943574A (en) 1998-02-23 1999-08-24 Motorola, Inc. Method of fabricating 3D multilayer semiconductor circuits
US6448615B1 (en) 1998-02-26 2002-09-10 Micron Technology, Inc. Methods, structures, and circuits for transistors with gate-to-body capacitive coupling
JP4126747B2 (ja) 1998-02-27 2008-07-30 セイコーエプソン株式会社 ３次元デバイスの製造方法
US6153495A (en) 1998-03-09 2000-11-28 Intersil Corporation Advanced methods for making semiconductor devices by low temperature direct bonding
US5965875A (en) 1998-04-24 1999-10-12 Foveon, Inc. Color separation in an active pixel cell imaging array using a triple-well structure
US6057212A (en) 1998-05-04 2000-05-02 International Business Machines Corporation Method for making bonded metal back-plane substrates
US6331468B1 (en) 1998-05-11 2001-12-18 Lsi Logic Corporation Formation of integrated circuit structure using one or more silicon layers for implantation and out-diffusion in formation of defect-free source/drain regions and also for subsequent formation of silicon nitride spacers
US6229161B1 (en) 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6125217A (en) 1998-06-26 2000-09-26 Intel Corporation Clock distribution network
US6423614B1 (en) 1998-06-30 2002-07-23 Intel Corporation Method of delaminating a thin film using non-thermal techniques
US6054370A (en) 1998-06-30 2000-04-25 Intel Corporation Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer
US6392253B1 (en) 1998-08-10 2002-05-21 Arjun J. Saxena Semiconductor device with single crystal films grown on arrayed nucleation sites on amorphous and/or non-single crystal surfaces
US6242778B1 (en) 1998-09-22 2001-06-05 International Business Machines Corporation Cooling method for silicon on insulator devices
JP2000132961A (ja) 1998-10-23 2000-05-12 Canon Inc 磁気薄膜メモリ、磁気薄膜メモリの読出し方法、及び磁気薄膜メモリの書込み方法
JP2000199827A (ja) 1998-10-27 2000-07-18 Sony Corp 光導波装置およびその製造方法
US6423613B1 (en) 1998-11-10 2002-07-23 Micron Technology, Inc. Low temperature silicon wafer bond process with bulk material bond strength
US5977579A (en) 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6331733B1 (en) 1999-08-10 2001-12-18 Easic Corporation Semiconductor device
US6245634B1 (en) 1999-10-28 2001-06-12 Easic Corporation Method for design and manufacture of semiconductors
EP1041624A1 (de) 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Transfermethode ultra-dünner Substrate und Anwendung zur Herstellung von Mehrlagen-Dünnschichtstrukturen
US6430734B1 (en) 1999-04-15 2002-08-06 Sycon Design, Inc. Method for determining bus line routing for components of an integrated circuit
JP2001006370A (ja) 1999-06-17 2001-01-12 Nec Corp Ｓｒａｍ回路
JP2001007698A (ja) 1999-06-25 2001-01-12 Mitsubishi Electric Corp データｐｌｌ回路
US6355980B1 (en) 1999-07-15 2002-03-12 Nanoamp Solutions Inc. Dual die memory
US6242324B1 (en) 1999-08-10 2001-06-05 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating singe crystal materials over CMOS devices
US6294018B1 (en) 1999-09-15 2001-09-25 Lucent Technologies Alignment techniques for epitaxial growth processes
US6653209B1 (en) 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
US6500694B1 (en) 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6261935B1 (en) 1999-12-13 2001-07-17 Chartered Semiconductor Manufacturing Ltd. Method of forming contact to polysilicon gate for MOS devices
US6701071B2 (en) 2000-01-11 2004-03-02 Minolta Co., Ltd. Lens barrel with built-in blur correction mechanism
US6281102B1 (en) 2000-01-13 2001-08-28 Integrated Device Technology, Inc. Cobalt silicide structure for improving gate oxide integrity and method for fabricating same
SE0000148D0 (sv) 2000-01-17 2000-01-17 Forskarpatent I Syd Ab Tillverkningsförfarande för IR-detektormatriser
US6614109B2 (en) 2000-02-04 2003-09-02 International Business Machines Corporation Method and apparatus for thermal management of integrated circuits
US6871396B2 (en) 2000-02-09 2005-03-29 Matsushita Electric Industrial Co., Ltd. Transfer material for wiring substrate
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
US6331790B1 (en) 2000-03-10 2001-12-18 Easic Corporation Customizable and programmable cell array
US6756811B2 (en) 2000-03-10 2004-06-29 Easic Corporation Customizable and programmable cell array
US6544837B1 (en) 2000-03-17 2003-04-08 International Business Machines Corporation SOI stacked DRAM logic
JP2001284360A (ja) 2000-03-31 2001-10-12 Hitachi Ltd 半導体装置
AU2001262953A1 (en) 2000-04-28 2001-11-12 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6635552B1 (en) 2000-06-12 2003-10-21 Micron Technology, Inc. Methods of forming semiconductor constructions
US6635588B1 (en) 2000-06-12 2003-10-21 Ultratech Stepper, Inc. Method for laser thermal processing using thermally induced reflectivity switch
US6404043B1 (en) 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
KR100372639B1 (ko) 2000-06-21 2003-02-17 주식회사 하이닉스반도체 모스팻 소자의 제조방법
JP4424830B2 (ja) 2000-06-30 2010-03-03 Ｏｋｉセミコンダクタ株式会社 半導体装置
US6429484B1 (en) 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
US6580124B1 (en) 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
EP1312120A1 (de) * 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dichte matrizen und ladungsspeicheranordnungen und verfahren zur herstellung
US6534851B1 (en) 2000-08-21 2003-03-18 Agere Systems, Inc. Modular semiconductor substrates
US6331943B1 (en) 2000-08-28 2001-12-18 Motorola, Inc. MTJ MRAM series-parallel architecture
US6537891B1 (en) 2000-08-29 2003-03-25 Micron Technology, Inc. Silicon on insulator DRAM process utilizing both fully and partially depleted devices
US6600173B2 (en) 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
US7015719B1 (en) 2000-09-02 2006-03-21 Actel Corporation Tileable field-programmable gate array architecture
US6476636B1 (en) 2000-09-02 2002-11-05 Actel Corporation Tileable field-programmable gate array architecture
JP3744825B2 (ja) 2000-09-08 2006-02-15 セイコーエプソン株式会社 半導体装置
US6479821B1 (en) 2000-09-11 2002-11-12 Ultratech Stepper, Inc. Thermally induced phase switch for laser thermal processing
US20020090758A1 (en) 2000-09-19 2002-07-11 Silicon Genesis Corporation Method and resulting device for manufacturing for double gated transistors
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
JP2002134374A (ja) 2000-10-25 2002-05-10 Mitsubishi Electric Corp 半導体ウェハ、その製造方法およびその製造装置
FR2816445B1 (fr) 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
FR2817395B1 (fr) 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6377504B1 (en) 2000-12-12 2002-04-23 Tachuon Semiconductor Corp High-density memory utilizing multiplexers to reduce bit line pitch constraints
US6507115B2 (en) 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module
US7094667B1 (en) 2000-12-28 2006-08-22 Bower Robert W Smooth thin film layers produced by low temperature hydrogen ion cut
US6774010B2 (en) 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
JP3768819B2 (ja) 2001-01-31 2006-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6887753B2 (en) 2001-02-28 2005-05-03 Micron Technology, Inc. Methods of forming semiconductor circuitry, and semiconductor circuit constructions
EP1244142A1 (de) 2001-03-23 2002-09-25 Universite Catholique De Louvain Herstellungsverfahren für SOI-Halbleiterbauelemente
JP2002353245A (ja) 2001-03-23 2002-12-06 Seiko Epson Corp 電気光学基板装置及びその製造方法、電気光学装置、電子機器、並びに基板装置の製造方法
JP2002299575A (ja) 2001-03-29 2002-10-11 Toshiba Corp 半導体記憶装置
US6526559B2 (en) 2001-04-13 2003-02-25 Interface & Control Systems, Inc. Method for creating circuit redundancy in programmable logic devices
US7151307B2 (en) 2001-05-08 2006-12-19 The Boeing Company Integrated semiconductor circuits on photo-active Germanium substrates
JP2002343564A (ja) 2001-05-18 2002-11-29 Sharp Corp 転写用フィルムおよびそれを用いた有機エレクトロルミネッセンス素子の製造方法
US7955972B2 (en) 2001-05-22 2011-06-07 Novellus Systems, Inc. Methods for growing low-resistivity tungsten for high aspect ratio and small features
TW498470B (en) 2001-05-25 2002-08-11 Siliconware Precision Industries Co Ltd Semiconductor packaging with stacked chips
DE10125967C1 (de) 2001-05-29 2002-07-11 Infineon Technologies Ag DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
US6483707B1 (en) 2001-06-07 2002-11-19 Loctite Corporation Heat sink and thermal interface having shielding to attenuate electromagnetic interference
US6580289B2 (en) 2001-06-08 2003-06-17 Viasic, Inc. Cell architecture to reduce customization in a semiconductor device
US7189489B2 (en) 2001-06-11 2007-03-13 Ciba Specialty Chemicals Corporation Oxime ester photoiniators having a combined structure
US6759282B2 (en) 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
GB0114317D0 (en) 2001-06-13 2001-08-01 Kean Thomas A Method of protecting intellectual property cores on field programmable gate array
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
US20020190232A1 (en) 2001-06-18 2002-12-19 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices for detecting smoke
US7211828B2 (en) 2001-06-20 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic apparatus
JP2003023138A (ja) 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
US7067849B2 (en) 2001-07-17 2006-06-27 Lg Electronics Inc. Diode having high brightness and method thereof
DE10135870C1 (de) 2001-07-24 2003-02-20 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Halbleiterschaltung mit einem Speicher- und einem Logikbereich
JP5057619B2 (ja) 2001-08-01 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6841813B2 (en) 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
FR2828762B1 (fr) 2001-08-14 2003-12-05 Soitec Silicon On Insulator Procede d'obtention d'une couche mince d'un materiau semi-conducteur supportant au moins un composant et/ou circuit electronique
US6806171B1 (en) 2001-08-24 2004-10-19 Silicon Wafer Technologies, Inc. Method of producing a thin layer of crystalline material
US6861757B2 (en) 2001-09-03 2005-03-01 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
TW522534B (en) 2001-09-11 2003-03-01 Hsiu-Hen Chang Light source of full color LED using die bonding and packaging technology
US6875671B2 (en) 2001-09-12 2005-04-05 Reveo, Inc. Method of fabricating vertical integrated circuits
US7420147B2 (en) 2001-09-12 2008-09-02 Reveo, Inc. Microchannel plate and method of manufacturing microchannel plate
JP2003098225A (ja) 2001-09-25 2003-04-03 Toshiba Corp 半導体集積回路
US6815781B2 (en) 2001-09-25 2004-11-09 Matrix Semiconductor, Inc. Inverted staggered thin film transistor with salicided source/drain structures and method of making same
JP4166455B2 (ja) 2001-10-01 2008-10-15 株式会社半導体エネルギー研究所 偏光フィルム及び発光装置
US7459763B1 (en) 2001-10-02 2008-12-02 Actel Corporation Reprogrammable metal-to-metal antifuse employing carbon-containing antifuse material
US6717222B2 (en) 2001-10-07 2004-04-06 Guobiao Zhang Three-dimensional memory
JP2003133441A (ja) 2001-10-22 2003-05-09 Nec Corp 半導体装置
TWI264121B (en) 2001-11-30 2006-10-11 Semiconductor Energy Lab A display device, a method of manufacturing a semiconductor device, and a method of manufacturing a display device
US6967351B2 (en) 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US6627985B2 (en) 2001-12-05 2003-09-30 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
US7126214B2 (en) 2001-12-05 2006-10-24 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
FR2834123B1 (fr) 2001-12-21 2005-02-04 Soitec Silicon On Insulator Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report
US6756633B2 (en) 2001-12-27 2004-06-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
DE10200399B4 (de) 2002-01-08 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
FR2835097B1 (fr) 2002-01-23 2005-10-14 Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil
US6661085B2 (en) 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
JP3975395B2 (ja) 2002-02-26 2007-09-12 フジノン株式会社 カメラシステム
US7274207B2 (en) 2002-04-03 2007-09-25 Sony Corporation Semiconductor-integrated circuit utilizing magnetoresistive effect elements
EP1355316B1 (de) 2002-04-18 2007-02-21 Innovative Silicon SA Datenspeichergerät sowie Verfahren zum Auffrischen der auf einem solchen Gerät gespeicherten Daten
EP1357603A3 (de) 2002-04-18 2004-01-14 Innovative Silicon SA Halbleiterbauelement
FR2838866B1 (fr) 2002-04-23 2005-06-24 St Microelectronics Sa Procede de fabrication de composants electroniques et produit electronique incorporant un composant ainsi obtenu
DE10223945B4 (de) 2002-05-29 2006-12-21 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Verbessern der Herstellung von Damaszener-Metallstrukturen
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7193893B2 (en) 2002-06-21 2007-03-20 Micron Technology, Inc. Write once read only memory employing floating gates
US7312109B2 (en) 2002-07-08 2007-12-25 Viciciv, Inc. Methods for fabricating fuse programmable three dimensional integrated circuits
US6992503B2 (en) 2002-07-08 2006-01-31 Viciciv Technology Programmable devices with convertibility to customizable devices
US7112994B2 (en) 2002-07-08 2006-09-26 Viciciv Technology Three dimensional integrated circuits
US20040004251A1 (en) 2002-07-08 2004-01-08 Madurawe Raminda U. Insulated-gate field-effect thin film transistors
US7064579B2 (en) 2002-07-08 2006-06-20 Viciciv Technology Alterable application specific integrated circuit (ASIC)
US20040007376A1 (en) 2002-07-09 2004-01-15 Eric Urdahl Integrated thermal vias
US7043106B2 (en) 2002-07-22 2006-05-09 Applied Materials, Inc. Optical ready wafers
US7110629B2 (en) 2002-07-22 2006-09-19 Applied Materials, Inc. Optical ready substrates
US7016569B2 (en) 2002-07-31 2006-03-21 Georgia Tech Research Corporation Back-side-of-die, through-wafer guided-wave optical clock distribution networks, method of fabrication thereof, and uses thereof
US7402897B2 (en) 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US20070076509A1 (en) 2002-08-28 2007-04-05 Guobiao Zhang Three-Dimensional Mask-Programmable Read-Only Memory
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US8643162B2 (en) 2007-11-19 2014-02-04 Raminda Udaya Madurawe Pads and pin-outs in three dimensional integrated circuits
JP4297677B2 (ja) 2002-10-29 2009-07-15 株式会社ルネサステクノロジ 半導体装置の製造方法
US6777288B1 (en) 2002-11-06 2004-08-17 National Semiconductor Corporation Vertical MOS transistor
US7138685B2 (en) 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
US6953956B2 (en) 2002-12-18 2005-10-11 Easic Corporation Semiconductor device having borderless logic array and flexible I/O
US7354798B2 (en) 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
US7067909B2 (en) 2002-12-31 2006-06-27 Massachusetts Institute Of Technology Multi-layer integrated semiconductor structure having an electrical shielding portion
US20100133695A1 (en) 2003-01-12 2010-06-03 Sang-Yun Lee Electronic circuit with embedded memory
US7799675B2 (en) 2003-06-24 2010-09-21 Sang-Yun Lee Bonded semiconductor structure and method of fabricating the same
US6938226B2 (en) 2003-01-17 2005-08-30 Infineon Technologies Ag 7-tracks standard cell library
FR2850390B1 (fr) 2003-01-24 2006-07-14 Soitec Silicon On Insulator Procede d'elimination d'une zone peripherique de colle lors de la fabrication d'un substrat composite
JP4502173B2 (ja) 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
TWI235469B (en) 2003-02-07 2005-07-01 Siliconware Precision Industries Co Ltd Thermally enhanced semiconductor package with EMI shielding
US6812504B2 (en) 2003-02-10 2004-11-02 Micron Technology, Inc. TFT-based random access memory cells comprising thyristors
JP4574118B2 (ja) 2003-02-12 2010-11-04 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US7176528B2 (en) 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
JP4167513B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
US6917219B2 (en) 2003-03-12 2005-07-12 Xilinx, Inc. Multi-chip programmable logic device having configurable logic circuitry and configuration data storage on different dice
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
JP4509488B2 (ja) 2003-04-02 2010-07-21 株式会社Ｓｕｍｃｏ 貼り合わせ基板の製造方法
EP1609186B1 (de) * 2003-04-03 2010-09-08 Hewlett-Packard Development Company, L.P. Kubische speichermatrix und herstellungsverfahren
JP2004342833A (ja) 2003-05-15 2004-12-02 Seiko Epson Corp 半導体装置の製造方法、電気光学装置、集積回路及び電子機器。
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7256104B2 (en) 2003-05-21 2007-08-14 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
US7183611B2 (en) 2003-06-03 2007-02-27 Micron Technology, Inc. SRAM constructions, and electronic systems comprising SRAM constructions
US7291878B2 (en) 2003-06-03 2007-11-06 Hitachi Global Storage Technologies Netherlands B.V. Ultra low-cost solid-state memory
KR20060059891A (ko) 2003-06-04 2006-06-02 유명철 수직 구조 화합물 반도체 디바이스의 제조 방법
US6943407B2 (en) 2003-06-17 2005-09-13 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof
US20050003592A1 (en) 2003-06-18 2005-01-06 Jones A. Brooke All-around MOSFET gate and methods of manufacture thereof
US7045401B2 (en) 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US8471263B2 (en) 2003-06-24 2013-06-25 Sang-Yun Lee Information storage system which includes a bonded semiconductor structure
US8071438B2 (en) 2003-06-24 2011-12-06 Besang Inc. Semiconductor circuit
US7867822B2 (en) 2003-06-24 2011-01-11 Sang-Yun Lee Semiconductor memory device
US7863748B2 (en) 2003-06-24 2011-01-04 Oh Choonsik Semiconductor circuit and method of fabricating the same
US20100190334A1 (en) 2003-06-24 2010-07-29 Sang-Yun Lee Three-dimensional semiconductor structure and method of manufacturing the same
US7632738B2 (en) 2003-06-24 2009-12-15 Sang-Yun Lee Wafer bonding method
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US20040262772A1 (en) 2003-06-30 2004-12-30 Shriram Ramanathan Methods for bonding wafers using a metal interlayer
US7068072B2 (en) 2003-06-30 2006-06-27 Xilinx, Inc. Integrated circuit with interface tile for coupling to a stacked-die second integrated circuit
JP2005026413A (ja) 2003-07-01 2005-01-27 Renesas Technology Corp 半導体ウエハ、半導体素子およびその製造方法
US7111149B2 (en) 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
GB2403842A (en) 2003-07-10 2005-01-12 Ocuity Ltd Alignment of elements of a display apparatus
US6921982B2 (en) 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
JP4356542B2 (ja) 2003-08-27 2009-11-04 日本電気株式会社 半導体装置
US7115460B2 (en) 2003-09-04 2006-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell back bias architecture
JP4651924B2 (ja) 2003-09-18 2011-03-16 シャープ株式会社 薄膜半導体装置および薄膜半導体装置の製造方法
EP2509397B1 (de) 2003-09-19 2018-12-05 Sony Corporation Anzeigeeinheit mit Resonatorstruktur
JP4130163B2 (ja) 2003-09-29 2008-08-06 三洋電機株式会社 半導体発光素子
US6970373B2 (en) 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
US20050082526A1 (en) 2003-10-15 2005-04-21 International Business Machines Corporation Techniques for layer transfer processing
JP2005150686A (ja) 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法
US6962843B2 (en) 2003-11-05 2005-11-08 International Business Machines Corporation Method of fabricating a finfet
US7098502B2 (en) 2003-11-10 2006-08-29 Freescale Semiconductor, Inc. Transistor having three electrically isolated electrodes and method of formation
US7304327B1 (en) 2003-11-12 2007-12-04 T-Ram Semiconductor, Inc. Thyristor circuit and approach for temperature stability
US6967149B2 (en) 2003-11-20 2005-11-22 Hewlett-Packard Development Company, L.P. Storage structure with cleaved layer
US7019557B2 (en) 2003-12-24 2006-03-28 Viciciv Technology Look-up table based logic macro-cells
US7030651B2 (en) 2003-12-04 2006-04-18 Viciciv Technology Programmable structured arrays
KR20050054788A (ko) 2003-12-06 2005-06-10 삼성전자주식회사 다결정 실리콘 박막 제조 방법 및 이를 적용한트랜지스터의 제조방법
FR2863771B1 (fr) 2003-12-10 2007-03-02 Soitec Silicon On Insulator Procede de traitement d'une tranche multicouche presentant un differentiel de caracteristiques thermiques
FR2864336B1 (fr) 2003-12-23 2006-04-28 Commissariat Energie Atomique Procede de scellement de deux plaques avec formation d'un contact ohmique entre celles-ci
US7105390B2 (en) 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
DE102004004765A1 (de) 2004-01-29 2005-09-01 Rwe Space Solar Power Gmbh Aktive Zonen aufweisende Halbleiterstruktur
US7030554B2 (en) 2004-02-06 2006-04-18 Eastman Kodak Company Full-color organic display having improved blue emission
US7112815B2 (en) 2004-02-25 2006-09-26 Micron Technology, Inc. Multi-layer memory arrays
US6995456B2 (en) 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
DE102004063926B4 (de) 2004-03-24 2017-10-19 Infineon Technologies Ag Konfigurierbare Treiberzelle eines logischen Zellenfeldes
US7180238B2 (en) 2004-04-08 2007-02-20 Eastman Kodak Company Oled microcavity subpixels and color filter elements
US7180379B1 (en) 2004-05-03 2007-02-20 National Semiconductor Corporation Laser powered clock circuit with a substantially reduced clock skew
KR101368748B1 (ko) 2004-06-04 2014-03-05 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 인쇄가능한 반도체소자들의 제조 및 조립방법과 장치
DE102004027489B4 (de) 2004-06-04 2017-03-02 Infineon Technologies Ag Verfahren zum Anordnen von Chips eines ersten Substrats auf einem zweiten Substrat
WO2005119776A1 (ja) 2004-06-04 2005-12-15 Zycube Co., Ltd. 三次元積層構造を持つ半導体装置及びその製造方法
US7337425B2 (en) 2004-06-04 2008-02-26 Ami Semiconductor, Inc. Structured ASIC device with configurable die size and selectable embedded functions
JP4814498B2 (ja) 2004-06-18 2011-11-16 シャープ株式会社 半導体基板の製造方法
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7091069B2 (en) 2004-06-30 2006-08-15 International Business Machines Corporation Ultra thin body fully-depleted SOI MOSFETs
US7098507B2 (en) 2004-06-30 2006-08-29 Intel Corporation Floating-body dynamic random access memory and method of fabrication in tri-gate technology
US7271420B2 (en) 2004-07-07 2007-09-18 Cao Group, Inc. Monolitholic LED chip to emit multiple colors
US7223612B2 (en) 2004-07-26 2007-05-29 Infineon Technologies Ag Alignment of MTJ stack to conductive lines in the absence of topography
US7463062B2 (en) 2004-07-27 2008-12-09 Easic Corporation Structured integrated circuit device
US7098691B2 (en) 2004-07-27 2006-08-29 Easic Corporation Structured integrated circuit device
KR100555567B1 (ko) 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
DE102004037089A1 (de) 2004-07-30 2006-03-16 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfermetallisierungsschicht
US7442624B2 (en) 2004-08-02 2008-10-28 Infineon Technologies Ag Deep alignment marks on edge chips for subsequent alignment of opaque layers
US9136504B2 (en) 2004-08-04 2015-09-15 Cambridge Display Technology Limited Organic electroluminescent device
CN101014569B (zh) 2004-08-18 2013-01-02 西巴特殊化学品控股有限公司 肟酯光引发剂
TW200610059A (en) 2004-09-01 2006-03-16 Au Optronics Corp Semiconductor device and method of fabricating an LTPS layer
US7390710B2 (en) 2004-09-02 2008-06-24 Micron Technology, Inc. Protection of tunnel dielectric using epitaxial silicon
JP2006073939A (ja) 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US20060067122A1 (en) 2004-09-29 2006-03-30 Martin Verhoeven Charge-trapping memory cell
US7566974B2 (en) 2004-09-29 2009-07-28 Sandisk 3D, Llc Doped polysilicon via connecting polysilicon layers
US7459772B2 (en) 2004-09-29 2008-12-02 Actel Corporation Face-to-face bonded I/O circuit die and functional logic circuit die system
US7268049B2 (en) 2004-09-30 2007-09-11 International Business Machines Corporation Structure and method for manufacturing MOSFET with super-steep retrograded island
KR100604903B1 (ko) 2004-09-30 2006-07-28 삼성전자주식회사 단차피복성을 향상시킨 반도체 웨이퍼 및 그 제조방법
US7284226B1 (en) 2004-10-01 2007-10-16 Xilinx, Inc. Methods and structures of providing modular integrated circuits
JP4467398B2 (ja) 2004-10-05 2010-05-26 新光電気工業株式会社 自動配線決定装置
FR2876841B1 (fr) 2004-10-19 2007-04-13 Commissariat Energie Atomique Procede de realisation de multicouches sur un substrat
US7476939B2 (en) 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7342415B2 (en) 2004-11-08 2008-03-11 Tabula, Inc. Configurable IC with interconnect circuits that also perform storage operations
EP2381476B1 (de) 2004-11-11 2017-08-23 Semiconductor Energy Laboratory Co., Ltd. Herstellungsmethode für ein Halbleiterbauelement
KR20060058573A (ko) 2004-11-25 2006-05-30 한국전자통신연구원 시모스 이미지센서
DE602005024298D1 (de) 2004-11-29 2010-12-02 Koninkl Philips Electronics Nv Elektronisch gesteuerte tablette
US7301838B2 (en) 2004-12-13 2007-11-27 Innovative Silicon S.A. Sense amplifier circuitry and architecture to write data into and/or read from memory cells
US7301803B2 (en) 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US7129748B1 (en) 2004-12-29 2006-10-31 Actel Corporation Non-volatile look-up table for an FPGA
WO2006072142A1 (en) 2005-01-06 2006-07-13 Justin Martin Spangaro A reprogrammable integrated circuit
US8125137B2 (en) 2005-01-10 2012-02-28 Cree, Inc. Multi-chip light emitting device lamps for providing high-CRI warm white light and light fixtures including the same
WO2006077596A2 (en) 2005-01-21 2006-07-27 Novatrans Group Sa Electronic device and method for performing logic functions
WO2006079865A1 (en) 2005-01-27 2006-08-03 Infineon Technologies Ag Semiconductor package and method of assembling the same
JP2006210828A (ja) 2005-01-31 2006-08-10 Fujitsu Ltd 半導体装置とその製造方法
US7217636B1 (en) 2005-02-09 2007-05-15 Translucent Inc. Semiconductor-on-insulator silicon wafer
US7374964B2 (en) 2005-02-10 2008-05-20 Micron Technology, Inc. Atomic layer deposition of CeO2/Al2O3 films as gate dielectrics
KR100761755B1 (ko) 2005-02-28 2007-09-28 삼성전자주식회사 입출력 비트구조를 조절할 수 있는 반도체 메모리 장치
US7435659B2 (en) 2005-02-28 2008-10-14 Texas Instruments Incorporated Method for manufacturing a semiconductor device having an alignment feature formed using an N-type dopant and a wet oxidation process
KR100704784B1 (ko) 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US7406761B2 (en) 2005-03-21 2008-08-05 Honeywell International Inc. Method of manufacturing vibrating micromechanical structures
KR100702012B1 (ko) 2005-03-22 2007-03-30 삼성전자주식회사 매립막 패턴들을 갖는 에스. 램들 및 그 형성방법들
US20110143506A1 (en) 2009-12-10 2011-06-16 Sang-Yun Lee Method for fabricating a semiconductor memory device
US8367524B2 (en) 2005-03-29 2013-02-05 Sang-Yun Lee Three-dimensional integrated circuit structure
US20110001172A1 (en) 2005-03-29 2011-01-06 Sang-Yun Lee Three-dimensional integrated circuit structure
CN102634849B (zh) 2005-04-04 2016-02-17 东北技术使者株式会社 GaN单晶生长方法、GaN基板制备方法、GaN系元件制备方法以及GaN系元件
US7687372B2 (en) 2005-04-08 2010-03-30 Versatilis Llc System and method for manufacturing thick and thin film devices using a donee layer cleaved from a crystalline donor
KR100684894B1 (ko) 2005-04-18 2007-02-20 삼성전자주식회사 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법
KR100680291B1 (ko) 2005-04-22 2007-02-07 한국과학기술원 Ｈ자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리소자와 이의 제조 방법 및 다중비트 동작을 위한 동작방법
US20060249859A1 (en) 2005-05-05 2006-11-09 Eiles Travis M Metrology system and method for stacked wafer alignment
US7521806B2 (en) 2005-06-14 2009-04-21 John Trezza Chip spanning connection
CN101287986B (zh) 2005-06-14 2012-01-18 三美电机株式会社 场效应晶体管、具备该场效应晶体管的生物传感器及检测方法
US8148713B2 (en) 2008-04-04 2012-04-03 The Regents Of The University Of California Method for fabrication of semipolar (Al, In, Ga, B)N based light emitting diodes
CN100454534C (zh) 2005-07-04 2009-01-21 崇贸科技股份有限公司 单段或多段触发式电压可调整的静电放电保护半导体构造
US7471855B2 (en) 2005-07-13 2008-12-30 Alcatel-Lucent Usa Inc. Monlithically coupled waveguide and phototransistor
WO2007014293A1 (en) 2005-07-25 2007-02-01 The Regents Of The University Of California Digital imaging system and method to produce mosaic images
US7526739B2 (en) 2005-07-26 2009-04-28 R3 Logic, Inc. Methods and systems for computer aided design of 3D integrated circuits
US7776715B2 (en) 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7674687B2 (en) 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US7978561B2 (en) 2005-07-28 2011-07-12 Samsung Electronics Co., Ltd. Semiconductor memory devices having vertically-stacked transistors therein
US20090224330A1 (en) 2005-07-28 2009-09-10 Hong Chang Min Semiconductor Memory Device and Method for Arranging and Manufacturing the Same
US7612411B2 (en) 2005-08-03 2009-11-03 Walker Andrew J Dual-gate device and method
US8138502B2 (en) 2005-08-05 2012-03-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and manufacturing method thereof
US7166520B1 (en) 2005-08-08 2007-01-23 Silicon Genesis Corporation Thin handle substrate method and structure for fabricating devices using one or more films provided by a layer transfer process
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US7566855B2 (en) 2005-08-25 2009-07-28 Richard Ian Olsen Digital camera with integrated infrared (IR) response
JP5057981B2 (ja) 2005-09-05 2012-10-24 シャープ株式会社 半導体装置及びその製造方法並びに表示装置
US7355916B2 (en) 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7265059B2 (en) 2005-09-30 2007-09-04 Freescale Semiconductor, Inc. Multiple fin formation
US7439773B2 (en) 2005-10-11 2008-10-21 Casic Corporation Integrated circuit communication techniques
US7737003B2 (en) 2005-10-11 2010-06-15 International Business Machines Corporation Method and structure for optimizing yield of 3-D chip manufacture
US7296201B2 (en) 2005-10-29 2007-11-13 Dafca, Inc. Method to locate logic errors and defects in digital circuits
CN101326646B (zh) 2005-11-01 2011-03-16 麻省理工学院 单片集成的半导体材料和器件
US20070109831A1 (en) 2005-11-15 2007-05-17 Siva Raghuram Semiconductor product and method for forming a semiconductor product
US7786460B2 (en) 2005-11-15 2010-08-31 Macronix International Co., Ltd. Phase change memory device and manufacturing method
CN101297393B (zh) 2005-11-24 2010-05-12 株式会社瑞萨科技 半导体器件的制造方法
US7688619B2 (en) 2005-11-28 2010-03-30 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
JP5680274B2 (ja) 2005-12-01 2015-03-04 チバ ホールディング インコーポレーテッドＣｉｂａ Ｈｏｌｄｉｎｇ Ｉｎｃ． オキシムエステル光開始剤
US7209384B1 (en) 2005-12-08 2007-04-24 Juhan Kim Planar capacitor memory cell and its applications
US20070132049A1 (en) 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
DE602006018516D1 (de) 2005-12-16 2011-01-05 Mentor Graphics Corp Verflachung einer dreidimensionalen kabelbaumdarstellung auf zwei dimensionen
KR100668350B1 (ko) 2005-12-20 2007-01-12 삼성전자주식회사 낸드 구조의 멀티-비트 비휘발성 메모리 소자 및 그 제조방법
KR100755368B1 (ko) 2006-01-10 2007-09-04 삼성전자주식회사 3차원 구조를 갖는 반도체 소자의 제조 방법들 및 그에의해 제조된 반도체 소자들
WO2007083570A1 (ja) 2006-01-16 2007-07-26 Matsushita Electric Industrial Co., Ltd. 半導体小片の製造方法ならびに電界効果トランジスタおよびその製造方法
US7671460B2 (en) 2006-01-25 2010-03-02 Teledyne Licensing, Llc Buried via technology for three dimensional integrated circuits
KR100699807B1 (ko) 2006-01-26 2007-03-28 삼성전자주식회사 적층 칩 및 그를 갖는 적층 칩 패키지
US20070194453A1 (en) 2006-01-27 2007-08-23 Kanad Chakraborty Integrated circuit architecture for reducing interconnect parasitics
US7354809B2 (en) 2006-02-13 2008-04-08 Wisconsin Alumi Research Foundation Method for double-sided processing of thin film transistors
US7542345B2 (en) 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7362608B2 (en) 2006-03-02 2008-04-22 Infineon Technologies Ag Phase change memory fabricated using self-aligned processing
US7378309B2 (en) 2006-03-15 2008-05-27 Sharp Laboratories Of America, Inc. Method of fabricating local interconnects on a silicon-germanium 3D CMOS
US7514780B2 (en) 2006-03-15 2009-04-07 Hitachi, Ltd. Power semiconductor device
US7419844B2 (en) 2006-03-17 2008-09-02 Sharp Laboratories Of America, Inc. Real-time CMOS imager having stacked photodiodes fabricated on SOI wafer
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
WO2007111008A1 (ja) 2006-03-28 2007-10-04 Sharp Kabushiki Kaisha 半導体素子の転写方法及び半導体装置の製造方法並びに半導体装置
US7684224B2 (en) 2006-03-31 2010-03-23 International Business Machines Corporation Structure comprising 3-dimensional integrated circuit architecture, circuit structure, and instructions for fabrication thereof
US7408798B2 (en) 2006-03-31 2008-08-05 International Business Machines Corporation 3-dimensional integrated circuit architecture, structure and method for fabrication thereof
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7285480B1 (en) 2006-04-07 2007-10-23 International Business Machines Corporation Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof
US7608848B2 (en) 2006-05-09 2009-10-27 Macronix International Co., Ltd. Bridge resistance random access memory device with a singular contact structure
WO2007133775A2 (en) 2006-05-15 2007-11-22 Carnegie Mellon University Integrated circuit, device, system, and method of fabrication
US7670927B2 (en) 2006-05-16 2010-03-02 International Business Machines Corporation Double-sided integrated circuit chips
US7499352B2 (en) 2006-05-19 2009-03-03 Innovative Silicon Isi Sa Integrated circuit having memory array including row redundancy, and method of programming, controlling and/or operating same
JP4134199B2 (ja) 2006-05-25 2008-08-13 エルピーダメモリ株式会社 半導体装置の製造方法
JP5010192B2 (ja) 2006-06-22 2012-08-29 株式会社東芝 不揮発性半導体記憶装置
US7385283B2 (en) 2006-06-27 2008-06-10 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuit and method of making the same
KR100919433B1 (ko) 2006-06-29 2009-09-29 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
DE102006030267B4 (de) 2006-06-30 2009-04-16 Advanced Micro Devices, Inc., Sunnyvale Nano-Einprägetechnik mit erhöhter Flexibilität in Bezug auf die Justierung und die Formung von Strukturelementen
FR2904143A1 (fr) 2006-07-24 2008-01-25 St Microelectronics Sa Capteur d'images eclaire par la face arriere a temperature de substrat uniforme
US7511536B2 (en) 2006-08-03 2009-03-31 Chipx, Inc. Cells of a customizable logic array device having independently accessible circuit elements
KR100810614B1 (ko) 2006-08-23 2008-03-06 삼성전자주식회사 디램 셀 모드 및 비휘발성 메모리 셀 모드를 갖는 반도체메모리 소자 및 그 동작방법
US20080054359A1 (en) 2006-08-31 2008-03-06 International Business Machines Corporation Three-dimensional semiconductor structure and method for fabrication thereof
US20080070340A1 (en) 2006-09-14 2008-03-20 Nicholas Francis Borrelli Image sensor using thin-film SOI
KR100895853B1 (ko) 2006-09-14 2009-05-06 삼성전자주식회사 적층 메모리 소자 및 그 형성 방법
US20080072182A1 (en) 2006-09-19 2008-03-20 The Regents Of The University Of California Structured and parameterized model order reduction
TWI438827B (zh) 2006-09-20 2014-05-21 Univ Illinois 用於製造可印刷半導體結構、裝置及裝置元件的脫離對策
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
KR100826979B1 (ko) 2006-09-30 2008-05-02 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
US7478359B1 (en) 2006-10-02 2009-01-13 Xilinx, Inc. Formation of columnar application specific circuitry using a columnar programmable logic device
US7949210B2 (en) 2006-10-09 2011-05-24 Colorado School Of Mines Silicon-compatible surface plasmon optical elements
JP5100080B2 (ja) 2006-10-17 2012-12-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100812239B1 (ko) * 2006-10-19 2008-03-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100815225B1 (ko) 2006-10-23 2008-03-19 삼성전기주식회사 수직구조 발광다이오드 소자 및 그 제조방법
US7388771B2 (en) 2006-10-24 2008-06-17 Macronix International Co., Ltd. Methods of operating a bistable resistance random access memory with multiple memory layers and multilevel memory states
US7781247B2 (en) 2006-10-26 2010-08-24 SemiLEDs Optoelectronics Co., Ltd. Method for producing Group III-Group V vertical light-emitting diodes
WO2008140585A1 (en) 2006-11-22 2008-11-20 Nexgen Semi Holding, Inc. Apparatus and method for conformal mask manufacturing
US7879711B2 (en) 2006-11-28 2011-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked structures and methods of fabricating stacked structures
JP2008140912A (ja) 2006-11-30 2008-06-19 Toshiba Corp 不揮発性半導体記憶装置
US7928471B2 (en) 2006-12-04 2011-04-19 The United States Of America As Represented By The Secretary Of The Navy Group III-nitride growth on silicon or silicon germanium substrates and method and devices therefor
WO2008068867A1 (ja) 2006-12-07 2008-06-12 Renesas Technology Corp. 半導体記憶装置
US7697316B2 (en) 2006-12-07 2010-04-13 Macronix International Co., Ltd. Multi-level cell resistance random access memory with metal oxides
US20080135949A1 (en) 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
TWI533351B (zh) 2006-12-11 2016-05-11 美國加利福尼亞大學董事會 高效能非極性第三族氮化物光學裝置之金屬有機化學氣相沈積生長
KR100801707B1 (ko) 2006-12-13 2008-02-11 삼성전자주식회사 플로팅 바디 메모리 및 그 제조방법
US8124429B2 (en) 2006-12-15 2012-02-28 Richard Norman Reprogrammable circuit board with alignment-insensitive support for multiple component contact types
WO2008072164A1 (en) 2006-12-15 2008-06-19 Nxp B.V. Transistor device and method of manufacturing such a transistor device
US7932586B2 (en) 2006-12-18 2011-04-26 Mediatek Inc. Leadframe on heat sink (LOHS) semiconductor packages and fabrication methods thereof
JP2008159608A (ja) 2006-12-20 2008-07-10 Fujitsu Ltd 半導体装置、半導体装置の製造方法および半導体装置の設計装置
CA2645774C (en) 2006-12-22 2010-01-12 Sidense Corp. A power up detection system for a memory device
KR100829616B1 (ko) 2006-12-27 2008-05-14 삼성전자주식회사 채널 실리콘막 형성 방법 및 이를 이용한 스택형 반도체소자 제조 방법
KR100860466B1 (ko) 2006-12-27 2008-09-25 동부일렉트로닉스 주식회사 씨모스 이미지센서 및 그 제조방법
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
US20080165521A1 (en) 2007-01-09 2008-07-10 Kerry Bernstein Three-dimensional architecture for self-checking and self-repairing integrated circuits
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
JP2008182058A (ja) 2007-01-25 2008-08-07 Nec Electronics Corp 半導体装置および半導体装置形成方法
US7485508B2 (en) 2007-01-26 2009-02-03 International Business Machines Corporation Two-sided semiconductor-on-insulator structures and methods of manufacturing the same
KR100891963B1 (ko) 2007-02-02 2009-04-08 삼성전자주식회사 단일 트랜지스터 디램 소자 및 그 형성방법
JP2008192804A (ja) * 2007-02-05 2008-08-21 Spansion Llc 半導体装置およびその製造方法
KR20080075405A (ko) 2007-02-12 2008-08-18 삼성전자주식회사 폴리 실리콘 핀을 갖는 비휘발성 메모리 트랜지스터, 상기트랜지스터를 구비하는 적층형 비휘발성 메모리 장치, 상기트랜지스터의 제조방법 및 상기 장치의 제조방법
US20080194068A1 (en) 2007-02-13 2008-08-14 Qimonda Ag Method of manufacturing a 3-d channel field-effect transistor and an integrated circuit
US7666723B2 (en) 2007-02-22 2010-02-23 International Business Machines Corporation Methods of forming wiring to transistor and related transistor
KR100825808B1 (ko) 2007-02-26 2008-04-29 삼성전자주식회사 후면 조명 구조의 이미지 센서 및 그 이미지 센서 제조방법
KR20080080833A (ko) 2007-03-02 2008-09-05 삼성전자주식회사 반도체 웨이퍼의 제조 방법
US7774735B1 (en) 2007-03-07 2010-08-10 Cadence Design Systems, Inc Integrated circuit netlist migration
US20080220558A1 (en) 2007-03-08 2008-09-11 Integrated Photovoltaics, Inc. Plasma spraying for semiconductor grade silicon
US7494846B2 (en) 2007-03-09 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Design techniques for stacking identical memory dies
US8339844B2 (en) 2007-03-13 2012-12-25 Easic Corporation Programmable vias for structured ASICs
US7848145B2 (en) 2007-03-27 2010-12-07 Sandisk 3D Llc Three dimensional NAND memory
US7575973B2 (en) 2007-03-27 2009-08-18 Sandisk 3D Llc Method of making three dimensional NAND memory
KR100855990B1 (ko) * 2007-03-27 2008-09-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2008251059A (ja) 2007-03-29 2008-10-16 Toshiba Corp 不揮発性半導体記憶装置およびそのデータ消去方法
WO2008128164A1 (en) 2007-04-12 2008-10-23 The Penn State Research Foundation Accumulation field effect microelectronic device and process for the formation thereof
US7732301B1 (en) 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US7512012B2 (en) 2007-04-30 2009-03-31 Macronix International Co., Ltd. Non-volatile memory and manufacturing method and operating method thereof and circuit system including the non-volatile memory
US7651939B2 (en) 2007-05-01 2010-01-26 Freescale Semiconductor, Inc Method of blocking a void during contact formation
ITMI20070933A1 (it) 2007-05-08 2008-11-09 St Microelectronics Srl Sistema elettronico multi piastrina
US20080277778A1 (en) 2007-05-10 2008-11-13 Furman Bruce K Layer Transfer Process and Functionally Enhanced Integrated Circuits Products Thereby
KR100886429B1 (ko) 2007-05-14 2009-03-02 삼성전자주식회사 반도체 소자 및 제조방법
US7795669B2 (en) 2007-05-30 2010-09-14 Infineon Technologies Ag Contact structure for FinFET device
TW200913238A (en) 2007-06-04 2009-03-16 Sony Corp Optical member, solid state imaging apparatus, and manufacturing method
US7781306B2 (en) 2007-06-20 2010-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same
US7585716B2 (en) 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
CN101755403B (zh) 2007-07-12 2013-06-19 艾迪株式会社 具有集成光功率监控器的光纤阵列单元
US20090026618A1 (en) 2007-07-25 2009-01-29 Samsung Electronics Co., Ltd. Semiconductor device including interlayer interconnecting structures and methods of forming the same
KR101258268B1 (ko) 2007-07-26 2013-04-25 삼성전자주식회사 비휘발성 메모리 소자의 낸드형 저항성 메모리 셀 스트링들및 그 제조방법들
KR100881825B1 (ko) 2007-07-27 2009-02-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2009038072A (ja) 2007-07-31 2009-02-19 Nec Electronics Corp 半導体集積回路及びその開発方法
US7902069B2 (en) 2007-08-02 2011-03-08 International Business Machines Corporation Small area, robust silicon via structure and process
CN101779270B (zh) 2007-08-10 2013-06-12 株式会社尼康 基板贴合装置及基板贴合方法
US8035223B2 (en) 2007-08-28 2011-10-11 Research Triangle Institute Structure and process for electrical interconnect and thermal management
JP2009065161A (ja) 2007-09-07 2009-03-26 Dongbu Hitek Co Ltd イメージセンサ及びその製造方法
US7692448B2 (en) 2007-09-12 2010-04-06 Neal Solomon Reprogrammable three dimensional field programmable gate arrays
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US8136071B2 (en) 2007-09-12 2012-03-13 Neal Solomon Three dimensional integrated circuits and methods of fabrication
US7772880B2 (en) 2007-09-12 2010-08-10 Neal Solomon Reprogrammable three dimensional intelligent system on a chip
US7667293B2 (en) 2007-09-13 2010-02-23 Macronix International Co., Ltd. Resistive random access memory and method for manufacturing the same
US7876597B2 (en) 2007-09-19 2011-01-25 Micron Technology, Inc. NAND-structured series variable-resistance material memories, processes of forming same, and methods of using same
US7939424B2 (en) 2007-09-21 2011-05-10 Varian Semiconductor Equipment Associates, Inc. Wafer bonding activated by ion implantation
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8044464B2 (en) 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8022493B2 (en) 2007-09-27 2011-09-20 Dongbu Hitek Co., Ltd. Image sensor and manufacturing method thereof
JP2009094236A (ja) 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP5244364B2 (ja) 2007-10-16 2013-07-24 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US20090096009A1 (en) 2007-10-16 2009-04-16 Promos Technologies Pte. Ltd. Nonvolatile memories which combine a dielectric, charge-trapping layer with a floating gate
KR101320518B1 (ko) 2007-10-24 2013-12-19 삼성전자주식회사 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자및 그 제조방법
US20090128189A1 (en) 2007-11-19 2009-05-21 Raminda Udaya Madurawe Three dimensional programmable devices
JP5469851B2 (ja) 2007-11-27 2014-04-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20090144678A1 (en) 2007-11-30 2009-06-04 International Business Machines Corporation Method and on-chip control apparatus for enhancing process reliability and process variability through 3d integration
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8679861B2 (en) 2007-11-29 2014-03-25 International Business Machines Corporation Semiconductor chip repair by stacking of a base semiconductor chip and a repair semiconductor chip
US20090144669A1 (en) 2007-11-29 2009-06-04 International Business Machines Corporation Method and arrangement for enhancing process variability and lifetime reliability through 3d integration
US7993940B2 (en) 2007-12-05 2011-08-09 Luminus Devices, Inc. Component attach methods and related device structures
US8185685B2 (en) 2007-12-14 2012-05-22 Hitachi Global Storage Technologies Netherlands B.V. NAND flash module replacement for DRAM module
US8101447B2 (en) 2007-12-20 2012-01-24 Tekcore Co., Ltd. Light emitting diode element and method for fabricating the same
US7919845B2 (en) 2007-12-20 2011-04-05 Xilinx, Inc. Formation of a hybrid integrated circuit device
KR100909562B1 (ko) 2007-12-21 2009-07-27 주식회사 동부하이텍 반도체 소자 및 그 제조방법
US8120958B2 (en) 2007-12-24 2012-02-21 Qimonda Ag Multi-die memory, apparatus and multi-die memory stack
KR100883026B1 (ko) 2007-12-27 2009-02-12 주식회사 동부하이텍 이미지센서 및 그 제조방법
KR100855407B1 (ko) 2007-12-27 2008-08-29 주식회사 동부하이텍 이미지 센서 및 그 제조방법
US20090174018A1 (en) 2008-01-09 2009-07-09 Micron Technology, Inc. Construction methods for backside illuminated image sensors
US7786535B2 (en) 2008-01-11 2010-08-31 International Business Machines Corporation Design structures for high-voltage integrated circuits
US7790524B2 (en) 2008-01-11 2010-09-07 International Business Machines Corporation Device and design structures for memory cells in a non-volatile random access memory and methods of fabricating such device structures
US8394683B2 (en) * 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells
KR101373183B1 (ko) 2008-01-15 2014-03-14 삼성전자주식회사 3차원 어레이 구조를 갖는 메모리 장치 및 그것의 리페어방법
US8191021B2 (en) 2008-01-28 2012-05-29 Actel Corporation Single event transient mitigation and measurement in integrated circuits
US20090194829A1 (en) 2008-01-31 2009-08-06 Shine Chung MEMS Packaging Including Integrated Circuit Dies
US20090194152A1 (en) 2008-02-04 2009-08-06 National Taiwan University Thin-film solar cell having hetero-junction of semiconductor and method for fabricating the same
US7777330B2 (en) 2008-02-05 2010-08-17 Freescale Semiconductor, Inc. High bandwidth cache-to-processing unit communication in a multiple processor/cache system
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US20090211622A1 (en) 2008-02-21 2009-08-27 Sunlight Photonics Inc. Multi-layered electro-optic devices
US7749813B2 (en) 2008-02-27 2010-07-06 Lumination Llc Circuit board for direct flip chip attachment
US20090218627A1 (en) 2008-02-28 2009-09-03 International Business Machines Corporation Field effect device structure including self-aligned spacer shaped contact
JP2009224612A (ja) 2008-03-17 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US8507320B2 (en) 2008-03-18 2013-08-13 Infineon Technologies Ag Electronic device including a carrier and a semiconductor chip attached to the carrier and manufacturing thereof
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
US7939389B2 (en) 2008-04-18 2011-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8068370B2 (en) 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
US7692959B2 (en) 2008-04-22 2010-04-06 International Business Machines Corporation Multilayer storage class memory using externally heated phase change material
US7732803B2 (en) 2008-05-01 2010-06-08 Bridgelux, Inc. Light emitting device having stacked multiple LEDS
US7749884B2 (en) 2008-05-06 2010-07-06 Astrowatt, Inc. Method of forming an electronic device using a separation-enhancing species
FR2932005B1 (fr) 2008-06-02 2011-04-01 Commissariat Energie Atomique Circuit a transistor integres dans trois dimensions et ayant une tension de seuil vt ajustable dynamiquement
FR2932003B1 (fr) 2008-06-02 2011-03-25 Commissariat Energie Atomique Cellule de memoire sram a transistor integres sur plusieurs niveaux et dont la tension de seuil vt est ajustable dynamiquement
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101094902B1 (ko) 2008-06-05 2011-12-15 주식회사 하이닉스반도체 멀티 비트 상변화 메모리 장치
US8716805B2 (en) 2008-06-10 2014-05-06 Toshiba America Research, Inc. CMOS integrated circuits with bonded layers containing functional electronic devices
US7915667B2 (en) 2008-06-11 2011-03-29 Qimonda Ag Integrated circuits having a contact region and methods for manufacturing the same
KR101480286B1 (ko) 2008-06-20 2015-01-09 삼성전자주식회사 고집적 반도체 소자 및 그 제조방법
JP2010010215A (ja) 2008-06-24 2010-01-14 Oki Semiconductor Co Ltd 半導体装置の製造方法
US8105853B2 (en) 2008-06-27 2012-01-31 Bridgelux, Inc. Surface-textured encapsulations for use with light emitting diodes
US8334170B2 (en) 2008-06-27 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
US7868442B2 (en) 2008-06-30 2011-01-11 Headway Technologies, Inc. Layered chip package and method of manufacturing same
CN101621008A (zh) 2008-07-03 2010-01-06 中芯国际集成电路制造(上海)有限公司 Tft浮置栅极存储单元结构
JP2010027870A (ja) 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
US20100012988A1 (en) * 2008-07-21 2010-01-21 Advanced Micro Devices, Inc. Metal oxide semiconductor devices having implanted carbon diffusion retardation layers and methods for fabricating the same
US8044448B2 (en) 2008-07-25 2011-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8006212B2 (en) 2008-07-30 2011-08-23 Synopsys, Inc. Method and system for facilitating floorplanning for 3D IC
US7719876B2 (en) 2008-07-31 2010-05-18 Unity Semiconductor Corporation Preservation circuit and methods to maintain values representing data in one or more layers of memory
US8039314B2 (en) 2008-08-04 2011-10-18 International Business Machines Corporation Metal adhesion by induced surface roughness
US8125006B2 (en) 2008-08-08 2012-02-28 Qimonda Ag Array of low resistive vertical diodes and method of production
JP5279403B2 (ja) 2008-08-18 2013-09-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8129256B2 (en) 2008-08-19 2012-03-06 International Business Machines Corporation 3D integrated circuit device fabrication with precisely controllable substrate removal
JP5161702B2 (ja) 2008-08-25 2013-03-13 キヤノン株式会社 撮像装置、撮像システム、及び焦点検出方法
DE102008044986A1 (de) 2008-08-29 2010-03-04 Advanced Micro Devices, Inc., Sunnyvale Ein 3-D-integriertes Schaltungsbauelement mit einer internen Wärmeverteilungsfunktion
EP2161755A1 (de) 2008-09-05 2010-03-10 University College Cork-National University of Ireland, Cork Übergangsloser Metalloxid-Halbleitertransistor
US8014166B2 (en) 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
US7943515B2 (en) 2008-09-09 2011-05-17 Sandisk 3D Llc Shared masks for x-lines and shared masks for y-lines for fabrication of 3D memory arrays
US8106520B2 (en) 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
US8230375B2 (en) 2008-09-14 2012-07-24 Raminda Udaya Madurawe Automated metal pattern generation for integrated circuits
KR101548173B1 (ko) 2008-09-18 2015-08-31 삼성전자주식회사 실리콘 다이렉트 본딩(ｓｄｂ)을 이용한 임시 웨이퍼 임시 본딩 방법, 및 그 본딩 방법을 이용한 반도체 소자 및 반도체 소자 제조 방법
US7855455B2 (en) 2008-09-26 2010-12-21 International Business Machines Corporation Lock and key through-via method for wafer level 3 D integration and structures produced
US9064717B2 (en) 2008-09-26 2015-06-23 International Business Machines Corporation Lock and key through-via method for wafer level 3D integration and structures produced thereby
TWI394506B (zh) 2008-10-13 2013-04-21 Unimicron Technology Corp 多層立體線路的結構及其製作方法
JP2010098067A (ja) 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
US8030780B2 (en) 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
US20100137143A1 (en) 2008-10-22 2010-06-03 Ion Torrent Systems Incorporated Methods and apparatus for measuring analytes
US8907316B2 (en) 2008-11-07 2014-12-09 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline and single crystal semiconductor regions
US8241989B2 (en) 2008-11-14 2012-08-14 Qimonda Ag Integrated circuit with stacked devices
US7838337B2 (en) 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US20100140790A1 (en) 2008-12-05 2010-06-10 Seagate Technology Llc Chip having thermal vias and spreaders of cvd diamond
US20100157117A1 (en) 2008-12-18 2010-06-24 Yu Wang Vertical stack of image sensors with cutoff color filters
JP5160396B2 (ja) 2008-12-18 2013-03-13 株式会社日立製作所 半導体装置
KR101442177B1 (ko) 2008-12-18 2014-09-18 삼성전자주식회사 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들
US8168490B2 (en) 2008-12-23 2012-05-01 Intersil Americas, Inc. Co-packaging approach for power converters based on planar devices, structure and method
US7943428B2 (en) 2008-12-24 2011-05-17 International Business Machines Corporation Bonded semiconductor substrate including a cooling mechanism
US8314635B2 (en) 2009-01-22 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming programmable transistor array comprising basic transistor units
US20100193884A1 (en) 2009-02-02 2010-08-05 Woo Tae Park Method of Fabricating High Aspect Ratio Transducer Using Metal Compression Bonding
US8158515B2 (en) 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
CN102308241A (zh) 2009-02-18 2012-01-04 松下电器产业株式会社 摄像装置
JP4956598B2 (ja) 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US8299583B2 (en) 2009-03-05 2012-10-30 International Business Machines Corporation Two-sided semiconductor structure
US8487444B2 (en) 2009-03-06 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional system-in-package architecture
WO2010104918A1 (en) 2009-03-10 2010-09-16 Contour Semiconductor, Inc. Three-dimensional memory array comprising vertical switches having three terminals
WO2010116694A2 (en) 2009-04-06 2010-10-14 Canon Kabushiki Kaisha Method of manufacturing semiconductor device
US8552563B2 (en) 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
US8174288B2 (en) 2009-04-13 2012-05-08 International Business Machines Corporation Voltage conversion and integrated circuits with stacked voltage domains
US9406561B2 (en) 2009-04-20 2016-08-02 International Business Machines Corporation Three dimensional integrated circuit integration using dielectric bonding first and through via formation last
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US20100221867A1 (en) * 2009-05-06 2010-09-02 International Business Machines Corporation Low cost soi substrates for monolithic solar cells
US7939369B2 (en) 2009-05-14 2011-05-10 International Business Machines Corporation 3D integration structure and method using bonded metal planes
US7960282B2 (en) 2009-05-21 2011-06-14 Globalfoundries Singapore Pte. Ltd. Method of manufacture an integrated circuit system with through silicon via
KR101623960B1 (ko) 2009-06-04 2016-05-25 삼성전자주식회사 광전자 셔터, 이의 동작 방법 및 광전자 셔터를 채용한 광학 장치
US8802477B2 (en) 2009-06-09 2014-08-12 International Business Machines Corporation Heterojunction III-V photovoltaic cell fabrication
US7948017B2 (en) 2009-06-19 2011-05-24 Carestream Health, Inc. Digital radiography imager with buried interconnect layer in silicon-on-glass and method of fabricating same
JP2011003833A (ja) 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20100330728A1 (en) 2009-06-26 2010-12-30 Mccarten John P Method of aligning elements in a back-illuminated image sensor
JP2011014817A (ja) 2009-07-06 2011-01-20 Toshiba Corp 不揮発性半導体記憶装置
EP2273545B1 (de) 2009-07-08 2016-08-31 Imec Verfahren zur Einsatzverbindung sowie Montagekit zur Verwendung in dem Verfahren
US8153520B1 (en) 2009-08-03 2012-04-10 Novellus Systems, Inc. Thinning tungsten layer after through silicon via filling
JP5482025B2 (ja) 2009-08-28 2014-04-23 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
FR2949904B1 (fr) 2009-09-07 2012-01-06 Commissariat Energie Atomique Circuit integre a transistors mos couples electrostatiquement et procede de realisation d'un tel circuit integre
US8264065B2 (en) 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias
US8159060B2 (en) 2009-10-29 2012-04-17 International Business Machines Corporation Hybrid bonding interface for 3-dimensional chip integration
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8138543B2 (en) 2009-11-18 2012-03-20 International Business Machines Corporation Hybrid FinFET/planar SOI FETs
KR101911382B1 (ko) 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102088014A (zh) 2009-12-04 2011-06-08 中国科学院微电子研究所 3d集成电路结构、半导体器件及其形成方法
US8107276B2 (en) 2009-12-04 2012-01-31 International Business Machines Corporation Resistive memory devices having a not-and (NAND) structure
WO2011068028A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same
US8759951B2 (en) 2009-12-11 2014-06-24 Sharp Kabushiki Kaisha Method for manufacturing semiconductor device, and semiconductor device
US8507365B2 (en) 2009-12-21 2013-08-13 Alliance For Sustainable Energy, Llc Growth of coincident site lattice matched semiconductor layers and devices on crystalline substrates
US8129258B2 (en) 2009-12-23 2012-03-06 Xerox Corporation Method for dicing a semiconductor wafer, a chip diced from a semiconductor wafer, and an array of chips diced from a semiconductor wafer
US8048711B2 (en) 2009-12-30 2011-11-01 Omnivision Technologies, Inc. Method for forming deep isolation in imagers
KR101652826B1 (ko) 2010-01-08 2016-08-31 삼성전자주식회사 반도체 소자 및 그 구동 방법
US8841777B2 (en) 2010-01-12 2014-09-23 International Business Machines Corporation Bonded structure employing metal semiconductor alloy bonding
US8455936B2 (en) 2010-02-25 2013-06-04 Avago Technologies General Ip (Singapore) Pte. Ltd. Configurable memory sheet and package assembly
JP5144698B2 (ja) 2010-03-05 2013-02-13 株式会社東芝 半導体記憶装置及びその製造方法
JP2011187794A (ja) 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
EP2548227B1 (de) 2010-03-15 2021-07-14 Micron Technology, Inc. Verfahren zur bereitstellung einer halbleiterspeichervorrichtung
US8437192B2 (en) 2010-05-21 2013-05-07 Macronix International Co., Ltd. 3D two bit-per-cell NAND flash memory
US8525342B2 (en) 2010-04-12 2013-09-03 Qualcomm Incorporated Dual-side interconnected CMOS for stacked integrated circuits
US8541305B2 (en) 2010-05-24 2013-09-24 Institute of Microelectronics, Chinese Academy of Sciences 3D integrated circuit and method of manufacturing the same
FR2961016B1 (fr) 2010-06-07 2013-06-07 Commissariat Energie Atomique Circuit integre a dispositif de type fet sans jonction et a depletion
KR20110135299A (ko) 2010-06-10 2011-12-16 삼성전자주식회사 반도체 메모리 장치
JP2012009512A (ja) 2010-06-22 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
WO2011162725A1 (en) * 2010-06-25 2011-12-29 Agency For Science, Technology And Research Nanowire transistor and method for manufacturing a nanowire transistor
KR101193195B1 (ko) 2010-07-02 2012-10-19 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101145074B1 (ko) 2010-07-02 2012-05-11 이상윤 반도체 기판의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법
US7969193B1 (en) 2010-07-06 2011-06-28 National Tsing Hua University Differential sensing and TSV timing control scheme for 3D-IC
KR20120006843A (ko) 2010-07-13 2012-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8461017B2 (en) 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
US8674510B2 (en) 2010-07-29 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit structure having improved power and thermal management
EP3460845A1 (de) * 2010-07-30 2019-03-27 Monolithic 3D Inc. 3d-halbleiterbauelement und -system
KR20120020526A (ko) 2010-08-30 2012-03-08 삼성전자주식회사 도전막 매립형 기판, 그 형성 방법, 및 이를 이용하는 반도체 소자의 제조 방법
US20120063090A1 (en) 2010-09-09 2012-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling mechanism for stacked die package and method of manufacturing the same
JP5651415B2 (ja) 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US20120074466A1 (en) 2010-09-28 2012-03-29 Seagate Technology Llc 3d memory array with vertical transistor
US9245760B2 (en) 2010-09-30 2016-01-26 Infineon Technologies Ag Methods of forming epitaxial layers on a porous semiconductor layer
US8440544B2 (en) 2010-10-06 2013-05-14 International Business Machines Corporation CMOS structure and method of manufacture
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
TWI423426B (zh) 2010-11-19 2014-01-11 Univ Nat Chiao Tung 使用無源極和汲極接面場效電晶體之基本互補式邏輯閘之構造及其製造方法
EP2647057A4 (de) 2010-12-07 2016-11-09 Univ Boston Selbstreinigende sonnenkollektoren und -konzentratoren mit transparenten elektrodynamischen sieben
WO2012077280A1 (ja) 2010-12-09 2012-06-14 パナソニック株式会社 三次元集積回路の設計支援装置及び設計支援方法
US9227456B2 (en) 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
KR101755643B1 (ko) 2010-12-15 2017-07-10 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8432751B2 (en) 2010-12-22 2013-04-30 Intel Corporation Memory cell using BTI effects in high-k metal gate MOS
CN103348473B (zh) 2010-12-24 2016-04-06 斯兰纳半导体美国股份有限公司 用于半导体装置的富陷阱层
KR20120079393A (ko) 2011-01-04 2012-07-12 (주)세미머티리얼즈 반도체 발광소자의 제조방법
US8432719B2 (en) 2011-01-18 2013-04-30 Macronix International Co., Ltd. Three-dimensional stacked and-type flash memory structure and methods of manufacturing and operating the same hydride
US8630114B2 (en) 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
US8486791B2 (en) 2011-01-19 2013-07-16 Macronix International Co., Ltd. Mufti-layer single crystal 3D stackable memory
US20120193785A1 (en) 2011-02-01 2012-08-02 Megica Corporation Multichip Packages
KR101771619B1 (ko) 2011-02-09 2017-08-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 구동 방법
WO2012120792A1 (ja) 2011-03-09 2012-09-13 パナソニック株式会社 三次元集積回路設計装置、三次元集積回路設計方法、プログラム
US9001590B2 (en) 2011-05-02 2015-04-07 Macronix International Co., Ltd. Method for operating a semiconductor structure
JP5505367B2 (ja) 2011-05-11 2014-05-28 信越半導体株式会社 基板の一部に絶縁層を有する貼り合わせ基板の製造方法
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
FR2978604B1 (fr) 2011-07-28 2018-09-14 Soitec Procede de guerison de defauts dans une couche semi-conductrice
KR101399338B1 (ko) 2011-08-08 2014-05-30 (주)실리콘화일 이중 감지 기능을 가지는 기판 적층형 이미지 센서
US8937309B2 (en) 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8519735B2 (en) 2011-08-25 2013-08-27 International Business Machines Corporation Programming the behavior of individual chips or strata in a 3D stack of integrated circuits
JP2013065638A (ja) 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
WO2013052679A1 (en) 2011-10-04 2013-04-11 Qualcomm Incorporated Monolithic 3-d integration using graphene
US8689164B2 (en) 2011-10-18 2014-04-01 National Taiwan University Method of analytical placement with weighted-average wirelength model
US8431436B1 (en) 2011-11-03 2013-04-30 International Business Machines Corporation Three-dimensional (3D) integrated circuit with enhanced copper-to-copper bonding
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
JP2013150244A (ja) 2012-01-23 2013-08-01 Nippon Dempa Kogyo Co Ltd 温度補償型の発振器
FR2986371B1 (fr) 2012-01-31 2016-11-25 St Microelectronics Sa Procede de formation d'un via contactant plusieurs niveaux de couches semiconductrices
FR2986370B1 (fr) 2012-02-01 2014-11-21 St Microelectronics Sa Circuit integre 3d
JP6199323B2 (ja) 2012-02-29 2017-09-20 ソレクセル、インコーポレイテッド 効率的化合物の半導体太陽電池のための構造及び方法
CN103545275B (zh) 2012-07-12 2016-02-17 中芯国际集成电路制造(上海)有限公司 硅通孔封装结构及形成方法
US20140048867A1 (en) 2012-08-20 2014-02-20 Globalfoundries Singapore Pte. Ltd. Multi-time programmable memory
US9024657B2 (en) 2012-10-11 2015-05-05 Easic Corporation Architectural floorplan for a structured ASIC manufactured on a 28 NM CMOS process lithographic node or smaller
US10192813B2 (en) 2012-11-14 2019-01-29 Qualcomm Incorporated Hard macro having blockage sites, integrated circuit including same and method of routing through a hard macro
US9064077B2 (en) 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US9098666B2 (en) 2012-11-28 2015-08-04 Qualcomm Incorporated Clock distribution network for 3D integrated circuit
US10403766B2 (en) 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
KR102015907B1 (ko) 2013-01-24 2019-08-29 삼성전자주식회사 반도체 발광소자
US8773562B1 (en) 2013-01-31 2014-07-08 Apple Inc. Vertically stacked image sensor
US20140225218A1 (en) 2013-02-12 2014-08-14 Qualcomm Incorporated Ion reduced, ion cut-formed three-dimensional (3d) integrated circuits (ic) (3dics), and related methods and systems
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US9029231B2 (en) 2013-03-12 2015-05-12 Globalfoundries Singapore Pte. Ltd. Fin selector with gated RRAM
KR101456503B1 (ko) 2013-05-15 2014-11-03 (주)실리콘화일 스택 메모리
US9230973B2 (en) 2013-09-17 2016-01-05 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
US9524920B2 (en) 2013-11-12 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of three dimensional conductive lines
KR20150056309A (ko) 2013-11-15 2015-05-26 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102140789B1 (ko) 2014-02-17 2020-08-03 삼성전자주식회사 결정 품질 평가장치, 및 그것을 포함한 반도체 발광소자의 제조 장치 및 제조 방법
JP2015159260A (ja) 2014-02-25 2015-09-03 株式会社東芝 半導体記憶装置及びその製造方法
US9806051B2 (en) 2014-03-04 2017-10-31 General Electric Company Ultra-thin embedded semiconductor device package and method of manufacturing thereof
US9397110B2 (en) 2014-05-21 2016-07-19 Macronix International Co., Ltd. 3D independent double gate flash memory
KR102307487B1 (ko) 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9620217B2 (en) 2014-08-12 2017-04-11 Macronix International Co., Ltd. Sub-block erase
US9530824B2 (en) 2014-11-14 2016-12-27 Sandisk Technologies Llc Monolithic three dimensional memory arrays with staggered vertical bit line select transistors and methods therfor
US9589979B2 (en) 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
US9691804B2 (en) 2015-04-17 2017-06-27 Taiwan Semiconductor Manufacturing Company Ltd. Image sensing device and manufacturing method thereof
US9768149B2 (en) 2015-05-19 2017-09-19 Micron Technology, Inc. Semiconductor device assembly with heat transfer structure formed from semiconductor material
KR20170030307A (ko) 2015-09-09 2017-03-17 삼성전자주식회사 분리 배치된 커패시터를 갖는 메모리 장치
US9589982B1 (en) 2015-09-15 2017-03-07 Macronix International Co., Ltd. Structure and method of operation for improved gate capacity for 3D NOR flash memory
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
KR102476764B1 (ko) 2015-12-23 2022-12-14 에스케이하이닉스 주식회사 소자분리구조 및 그 제조 방법
US9673257B1 (en) 2016-06-03 2017-06-06 Sandisk Technologies Llc Vertical thin film transistors with surround gates
US9595530B1 (en) 2016-07-07 2017-03-14 Sandisk Technologies Llc Methods and apparatus for vertical bit line structures in three-dimensional nonvolatile memory
US10559594B2 (en) 2017-04-11 2020-02-11 Ahmad Tarakji Approach to the manufacturing of monolithic 3-dimensional high-rise integrated-circuits with vertically-stacked double-sided fully-depleted silicon-on-insulator transistors

Patent Citations (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8581A (en) 1851-12-09 Improvement in feeding logs in saw-mills
US349A (en) 1837-08-08 Samuel utter
US3048508A (en) 1958-06-11 1962-08-07 Westinghouse Electric Corp Resinous compositions and composite laminated members produced therewith
US5608250A (en) 1993-11-29 1997-03-04 Sgs-Thomson Microelectronics S.A. Volatile memory cell with interface charge traps
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6067244A (en) 1997-10-14 2000-05-23 Yale University Ferroelectric dynamic random access memory
US6037808A (en) 1997-12-24 2000-03-14 Texas Instruments Incorporated Differential SOI amplifiers having tied floating body connections
EP0979994A2 (de) 1998-08-11 2000-02-16 Instituto Elettrotecnico Nazionale Galileo Ferraris Vorrichtung aus porösem Material zum optischen Gasnachweis
US6670669B1 (en) 1999-08-10 2003-12-30 Fujitsu Limited Multiple-bit non-volatile memory utilizing non-conductive charge trapping gate
US6204529B1 (en) 1999-08-27 2001-03-20 Hsing Lan Lung 8 bit per cell non-volatile semiconductor memory structure utilizing trench technology and dielectric floating gate
US6909138B2 (en) 2000-02-28 2005-06-21 Micron Technology, Inc. P-channel dynamic flash memory cells with ultrathin tunnel oxides
US6888749B2 (en) 2000-02-28 2005-05-03 Micron Technology, Inc. P-channel dynamic flash memory cells with ultrathin tunnel oxides
US6384448B1 (en) 2000-02-28 2002-05-07 Micron Technology, Inc. P-channel dynamic flash memory cells with ultrathin tunnel oxides
US6456535B2 (en) 2000-02-28 2002-09-24 Micron Technology, Inc. Dynamic flash memory cells with ultra thin tunnel oxides
US6864139B2 (en) 2000-02-29 2005-03-08 Micron Technology, Inc. Static NVRAM with ultra thin tunnel oxides
US6958937B2 (en) 2001-08-30 2005-10-25 Micron Technology Inc. DRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US20060007745A1 (en) 2002-04-12 2006-01-12 Samsung Electronics Co., Ltd. Two-bit charge trap nonvolatile memory device and methods of operating and fabricating the same
US6906953B2 (en) 2002-06-21 2005-06-14 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
US7230848B2 (en) 2002-06-21 2007-06-12 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
US6821826B1 (en) 2003-09-30 2004-11-23 International Business Machines Corporation Three dimensional CMOS integrated circuits having device layers built on different crystal oriented wafers
US7560018B2 (en) 2004-01-21 2009-07-14 Lake Shore Cryotronics, Inc. Semiconductor electrochemical etching processes employing closed loop control
US7462539B2 (en) 2004-04-14 2008-12-09 Fujitsu Limited Direct tunneling memory with separated transistor and tunnel areas
US7262116B2 (en) 2004-06-10 2007-08-28 Applied Materials, Inc. Low temperature epitaxial growth of silicon-containing films using close proximity UV radiation
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
US7723207B2 (en) 2004-08-16 2010-05-25 International Business Machines Corporation Three dimensional integrated circuit and method of design
US7432153B2 (en) 2004-09-02 2008-10-07 Fujitsu Limited Direct tunneling semiconductor memory device and fabrication process thereof
US7288813B2 (en) 2004-09-02 2007-10-30 Fujitsu Limited Direct tunneling semiconductor memory device and fabrication process thereof
US7091551B1 (en) 2005-04-13 2006-08-15 International Business Machines Corporation Four-bit FinFET NVRAM memory device
US7512016B2 (en) 2006-05-05 2009-03-31 Macronix International Co., Ltd. Method of programming and erasing a p-channel be-SONOS NAND flash memory
US7414889B2 (en) 2006-05-23 2008-08-19 Macronix International Co., Ltd. Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices
US8329535B2 (en) 2007-06-11 2012-12-11 Macronix International Co., Ltd. Multi-level-cell trapping DRAM
US8446794B2 (en) 2007-09-17 2013-05-21 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US7759715B2 (en) 2007-10-15 2010-07-20 Micron Technology, Inc. Memory cell comprising dynamic random access memory (DRAM) nanoparticles and nonvolatile memory (NVM) nanoparticle
US7848148B2 (en) 2007-10-18 2010-12-07 Macronix International Co., Ltd. One-transistor cell semiconductor on insulator random access memory
US8440129B2 (en) 2007-11-02 2013-05-14 President And Fellows Of Harvard College Production of free-standing solid state layers by thermal processing of substrates with a polymer
US8426906B2 (en) 2008-04-18 2013-04-23 Macronix International Co., Ltd. Method and structure for a semiconductor charge storage device
US7852675B2 (en) 2008-04-23 2010-12-14 Kabushiki Kaisha Toshiba Three dimensional stacked nonvolatile semiconductor memory
US7772096B2 (en) 2008-07-10 2010-08-10 International Machines Corporation Formation of SOI by oxidation of silicon with engineered porosity gradient
US8877077B2 (en) 2008-12-23 2014-11-04 Siltectra Gmbh Method for producing thin, free-standing layers of solid state materials with structured surfaces
US8426294B2 (en) 2009-03-03 2013-04-23 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US20110092030A1 (en) 2009-04-14 2011-04-21 NuPGA Corporation System comprising a semiconductor device and structure
US8115511B2 (en) 2009-04-14 2012-02-14 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8183617B2 (en) 2009-04-27 2012-05-22 Macronix International Co., Ltd. Injection method with Schottky source/drain
US8390326B2 (en) 2009-05-05 2013-03-05 William Marsh Rice University Method for fabrication of a semiconductor element and structure thereof
US7973559B2 (en) 2009-05-05 2011-07-05 William Marsh Rice University Method for fabrication of a semiconductor element and structure thereof
US8686497B2 (en) 2009-09-08 2014-04-01 The Regents Of The University Of California DRAM cell utilizing a doubly gated vertical channel
US8906218B2 (en) 2010-05-05 2014-12-09 Solexel, Inc. Apparatus and methods for uniformly forming porous semiconductor on a substrate
US8330189B2 (en) 2010-06-21 2012-12-11 Kilopass Technology, Inc. One-time programmable memory and method for making the same
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US8283215B2 (en) 2010-10-13 2012-10-09 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US8823122B2 (en) 2010-10-13 2014-09-02 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US8753913B2 (en) 2010-10-13 2014-06-17 Monolithic 3D Inc. Method for fabricating novel semiconductor and optoelectronic devices
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US8470689B2 (en) 2010-11-10 2013-06-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for forming a multilayer structure
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US9136153B2 (en) 2010-11-18 2015-09-15 Monolithic 3D Inc. 3D semiconductor device and structure with back-bias
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8298875B1 (en) 2011-03-06 2012-10-30 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US20140045324A1 (en) 2011-05-19 2014-02-13 Matheson Tri-Gas, Inc. Low temperature epitaxy of a semiconductor alloy including silicon and germanium employing a high order silane precursor
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US20130064272A1 (en) 2011-08-31 2013-03-14 The University Of Bristol Communication system, method and apparatus
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9030858B2 (en) 2011-10-02 2015-05-12 Monolithic 3D Inc. Semiconductor device and structure
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US8501609B2 (en) 2012-02-02 2013-08-06 Tower Semiconductor Ltd. Method for generating a three-dimensional NAND memory with mono-crystalline channels using sacrificial material
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US8803206B1 (en) 2012-12-29 2014-08-12 Monolithic 3D Inc. 3D semiconductor device and structure
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US20160064283A1 (en) 2013-05-03 2016-03-03 Siltectra Gmbh Method And Device For The Production Of Wafers With A Pre-Defined Break Initiation Point
US20160086839A1 (en) 2013-05-03 2016-03-24 Siltectra Gmbh Method For The Production Of A Wafer With A Carrier Unit
US9023688B1 (en) 2013-06-09 2015-05-05 Monolithic 3D Inc. Method of processing a semiconductor device
US9025386B1 (en) 2013-11-20 2015-05-05 International Business Machines Corporation Embedded charge trap multi-time-programmable-read-only-memory for high performance logic technology
US9275732B2 (en) 2013-12-13 2016-03-01 Taiwan Semiconductor Manufacturing Company Ltd. Write buffer for resistive random access memory

Non-Patent Citations (63)

* Cited by examiner, † Cited by third party
Title
" Nonvolatile Schottky Barrier Multibit Cell With Source-Side Injected Programming and Reverse Drain-Side Hole Erasing" in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 57, Nr. 8, AUGUST 2010
"Effects of Dopant-Segregated Profiles on Schottky Barrier Charge-Trapping Flash Memories" in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 61, Nr. 5, MAI 2014
"Fabrication and Characterization of Vertically Stacked Gate-All-Around Si Nanowire FET Arrays" von Davide Sacchetto et al. auf IEEE SDDR09
"Fabrication of conducting GeSi/Si microand nanotubes and helical microcoils" von S V Golod, V Ya Prinz, V I Mashanov and A K Gutakovsky, Semicond. Sei. Technol. 16 (2001) 181-185
Adnan Mehonic et. al., betitelt „Resistive switching in silicon suboxide films", publiziert von Journal of Applied Physics, Volume 111, Issue 7
Adnan Mehonic, betitelt „Resistive switching in silicon suboxide films" publiziert von JOURNAL OF APPLIED PHYSICS 111, 074507 (2012)
Chaochao Fu et al. in einem Dokument, betitelt „Schottky Barrier Height Tuning via the Dopant Segregation Technique through Low-Temperature Microwave Annealing", publiziert bei Materials 2016, 9, 315
Ching-Yuan Ho et al., betitelt „Enhancement of programming speed on gate-all-around poly-silicon nanowire nonvolatile memory using self-aligned NiSi Schottky barrier source/drain" in URNAL OF APPLIED PHYSICS 114, 054503 (2013)
Chun Zhao, betitelt „Review on Non-Volatile Memory with High-k Dielectrics: Flash for Generation Beyond 32 nm", publiziert bei Materials 2014, 7, 5117-5145
Chung-Chun Hsu et al., betitelt „High-Performance Schottky Contact Quantum-Well Germanium Channel pMOSFET With Low Thermal Budget Process", publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 37, Nr. 1, JANUAR 2016
Chun-Hsing Shih et al. in einem Dokument, betitelt „Multilevel Schottky Barrier Nanowire SONOS Memory With Ambipolar n- and p-Channel Cells" in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 59, Nr. 6, JUNI 2012
D. Hernandez et al., Applied Physics Letters 102, 172102 (2013)
D. Sekar, betitelt "3D Memory with Shared Lithography Steps: The Memory Industry's Plan to „Cram More Components onto Integrated Circuits", präsentiert bei IEEE S3S 2014
D. Somasekhar et al. in einem Dokument, betitelt „Differential Current Switch Logic: A Low Power DCVS Logic Family" Publiziert in IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 31, Nr. 7, JULI 1996
Dae Woon Kang et al in einem Dokument, betitelt „Design of Enhanced Differential Cascade Voltage Switch Logic (EDCVSL) Circuits for High Fan-In Gate", publiziert bei ASIC/SOC Conference, 2002
Daeseok Lee et. al., betitelt " BEOL compatible (300oC) TiN/TiOx/Ta/TiN 3D nanoscale (~10nm) IMT selector", publiziert bei IEDM 2013
Dong-I1 Moon et al., betitelt „A Novel FinFET with High-Speed and Prolonged Retention for Dynamic Memory", publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 35, Nr. 12, DEZEMBER 2014
Emilie Bernard et al., betitelt „(MCFET)-Part I: Electrical Performance and Current Gain Analysis", publiziert in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 56, Nr. 6, JUNI 2009
H. Clement Wann und Chenmming Hu, betitelt „High-Endurance Ultra-Thin Tunnel Oxide in MONOS Device Structure for Dynamic Memory Application", publiziert bei IEEE ELECTRON DEVICE LETERS, VOL. 16, Nr. 11, NOVEMBER 1995
Hang-Ting Lue et al., betitelt „Device Modeling of Ferroelectric Memory Field-Effect Transistor for the Application of Ferroelectric Random Access Memory", publiziert in IEEE Transactions on ultrasonics, ferroelectrics, and frequency control, vol. 50, nr. 1, January 2003
Hee-Dong Kim et al., betitelt „A New Class of Charge-Trap Flash Memory With Resistive Switching Mechanisms", publiziert in IEEE Transactions on Electron Devices November 2010
Hui Zhang, betitelt ‚Low-Swing On-Chip Signaling Techniques: Effectiveness and Robustness‘, publiziert bei IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 8, Nr. 3, JUNI 2000
Jang-Gn Yun et al., betitelt: „Single-Crystalline Si Stacked Array (STAR) NAND Flash Memory", publiziert in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 58, Nr. 4, APRIL 2011
Jian Zhang et al., betitelt „A Schottky-Barrier Silicon FinFET with 6.0 mV/dec Subthreshold Slope over 5 Decades of Current", publiziert bei IEDM14; oder einem Dokument, betitelt „Polarity-Controllable Silicon Nanowire Transistors With Dual Threshold Voltages", publiziert bei IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 61, Nr. 11, NOVEMBER 2014
Jin-Woo Han et. al., betitelt „A Novel Bi-stable 1-Transistor SRAM for High Density Embedded Applications", publiziert bei IEDM 2015
K. Wostyn et al., betitelt „Selective Etch of Si and SiGe for Gate All-Around Device Architecture", publiziert in ECS Transactions, 69 (8) 147-152 (2015)
K.Tsunoda et al., betitelt „Ultra-High Speed Direct Tunneling Memory (DTM) for Embedded RAM Applications" publiziert in 2004 Symposium an VLSI Technology
Ke-Jing Lee, betitelt „Effects of Electrodes on the Switching Behavior of Strontium Titanate Nickelate Resistive Random Access Memory", publiziert bei Materials 2015, 8, 7191-7198
Kooji TSUNODAV et al., betitelt „Improvement in Memory (DTM) Retention/Program Time Ratio of Direct Tunneling for Low Power SoC Applications", publiziert bei IEICE Trans. Electron. Vol E88 -C No. April 2005
Kyeong-Rok Kim et al., betitelt „Design of NOR flash memory cells with high speed programming by utilizing an asymmetric Silicide (TiSi2) Drain"
Liang Zhao et. al., betitelt „Ultrathin (~2nm) HfOx as the Fundamental Resistive Switching Element: Thickness Scaling Limit, Stack Engineering and 3D Integration", publiziert bei IEDM 2014
Lixue Xia, betitelt „Technological Exploration of RRAM Crossbar Array for Matrix-Vector Multiplication", publiziert bei JOURNAL OF COMPUTER SCIENCE AND TECHNOLOGY 31(1): 3-19 Jan. 2016
M. De Marchi et al., betitelt „Polarity Control in Double-Gate, Gate-All-Around Vertically Stacked Silicon Nanowire FETs", publiziert bei IEDM12; und einem Nachfolgedokument, betitelt „Configurable Logic Gates Using Polarity-Controlled Silicon Nanowire Gate- All-Around FETs", publiziert in IEEE ELECTRON DEVICE LETTERS, VOL. 35, Nr. 8, AUGUST 2014
M. Günhan Ertosun et. al., betitelt „Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electrons", publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 31, Nr. 5, MAI 2010
Manan Suri, betitelt " Exploiting Intrinsic Variability of Filamentary Resistive Memory for Extreme Learning Machine Architectures", publiziert von IEEE Transactions on Nanotechnology 15. June 2015 und Sangsu Park, betitelt " Nanoscale RRAM-based synaptic electronics: toward a neuromorphic computing device", publiziert von Nanotechnology 24 (2013)
R. W. Fathauer et al., Appl. Phys. Lett. 61 (19), 9. November 1992
Richard W. Johnson et al in einem Dokument bereitgestellt, betitelt „A brief review of atomic layer deposition: from fundamentals to applications", publiziert bei Materials Today Volume 17, Nummer 5, Juni 2014
Ru Huang et al., betitelt „High performance tunnel field-effect transistor by gate and source engineering", publiziert in Nanotechnology 25 (2014) 505201
Sangsu Park et al, betitelt „Electronic system with memristive synapses for pattern recognition", publiziert von Scientific Reports | 5:10123 | DOI: 10.1038/srep 10123
Se Hwan Park et al in einem Dokument, betitelt "Novel Three Dimensional (3D) NAND Flash Memory Array Having Tied Bit-line and Ground Select Transistor (TiGer)"
Sebastian Glassner et al. in einem Dokument, betitelt „Multimode Silicon Nanowire Transistors", publiziert bei Nano Lett. 2014, 14, 6699-6703
Shih-Jye Shen et. al., betitelt „Ultra Fast Write Speed, Long Refresh Time, Low Power F-N Operated Volatile Memory Cell with Stacked Nanocrystalline Si Film", publiziert bei IEDM 96
Shuang Gao et al , betitelt" Forming-free and self-rectifying resistive switching of the simple Pt/TaOx/n-Si structure for access device-free high-density memory application", publiziert bei Nanoscale, 2015, 7, 6031-6038
Sung Hyun Jo et al. in einem Dokument, betitelt „Programmable Resistance Switching in Nanoscale Two-Terminal Devices", publiziert von Nano Lett., Vol. 9, Nr. 1, 2009
Sung-Jin Choi et al., in Dokumenten, betitelt „High Speed Flash Memory and 1T-DRAM on Dopant Segregated Schottky Barrier (DSSB) FinFET SONOS Device for Multi-functional SoC Applications", publiziert bei 2008 IEEE International Electron Devices Meeting; „Enhancement of Program Speed in Dopant-Segregated Schottky-Barrier (DSSB) FinFET SONOS for NAND-Type Flash Memory" in IEEE ELECTRON DEVICE LETTERS, VOL. 30, Nr. 1, JANUAR 2009
Sungjun Kim et al., betitelt „Fully Si compatible SiN resistive switching memory with large self-rectification ratio", publiziert bei AIP ADVANCES 6, 015021 (2016)
T. A. Krauss et al., betitelt „Favorable Combination of Schottky Barrier and Junctionless Properties in Field Effect Transistors for High Temperature Applications", zu veröffentlichen bei PRiME 2016
Umesh Chand, betitelt „Metal induced crystallized poly-Si-based conductive bridge resistive switching memory device with one transistor and one resistor architecture", publiziert bei APPLIED PHYSICS LETTERS 107, 203502 (2015)
V. Destefanis et al., betitelt: „HCl Selective Etching of Sil-xGex versus Si for Silicon On Nothing and Multi Gate Devices", publiziert in ECS Transactions, 16 (10) 427-438 (2008)
V.A. Gritsenko et al., betitelt „A new low voltage fast SONOS memory with high-k dielectric", publiziert bei Solid-State Electronics 47 (2003)
W. Chen Dokument, betitelt " Mixed Multi-Threshold Differential Cascode Voltage Switch (MT-DCVS) Circuit Styles and Strategies for Low Power VLSI Design", publiziert bei ISLPED’01
Wei Chang et al., betitelt „A Localized Two-Bit/Cell Nanowire SONOS Memory Using Schottky Barrier Source-Side Injected Programming" in IEEE TRANSACTIONS ON NANOTECHNOLOGY, VOL. 12, Nr. 5, SEPTEMBER 2013; einem weiteren, betitelt" Draininduced Schottky barrier source-side hot carriers and its application to program local bits of nanowire charge-trapping memories" in Japanese Journal of Applied Physics 53, 094001 (2014)
Woo Kwon et. al., betitelt „Integrate-and-Fire Neuron Circuit and Synaptic Device using Floating Body MOSFET with Spike Timing-Dependent Plasticity", publiziert in dem JOURNAL OF SEMI-CONDUCTOR TECHNOLOGY AND SCIENCE, VOL.15, Nr.6, DEZEMBER, 2015
Xuguang Wang et al., betitelt A Novel MONOS-Type Nonvolatile Memory Using High- Dielectrics for Improved Data Retention and Programming Speed, publiziert in IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 51, Nr. 4, APRIL 2004 597
Ya-Chin King et. al., betitelt „A Long-Refresh Dynamic/Quasi-Nonvolatile Memory Device with 2-nm Tunneling Oxide", publiziert bei IEEE ELECTRON DEVICE LETTERS, VOL. 20, Nr. 8, AUGUST 1999, und betitelt „Charge-Trap Memory Device Fabricated by Oxidation of Si11-x Gex", publiziert bei IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 48, Nr. 4, APRIL 2001
Yan-Xiang Luo et al., betitelt „Coupling of carriers injection and charges distribution in Schottky barrier charge trapping memories using source-side electrons programming", präsentiert bei Semicond. Sei. Technol. 29 (2014) 115006
Yiran Chen et al, betitelt „A Nondestructive Self-Reference Scheme for Spin-Transfer Torque Random Access Memory (STT-RAM)", publiziert bei Design, Automation & Test in Europe Conference & Exhibition (DATE), 2010
Yu Wang et al, betitelt " Energy Efficient RRAM Spiking Neural Network for Real Time Classification", publiziert auf dem 25th Symposium on VLSI
Yuefei Wang et al., betitelt „Resistive switching mechanism in silicon highly rich SiOx (x< 0.75) films based on silicon dangling bonds percolation model", publiziert von Applied Physics Letters, Volume 102 Nummer 4; Volume 102 Number
Yu-Hsien Lin et al. in einem Dokument, betitelt „Microwave Annealing for NiSiGe Schottky Junction on SiGe P-Channel" Publiziert bei Materials 2015, 8, 7519-7523; doi:10.3390/ma8115403
Zer-Ming Lin et al., betitelt „Characteristics of n-Type Asymmetrie Schottky-Barrier Transistors with Silicided Schottky-Barrier Source and Heavily n-Type Doped Channel and Drain", publiziert in dem Japanese Journal of Applied Physics 51 (2012) 064301
Zhou Fang et al., betitelt „A Study on Schottky Barrier NOR Flash Memory", publiziert bei Nanoelectronics Conference (INEC), 2011 IEEE 4th International
ZongLiang Huo et al., betitelt „Sub-6F2 Charge Trap Dynamic Random Access Memory Using a Novel Operation Scheme", publiziert 2006 64th Device Research Conference

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665669B1 (en) 2019-02-26 2020-05-26 Globalfoundries Inc. Insulative structure with diffusion break integral with isolation layer and methods to form same
DE102020104740A1 (de) 2020-02-10 2021-08-12 Taiwan Semiconductor Manufacturing Co. Ltd. Speichervorrichtungen und verfahren zu deren herstellen
US11653492B2 (en) 2020-02-10 2023-05-16 Taiwan Semiconductor Manufacturing Limited Memory devices and methods of manufacturing thereof
DE102020104740B4 (de) 2020-02-10 2024-01-11 Taiwan Semiconductor Manufacturing Co. Ltd. Speichervorrichtungen und verfahren zu deren herstellen
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