JP2012009512A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】消去動作特性を向上した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、積層構造体ＭＬと、導電芯ピラーＰＢＧ、芯絶縁膜４９、半導体パイプピラーＳＰ、内側絶縁膜４２、記憶層４８、外側絶縁膜４３、を備えた不揮発性半導体記憶装置が提供される。積層構造体は、第１方向に積層された複数の電極膜６１と、複数の電極膜どうしの間に設けられた電極間絶縁膜６２と、を有する。導電芯ピラーは積層構造体を第１方向に貫通する。芯絶縁膜は導電芯ピラーと電極膜との間に設けられる。半導体パイプピラーは芯絶縁膜と電極膜との間に設けられ、積層構造体を第１方向に貫通する。内側絶縁膜は半導体パイプピラーと電極膜との間に設けられる。記憶層は内側絶縁膜と電極膜との間に設けられる。外側絶縁膜は記憶層と電極膜との間に設けられる。
【選択図】図１

Description

本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
従来の不揮発性半導体記憶装置においては、シリコン基板上の２次元平面内に素子を集積してきた。メモリの記憶容量を増加させるには１つの素子の寸法を微細化するが、近年その微細化もコスト的、技術的に困難になってきた。
これに対し、一括加工型３次元積層メモリが提案されている。この一括加工型３次元積層メモリにおいては、交互に積層された絶縁膜と電極膜とを有する積層構造体と、積層構造体を積層方向において貫通するシリコンピラーと、シリコンピラーと電極膜との間の電荷蓄積層（記憶層）と、が設けられ、これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。さらに、２本のシリコンピラーを基板の側で接続したＵ字形状のメモリストリングを用いる構成も提案されている。
このような一括加工型３次元積層メモリにおいて、動作性能をさらに向上するために、改良の余地がある。
特開２０１０−４５１４９号公報
本発明の実施形態は、消去動作特性を向上した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置及びその製造方法を提供する。
本発明の実施形態によれば、第１積層構造体と、第１導電芯ピラーと、第１ピラー部芯絶縁膜と、第１半導体パイプピラーと、第１ピラー部内側絶縁膜と、第１ピラー部記憶層と、第１ピラー部外側絶縁膜と、を備えた不揮発性半導体記憶装置が提供される。前記第１積層構造体は、第１方向に積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を有する。前記第１導電芯ピラーは、前記第１積層構造体を前記第１方向に貫通する。前記第１ピラー部芯絶縁膜は、前記第１導電芯ピラーと前記第１電極膜との間に設けられ、前記第１導電芯ピラーの側面を取り囲む。前記第１半導体パイプピラーは、前記第１ピラー部芯絶縁膜と前記第１電極膜との間に設けられ、前記第１積層構造体を前記第１方向に貫通し、前記第１ピラー部芯絶縁膜の側面を取り囲む。前記第１ピラー部内側絶縁膜は、前記第１半導体パイプピラーと前記第１電極膜との間に設けられ、前記第１半導体パイプピラーの側面を取り囲む。前記第１ピラー部記憶層は、前記第１ピラー部内側絶縁膜と前記第１電極膜との間に設けられ、前記第１ピラー部内側絶縁膜の側面を取り囲む。前記第１ピラー部外側絶縁膜は、前記第１ピラー部記憶層と前記第１電極膜との間に設けられ、前記第１ピラー部記憶層の側面を取り囲む。
本発明の実施形態によれば、不揮発性半導体記憶装置の製造方法が提供される。前記製造方法においては、第１方向に積層された複数の電極膜と、前記複数の電極膜どうしの間に設けられた電極間絶縁膜と、を有する積層構造体と、前記積層構造体と積層された層間絶縁膜と、を前記第１方向に沿って貫通する貫通ホールを形成し、前記貫通ホールの内壁に、ピラー部外側絶縁膜となる膜と、ピラー部記憶層となる膜と、ピラー部内側絶縁膜となる膜と、半導体パイプピラーとなる膜と、ピラー部芯絶縁膜となる膜と、導電芯ピラーとなる膜と、の積層膜を順次堆積し、前記層間絶縁膜の少なくとも一部をエッチバックして、前記ピラー部外側絶縁膜となる前記膜と、前記ピラー部記憶層となる前記膜と、前記ピラー部内側絶縁膜となる前記膜と、を露出させ、前記露出した前記ピラー部外側絶縁膜となる前記膜、前記ピラー部記憶層となる前記膜、及び、前記ピラー部内側絶縁膜となる前記膜を除去して、前記半導体パイプピラーとなる前記膜の側面を露出し、前記露出した前記半導体パイプピラーとなる前記膜の前記側面に電気的に接続されるように配線となる膜を形成する。
第１の実施形態に係る不揮発性半導体記憶装置を示す模式的斜視図である。 第１の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の電極膜を示す模式的平面図である。 第１の実施形態に係る不揮発性半導体記憶装置の一部を示す模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置を示す模式図である。 図６（ａ）及び図６（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。 図７（ａ）、図７（ｂ）、図７（ｃ）及び図７（ｄ）は、第１の実施形態に係る不揮発性半導体記憶装置の動作を示す模式図である。 第２の実施形態に係る不揮発性半導体記憶装置を示す模式的斜視図である。 第２の実施形態に係る不揮発性半導体記憶装置の一部を示す模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。 第３の実施形態に係る不揮発性半導体記憶装置を示す模式的斜視図である。 第３の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。 第３の実施形態に係る不揮発性半導体記憶装置の一部を示す模式的断面図である。 第４の実施形態に係る不揮発性半導体記憶装置の製造方法を示すフローチャート図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図２は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図３は、第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
図４は、第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図５は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
本実施形態に係る不揮発性半導体記憶装置１１０は、例えば、３次元積層型のフラッシュメモリである。
図１及び図２に表したように、不揮発性半導体記憶装置１１０においては、例えば単結晶シリコンからなる基板１１（半導体基板）が設けられる。
図２に表したように、基板１１においては、例えば、メモリセルが形成されるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲに併設される周辺領域ＰＲと、が設定される。メモリアレイ領域ＭＲは、例えば基板１１の中心の側に設けられ、周辺領域ＰＲは、例えば基板１１のうちでメモリアレイ領域ＭＲよりも外側に設けられる。周辺領域ＰＲにおいては、基板１１の主面１１ａ上には、例えば、各種の周辺領域回路ＰＲ１が設けられる。
メモリアレイ領域ＭＲにおいては、基板１１の主面１１ａ上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている（図２参照）。
図２に表したように、メモリ部ＭＵは、例えば、３次元マトリクス状に配列したメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。複数のメモリセルトランジスタは、例えば基板１１の主面１１ａに対して垂直な方向と、主面１１ａに対して平行で互いに異なる２つの方向と、の３つの方向に沿って、３次元マトリクス状に並ぶ。
図１は、マトリクスメモリセル部ＭＵ１の構成を例示している。
図２においては、マトリクスメモリセル部ＭＵ１として、図１のＡ１−Ａ２線断面の一部と、図１のＢ１−Ｂ２線断面の一部が例示されている。
図１及び図２に表したように、マトリクスメモリセル部ＭＵ１においては、基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。
積層構造体ＭＬは、第１方向に交互に積層された複数の電極膜６１と複数の電極間絶縁膜６２とを有する。電極間絶縁膜６２は、電極膜６１どうしを絶縁する層間絶縁膜として機能する。
本願明細書において、「積層」とは、複数の層が直接重ねられる場合の他、複数の層の間に他の要素が挿入されて重ねられる場合も含む。
積層構造体ＭＬにおける電極膜６１及び電極間絶縁膜６２の積層方向をＺ軸方向（第１方向）とする。Ｚ軸方向は、基板１１の主面１１ａに対して垂直な方向である。Ｚ軸方向に対して垂直な１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸方向とＹ軸方向とに垂直な方向をＸ軸方向（第３方向）とする。
不揮発性半導体記憶装置１１０は、選択ゲート電極ＳＧをさらに備える。選択ゲート電極ＳＧは、積層構造体ＭＬとＺ軸方向に沿って積層される。
電極膜６１は、Ｘ軸方向に沿って延在する帯状の部分を有している。選択ゲート電極ＳＧも、Ｘ軸方向に沿って延在する帯状の部分を有している。
そして、積層構造体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に貫通する半導体パイプピラーＳＰが設けられる。この半導体パイプピラーＳＰは、例えば、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの中に半導体を埋め込むことによって形成される。半導体パイプピラーＳＰは、Ｚ軸方向に延在する筒状（例えば円筒状）である。
さらに、不揮発性半導体記憶装置１１０においては、円筒状の半導体パイプピラーＳＰのそれぞれの内部に、後述する絶縁層を介して、導電芯ピラーＰＢＧが設けられている。導電芯ピラーＰＢＧは、柱状でも良く、筒状でも良い。すなわち、導電芯ピラーＰＢＧの内部が中空でも良く、導電芯ピラーＰＢＧの内側に例えば絶縁層などが設けられても良い。
後述するように、不揮発性半導体記憶装置１１０においては、電極膜６１と半導体パイプピラーＳＰとが交差する部分において、記憶層を有するメモリセルトランジスタが形成される。メモリセルトランジスタは３次元マトリクス状に配列され、この記憶層に電荷を蓄積させることにより、各メモリセルトランジスタがデータを記憶するメモリセルＭＣとして機能する。
図１及び図２においては、電極膜６１が４枚描かれているが、積層構造体ＭＬにおいて、設けられる電極膜６１の数は任意である。
半導体パイプピラーＳＰのうち、積層構造体ＭＬを貫通する部分と、選択ゲート電極ＳＧを貫通する部分と、は、連続して形成された半導体層でも良く、半導体パイプピラーＳＰのうちの積層構造体ＭＬを貫通する部分と、半導体パイプピラーＳＰのうちの選択ゲート電極ＳＧを貫通する部分と、が別の工程で形成され、これらの部分が電気的に接続されていても良い。
図２に表したように、積層構造体ＭＬの最下部（例えば、基板１１に最も近い側）の電極膜６１の下に絶縁膜１５ａを設けることができる。この絶縁膜１５ａを積層構造体ＭＬに含めても良い。積層構造体ＭＬの最上部（例えば、基板１１から最も遠い側）の電極膜６１の上に絶縁膜１５を設けることができる。この絶縁膜１５ａを積層構造体ＭＬに含めても良い。絶縁膜１５及び１５ａには、例えば酸化シリコンが用いられる。ただし、実施形態はこれに限らず、絶縁膜１５及び１５ａの材料は任意である。
積層構造体ＭＬと選択ゲート電極ＳＧとの間に、例えば層間絶縁膜１６が設けられる。
図２に表したように、選択ゲート電極ＳＧどうしをＹ軸方向に沿って分断する層間絶縁膜１７が設けられている。層間絶縁膜１７は、Ｘ軸方向に沿って延在する。
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬ（第２配線ＷＲ２）とコンタクト電極２２とが設けられている。ソース線ＳＬの周りには層間絶縁膜１９が設けられている。
そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬ（第１配線ＷＲ１）が設けられている。ビット線ＢＬは、例えば、Ｙ軸方向に沿った帯状の形状を有している。層間絶縁膜１６、１７、１８、１９及び２３には、例えば酸化シリコンが用いられる。
そして、不揮発性半導体記憶装置１１０においては、２本ずつの半導体パイプピラーＳＰは、基板１１の側で接続されている。
すなわち、不揮発性半導体記憶装置１１０は、第１半導体パイプピラーＳＰ１と第２半導体パイプピラーＳＰ２とを基板１１の側で電気的に接続する半導体接続部ＳＣをさらに備える。半導体接続部ＳＣには、例えば、半導体パイプピラーＳＰとなる材料が用いられる。
ただし、後述するように、半導体パイプピラーＳＰのそれぞれが独立し、半導体パイプピラーＳＰどうしが接続されていなくても良い。以下では、２本ずつの半導体パイプピラーＳＰが接続される場合について説明する。
後述するように、半導体パイプピラーＳＰのそれぞれの内部には、絶縁層を介して導電芯ピラーＰＢＧが設けられる。半導体接続部ＳＣの内部において、絶縁層を介して、芯接続部ＣＢＧが設けられている。芯接続部ＣＢＧは、２つの導電芯ピラーＰＢＧを基板１１の側で電気的に接続する。芯接続部ＣＢＧは必要に応じて設けられ、場合によっては省略される。以下では、芯接続部ＣＢＧが設けられる場合として説明する。
不揮発性半導体記憶装置１１０において、複数の半導体パイプピラー（例えば、第１〜
図１に表したように、例えば、第２半導体パイプピラーＳＰ２は、Ｙ軸方向において、第１半導体パイプピラーＳＰ１と並ぶ。第３半導体パイプピラーＳＰ３は、Ｙ軸方向において、第２半導体パイプピラーＳＰ２の第１半導体パイプピラーＳＰ１とは反対の側で第２半導体パイプピラーＳＰ２と並ぶ。第４半導体パイプピラーＳＰ４は、Ｙ軸方向において、第３半導体パイプピラーＳＰ３の第２半導体パイプピラーＳＰ２とは反対の側で第３半導体パイプピラーＳＰ３と並ぶ。
第１半導体接続部ＳＣ１によって接続された第１半導体パイプピラーＳＰ１及び第２半導体パイプピラーＳＰ２がペアとなって１つのＵ字形状のＮＡＮＤストリングとなり、第２半導体接続部ＳＣ２によって接続された第３半導体パイプピラーＳＰ３及び第４半導体パイプピラーＳＰ４がペアとなって別のＵ字形状のＮＡＮＤストリングとなる。
図３に表したように、第１半導体パイプピラーＳＰ１及び第４半導体ピラーＳＰ４に対応する電極膜６１が共通に接続され電極膜６１Ａとなる。第２半導体パイプピラーＳＰ２及び第３半導体パイプピラーＳＰ３に対応する電極膜６１が共通に接続され電極膜６１Ｂとなる。すなわち、電極膜６１は、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜６１Ａ及び電極膜６１Ｂの形状を有している。
図３に表したように、電極膜６１Ａと電極膜６１Ｂとは、絶縁層ＩＬによって互いに分断される。
そして、図２に例示したように、配線接続部ＭＵ２においては、Ｘ軸方向における一方の端において、電極膜６１Ｂは、コンタクト電極３１によってワード配線３２に接続され、例えば基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜６１Ａは、コンタクト電極によってワード配線に接続され、駆動回路と電気的に接続される（図２では図示しない）。すなわち、Ｚ軸方向に積層された各電極膜６１（電極膜６１Ａ及び電極膜６１Ｂ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端で電極膜６１Ａが駆動回路との電気的に接続され、Ｘ軸方向の他方の端で電極膜６１Ｂが駆動回路との電気的に接続される。図２では、Ｙ軸方向の同じ位置で、各電極膜６１のそれぞれにコンタクト電極３１が接続されているが、各電極膜６１に対応するコンタクト電極３１の位置は、Ｙ軸方向の異なる位置に設けられる。
これにより、基板１１からの距離が同じ電極膜６１において、ペアとなる第１半導体パイプピラーＳＰ１及び第２半導体パイプピラーＳＰ２とで異なる電位が設定できる。これにより、第１半導体パイプピラーＳＰ１と第２半導体パイプピラーＳＰ２とに対応する同層のメモリセルＭＣは互いに独立して動作できる。第３半導体パイプピラーＳＰ３及び第４半導体パイプピラーＳＰ４に関しても同様である。
接続部導電層ＳＣＣは、例えば、コンタクト電極３３によって接続部導電層配線３４に接続される。
図１及び図２に表したように、半導体パイプピラーＳＰの半導体接続部ＳＣとは反対の端のそれぞれが、ビット線ＢＬまたはソース線ＳＬに接続され、半導体パイプピラーＳＰのそれぞれに、選択ゲート電極ＳＧ（第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４）が設けられることにより、任意の半導体パイプピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、そして、読み出すことができる。
各電極膜６１に設けられる半導体パイプピラーＳＰの数は任意である。
図４は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図１のＢ１−Ｂ２線断面の一部に相当する断面図である。
図４においては、回路部ＣＵは省略されている。
図４に表したように、不揮発性半導体記憶装置１１０は、積層構造体ＭＬ（第１積層構造体ＭＬ１）と、導電芯ピラーＰＢＧ（第１導電芯ピラーＰＢＧ１）と、芯絶縁膜４９（第１ピラー部芯絶縁膜４９ｐ１）と、半導体パイプピラーＳＰ（第１半導体パイプピラーＳＰ１）と、内側絶縁膜４２（第１ピラー部内側絶縁膜４２ｐ１）と、記憶層４８（第１ピラー部記憶層４８ｐ１）と、外側絶縁膜４３（第１ピラー部外側絶縁膜４３ｐ１）と、を備える。
第１積層構造体ＭＬ１は、第１方向（Ｚ軸方向）に積層された複数の第１電極膜６１ａと、複数の第１電極膜６１ａどうしの間に設けられた第１電極間絶縁膜６２ａと、を有する。
第１導電芯ピラーＰＢＧ１は、第１積層構造体ＭＬ１を第１方向に貫通する。第１ピラー部芯絶縁膜４９ｐ１は、第１導電芯ピラーＰＢＧ１と第１電極膜６１ａとの間に設けられ、第１導電芯ピラーＰＢＧ１の側面を取り囲む。第１半導体パイプピラーＳＰ１は、第１ピラー部芯絶縁膜４９ｐ１と第１電極膜６１ａとの間に設けられ、第１積層構造体ＭＬ１を第１方向に貫通し、第１ピラー部芯絶縁膜４９ｐ１の側面を取り囲む。第１ピラー部内側絶縁膜４２ｐ１は、第１半導体パイプピラーＳＰ１と第１電極膜６１ａとの間に設けられ、第１半導体パイプピラーＳＰ１の側面を取り囲む。第１ピラー部記憶層４８ｐ１は、第１ピラー部内側絶縁膜４２ｐ１と第１電極膜６１ａとの間に設けられ、第１ピラー部内側絶縁膜４２ｐ１の側面を取り囲む。第１ピラー部外側絶縁膜４３ｐ１は、第１ピラー部記憶層４８ｐ１と第１電極膜６１ａとの間に設けられ、第１ピラー部記憶層４８ｐ１の側面を取り囲む。
第１ピラー部芯絶縁膜４９ｐ１は、第１導電芯ピラーＰＢＧ１と第１電極間絶縁膜６２ａとの間に延在し、第１ピラー部内側絶縁膜４２ｐ１は、第１半導体パイプピラーＳＰ１と第１電極間絶縁膜６２ａとの間に延在し、第１ピラー部記憶層４８ｐ１は、第１ピラー部内側絶縁膜４２ｐ１と第１電極間絶縁膜６２ａとの間に延在し、第１ピラー部外側絶縁膜４３ｐ１は、第１ピラー部記憶層４８ｐ１と第１電極間絶縁膜６２ａとの間に延在する。
第１導電芯ピラーＰＢＧ１の側面、第１ピラー部芯絶縁膜４９ｐ１の側面、第１半導体パイプピラーＳＰ１の側面、第１ピラー部内側絶縁膜４２ｐ１の側面、第１ピラー部記憶層４８ｐ１の側面、及び、第１ピラー部外側絶縁膜４３ｐ１の側面は、Ｚ軸方向に対して平行な面である。
不揮発性半導体記憶装置１１０は、第２積層構造体ＭＬ２と、第２導電芯ピラーＰＢＧ２と、第２ピラー部芯絶縁膜４９ｐ１と、第２半導体パイプピラーＳＰ２と、第２ピラー部内側絶縁膜４２ｐ２と、第２ピラー部記憶層４８ｐ２と、第２ピラー部外側絶縁膜４３ｐ２と、半導体接続部ＳＣ（第１半導体接続部ＳＣ１）と、をさらに備える。
第２積層構造体ＭＬ２は、第１方向（Ｚ軸方向）に対して垂直な第２方向（Ｙ軸方向）において第１積層構造体ＭＬ１と並ぶ。第２積層構造体ＭＬ２は、第１方向に積層された複数の第２電極膜６１ｂと、複数の第２電極膜６１ｂどうしの間に設けられた第２電極間絶縁膜６２ｂと、を有する。
複数の第１電極膜６１ａのそれぞれと、複数の第２電極膜６１ｂのそれぞれと、は同層である。すなわち、基板１１と、複数の第１電極膜６１ａのそれぞれと、の距離は、基板１１と、複数の第２電極膜６１ｂのそれぞれと、の距離と、同じである。基板１１と、複数の第２電極間絶縁膜６２ａのそれぞれと、の距離は、基板１１と、複数の第２電極間絶縁膜６２ｂのそれぞれと、の距離と、同じである。
第２導電芯ピラーＰＢＧ２は、第２積層構造体ＭＬ２を第１方向に貫通する。第２ピラー部芯絶縁膜４９ｐ２は、第２導電芯ピラーＰＢＧ２と第２電極膜６１ｂとの間に設けられ、第２導電芯ピラーＰＢＧ２の側面を取り囲む。第２半導体パイプピラーＳＰ２は、第２ピラー部芯絶縁膜４９ｐ２と第２電極膜６１ｂとの間に設けられ、第２積層構造体ＭＬ２を第１方向に貫通し、第２ピラー部芯絶縁膜４９ｐ２の側面を取り囲む。第２ピラー部内側絶縁膜４２ｐ２は、第２半導体パイプピラーＳＰ２と第２電極膜６１ｂとの間に設けられ、第２半導体パイプピラーＳＰ２の側面を取り囲む。第２ピラー部記憶層４８ｐ２は、第２ピラー部内側絶縁膜４２ｐ２と第２電極膜６１ｂとの間に設けられ、第２ピラー部内側絶縁膜４２ｐ２の側面を取り囲む。第２ピラー部外側絶縁膜４３ｐ２は、第２ピラー部記憶層４８ｐ２と第２電極膜６１ｂとの間に設けられ、第２ピラー部記憶層４８ｐ２の側面を取り囲む。
第２ピラー部芯絶縁膜４９ｐ２は、第２導電芯ピラーＰＢＧ２と第２電極間絶縁膜６２ｂとの間に延在し、第２ピラー部内側絶縁膜４２ｐ２は、第２半導体パイプピラーＳＰ２と第２電極間絶縁膜６２ｂとの間に延在し、第２ピラー部記憶層４８ｐ２は、第２ピラー部内側絶縁膜４２ｐ２と第２電極間絶縁膜６２ｂとの間に延在し、第２ピラー部外側絶縁膜４３ｐ２は、第２ピラー部記憶層４８ｐ２と第２電極間絶縁膜６２ｂとの間に延在する。
第２導電芯ピラーＰＢＧ２の側面、第２ピラー部芯絶縁膜４９ｐ２の側面、第２半導体パイプピラーＳＰ２の側面、第２ピラー部内側絶縁膜４２ｐ２の側面、第２ピラー部記憶層４８ｐ２の側面、及び、第２ピラー部外側絶縁膜４３ｐ２の側面は、Ｚ軸方向に対して平行な面である。
半導体接続部ＳＣ（第１半導体接続部ＳＣ１）は、第１半導体パイプピラーＳＰ１の一端と第２半導体パイプピラーＳＰ２の一端とを電気的に接続する。
不揮発性半導体記憶装置１１０は、芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）と、接続部芯絶縁膜４９ｃ（第１接続部芯絶縁膜４９ｃ１）と、をさらに備える。ただし、芯接続部ＣＢＧと、接続部芯絶縁膜４９ｃと、は必要に応じて設けられ、場合によっては省略可能である。以下では、芯接続部ＣＢＧと、接続部芯絶縁膜４９ｃと、が設けられる場合として説明する。
芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）は、第１導電芯ピラーＰＢＧ１の端（例えば下端）と第２導電芯ピラーＰＢＧ２の端（例えば下端）とを電気的に接続する。
接続部芯絶縁膜４９ｃ（第１接続部芯絶縁膜４９ｃ１）は、半導体接続部ＳＣ（第１半導体接続部ＳＣ１）と芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）との間に設けられる。
芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）は、例えばＸ−Ｙ平面内に延在する。半導体接続部ＳＣ（第１半導体接続部ＳＣ１）は、例えばＸ−Ｙ平面内に延在し、芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）の側面を取り囲む。芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）の側面は、Ｚ軸方向に対して垂直な面である。
さらに、不揮発性半導体記憶装置１１０は、接続部導電層ＳＣＣと、接続部内側絶縁膜（第１接続部内側絶縁膜４２ｃ１）と、接続部記憶層（第１接続部記憶層４８ｃ１）と、接続部外側絶縁膜（第１接続部外側絶縁膜４３ｃ１）と、をさらに備える。
接続部導電層ＳＣＣは、半導体接続部ＳＣ（第１半導体接続部ＳＣ１）に対向して設けられる。接続部内側絶縁膜（第１接続部内側絶縁膜４２ｃ１）は、半導体接続部ＳＣ（第１半導体接続部ＳＣ１）と、接続部導電層ＳＣＣと、の間に設けられる。接続部記憶層（第１接続部記憶層４８ｃ１）は、接続部内側絶縁膜（第１接続部内側絶縁膜４２ｃ１）と、接続部導電層ＳＣＣと、の間に設けられる。接続部外側絶縁膜（第１接続部外側絶縁膜４３ｃ１）は、接続部記憶層（第１接続部記憶層４８ｐ１）と、接続部導電層ＳＣＣと、の間に設けられる。
電極膜６１（第１電極膜６１ａ及び第２電極膜６１ｂ）と、半導体パイプピラーＳＰ（第１半導体パイプピラーＳＰ１及び第２半導体パイプピラーＳＰ２）と、が交差する部分に、メモリセルトランジスタが形成され、このメモリセルトランジスタのそれぞれがメモリセルＭＣとなる。
電極膜６１には所定の電気信号が印加され、電極膜６１は、不揮発性半導体記憶装置１１０の例えばワード電極として機能する。
メモリセルＭＣのそれぞれにおいて、記憶層４８（第１ピラー部記憶層４８ｐ１及び第２ピラー部記憶層４８ｐ１）は、半導体パイプピラーＳＰと電極膜６１との間に印加される電界によって電荷を蓄積または放出し、情報を記憶する部分として機能する。すなわち、記憶層４８（第１ピラー部記憶層４８ｐ１及び第２ピラー部記憶層４８ｐ１）は、電荷蓄積層として機能する。
内側絶縁膜４２（第１ピラー部内側絶縁膜４２ｐ１及び第２ピラー部内側絶縁膜４２ｐ２）は、メモリセルＭＣのそれぞれにおいて例えばトンネル絶縁膜として機能する。
外側絶縁膜４３（第１ピラー部外側絶縁膜４３ｐ１及び第２ピラー部外側絶縁膜４３ｐ２）は、メモリセルＭＣのそれぞれにおいて例えばブロック絶縁膜として機能する。
接続部記憶層４８ｃ（第１接続部記憶層４８ｃ１）には、例えば第１ピラー部記憶層４８ｐ１及び第２ピラー部記憶層４８ｐ２に用いられる材料と同じ材料が用いられる。接続部記憶層４８ｃ（第１接続部記憶層４８ｃ１）は、例えば、第１ピラー部記憶層４８ｐ１及び第２ピラー部記憶層４８ｐ２と同時に形成される。
第１接続部内側絶縁膜４２ｃ１には、例えば、第１ピラー部内側絶縁膜４２ｐ１及び第２ピラー部内側絶縁膜４２ｐ２に用いられる材料と同じ材料が用いられる。第１接続部内側絶縁膜４２ｃ１は、例えば、第１ピラー部内側絶縁膜４２ｐ１及び第２ピラー部内側絶縁膜４２ｐ２と同時に形成される。
第１接続部外側絶縁膜４３ｃ１には、例えば、第１ピラー部外側絶縁膜４３ｐ１及び第２ピラー部外側絶縁膜４３ｐ２に用いられる材料と同じ材料が用いられる。第１接続部外側絶縁膜４３ｃ１は、例えば、第１ピラー部外側絶縁膜４３ｐ１及び第２ピラー部外側絶縁膜４３ｐ２と同時に形成される。
接続部導電層ＳＣＣに与えられる電圧によって、半導体接続部ＳＣ（第１半導体接続部ＳＣ１）により、第１半導体パイプピラーＳＰ１と第２半導体パイプピラーＳＰ２とが電気的に接続される。
さらに、接続部導電層ＳＣＣと第１半導体接続部ＳＣ１とが対向する部分を、第１接続部記憶層４８ｃ１を電荷蓄積層として含むメモリセルＭＣとして利用しても良い。すなわち、接続部記憶層４８ｃ（第１接続部記憶層４８ｃ１）は、例えば、半導体接続部ＳＣと接続部導電層ＳＣＣとの間に印加される電界よって電荷を蓄積または放出し、情報を記憶する部分として機能する。
電極膜６１（第１電極膜６１ａ及び第２電極膜６１ｂ）及び接続部導電層ＳＣＣには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）が用いられる。または、電極膜６１には、金属及び合金などが用いられる。
電極間絶縁膜６２（第１電極間絶縁膜６２ａ及び第２電極間絶縁膜６２ｂ）、内側絶縁膜４２（第１ピラー部内側絶縁膜４２ｐ１、第２ピラー部内側絶縁膜４２ｐ２及び第１接続部内側絶縁膜４２ｃ１）、及び、外側絶縁膜４３（第１ピラー部外側絶縁膜４３ｐ１、第２ピラー部外側絶縁膜４３ｐ２及び第１接続部外側絶縁膜４３ｃ１）には、例えば酸化シリコンが用いられる。これらの膜は、単層膜でも良く、積層膜でも良い。
記憶層４８（第１ピラー部記憶層４８ｐ１、第２ピラー部記憶層４８ｐ２及び第１接続部記憶層４８ｃ１）には、例えば窒化シリコンが用いられる。記憶層４８は単層膜でも良く、積層膜でも良い。
電極間絶縁膜６２、内側絶縁膜４２、外側絶縁膜４３及び記憶層４８には、上記に例示した材料に限らず、任意の材料を用いることができる。
不揮発性半導体記憶装置１１０においては、導電芯ピラーＰＢＧ（第１導電芯ピラーＰＢＧ１及び第２導電芯ピラーＰＢＧ２）は、例えば、電極膜６１と半導体パイプピラーＳＰとが交差する部分のメモリセルＭＣのメモリセルトランジスタのバックゲートして機能する。芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）は、例えば、接続部導電層ＳＣＣと半導体接続部ＳＣとが対向する部分のメモリセルＭＣのメモリセルトランジスタのバックゲートとして機能する。
第１導電芯ピラーＰＢＧ１、第２導電芯ピラーＰＢＧ２及び芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）には、任意の導電材料を用いることができる。第１導電芯ピラーＰＢＧ１、第２導電芯ピラーＰＢＧ２及び芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）には、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）が用いられる。または、第１導電芯ピラーＰＢＧ１、第２導電芯ピラーＰＢＧ２及び芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）には、金属及び合金などが用いられる。ただし、プロセス適合性（例えば耐熱性を含む）の観点で、第１導電芯ピラーＰＢＧ１、第２導電芯ピラーＰＢＧ２及び芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）には、アモルファスシリコンまたはポリシリコンを用いることが望ましい。
第１ピラー部芯絶縁膜４９ｐ１、第２ピラー部芯絶縁膜４９ｐ２、及び、接続部芯絶縁膜４９ｃ（第１接続部芯絶縁膜４９ｃ１）には、例えば酸化シリコンが用いられる。第１ピラー部芯絶縁膜４９ｐ１、第２ピラー部芯絶縁膜４９ｐ２、及び、接続部芯絶縁膜４９ｃ（第１接続部芯絶縁膜４９ｃ１）は、単層膜でも良く、積層膜でも良い。
不揮発性半導体記憶装置１１０は、第１選択ゲート電極ＳＧ１と、第２選択ゲート電極ＳＧ２と、第１配線ＷＲ１（ビット線ＢＬ）と、第２配線ＷＲ２（ソース線ＳＬ）と、第３配線ＷＲ３（バックゲート線ＢＧＬ）と、をさらに備える。
第１選択ゲート電極ＳＧ１は、第１積層構造体ＭＬ１と第１方向において積層される。第１選択ゲート電極ＳＧ１は、第１半導体パイプピラーＳＰ１に貫通される。
第２選択ゲート電極ＳＧ２は、第２積層構造体ＭＬ２と第１方向において積層される。第２選択ゲート電極ＳＧ２は、第２半導体パイプピラーＳＰ２に貫通される。
ビット線ＢＬは、第１半導体パイプピラーＳＰ１の他端（半導体接続部ＳＣすなわち第１半導体接続部ＳＣ１とは反対の側の端）に電気的に接続される。
ビット線ＢＬは、第１選択ゲート電極ＳＧ１の側のコンタクト電極２２ａと、ビット線ＢＬの側のコンタクト電極２４ａと、を介して、第１半導体パイプピラーＳＰ１の他端と電気的に接続される。コンタクト電極２２ａ及びコンタクト電極２４ａが、図２に例示したコンタクト電極２２（図１に例示したコンタクト電極ＶＡ１）に相当する。
ソース線ＳＬは、第２半導体パイプピラーＳＰ２の他端（半導体接続部ＳＣすなわち第１半導体接続部ＳＣ１とは反対の側の端）に電気的に接続される。
ソース線ＳＬは、コンタクト電極２２ｂを介して、第２半導体パイプピラーＳＰ２の他端と電気的に接続される。
バックゲート線ＢＧＬは、第１導電芯ピラーＰＢＧ１の一端（芯接続部ＣＢＧすなわち第１芯接続部ＣＢＧ１とは反対の側の端であり、例えば上端）及び第２導電芯ピラーＰＢＧ２の一端（芯接続部ＣＢＧすなわち第１芯接続部ＣＢＧ１とは反対の側の端であり、例えば上端）の少なくともいずれかに電気的に接続される。
例えば、第１導電芯ピラーＰＢＧ１と第２導電芯ピラーＰＢＧ２とが芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）で接続される場合には、バックゲート線ＢＧＬは、第１導電芯ピラーＰＢＧ１及び第２導電芯ピラーＰＢＧ２のいずれかに接続されても良く、両方に接続されても良い。以下では、バックゲート線ＢＧＬは、第１導電芯ピラーＰＢＧ１の一端及び第２導電芯ピラーＰＢＧ２の一端に電気的に接続されている場合として説明する。
第３配線（バックゲート線ＢＧＬ）は、第１配線ＷＲ１（この例ではビット線ＢＬ）の第１積層構造体ＭＬ１とは反対の側に設けられている。そして、第１導電芯ピラーＰＢＧ１は、第１配線ＷＲ１を第１方向に沿って貫通する。
さらに、第３配線（バックゲート線ＢＧＬ）は、第２配線ＷＲ２（この例ではソース線ＳＬ）の第２積層構造体ＭＬ２とは反対の側に設けられている。そして、第２導電芯ピラーＰＢＧ２は、第２配線ＷＲ２を第１方向に沿って貫通する。
バックゲート線ＢＧＬは、第１選択ゲート電極ＳＧ１の側のコンタクト電極ＢＧＣａａと、ビット線ＢＬを貫通するコンタクト電極ＢＧＣａｂと、バックゲート線ＢＧＬの側のコンタクト電極ＢＧＣａｃと、を介して、第１導電芯ピラーＰＢＧ１の他端と電気的に接続される。コンタクト電極ＢＧＣａａとコンタクト電極２２ａとの間にはコンタクト電極部絶縁層ＢＧＩａａが設けられ、コンタクト電極ＢＧＣａｂとコンタクト電極２４ａとの間にはコンタクト電極部絶縁層ＢＧＩａｂが設けられる。
一方、バックゲート線ＢＧＬは、ソース線ＳＬを貫通するコンタクト電極ＢＧＣｂａと、ビット線ＢＬを貫通するコンタクト電極ＢＧＣｂｂと、バックゲート線ＢＧＬの側のコンタクト電極ＢＧＣｂｃと、を介して、第２導電芯ピラーＰＢＧ２の他端と電気的に接続される。コンタクト電極ＢＧＣｂａとコンタクト電極２２ｂとの間にはコンタクト電極部絶縁層ＢＧＩｂａが設けられ、コンタクト電極ＢＧＣｂｂとビット線ＢＬとの間にはコンタクト電極部絶縁層ＢＧＩｂｂが設けられる。
コンタクト電極２２ａ及びコンタクト電極２４ａは、第１半導体パイプピラーＳＰ１が延在することで第１半導体パイプピラーＳＰ１と一体的に設けられても良い。コンタクト電極２２ａ及びコンタクト電極２４ａは、第１半導体パイプピラーＳＰ１とは別に設けられても良い。
コンタクト電極２２ｂは、第２半導体パイプピラーＳＰ２が延在することで第２半導体パイプピラーＳＰ２と一体的に設けられても良い。コンタクト電極２２ｂは、第２半導体パイプピラーＳＰ２とは別に設けられても良い。
コンタクト電極ＢＧＣａａ、コンタクト電極ＢＧＣａｂ及びコンタクト電極ＢＧＣａｃは、第１導電芯ピラーＰＢＧ１が延在することで第１導電芯ピラーＰＢＧ１と一体的に設けられても良い。コンタクト電極ＢＧＣａａ、コンタクト電極ＢＧＣａｂ及びコンタクト電極ＢＧＣａｃは、第１導電芯ピラーＰＢＧ１とは別に設けられても良い。
コンタクト電極ＢＧＣｂａ、コンタクト電極ＢＧＣｂａ、コンタクト電極ＢＧＣｂｂ及びコンタクト電極ＢＧＣｂｃは、第２導電芯ピラーＰＢＧ２が延在することで第２導電芯ピラーＰＢＧ２と一体的に設けられても良い。コンタクト電極ＢＧＣｂａ、コンタクト電極ＢＧＣｂｂ及びコンタクト電極ＢＧＣｂｃは、第２導電芯ピラーＰＢＧ２とは別に設けられても良い。
コンタクト電極部絶縁層ＢＧＩａａ及びコンタクト電極部絶縁層ＢＧＩａｂの少なくとも一部は、第１ピラー部芯絶縁膜４９ｐ１が延在することで第１ピラー部芯絶縁膜４９ｐ１と一体的に設けられても良い。コンタクト電極部絶縁層ＢＧＩａａ及びコンタクト電極部絶縁層ＢＧＩａｂの少なくとも一部は、第１ピラー部芯絶縁膜４９ｐ１とは別に設けられても良い。
コンタクト電極部絶縁層ＢＧＩｂａ及びコンタクト電極部絶縁層ＢＧＩｂｂの少なくとも一部は、第２ピラー部芯絶縁膜４９ｐ２が延在することで第２ピラー部芯絶縁膜４９ｐ２と一体的に設けられても良い。コンタクト電極部絶縁層ＢＧＩｂａ及びコンタクト電極部絶縁層ＢＧＩｂｂの少なくとも一部は、第２ピラー部芯絶縁膜４９ｐ２とは別に設けられても良い。
第１電極膜６１ａ及び第２電極膜６１ｂは、第１方向（Ｚ軸方向）と第２方向（Ｙ軸方向）とに対して垂直な第３方向（Ｘ軸方向）に延在する。例えば、第１電極膜６１ａ及び第２電極膜６１ｂは、Ｘ軸方向に沿って延在する部分を有する。ビット線ＢＬは、Ｙ軸方向に延在する。例えば、ビット線ＢＬは、Ｙ軸方向に沿って延在する部分を有する。ソース線ＳＬは、Ｘ軸方向に延在する。例えば、ソース線ＳＬは、Ｘ軸方向に沿って延在する部分を有する。
さらに、第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、Ｘ軸方向に沿って延在する部分を有する。すなわち、第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、第１電極膜６１ａ及び第２電極膜６１ｂの延在方向に対して平行な方向に沿って延在する。
選択ゲート電極ＳＧ（第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２）には、任意の導電材料を用いることができる。選択ゲート電極ＳＧには、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）が用いられる。または、選択ゲート電極ＳＧには金属及び合金などが用いられる。
選択ゲート電極ＳＧと半導体パイプピラーＳＰとの間に選択ゲート絶縁膜ＳＧＩが設けられる。
すなわち、不揮発性半導体記憶装置１１０は、第１積層構造体ＭＬ１とＺ軸方向に沿って積層され、第１半導体パイプピラーＳＰ１に貫通された第１選択ゲート電極ＳＧ１と、第１選択ゲート電極ＳＧ１と第１半導体パイプピラーＳＰ１との間に設けられた第１選択ゲート絶縁膜ＳＧＩ１と、第２積層構造体ＭＬ２とＺ軸方向に沿って積層され、第２半導体パイプピラーＳＰ２に貫通された第２選択ゲート電極ＳＧ２と、第２選択ゲート電極ＳＧ２と第２半導体パイプピラーＳＰ２との間に設けられた第２選択ゲート絶縁膜ＳＧＩ１と、をさらに備える。
選択ゲート絶縁膜ＳＧＩ（第１選択ゲート絶縁膜ＳＧＩ１及び第２選択ゲート絶縁膜ＳＧＩ２）には、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜を用いても良く、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜とは異なる絶縁膜を用いても良い。選択ゲート絶縁膜ＳＧＩは、単層膜でも良く、積層膜でも良い。
選択ゲート電極ＳＧと第１半導体パイプピラーＳＰ１とが交差する部分に第１選択ゲートトランジスタＳＧＴ１が形成され、選択ゲート電極ＳＧと第２半導体パイプピラーＳＰ２とが交差する部分に第２選択ゲートトランジスタＳＧＴ２が形成される。選択ゲート絶縁膜ＳＧＩは、これらの選択ゲートトランジスタのゲート絶縁膜として機能する。これらの選択ゲートトランジスタは、半導体パイプピラーＳＰを選択する機能を有する。
図１に例示したように、不揮発性半導体記憶装置１１０は、第３半導体パイプピラーＳＰ３と、第４半導体パイプピラーＳＰ４と、第２半導体接続部ＳＣ２と、をさらに備える。そして、不揮発性半導体記憶装置１１０は、第３導電芯ピラーＰＢＧ３（図示しない）と、第４導電芯ピラーＰＢＧ４（図示しない）と、第２芯接続部ＣＢＧ２（図示しない）と、をさらに有する。
第３半導体パイプピラーＳＰ３、第４半導体パイプピラーＳＰ４、第２半導体接続部ＳＣ２、第３導電芯ピラーＰＢＧ３、第４導電芯ピラーＰＢＧ４及び第２芯接続部ＣＢＧ２には、第１半導体パイプピラーＳＰ１、第２半導体パイプピラーＳＰ２、第１半導体接続部ＳＣ１、第１導電芯ピラーＰＢＧ１、第２導電芯ピラーＰＢＧ２及び第１芯接続部ＣＢＧ１に関して説明した構成のそれぞれを適用できる。
すなわち、第３半導体パイプピラーＳＰ３は、第３積層構造体をＺ軸方向に沿って貫通する。第４半導体パイプピラーＳＰ４は、第４積層構造体をＺ軸方向に沿って貫通する。そして、第３導電芯ピラーＰＢＧ３は、第３半導体パイプピラーＳＰ３の内部に設けられる。第４導電芯ピラーＰＢＧ４は、第４半導体パイプピラーＳＰ４の内部に設けられる。
第２半導体接続部ＳＣ２は、第３半導体パイプピラーＳＰ３の一端と、第４半導体パイプピラーＳＰ４の一端とを電気的に接続する。第２芯接続部ＣＢＧ２は、第３導電芯ピラーＰＢＧ３の端（例えば下端）と第４導電芯ピラーＰＢＧ４の端（例えば下端）とを電気的に接続する。
図３に関して説明したように、第３半導体パイプピラーＳＰ３が貫通する電極膜６１は、第２半導体パイプピラーＳＰ２が貫通する第２電極膜６１ｂと連続し、第４半導体パイプピラーＳＰ４が貫通する電極膜６１は、第１半導体パイプピラーＳＰ１が貫通する第１電極膜６１ａと連続している。ただし、実施形態はこれに限らず、半導体パイプピラーＳＰのそれぞれは、それぞれ別の（例えばＹ軸方向に沿って分断された）電極膜６１を貫通しても良い。
第１配線（ビット線ＢＬ）は、例えば第４半導体パイプピラーＳＰ４の第２半導体接続部ＳＣ２とは反対の側の他端とさらに接続される。第２配線（ソース線ＳＬ）は、第３半導体パイプピラーＳＰ３の第２半導体接続部ＳＣ２とは反対の側の他端とさらに接続される。
図１に例示したように、第１半導体パイプピラーＳＰ１は、コンタクト電極ＶＡ１によってビット線ＢＬに接続され、第４半導体パイプピラーＳＰ４は、コンタクト電極ＶＡ２によってビット線ＢＬに接続される。
図５（ａ）は、半導体パイプピラーＳＰの構成を例示する模式的斜視図である。第５（ｂ）は、半導体パイプピラーＳＰの構成を例示する模式的断面図であり、半導体パイプピラーＳＰをＸ−Ｙ平面で切断したときの断面図である。すなわち、これらの図は、メモリセルＭＣ（メモリセルトランジスタ）の構成を例示している。
図５（ａ）に表したように、電極膜６１に貫通ホールＴＨが設けられ、貫通ホールＴＨの中に第１導電芯ピラーＰＢＧ１が設けられ、第１導電芯ピラーＰＢＧ１の側面を取り囲むように第１ピラー部芯絶縁膜４９ｐ１が設けられ、第１ピラー部芯絶縁膜４９ｐ１の側面を取り囲むように第１半導体パイプピラーＳＰ１が設けられ、第１半導体パイプピラーＳＰ１の側面を取り囲むように第１ピラー部内側絶縁膜４２ｐ１が設けられ、第１ピラー部内側絶縁膜４２ｐ１の側面を取り囲むように第１ピラー部記憶層４８ｐ１が設けられ、第１ピラー部記憶層４８ｐ１の側面を取り囲むように第１ピラー部外側絶縁膜４３ｐ１が設けられている。
この構成は、例えば、積層構造体ＭＬ１に設けられた貫通ホールＴＨの内側の壁面に、第１ピラー部外側絶縁膜４３ｐ１、第１ピラー部記憶層４８ｐ１、第１ピラー部内側絶縁膜４２ｐ１、第１半導体パイプピラーＳＰ１、第１ピラー部芯絶縁膜４９ｐ１及び第１導電芯ピラーＰＢＧ１となる材料を順次成膜することで得られる。
図５（ｂ）に表したように、貫通ホールＴＨの断面形状（Ｘ−Ｙ平面で切断したときの断面形成）は曲線を有する形状（例えば円形）であり、第１半導体パイプピラーＳＰ１の断面形状は、曲線を有する形状（例えば円形）である。これにより、第１ピラー部内側絶縁膜４２ｐ１における曲率が、第１ピラー部外側絶縁膜４３ｐ１における曲率よりも高くなる。これにより、第１半導体パイプピラーＳＰ１と第１電極膜６１ａとの間に電圧を印加した場合に、第１ピラー部内側絶縁膜４２ｐ１に印加される電界が、第１ピラー部外側絶縁膜４３ｐ１に印加される電界よりも高くなる。
この電界の差を利用することで、例えば、第１ピラー部内側絶縁膜４２ｐ１を介して、所望の電荷（例えば電子）を第１ピラー部記憶層４８ｐ１に効果的に注入することができる。または、例えば、第１ピラー部内側絶縁膜４２ｐ１を介して、所望の電荷（例えば正孔）を第１ピラー部記憶層４８ｐ１に効果的に注入することができる。
ここで、記憶層４８（例えば第１ピラー部記憶層４８ｐ１）への電子の注入、及び、記憶層４８（例えば第１ピラー部記憶層４８ｐ１）からの正孔の引き抜き、の少なくともいずれかを行う動作を書き込み動作とする。
そして、記憶層４８（例えば第１ピラー部記憶層４８ｐ１）への正孔の注入、及び、記憶層４８（例えば第１ピラー部記憶層４８ｐ１）からの電子の引き抜き、の少なくともいずれかを行う動作を消去動作とする。
すなわち、メモリセルＭＣとなるメモリセルトランジスタは、しきい値電圧が低い状態（消去状態）と、しきい値電圧が低い状態よりも相対的にしきい値電圧が高い状態（書き込み状態）と、を有する。
そして、書き込み動作は、メモリトランジスタのしきい値電圧を、高い側の状態に設定する動作である。消去動作は、メモリトランジスタのしきい値電圧を、低い側の状態に設定する動作である。
本実施形態に係る不揮発性半導体記憶装置１１０においては、メモリセルＭＣが形成される半導体パイプピラーＳＰ（例えば第１半導体パイプピラーＳＰ１）の内部に、導電芯ピラーＰＢＧ（例えば第１導電芯ピラーＰＢＧ１）が設けられ、導電芯ピラーＰＢＧ（例えば第１導電芯ピラーＰＢＧ１）をバックゲートとして利用することで、安定した消去動作が実現できる。
例えば、不揮発性半導体記憶装置１１０においては、消去動作において、第１電極膜６１ａに印加される電圧よりも高い電圧が第１導電芯ピラーＰＢＧ１に印加される。すなわち、第１電極膜６１ａに印加される電位よりも高い電位に第１導電芯ピラーＰＢＧ１が設定される。これにより、例えば第１ピラー部記憶層４８ｐ１への正孔の注入、及び、第１ピラー部記憶層４８ｐ１からの電子の引き抜き、の少なくともいずれかが効果的に安定して実施される。
このような動作は、制御部ＣＴＵによって実施できる。すなわち、不揮発性半導体記憶装置１１０は、複数の第１電極膜６１ａと第１導電芯ピラーＰＢＧ１とに電気的に接続された制御部ＣＴＵをさらに備える。制御部ＣＴＵは、複数の第１電極膜６１ａのそれぞれと第１半導体パイプピラーＳＰ１との交差部分の第１ピラー部記憶層４８ｐ１に蓄積される電荷の状態を制御する。
制御部ＣＴＵは、第１ピラー部記憶層４８ｐ１への正孔の注入、及び、第１ピラー部記憶層４８ｐ１からの電子の引き抜き、の少なくともいずれかを行う動作の際に、第１電極膜６１ａに印加される電圧よりも高い電圧を第１導電芯ピラーＰＢＧ１に印加する。
このような制御部ＣＴＵの少なくとも一部は、例えば、図１に関して説明した周辺領域ＰＲに設けられる。制御部ＣＴＵの少なくとも一部は、例えば、周辺領域回路ＰＲ１に設けられる。制御部ＣＴＵの少なくとも一部は、メモリアレイ領域ＭＲの回路部ＣＵに設けても良い。さらに、制御部ＣＴＵは、基板１１とは別体として設けても良い。
図６（ａ）及び図６（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、これらの図は、消去動作におけるタイミング図である。図６（ａ）は、導電芯ピラーＰＢＧ（例えば第１導電芯ピラーＰＢＧ１）に印加されるバックゲート電圧ＶＢＧを例示している。バックゲート電圧ＶＢＧは、例えば、バックゲート線ＢＧＬに印加される電圧である。図６（ｂ）は、電極膜６１（例えば第１電極膜６１ａ）に印加されるワード線電圧ＶＷＬを例示している。これらの図において横軸は時間ｔである。図６（ａ）の縦軸はバックゲート電圧ＶＢＧである。図６（ｂ）の縦軸はワード線電圧ＶＷＬである。これらの動作は、例えば、制御部ＣＴＵによって実施される。
図６（ａ）及び図６（ｂ）に表したように、制御部ＣＴＵは、消去動作の際に、第１導電芯ピラーＰＢＧ１に第１電圧Ｖ０１を印加し、第１電極膜６１ａに第２電圧Ｖ０２を印加する。第１電圧Ｖ０１は、第２電圧Ｖ０２よりも高い電圧である。
第２電圧Ｖ０２は、例えば基準電圧Ｖ００であり、例えば０ボルト（０Ｖ）である。第１電圧Ｖ０１は高電圧の消去電圧Ｖｅｒａである。第１電圧Ｖ０１は例えば、１０Ｖ以上２０Ｖ以下程度とされる。
例えば、第１時刻ｔ１１よりも前の時刻においては、第１導電芯ピラーＰＢＧ１に印加されるバックゲート電圧ＶＢＧは、基準電圧Ｖ００である。第１時刻ｔ１１において、バックゲート電圧ＶＢＧは、基準電圧Ｖ００から上昇し、第２時刻ｔ１２において消去電圧Ｖｅｒａ（第１電圧Ｖ０１）に達する。その後、第３時刻ｔ１３において、バックゲート電圧ＶＢＧは低下し始め、第４時刻ｔ１４において、基準電圧Ｖ００に戻る。
一方、ワード線電圧ＶＷＬは、第２電圧Ｖ０２（基準電圧Ｖ００）で一定である。
これにより、第１ピラー部記憶層４８ｐ１への正孔の注入、及び、第１ピラー部記憶層４８ｐ１からの電子の引き抜き、の少なくともいずれかを行う消去動作が安定して実施される。
上記の消去動作において、第１半導体パイプピラーＳＰ１に接続されたビット線ＢＬ、及び、第２半導体パイプピラーＳＰ２に接続されたソース線ＳＬには、例えば、高電圧の第１電圧Ｖ０１を印加しても良く、または、第１電圧Ｖ０１と第２電圧Ｖ０２との間の電圧を印加しても良い。または、ビット線ＢＬ及びソース線ＳＬは、例えば、浮遊状態とされても良い。
上記の消去動作において、第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２には、例えば、第１電圧Ｖ０１と第２電圧Ｖ０２との間の電圧が印加される。接続部導電層ＳＣＣには、例えば、第１電圧Ｖ０１と第２電圧Ｖ０２との間の電圧が印加される。
これにより、適正に消去動作が実施できる。
例えば、第１導電芯ピラーＰＢＧ１及び第２導電芯ピラーＰＢＧ２を設けない場合は、消去動作が行い難い場合がある。すなわち、このような構成の場合には、半導体パイプピラーに相当する半導体ピラーに、電極膜６１に印加される電圧よりも高い消去電圧を印加して消去動作を行う。この消去電圧は、例えば、選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩにおいて絶縁破壊が発生しないような電圧が用いられるという制限が生じる。選択ゲート電極ＳＧの側から半導体ピラーに電圧を供給するため、半導体ピラーの全体に渡って均一な電圧を印加し難く、均一な消去は行われ難いことがある。
これに対し、本実施形態に係る不揮発性半導体記憶装置１１０においては、第１導電芯ピラーＰＢＧ１及び第２導電芯ピラーＰＢＧ２を設け、これらをバックゲートとして用いることで、選択ゲート絶縁膜ＳＧＩにおける絶縁破壊に関する制限が解除され、そして、半導体パイプピラーＳＰの全体に対応するメモリセルＭＣにおいて均一な消去電圧を印加でき、消去動作を確実に均一に実施することが容易になる。
図７（ａ）、図７（ｂ）、図７（ｃ）及び図７（ｄ）は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、これらの図は、書き込み動作におけるタイミング図である。図７（ａ）は、ビット線ＢＬに印加されるビット線電圧ＶＢＬ及びソース線ＳＬに印加されるソース線電圧ＶＳＬを例示している。図７（ｂ）は、選択ゲート電極ＳＧ（第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２）に印加される選択ゲート電圧ＶＳＧを例示している。図７（ｃ）は、書き込みを行う選択メモリセルの電極膜６１（例えば第１電極膜６１ａ）に印加される選択ワード線電圧ＶＷＬＳを例示している。図７（ｄ）は、書き込みを行わない非選択メモリセルの電極膜６１（例えば第１電極膜６１ａ）に印加される非選択ワード線電圧ＶＷＬＮを例示している。これらの図において横軸は時間ｔである。図７（ａ）の縦軸はビット線電圧ＶＢＬ及びソース線電圧ＶＳＬであり、図６（ｂ）の縦軸は選択ゲート電圧ＶＳＧであり、図７（ｃ）の縦軸は選択ワード線電圧ＶＷＬＳであり、図７（ｄ）の縦軸は非選択ワード線電圧ＶＷＬＮである。これらの動作は、例えば、制御部ＣＴＵによって実施される。
図７（ａ）〜図７（ｄ）に表したように、制御部ＣＴＵは、書き込み動作の際に、ビット線ＢＬ及びソース線ＳＬに第３電圧Ｖ０３を印加し、選択メモリセルの電極膜６１（例えば第１電極膜６１ａ）に第３電圧Ｖ０３よりも高い第４電圧Ｖ０４（書き込み電圧Ｖｐｇｍ）を印加し、非選択メモリセルの電極膜６１（例えば第１電極膜６１ａ）に第３電圧Ｖ０３よりも高く、第４電圧Ｖ０４よりも低い第５電圧Ｖ０５（パス電圧Ｖｐａｓｓ）を印加する。
これにより、選択メモリセルに対応する記憶層４８（例えば第１ピラー部記憶層４８ｐ１）への電子の注入、及び、記憶層４８（例えば第１ピラー部記憶層４８ｐ１）からの正孔の引き抜き、の少なくともいずれかを行う書き込み動作が実施される。非選択メモリセルに対応する記憶層４８（例えば第１ピラー部記憶層４８ｐ１）においては、印加される第５電圧Ｖ０５（パス電圧Ｖｐａｓｓ）が低いため、書き込みは行われない。
図７（ｂ）に表したように、上記の書き込み動作においては、第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２には、第３電圧Ｖ０３よりも高く、第４電圧Ｖ０４よりも低い第６電圧Ｖ０６（選択ゲートパス電圧ＶｐａｓｓＧ）が印加される。
具体的には、第５時刻ｔ１５において、選択ゲート電圧ＶＳＧは基準電圧Ｖ００から上昇し始め、第６時刻ｔ１６において第６電圧Ｖ０６（選択ゲートパス電圧ＶｐａｓｓＧ）に到達する。そして、第７時刻ｔ１７において、選択ゲート電圧ＶＳＧは低下し始め、第８時刻ｔ１８において基準電圧Ｖ００に戻る。
非選択ワード線電圧ＶＷＬＮも、例えば第５時刻ｔ１５において基準電圧Ｖ００から上昇し始め、第６時刻ｔ１６において第５電圧Ｖ０５（パス電圧Ｖｐａｓｓ）に到達し、第７時刻ｔ１７において低下し始め、第８時刻ｔ１８において基準電圧Ｖ００に戻る。
一方、選択ワード線電圧ＶＷＬＳは、例えば、第５時刻ｔ１５以降において基準電圧Ｖ００から上昇し始め、第６時刻ｔ１６以降において第４電圧Ｖ０４（書き込み電圧Ｖｐｇｍ）に到達し、第７時刻ｔ１７以前において低下し始め、第８時刻ｔ１８以前において基準電圧Ｖ００に戻る。
上記の書き込み動作において、第１導電芯ピラーＰＢＧ１には、第３電圧Ｖ０３よりも高く第４電圧Ｖ０４よりも低い電圧（例えば第５電圧Ｖ０５と同じ電圧など）が印加される。または、第１導電芯ピラーＰＢＧ１には、第３電圧Ｖ０３と同じ低電圧を印加しても良い。または、第１導電芯ピラーＰＢＧ１は、浮遊状態とされても良い。
上記の書き込み動作においては、接続部導電層ＳＣＣには、例えば、第３電圧Ｖ０３と第４電圧Ｖ０４との間の中間電圧が印加される。
読み出し動作においては、例えば、ビット線ＢＬに、第３電圧Ｖ０３よりも高く第４電圧Ｖ０４よりも低い読み出し時ビット線電圧（例えば１Ｖ〜２Ｖ）を印加し、ビット線ＢＬに第３電圧Ｖ０３を印加し、非選択メモリセルに対応する電極膜６１に例えば低電圧（例えば５Ｖ）を印加し、選択メモリセルに対応する電極膜６１に検知電圧を印加する。このとき、接続部導電層ＳＣＣには、例えば、低電圧（例えば５Ｖ）を印加する。または、第１導電芯ピラーＰＢＧ１には、例えば、第３電圧Ｖ０３（例えば基準電圧Ｖ００の０Ｖ）を印加する。
（第２の実施の形態）
図８は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図８においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図９は、第２の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
すなわち、図９は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図８のＡ１−Ａ２線断面の一部に相当する断面図である。
図９においては、回路部ＣＵは省略されている。
図８及び図９に表したように、本実施形態に係る不揮発性半導体記憶装置１２０も、積層構造体ＭＬ（第１積層構造体ＭＬ１）と、導電芯ピラーＰＢＧ（第１導電芯ピラーＰＢＧ１）と、芯絶縁膜４９（第１ピラー部芯絶縁膜４９ｐ１）と、半導体パイプピラーＳＰ（第１半導体パイプピラーＳＰ１）と、内側絶縁膜４２（第１ピラー部内側絶縁膜４２ｐ１）と、記憶層４８（第１ピラー部記憶層４８ｐ１）と、外側絶縁膜４３（第１ピラー部外側絶縁膜４３ｐ１）と、を備える。
さらに、不揮発性半導体記憶装置１２０は、第２積層構造体ＭＬ２と、第２導電芯ピラーＰＢＧ２と、第２ピラー部芯絶縁膜４９ｐ２と、第２半導体パイプピラーＳＰ２と、第２ピラー部内側絶縁膜４２ｐ２と、第２ピラー部記憶層４８ｐ２と、第２ピラー部外側絶縁膜４３ｐ２と、をさらに備える。
不揮発性半導体記憶装置１２０においては、第１電極膜６１ａ及び第２電極膜６１ｂは、図３に例示したＸ軸方向に対向して櫛歯状に互いに組み合わされた電極膜６１Ａ及び電極膜６１Ｂの形状ではなく、第１電極膜６１ａ及び第２電極膜６１ｂのそれぞれは、Ｘ軸方向に延在する帯状の形状を有している。
それ以外の構成（積層構造体ＭＬ、導電芯ピラーＰＢＧ、芯絶縁膜４９、半導体パイプピラーＳＰ、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３）の構成は、不揮発性半導体記憶装置１１０と類似の構成とすることができるので説明を省略する。
不揮発性半導体記憶装置１２０は、半導体接続部ＳＣ（第１半導体接続部ＳＣ１）と、第１選択ゲート電極ＳＧ１と、第２選択ゲート電極ＳＧ２と、第１配線ＷＲ１（第１導電配線ＬＬ１）と、第２配線ＷＲ２（第２導電配線ＬＬ２と、第３配線ＷＲ３（バックゲート線ＢＧＬ）と、をさらに備える。
半導体接続部ＳＣ（第１半導体接続部ＳＣ１）は、第１半導体パイプピラーＳＰ１の一端と第２半導体パイプピラーＳＰ２の一端とを電気的に接続する。
第１選択ゲート電極ＳＧ１は、第１積層構造体ＭＬ１と第１方向において積層され、第１半導体パイプピラーＳＰ１に貫通される。第２選択ゲート電極ＳＧ２は、第２積層構造体ＭＬ２と第１方向において積層され、第２半導体パイプピラーＳＰ２に貫通される。そして、第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、Ｘ軸方向に延在する帯状の形状を有している。
第１配線ＷＲ１（第１導電配線ＬＬ１）は、第１半導体パイプピラーＳＰ１の他端に電気的に接続される。第２配線ＷＲ２（第１導電配線ＬＬ２）は、第２半導体パイプピラーＳＰ２の他端に電気的に接続される。第１配線ＷＲ１と第２配線ＷＲ２とは、層間絶縁膜２３ａによって分断されている。
第３配線ＷＲ３（バックゲート線ＢＧＬ）は、第１導電芯ピラーＰＢＧ１の一端及び第２導電芯ピラーＰＢＧ２の一端の少なくともいずれかに電気的に接続される。
このように、不揮発性半導体記憶装置１２０においては、第１電極膜６１ａ、第２電極膜６１ｂ、第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、第１方向と第２方向とに対して垂直な第３方向（Ｘ軸方向）に延在する部分を有する。
第１配線ＷＲ１及び第２配線ＷＲ２は、第２方向に沿って延在する部分を有する。
そして、半導体接続部ＳＣ（第１半導体接続部ＳＣ１）は、第２方向及び第３方向に対して斜め方向に延在する。
電極膜６１が延在するＸ軸方向と、配線（第１配線ＷＲ１及び第２配線ＷＲ２）が延在するＹ軸方向とは、交差（非平行）（不揮発性半導体記憶装置１１０においては、直交）であり、半導体接続部ＳＣはＹ軸方向及びＸ軸方向に対して斜め方向に延在する。
そして、第１半導体パイプピラーＳＰ１、第２半導体パイプピラーＳＰ２及び半導体接続部ＳＣを含むＵ字形状のメモリストリングが、Ｘ軸方向及びＹ軸方向に沿って繰り返して複数設けられる。そして、第１配線ＷＲ１及び第２配線ＷＲ２がＸ軸方向に沿って、繰り返して、複数設けられる。
第１配線ＷＲ１と第２配線ＷＲ２とは同層であり、例えば第１配線ＷＲ１と基板１１との距離は、第２配線ＷＲ２と基板１１との距離と実質的に同じである。
半導体接続部ＳＣをＹ軸方向及びＸ軸方向に対して斜め方向に沿って配置することで、互いに異なる電極膜６１（第１電極膜６１ａ及び第２電極膜６１ｂ）をそれぞれ貫通する第１半導体パイプピラーＳＰ１及び第２半導体パイプピラーＳＰ２は、互いに同じ方向（第２方向）に沿って延在する互いに異なる配線（第１配線ＷＲ１及び第２配線ＷＲ２）にそれぞれ接続される。これにより、第１半導体パイプピラーＳＰ１と第１電極膜６１ａとの交差部に形成されるメモリセルＭＣと、第２半導体パイプピラーＳＰ２と第２電極膜６１ｂとの交差部に形成されるメモリセルＭＣと、を互いに独立して動作させることができる。
そして、不揮発性半導体記憶装置１２０においては、第１導電芯ピラーＰＢＧ１及び第２導電芯ピラーＰＢＧ２をバックゲートとして用いることで、第１の実施形態に係る不揮発性半導体記憶装置１１０と同様に、消去動作を安定して実施することができる。
不揮発性半導体記憶装置１２０は、第１導電芯ピラーＰＢＧ１の端（例えば他端）と第２導電芯ピラーＰＢＧ２の端（例えば他端）とを電気的に接続する芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）と、半導体接続部ＳＣ（第１半導体接続部ＳＣ１）と芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）との間に設けられた接続部芯絶縁膜４９ｃ（第１接続部芯絶縁膜４９ｃ１）と、をさらに備える。芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）も、第２方向及び第３方向に対して斜め方向に延在する。
不揮発性半導体記憶装置１２０は、接続部導電層ＳＣＣと、接続部内側絶縁膜（第１接続部内側絶縁膜４２ｃ１）と、接続部記憶層（第１接続部記憶層４８ｃ１）と、接続部外側絶縁膜（第１接続部外側絶縁膜４３ｃ１）と、をさらに備える。これらの構成は、第１の実施形態に関して説明したのと同様とすることができる。
不揮発性半導体記憶装置１２０の消去動作においては、例えば図６（ａ）及び図６（ｂ）に関して説明したのと同様の動作を適用できる。書き込み動作においては、例えば図７（ａ）〜図７（ｄ）に関して説明したのと同様の動作を適用できる。この場合、図７（ａ）に関して説明したビット線電圧ＶＢＬ及びソース線電圧ＶＳＬが第１配線ＷＲ１（第１導電配線ＬＬ１）及び第２配線ＷＲ２（第２導電配線ＬＬ２）に印加される。不揮発性半導体記憶装置１２０の読み出し動作においても、例えば不揮発性半導体記憶装置１１０に関して説明した読み出し動作を適用できる。
以下、不揮発性半導体記憶装置１２０の製造方法の例について説明する。
図１０〜図１５は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図１０に表したように、例えば、基板１１の主面１１ａの上に、層間絶縁膜１３、接続部導電層ＳＣＣとなる接続部導電膜ＳＣＣｆを形成し、半導体接続部ＳＣが形成される領域に溝を形成し、その溝に犠牲層を埋め込む。その後、その上に、絶縁膜１５ａを形成した後に、交互に積層された電極膜６１及び電極間絶縁膜６２、並びに絶縁膜１５を含む積層構造体ＭＬを形成する。そして、積層構造体ＭＬをＹ軸方向に沿って分断する溝を形成し、その溝に絶縁材料を埋め込んで電極膜６１どうしを分断する絶縁層ＩＬを形成する。その上に、層間絶縁膜１６を形成する。その上に層間絶縁膜１７を形成し、層間絶縁膜１７に溝を形成し、その溝に導電材料を埋め込んで選択ゲート電極ＳＧ（第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２）を形成する。その上に、層間絶縁膜１８ｆを形成する。そして、層間絶縁膜１８ｆの上面から、接続部導電膜ＳＣＣｆに形成した溝に埋め込まれた犠牲層に到達する貫通ホールＴＨを形成する。貫通ホールＴＨを介して、接続部導電膜ＳＣＣｆに形成した溝に埋め込まれた犠牲層を除去する。これにより、Ｕ字形状を有するメモリホールが形成される。
次に、図１１に表したように、貫通ホールＴＨの内側の壁面に、外側絶縁膜４３、記憶層４８、内側絶縁膜４２、半導体パイプピラーＳＰとなる半導体パイプピラー膜ＳＰｆ、芯絶縁膜４９、及び、導電芯ピラーＰＢＧとなる導電芯ピラー膜ＰＢＧｆを順次形成する。
これにより、第１ピラー部外側絶縁膜４３ｐ１、第２ピラー部外側絶縁膜４３ｐ２及び接続部外側絶縁膜（第１接続部外側絶縁膜４３ｃ１）が一括して形成される。そして、第１ピラー部記憶層４８ｐ１、第２ピラー部記憶層４８ｐ２及び接続部記憶層（第１接続部記憶層４８ｃ１）が一括して形成される。そして、第１ピラー部内側絶縁膜４２ｐ１、第２ピラー部内側絶縁膜４２ｐ２及び接続部内側絶縁膜（第１接続部内側絶縁膜４２ｃ１）が一括して形成される。そして、第１半導体パイプピラーＳＰ１、第２半導体パイプピラーＳＰ２及び接続部導電層ＳＣＣが一括して形成される。そして、第１ピラー部芯絶縁膜４９ｐ１、第２ピラー部芯絶縁膜４９ｐ２及び接続部芯絶縁膜４９ｃ（第１接続部芯絶縁膜４９ｃ１）が一括して形成される。そして、第１導電芯ピラーＰＢＧ１、第２導電芯ピラーＰＢＧ２及び芯接続部ＣＢＧ（第１芯接続部ＣＢＧ１）が一括して形成される。
必要に応じて、半導体パイプピラーＳＰの上端部（基板１１とは反対の側）に、以降の種々の処理から半導体パイプピラーＳＰを保護する保護層を設けることができる。この保護層には、例えば、半導体パイプピラー膜ＳＰｆを選択的に酸化または窒化して得られる酸化シリコンまたは窒化シリコン等が用いられる。
次に、図１２に表したように、層間絶縁膜１８ｆをエッチバックし、層間絶縁膜１８を形成する。そして、層間絶縁膜１８から露出している部分の外側絶縁膜４３、記憶層４８、内側絶縁膜４２を除去する。これにより、層間絶縁膜１８から露出している部分において半導体パイプピラー膜ＳＰｆの側面が露出する。必要に応じて、半導体パイプピラー膜ＳＰｆに不純物がドープされる。
次に、図１３に表したように、層間絶縁膜１８及び露出した半導体パイプピラー膜ＳＰｆを覆うように、第１配線ＷＲ１及び第２配線ＷＲ２となる導電配線膜ＬＬｆを形成する。導電配線膜ＬＬｆには例えばポリシリコンが用いられる。さらにその上に、層間絶縁膜２３ｆを形成する。このとき半導体パイプピラー膜ＳＰｆの側面が導電配線膜ＬＬｆで覆われるが、必要に応じて、半導体パイプピラー膜ＳＰｆの側面の導電配線膜ＬＬｆを選択的に酸化して、絶縁体にすることができる。
次に、図１４に表したように、層間絶縁膜２３ｆに溝を形成し、溝が形成された層間絶縁膜２３ｆをマスクにして、導電配線膜ＬＬｆを分断して、第１配線ＷＲ１及び第２配線ＷＲ２を形成する。その後、層間絶縁膜２３ｆの溝に絶縁材料を埋め込み層間絶縁膜２３ａを形成する。
次に、図１５に表したように、層間絶縁膜２３ｆ及び層間絶縁膜２３ａをエッチバックする。これにより層間絶縁膜２３が形成される。その後、層間絶縁膜２３から露出する半導体パイプピラー膜ＳＰｆをエッチングして除去し、さらに、層間絶縁膜２３から露出する芯絶縁膜４９をエッチングして除去する。これにより、導電芯ピラー膜ＰＢＧｆの側面が露出する。このとき、必要に応じて、半導体パイプピラー膜ＳＰｆの上端部を選択的に酸化し、半導体パイプピラー膜ＳＰｆの上端部に絶縁層を設けても良い。この後、層間絶縁膜２３、層間絶縁膜２３ａ及び露出した導電芯ピラー膜ＰＢＧｆを覆うように、バックゲート線ＢＧＬとなる導電膜を形成する。
所定の工程において、配線接続部ＭＵ２における電極膜６１の加工、種々のコンタクト電極の形成、並びに、第１配線ＷＲ１、第２配線ＷＲ２及び第３配線ＷＲ３にそれぞれ接続される配線の形成が行われる。
これにより図８及び図９に例示した不揮発性半導体記憶装置１２０が形成される。
（第３の実施の形態）
図１６は、第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１６においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図１７は、第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図１７には、マトリクスメモリセル部ＭＵ１として、図１６のＡ１−Ａ２線断面の一部と、図１６のＢ１−Ｂ２線断面の一部が例示されている。
図１８は、第３の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
すなわち、図１８は、マトリクスメモリセル部ＭＵ１の構成を例示しており、図１６のＢ１−Ｂ２線断面の一部に相当する断面図である。図１８においては、回路部ＣＵは省略されている。
図１６、図１７及び図１８に表したように、本実施形態に係る不揮発性半導体記憶装置１３０においては、半導体接続部ＳＣが設けられず、半導体パイプピラーＳＰのそれぞれが独立している。すなわち、不揮発性半導体記憶装置１３０においては、直線状のＮＡＮＤストリングが設けられる。
不揮発性半導体記憶装置１３０は、積層構造体ＭＬ（第１積層構造体ＭＬ１）と、導電芯ピラーＰＢＧ（第１導電芯ピラーＰＢＧ１）と、芯絶縁膜４９（第１ピラー部芯絶縁膜４９ｐ１）と、半導体パイプピラーＳＰ（第１半導体パイプピラーＳＰ１）と、内側絶縁膜４２（第１ピラー部内側絶縁膜４２ｐ１）と、記憶層４８（第１ピラー部記憶層４８ｐ１）と、外側絶縁膜４３（第１ピラー部外側絶縁膜４３ｐ１）と、を備える。これらの構成は第１及び第２の実施形態と同様とすることができるので説明を省略する。
不揮発性半導体記憶装置１３０のメモリ部ＭＵにおいては、積層構造体ＭＬの上に上部選択ゲート電極ＵＳＧ（第１選択ゲート電極ＳＧ１であり、例えばドレイン側選択ゲート電極ＳＧＤとなる）が設けられ、積層構造体ＭＬの下に下部選択ゲート電極ＬＳＧ（第２選択ゲート電極ＳＧ２であり、例えばソース側選択ゲート電極ＳＧＳとなる）が設けられている。
すなわち、不揮発性半導体記憶装置１３０は、第１積層構造体ＭＬ１と第１方向において積層され、第１半導体パイプピラーＳＰ１に貫通され第１選択ゲート電極ＳＧ１と、第１積層構造体ＭＬ１の第１選択ゲート電極ＳＧ１とは反対の側において第１積層構造体ＭＬ１と積層され、第１半導体パイプピラーＳＰ１に貫通された第２選択ゲート電極ＳＧ２と、をさらに備える。
上部選択ゲート電極ＵＳＧと半導体パイプピラーＳＰとの間には上部選択ゲート絶縁膜ＵＳＧＩが設けられ、下部選択ゲート電極ＬＳＧと半導体パイプピラーＳＰとの間には、下部選択ゲート絶縁膜ＬＳＧＩが設けられる。
選択ゲート絶縁膜ＳＧＩ（上部選択ゲート絶縁膜ＵＳＧＩ及び下部選択ゲート絶縁膜ＬＳＧＩ）には、上記の内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜を用いても良く、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜とは異なる絶縁膜を用いても良い。選択ゲート絶縁膜ＳＧＩは、単層膜でも良く、積層膜でも良い。
そして、下部選択ゲート電極ＬＳＧの下側に、ソース線ＳＬ（例えば第２配線ＷＲ２）が設けられている。ソース線ＳＬの下に層間絶縁膜１３ａが設けられ、ソース線ＳＬと下部選択ゲート電極ＬＳＧとの間に層間絶縁膜１３ｂが設けられている。
下部選択ゲート電極ＬＳＧの下方において半導体パイプピラーＳＰはソース線ＳＬに接続され、上部選択ゲート電極ＵＳＧの上方において半導体パイプピラーＳＰはビット線ＢＬ（例えば第１配線ＷＲ１）に接続されている。そして、上部選択ゲート電極ＵＳＧと下部選択ゲート電極ＬＳＧとの間の積層構造体ＭＬにおいて、メモリセルＭＣが形成される。半導体パイプピラーＳＰが、直線状の１つのメモリストリングとして機能する。
上部選択ゲート電極ＵＳＧは、層間絶縁膜１７によってＹ軸方向に分断されており、Ｘ軸方向に沿って延在する帯状の形状を有している。下部選択ゲート電極ＬＳＧは、層間絶縁膜１３ｃによってＹ軸方向に分断されており、Ｘ軸方向に沿って延在する帯状の形状を有している。
一方、半導体パイプピラーＳＰの上部に接続されるビット線ＢＬ、及び、半導体パイプピラーＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。
そして、不揮発性半導体記憶装置１３０においては、電極膜６１は、Ｘ−Ｙ平面に平行な板状の導電膜である。
そして、不揮発性半導体記憶装置１３０においては、導電芯ピラーＰＢＧに接続されたバックゲート線ＢＧＬ（第３配線ＷＲ３）が設けられる。
第３配線は、第１配線ＷＲ１（この例ではビット線ＢＬ）の積層構造体ＭＬ（第１積層構造体ＭＬ１）とは反対の側に設けられている。そして、導電芯ピラーＰＢＧ（第１導電芯ピラーＰＢＧ１）は、第１配線ＷＲ１を第１方向に沿って貫通する。
バックゲート線ＢＧＬは、例えばコンタクト電極ＢＧＣａａ及びコンタクト電極ＢＧＣａｃを介して、第１導電芯ピラーＰＢＧ１と電気的に接続される。コンタクト電極ＢＧＣａａとコンタクト電極２２ａとの間にはコンタクト電極部絶縁層ＢＧＩａａが設けられる。
このような構造を有する不揮発性半導体記憶装置１３０においても、導電芯ピラーＰＢＧをバックゲートとして用いることで、消去動作が安定して実施できる。
（第４の実施の形態）
図１９は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
本実施形態に係る不揮発性半導体記憶装置の製造方法は、例えば、第１方向に積層された複数の第１電極膜６１ａと、複数の第１電極膜６１ａどうしの間に設けられた第１電極間絶縁膜６２ａと、を有する第１積層構造体ＭＬ１と、第１積層構造体ＭＬ１を第１方向に貫通する第１導電芯ピラーＰＢＧ１と、第１導電芯ピラーＰＢＧ１と第１電極膜６１ａとの間に設けられ、第１導電芯ピラーＰＢＧ１の側面を取り囲む第１ピラー部芯絶縁膜４９ｐ１と、第１ピラー部芯絶縁膜４９ｐ１と第１電極膜６１ａとの間に設けられ、第１積層構造体ＭＬ１を第１方向に貫通し、第１ピラー部芯絶縁膜４９ｐ１の側面を取り囲む第１半導体パイプピラーＳＰ１と、第１半導体パイプピラーＳＰ１と第１電極膜６１ａとの間に設けられ、第１半導体パイプピラーＳＰ１の側面を取り囲む第１ピラー部内側絶縁膜４２ｐ１と、第１ピラー部内側絶縁膜４２ｐ１と第１電極膜６１ａとの間に設けられ、第１ピラー部内側絶縁膜４２ｐ１の側面を取り囲む第１ピラー部記憶層４８ｐ１と、第１ピラー部記憶層４８ｐ１と第１電極膜６１ａとの間に設けられ、第１ピラー部記憶層４８ｐ１の側面を取り囲む第１ピラー部外側絶縁膜４３ｐ１と、第１半導体パイプピラーＳＰ１に電気的に接続された第１配線ＷＲ１と、を有する不揮発性半導体記憶装置の製造方法である。
図１９に表したように、本製造方法においては、第１積層構造体ＭＬ１と、第１積層構造体ＭＬ１と積層された層間絶縁膜（例えば層間絶縁膜１８ｆ）と、を第１方向に沿って貫通する貫通ホールＴＨを形成する（ステップＳ１１０）。すなわち、例えば図１０に関して説明した処理を行う。
そして、貫通ホールＴＨの内壁に、第１ピラー部外側絶縁膜４３ｐ１となる膜と、第１ピラー部記憶層４８ｐ１となる膜と、第１ピラー部内側絶縁膜４２ｐ１となる膜と、第１半導体パイプピラーＳＰ１となる膜と、第１ピラー部芯絶縁膜４９ｐ１となる膜と、導電芯ピラーＰＢＧ１となる膜と、の積層膜を順次堆積する（ステップＳ１２０）。すなわち、例えば図１１に関して説明した処理を行う。
そして、層間絶縁膜（例えば層間絶縁膜１８ｆ）の少なくとも一部をエッチバックして、上記の、第１ピラー部外側絶縁膜４３ｐ１となる膜を露出させる（ステップＳ１３０）。
そして、露出した第１ピラー部外側絶縁膜４３ｐ１となる膜、第１ピラー部記憶層４８ｐ１となる膜、及び、第１ピラー部内側絶縁膜４２ｐ１となる膜を除去して、第１半導体パイプピラーＳＰ１となる膜の側面を露出する（ステップＳ１４０）。
すなわち、ステップＳ１３０及びステップＳ１４０においては、例えば図１２に関して説明した処理を行う。
そして、露出した第１半導体パイプピラーＳＰ１となる膜の側面に電気的接触するように、第１配線ＷＲ１となる膜を形成する（ステップＳ１５０）。すなわち、例えば図１３に関して説明した処理を行う。
さらに、実施形態に係る不揮発性半導体記憶装置は、第１導電芯ピラーＰＢＧ１に電気的に接続された第３配線ＷＲ３をさらに有することができる。本実施形態に係る不揮発性半導体記憶装置の製造方法においては、さらに、以下の処理を行う。
すなわち、第１半導体パイプピラーＳＰ１となる膜を除去して、第１ピラー部芯絶縁膜４９ｐ１となる膜の側面を露出する（ステップＳ１６０）。
そして、露出した第１ピラー部芯絶縁膜４９ｐ１となる膜を除去して、第１導電芯ピラーＰＢＧ１となる膜の側面を露出する（ステップＳ１７０）。
そして、露出した第１導電芯ピラーＰＢＧ１となる膜の側面に電気的接触するように、第３配線ＷＲ３となる膜を形成する（ステップＳ１８０）。
すなわち、ステップＳ１６０、ステップＳ１７０及びステップＳ１８０においては、図１５に関して説明した処理を行う。
これにより、第１半導体パイプピラーＳＰ１の内部に設けられた第１導電芯ピラーＰＢＧ１を有する不揮発性半導体記憶装置が効率的に製造できる。
以上、実施形態に係る不揮発性半導体記憶装置及びその製造方法によれば、消去動作特性を向上した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置及びその製造方法が提供できる。
上記においては、記憶層４８として窒化シリコンを用いる場合について説明したが、実施形態はこれに限らず、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
電極間絶縁膜６２、内側絶縁膜４２及び外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる電極膜、電極間絶縁膜、選択ゲート電極、半導体パイプピラー、導電芯ピラー、ピラー部芯絶縁膜、半導体接続部、接続部導電膜、記憶層、内側絶縁膜、外側絶縁膜、絶縁膜、導電膜、層間絶縁膜、ソース線、ビット線、バックゲート線、配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…基板、 １１ａ…主面、 １３、１３ａ、１３ｂ、１３ｃ…層間絶縁膜、 １５、１５ａ…絶縁膜、 １６、１７、１８、１８ｆ、１９…層間絶縁膜、 ２２、２２ａ、２２ｂ…コンタクト電極、 ２３、２３ａ、２３ｆ…層間絶縁膜、 ２４ａ…コンタクト電極、 ３１…コンタクト電極、 ３２…ワード配線、 ３３…コンタクト電極、 ３４…接続部導電層配線、 ４２…内側絶縁膜、 ４２ｃ…接続部内側絶縁膜、 ４２ｃ１…第１接続部内側絶縁膜、 ４２ｐ１、４２ｐ２…第１及び第２ピラー部内側絶縁膜、 ４３…外側絶縁膜、 ４３ｃ…接続部外側絶縁膜、 ４３ｃ１…第１接続部絶縁膜、 ４３ｐ１、４３ｐ２…第１及び第２ピラー部外側絶縁膜、 ４８…記憶層、 ４８ｃ…接続部記憶層、 ４８ｃ１…第１接続部記憶層、 ４８ｐ１、４８ｐ２…第１及び第２ピラー部記憶層、 ４９…芯絶縁膜、 ４９ｃ…接続部芯絶縁膜、 ４９ｃ１…第１接続部芯絶縁膜、 ４９ｐ１、４９ｐ２…第１及び第２接続部芯絶縁膜、 ６１、６１Ａ、６１Ｂ…電極膜、 ６１ａ、６１ｂ…第１及び第２電極膜、 ６２…電極間絶縁膜、 ６２ａ、６２ｂ…第１及び第２電極間絶縁膜、 １１０、１２０、１３０…不揮発性半導体記憶装置、 ＢＧＣａａ、ＢＧＣａｂ、ＢＧＣａｃ、ＢＧＣｂａ、ＢＧＣｂｂ、ＢＧＣｂｃ…コンタクト電極、 ＢＧＩａａ、ＢＧＩａｂ、ＢＧＩｂａ、ＢＧＩｂｂ…コンタクト電極部絶縁層、 ＢＧＬ…バックゲート線、 ＢＬ…ビット線、 ＣＢＧ、ＣＢＧｎ…芯接続部、 ＣＢＧ１、ＣＢＧ２…第１及び第２芯接続部、 ＣＴＵ…制御部、 ＣＵ…回路部、 ＩＬ…絶縁層、 ＬＬ１、ＬＬ２…第１及び第２導電配線、 ＬＬｆ…導電配線膜、 ＬＳＧ…下部選択ゲート電極、 ＬＳＧＩ…下部選択ゲート絶縁膜、 ＭＣ…メモリセル、 ＭＬ…積層構造体、 ＭＬ１、ＭＬ２…第１及び第２積層構造体、 ＭＲ…メモリアレイ領域、 ＭＵ…メモリ部、 ＭＵ１…マトリクスメモリセル部、 ＭＵ２…配線接続部、 ＰＢＧ…導電芯ピラー、 ＰＢＧ１〜ＰＢＧ４…第１〜第４導電芯ピラー、 ＰＧＢｆ…導電芯ピラー膜、 ＰＲ…周辺領域、 ＰＲ１…周辺領域回路、 ＳＣ、ＳＣｎ…半導体接続部、 ＳＣ１、ＳＣ２…第１及び第２半導体接続部、 ＳＣＣ…接続部導電層、 ＳＣＣｆ…接続部導電膜、 ＳＧ…選択ゲート電極、 ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、 ＳＧＤ…ドレイン側選択ゲート電極、 ＳＧＩ…選択ゲート絶縁膜、 ＳＧＩ１、ＳＧＩ２…第１及び第２選択ゲート絶縁膜、 ＳＧＳ…ソース側選択ゲート電極、 ＳＧＴ１、ＳＧＴ２…第１及び第２選択ゲートトランジスタ、 ＳＬ…ソース線、 ＳＰ、ＳＰｎ…半導体パイプピラー、 ＳＰ１〜ＳＰ４…第１〜第４半導体パイプピラー、 ＳＰｆ…半導体パイプピラー膜、 ＴＨ…貫通ホール、 ＵＳＧ…上部選択ゲート電極、 ＵＳＧＩ…上部選択ゲート絶縁膜、 Ｖ００…基準電圧、 Ｖ０１〜Ｖ０６…第１〜第６電圧、 ＶＡ１、ＶＡ２…コンタクト電極、 ＶＢＧ…バックゲート電圧、 ＶＢＬ…ビット線電圧、 ＶＳＧ…選択ゲート電圧、 ＶＳＬ…ソース線電圧、 ＶＷＬ…ワード線電圧、 ＶＷＬＮ…非選択ワード線電圧、 ＶＷＬＳ…選択ワード線電圧、 Ｖｅｒａ…消去電圧、 Ｖｐａｓｓ…パス電圧、 ＶｐａｓｓＧ…選択ゲートパス電圧、 Ｖｐｇｍ…書き込み電圧、 ＷＲ１〜ＷＲ３…第１〜第３配線、 ｔ…時間、 ｔ１１〜ｔ１８…第１〜第８時刻

Claims (10)

  1. 第１方向に積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を有する第１積層構造体と、
    前記第１積層構造体を前記第１方向に貫通する第１導電芯ピラーと、
    前記第１導電芯ピラーと前記第１電極膜との間に設けられ、前記第１導電芯ピラーの側面を取り囲む第１ピラー部芯絶縁膜と、
    前記第１ピラー部芯絶縁膜と前記第１電極膜との間に設けられ、前記第１積層構造体を前記第１方向に沿って貫通し、前記第１ピラー部芯絶縁膜の側面を取り囲む第１半導体パイプピラーと、
    前記第１半導体パイプピラーと前記第１電極膜との間に設けられ、前記第１半導体パイプピラーの側面を取り囲む第１ピラー部内側絶縁膜と、
    前記第１ピラー部内側絶縁膜と前記第１電極膜との間に設けられ、前記第１ピラー部内側絶縁膜の側面を取り囲む第１ピラー部記憶層と、
    前記第１ピラー部記憶層と前記第１電極膜との間に設けられ、前記第１ピラー部記憶層の側面を取り囲む第１ピラー部外側絶縁膜と、
    を備えたことを特徴とする不揮発性半導体記憶装置。
  2. 前記複数の第１電極膜と前記第１導電芯ピラーとに電気的に接続され、前記第１ピラー部記憶層に蓄積される電荷の状態を制御する制御部をさらに備え、
    前記制御部は、前記第１ピラー部記憶層への正孔の注入、及び、前記第１ピラー部記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、
    前記第１電極膜に印加される電圧よりも高い電圧を前記第１導電芯ピラーに印加することを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１積層構造体と前記第１方向において積層され、前記第１半導体パイプピラーに貫通された第１選択ゲート電極と、
    前記第１積層構造体の前記第１選択ゲート電極とは反対の側において前記第１積層構造体と積層され、前記第１半導体パイプピラーに貫通された第２選択ゲート電極と、
    をさらに備えたことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記第１方向に対して垂直な第２方向において前記第１積層構造体と並び、前記第１方向に積層された複数の第２電極膜と、前記複数の第２電極膜どうしの間に設けられた第２電極間絶縁膜と、を有する第２積層構造体と、
    前記第２積層構造体を前記第１方向に貫通する第２導電芯ピラーと、
    前記第２導電芯ピラーと前記第２電極膜との間に設けられ、前記第２導電芯ピラーの側面を取り囲む第２ピラー部芯絶縁膜と、
    前記第２ピラー部芯絶縁膜と前記第２電極膜との間に設けられ、前記第２積層構造体を前記第１方向に貫通し、前記第２ピラー部芯絶縁膜の側面を取り囲む第２半導体パイプピラーと、
    前記第２半導体パイプピラーと前記第２電極膜との間に設けられ、前記第２半導体パイプピラーの側面を取り囲む第２ピラー部内側絶縁膜と、
    前記第２ピラー部内側絶縁膜と前記第２電極膜との間に設けられ、前記第２ピラー部内側絶縁膜の側面を取り囲む第２ピラー部記憶層と、
    前記第２ピラー部記憶層と前記第２電極膜との間に設けられ、前記第２ピラー部記憶層の側面を取り囲む第２ピラー部外側絶縁膜と、
    前記第１半導体パイプピラーの一端と前記第２半導体パイプピラーの一端とを電気的に接続する半導体接続部と、
    をさらに備えたことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  5. 前記第１積層構造体と前記第１方向において積層され、前記第１半導体パイプピラーに貫通された第１選択ゲート電極と、
    前記第２積層構造体と前記第１方向において積層され、前記第２半導体パイプピラーに貫通された第２選択ゲート電極と、
    前記第１半導体パイプピラーの他端に電気的に接続された第１配線と、
    前記第２半導体パイプピラーの他端に電気的に接続された第２配線と、
    前記第１導電芯ピラーの一端及び前記第２導電芯ピラーの一端の少なくともいずれかに電気的に接続された第３配線と、
    をさらに備えたことを特徴とする請求項４記載の不揮発性半導体記憶装置。
  6. 前記第１電極膜及び前記第２電極膜は、前記第１方向と前記第２方向とに対して垂直な第３方向に延在する部分を有し、
    前記第１配線は前記第２方向に沿って延在する部分を有し、
    前記第２配線は前記第３方向に沿って延在する部分を有することを特徴とする請求項５記載の不揮発性半導体記憶装置。
  7. 前記第１方向に対して垂直な第２方向において前記第１積層構造体と並び、前記第１方向に積層された複数の第２電極膜と、前記複数の第２電極膜どうしの間に設けられた第２電極間絶縁膜と、を有する第２積層構造体と、
    前記第２積層構造体を前記第１方向に貫通する第２導電芯ピラーと、
    前記第２導電芯ピラーと前記第２電極膜との間に設けられ、前記第２導電芯ピラーの側面を取り囲む第２ピラー部芯絶縁膜と、
    前記第２ピラー部芯絶縁膜と前記第２電極膜との間に設けられ、前記第２積層構造体を前記第１方向に貫通し、前記第２ピラー部芯絶縁膜の側面を取り囲む第２半導体パイプピラーと、
    前記第２半導体パイプピラーと前記第２電極膜との間に設けられ、前記第２半導体パイプピラーの側面を取り囲む第２ピラー部内側絶縁膜と、
    前記第２ピラー部内側絶縁膜と前記第２電極膜との間に設けられ、前記第２ピラー部内側絶縁膜の側面を取り囲む第２ピラー部記憶層と、
    前記第２ピラー部記憶層と前記第２電極膜との間に設けられ、前記第２ピラー部記憶層の側面を取り囲む第２ピラー部外側絶縁膜と、
    前記第１半導体パイプピラーの一端と前記第２半導体パイプピラーの一端とを電気的に接続する半導体接続部と、
    前記第１積層構造体と前記第１方向において積層され、前記第１半導体パイプピラーに貫通された第１選択ゲート電極と、
    前記第２積層構造体と前記第１方向において積層され、前記第２半導体パイプピラーに貫通された第２選択ゲート電極と、
    前記第１半導体パイプピラーの他端に電気的に接続された第１配線と、
    前記第２半導体パイプピラーの他端に電気的に接続された第２配線と、
    前記第１導電芯ピラーの一端及び前記第２導電芯ピラーの一端の少なくともいずれかに電気的に接続された第３配線と、
    をさらに備え、
    前記第１電極膜、前記第２電極膜、前記第１選択ゲート電極及び前記第２選択ゲート電極は、前記第１方向と前記第２方向とに対して垂直な第３方向に延在する部分を有し、
    前記第１配線及び前記第２配線は、前記第２方向に沿って延在する部分を有し、
    前記半導体接続部は、前記第２方向及び前記第３方向に対して斜め方向に延在することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  8. 前記第１導電芯ピラーの他端と前記第２導電芯ピラーの他端とを電気的に接続する芯接続部と、
    前記半導体接続部と前記芯接続部との間に設けられた接続部芯絶縁膜と、
    をさらに備えたことを特徴とする請求項４〜７のいずれか１つに記載の不揮発性半導体記憶装置。
  9. 前記第３配線は、前記第１配線の前記第１積層構造体とは反対の側に設けられ、
    前記第１導電芯ピラーは、前記第１配線を前記第１方向に沿って貫通することを特徴とする請求項１〜８のいずれか１つに記載の不揮発性半導体記憶装置。
  10. 第１方向に積層された複数の電極膜と、前記複数の電極膜どうしの間に設けられた電極間絶縁膜と、を有する積層構造体と、前記積層構造体と積層された層間絶縁膜と、を前記第１方向に沿って貫通する貫通ホールを形成し、
    前記貫通ホールの内壁に、ピラー部外側絶縁膜となる膜と、ピラー部記憶層となる膜と、ピラー部内側絶縁膜となる膜と、半導体パイプピラーとなる膜と、ピラー部芯絶縁膜となる膜と、導電芯ピラーとなる膜と、の積層膜を順次堆積し、
    前記層間絶縁膜の少なくとも一部をエッチバックして、前記ピラー部外側絶縁膜となる前記膜を露出させ、
    前記露出した前記ピラー部外側絶縁膜となる前記膜、前記ピラー部記憶層となる前記膜、及び、前記ピラー部内側絶縁膜となる前記膜を除去して、前記半導体パイプピラーとなる前記膜の側面を露出し、
    前記露出した前記半導体パイプピラーとなる前記膜の前記側面に電気的に接続されるように配線となる膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
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