CN112310093B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种提高半导体存储装置所存储的数据的可靠性的半导体存储装置及半导体存储装置的制造方法。实施方式的半导体存储装置具备第1导电体层、第1绝缘区域、及第1柱。第1柱包含对第1绝缘区域进行分割的第1部分、及具有在第1层内自第1部分向第1导电体层侧各向同性地扩展的部分的第2部分。第1部分具有沿着第3方向延伸设置的第1半导体层、及设置在第1半导体层的侧面的第1绝缘膜。第1柱包含有在第1方向上与第1部分对向的第1区域、及除第1区域以外的第2区域。第2部分具有与第1绝缘膜相接的第1导电膜、及设置在第1导电膜与第1导电体层之间的第2绝缘膜。第2区域内的第2绝缘膜的与第1至第3方向交叉的第4方向上的膜厚，大于第1区域内的第2绝缘膜的第2方向上的膜厚。

Description

半导体存储装置
【相关申请案】
本申请案享有以日本专利申请案2019-143072号(申请日：2019年8月2日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置及半导体存储装置的制造方法。
背景技术
已知有一种能够非易失地存储数据的NAND(与非)型闪速存储器。
发明内容
本发明所要解决的课题为，提供一种提高半导体存储装置所存储的数据的可靠性的半导体存储装置及半导体存储装置的制造方法。
一实施方式的半导体存储装置具备第1导电体层、第1绝缘区域、及第1柱。第1柱包含对第1绝缘区域进行分割的第1部分、及具有在第1层内自第1部分向第1导电体层侧各向同性地扩展的部分的第2部分。第1部分具有沿着第3方向延伸设置的第1半导体层、及设置在第1半导体层的侧面的第1绝缘膜。第1柱包含有在第1方向上与第1部分对向的第1区域、及除第1区域以外的第2区域。第2部分具有与第1绝缘膜相接的第1导电膜、及设置在第1导电膜与第1导电体层之间的第2绝缘膜。第2区域内的第2绝缘膜的与第1至第3方向交叉的第4方向上的膜厚大于第1区域内的第2绝缘膜的第2方向上的膜厚。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示第1实施方式的半导体存储装置所具备的存储胞阵列的电路构成的一例的电路图。
图3是表示第1实施方式的半导体存储装置所具备的存储胞阵列的平面布局的一例的俯视图。
图4是表示第1实施方式的半导体存储装置所具备的存储胞阵列的截面构造的一例的沿着图3的IV-IV线的截面图。
图5是表示第1实施方式的半导体存储装置所具备的存储胞阵列的截面构造的一例的沿着图3的V-V线的截面图。
图6是表示第1实施方式的半导体存储装置所具备的存储器柱的截面构造的一例的截面图。
图7是表示第1实施方式的半导体存储装置所具备的存储器柱的截面构造的一例的截面图。
图8是表示第1实施方式的半导体存储装置所具备的存储器柱的截面构造的一例的截面图。
图9是表示第1实施方式的半导体存储装置的制造方法的一例的流程图。
图10是表示第1实施方式的半导体存储装置的制造过程中的截面构造的一例的存储胞阵列的截面图。
图11是表示第1实施方式的半导体存储装置的制造过程中的截面构造的一例的存储胞阵列的截面图。
图12是表示第1实施方式的半导体存储装置的制造过程中的截面构造的一例的存储胞阵列的截面图。
图13是表示第1实施方式的半导体存储装置的制造过程中的截面构造的一例的存储胞阵列的截面图。
图14是表示第1实施方式的半导体存储装置的制造过程中的截面构造的一例的存储胞阵列的截面图。
图15是表示第1实施方式的半导体存储装置的制造过程中的截面构造的一例的存储胞阵列的截面图。
图16是表示第1实施方式的半导体存储装置的制造过程中的截面构造的一例的存储胞阵列的截面图。
图17是表示第1实施方式的半导体存储装置的制造过程中的截面构造的一例的存储胞阵列的截面图。
图18是表示第1实施方式的半导体存储装置的制造过程中的截面构造的一例的存储胞阵列的截面图。
图19是表示第1实施方式的半导体存储装置的制造过程中的截面构造的一例的存储胞阵列的截面图。
图20是表示第2实施方式的半导体存储装置所具备的存储器柱的截面构造的一例的截面图。
图21是表示第2实施方式的半导体存储装置所具备的存储器柱的截面构造的一例的截面图。
图22是表示第2实施方式的半导体存储装置所具备的存储器柱的截面构造的一例的截面图。
图23是表示第2实施方式的半导体存储装置的制造方法的一例的流程图。
图24是表示第2实施方式的半导体存储装置的制造过程中的截面构造的一例的存储胞阵列的截面图。
图25是表示第2实施方式的半导体存储装置的制造过程中的截面构造的一例的存储胞阵列的截面图。
图26是表示第2实施方式的半导体存储装置的制造过程中的截面构造的一例的存储胞阵列的截面图。
图27是表示第1实施方式的变化例的半导体存储装置中的存储胞阵列的截面构造的一例的截面图。
具体实施方式
以下，参照图式对实施方式进行叙述。各实施方式举例说明用来将发明的技术思想具体化的装置或方法。图式是示意图或概念图，各图式的尺寸及比率等不一定与现实相同。关于某个实施方式的叙述只要未明示地或自明地排除，那么全部也适于其它实施方式的叙述。本发明的技术思想并不由构成要素的形状、构造、配置等指定。
此外，在以下叙述中，对于具有大致相同的功能及构成的构成要素附加相同的符号。构成参照符号的文字之后的数字是用于区分通过包含相同文字的参照符号进行参照，且具有相同构成的要素彼此而使用。在无需相互区分以包含相同文字的参照符号所表示的要素的情况下，这些要素分别通过仅包含文字的参照符号进行参照。
[1]第1实施方式
以下，对实施方式的半导体存储装置1进行说明。
[1-1]半导体存储装置1的构成
[1-1-1]半导体存储装置1的整体构成
图1表示第1实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失地存储数据的NAND型闪速存储器。半导体存储装置1通过外部的存储器控制器2进行控制。
如图1所示，半导体存储装置1例如具备存储胞阵列10、指令寄存器11、地址寄存器12、定序器13、驱动模块14、行解码器模块15、及感测放大器模块16。
存储胞阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK包含能够非易失地存储数据的多个存储胞晶体管的集合，例如用作数据的删除单位。在存储胞阵列10连接有未图示的源极线SL、字线WL、及位线BL等。各存储胞晶体管例如与1条位线及1条字线建立关联。关于存储胞阵列10的详细构成，于下文叙述。
指令寄存器11保存半导体存储装置1自存储器控制器2接收的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。
指令寄存器11保存半导体存储装置1自存储器控制器2接收的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。
地址寄存器12保存半导体存储装置1自存储器控制器2接收的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd、及列地址CAd。例如，区块地址BAd、页地址PAd、及列地址CAd分别用于区块BLK、字线WL、及位线BL的选择。
定序器13控制整个半导体存储装置1的动作。例如，定序器13基于指令寄存器11中保存的指令CMD而控制驱动模块14、行解码器模块15、及感测放大器模块16等，执行读出动作、写入动作、删除动作等。
驱动模块14产生读出动作、写入动作、删除动作等中所使用的电压，并供给至行解码器模块15。驱动模块14例如基于地址寄存器12中保存的页地址PAd，对与所选择的字线WL对应的信号线施加所产生的电压。
行解码器模块15基于地址寄存器12中保存的区块地址BAd，选择所对应的存储胞阵列10内的1个区块BLK。而且，行解码器模块15例如将施加于与所选择的字线WL对应的信号线的电压传输至所选择的区块BLK内的所选择的字线WL。
感测放大器模块16在写入动作中，根据自存储器控制器2接收的写入数据DAT，对各位线BL施加所期望的电压。此外，感测放大器模块16在读出动作中，基于位线BL的电压而判定存储胞晶体管MC中存储的数据，并将判定结果作为读出数据DAT传输至存储器控制器2。
关于以上说明的半导体存储装置1及存储器控制器2，可通过其等的组合构成1个半导体装置。作为这种半导体装置，例如可列举像SDTM(Secure DigitalTouch Memory，安全数位碰触式存储器)卡那样的存储卡、或SSD(solid state drive，固态驱动器)等。
[1-1-2]存储胞阵列10的电路构成
图2表示第1实施方式的半导体存储装置1所具备的存储胞阵列10的电路构成的一例。各区块BLK例如包含4个串单元SU0～SU3，在图2中表示了同一个区块BLK中所含的2个串单元SU0及SU1。
如图2所示，各串单元SU包含多个存储器群MG。多个存储器群MG分别与位线BL0～BLm(m为1以上的整数)建立关联，且各自包含2个NAND串NSa及NSb。各NAND串NSa包含多个存储胞晶体管MCa0～MCa7、选择晶体管STa1及STa2。NAND串NSb包含多个存储胞晶体管MCb0～MCb7、选择晶体管STb1及STb2。
存储胞晶体管MCa及MCb分别包含控制栅极及电荷储存层，且非易失地保存数据。选择晶体管STa1及STa2分别在各种动作时的串单元SU的选择中使用。以下，着眼于1个存储器群MG，对存储器群MG内的元件的具体连接状态的一例进行说明。
在NAND串NSa中，存储胞晶体管MCa0～MCa7串联连接。选择晶体管STa1的源极连接于串联连接的存储胞晶体管MCa0～MCa7的一端。串联连接的存储胞晶体管MCa0～MCa7的另一端连接于选择晶体管STa2的漏极。
同样，在NAND串NSb中，存储胞晶体管MCb0～MCb7串联连接。选择晶体管STb1的源极连接于串联连接的存储胞晶体管MCb0～MCb7的一端。串联连接的存储胞晶体管MCb0～MCb7的另一端连接于选择晶体管STb2的漏极。
选择晶体管STa1及STb1各自的漏极共通连接于与该存储器群MG建立关联的位线BL。选择晶体管STa2及STb2各自的源极连接于源极线SL。
同一个区块BLK所含的多个选择晶体管STa1各自的栅极连接于在每个串单元SU中共通的选择栅极线SGDa。具体地说，串单元SU0所含的选择晶体管STa1共通连接于选择栅极线SGDa0。串单元SU1所含的选择晶体管STa1共通连接于选择栅极线SGDa1。同样，未图示的串单元SU2及SU3所含的选择晶体管STa1分别共通连接于选择栅极线SGDa2及SGDa3。
同样，同一个区块BLK所含的多个选择晶体管STb1各自的栅极连接于在每个串单元SU中共通的选择栅极线SGDb。具体地说，串单元SU0所含的选择晶体管STb1共通连接于选择栅极线SGDb0。串单元SU1所含的选择晶体管STa1共通连接于选择栅极线SGDb1。同样，未图示的串单元SU2及SU3所含的选择晶体管STb1分别共通连接于选择栅极线SGDb2及SGDb3。
同一个区块BLK所含的存储胞晶体管MCa0～MCa7各自的控制栅极分别共通连接于字线WLa0～WLa7。同一个区块BLK所含的存储胞晶体管MCb0～MCb7各自的控制栅极分别共通连接于字线WLb0～WLb7。
同一个区块BLK所含的多个选择晶体管STa2各自的栅极共通连接于选择栅极线SGSa。同一个区块BLK所含的多个选择晶体管STb2各自的栅极共通连接于选择栅极线SGSb。
在以上说明的存储胞阵列10的电路构成中，位线BL例如由被分配了同一个列地址的存储器群MG(NAND串NSa及NSb的组)共有。源极线SL例如在多个区块BLK间共有。各条字线WLa及WLb、选择栅极线SGDa及SGDb、以及选择栅极线SGSa及SGSb通过行解码器模块15独立控制。
此外，在1个串单元SU内连接于共通的字线WL的多个存储胞晶体管MCa的集合称为胞单元。数据的读出及写入以胞单元为单位进行，该单位称为页。
此外，NAND串NSa及NSb所含的存储胞晶体管MCa及MCb、选择晶体管STa及STb的个数可分别设为任意个数。各区块BLK所含的串单元SU的个数可设为任意个数。
[1-1-3]存储胞阵列10的构造
以下，对实施方式的半导体存储装置1所具备的存储胞阵列10的构造的一例进行说明。此外，在以下所参照的图式中，X方向对应于位线BL的延伸方向，Y方向对应于字线WL的延伸方向，Z方向对应于与半导体存储装置1的形成中所使用的半导体基板20的表面垂直的方向。在俯视图中，为了容易地观察图式而适当添加了影线。俯视图中所添加的影线未必与添加了影线的构成要素的原材料或特性相关。在本说明书中，为了容易地观察图式而适当省略了绝缘层(层间绝缘膜)、配线、接点等构成要素。
(存储胞阵列10的平面布局)
以下，使用图3对第1实施方式的半导体存储装置1所具备的存储胞阵列10的构造的一例进行说明。图3表示平行于半导体基板20的表面且包含字线WLa及WLb的截面中的存储器柱MP的构造的一例。如图3所示，存储胞阵列10包含字线WLa及WLb、存储器沟槽MT、及存储器柱MP。
字线WLa及WLb分别具有沿着Y方向延伸的部分。字线WLa及WLb在X方向上交替配置。虽省略了图示，但选择栅极线SGSa及SGSb分别与字线WLa及WLb重叠配置。同样，选择栅极线SGDa及SGDb分别与字线WLa及WLb重叠配置。
各存储器沟槽MT配置在相邻的字线WLa及字线WLb间。各存储器沟槽MT也分别配置在相邻的选择栅极线SGSa及SGSb间、及相邻的选择栅极线SGDa及SGDb间。存储器沟槽MT具有沿着Y方向延伸的部分，将在X方向上相邻的配线层间分离。在存储器沟槽MT中例如埋入绝缘体。
多个存储器柱MP各自作为1个存储器群MG发挥作用，例如配置成错位状。各存储器柱MP与1条存储器沟槽MT重叠配置，在Y方向上分断重叠的存储器沟槽MT。此外，各存储器柱MP与和重叠的存储器沟槽MT相邻的字线WLa及WLb的各者接触。同样，各存储器柱MP与和重叠的存储器沟槽MT相邻的选择栅极线SGSa及SGSb、以及选择栅极线SGDa及SGDb的各者接触。
在存储器柱MP与字线WLa之间的部分设置存储胞晶体管MCa，在存储器柱MP与字线WLb之间的部分设置存储胞晶体管MCb。同样，存储器柱MP与选择栅极线SGSa之间的部分作为选择晶体管STa2发挥作用，存储器柱MP与选择栅极线SGSb之间的部分设置有选择晶体管STb2。在存储器柱MP与选择栅极线SGDa之间的部分设置选择晶体管STa1，在存储器柱MP与选择栅极线SGDb之间的部分设置选择晶体管STb1。
在以上说明的存储胞阵列10的平面布局中，在各存储器柱MP至少重叠设置1条位线BL。虽省略了图示，但多个位线BL各自具有沿着X方向延伸的部分，并在Y方向上排列配置。存储器柱MP和与该存储器柱MP建立关联的位线BL之间电连接。
(存储胞阵列10的截面构造)
以下，使用图4及图5，对第1实施方式的半导体存储装置1所具备的存储胞阵列10的构造的一例进行说明。图4是沿着图3的IV-IV线的截面图，表示垂直于半导体基板20的表面且包含积层配线构造的截面中的存储器柱MP的构造的一例。图5是沿着图3的V-V线的截面图，表示包含存储器沟槽MT及存储器柱MP的一部分的存储胞阵列10的截面构造的一例。
存储胞阵列10例如包含导电体层24a、24b、26a、26b、28a及28b、绝缘体层21、23、25、27及29、以及多个接点CV。以下，自下层起依次对存储胞阵列10的详细截面构造进行说明。
在半导体基板20上介隔绝缘体层21设置导电体层22。虽省略了图示，但在绝缘体层21的内部例如设置感测放大器模块16等电路。导电体层22例如形成为沿着XY平面扩展的板状，并作为源极线SL使用。导电体层22例如包含掺杂有磷(P)的硅(Si)。导电体层22可包含多种半导体层，也可包含金属的层。
在导电体层22上介隔绝缘体层23设置导电体层24。导电体层24例如形成为沿着XY平面扩展的板状，并作为选择栅极线SGS使用。导电体层22例如包含钨(W)。
在导电体层24上交替积层绝缘体层25与导电体层26。所积层的多个导电体层26分别自半导体基板20侧起依次作为字线WL0～WL7使用。导电体层26例如包含钨(W)。
在最上层的导电体层26上介隔绝缘体层27设置导电体层28。导电体层28例如形成为沿着XY平面扩展的板状，并作为选择栅极线SGD使用。导电体层28例如包含钨(W)。
在导电体层28上，介隔绝缘体层29设置导电体层30。导电体层30例如沿着X方向延伸，并沿着Y方向排列。导电体层30作为位线BL使用。导电体层30例如包含铜(Cu)。
存储器沟槽MT分断导电体层24、26及28、以及绝缘体层23、25及27。在存储器沟槽MT内埋有绝缘体31。绝缘体31的上端接触于绝缘体层29。绝缘体31的下端接触于导电体层22。在存储器沟槽MT中可埋有多种材料，只要至少能够使相邻的导电体层间绝缘即可。
由此，将导电体层24分离为分别对应于选择栅极线SGSa及SGSb的导电体层24a及24b。将导电体层26分离为分别对应于字线WLa及WLb的导电体层26a及26b。将导电体层28分离为分别对应于选择栅极线SGDa及SGDb的导电体层28a及28b。
存储器柱MP沿着Z方向延伸设置，并分断导电体层24、26及28、绝缘体层21、23、25及27、以及存储器沟槽MT。存储器柱MP的上端及下端分别与存储器沟槽MT的上端及下端对齐。此外，各个存储器柱MP例如包含核心部件40、半导体层41、隧道绝缘膜42、导电膜43a及43b、以及阻挡绝缘膜44a及44b。
存储器柱MP内的核心部件40在Z方向上延伸设置，并设置在存储器柱MP的中央部。核心部件40的上端包含在比导电体层28更靠上方的层中。核心部件40的下端包含在比导电体层24更靠下方的层中。半导体层41覆盖核心部件40的周围。隧道绝缘膜42至少覆盖半导体层41的侧面。
导电膜43a及阻挡绝缘膜44a分别设置在隧道绝缘膜42与各导电体层24a、26a及28a之间。导电膜43b及阻挡绝缘膜44b分别设置在隧道绝缘膜42与各导电体层24b、26b及28b之间。各导电膜43a及43b接触于隧道绝缘膜42。此外，导电膜43a及43b除接触于隧道绝缘膜42的部分以外，分别由阻挡绝缘膜44a及44b覆盖。阻挡绝缘膜44a接触于导电体层24a、26a或28a。阻挡绝缘膜44b接触于导电体层24b、26b或28b。
在存储器柱MP内的半导体层41上设置柱状接点CV。1个导电体层30(位线BL)接触于接点CV上。与和相同列地址建立关联的存储器群MG对应的存储器柱MP经由接点CV连接于共通的导电体层30。
在以上说明的存储器柱MP的构造中，在存储器柱MP内，与导电体层26a(字线WLa)对向的部分作为存储胞晶体管MCa发挥作用，与导电体层26b(字线WLb)对向的部分作为存储胞晶体管MCb发挥作用。同样，在存储器柱MP内，与导电体层24a(选择栅极线SGSa)对向的部分作为选择晶体管STa2发挥作用，与导电体层24b(选择栅极线SGSb)对向的部分作为选择晶体管STb2发挥作用。在存储器柱MP内，与导电体层28a(选择栅极线SGDa)对向的部分作为选择晶体管STa1发挥作用，与导电体层28b(选择栅极线SGDb)对向的部分作为选择晶体管STb1发挥作用。
也就是说，在第1实施方式的半导体存储装置1中，存储胞晶体管MCa及MCb分别将导电膜43a及43b用作电荷储存层。也就是说，存储胞晶体管MCa及MCb的各者为浮动栅极型存储胞晶体管。存储胞晶体管MCa及MCb、以及选择晶体管STa1、STb1、STa2及STb2共有半导体层41(通道)。在Z方向上排列的选择晶体管STa1及STa2以及存储胞晶体管MCa0～MCa7的组对应于NAND串NSa。在Z方向上排列的选择晶体管STb1及STb2以及存储胞晶体管MCb0～MCb7的组对应于NAND串NSb。
此外，在平行于半导体基板20的表面的方向(例如X方向)上，存储胞晶体管MCa0～MCa7以及选择晶体管STa1及STa2分别与存储胞晶体管MCb0～MCb7以及选择晶体管STb1及STb2对向。换句话说，存储胞晶体管MCa0～MCa7以及选择晶体管STa1及STa2分别与存储胞晶体管MCb0～MCb7以及选择晶体管STb1及STb2介隔通过存储器沟槽MT分割的区域相邻。
(存储器柱MP的详细截面构造)
图6表示第1实施方式的半导体存储装置所具备的存储器柱MP的详细截面构造的一例，抽出平行于半导体基板20的表面且包含字线WLa及WLb的截面。
如图6所示，存储器柱MP内的核心部件40、半导体层41、及隧道绝缘膜42设置于在Y方向上分断存储器沟槽MT的存储器孔AH内。存储器柱MP内的导电膜43a及阻挡绝缘膜44a设置于在存储器柱MP内通过存储器孔AH及存储器沟槽MT分断的区域的字线WLa侧(以下为凹槽部RPa)。存储器柱MP内的导电膜43b及阻挡绝缘膜44b设置于在存储器柱MP内通过存储器孔AH及存储器沟槽MT分断的区域的字线WLb侧(以下为凹槽部RPb)。
存储器孔AH的形状例如在俯视下为矩形。核心部件40设置在存储器孔AH的中央部。半导体层41包围核心部件40的周围。隧道绝缘膜42包围半导体层41的周围。隧道绝缘膜42例如在Y方向上接触于存储器沟槽MT。
凹槽部RPa例如设置为在俯视下自存储器孔AH向字线WLa侧各向同性地扩展的形状。凹槽部RPb例如设置为在俯视下自存储器孔AH向字线WLb侧各向同性地扩展的形状。而且，凹槽部RPa与凹槽部RPb各自的区域例如分割为平坦部FP及曲率部CP。平坦部FP为在X方向上对向于存储器孔AH的部分。曲率部CP为在X方向上对向于存储器沟槽MT的部分。
在凹槽部RPa中，导电膜43a在X方向上相接于隧道绝缘膜42。导电膜43a例如除接触于隧道绝缘膜42的部分以外，由阻挡绝缘膜44a覆盖。导电膜43a与字线WLa之间隔着阻挡绝缘膜44a分开。阻挡绝缘膜44a的一部分与存储器沟槽MT接触。
同样，在凹槽部RPb中，导电膜43b在X方向上相接于隧道绝缘膜42。导电膜43b例如除接触于隧道绝缘膜42的部分以外，由阻挡绝缘膜44b覆盖。导电膜43b与字线WLb之间隔着阻挡绝缘膜44b分开。阻挡绝缘膜44b的一部分与存储器沟槽MT接触。
例如，在平坦部FP中，阻挡绝缘膜44a及44b分别沿着Y轴平行设置。此外，在平坦部FP中，阻挡绝缘膜44a及44b分别设置为大致均匀的膜厚。在曲率部CP中，阻挡绝缘膜44a及44b设置为具有曲率。在曲率部CP的阻挡绝缘膜44的膜厚FT2大于在平坦部FP的阻挡绝缘膜44的膜厚FT1。
在图7中表示包含图6的平坦部FP的沿着Z方向的截面的一例。如图7所示，在平坦部FP中，阻挡绝缘膜44例如在导电膜43与绝缘体层25之间也以相同的膜厚FT1形成。也就是说，在平坦部FP中，绝缘体层25及导电层43间的阻挡绝缘膜44的膜厚与导电体层26及导电膜43间的阻挡绝缘膜44的膜厚分别例如大致均匀。
此外，在图8中表示包含图6的曲率部CP的沿着Z方向的截面的一例。如图8所示，在曲率部CP中，阻挡绝缘膜44例如形成为越靠近隧道绝缘膜42膜厚越薄，越靠近导电体层26膜厚越厚。由此，在曲率部CP中，于导电膜43与导电体层26之间的阻挡绝缘膜44中设置有以膜厚FT2形成的部分。
在以上说明的存储器柱MP的构成中，在Z方向上相邻的导电体层43a与在Z方向上相邻的导电体层43b的各者相互分开。于在Y方向上相邻的2根存储器柱MP中，其中一根存储器柱MP所含的阻挡绝缘膜44a及44b与另一根存储器柱MP所含的阻挡绝缘膜44a及44b相互分开。
此外，在以上说明的存储器柱MP的构成中，核心部件40例如包含氧化硅(SiO2)等绝缘体。半导体层41例如包含硅(Si)。隧道绝缘膜42、以及阻挡绝缘膜44a及44b的各者例如包含氧化硅(SiO2)。此外，作为阻挡绝缘膜44a及44b，也可使用除氧化硅(SiO2)以外的材料。作为导电膜43a及43b，例如使用半导体或金属。导电膜43a及43b例如为多晶硅。
[1-2]半导体存储装置1的制造方法
以下，适当参照图9，对第1实施方式的半导体存储装置1中的存储胞阵列10内的积层配线构造的形成所相关的一系列制造步骤的一例进行说明。图9是表示第1实施方式的半导体存储装置的制造方法的一例的流程图。图10～图19分别表示第1实施方式的半导体存储装置1的制造过程中的截面构造的一例。图10～图19各图的下侧对应于与图4对应的区域的截面，图10～图19各图的上侧对应于沿着各图式内的A1-A2线的截面。
首先，如图10所示，对与积层配线对应的多个牺牲部件51进行积层(步骤S101)。具体地说，在半导体基板20上形成包含与感测放大器模块16对应的电路的绝缘体层21。在绝缘体层21上积层导电体层22。在导电体层22上介隔绝缘体层23设置牺牲部件50。在牺牲部件50上交替积层绝缘体层25及牺牲部件51。在最上层的绝缘体层25上依次形成牺牲部件52及绝缘体层29。牺牲部件51例如为氮化硅(SiN)。
其次，如图11所示，形成与存储器沟槽MT对应的绝缘体31(步骤S102)。具体地说，首先利用光刻法等，形成将对应于存储器沟槽MT的区域开口的掩膜。接着，通过使用所形成的掩膜的各向异性蚀刻，形成存储器沟槽MT。在本步骤中，存储器沟槽MT分断绝缘体层23、25及29以及多个牺牲部件50～52，在存储器沟槽MT的底部，导电体层22的一部分露出。各牺牲部件50～52通过存储器沟槽MT分成牺牲部件50a及50b、牺牲部件51a及51b、以及牺牲部件52a及52b。本步骤中的各向异性蚀刻例如为RIE(Reactive Ion Etching，反应性离子蚀刻)。其后，将绝缘膜埋入于存储器沟槽MT内，例如通过CMP(Chemical MechanicalPolishing，化学机械研磨)将上表面平坦化。由此，如图11所示，在存储器沟槽MT内形成绝缘体31。
其次，如图12所示，形成对应于存储器柱MP的存储器孔AH(步骤S103)。具体地说，首先利用光刻法等，形成将对应于存储器柱MP的区域开口的掩膜。接着，通过使用所形成的掩膜的各向异性蚀刻，形成存储器孔AH。在本步骤中，存储器孔AH贯通存储器沟槽MT。而且，在存储器孔AH的侧面，介隔存储器沟槽MT相邻的牺牲部件50a及50b、牺牲部件51a及51b、以及牺牲部件52a及52b各自的侧面露出，在存储器孔AH的底部，导电体层22的一部分露出。本步骤中的各向异性蚀刻例如为RIE。此外，在本步骤的蚀刻中，可去除各个绝缘体层23、25及29以及牺牲部件50a及50b、牺牲部件51a及51b、以及牺牲部件52a及52b的一部分。
其次，执行利用存储器孔AH的湿式蚀刻，去除在存储器孔AH的侧面上露出的牺牲部件50a及50b、牺牲部件51a及51b、以及牺牲部件52a及52b的各者的一部分(步骤S104)。由此，如图13所示，存储器孔AH的侧面在去除了牺牲部件50a及50b、牺牲部件51a及51b、以及牺牲部件52a及52b的部分中加工成凹槽的形状。在本步骤中，去除了牺牲部件50a、51a、及52a的部分对应于凹槽部RPa，去除了牺牲部件50b、51b、及52b的部分对应于凹槽部RPb。
其次，如图14所示，在存储器孔AH的侧面及底面、以及凹槽部RPa及凹槽部RPb中露出的面形成阻挡绝缘膜44(步骤S105)。在本步骤中，凹槽部RPa及凹槽部RPb的阻挡绝缘膜44以相当于曲率部CP的部分封闭，且相当于平坦部FP的部分未封闭的方式较厚地形成。
其次，如图15所示，以在平坦部FP的膜厚成为所期望的膜厚的方式，通过蚀刻去除阻挡绝缘膜44的一部分(步骤S106)。由此，阻挡绝缘膜44在曲率部CP较厚地残留，在平坦部FP较薄地残留。该时点的在平坦部FP的阻挡绝缘膜44的厚度对应于FT1，在曲率部CP的阻挡绝缘膜44的厚度对应于FT2。
如上所述，步骤S105及S106的处理为在通过以厚膜形成阻挡绝缘膜44而封闭曲率部CP后，以在平坦部FP成为所期望的膜厚的方式对阻挡绝缘膜44进行加工。其结果为在曲率部CP的阻挡绝缘膜44的膜厚形成得比在平坦部FP的阻挡绝缘膜44的膜厚更大。
其次，如图16所示，以覆盖存储器孔AH的侧面及底面的阻挡绝缘膜44，且填埋通过步骤S106使一部分开口的凹槽部RPa及凹槽部RPb的方式形成导电膜43(步骤S107)。
其次，如图17所示，去除在存储器孔AH内形成于除凹槽部RPa及凹槽部RPb以外的部分的导电膜43及阻挡绝缘膜44(步骤S108)。由此，形成分别相接于牺牲部件50a～52a的阻挡绝缘膜44a及导电膜43a的组、及分别相接于牺牲部件50b～52b的阻挡绝缘膜44b及导电膜43b的组。
其后，在存储器孔AH的侧面及底面依次形成隧道绝缘膜42、半导体层41、及核心部件40，通过核心部件40埋入存储器孔AH内(步骤S109)。在本步骤中，在形成半导体层41之前去除设置在存储器孔AH的底面的隧道绝缘膜42的一部分，半导体层41以接触于露出于存储器孔AH的底部的导电体层22的方式形成。而且，去除形成在存储器孔AH上部的核心部件40的一部分，在该空间中埋入半导体材料(半导体层41)。在本步骤中，残留在比绝缘体层29更上层的隧道绝缘膜42及半导体层41例如通过CMP去除。由此，如图18所示，在存储器孔AH内形成对应于存储器柱MP的构造体。
其次，执行积层配线的置换处理(步骤S110)。具体地说，首先在侧面形成牺牲部件50a及50b、牺牲部件51a及51b、以及牺牲部件52a及52b的各者露出的狭缝或孔。而且，经由该狭缝或孔进行蚀刻，由此去除牺牲部件50a及50b、牺牲部件51a及51b、以及牺牲部件52a及52b。接着，在去除了牺牲部件50a及50b、牺牲部件51a及51b、以及牺牲部件52a及52b的空间的各者埋入导电体，并去除形成在狭缝或孔内的导电体。由此，如图19所示，形成导电体层24a、24b、26a、26b、28a及28b。此外，在形成导电体层24a、24b、26a、26b、28a及28b后，例如通过绝缘体埋入本步骤中所形成的狭缝或孔内。
通过以上说明的第1实施方式的半导体存储装置1的制造步骤，分别形成存储器柱MP、及连接于存储器柱MP的字线WLa及WLb以及选择栅极线SGSa、SGSb、SGDa及SGDb。此外，以上说明的制造步骤仅为一例，在各制造步骤之间也可插入其它处理。
[1-3]第1实施方式的效果
根据以上说明的第1实施方式的半导体存储装置1，能够抑制存储胞晶体管的泄漏电流，从而提高半导体存储装置1所存储的数据的可靠性。以下，对第1实施方式的半导体存储装置1的详细效果进行说明。
在三维地积层有存储胞晶体管的半导体存储装置中，存在形成有对存储胞晶体管MC或积层配线进行分割的存储器沟槽MT的情况。这种半导体存储装置能够通过独立地控制与存储器柱MP接触且分割为2个的字线WL等积层配线，使1根存储器柱MP作为2个NAND串NSa及NSb发挥作用。在存储胞晶体管MC具有浮动型构造的情况下，存储器柱MP内的电荷储存层(导电膜43a及导电膜43b)在存储胞晶体管MC间分离。
为了在半导体存储装置中提高存储密度，可考虑缩小胞尺寸。然而，在缩小胞尺寸的情况下，字线WL至半导体层41(通道)的物理距离变小。此处，对于在字线WL及通道间的物理距离变小的情况下可能会产生的现象，使用图20进行说明。
存在如下情况：如图20所示，在对字线WL施加栅极电压时，在相当于曲率部CP的导电膜43及阻挡绝缘膜44中存在曲率的部分内产生电场集中，从而在半导体层41及字线WL间产生高电场。如果产生高电场，那么会在字线WL及半导体层41间产生通过原本不会流动电流的阻挡绝缘膜44的泄漏电流，从而导致存储胞晶体管MC的饱和特性劣化。
对此，在第1实施方式的半导体存储装置1中，存储胞晶体管MC具有浮动型构造，且可能会产生电场集中的部位的阻挡绝缘膜44设置得较厚。具体地说，第1实施方式的半导体存储装置1具有在曲率部CP的阻挡绝缘膜44的厚度FT2比在平坦部FP的阻挡绝缘膜44的厚度FT1膜厚化的构造。
其结果，第1实施方式的半导体存储装置1即便于在曲率部CP中产生电场集中的情况下，也能够通过厚膜化的阻挡绝缘膜44抑制字线WL及半导体层41间的泄漏电流。因此，第1实施方式的半导体存储装置1能够抑制由通过阻挡绝缘膜的泄漏电流所造成的存储胞晶体管MC的饱和特性的劣化。
[2]第2实施方式
第2实施方式的半导体存储装置1的存储器柱MP的在曲率部CP的阻挡绝缘膜具有与第1实施方式不同的构造。以下，对第2实施方式的半导体存储装置1与第1实施方式的不同点进行说明。
[2-1]存储器柱MP的截面构造
图21表示第2实施方式的半导体存储装置所具备的存储器柱MP的详细截面构造的一例，抽出平行于半导体基板20的表面且包含字线WLa及WLb的截面。如图21所示，在第2实施方式的半导体存储装置1中，阻挡绝缘膜的构成不同于第1实施方式。具体地说，在第1实施方式中阻挡绝缘膜以阻挡绝缘膜44的单层设置，另一方面在第2实施方式中，在曲率部CP中阻挡绝缘膜以阻挡绝缘膜44及阻挡绝缘膜45的2层设置。
具体地说，在第2实施方式中，将第1实施方式中的阻挡绝缘膜44a替换为阻挡绝缘膜44a及45a，将第1实施方式中的阻挡绝缘膜44b替换为阻挡绝缘膜44b及45b。凹槽部RPa中的阻挡绝缘膜44a及45a的构造与凹槽部RPb中的阻挡绝缘膜44b及45b的构造相同，因此以下使用共通的参照符号进行说明。
阻挡绝缘膜44及45的组的形状例如与第1实施方式中的阻挡绝缘膜44的形状相同。也就是说，在凹槽部RP中导电膜43除接触于隧道绝缘膜42的部分以外，由阻挡绝缘膜44及45的组覆盖。阻挡绝缘膜44与字线WL接触。阻挡绝缘膜45设置在阻挡绝缘膜44与导电膜43之间。阻挡绝缘膜44及45各自的一部分与存储器沟槽MT接触。
此外，在平坦部FP中，在字线WL与导电膜43之间例如仅设置阻挡绝缘膜44。在曲率部CP中，在字线WL与导电膜43之间设置阻挡绝缘膜44及45的组。在曲率部CP的阻挡绝缘膜44及45的组的膜厚FT2大于在平坦部FP的阻挡绝缘膜44的膜厚FT1。此外，在曲率部CP的阻挡绝缘膜44的膜厚只要至少为FT1以上的膜厚即可。此外，在平坦部FP中，也可在阻挡绝缘膜44与导电膜43之间设置阻挡绝缘膜45。在第2实施方式中，阻挡绝缘膜的膜厚只要至少在曲率部CP的膜厚设置得比在平坦部FP的膜厚更厚即可。
在图22中表示包含图21的曲率部CP的沿着Z方向的截面的一例。如图22所示，在曲率部CP中，阻挡绝缘膜44例如在阻挡绝缘膜45与绝缘体层25之间也以相同的膜厚FT1形成。也就是说，绝缘体层25及阻挡绝缘膜45间的阻挡绝缘膜44的膜厚与导电体层26及阻挡绝缘膜45间的阻挡绝缘膜44的膜厚分别例如大致均匀。此外，在曲率部CP中，阻挡绝缘膜45的膜厚例如形成为越靠近隧道绝缘膜42越薄，越靠近导电体层26越厚。由此，在曲率部CP中，在导电膜43与导电体层26之间的阻挡绝缘膜44及阻挡绝缘膜45的合计膜厚中设置有以膜厚FT2形成的部分。
在以上说明的存储器柱MP的构成中，作为阻挡绝缘膜44a及44b，例如包含氧化硅(SiO2)。作为阻挡绝缘膜45a及45b，例如包含HfO2、SiON等。阻挡绝缘膜44a及44b、以及阻挡绝缘膜45a及45b使用不同的材料。此外，作为阻挡绝缘膜44a及44b，也可使用除氧化硅(SiO2)以外的材料，作为阻挡绝缘膜45a及45b，也可使用除HfO2、SiON以外的材料。关于第2实施方式的半导体存储装置1的其它构造，因为与第1实施方式相同，所以省略说明。
[2-2]半导体存储装置1的制造方法
以下，适当参照图23，对第2实施方式的半导体存储装置1中的存储胞阵列10内的积层配线构造的形成所相关的一系列制造步骤的一例进行说明。图23是表示第2实施方式的半导体存储装置的制造方法的一例的流程图。图24～图26各自表示第2实施方式的半导体存储装置1的制造过程中的截面构造的一例。图24～图26各图的下侧对应于与图4对应的区域的截面，图24～图26各图的上侧对应于沿着各图式内的A1-A2线的截面。
首先，与第1实施方式相同，依次执行步骤S101～步骤S104的处理。
其次，如图24所示，在存储器孔AH的侧面及底面、以及凹槽部RPa及凹槽部RPb中露出的面形成阻挡绝缘膜44(步骤S201)。在本步骤中，阻挡绝缘膜44在凹槽部RP中露出的面例如以大致均匀的膜厚形成。该时点的在平坦部FP的阻挡绝缘膜44的厚度对应于FT1。
其次，如图25所示，在阻挡绝缘膜44露出的面形成阻挡绝缘膜45(步骤S202)。在本步骤中，阻挡绝缘膜45以覆盖存储器孔AH的侧面及底面以及形成于凹槽部RP的阻挡绝缘膜44，从而封闭相当于曲率部CP的部分的方式形成。
其次，如图26所示，通过各向同性的蚀刻去除阻挡绝缘膜45的一部分(步骤S203)。具体地说，在本步骤中阻挡绝缘膜45例如以在曲率部CP中仅残留封闭的部分的方式进行加工。在这种情况下，在平坦部FP及存储器孔AH的侧面去除阻挡绝缘膜45，除曲率部CP之外的区域的阻挡绝缘膜44露出。该时点的在曲率部CP的阻挡绝缘膜44与阻挡绝缘膜45的厚度的合计对应于FT2。
如上所述，步骤S201～S203的处理连续形成阻挡绝缘膜44与阻挡绝缘膜45，通过阻挡绝缘膜45封闭曲率部CP。而且，阻挡绝缘膜44及45的组例如以成为与第1实施方式的阻挡绝缘膜44相同的形状的方式进行加工。由此，例如形成阻挡绝缘膜44在平坦部FP露出，阻挡绝缘膜44及45的组残留于曲率部的构造。也就是说，在曲率部CP的阻挡绝缘膜具有阻挡绝缘膜44及阻挡绝缘膜45的2层构造，且比在平坦部FP的阻挡绝缘膜44的单层构造形成得更厚。
接着，与第1实施方式相同，依次执行步骤S107～步骤S110的处理。由此，在第2实施方式中，分别形成存储器柱MP、及连接于存储器柱MP的字线WLa及WLb以及选择栅极线SGSa、SGSb、SGDa及SGDb。此外，以上说明的制造步骤仅为一例，也可在各制造步骤之间插入其它处理。
[2-3]第2实施方式的效果
在第2实施方式的半导体存储装置1中，阻挡绝缘膜例如具有如下构造，即，在平坦部FP以阻挡绝缘膜44的单层设置，在曲率部CP以阻挡绝缘膜44及材料与阻挡绝缘膜44不同的阻挡绝缘膜45的2层设置。此外，在曲率部CP的阻挡绝缘膜44及阻挡绝缘膜45的合计膜厚与第1实施方式相同，设置得比在平坦部FP的阻挡绝缘膜44的膜厚更大。
其结果，即便于第2实施方式的半导体存储装置1在曲率部CP产生电场集中的情况下，也能够通过厚膜化的阻挡绝缘膜抑制字线WL及半导体层41间的泄漏电流。因此，第1实施方式的半导体存储装置1能够抑制由通过阻挡绝缘膜的泄漏电流所造成的存储胞晶体管MC的饱和特性的劣化。
进而，第2实施方式的半导体存储装置1可将介电常数比阻挡绝缘膜44更低的材料等的耐电性应力的膜用于阻挡绝缘膜45。由此，第2实施方式的半导体存储装置1能够相比第1实施方式更有效地减少阻挡绝缘膜的泄漏电流，从而能够抑制存储胞晶体管MC的饱和特性的劣化。
[3]其它变化例等
在所述实施方式中，对阻挡绝缘膜44与导电体层24、26或28接触的情况进行了例示，但也可在阻挡绝缘膜44与导电体层24、26或28之间进而设置不同的阻挡绝缘膜。图27为第1实施方式的变化例的半导体存储装置1中的存储胞阵列10的截面构造的一例，表示包含字线WL的截面。如图27所示，在变化例中的存储胞阵列10中，分别在阻挡绝缘膜44a及导电体层26a间、以及阻挡绝缘膜44b及导电体层26b间设置阻挡绝缘膜60。
此外，阻挡绝缘膜60可在相邻的存储器柱MP间连续设置。也就是说，阻挡绝缘膜60也可设置在存储器沟槽MT内的绝缘体31与各导电体层26a及26b之间。换句话说，阻挡绝缘膜60可设置在相邻的存储器柱MP间设置的绝缘体31(存储器沟槽MT)的侧面。导电体层24及28与阻挡绝缘膜60的关系和导电体层26与阻挡绝缘膜60的关系相同。阻挡绝缘膜60例如包含氧化铝(AlO)。
形成阻挡绝缘膜60的步骤例如插入至图9的步骤S104与步骤S105之间。在阻挡绝缘膜60设置于相邻的存储器柱MP间的情况下，阻挡绝缘膜60的一部分通过埋入有绝缘体的孔STH分断。简单地说，在步骤S110的积层配线的置换处理时，首先以牺牲部件50～52的侧面露出的方式形成孔STH。此时，去除设置在存储器沟槽MT的侧面部分的阻挡绝缘膜60的一部分。然后，经由孔STH执行蚀刻，去除与孔STH相接的牺牲部件50～52。接着，在去除了牺牲部件50～52的空间内埋入导电体，并去除形成在孔SHT的侧面的导电体。由此，形成字线WL等积层配线。此外，第1实施方式的变化例中的构造也可适用于第2实施方式。也就是说，第2实施方式的半导体存储装置1也可具有阻挡绝缘膜60。
在所述实施方式中，用作电荷储存层的导电体可具有使用半导体、金属、及绝缘体中的2种以上的积层构造。与同一存储器群MG对应的隧道绝缘膜及阻挡绝缘膜的各者可由NAND串NSa及NSb内的晶体管共有，也可分离。
在所述实施方式中，对存储器柱MP内的半导体层41经由存储器柱MP的底面与导电体层22(源极线SL)电连接的情况进行了例示，但并不限定于此。例如，半导体存储装置1中存储器柱MP内的半导体层41与源极线SL也可经由存储器柱MP的侧面连接。
在所述实施方式中，存储器柱MP也可为多个柱在Z方向上连结2根以上的构造。此外，存储器柱MP也可为与选择栅极线SGD对应的柱与和字线WL对应的柱连结的构造。存储器柱MP的配置并不限定于4列的错位状，可设为任意配置。与各存储器柱MP重叠的位线BL的条数可设为任意条数。
在所述实施方式中，以半导体存储装置1具有在存储胞阵列10下设置有感测放大器模块16等电路的构造的情况为例进行了说明，但并不限定于此。例如，半导体存储装置1也可为将设置有感测放大器模块16等的芯片、及设置有存储胞阵列10的芯片贴合的构造。
在所述实施方式中用于说明的图式中，例示了存储器柱MP的外径不会根据层位置而发生变化的情况，但并不限定于此。例如，存储器柱MP可具有锥形形状或倒锥形形状，也可具有中间部分隆起的形状。同样，存储器沟槽MT可具有锥形形状或倒锥形形状，也可具有中间部分隆起的形状。
在本说明书中“各向同性”对应于通过各向同性的蚀刻形成的构造。也就是说，具有各向同性地设置的部分的凹槽部RPa及RPb的各自的形状只要至少基于通过各向同性的蚀刻形成的形状即可。因此，在凹槽部RPa及RPb的平坦部FP中，阻挡绝缘膜44可未必设置得平坦，也可具有曲率。在这种情况下，关于阻挡绝缘膜44的形状，只要至少曲率部CP的曲率大于平坦部FP的曲率即可。
在本说明书中，“连接”表示电连接，例如不排除中间介隔其它元件。关于“电连接”，只要能够与电连接者相同地动作，那么也可介隔绝缘体。“柱状”表示设置在半导体存储装置1的制造步骤中形成的孔内的构造体。
虽然对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式可通过其它各种方式实施，且可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求中记载的发明及其均等的范围内。
【符号说明】
1 半导体存储装置
2 存储器控制器
10 存储胞阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 驱动模块
15 行解码器模块
16 感测放大器模块
20 半导体基板
21、23、25、27、29 绝缘体层
22、24、26、28、30 导电体层
31 绝缘体
40 核心部件
41 半导体层
42 隧道绝缘膜
43 导电膜
44、45、60 阻挡绝缘膜
50、51、52 牺牲部件
BLK 区块
SU 串单元
MC 存储胞晶体管
ST1、ST2 选择晶体管
BL 位线
WL 字线
SL 源极线
SGD、SGS 选择栅极线
MT 存储器沟槽
CV 接点
MP 存储器柱
AH 存储器孔
FP 平坦部
CP 曲率部
RP 凹槽部

Claims (16)

1.一种半导体存储装置，其具备：
第1导电体层，在第1层内，在第1方向上延伸设置；
第1绝缘区域，在所述第1层内在所述第1方向上延伸设置，且在与所述第1方向交叉的第2方向上与所述第1导电体层相邻；及
第1柱，在与所述第1方向及所述第2方向的各者交叉的第3方向上延伸设置，对所述第1绝缘区域进行分割，且相接于所述第1导电体层而设置；
所述第1柱包含对所述第1绝缘区域进行分割的第1部分、及具有在所述第1层内自所述第1部分向所述第1导电体层侧各向同性地扩展的部分的第2部分，
所述第1部分具有沿着所述第3方向延伸设置的第1半导体层、及设置在所述第1半导体层的侧面的第1绝缘膜，
所述第1柱包含有在所述第1方向上与所述第1部分对向的第1区域、及除所述第1区域以外的第2区域，
所述第2部分具有与所述第1绝缘膜相接的第1导电膜、及设置在所述第1导电膜与所述第1导电体层之间的第2绝缘膜，所述第2区域内的所述第2绝缘膜的第4方向上的膜厚，大于所述第1区域内的所述第2绝缘膜的所述第2方向上的膜厚，所述第4方向与所述第1方向、所述第2方向交叉、且与第3方向垂直。
2.根据权利要求1所述的半导体存储装置，其进而具备与所述第1导电体层一起夹隔所述第1绝缘区域及所述第1柱的第2导电体层，
所述第1柱进而包含具有在所述第1层内自所述第1部分向所述第2导电体层侧各向同性地扩展的部分的第3部分，
所述第1柱包含有在所述第1方向上与所述第1部分对向的第3区域、及除所述第3区域以外的第4区域，
所述第3部分具有与所述第1绝缘膜相接的第2导电膜、及设置在所述第2导电膜与所述第2导电体层之间的第3绝缘膜，所述第4区域内的所述第3绝缘膜的所述第4方向上的膜厚，大于所述第3区域内的所述第3绝缘膜的所述第2方向上的膜厚。
3.根据权利要求1所述的半导体存储装置，其进而具备第2导电体层，该第2导电体层在与所述第1层在所述第3方向上分开的第2层内在所述第1方向上延伸，且设置在所述第1导电体层上方，
所述第1柱进而包含相接于所述第2导电体层而设置，且具有在所述第2层内自所述第1部分向所述第2导电体层侧各向同性地扩展的部分的第3部分，
所述第3部分具有与所述第1绝缘膜相接的第2导电膜、及设置在所述第2导电膜与所述第2导电体层之间的第3绝缘膜，所述第2区域内的所述第3绝缘膜的所述第4方向上的膜厚，大于所述第1区域内的所述第3绝缘膜的所述第2方向上的膜厚，
所述第1柱内的所述第1导电膜与所述第2导电膜之间相互分开。
4.根据权利要求2所述的半导体存储装置，其进而具备：
第3导电体层，在与所述第1层于所述第3方向上分开的第2层内在所述第1方向上延伸，且设置在所述第1导电体层上方；及
第4导电体层，在所述第2层内于所述第1方向上延伸，设置在所述第2导电体层上方，且于所述第2方向上与所述第3导电体层相邻；且
所述第1柱进而包含：第4部分，设置在所述第3导电体层与所述第4导电体层之间，具有在所述第2层内自所述第1部分向所述第3导电体层侧各向同性地扩展的部分；及第5部分，具有在所述第2层内自所述第1部分向所述第4导电体层侧各向同性地扩展的部分；
所述第4部分具有与所述第1绝缘膜相接的第3导电膜、及设置在所述第3导电膜与所述第3导电体层之间的第4绝缘膜，所述第2区域内的所述第4绝缘膜的所述第4方向上的膜厚，大于所述第1区域内的所述第4绝缘膜的所述第2方向上的膜厚，
所述第5部分具有与所述第1绝缘膜相接的第4导电膜、及设置在所述第4导电膜与所述第4导电体层之间的第5绝缘膜，所述第4区域内的所述第5绝缘膜的所述第4方向上的膜厚，大于所述第3区域内的所述第5绝缘膜的所述第2方向上的膜厚，
所述第1柱内的所述第1导电膜、所述第2导电膜、所述第3导电膜及所述第4导电膜之间相互分开。
5.根据权利要求1所述的半导体存储装置，其进而具备第2柱，该第2柱在所述第3方向上延伸且与所述第1柱相邻设置，对所述第1绝缘区域进行分割，且相接于所述第1导电体层而设置，
所述第2柱包含对所述第1绝缘区域进行分割的第3部分、及具有在所述第1层内自所述第3部分向所述第1导电体层侧各向同性地扩展的部分的第4部分，
所述第3部分具有沿着所述第3方向延伸设置的第2半导体层、及设置在所述第2半导体层的侧面的第3绝缘膜，
所述第2柱包含有在所述第1方向上与所述第3部分对向的第3区域、及除所述第3区域以外的第4区域，
所述第4部分具有与所述第3绝缘膜相接的第2导电膜、及设置在所述第2导电膜与所述第1导电体层之间的第4绝缘膜，所述第4区域内的所述第4绝缘膜的所述第4方向上的膜厚，大于所述第3区域内的所述第4绝缘膜的所述第2方向上的膜厚，
所述第1柱内的所述第2绝缘膜与所述第2柱内的所述第4绝缘膜之间相互分开。
6.根据权利要求2所述的半导体存储装置，其进而具备第2柱，该第2柱在所述第3方向上延伸且与所述第1柱相邻设置，对所述第1绝缘区域进行分割，且设置在所述第1导电体层与所述第2导电体层之间，
所述第2柱包含：第4部分，对所述第1绝缘区域进行分割；第5部分，具有在所述第1层内自所述第4部分向所述第1导电体层侧各向同性地扩展的部分；及
第6部分，具有在所述第1层内自所述第4部分向所述第2导电体层侧各向同性地扩展的部分；
所述第4部分具有沿着所述第3方向延伸设置的第2半导体层、及设置在所述第2半导体层的侧面的第4绝缘膜，
所述第2柱包含有在所述第1方向上与所述第4部分对向的第5区域、及除所述第5区域以外的第6区域，
所述第5部分具有与所述第4绝缘膜相接的第3导电膜、及设置在所述第3导电膜与所述第1导电体层之间的第5绝缘膜，所述第6区域内的所述第5绝缘膜的所述第4方向上的膜厚，大于所述第5区域内的所述第5绝缘膜的所述第2方向上的膜厚，
所述第6部分具有与所述第4绝缘膜相接的第4导电膜、及设置在所述第4导电膜与所述第2导电体层之间的第6绝缘膜，所述第6区域内的所述第6绝缘膜的所述第4方向上的膜厚，大于所述第5区域内的所述第6绝缘膜的所述第2方向上的膜厚，
所述第1柱内的所述第2及第3绝缘膜与所述第2柱内的所述第5及第6绝缘膜之间相互分开。
7.根据权利要求1所述的半导体存储装置，其中
所述第2绝缘膜包含：第3绝缘膜，在所述第1区域及所述第2区域内与所述第1导电体层相接；及第4绝缘膜，在所述第2区域内设置于所述第3绝缘膜与所述第1导电膜之间。
8.根据权利要求7所述的半导体存储装置，其中所述第3绝缘膜为与所述第4绝缘膜不同的材料。
9.根据权利要求8所述的半导体存储装置，其中
所述第3绝缘膜为氧化硅膜，
所述第4绝缘膜包含氮化硅。
10.根据权利要求2所述的半导体存储装置，其进而具备：
第2绝缘区域，在所述第1层内于所述第1方向上延伸设置，在所述第2方向上在与所述第1绝缘区域为相反侧与所述第1导电体层相邻；及
第2柱，在所述第3方向上延伸设置，对所述第2绝缘区域进行分割；且
所述第2柱包含对所述第2绝缘区域进行分割的第3部分、及具有在所述第1层内自所述第3部分向所述第1导电体层侧各向同性地扩展的部分的第4部分，
所述第3部分具有沿着所述第3方向延伸设置的第2半导体层、及设置在所述第2半导体层的侧面的第3绝缘膜，
所述第2柱包含有在所述第1方向上与所述第3部分对向的第3区域、及除所述第3区域以外的第4区域，
所述第4部分具有与所述第3绝缘膜相接的第2导电膜、及设置在所述第2导电膜与所述第1导电体层之间的第4绝缘膜，所述第4区域内的所述第4绝缘膜的所述第4方向上的膜厚，大于所述第3区域内的所述第4绝缘膜的所述第2方向上的膜厚。
11.根据权利要求10所述的半导体存储装置，其中所述第1柱与所述第2柱在所述第1方向上错开配置。
12.根据权利要求11所述的半导体存储装置，其进而具备：
多个第3柱，以与所述第1柱在所述第1方向上相邻的方式配置；及
多个第4柱，以与所述第2柱在所述第1方向上相邻的方式配置；
所述多个第3柱与所述多个第4柱分别在所述第1方向上错开配置。
13.根据权利要求1所述的半导体存储装置，其进而具备设置在所述第1导电体层与所述第2绝缘膜之间的第3绝缘膜。
14.根据权利要求5所述的半导体存储装置，其进而具备：
第5绝缘膜，设置在所述第1导电体层与所述第2绝缘膜之间；及
第6绝缘膜，设置在所述第1导电体层与所述第4绝缘膜之间；且
所述第5绝缘膜与所述第6绝缘膜相接。
15.根据权利要求14所述的半导体存储装置，其中所述第5绝缘膜及所述第6绝缘膜分别包含氮化铝。
16.根据权利要求1所述的半导体存储装置，其进而具备：
位线；及
源极线；且
所述第1柱内的与所述第1导电体层之间的部分作为第1存储胞晶体管发挥作用，
所述第1存储胞晶体管并联连接于所述位线与所述源极线之间。
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