CN113345901A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置包含第1区域(CA)及第2区域(HA)、多个导电体层(WL)、第1及第2部件(SLT)、多个柱(MP)、以及第3及第4部件(SLTH)。第2区域包括包含第1至第3子区域的第1接点区域(HP)。多个导电体层包含从下层向上层依次排列的第1至第4导电体层。第1导电体层在第1子区域内包含不与上方的导电体层重叠的阶台部分。第2导电体层在第3子区域内包含不与上方的导电体层重叠的阶台部分。第3导电体层在第1子区域内包含不与上方的导电体层重叠的阶台部分。第4导电体层在第3子区域内包含不与上方的导电体层重叠的阶台部分。多个导电体层设置在第1子区域中的部分与多个导电体层设置在第3子区域中的部分介隔第2子区域而分开。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请2020-34818号(申请日：2020年3月2日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
实施方式主要涉及一种半导体存储装置。
背景技术
已知有能够非易失性地存储数据的NAND(Not AND，与非)型闪速存储器。
发明内容
实施方式提供一种能够抑制制造成本的半导体存储装置。
实施方式的半导体存储装置包含第1区域及第2区域、多个导电体层、第1部件、第2部件、第3部件、及第4部件、以及多个柱。第1区域及第2区域排列在第1方向上。多个导电体层在与第1方向交叉的第2方向上介隔第1绝缘体层排列。从第1区域到第2区域，第1部件及第2部件在第1方向上延伸，且将多个导电体层分断，排列配置在与第1方向及第2方向分别交叉的第3方向上。多个柱贯通第1区域中的多个导电体层而设置。第3部件及第4部件在第1部件与第2部件之间的第2区域内，于第1方向上延伸，且贯通多个导电体层，排列在第3方向上。第1区域中的多个柱与多个导电体层的交叉部分作为存储单元发挥功能。第2区域包含第1接点区域，该第1接点区域包含隔于第3部件与第4部件之间、且排列在第1方向上的第1子区域、第2子区域及第3子区域。多个导电体层包含从下层向上层依次排列的第1导电体层、第2导电体层、第3导电体层、及第4导电体层。第1导电体层在第1子区域内包含第1阶台部分，该第1阶台部分不与多个导电体层中的第1导电体层的上方的导电体层重叠。第2导电体层在第3子区域内包含第2阶台部分，该第2阶台部分不与多个导电体层中的第2导电体层的上方的导电体层重叠。第3导电体层在第1子区域内包含第3阶台部分，该第3阶台部分不与多个导电体层中的第3导电体层的上方的导电体层重叠。第4导电体层在第3子区域内包含第4阶台部分，该第4阶台部分不与多个导电体层中的第4导电体层的上方的导电体层重叠。至少1个接点是以从第1至第4阶台部分的各阶台部分在第2方向延伸的方式设置。多个导电体层设置在第1子区域中的部分与多个导电体层设置在第3子区域中的部分介隔第2子区域而分开。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。
图3是表示第1实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。
图4是表示第1实施方式的半导体存储装置所具备的存储单元阵列的单元区域中的平面布局的一例的俯视图。
图5是表示沿图4的V-V线的存储单元阵列的单元区域中的截面构造的一例的剖视图。
图6是表示沿图5的VI-VI线的存储器柱的截面构造的一例的剖视图。
图7是表示第1实施方式的半导体存储装置所具备的存储单元阵列的引出区域中的平面布局的一例的俯视图。
图8是表示沿图7的VIII-VIII线的存储单元阵列的引出区域中的截面构造的一例的剖视图。
图9是表示沿图7的IX-IX线的存储单元阵列的引出区域中的截面构造的一例的剖视图。
图10是表示第1实施方式的半导体存储装置的制造工序的一例的流程图。
图11是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图12是沿图11的XII-XII线的存储单元阵列的剖视图。
图13是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图14是沿图13的XIV-XIV线的存储单元阵列的剖视图。
图15是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图16是沿图15的XVI-XVI线的存储单元阵列的剖视图。
图17是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图18是沿图17的XVIII-XVIII线的存储单元阵列的剖视图。
图19是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图20是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图21是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图22是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图23是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图24是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图25是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图26是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图27是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图28是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图29是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图30是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图31是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图32是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图33是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图34的(1)～(3)是表示第1实施方式的比较例的半导体存储装置的制造中途的截面构造的一例的剖视图。
图35是表示第1实施方式的第1变化例的半导体存储装置所具备的存储单元阵列的引出区域中的平面布局的一例的俯视图。
图36是表示第1实施方式的第2变化例的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。
图37是表示第1实施方式的第3变化例的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。
图38是表示第2实施方式的半导体存储装置所具备的存储单元阵列的引出区域中的平面布局的一例的俯视图。
图39是表示沿图38的XXXIX-XXXIX线的存储单元阵列的引出区域中的截面构造的一例的剖视图。
图40是表示第2实施方式的半导体存储装置的制造工序的一例的流程图。
图41是表示第2实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图42是表示第2实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图43是表示第2实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图44是表示第2实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图45是表示第2实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图46是表示第2实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图47是表示第2实施方式的第1变化例的半导体存储装置所具备的存储单元阵列的引出区域中的平面布局的一例的俯视图。
图48是表示第2实施方式的第2变化例的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。
图49是表示第2实施方式的第3变化例的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。
图50是表示第1实施方式的半导体存储装置所具备的存储单元阵列的引出区域中的截面构造的一例的剖视图。
图51是表示第1实施方式的半导体存储装置所具备的存储单元阵列的引出区域中的截面构造的一例的剖视图。
图52是表示第1实施方式的半导体存储装置所具备的存储单元阵列的引出区域中的截面构造的一例的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式是例示用来将发明的技术思想具体化的装置及方法。附图是示意性或概念性的图，各附图的尺寸及比率等未必与现实相同。本发明的技术思想不受构成要素的形状、构造、配置等的特别限定。
此外，以下说明中，对具有大致相同功能及构成的构成要素标注同一符号。构成参照符号的字母后面的数字是用来区分用包含相同字母的参照符号加以参照、且具有同样构成的要素彼此。在无须相互区分用包含相同字母的参照符号表示的要素的情况下，这些要素分别用只包含字母的参照符号加以参照。
[1]第1实施方式
以下，对第1实施方式的半导体存储装置1进行说明。
[1-1]半导体存储装置1的构成
[1-1-1]半导体存储装置1的整体构成
图1表示第1实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失性地存储数据的NAND型闪速存储器，能够由外部的存储器控制器2控制。
如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、及感测放大器模块16。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失性地存储数据的多个存储单元的集合，例如用作数据的抹除单位。另外，在存储单元阵列10中设置着多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。存储单元阵列10的详细构成将于下文叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD包含例如使定序器13执行读出动作、写入动作、抹除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd、及列地址CAd。例如，区块地址BAd、页地址PAd、及列地址CAd分别用于选择区块BLK、字线及位线。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于指令寄存器11所保存的指令CMD来控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读出动作、写入动作、抹除动作等。
驱驱动器模块14产生用于读出动作、写入动作、抹除动作等的电压。并且，驱动器模块14例如基于地址寄存器12所保存的页地址PAd对与所选择的字线对应的信号线施加产生的电压。
行解码器模块15基于地址寄存器12所保存的区块地址BAd选择对应的存储单元阵列10内的1个区块BLK。并且，行解码器模块15例如将对与所选择的字线对应的信号线施加的电压传输到所选择的区块BLK内被选择的字线。
感测放大器模块16在写入动作中根据从存储器控制器2接收到的数据DAT对各位线施加期望的电压。另外，感测放大器模块16在读出动作中基于位线的电压判定存储单元中存储的数据，将判定结果作为数据DAT传输到存储器控制器2。
以上说明的半导体存储装置1及存储器控制器2可以通过它们的组合构成1个半导体存储装置。作为此种半导体存储装置，例如可列举如SDTM卡的存储器卡、及SSD(SolidState Drive，固态驱动器)等。
[1-1-2]存储单元阵列的电路构成
图2选取并表示存储单元阵列10所包含的多个区块BLK中的1个区块BLK，作为第1实施方式的半导体存储装置1所包含的存储单元阵列10的电路构成的一例。如图2所示，区块BLK例如包含4个串组件SU0～SU3。
各串组件SU包含与位线BL0～BLm(m是1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS包含例如存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷储存层，非易失性地保存数据。选择晶体管ST1及ST2分别用于在各种动作时选择串组件SU。
各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接在建立关联的位线BL，选择晶体管ST1的源极连接在串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接在串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接在源极线SL。
同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共同连接在字线WL0～WL7。串组件SU0～SU3内的各个选择晶体管ST1的栅极分别共同连接在选择栅极线SGD0～SGD3。同一区块BLK中包含的选择晶体管ST2的栅极共同连接在选择栅极线SGS。
位线BL0～BLm被分配各不相同的列地址。各位线BL在多个区块BLK间由被分配同一列地址的NAND串NS共有。字线WL0～WL7各自设置在每个区块BLK。源极线SL在多个区块BLK间共有。
在1个串组件SU内连接于共同的字线WL的多个存储单元晶体管MT的集合例如称为单元组件CU。例如，将包含各自存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU根据存储单元晶体管MT所存储的数据的比特数，可以拥有2页数据以上的存储容量。
此外，实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上说明的构成。例如，各区块BLK所包含的串组件SU的个数、各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可以分别为任意个数。
[1-1-3]存储单元阵列10的构造
以下，对第1实施方式的半导体存储装置1的构造的一例进行说明。此外，在以下参照的附图中，X方向与字线WL的延伸方向对应，Y方向与位线BL的延伸方向对应，Z方向与相对于用来半导体存储装置1的半导体基板20的表面铅直的方向对应。俯视图中，为了使图便于观察，适当附加阴影。俯视图中附加的阴影未必与附加阴影的构成要素的素材或特性相关。剖视图中，为了使图便于观察，适当省略层间绝缘膜等的图示。
(关于存储单元阵列的平面布局)
图3是第1实施方式的半导体存储装置1所具备的存储单元阵列10的平面布局的一例，选取表示与4个区块BLK0～BLK3对应的区域。如图3所示，存储单元阵列10的平面布局例如在X方向上分割为单元区域CA与引出区域HA。另外，存储单元阵列10包含狭缝SLT、SLTH、SLTV及SHE。
单元区域CA与引出区域HA相邻。在单元区域CA形成着多个NAND串NS。在引出区域HA形成着接点，该接点用于将连接在NAND串NS的字线WL以及选择栅极线SGS及SGD与行解码器模块15之间电连接。
狭缝SLT、SHE、SLTH、及SLTV各自具有在内部嵌埋绝缘部件的构造。狭缝SLT及SHE各自设置在相同配线层且将介隔该狭缝相邻的导电体层间分断。
多个狭缝SLT分别沿X方向延伸设置，排列在Y方向上。多个狭缝SLT各自在X方向上横穿单元区域CA及引出区域HA。狭缝SLT将字线WL0～WL7以及选择栅极线SGD及SGS分断。
多个狭缝SHE分别配置在相邻的狭缝SLT之间。狭缝SHE在X方向上从引出区域的端部区域延伸，横穿单元区域CA。狭缝SHE至少将选择栅极线SGD分断。
多个狭缝SLTH各自在引出区域HA于X方向延伸。以2个为1组的狭缝SLTH的组分别配置在相邻的狭缝SLT之间。各个狭缝SLTH与各个狭缝SLT及SHE分开。狭缝SLTH将字线WL0～WL7以及选择栅极线SGS分断。
多个狭缝SLTV各自在引出区域HA于Y方向延伸。以2个为1组的狭缝SLTV的组分别配置在相邻的狭缝SLT之间的相邻的狭缝SLTH之间。隔着狭缝SLTV的2个狭缝SLTH与该狭缝SLTV的Y方向上的两端接触。1组狭缝SLTV配置在狭缝SLTH的中央部分附近，在X方向上相互分开。
以下，将包含1组狭缝SLTH及配置在该1组狭缝SLTH之间的1组狭缝SLTV的部分称为梯部HP。在梯部HP，狭缝SLTH与狭缝SLTV的高度大致相等。
以上说明的存储单元阵列10的平面布局中，在单元区域CA由狭缝SLT及SHE分隔的区域各自对应于1个串组件SU。即，在本例中，各自在X方向延伸的串组件SU0～SU3排列在Y方向上。而且，在存储单元阵列10例如在Y方向上反复配置着图3所示的布局。
此外，配置在相邻的狭缝SLT之间的狭缝SHE的条数可以设计成任意条数。形成在相邻的狭缝SLT之间的串组件SU的个数根据配置在相邻的狭缝SLT之间的狭缝SHE的条数变化。
(关于单元区域CA中的存储单元阵列10的构造)
图4是第1实施方式的半导体存储装置1所具备的存储单元阵列10的单元区域CA中的详细平面布局的一例，选取表示与1个区块BLK(即串组件SU0～SU3)对应的区域。如图4所示，在单元区域CA，存储单元阵列10包含多个存储器柱MP、多个接点CV、及多条位线BL。
存储器柱MP分别例如作为1个NAND串NS发挥功能。多个存储器柱MP例如在相邻的狭缝SLT间的区域配置成19列错位状。例如，在相邻的狭缝SLT之间排列在X方向上的存储器柱MP的一部分与狭缝SHE重叠配置。即，多个存储器柱MP包含一部分被狭缝SHE分断、与相邻的选择栅极线SGD接触的存储器柱MP。
多条位线BL分别在Y方向延伸，排列在X方向上。各位线BL以在每个串组件SU与至少1个存储器柱MP重叠的方式配置。本例中，在各存储器柱MP，重叠配置2条位线BL。在与存储器柱MP重叠的多条位线BL中的1条位线BL与该存储器柱MP之间设置着接点CV。各存储器柱MP经由接点CV与对应的位线BL电连接。
此外，省略跟狭缝SHE重叠的存储器柱MP与位线BL之间的接点CV。换言之，省略跟不同的2条选择栅极线SGD相接的存储器柱MP与位线BL之间的接点CV。相邻的狭缝SLT间的存储器柱MP、狭缝SHE等的个数及配置并不限定于使用图4说明的构成，可以适当变更。与各存储器柱MP重叠的位线BL的条数可以设计成任意条数。
图5是沿图4的V-V线的剖视图，表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的单元区域CA的截面构造的一例。如图5所示，存储单元阵列10包含导电体层21～25。导电体层21～25设置在半导体基板20的上方。
具体来说，在半导体基板20的上方，介隔绝缘体层设置着导电体层21。
虽然省略图示，在半导体基板20与导电体层21之间的绝缘体层例如设置着与行解码器模块15、感测放大器模块16等对应的电路。导电体层21例如具有将形成为沿XY平面延伸的板状的多个导电体层积层的构造，用作源极线SL。导电体层21例如包含掺杂了磷的硅。
在导电体层21的上方，介隔绝缘体层设置着导电体层22。导电体层22例如形成为沿XY平面延伸的板状，用作选择栅极线SGS。导电体层22例如包含掺杂了磷的硅。
在导电体层22的上方，绝缘体层与导电体层23交替积层。导电体层23例如形成为沿XY平面延伸的板状。积层的多个导电体层23从半导体基板20侧起依次分别用作字线WL0～WL7。导电体层23例如包含钨。
在最上层的导电体层23的上方，绝缘体层与导电体层24交替积层。例如，最上层的导电体层23与最下层的导电体层24之间的绝缘体层比相邻的导电体层23间的绝缘体层、及相邻的导电体层24间的绝缘体层形成得更厚。导电体层24例如形成为沿XY平面延伸的板状。积层的多个导电体层24用作选择栅极线SGD。导电体层24例如包含钨。
在导电体层24的上方，介隔绝缘体层设置着导电体层25。导电体层25例如形成为沿Y方向延伸的线状，用作位线BL。
即，在未图示的区域中，多个导电体层25沿X方向排列。导电体层25例如包含铜。
存储器柱MP各自沿Z方向延伸设置，贯通导电体层22～24。另外，存储器柱MP分别例如包含核心部件30、半导体层31、积层膜32。
核心部件30沿Z方向延伸设置。例如，核心部件30的上端比最上层的导电体层24包含于更上层，核心部件30的下端包含于设置着导电体层21的层内。半导体层31例如覆盖核心部件30的周围。在存储器柱MP的下部，半导体层31的一部分与导电体层21接触。
积层膜32覆盖除了半导体层31与导电体层21接触的部分以外的半导体层31的侧面及底面。核心部件30例如包含氧化硅(SiO2)等绝缘体。半导体层31例如包含硅。
在存储器柱MP内的半导体层31的上表面，设置着柱状的接点CV。在图示的区域，表示了6条存储器柱MP中与2条存储器柱MP对应的接点CV。对于在该区域不与狭缝SHE重叠且未连接有接点CV的存储器柱MP，在未图示的区域连接连着接点CV。
1个导电体层25、即1条位线BL与接点CV的上表面接触。对于1个导电体层25，在由狭缝SLT及SHE、以及与狭缝SHE接触的存储器柱MP分隔的空间各自连接着1条接点CV。即，在导电体层25各自电连接着例如相邻的狭缝SLT及SHE间的1条存储器柱MP、及相邻的2个狭缝SHE间的1条存储器柱MP。
狭缝SLT例如形成为沿XZ平面延伸的板状，将导电体层22～24分断。狭缝SLT的上端包含于导电体层24与导电体层25之间的层。狭缝SLT的下端例如包含于设置着导电体层21。狭缝SLT例如包含氧化硅等绝缘体。也可以在狭缝SLT内形成线状的接点。在该情况下，线状的接点连接在源极线SL，将该接点与导电体层22～24之间绝缘。
狭缝SHE例如形成为沿XZ平面延伸的板状，将积层的导电体层24分断。狭缝SHE的上端包含于导电体层24与导电体层25之间的层。狭缝SHE的下端例如包含于最上层的导电体层23与导电体层24之间的层。狭缝SHE例如包含氧化硅等绝缘体。狭缝SHE的上端与存储器柱MP的上端可以对齐，也可以不对齐。
以上说明的存储器柱MP的构造中，存储器柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层23交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层24交叉的部分作为选择晶体管ST1发挥功能。
图6是沿图5的VI-VI线的剖视图，表示第1实施方式的半导体存储装置1中的存储器柱MP的截面构造的一例。更具体来说，图5表示与半导体基板20的表面平行且包含导电体层23的层中的存储器柱MP的截面构造。如图6所示，积层膜32例如包含隧道绝缘膜33、绝缘膜34、及区块绝缘膜35。
在包含导电体层23的层，核心部件30例如设置在存储器柱MP的中央部。半导体层31包围核心部件30的侧面。隧道绝缘膜33包围半导体层31的侧面。绝缘膜34包围隧道绝缘膜33的侧面。区块绝缘膜35包围绝缘膜34的侧面。导电体层23包围区块绝缘膜35的侧面。
半导体层31用作存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2的通道。隧道绝缘膜33及区块绝缘膜35分别例如包含氧化硅。绝缘膜34用作存储单元晶体管MT的电荷储存层，例如包含氮化硅(SiN)。由此，存储器柱MP各自作为1个NAND串NS发挥功能。
(关于引出区域中的存储单元阵列的构造)
图7是第1实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的详细平面布局的一例，选取表示与相邻的区块BLK0及BLK1对应的区域。另外，图7中，也表示引出区域HA附近的单元区域CA的一部分。
如图7所示，在引出区域HA，选择栅极线SGS、字线WL0～WL7、以及选择栅极线SGD各自具有不与上层的配线层(导电体层)重叠的部分(阶台部分)。在引出区域HA不与上层的配线层重叠的部分的形状类似台阶(step)、阶地(terrace)、边石(rimstone)等。另外，在引出区域HA，存储单元阵列10包含多个接点CC及多个支撑柱HR。
选择栅极线SGS、及字线WL0～WL7各自的不与上层的配线层重叠的部分设置在梯部HP。具体来说，在梯部HP，隔着1组狭缝SLTV，选择栅极线SGS以及字线WL1、WL3、WL5及WL7各自的阶台部分与字线WL0、WL2、WL4及WL6各自的阶台部分相向设置。并且，在选择栅极线SGS与字线WL1与之间、字线WL1与字线WL3之间、字线WL3与字线WL5之间、字线WL5与字线WL7之间分别设置着阶差。
同样地，在字线WL0与字线WL2之间、字线WL2与字线WL4之间、字线WL4与字线WL6之间分别设置着阶差。
梯部HP的构成也可以用以下方式描述。梯部HP相当于接点区域，接点区域是在与选择栅极线SGS及字线WL0～WL7对应的导电体层分别设置阶台部分而在该阶台部分上形成接点CC的区域。梯部HP包含在X方向依次排列的第1子区域、第2子区域、及第3子区域。在第1子区域设置着字线WL0、WL2、WL4、及WL6各自的阶台部分。在第2子区域设置着1组狭缝SLTV。在第3子区域设置着选择栅极线SGS、以及字线WL1、WL3、WL5、及WL7各自的阶台部分。在第1子区域设置着朝离开单元区域CA的方向变高的阶差。在第3子区域，设置着朝靠近单元区域CA的方向变高的阶差。
选择栅极线SGS及字线WL各自的阶台部分设置成X方向上的宽度大致相等。以下，将该X方向上的阶台部分的宽度称为“1个阶台”。设置在梯部HP的1组狭缝SLTV的X方向的间隔设计成比阶台部分的X方向的宽度大。
选择栅极线SGD各自的不与上层的配线层重叠的部分设置在引出区域HA内且单元区域CA与引出区域HA的边界附近。与选择栅极线SGD对应的导电体层各自的阶台部分以在X方向具有阶差的方式设置。
另外，本例中，设置在在同一区块BLK且同一层的选择栅极线SGS及字线WL经由引出区域HA的梯部HP周围的区域电连接。换言之，选择栅极线SGS及字线WL0～WL7各自在梯部HP具有被狭缝SLTH及SLTV分断的部分，但绕过梯部HP周围连续地设置。
多个接点CC在引出区域HA分别设置在字线WL0～WL7以及选择栅极线SGS及SGD各自的阶台部分上。字线WL0～WL7以及选择栅极线SGS及SGD各自经由对应的接点CC电连接在行解码器模块15。
多个支撑柱HR在引出区域HA适当配置在除形成狭缝SLT、SLTH及SLTV的区域及形成接点CC的区域以外的区域。支撑柱HR具有在沿Z方向延伸的孔内嵌埋绝缘部件的构造，贯通积层的配线层、例如字线WL以及选择栅极线SGS及SGD。
图8是沿图7的VIII-VIII线的剖视图，表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的截面构造的一例。另外，图8中，也表示引出区域HA附近的单元区域CA的一部分。如图8所示，在引出区域HA，与字线WL以及选择栅极线SGS及SGD对应的多个导电体层的一部分设置成台阶状。即，在图示的区域，包含与字线WL0～WL7以及选择栅极线SGS及SGD对应的多个阶台部分。另外，在引出区域HA，存储单元阵列10包含多个导电体层26。
选择栅极线SGS以及字线WL1、WL3、WL5及WL7各自的阶台部分的组与字线WL0、WL2、WL4及WL6各自的阶台部分的组隔着1组狭缝SLTV相向设置。而且，利用X方向上相邻的阶台部分，形成两层导电体层23的阶差。另外，与选择栅极线SGD对应的导电体层24各自的阶台部分在X方向排列设置。而且，利用X方向上相邻的阶台部分，形成一层导电体层24的阶差。
在与选择栅极线SGS对应的导电体层22、与字线WL0～WL7分别对应的8层导电体层23、及与选择栅极线SGD对应的3层导电体层24各自的阶台部分上，分别设置着1条接点CC。在各接点CC上，设置且电连接1个导电体层26。各导电体层26例如包含于与导电体层25相同的配线层。
支撑柱HR在Z方向延伸设置，例如贯通导电体层22～24。支撑柱HR的上端例如包含于导电体层24与导电体层25之间的层。支撑柱HR的下端例如包含于比导电体层22更下层。此外，支撑柱HR贯通至少1个导电体层23，支撑柱HR的下端到达导电体层22即可。支撑柱HR的上端与存储器柱MP的上端可以对齐，也可以不对齐。
图9是沿图7的IX-IX线的剖视图，表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的截面构造的一例。图9所示的剖面包含字线WL0的阶台部分。
如图9所示，在隔于1组狭缝SLTH之间的区域，设置着与选择栅极线SGS对应的导电体层22、及与字线WL0的阶台部分对应的导电体层23，在比字线WL0更上的层未设置导电体层23。在未设置该导电体层23的层分别形成着绝缘层。
另一方面，在Y方向上相邻的狭缝SLT与狭缝SLTH之间，设置着与字线WL0～WL7分别对应的多个导电体层23。即，设置着对应于字线WL0～WL7的多个导电体层23的区域与设置着导电体层23的阶台部分的区域以狭缝SLTH为边界分开。
而且，在梯部HP内距单元区域CA较远的位置设置着阶台部分的导电体层23经由狭缝SLTH的周边部分、即设置在狭缝SLT及SLTH间的导电体层23与单元区域CA内的导电体层23连续地设置。另外，在该区域中，多个支撑柱HR及狭缝SLTH各自的高度比狭缝SLT的高度低。
[1-2]制造方法
以下，适当参照图10，对到形成第1实施方式的半导体存储装置1为止的一系列制造工序的一例进行说明。图10是表示第1实施方式的半导体存储装置1的制造工序的一例的流程图。图11～图33分别表示第1实施方式的半导体存储装置1的制造工序中的包含引出区域HA的区域的截面构造的一例。
首先，如图11及图12所示，将积层配线部的牺牲部件50及51积层(步骤S10)，形成存储器柱MP及支撑柱HR(步骤S11)。具体来说，在半导体基板20上依次形成绝缘体层40、导电体层21、及绝缘体层41。在绝缘体层41上，交替积层牺牲部件50及绝缘体层42。在最上层的牺牲部件50上形成绝缘体层43。绝缘体层43的厚度比绝缘体层42厚。在绝缘体层43上交替积层牺牲部件51及绝缘体层44。在最上层的牺牲部件51上形成绝缘体层45。
导电体层21与源极线SL对应。导电体层21例如包含硅(Si)。绝缘体层40、41、42、43、44、及45分别例如包含氧化硅(SiO2)。牺牲部件50对应于选择栅极线SGS及字线WL。例如，积层牺牲部件50的层数对应于积层的选择栅极线SGS及字线WL的条数。牺牲部件51对应于选择栅极线SGD。例如，积层牺牲部件51的层数对应于积层的选择栅极线SGD的条数。牺牲部件50及51分别例如包含氮化硅(SiN)。
然后，通过光刻法等制作掩模，所述掩模的与存储器柱MP及支撑柱HR对应的区域形成开口。之后，通过使用所形成的掩模进行各向异性蚀刻形成空间，所述空间用来形成存储器柱MP及支撑柱HR。本工序中的各向异性蚀刻例如为RIE(Reactive Ion Etching，反应性离子蚀刻)。然后，在设置的空间形成存储器柱MP及支撑柱HR。存储器柱MP在单元区域CA例如配置成错位状。支撑柱HR配置在引出区域HA。另外，支撑柱HR在引出区域HA的梯部HP，以不与设置狭缝SLTH及SLTV的区域重叠的方式配置。
其次，如图13及图14所示，形成梯形狭缝HSLT(步骤S12)。梯形狭缝HSLT对应于设置狭缝SLTH及SLTV的区域中设置的开口部分。具体来说，首先通过光刻法等形成掩模，所述掩模的对应于梯形狭缝HSLT的区域形成开口。然后，通过使用所形成的掩模进行各向异性蚀刻，形成梯形狭缝HSLT。
本工序中形成的梯形狭缝HSLT贯通牺牲部件50及51、以及绝缘体层41、42、43、44及45，梯形狭缝HSLT的底部例如在导电体层21的表面停止。梯形狭缝HSLT的底部只要至少贯通最下层的牺牲部件50即可。本工序中的各向异性蚀刻例如为RIE。
其次，如图15及图16所示，在梯形狭缝HSLT内嵌埋牺牲部件52(步骤S13)。具体来说，首先，以填满梯形狭缝HSLT内的方式形成牺牲部件52。然后，例如通过CMP(ChemicalMechanical Polishing，化学机械抛光)去除形成在梯形狭缝HSLT外的牺牲部件52。牺牲部件52例如为非晶硅。再者，牺牲部件52例如可以是以碳为主成分的碳膜。
其次，如图17及图18所示，去除狭缝SLTH内的牺牲部件52(步骤S14)。具体来说，首先，如图17所示，例如通过光刻法等形成抗蚀剂REG1，所述抗蚀剂REG1的对应于狭缝SLTH的区域形成开口。然后，通过使用抗蚀剂REG1的各向异性蚀刻去除狭缝SLTH内的牺牲部件52。然后，例如通过CMP去除抗蚀剂REG1。结果，如图18所示，设置对应于狭缝SLTH的空间。
其次，如图19及图20所示，在狭缝SLTH内嵌埋绝缘体53(步骤S15)。具体来说，首先，以填满狭缝SLTH内的方式形成绝缘体53。然后，例如通过CMP去除形成在狭缝SLTH外的绝缘体53。绝缘体53例如为氧化硅。
其次，如图21所示，将狭缝SLTV内的牺牲部件52的一部分去除，直至牺牲部件52的上端到达绝缘体层43的层次(高度)(步骤S16)。具体来说，首先，通过光刻法等形成掩模，所述掩模的对应于狭缝SLTV的区域形成开口。然后，通过使用所形成的掩模进行各向异性蚀刻，去除狭缝SLTV内的牺牲部件52，直至牺牲部件52的上端包含于绝缘体层43的层次。
其次，如图22及图23所示，将其中一个狭缝SLTV内的牺牲部件52去除1对(1层的牺牲部件50与1层的绝缘体层42的组)的量(步骤S17)。具体来说，首先，如图22所示，例如通过光刻法等形成抗蚀剂REG2，所述抗蚀剂REG2的对应于其中一个狭缝SLTV的区域形成开口。然后，如图23所示，通过使用抗蚀剂REG2的各向异性蚀刻，将其中一个狭缝SLTV内的牺牲部件52在Z方向去除1对的量。然后，例如通过CMP去除抗蚀剂REG2。
其次，如图24所示，经由狭缝SLTV，将相邻的狭缝SLT间且相邻的狭缝SLTH间的牺牲部件50及51去除1个阶台的量(步骤S18)。具体来说，例如经由狭缝SLTV，通过湿式蚀刻选择性地去除牺牲部件50及51。通过管理湿式蚀刻的时间，当将牺牲部件50及51在X方向上去除1个阶台的量时，结束本工序的湿式蚀刻。去除牺牲部件50及51后的构造体由多个支撑柱HR维持其立体构造。
其次，确认去除牺牲部件50及51的处理是否已经进行了规定的次数(步骤S19)。在次数未满足规定的次数的情况下(步骤S19，否(NO))，执行步骤S20的处理。
步骤S20中，如图25所示，将1组狭缝SLTV内的牺牲部件52去除2对的量。具体来说，例如通过光刻法等形成抗蚀剂，所述抗蚀剂的对应于1组狭缝SLTV的区域形成开口。然后，通过使用抗蚀剂的各向异性蚀刻将狭缝SLTV内的牺牲部件52在Z方向上去除2对的量。然后，例如通过CMP去除抗蚀剂。
其次，再次执行步骤S18。具体来说，如图26所示，经由狭缝SLTV，将相邻的狭缝SLT间且相邻的狭缝SLTH间的牺牲部件50及51在X方向上去除1个阶台的量(步骤S18)。
其次，再次执行步骤S19，确认去除牺牲部件50及51的处理是否已经进行了规定的次数。当反复执行步骤S18与步骤S20，已经进行了规定的次数时(步骤S18，是(YES))，如图27所示，牺牲部件50及51的加工结束，执行步骤S21的处理。
步骤S21中，如图28所示，在狭缝SLTV形成绝缘体54。具体来说，在经由狭缝SLTV内及狭缝SLTV进行湿式蚀刻所得的空间内形成绝缘体54。
其次，如图29所示，形成牺牲部件51的台阶构造(步骤S22)。具体来说，首先，通过光刻法等，形成覆盖单元区域CA、及与单元区域CA邻接的引出区域HA的端部的掩模。然后，通过使用所形成的掩模进行各向异性蚀刻，在引出区域HA未被掩模覆盖的区域去除最上层的绝缘体层44及45、以及最上层的牺牲部件51。然后，在与单元区域CA邻接的引出区域HA的端部，反复进行掩模的细化与各向异性蚀刻直至到达形成着绝缘体层43的层，形成牺牲部件51的台阶构造。然后，在由各向异性蚀刻产生的阶差形成绝缘体层60，例如通过CMP进行平坦化。
其次，如图30及图31所示，执行积层配线部的替换处理(步骤S23)。具体来说，首先，通过光刻法等形成掩模，该掩模的对应于狭缝SLT的区域形成开口。然后，通过使用所形成的掩模进行各向异性蚀刻，形成狭缝SLT。然后，通过经由狭缝SLT进行湿式蚀刻，选择性地去除牺牲部件50及51。去除了牺牲部件50及51的构造体利用多个支撑柱HR及多个存储器柱MP等保持其立体构造。然后，例如通过CVD(Chemical Vapor Deposition，化学气相沉积)在去除了牺牲部件50及51的空间中嵌埋导电体。然后，通过回蚀处理，分别将形成在狭缝SLT内部的导电体、及比支撑柱HR的上端及存储器柱MP的上端形成在更上方的的导电体去除。然后，在狭缝SLT中嵌埋绝缘体。
由此，形成与选择栅极线SGS对应的导电体层22、与字线WL0～WL7分别对应的多个导电体层23、及与选择栅极线SGD对应的多个导电体层24。
其次，如图32所示，形成狭缝SHE(步骤S24)。具体来说，首先，通过光刻法等形成掩模，所述掩模的对应于狭缝SHE的区域形成开口。然后，通过使用所形成的掩模进行各向异性蚀刻，形成狭缝SHE。然后，在狭缝SHE中嵌埋绝缘体。
通过本工序形成的狭缝SHE贯通最下层导电体层24，狭缝SHE的底部例如在设置着绝缘体层43的层内停止。本工序中的各向异性蚀刻例如为RIE。
其次，如图33所示，形成多个接点CC(步骤S25)。具体来说，在设置在梯部HP的选择栅极线SGS以及字线WL0～WL7各自的阶台部分上、及选择栅极线SGD各自的台阶部分上构成接点CC。
通过以上说明的第1实施方式的半导体存储装置1的制造工序，分别形成存储器柱MP、支撑柱HR、源极线SL、选择栅极线SGS、字线WL、选择栅极线SGD、接点CC。此外，以上说明的制造工序仅为一例，可以在各制造工序间插入其它处理，也可以在不产生问题的范围内替换制造工序的顺序。
[1-3]第1实施方式的效果
根据以上说明的第1实施方式的半导体存储装置1，能够抑制半导体存储装置1的制造成本。以下，对第1实施方式的半导体存储装置1的详细效果进行说明。
三维积层存储单元的半导体存储装置中，例如通过积层用作字线WL的板状的配线，在设置于每一层的阶台部分上设置接点，来将字线与行解码器模块15之间连接。
作为在每一层设置阶台部分的方法，考虑反复进行细化与蚀刻而设置台阶状的构造的情况。图34是第1实施方式的比较例的半导体存储装置1的制造中途的截面构造的一例，简化表示形成积层配线的引出区域HA的一部分。图34的(1)～(3)对应于设置台阶状的构造的代表性工序。
首先，如图34的(1)所示，在半导体基板SUB上交替积层绝缘体与牺牲部件SM。其次，如图34的(2)所示，进行细化及蚀刻的反复处理。简单来说，反复进行掩模的缩小与各向异性蚀刻，设置台阶状的构造。最后，如图34的(3)所示，进行绝缘体的嵌埋及平坦化处理。
第1实施方式的比较例的半导体存储装置1中，在细化及蚀刻的反复处理中，去除阶台部分的上方的构造。然后，将绝缘体填回到阶台部分的上方产生的空间。这样一来，第1实施方式的比较例的半导体存储装置1中，通过各向异性蚀刻去除并填回绝缘体的部分较大。即，各向异性蚀刻及填回绝缘体的工序的成本可能会变大。
与此相对，第1实施方式的半导体存储装置1中，在梯部HP，在不去除各阶台部分的上方的绝缘体层的情况下设置相向的台阶构造。
另外，通过湿式蚀刻来进行为了设置台阶构造而去除牺牲部件50的工序。然后，将绝缘体层填回到去除了牺牲部件50的空间。
因此，第1实施方式的半导体存储装置1中，通过蚀刻去除的牺牲部件的量、及填回绝缘体的量与第1实施方式的比较例的半导体存储装置1相比都抑制得较少。结果，第1实施方式的半导体存储装置1能够抑制蚀刻及填回绝缘体的工序的制造成本。
另外，第1实施方式的比较例的半导体存储装置1中，可以在形成引出区域HA内的阶台部分后将绝缘体填回到引出区域HA内时，在单元区域CA内的构造体的上方也形成绝缘体。因此，例如通过CMP进行平坦化时，因为去除的绝缘体的量不同或基底构造的不同，可能会产生平坦化处理的偏差。结果，例如引出区域HA与单元区域CA之间可能产生阶差。
与此相对，第1实施方式的半导体存储装置1中，形成引出区域HA内的阶台部分后填回绝缘体54的量与第1实施方式的比较例相比较少。另外，引出区域HA内，与单元区域CA内同样地保留牺牲部件50与绝缘体层42的积层构造的区域变多。因此，第1实施方式的半导体存储装置1与第1实施方式的比较例的半导体存储装置1相比，通过CMP进行平坦化时，能够使去除的绝缘体的量及基底的构造的差异变小。
由此，第1实施方式的半导体存储装置1能够抑制CMP造成的平坦化的偏差，从而能够抑制单元区域CA与引出区域HA之间产生阶差。结果，第1实施方式的半导体存储装置1能够抑制产生阶差导致产生不良，从而能够改善良率。
另外，第1实施方式的半导体存储装置1的制造方法中，在参照图10说明的步骤S17的工序中，在1组狭缝SLTV中，对牺牲部件52的高度设置1对的差。并且，每次反复进行参照图10说明的步骤S18及S20时，隔着1组狭缝SLTV，同时相向形成互不相同的层的阶台部分。即，同时形成2层阶台部分。
因此，第1实施方式的半导体存储装置1的制造方法与反复进行1层的量的阶台部分的工序的情况相比，能够抑制工序数。即，第1实施方式的半导体存储装置1能够抑制制造成本。
[1-4]第1实施方式的变化例
第1实施方式的半导体存储装置1能够进行各种变化。以下，对第1实施方式的第1变化例、第2变化例、及第3变化例依次进行说明。
(第1实施方式的第1变化例)
图35係第1实施方式的第1变化例的半导体存储装置1所具备的存储单元阵列10的引出区域HA的详细平面布局的一例，表示与图7同样的区域。如图35所示，第1实施方式的第1变化例的半导体存储装置1相对于第1实施方式，梯部HP的配置不同。
具体来说，第1实施方式的第1变化例的半导体存储装置1中，梯部HP分别设置在区块BLK0及BLK1的组、区块BLK2及BLK3的组、…、区块BLK(n-1)及BLKn的组。并且，梯部HP例如跨区块BLK0及BLK1间的狭缝SLT配置。换言之，梯部HP跨1组区块BLK配置。并且，梯部HP内的1组狭缝SLTV被设置在组合的2个区块BLK的边界的狭缝SLT分断。
另外，设置在梯部HP的选择栅极线SGS及字线WL0～WL7各自的阶台部分被狭缝SLT分断。具体来说，梯部HP中设置在区块BLK0的阶台部分分别对应于区块BLK0的选择栅极线SGS及字线WL0～WL7。同样地，梯部HP中设置在区块BLK1的阶台部分分别对应于区块BLK1的选择栅极线SGS及字线WL0～WL7。在选择栅极线SGS及字线WL0～WL7各自的阶台部分上，与区块BLK0及BLK1分别对应地形成2个接点CC。其它的构成与第1实施方式相同。
如上所述，第1实施方式的第1变化例的半导体存储装置1中，利用1个梯部HP，形成与2个区块BLK对应的阶台部分。即，第1实施方式的第1变化例的半导体存储装置1与在每个区块BLK配置梯部HP的情况相比，能够抑制配置梯部HP所需的面积。由此，第1实施方式的第1变化例的半导体存储装置1能够抑制制造成本的增加。
另外，第1实施方式的第1变化例的半导体存储装置1中，狭缝SLT配置在梯部HP的1组狭缝SLTH之间。因此，第1实施方式的第1变化例中，在步骤S23的积层配线部的替换处理时，用于去除隔于1组狭缝SLTH之间的区域内的牺牲部件50及51的时间相比第1实施方式能够短缩。因此，第1实施方式的第1变化例的半导体存储装置1与第1实施方式相比能够抑制积层配线部的替换处理所需的成本。
(第1实施方式的第2变化例)
图36是第1实施方式的第2变化例的半导体存储装置1所具备的存储单元阵列10的平面布局的一例，表示与图3同样的区域。如图36所示，第1实施方式的第2变化例的半导体存储装置1相对于第1实施方式，梯部HP的配置不同。
具体来说，第1实施方式的第2变化例的半导体存储装置1在存储单元阵列10的平面布局中，在X方向上被分割成引出区域HA1、单元区域CA、引出区域HA2。单元区域CA在X方向上，隔于引出区域HA1及HA2之间。梯部HP在每个区块BLK交替配置在引出区域HA1或引出区域HA2的任一个。
具体来说，在图36所示的例中，梯部HP在引出区域HA1中设置在偶数的区块BLK，在引出区域HA2中设置在奇数的区块BLK。并且，选择栅极线SGS及字线WL各自的接点设置在梯部HP。例如，图36所示的例中，在偶数的区块BLK，在设置于引出区域HA1的梯部HP设置接点，在奇数的区块BLK，在设置于引出区域HA2的梯部HP设置接点。第1实施方式的第2变化例的半导体存储装置1中的其它的构成与第1实施方式相同。
如上所述，也可以在存储单元阵列10设置多个引出区域HA。另外，梯部HP在每个区块BLK至少各配置1个即可。在此种情况下，第1实施方式的第2变化例的半导体存储装置1也能够获得与第1实施方式同样的效果。
(第1实施方式的第3变化例)
图37是第1实施方式的第3变化例的半导体存储装置1所具备的存储单元阵列10的平面布局的一例，表示与图3同样的区域。如图37所示，第1实施方式的第3变化例的半导体存储装置1相对于第1实施方式，梯部HP的配置不同。
具体来说，第1实施方式的第3变化例的半导体存储装置1在存储单元阵列10的平面布局中，在X方向上被分割成单元区域CA1、引出区域HA、单元区域CA2。单元区域CA1及CA2在X方向上隔着引出区域HA配置。在引出区域HA，设置着单元区域CA1及CA2共用的梯部HP。
更具体来说，例如单元区域CA1中的字线WL0与单元区域CA2中的字线WL0在引出区域HA共同连接，经由设置在梯部HP的字线WL0的阶台部分的接点与行解码器模块15连接。第1实施方式的第3变化例的半导体存储装置1中的其它的构成与第1实施方式相同。
如上所述，引出区域HA也可以隔于多个单元区域CA之间，配置在存储单元阵列10的中间部分。在此种情况下，第1实施方式的第3变化例的半导体存储装置1也能够获得与第1实施方式同样的效果。
[2]第2实施方式
第2实施方式的半导体存储装置1在1个引出区域HA内，在每个区块BLK具备多个梯部HP。以下，针对第2实施方式的半导体存储装置1，就与第1实施方式不同的方面进行说明。
[2-1]构成
图38是第2实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA的详细平面布局的一例，选取表示与相邻的区块BLK0及BLK1对应的区域。
如图38所示，第2实施方式的半导体存储装置1在引出区域HA包含多个梯部HP1及HP2。梯部HP1及HP2在每个区块BLK排列在X方向上且分开设置。梯部HP1的狭缝SLTH与梯部HP2的狭缝SLTH分开设置。
梯部HP1例如包含选择栅极线SGS、字线WL2、WL3、WL6及WL7各自的阶台部分。在梯部HP1，选择栅极线SGS、以及字线WL3及WL7各自的阶台部分与字线WL2及WL6各自的阶台部分隔着狭缝SLTV1及SLTV2相向。具体来说，在梯部HP1，字线WL6的阶台部分、字线WL2的阶台部分、狭缝SLTV2、狭缝SLTV1、选择栅极线SGS的阶台部分、字线WL3的阶台部分、字线WL7的阶台部分在X方向上以该顺序配置。
梯部HP2例如包含字线WL0、WL1、WL4及WL5各自的阶台部分。在梯部HP2，字线WL1及WL5各自的阶台部分与字线WL0及WL4各自的阶台部分隔着狭缝SLTV3及SLTV4相向。具体来说，在梯部HP2，字线WL4的阶台部分、字线WL0的阶台部分、狭缝SLTV4、狭缝SLTV3、字线WL1的阶台部分、字线WL5的阶台部分在X方向以该顺序配置。
图39是沿图38的XXXIX-XXXIX线的剖视图，表示第2实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA的截面构造的一例。如图39所示，在引出区域HA，与字线WL以及选择栅极线SGS及SGD对应的多个导电体层的一部分设置成台阶状。即，在图示的区域中，包含与字线WL0～WL7及选择栅极线SGS对应的多个阶台部分。
在梯部HP1，选择栅极线SGS、以及字线WL3及字线WL7各自的阶台部分的组与字线WL2及WL6各自的阶台部分的组隔着狭缝SLTV1及SLTV2的组相向设置。并且，利用X方向上相邻的阶台部分形成导电体层23的4层阶差。
在梯部HP2，字线WL1及WL5各自的阶台部分的组与字线WL0及WL4各自的阶台部分的组隔着狭缝SLTV3及SLTV4的组相向设置。并且，利用X方向上相邻的阶台部分形成导电体层23的4层阶差。
梯部HP1及HP2的构成也可以用以下方式描述。梯部HP1包含在X方向上依次排列的第1子区域、第2子区域、及第3子区域。在梯部HP1的第1子区域，设置着字线WL2及WL6各自的阶台部分。在梯部HP1的第2子区域，设置着狭缝SLTV1及SLTV2。在梯部HP1的第3子区域，设置着选择栅极线SGS、以及字线WL3及WL7各自的阶台部分。梯部HP2包含在X方向依次排列的第1子区域、第2子区域、及第3子区域。在梯部HP2的第1子区域，设置着字线WL0及WL4各自的阶台部分。在梯部HP2的第2子区域，设置着狭缝SLTV3及SLTV4。在梯部HP2的第3子区域，设置着字线WL1及WL5各自的阶台部分。
在梯部HP1的第1子区域及梯部HP2的第1子区域，设置着向离开单元区域CA的方向变高的阶差。在梯部HP1的第3子区域及梯部HP2的第3子区域，设置着向靠近单元区域CA的方向变高的阶差。
第2实施方式的半导体存储装置1的其它的构成与第1实施方式相同。
[2-2]制造方法
以下，适当参照图40，对形成第2实施方式的半导体存储装置1为止的一系列制造工序的一例进行说明。图40是表示第2实施方式的半导体存储装置1的制造工序的一例的流程图。图41～图46分别表示第2实施方式的半导体存储装置1的制造工序中的包含引出区域HA的区域的截面构造的一例。
步骤S10～S15的工序与第1实施方式相同。图41为到步骤S15为止的工序结束后的状态，在设置在梯部HP1的狭缝SLTV1及SLTV2、以及设置在梯部HP2的狭缝SLTV3及SLTV4分别嵌埋了牺牲部件52。
其次，如图42所示，去除牺牲部件52直至绝缘体层43的层次(步骤S30)。具体来说，例如通过光刻法等形成抗蚀剂，所述抗蚀剂的与狭缝SLTV对应的区域形成开口。并且，通过使用抗蚀剂的各向异性蚀刻将狭缝SLTV内的牺牲部件52去除直至包含于绝缘体层43的层次。然后，例如通过CMP去除抗蚀剂。
其次，如图43所示，将嵌埋在狭缝SLTV1～SLTV4的各狭缝中的牺牲部件52加工成不同高度(步骤S31)。具体来说，例如通过光刻法等形成抗蚀剂，所述抗蚀剂的与狭缝SLTV2～SLTV4对应的区域形成开口。然后，通过使用抗蚀剂的各向异性蚀刻，将狭缝SLTV2～SLTV4内的牺牲部件52去除1对的量。然后，例如通过CMP去除抗蚀剂。接下来，例如通过光刻法等形成抗蚀剂，所述抗蚀剂的与狭缝SLTV3及SLTV4对应的区域形成开口。并且，通过使用抗蚀剂的各向异性蚀刻将狭缝SLTV3及SLTV4内的牺牲部件52去除1对的量。并且，例如通过CMP去除抗蚀剂。接下来，例如通过光刻法等形成抗蚀剂，所述抗蚀剂的与狭缝SLTV4对应的区域形成开口。并且，通过使用抗蚀剂的各向异性蚀刻，将狭缝SLTV4内的牺牲部件52去除1对的量。并且，例如通过CMP去除抗蚀剂。这样一来，将嵌埋在狭缝SLTV1～SLTV4的各狭缝中的牺牲部件52的高度加工成不同高度。
其次，如图44所示，经由狭缝SLTV1～SLTV4，将相邻的狭缝SLT间且相邻的狭缝SLTH间的牺牲部件50及51去除1个阶台的量(步骤S32)。具体来说，例如通过经由狭缝SLTV1～SLTV4进行的湿式蚀刻，将牺牲部件50及51选择性地去除。通过管理湿式蚀刻的时间，当将牺牲部件50及51在X方向上去除了1个阶台的量时，本工序的湿式蚀刻结束。
其次，确认去除牺牲部件50及51的处理是否已经进行了规定的次数(步骤S33)。在次数未满足规定的次数的情况下(步骤S33，否)，执行步骤S34的处理。
步骤S34中，如图45所示，将狭缝SLTV1～SLTV4内的牺牲部件52去除4对的量。具体来说，例如通过光刻法等形成抗蚀剂，所述抗蚀剂的与狭缝SLTV1～SLTV4对应的区域形成开口。然后，通过使用抗蚀剂的各向异性蚀刻，将狭缝SLTV1～SLTV4内的牺牲部件52在Z方向上去除4对的量。然后，例如通过CMP去除抗蚀剂。
其次，再次执行步骤S32。具体来说，如图46所示，经由狭缝SLTV，将牺牲部件50及51在X方向上去除1个阶台的量(步骤S32)。
其次，再次执行步骤S33，确认去除牺牲部件50及51的处理是否已经进行了规定的次数。当反复执行步骤S32与步骤S34，进行了规定的次数时(步骤S33，是)，牺牲部件50及51的加工结束，执行步骤S21的处理。
步骤S21以后的工序与第1实施方式相同。
[2-3]第2实施方式的效果
根据以上说明的第2实施方式的半导体存储装置1，能够与第1实施方式同样地抑制半导体存储装置1的制造成本。
第2实施方式的半导体存储装置1的制造方法中，在参照图40说明的步骤S31的工序中，在狭缝SLTV1至SLTV4，以使每1对牺牲部件52的高度不同的方式进行加工。并且，每次反复进行参照图40说明的步骤S32及S34时，隔着狭缝SLTV1及SLTV2同时形成互不相同的层的阶台部分，与此同时地，隔着狭缝SLTV3及SLTV4同时相向地形成互不相同的层的阶台部分。即，同时形成4层阶台部分。
因此，第2实施方式的半导体存储装置1的制造方法与反复进行形成1层阶台部分的工序的情况相比，能够抑制工序数。即，第2实施方式的半导体存储装置1能够与第1实施方式同样地抑制制造成本。
[2-4]第2实施方式的变化例
第2实施方式的半导体存储装置1能够进行各种变化。以下，对第2实施方式的第1变化例、第2变化例、及第3变化例依次进行说明。
(第2实施方式的第1变化例)
图47是第2实施方式的第1变化例的半导体存储装置1所具备的存储单元阵列10的引出区域HA的平面布局的一例，表示与图38同样的区域。如图47所示，第2实施方式的第1变化例的半导体存储装置1相对于第2实施方式，梯部HP1及HP2的配置不同。再者，第2实施方式的第1变化例是对第2实施方式进行了与第1实施方式的第1变化例同样的变化的例。
具体来说，第2实施方式的第1变化例的半导体存储装置1中，梯部HP分别设置在区块BLK0及BLK1的组、区块BLK2及BLK3的组、…、区块BLK(n-1)及BLKn的组。并且，梯部HP1及HP2例如跨区块BLK0及BLK1间的狭缝SLT配置。换言之，梯部HP1及HP2跨1组区块BLK配置。并且，梯部HP1及HP2所包含的狭缝SLTV1～SLTV4被设置在组合的2个区块BLK的边界的狭缝SLT分断。
另外，设置在梯部HP1及HP2的选择栅极线SGS以及字线WL0～WL7各自的阶台部分被狭缝SLT分断。具体来说，梯部HP1及HP2中设置在区块BLK0的阶台部分与区块BLK0的选择栅极线SGS以及字线WL0～WL7各自对应。同样地，梯部HP1及HP2中设置在区块BLK1的阶台部分与区块BLK1的选择栅极线SGS以及字线WL0～WL7各自对应。第2实施方式的第1变化例的半导体存储装置1中的其它的构成与第2实施方式相同。
如上所述，第2实施方式的第1变化例的半导体存储装置1中，利用梯部HP1及HP2形成了与2个区块BLK对应的阶台部分。
即，第2实施方式的第1变化例的半导体存储装置1与在每个区块BLK配置梯部HP1及HP2的情况相比，能够抑制配置梯部HP1及HP2所需的面积。由此，第2实施方式的第1变化例的半导体存储装置1能够抑制制造成本的增加。
另外，第2实施方式的第1变化例的半导体存储装置1中，狭缝SLT配置在梯部HP1及HP2各自的1组狭缝SLTH之间。因此，第2实施方式的第1变化例中，在步骤S23的积层配线部的替换处理时，用于去除隔于1组狭缝SLTH之间的区域内的牺牲部件50及51的时间相比第1实施方式能够短缩。因此，第2实施方式的第1变化例的半导体存储装置1相比第2实施方式能够抑制积层配线部的替换处理所需的成本。
(第2实施方式的第2变化例)
图48是第2实施方式的第2变化例的半导体存储装置1所具备的存储单元阵列10的平面布局的一例，选取表示与4个区块BLK0～BLK3对应的区域。如图48所示，第2实施方式的第2变化例的半导体存储装置1相对于第2实施方式，梯部HP1及HP2的配置不同。
具体来说，梯部HP1及HP2分别交替设置在区块BLK0及BLK1的组、区块BLK2及BLK3的组、…、区块BLK(n-1)及BLKn的组。即，梯部HP1例如跨区块BLK1及BLK2间的狭缝SLT配置，梯部HP2例如跨区块BLK2及BLK3间的狭缝SLT配置。第2实施方式的第2变化例的半导体存储装置1中的其它的构成与第2实施方式相同。
如上所述，第2实施方式的第2变化例的半导体存储装置1中，梯部HP1及HP2在Y方向上交替配置。即，第2实施方式的第2变化例的半导体存储装置1与将梯部HP1及HP2排列配置在X方向的情况相比，能够抑制X方向的面积。由此，第2实施方式的第2变化例的半导体存储装置1能够抑制制造成本。
(第2实施方式的第3变化例)
图49是第2实施方式的第3变化例的半导体存储装置1所具备的存储单元阵列10的平面布局的一例，选取表示与4个区块BLK0～BLK3对应的区域。如图49所示，第2实施方式的第3变化例的半导体存储装置1相对于第2实施方式，梯部HP1及HP2的配置不同。
具体来说，第2实施方式的第3变化例的半导体存储装置1在存储单元阵列10的平面布局中，在X方向上被分割成引出区域HA1、单元区域CA、引出区域HA2。单元区域CA在X方向上隔于引出区域HA1及HA2之间。梯部HP1及HP2在每个区块BLK，分别设置在引出区域HA1及HA2的一个与另一个。图49所示的例中，梯部HP1在每个区块BLK配置在引出区域HA1。梯部HP2在每个区块BLK配置在引出区域HA2。第2实施方式的第3变化例的半导体存储装置1中的其它的构成与第2实施方式相同。
如上所述，也可以在存储单元阵列10设置多个引出区域HA。在此种情况下，第2实施方式的第3变化例的半导体存储装置1也可以获得与第2实施方式同样的效果。
[3]其它变化例等
第1实施方式中，例示了接点CC在Z方向上以固定的面积延伸的情况，但接点CC并不限定于第1实施方式中例示的形状。图50表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA的截面构造的一例。图50所示的例中，接点CC的跟绝缘体层42及43相接的部分与跟绝缘体54相接的部分相比，X方向的宽度变大。即，绝缘体层42或43的高度上的接点CC的外径及截面面积与导电体层23的高度上的接点CC的外径及截面面积相比可以变得更大。
如参照图10所说明的那样，绝缘体层42及43是通过步骤S10的工序设置的，绝缘体54是通过步骤S21的工序设置的。绝缘体层42及43与绝缘体54是通过不同的工序设置的，因此存在膜质或材料不同的情况。
在膜质或材料不同的情况下，在通过步骤S25的工序形成接点CC时的蚀刻中，选择比不同，在绝缘体层42及43与绝缘体54可能产生阶差。即，接点CC可能成为具有阶差的形状。
即，可以推测，在接点CC呈具有阶差的形状的情况下，在外径及截面面积较大的部分与外径及截面面积较小的部分，接点CC与不同膜质或材料的绝缘体相接。并且，可以推测，形成阶台部分使用的是所述实施方式中说明的方法。
第1实施方式中，例示了无间隙地嵌埋绝缘体54的情况，但绝缘体54的形状并不限定于第1实施方式中例示的情况。图51表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA的截面构造的一例。图51所示的例中，绝缘体54包含缝。
如参照图10所说明的那样，绝缘体54是在步骤S21的工序中经由狭缝SLTV被填满，所以可能产生缝。与此相对，绝缘体层42及43是在步骤S10的工序中设置，不会产生缝。
即，可以推测，在产生缝的绝缘体与未产生缝的绝缘体交替设置在Z方向的情况下，产生缝的部分与未产生缝的部分是通过不同制法设置的绝缘体。
图52表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA的截面构造的一例。图52所示的例中，狭缝SLTH在与狭缝SLTV接触且与导电体层21接触的部位具有向Z方向突出的突部OE。
如参照图10所说明的那样，与狭缝SLTH及SLTV对应的梯形狭缝HSLT是通过各向异性蚀刻设置的。这时，对应于狭缝SLTH的部分与对应于狭缝SLTV的部分交叉的部位与其它部位相比，蚀刻更容易进展。因此，在狭缝SLTH与狭缝SLTV交叉的部分产生过蚀刻，可能产生突部OE。
即，根据突部OE的位置，可以推测狭缝SLTV与狭缝SLTH交叉的位置。另外，根据突部OE与突部OE的距离，可以推测狭缝SLTV与狭缝SLTV的距离。
第1及第2实施方式中，作为去除嵌埋在狭缝SLTV中的牺牲部件52的方法，以各向异性蚀刻为例进行了说明，但去除牺牲部件52的方法并不限定于各向异性蚀刻。只要能够选择性地去除牺牲部件52即可，也可以是各向同性蚀刻、例如湿式蚀刻。
第1及第2实施方式中，对狭缝SLTV配置在相邻的2个狭缝SLTH之间的情况进行了说明，但狭缝SLTV与狭缝SLTH也可以交叉。在设置在相邻的2个狭缝SLTH之间的区域的外侧的狭缝SLTV的部分，例如通过参照图10说明的步骤S14及S15的处理，与狭缝SLTH内同时形成绝缘体53。
第1及第2实施方式中，例示了支撑柱HR仅由绝缘体构成的情况，但支撑柱HR的构造也可以是其它的构造。例如，支撑柱HR可以具有与存储器柱MP同样的构成，也可以具有存储器柱MP中包含的构成的一部分。例如，在支撑柱HR与存储器柱MP具有同样的构成的情况下，支撑柱HR的上表面与存储器柱MP的上表面可以对齐设置。
第1及第2实施方式中，存储单元阵列10的构造可以是其它的构造。例如，存储器柱MP可以是多个柱在Z方向上连结2条以上的构造。另外，存储器柱MP可以是将对应于选择栅极线SGD的柱与对应于字线WL的柱连结的构造。狭缝SLT内可以包含多种绝缘体。
第1及第2实施方式中，以半导体存储装置1具有在存储单元阵列10下设置感测放大器模块16等电路的构造的情况为例进行了说明，但并不限定于此。例如，半导体存储装置1可以是在半导体基板20上形成字线WL等积层配线的构造，也可以是将设置着感测放大器模块16等的芯片与设置着存储单元阵列10的芯片贴合的构造。在具有此种贴合构造的情况下，可以省略相当于半导体基板20的构成。
在第1实施方式中用于说明的附图中，例示了存储器柱MP及支撑柱HR在Z方向上具有相同直径的情况，但并不限定于此。例如，存储器柱MP及支撑柱HR可以具有锥形状或倒锥形状，也可以具有中间部分鼓出的形状。同样地，狭缝SLT及狭缝SHE可以具有锥形状或倒锥形状，也可以具有中间部分鼓出的形状。另外，第1及第2实施方式中，例示了存储器柱MP、支撑柱HR、及接点CC各自的截面构造为圆形的情况，但这些截面构造也可以是椭圆形，可以设计成任意形状。另外，“外径”表示与半导体基板20平行的截面上的外径。
本说明书中，“连接”表示电连接，不排除例如其间介隔别的元件的情况。关于“电连接”，只要能够与电连接的对象同样地进行动作，那么也可以介隔绝缘体。“柱状”表示设置在半导体存储装置1的制造工序中形成的孔内的构造体。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及与其均等的范围内。

Claims (20)

1.一种半导体存储装置，其具备：
第1区域及第2区域，排列在第1方向上；
多个导电体层，介隔第1绝缘体层排列在与所述第1方向交叉的第2方向上；
第1部件及第2部件，从所述第1区域到所述第2区域，在所述第1方向上延伸，且将所述多个导电体层分断，排列配置在与所述第1方向及所述第2方向分别交叉的第3方向；
多个柱，贯通所述第1区域中的所述多个导电体层而设置；以及
第3部件及第4部件，在所述第1部件与所述第2部件之间的所述第2区域内，在所述第1方向延伸，且贯通所述多个导电体层，排列在所述第3方向上；
所述第1区域中的所述多个柱与所述多个导电体层的交叉部分作为存储单元发挥功能，
所述第2区域包含第1接点区域，所述第1接点区域包含隔于所述第3部件与所述第4部件之间、且排列在所述第1方向上的第1子区域、第2子区域及第3子区域，
所述多个导电体层包含从下层向上层依次排列的第1导电体层、第2导电体层、第3导电体层、及第4导电体层，
所述第1导电体层在所述第1子区域内包含第1阶台部分，所述第1阶台部分不与所述多个导电体层中的所述第1导电体层的上方的导电体层重叠，
所述第2导电体层在所述第3子区域内包含第2阶台部分，所述第2阶台部分不与所述多个导电体层中的所述第2导电体层的上方的导电体层重叠，
所述第3导电体层在所述第1子区域内包含第3阶台部分，所述第3阶台部分不与所述多个导电体层中的所述第3导电体层的上方的导电体层重叠，
所述第4导电体层在所述第3子区域内包含第4阶台部分，所述第4阶台部分不与所述多个导电体层中的所述第4导电体层的上方的导电体层重叠，
至少1个接点以从所述第1至第4阶台部分的各阶台部分在所述第2方向延伸的方式设置，
所述多个导电体层设置在所述第1子区域中的部分与所述多个导电体层设置在所述第3子区域中的部分介隔所述第2子区域而分开。
2.根据权利要求1所述的半导体存储装置，其还具备第5部件，
还所述第5部件在所述第1部件与所述第2部件之间，从所述第1区域到所述第2区域，在所述第1方向延伸，且将所述多个导电体层分断，与所述第1部件及所述第2部件排列在所述第3方向上，
所述第5部件在所述第1接点区域内配置在所述第3部件与所述第4部件之间。
3.根据权利要求2所述的半导体存储装置，其中在所述第1至第4阶台部分的各阶台部分，以隔着所述第5部件在所述第2方向延伸的方式设置着2个接点。
4.根据权利要求1所述的半导体存储装置，其中所述第1阶台部分与所述第2阶台部分在所述第1方向的长度大致相等。
5.根据权利要求1所述的半导体存储装置，其中所述第1阶台部分、所述第2阶台部分、所述第3阶台部分、及所述第4阶台部分各自在所述第1方向上的长度大致相等。
6.根据权利要求1所述的半导体存储装置，其中所述第3部件及所述第4部件在所述第2子区域内的下层侧具有突部。
7.根据权利要求1所述的半导体存储装置，其还具备第6部件及第7部件，所述第6部件及第7部件在所述第3部件与所述第4部件之间且所述第2子区域内于所述第3方向延伸，贯通所述多个导电体层，排列在所述第1方向上。
8.根据权利要求7所述的半导体存储装置，其中所述第6部件与所述第7部件在所述第1方向的间隔比所述第1阶台部分在所述第1方向的长度长。
9.根据权利要求7所述的半导体存储装置，其中所述第3部件及所述第4部件分别在与所述第6部件及所述第7部件交叉的部分的下层侧具有突部。
10.根据权利要求1所述的半导体存储装置，其中
所述第1至第3子区域沿所述第1方向从所述第1区域起由远及近地，按所述第1子区域、所述第2子区域、所述第3子区域的顺序配置，
所述第1阶台部分经由所述第1部件与所述第3部件之间的区域，与所述第1区域内的所述第1导电体层连续地设置，
所述第2阶台部分与所述第1区域内的所述第2导电体层在所述第1方向上连续地设置，
所述第3阶台部分经由所述第1部件与所述第3部件之间的区域，与所述第1区域内的所述第3导电体层连续地设置，
所述第4阶台部分与所述第1区域内的所述第4导电体层在所述第1方向上连续地设置。
11.根据权利要求1所述的半导体存储装置，其中
所述第1至第3子区域沿所述第1方向从所述第1区域起由远及近地，按所述第1子区域、所述第2子区域、所述第3子区域的顺序配置，
所述多个导电体层在所述第1子区域内形成着向离开所述第1区域的方向变高的阶差，在所述第3子区域内形成着向靠近所述第1区域的方向变高的阶差。
12.根据权利要求1所述的半导体存储装置，其中
所述第1阶台部分比所述第3阶台部分更靠近所述第2子区域，
所述第2阶台部分比所述第4阶台部分更靠近所述第2子区域。
13.根据权利要求1所述的半导体存储装置，其中
所述第1子区域不包含所述第2导电体层不与所述多个导电体层中的所述第2导电体层的上方的导电体层重叠的阶台部分、及所述第4导电体层不与所述多个导电体层中的所述第4导电体层的上方的导电体层重叠的阶台部分，
所述第3子区域不包含所述第1导电体层不与所述多个导电体层中的所述第1导电体层的上方的导电体层重叠的阶台部分、及所述第3导电体层不与所述多个导电体层中的所述第3导电体层的上方的导电体层重叠的阶台部分。
14.根据权利要求1所述的半导体存储装置，其中
将所述多个导电体层中介隔所述第1绝缘体层的1层在所述第2方向上相邻的2个导电体层设为第n导电体层及第n+1导电体层(n为正整数)时，
所述第n导电体层在所述第1子区域内包含第n阶台部分，所述第n阶台部分不与所述多个导电体层中的所述第n导电体层的上方的导电体层重叠，
所述第n+1导电体层包含第n+1阶台部分，所述第n+1阶台部分不与所述多个导电体层中的所述第n+1导电体层的上方的导电体层重叠，且所述第n+1阶台部分设置在所述第1子区域以外。
15.根据权利要求1所述的半导体存储装置，其还具备第8部件及第9部件，
所述第8部件及第9部件在所述第1部件与所述第2部件之间的所述第2区域内，在所述第1方向延伸且贯通所述多个导电体层，与所述第3部件及第4部件分开地排列在所述第3方向上，
所述第2区域还包含第2接点区域，所述第2接点区域包含隔于所述第8部件与所述第9部件之间、且排列在所述第1方向上的第4子区域、第5子区域及第6子区域，并且与所述第1接点区域分开，
所述多个导电体层包含从下层向上层依次排列的第5导电体层、第6导电体层、第7导电体层、及第8导电体层，
所述第5导电体层在所述第4子区域内包含第5阶台部分，所述第5阶台部分不与所述多个导电体层中的所述第5导电体层的上方的导电体层重叠，
所述第6导电体层在所述第6子区域内包含第6阶台部分，所述第6阶台部分不与所述多个导电体层中的所述第6导电体层的上方的导电体层重叠，
所述第7导电体层在所述第4子区域内包含第7阶台部分，所述第7阶台部分不与所述多个导电体层中的所述第7导电体层的上方的导电体层重叠，
所述第8导电体层在所述第6子区域内包含第8阶台部分，所述第8阶台部分不与所述多个导电体层中的所述第8导电体层的上方的导电体层重叠，
至少1个接点以从所述第5至第8阶台部分的各阶台部分在所述第2方向上延伸的方式设置，
所述多个导电体层设置在所述第4子区域中的部分与所述多个导电体层设置在所述第6子区域中的部分介隔所述第5子区域而分开。
16.根据权利要求15所述的半导体存储装置，其还具备第10部件，
所述第10部件在所述第1部件与所述第2部件之间，从所述第1区域到所述第2区域，在所述第1方向上延伸，且将所述多个导电体层分断，与所述第1部件及所述第2部件排列在所述第3方向上；
所述第10部件在所述第1接点区域内配置在所述第3部件与所述第4部件之间，在所述第2接点区域内配置在所述第8部件与所述第9部件之间。
17.根据权利要求16所述的半导体存储装置，其中在所述第1至第8阶台部分的各阶台部分，以隔着所述第10部件在所述第2方向上延伸的方式设置着2个接点。
18.根据权利要求1所述的半导体存储装置，其中在设置着所述多个导电体层的层次与分别设置在所述多个导电体层之间的所述第1绝缘体层的层次，从所述第1至第4阶台部分分别在所述第2方向延伸设置的各接点的截面面积不同。
19.根据权利要求1所述的半导体存储装置，其中在所述第1接点区域内，在所述第1绝缘体层之间设置着第2绝缘体层。
20.根据权利要求19所述的半导体存储装置，其中所述第2绝缘体层包含缝。
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