CN111725227A - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种选择栅极线与接点之间的连接良好的半导体存储装置。本发明的一实施方式的半导体存储装置具备：多个第1导电体层，在第1方向上积层；第1半导体层，在所述多个第1导电体层内沿所述第1方向延伸；第1电荷累积层，设置在所述多个第1导电体层与所述第1半导体层之间；多个第2导电体层，在所述多个第1导电体层的上方沿所述第1方向积层；以及第3导电体层，从所述多个第2导电体层之中最下层的上表面起，在所述多个第2导电体层之中除所述最下层以外的1个或多个层内沿所述第1方向延伸，且与所述多个第2导电体各自的上表面相接。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2019-53449号(申请日：2019年3月20日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
作为能够非易失地存储数据的半导体存储装置，已知有NAND(Not AND，与非)闪存。在像该NAND闪存那样的半导体存储装置中，为了实现高集成化、大容量化，而逐渐采用三维存储器构造。已知一种用来将与该三维存储器构造内的积层配线层连接的接点引出的构造。
发明内容
实施方式提供一种选择栅极线与接点之间的连接良好的半导体存储装置。
一实施方式的半导体存储装置具备：多个第1导电体层，在第1方向上积层；第1半导体层，在所述多个第1导电体层内沿所述第1方向延伸；第1电荷累积层，设置在所述多个第1导电体层与所述第1半导体层之间；多个第2导电体层，在所述多个第1导电体层的上方沿所述第1方向积层；以及第3导电体层，从所述多个第2导电体层之中最下层的上表面起，在所述多个第2导电体层之中除所述最下层以外的1个或多个层内沿所述第1方向延伸，且与所述多个第2导电体各自的上表面相接。
较理想的是，沿着所述多个第2导电体层中的沿所述第1方向相邻的2个之中上方的下表面的所述第3导电体层的第1截面与所述相邻的2个之中下方的下表面上的所述第3导电体层的第2截面相似。
较理想的是，所述第1截面的直径与所述第2截面的直径的差对应于所述相邻的2个第2导电体层的沿着与所述第1方向交叉的第2方向的长度的差。
较理想的是，从所述第1方向观察时，所述第1截面的外缘位于距所述第2截面的外缘大致等间隔之宽度。
较理想的是，所述半导体存储装置还具备第1绝缘体层，且包含第1部分及第2部分，所述第1部分将所述多个第2导电体层分断为沿着与所述第1方向及所述第2方向交叉的第3方向排列的第1区域及第2区域，所述第2部分沿所述第3方向延伸，将所述第1区域分断为沿着所述第2方向排列的第3区域及第4区域。
较理想的是，所述第3导电体层设置在所述多个第2导电体层的所述第3区域或所述第4区域。
另一实施方式的半导体存储装置具备：多个第1导电体层，在第1方向上积层；第1半导体层，在所述多个第1导电体层内沿所述第1方向延伸；第1电荷累积层，设置在所述多个第1导电体层与所述第1半导体层之间；多个第2导电体层，在所述多个第1导电体层之中最上层的上方沿所述第1方向积层；以及第1绝缘体层，包含第1部分及第2部分，所述第1部分沿与所述第1方向交叉的第2方向延伸，将所述多个第2导电体层分断为沿着与所述第1方向及所述第2方向交叉的第3方向排列的第1区域及第2区域，所述第2部分沿所述第3方向延伸，将所述第1区域分断为沿着所述第2方向排列的第3区域及第4区域。
较理想的是，所述半导体存储装置还具备第3导电体层，所述第3导电体层在所述多个第2导电体层的所述第3区域或所述第4区域中，沿所述第1方向延伸，且将所述多个第2导电体层各自相互电连接。
较理想的是，所述第3导电体层从所述多个第2导电体层之中最下层的上表面起，在所述多个第2导电体层之中除所述最下层以外的1个或多个层内沿所述第1方向延伸。
较理想的是，所述第3导电体层与所述多个第2导电体各自的上表面相接。
较理想的是，所述第3导电体层的上端位于比所述多个第2导电体层之中最上层的上表面更靠上方，所述半导体存储装置还具备第4导电体层，所述第4导电体层从所述第3导电体层的上端上沿所述第1方向延伸，且具有小于所述第3导电体层的直径。
较理想的是，所述第1绝缘体层的所述第1部分及所述第2部分当从所述第1方向观察时呈T字状设置。
较理想的是，所述第3导电体层在所述多个第2导电体层内沿所述第1方向延伸，所述第3导电体层的下端位于与所述第1绝缘体层的下端相同的层，所述第3导电体层的上端位于与所述第1绝缘体层的上端相同的层。
又一实施方式的半导体存储装置具备：多个第1导电体层，在第1方向上积层；第1半导体层，在所述多个第1导电体层内沿所述第1方向延伸；第1电荷累积层，设置在所述多个第1导电体层与所述第1半导体层之间；多个第2导电体层，在所述多个第1导电体层之中最上层的上方沿所述第1方向积层；第3导电体层，在所述多个第2导电体层内沿所述第1方向延伸，且与所述多个第2导电体层各自相接；以及第1绝缘体层，沿着包含所述第1方向及与所述第1方向交叉的第2方向的面，将所述多个第2导电体层分断为第1区域及第2区域；且所述第3导电体层的下端位于与所述第1绝缘体层的下端相同的层，所述第3导电体层的上端位于与所述第1绝缘体层的上端相同的层。
较理想的是，所述第1半导体层在所述多个第2导电体层内沿所述第1方向进一步延伸，所述第1电荷累积层进而设置在所述多个第2导电体层与所述第1半导体层之间。
较理想的是，所述半导体存储装置还具备：
第2半导体层，在所述多个第2导电体层内沿所述第1方向延伸；以及第2绝缘体层，设置在所述多个第2导电体层与所述第2半导体层之间。
较理想的是，所述第2绝缘体层包含第2电荷累积层。
根据实施方式，能够提供一种选择栅极线与接点之间的连接良好的半导体存储装置。
附图说明
图1是表示包含第1实施方式的半导体存储装置的存储器系统的整体构成的框图。
图2是表示第1实施方式的半导体存储装置的存储单元阵列的部分的电路构成图。
图3是从上方观察第1实施方式的半导体存储装置的存储单元阵列的俯视图。
图4是沿着图3的IV-IV线的存储单元阵列的单元区域的剖视图。
图5是沿着图4的V-V线的存储器柱下部的剖视图。
图6是沿着图4的VI-VI线的存储器柱上部的剖视图。
图7是沿着图3的VII-VII线的存储单元阵列的布线区域的剖视图。
图8是将图3的选择栅极线的区域VIII放大并从上方观察的俯视图。
图9～图24是用来说明第1实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
图25是从上方观察用来说明第1实施方式的半导体存储装置的效果的比较例的存储单元阵列的俯视图。
图26是沿着图25的XXVI-XXVI线的存储单元阵列的布线区域的剖视图。
图27是从上方观察第1实施方式的第1变化例的半导体存储装置的存储单元阵列的俯视图。
图28是沿着图27的XXVIII-XXVIII线的存储单元阵列的布线区域的剖视图。
图29是从上方观察第1实施方式的第2变化例的半导体存储装置的存储单元阵列的俯视图。
图30是沿着图29的XXX-XXX线的存储单元阵列的布线区域的剖视图。
图31是第2实施方式的半导体存储装置的存储单元阵列的布线区域的剖视图。
图32～图43是用来说明第2实施方式的半导体存储装置的制造步骤的存储单元阵列的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示了用来将发明的技术思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等不一定与实际相同。本发明的技术思想并非由构成要素的形状、构造、配置等指定。
此外，在以下的说明中，针对具有大致相同的功能及构成的构成要素，标注相同符号。构成参照符号的字符后的数字通过包含相同字符的参照符号参照，且用来区分具有同样构成的要素彼此。在无需相互区分包含相同字符的参照符号所表示的要素的情况下，这些要素分别通过仅包含字符的参照符号参照。
另外，在以下的说明中，某一层的“直径”意指与该层的积层面平行的截面中的该层外侧的直径的平均值。某一层的截面的“中心”意指该截面的重心。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。
1.1构成
首先，对第1实施方式的半导体存储装置的构成进行说明。
1.1.1半导体存储装置
图1是用来说明第1实施方式的半导体存储装置的构成的框图。半导体存储装置1是能够非易失地存储数据的NAND型闪存，由外部的存储器控制器2控制。半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口规格。
如图1所示，半导体存储装置1例如具备存储单元阵列10、命令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、以及感测放大器模块16。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失地存储数据的多个存储单元的集合，例如用作数据的删除单位。另外，在存储单元阵列10设置着多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成，在下文进行叙述。
命令寄存器11保存半导体存储装置1从存储器控制器2接收到的命令CMD。命令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含区块地址BA、页地址PA、及列地址CA。例如，区块地址BA、页地址PA、及列地址CA分别用于区块BLK、字线、及位线的选择。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于保存在命令寄存器11中的命令CMD而控制驱动器模块14、行解码器模块15、及感测放大器模块16等，并执行读出动作、写入动作、删除动作等。
驱动器模块14产生读出动作、写入动作、删除动作等中所使用的电压。并且，驱动器模块14基于例如保存在地址寄存器12中的页地址PA，对与所选字线对应的信号线施加所产生的电压。
行解码器模块15基于保存在地址寄存器12中的区块地址BA，选择对应的存储单元阵列10内的1个区块BLK。并且，行解码器模块15将例如施加至与所选字线对应的信号线的电压传送到所选区块BLK内的所选字线。
感测放大器模块16在写入动作中根据从存储器控制器2接收到的写入数据DAT而对各位线施加所期望的电压。另外，感测放大器模块16在读出动作中基于位线的电压判定存储在存储单元中的数据，并将判定结果作为读出数据DAT传送给存储器控制器2。
以上所说明的半导体存储装置1及存储器控制器2也可通过将它们组合而构成1个半导体装置。作为这种半导体装置，例如可列举像SDTM(Secure Digital，安全数字)卡那样的存储卡、或SSD(solid state drive，固态驱动器)等。
1.1.2存储单元阵列的电路构成
图2是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的电路图。图2表示存储单元阵列10所包含的多个区块BLK中的1个区块BLK。
如图2所示，区块BLK包含例如4个串组件SU0～SU3。各串组件SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷累积层，且非易失地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串组件SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线SL。
在同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串组件SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共通连接于选择栅极线SGS。
在以上所说明的存储单元阵列10的电路构成中，位线BL由各串组件SU中被分配了同一列地址的NAND串NS共有。源极线SL在例如多个区块BLK间共有。
1个串组件SU内连接于共通字线WL的多个存储单元晶体管MT的集合例如被称为单元组件CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU可根据存储单元晶体管MT所存储的数据的比特数而具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数分别可设计为任意的个数。各区块BLK所包含的串组件SU的个数可设计为任意的个数。
1.1.3存储单元阵列的构造
以下，对第1实施方式的半导体存储装置的存储单元阵列的构造的一例进行说明。
此外，在以下所参照的附图中，X轴与字线WL的延伸方向对应，Y轴与位线BL的延伸方向对应，Z轴与相对于形成半导体存储装置1的半导体衬底的表面的铅垂方向对应。在俯视图中，为了易于观察图，而适当附加了阴影。俯视图中所附加的阴影不一定与附加了阴影的构成要素的原材料或特性有关。在剖视图中，为了易于观察图而适当省略了绝缘体层(层间绝缘膜)、配线、接点等构成要素。
1.1.3.1平面布局
图3是用来说明第1实施方式的半导体存储装置的存储单元阵列的平面布局的俯视图。在图3中，作为一例，示出了包含与某一区块BLK内的串组件SU0～SU3对应的构造体的单元区域CA、及从各串组件SU的积层配线层将接点CC引出的布线区域HA的一部分。
如图3所示，存储单元阵列10例如包含狭缝SHE、多个狭缝SLT、存储器柱MP、接点CP及CC、位线BL、以及积层配线层。狭缝SHE包含多个狭缝SHE_X、及狭缝SHE_Y。多个积层配线层例如包含3层选择栅极线SGD(分别包含位于同一层的SGD0～SGD3及SGDX)、7层字线WL0～WL7、及1层选择栅极线SGS。多个存储器柱MP、接点CP、及位线BL设置在单元区域CA，多个接点CC设置在布线区域HA。
多个积层配线层从半导体衬底侧起按照选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD的顺序沿着Z轴积层。
多个狭缝SLT分别沿着存储单元阵列平面的指定方向(在图3中为X轴)延伸，沿着与该指定方向相交的方向(在图3中为与X轴正交的方向即Y轴)排列。多个狭缝SHE_X也分别沿着X轴延伸，在相邻的狭缝SLT间沿Y方向排列。狭缝SHE_Y沿着Y轴延伸，两端到达相邻的狭缝SLT。狭缝SLT的宽度例如大于狭缝SHE的宽度。狭缝SLT、以及SHE_X及SHE_Y包含绝缘体。狭缝SLT例如将图4中在下文叙述的与字线WL、选择栅极线SGD、及选择栅极线SGS等对应的积层配线层分断。即，狭缝SLT将串组件SU0～SU3与和这些串组件SU0～SU3相邻的其它串组件(未图示)绝缘分离。另外，狭缝SHE_X及SHE_Y将与选择栅极线SGD对应的积层配线层相互分断为与串组件SU0～SU3各自对应的选择栅极线SGD0～SGD3、及不与任一串组件SU对应的选择栅极线SGDX，并绝缘分离。
这样一来，由狭缝SLT以及SHE_X及SHE_Y隔开的区域构成各个串组件SU0～SU3。作为存储单元阵列10整体，与图3所示的布局同样的布局沿着Y轴反复配置而成。
在图3的单元区域CA中，多个存储器柱MP在相邻的狭缝SLT间的区域中配置成例如16列错位状。即，在各个串组件SU0～SU3中，多个存储器柱MP配置成4列错位状。多个存储器柱MP分别具有形成在存储器孔内的部分(下部柱LP)、及形成在SGD孔内的部分(上部柱UP)。上部柱UP设置在比下部柱LP更靠上层，例如，直径小于下部柱LP。
即，当从上方俯视存储单元阵列平面时，对应的上部柱UP与下部柱LP的组具有重叠的部分。该俯视下，对应的上部柱UP的中心轴与下部柱LP的中心轴可重叠，也可不重叠。此外，在此,中心轴定义为沿着Z轴穿过上部柱UP及下部柱LP的任意XY截面的中心的轴。任意XY截面例如为上部柱UP与下部柱LP相接的面。在图3的俯视下，下部柱LP以不与狭缝SHE_X重叠的方式配置。另外，关于配置在狭缝SHE_X或狭缝SLT附近的存储器柱MP，上部柱UP的中心轴相对于下部柱LP的中心轴向远离附近的狭缝SHE_X或SLT的方向偏移地配置。这样一来，在第1实施方式的半导体存储装置1中，狭缝SHE_X或SLT可设计为避免与存储器柱MP接触的布局。
多条位线BL分别沿着Y轴延伸，且沿着X轴排列。在俯视下，各位线BL以于每个串组件SU至少与1个上部柱UP重叠的方式配置，在各上部柱UP重叠着2条位线BL。在与上部柱UP重叠的多条位线BL中的1条位线BL与该上部柱UP之间设置着接点CP。串组件SU经由形成在上部柱UP的接点CP而电连接于对应的位线BL。
在图3的布线区域HA中，3层选择栅极线SGD中的与选择栅极线SGDX对应的部分沿着X轴向远离单元区域CA的方向形成阶梯形状。即，在俯视下，构成选择栅极线SGDX的3层积层配线层越是下层的配线层，沿着X轴越长，且具有不与上层的配线层重叠的区域。
字线WL5～WL7的组、字线WL2～WL4的组、以及选择栅极线SGS及字线WL0～WL1的组沿着X轴形成阶梯形状。即，在俯视下，字线WL5～WL7的组与选择栅极线SGD相比，沿着X轴更长，且具有不与选择栅极线SGD重叠的区域A。字线WL2～WL4的组与字线WL5～WL7的组相比，沿着X轴更长，且具有不与字线WL5～WL7的组的区域A重叠的区域B。选择栅极线SGS及字线WL0～WL1的组与字线WL2～WL4的组相比，沿着X轴更长，且具有不与字线WL2～WL4的组的区域B重叠的区域C。
另外，字线WL5～WL7的组、字线WL2～WL4的组、以及选择栅极线SGS及字线WL0～WL1的组分别在沿着X轴的阶梯形状的端部进而形成沿着Y轴的阶梯形状。即，在区域A中，字线WL6具有不与字线WL7的区域T_WL7重叠的区域T_WL6，字线WL5具有不与区域T_WL6及T_WL7重叠的区域T_WL5，区域T_WL5～T_WL7沿着Y轴排列。在区域B中，字线WL3具有不与字线WL4的区域T_WL4重叠的区域T_WL3，字线WL2具有不与区域T_WL3及T_WL4重叠的区域T_WL2，区域T_WL2～T_WL4沿着Y轴排列。在区域C中，字线WL0具有不与字线WL1的区域T_WL1重叠的区域T_WL0，选择栅极线SGS具有不与区域T_WL0及T_WL1重叠的区域T_SGS，区域T_SGS、T_WL0、及T_WL1沿着Y轴排列。
接点CC_SGD0～CC_SGD3、CC_WL0～CC_WL7、及CC_SGS分别设置在选择栅极线SGD0～SGD3上、字线WL0～WL7的区域T_WL0～T_WL7上、及选择栅极线SGS的区域T_SGS上。接点CC_SGD0～CC_SGD3分别与选择栅极线SGD0～SGD3的3层积层配线层的各层的上表面接触。选择栅极线SGD的最上层的上表面上的接点CC_SGD的直径大于接点CC_WL及CC_SGS的直径。关于接点CC_SGD的直径，在图8中详细叙述。
此外，以上所说明的存储单元阵列10的平面布局仅为一例，并不限定于此。例如，配置在相邻的狭缝SLT间的狭缝SHE的数量或串组件SU的数量可任意地设计。另外，存储器柱MP的个数及配置、或连接于存储器柱MP的位线BL等也能任意地设计。另外，区域T_SGS、及T_WL0～W_TL7的配置中的沿着Y轴的阶梯形状的阶数也能任意地设计，也可不沿着Y轴设置阶差。
1.1.3.2单元区域
图4表示沿着IV-IV线将图3的第1实施方式的半导体存储装置的存储单元阵列10切断所得的截面构造的一例。如图4所示，在半导体衬底20的上方介隔绝缘体层(未图示)而设置着导电体层21。可在该绝缘体层设置感测放大器模块16等电路。导电体层21例如形成为沿着XY平面扩展的板状，成为源极线SL。导电体层21例如包含硅(Si)。
在导电体层21的上方介隔绝缘体层(未图示)而设置着导电体层22。导电体层22用作选择栅极线SGS。
在导电体层22的上方，绝缘体层(未图示)与导电体层23交替地积层着多层。导电体层23例如从半导体衬底20侧起依序分别用作字线WL0～WL7。导电体层22及23例如形成为沿着XY平面扩展的板状，例如包含钨(W)。
在积层于最上层的导电体层23的上方，绝缘体层(未图示)与导电体层24交替地积层着多层。最上层的导电体层23与最下层的导电体层24的Z方向的间隔大于相邻的导电体层23间彼此或导电体层24间彼此的Z方向的间隔。也就是说，最上层的导电体层23与最下层的导电体层24之间的绝缘体层(INS，未图示)的厚度比相邻的导电体层23间彼此或导电体层24间彼此的绝缘体层更厚。积层的多个导电体层24从半导体衬底20侧起依序分别用作选择栅极线SGDa、SGDb、及SGDc，在与选择栅极线SGDa～SGDc对应的上部柱UP的部分设置着选择晶体管ST1。导电体层24例如形成为沿着XY平面扩展的板状，例如包含钨(W)。
在积层于最上层的导电体层24的上方，介隔绝缘体层(未图示)而设置着导电体层25。例如，导电体层25沿着Y轴延伸，且沿着X轴呈线状排列多根，分别用作位线BL。导电体层25例如包含铜(Cu)。
存储器柱MP沿着Z轴延伸而设置。具体来说，存储器柱MP中的下部柱LP贯通导电体层22及23，且底部与导电体层21接触。存储器柱MP中的上部柱UP贯通导电体层24，且与下部柱LP接触。
另外，存储器柱MP中的下部柱LP例如包含核心部件30、半导体层31、积层膜32、及半导体部33，上部柱UP例如包含核心部件40、半导体层41、半导体层42、积层膜43、及半导体部44。上部柱UP以半导体层41的一部分嵌入到下部柱LP的上端的方式形成，由此，能与下部柱LP良好地电连接。
下部柱LP的核心部件30沿着Z轴延伸，它的上端例如位于比最上层的导电体层23更靠上方，上部柱UP的核心部件30的下端例如位于导电体层21的层内。核心部件30例如包含氧化硅(SiO2)等绝缘体。
半导体层31覆盖核心部件30的底面及侧面，例如包含圆筒状的部分。半导体层31的下端与导电体层21接触，它的上端位于比最上层的导电体层23更靠上层。
积层膜32覆盖半导体层31的侧面及底面，导电体层21与半导体层31接触的部分除外，且例如包含圆筒状的部分。关于积层膜32的层构造，利用图5的说明进行详细叙述。
半导体部33覆盖核心部件30的上表面，且与核心部件30上方的半导体层31的内壁部分、及形成在半导体部33正上方的半导体层41的下端接触。半导体部33例如为圆柱状。
核心部件40沿着Z轴延伸而设置。核心部件40的下端位于最上层的导电体层23与最下层的导电体层24之间。核心部件40的上端位于比设置最上层的导电体层24的层更靠上层。
半导体层41覆盖核心部件40的侧面及底面，例如包含圆筒状的部分。半导体层41的下端与半导体部33接触而将它与下部柱LP之间电连接，它的上端位于比最上层的导电体层24更靠上层。
半导体层42包含将半导体层41之中至少与导电体层24交叉的部分的侧面覆盖的圆筒状的部分。
积层膜43是选择晶体管的栅极绝缘膜，覆盖半导体层42的侧面，且包含圆筒状的部分。关于积层膜43的层构造，利用图7的说明进行详细叙述。
半导体部44覆盖核心部件40的上表面，且与半导体层41之中设置在核心部件40上方的部分的内壁接触。半导体部44例如设置成圆柱状，到达上部柱UP的上端。
在存储器柱MP内的半导体层41、半导体层42、及半导体部44的上表面设置着柱状的接点CP。在图4的剖视图中，示出了与4根存储器柱MP中的2根存储器柱MP对应的接点CP。未图示接点CP的剩下2根存储器柱MP在图4的深度侧或近前侧的截面上设置着接点CP。各接点CP的上表面与对应的1个导电体层25(位线BL)接触，且电连接。
狭缝SLT例如沿着XZ平面呈板状扩展而形成，且在Y方向上将导电体层22～24分断。狭缝SLT的上端位于导电体层24与导电体层25之间。狭缝SLT的下端例如位于设置着导电体层21的层。狭缝SLT例如包含氧化硅等绝缘体。
狭缝SHE_X例如沿着XZ平面呈板状扩展而形成，且在Y方向上将导电体层24分断。狭缝SHE_X的上端位于导电体层24与导电体层25之间。狭缝SHE_X的下端例如位于设置着最上层的导电体层23的层与设置着导电体层24的层之间。狭缝SHE_X例如包含氧化硅等绝缘体。
狭缝SLT的上端、狭缝SHE_X的上端、及存储器柱MP的上端可对齐，也可不对齐。
图5是沿着V-V线将图4的存储器柱MP切断所得的XY剖视图，示出了包含下部柱LP及其周缘的导电体层23的截面构造的例子。
如图5所示，核心部件30设置在下部柱LP的大致中心。进而，在核心部件30的周围，呈同心圆状设置着半导体层31、积层膜32。即，半导体层31与积层膜32以包围核心部件30的侧面整体的方式沿着Z方向形成。积层膜32是隧道绝缘膜35、绝缘膜36、及阻挡绝缘膜37依序积层而成的膜。
隧道绝缘膜35及阻挡绝缘膜37分别例如包含氧化硅，绝缘膜36例如包含氮化硅(SiN)。
图6是沿着VI-VI线将图4的存储器柱MP切断所得的XY剖视图，示出了上部柱UP的截面构造的例子。
如图6所示，核心部件40设置在上部柱UP的大致中心。进而，在核心部件40的周围，呈同心圆状设置着半导体层41、半导体层42、及积层膜43。即，半导体层41、半导体层42、及积层膜43以包围核心部件40的侧面整体的方式沿着Z方向形成。积层膜43是隧道绝缘膜45、绝缘膜46、及阻挡绝缘膜47依序积层而成的膜。
隧道绝缘膜45及阻挡绝缘膜47分别例如包含氧化硅，绝缘膜46例如包含氮化硅(SiN)。
在以上所说明的存储器柱MP的构造中，存储器柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层23交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层24交叉的部分作为选择晶体管ST1发挥功能。
也就是说，半导体层31用作存储单元晶体管MT及选择晶体管ST2各自的信道。绝缘膜36用作存储单元晶体管MT及选择晶体管ST2的电荷累积层。半导体层41用作选择晶体管ST1的信道、及上部柱UP与下部柱LP的电连接部。绝缘膜46用作选择晶体管ST1的电荷累积层。由此，存储器柱MP分别作为例如1个NAND串NS发挥功能。
此外，以上所说明的存储单元阵列10的构造仅为一例，存储单元阵列10也可具有其它构造。例如，导电体层23的个数基于字线WL的条数来设计。选择栅极线SGD并不限于3层，能够设计为任意的层数。也可对选择栅极线SGS分配设置为多层的多个导电体层22。在将选择栅极线SGS设置成多层的情况下，也可使用与导电体层22不同的导电体。存储器柱MP与导电体层25之间可经由2个以上的接点而电连接，也可经由其它配线而电连接。狭缝SLT内也可包含多种绝缘体。
1.1.3.3布线区域
图7表示沿着VII-VII线将图3的第1实施方式的半导体存储装置的存储单元阵列10切断所得的截面构造的一例。如图7所示，导电体层21～24沿着X轴延伸，且到达布线区域HA。
在用作字线WL1、WL4、及WL7的导电体层23的上表面分别设置着柱状的接点CC_WL1、CC_WL4、及CC_WL7。接点CC_WL1、CC_WL4、及CC_WL7的上表面分别与对应的1个导电体层80_1、80_4、及80_7接触，且电连接。此外，在用作未图示接点CC_WL的剩下的字线WL中的字线WL0、WL3、及WL6的导电体层23的上表面，在图7的近前侧的截面中，分别设置着接点CC_WL0、CC_WL3、及CC_WL6。另外，在用作选择栅极线SGS的导电体层22以及用作字线WL2及WL5的导电体层23的上表面，在设置着接点CC_WL0、CC_WL3、及CC_WL6的截面的更靠近前侧的截面中，分别设置着接点CC_SGS、CC_WL2、及CC_WL5。
以与用作选择栅极线SGDa、SGDb、及SGDc的3层导电体层24各自的上表面相接的方式设置着柱状的接点CC_SGD。在图7的剖视图中，示出了4个接点CC_SGD中的与串组件SU0对应的接点CC_SGD0。未图示的剩下3个接点CC_SGD1～CC_SGD3设置在图7的近前侧的截面中。各接点CC_SGD的上表面与对应的1个导电体层81接触，且电连接。
接点CC_SGD沿着从下起第2层的选择栅极线SGDb的下表面具有直径Δ1的截面，沿着从下起第3层(最上层)的选择栅极线SGDc的下表面具有大于直径Δ1的直径Δ1+2Δ2的截面，沿着最上层的选择栅极线SGDc的上表面具有大于直径Δ1+2Δ2的直径Δ3。选择栅极线SGDb的下表面上的接点CC_SGD的XY截面与选择栅极线SGDc的下表面上的接点CC_SGD的XY截面相互相似，且在俯视下中心一致。
狭缝SHE_Y例如沿着YZ平面呈板状扩展而形成，且在X方向上将导电体层24分断。狭缝SHE_Y例如在与狭缝SHE_X同等的高度上具有上端及下端，与狭缝SHE_X同样地包含例如氧化硅等绝缘体。
3层导电体层24由狭缝SHE_Y分断为包含选择栅极线SGDa～SGDc的部分、及包含选择栅极线SGDX的部分。在包含选择栅极线SGDX的部分中，最下层的导电体层24沿着X轴仅比从下起第2层的导电体层24长差δ1，从下起第2层的导电体层24沿着X轴仅比最上层的导电体层24长差Δ2。这样一来，从下起第2层的导电体层24与最上层的导电体层24的沿着X轴的长度的差Δ2对应于沿着从下起第2层的导电体层24的下表面的接点CC_SGD的直径与沿着最上层的导电体层24的下表面的接点CC_SGD的直径的差(2Δ2)。此外，差δ1也可为“0”(即，最下层的导电体层24与从下起第2层的导电体层24也可沿着X轴为相同长度)。
图8表示将第1实施方式的3层选择栅极线SGD中的图3的区域VIII放大并从上方观察的俯视图的一例。在图8中，省略接点CC_SGD及层间的绝缘体层，与最上层的导电体层24的上表面接触的接点CC_SGD的直径Δ3的面的外缘以单点划线表示。
如图8所示，在用作选择栅极线SGDc的最上层的导电体层24形成直径Δ1+2Δ2的贯通孔。在用作选择栅极线SGDb的从下起第2层的导电体层24形成直径Δ1的贯通孔。直径Δ1+2Δ2的贯通孔与直径Δ1的贯通孔的形状相似，且在俯视下，直径Δ1+2Δ2的贯通孔的中心与直径Δ1的贯通孔的中心一致。
在图8的例子中，对直径Δ1的贯通孔及直径Δ1+2Δ2的贯通孔为圆形状的情况进行了说明，但并不限定于此。例如，直径Δ1的贯通孔及直径Δ1+2Δ2的贯通孔可取矩形等任意的形状。另外，在图8中，与最上层的导电体层24的上表面接触的接点CC_SGD的面的外缘在包含直径Δ1+2Δ2的贯通孔的范围内可取任意的形状，但不一定需要与直径Δ1的贯通孔及直径Δ1+2Δ2的贯通孔的形状一致，也可不与它们的中心一致。
1.2半导体存储装置的制造方法
以下，对第1实施方式的半导体存储装置的从与字线WL对应的积层构造的形成到与选择栅极线SGD对应的接点CC_SGD的形成为止的一系列制造步骤的一例进行说明。图9～图24分别表示第1实施方式的半导体存储装置的制造步骤中的包含与存储单元阵列对应的构造体的截面构造的一例。此外，在以下所参照的制造步骤的剖视图中，包含与半导体衬底20的表面铅垂的截面。另外，各制造步骤的剖视图所表示的区域包含形成着布线区域HA中的接点CC_WL1、CC_WL4、CC_WL7、CC_SGD0及狭缝SHE_Y、以及单元区域CA中的1个存储器柱MP的区域。
首先，如图9所示，积层与选择栅极线SGS对应的牺牲材52及与字线WL对应的牺牲材53之后，在布线区域HA的与区域A～C对应的部分形成阶梯构造。
具体而言，首先，在半导体衬底20上依序积层绝缘体层50及导电体层21。在导电体层21上积层绝缘体层51及牺牲材52，在牺牲材52上多次交替地积层绝缘体层51及牺牲材53。
继而，在牺牲材53的上表面上设置未图示的掩模，并利用光刻法在该掩模之中与区域A～C对应的部分形成图案。之后，依序反复进行如下操作：基于所获得的图案对牺牲材52及53、以及绝缘体层51的积层构造进行各向异性蚀刻；以及通过将掩模图案细化而去除其一部分。由此，能够以所述积层构造之中与区域A～C对应的部分沿着X方向及Y方向成为阶梯状的方式进行蚀刻。本步骤中的各向异性蚀刻例如为RIE(Reactive Ion Etching，反应性离子蚀刻)。
之后，通过绝缘体层54将该阶梯构造嵌入至最上层的牺牲材53的位置为止，并在绝缘体层54及最上层的牺牲材53上积层绝缘体层55。绝缘体层51、54、及55例如包含氧化硅(SiO2)。牺牲材52及53的形成层数分别与所积层的选择栅极线SGS及字线WL的条数对应。牺牲材52及53例如包含氮化硅(SiN)。
接着，如图10所示，形成与下部柱LP对应的存储器孔H0。具体来说，首先，利用光刻法形成与存储器孔H0对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻而形成存储器孔H0。
本步骤中形成的存储器孔H0分别贯通绝缘体层51、牺牲材52及53、以及绝缘体层55，且到达导电体层21。本步骤中的各向异性蚀刻例如为RIE。
接着，如图11所示，形成存储器孔H0内的积层构造即下部柱LP。
具体来说，在存储器孔H0的侧面及底面、以及绝缘体层55的上表面依序形成阻挡绝缘膜37、绝缘膜36、及隧道绝缘膜35而形成积层膜32。然后，去除存储器孔H0底部的积层膜32之后，依序形成半导体层31及核心部件30，而将存储器孔H0内填埋。之后，将从存储器孔H0上端到指定深度为止的核心部件30与残留在比绝缘体层54更靠上层的部分一并去除。
继而，形成半导体部33，将存储器孔H0内填埋。之后，去除残留在比绝缘体层54更靠上层的半导体部33、半导体层31、及积层膜32。由此，形成下部柱LP。
接着，如图12所示，在下部柱LP及绝缘体层55的上表面形成绝缘体层56之后，交替地积层与选择栅极线SGD对应的牺牲材57及绝缘体层58。在最上层的牺牲材57的上层形成绝缘体层59。绝缘体层56、58、及59包含氧化硅，牺牲材57包含氮化硅。
接着，如图13所示，去除与区域A～C对应的部分的绝缘体层59及最上层的牺牲材57。具体来说，在绝缘体层59的上表面上设置未图示的掩模，利用光刻法将该掩模之中与区域A～C对应的部分去除。之后，基于所获得的掩模对绝缘体层59及牺牲材57执行各向异性蚀刻。通过本步骤形成的沿着Y轴延伸的牺牲材57端部的位置与最下层的导电体层24端部的位置对应。
接着，如图14～图16所示，在布线区域HA中的3层牺牲材57的端部形成阶梯形状，并且形成用来使接点CC_SGD到达最下层的导电体层24的孔。
具体来说，如图14所示，利用光刻法形成掩模图案，该掩模图案去除了通过图13中所说明的步骤而形成的掩模之中与沿着X轴距牺牲材57的端部为δ1以内的区域对应的部分、及最下层的导电体层24的上表面中与接点CC_SGD所接触的预定直径Δ1的区域对应的部分。之后，基于所获得的掩模图案对绝缘体层59及牺牲材57执行各向异性蚀刻。由此，最上层的牺牲材57的端部沿着X轴仅变短δ1。另外，在最上层的牺牲材57形成包含直径Δ1的贯通孔的孔H1。本步骤中的各向异性蚀刻例如为RIE。
继而，如图15所示，通过将绝缘体层59上的掩模图案细化，而去除该掩模图案之中与沿着X轴距最上层的牺牲材57的端部为Δ2以内的区域对应的部分、及与从孔H1的外缘各向同性地仅扩展Δ2的区域对应的部分。之后，基于所获得的掩模图案对绝缘体层59及牺牲材57执行各向异性蚀刻。由此，最上层的牺牲材57的端部沿着X轴进而仅变短Δ2，从下起第2层的牺牲材57的端部沿着X轴仅变短δ1。另外，形成孔H2，该孔H2包含形成在最上层的牺牲材57的直径Δ1+2Δ2的贯通孔、及形成在从下起第2层的牺牲材57的直径Δ1的贯通孔。本步骤中的各向异性蚀刻例如为RIE。
继而，如图16所示，在通过图14及图15中所说明的步骤而去除的牺牲材57以及绝缘体层58及59的部分嵌入绝缘体层60。
接着，如图17所示，形成与上部柱UP对应的SGD孔H3。具体来所，首先，利用光刻法形成与SGD孔H3对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻而形成SGD孔H3。
SGD孔H3贯通绝缘体层59、58、及56、以及牺牲材57，且到达下部柱LP的半导体部33。本步骤中的各向异性蚀刻例如为RIE。
接着，如图18所示，形成SGD孔H3内的积层构造。具体来说，首先，依序形成阻挡绝缘膜47、绝缘膜46、及隧道绝缘膜45而形成积层膜43之后，形成半导体层42。然后，通过各向异性蚀刻(例如RIE)去除SGD孔H3底部的半导体层42及积层膜43，使半导体部33的上表面露出。
继而，在SGD孔H3内形成半导体层41并与半导体部33相接。由此，半导体层31及半导体层41成为经由半导体部33流经存储器柱MP内的单元电流的电流路径(信道通路)。
继而，在半导体层41上、及SGD孔H3内形成核心部件40。之后，去除SGD孔H3上部的核心部件40的一部分，并在该空间中嵌入半导体部44。残留在比绝缘体层59更靠上层的积层膜43、半导体层42、半导体层41、核心部件40、及半导体部44通过例如CMP(ChemicalMechanical Polishing，化学机械抛光)被去除。由此，在SGD孔H3内形成上部柱UP。
接着，如图19所示，将牺牲材52、53、及57分别替换为导电体层22～24。
具体来说，首先，形成与狭缝SLT对应的未图示的孔。本步骤中所形成的孔将绝缘体层51、牺牲材52及53、绝缘体层55及56、牺牲材57、以及绝缘体层58及59分别分断。继而，在该孔内露出的导电体层21的表面被氧化，而形成未图示的氧化保护膜。之后，例如通过利用热磷酸的湿式蚀刻，而选择性地去除牺牲材52、53及57。去除牺牲材52、53及57后的构造体通过多个存储器柱MP等来维持它的立体构造。
继而，在经由所述孔将导电体嵌入到去除了牺牲材52、53及56的空间之后，在该孔内形成与狭缝SLT对应的绝缘体层。在本步骤中，例如使用CVD(Chemical VaporDeposition，化学气相沉积)。导电体之中形成在该孔内部、及绝缘体层59的上表面的部分通过回蚀处理被去除。由此，将形成在相邻的配线层的导电体分离，而形成导电体层22、多个导电体层23、及多个导电体层24。本步骤中所形成的导电体层22、23、及24也可包含位障金属。在此情况下，在去除牺牲材52、53及57后的导电体的形成中，例如，成膜氮化钛(TiN)作为位障金属后，形成钨。
接着，如图20所示，形成与狭缝SHE_X及SHE_Y对应的孔H4。此外，在图20中，示出了与狭缝SHE_Y对应的孔H4的部分。具体来说，首先，利用光刻法形成与狭缝SHE_X及SHE_Y对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻(例如RIE)，形成孔H4。本步骤中所形成的孔H4将绝缘体层59及58、以及导电体层24分断，且到达绝缘体层56。
接着，如图21所示，在绝缘体层59及60上，以填埋孔H4的方式形成与狭缝SHE_X及SHE_Y对应的绝缘体层61。然后，形成在比绝缘体层59及60更靠上层的绝缘体层61例如通过回蚀处理被去除。绝缘体层61例如包含氧化硅。
接着，如图22所示，一边在存储器柱MP的半导体部44的上表面形成导电体层62，并在导电体层62的上表面形成导电体层25，一边以遍及整个面将它们嵌入的方式形成绝缘体层63。
接着，如图23所示，形成分别与接点CC_SGD0～CC_SGD3对应的多个孔H5、以及分别与接点CC_SGS及CC_WL0～CC_WL7对应的多个孔H6。在图23中，示出了其中与接点CC_SGD0对应的1个孔H5、以及与接点CC_WL1、CC_WL4、及CC_WL7对应的3个孔H6。
具体来说，首先，利用光刻法形成与孔H5及H6对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻，形成孔H5及H6。此外，关于与孔H6对应的开口部，以包含形成在最上层的导电体层24的直径Δ1+2Δ2的贯通孔的方式形成。
本步骤中的各向异性蚀刻例如为RIE，选择一边选择性地去除氧化物及氮化物一边几乎不对导电体层22～24进行蚀刻的条件。由此，孔H5到达最上层的导电体层24、第2层的导电体层24、及最下层的导电体层24各自的上表面。孔H5在最上层的导电体层24的上表面具有直径Δ3，在从下起第2层的导电体层24的上表面具有直径Δ1+2Δ2，在最下层的导电体层24的上表面具有直径Δ1。孔H6贯通绝缘体层63、60、56及55而到达最上层的导电体层23，进而贯通绝缘体层54而到达其它导电体层23及导电体层22。
接着，如图24所示，形成导电体层64及65，分别将孔H5及H6内填埋。之后，去除残留在比绝缘体层63更靠上层的导电体层64及65。
通过以上所说明的第1实施方式的半导体存储装置的制造步骤，而分别形成存储器柱MP、连接于存储器柱MP的源极线SL、字线WL、选择栅极线SGS及SGD、以及接点CC_SGS、CC_WL0～CC_WL7、及CC_SGD0～CC_SGD3。此外，以上所说明的制造步骤仅为一例，也可在各制造步骤之间插入其它处理，也可在不产生问题的范围内调换制造步骤的顺序。
1.3本实施方式的效果
根据第1实施方式的构成，能够将选择栅极线SGD与接点CC_SGD之间良好地连接。更具体来说，接点CC_SGD与作为选择栅极线SGD发挥功能的多个导电体层24在各自的上表面上相接，因此能够充分地确保与任一导电体层24的接触面积。因此，能够抑制连接部分的电阻的增加。
另外，能够通过1个接点CC_SGD与多个导电体层24全部电连接，因此无需针对多个导电体层24分别设置用来形成接点CC_SGD的阶台区域。因此，能够缩短选择栅极线SGD的沿着X轴的长度。
另外，为了形成如上所述的接点CC_SGD，基于通过细化而形成的掩模图案进行蚀刻的步骤根据选择栅极线SGD的积层数而适当反复进行。由此，在多层牺牲材57形成越朝向下层则直径阶段性地变得越小的贯通孔，并且形成阶台宽度与该贯通孔的直径对应的阶梯形状。并且，从下起第2层的牺牲材57的贯通孔与最上层的牺牲材57的贯通孔的直径的差Δ2和从下起第2层的牺牲材57与最上层的牺牲材57的沿着X轴的长度的差Δ2一致。
另外，根据第1实施方式的构成，狭缝SHE除了包含沿着X轴延伸的狭缝SHE_X以外，还包含沿着Y轴延伸的狭缝SHE_Y。由此，选择栅极线SGD被分断为与串组件SU0～SU3分别对应的选择栅极线SGD0～SDG3、及不与任一串组件SU对应且位于选择栅极线SGD的沿着X轴的端部的选择栅极线SGDX。因此，狭缝SHE_X能够不将选择栅极线SGD沿着X轴全部分断(通过分断至狭缝SHE_Y为止)，而将选择栅极线SGD以串组件SU为单位绝缘分离。
关于本构成的效果，进而使用图25及图26进行说明。图25是用来说明第1实施方式的半导体存储装置的效果的比较例，且与第1实施方式中的图3对应，图26是沿着图25的XXVI-XXVI线的剖视图。在图25及图26的比较例中，多个狭缝SHE_X分别沿着X轴延伸得比多个导电体层24更长。由此，狭缝SHE_X将与选择栅极线SGD对应的配线层相互分断为选择栅极线SGD0～SGD3并绝缘分离，而不形成选择栅极线SGDX。随之，在布线区域HA中不存在将3层导电体层24沿着Y方向分断的与狭缝SHE_Y对应的绝缘体层。此外，在图25及图26的比较例中，接点CC_SGDp从最下层的导电体层24的上表面上向上方延伸，并与其它导电体层24的侧面相接。
由图25也可知，在不形成狭缝SHE_Y的情况下，狭缝SHE_X在俯视下到达不包含3层导电体层24的区域OEA。另外，由图26也可知，在该区域OEA中，到导电体层23的深度为止，由氧化物或氮化物形成积层构造，且不包含金属层。
在形成与狭缝SHE_X对应的孔H4时所应用的蚀刻条件下，由氧化物及氮化物形成的积层构造中，蚀刻快速地进展，但金属层中蚀刻难以进展。因此，在形成孔H4时，在区域OEA中，有可能会过蚀刻到导电体层23的深度为止。在此情况下，有可能导电体层23被蚀刻而成为变形形状，从而产生意料之外的漏电流等。
根据第1实施方式，通过形成狭缝SHE_Y，狭缝SHE_X不会到达区域OEA。由此，形成孔H4时被蚀刻的层构造被限制在俯视下包含3层导电体层24的区域。因此，能够避免孔H4的蚀刻进展到导电体层23。因此，能够抑制狭缝SHE_X及导电体层23成为变形形状，并且能够抑制导电体层23中的意料之外的漏电流的产生。
1.4变化例
此外，所述第1实施方式能够进行各种变化。
1.4.1第1变化例
在所述第1实施方式中，对具有接点CC_SGD与多个导电体层24各自的上表面相接的构造的情况进行了说明，但并不限定于此。例如，也可形成与多个导电体层24各自的侧面具有充分接触面积的通孔，并在该通孔的上表面形成接点。在以下的说明中，关于与第1实施方式同等的构成及制造方法，省略说明，主要对与第1实施方式不同的构成及制造方法进行说明。
图27是用来说明第1实施方式的第1变化例的半导体存储装置的存储单元阵列的平面布局的俯视图，与第1实施方式中的图3对应。
如图27所示，通孔CV_SGD0～CV_SGD3分别以与选择栅极线SGD0～SGD3相接的方式设置。接点CC'_SGD0～CC'_SGD3分别设置在通孔CV_SGD0～CV_SGD3的上表面上。通孔CV_SGD的直径大于接点CC'_SGD的直径。
图28表示沿着XXVIII-XXVIII线将图27中所说明的存储单元阵列10切断所得的截面构造的一例，与第1实施方式中的图7对应。如图28所示，通孔CV_SGD设置在最下层的导电体层24的上表面上，在除最下层的导电体层24以外的其它导电体层24(在图28的例子中为从下起第2层、及最上层的导电体层24)内沿着Z轴延伸。即，通孔CV_SGD与最下层的导电体层24在该最下层的导电体层24的上表面相接，与其它多个导电体层24在该其它多个导电体层24的侧面相接。
如上所述，通孔CV_SGD的直径大于接点CC'_SGD的直径，因此也能够确保与在侧面相接的导电体层24的充分的接触面积。由此，能够抑制选择栅极线SGD及接点CC'_SGD间的接触电阻的增加。
另外，多个导电体层24均通过1个通孔CV_SGD与接点CC'_SGD电连接。因此，无需为了形成与多个导电体层24分别对应的多个接点而将多个导电体层24形成为阶梯状。由此，与针对多个导电体层24分别形成接点CC'_SGD的情况相比，能够缩小用来形成接点CC'_SGD的区域。另外，随之，能够与第1实施方式同样地应用如下构成：通过狭缝SHE_X及SHE_Y将多个导电体层24分断为与选择栅极线SGD0～SGD3对应的部分、及与选择栅极线SGDX对应的部分。因此，能够抑制当形成狭缝SHE_X时因过蚀刻而导致导电体层23发生形状异常。
此外，在第1变化例中，通孔CV_SGD不采取与多个导电体层24各自的上表面相接的构造。因此，在第1变化例中，与第1实施方式不同，无需对多层牺牲材57反复执行使用通过细化而形成的掩模图案进行蚀刻的步骤。因此，多个导电体层24的沿着-X方向的端部不成为阶梯形状，可成为相同长度且对齐的形状。
1.4.2第2变化例
另外，在所述第1变化例中，对通过通孔CV_SGD将选择栅极线SGD及接点CC_SGD间分路的情况进行了说明，但并不限定于此。在以下的说明中，关于与第1实施方式的第1变化例同等的构成及制造方法，省略说明，主要对与第1实施方式的第1变化例不同的构成及制造方法进行说明。
图29是用来说明第1实施方式的第2变化例的半导体存储装置的存储单元阵列的平面布局的俯视图，与第1实施方式的第1变化例中的图27对应。
如图29所示，接点CC"_SGD0～CC"_SGD3分别以与选择栅极线SGD0～SGD3相接的方式设置。
图30表示沿着XXX-XXX线将图29中所说明的存储单元阵列10切断所得的截面构造的一例，与第1实施方式的第1变化例中的图28对应。如图30所示，接点CC"_SGD设置在最下层的导电体层24的上表面上，在除最下层的导电体层24以外的其它导电体层24(在图30的例子中为从下起第2层、及最上层的导电体层24)内沿着Z轴延伸。即，接点CC"_SGD与最下层的导电体层24在该最下层的导电体层24的上表面相接，与其它多个导电体层24在该其它多个导电体层24的侧面相接。接点CC"_SGD的直径例如与接点CC_WL的直径为相同程度。
如上所述，在接触电阻的制约有裕度的情况下，通过选择栅极线SGD的侧面与接点CC_SGD直接相接的构成也能发挥与第1实施方式及第1实施方式的第1变化例同等的效果。
2.第2实施方式
接下来，对第2实施方式的半导体存储装置进行说明。在第2实施方式中，将形成与选择栅极线SGD连接的接点CC_SGD的孔、与形成狭缝SHE的孔同时形成，主要在该方面与第1实施方式的第2变化例不同。在以下的说明中，关于与第1实施方式的第2变化例同等的构成及制造方法，省略说明，主要对与第1实施方式的第2变化例不同的构成及制造方法进行说明。
2.1半导体存储装置的构成
图31是用来说明第2实施方式的半导体存储装置的存储单元阵列的布线区域的剖视图，与第1实施方式的第2变化例中的图30对应。
如图31所示，接点CC2_SGD在多个导电体层24内沿着Z轴延伸，它的下端位于比最下层的导电体层24的下表面更靠下方。狭缝SHE2_Y(及未图示的狭缝SHE2_X)、以及接点CC2_SGD的下端彼此与上端彼此沿着Z方向位于大致相同高度。即，狭缝SHE2_X及SHE2_Y的从下端到上端的长度L与接点CC2_SGD的从下端到上端的长度L大致一致。
2.2半导体存储装置的制造方法
以下，对第2实施方式的半导体存储装置的从与字线WL对应的积层构造的形成到与选择栅极线SGD对应的接点CC_SGD的形成为止的一系列制造步骤的一例进行说明。图32～图43分别表示第2实施方式的半导体存储装置的制造步骤中的包含与存储单元阵列对应的构造体的截面构造的一例。
首先，通过与第1实施方式中的图9～图12所示的步骤同样的步骤，在半导体衬底20上依序形成绝缘体层50及导电体层21。在导电体层21上积层绝缘体层51及牺牲材52，在牺牲材52上多次交替地积层绝缘体层51及牺牲材53。然后，在该积层构造的布线区域HA形成阶梯构造之后，在单元区域形成下部柱LP。继而，在该积层构造上形成绝缘体层56，进而交替地积层与选择栅极线SGD对应的牺牲材57及绝缘体层58。在最上层的牺牲材57的上层形成绝缘体层59。
接着，如图33及图34所示，形成与上部柱UP对应的SGD孔H3，在该SGD孔H3内形成与上部柱UP对应的积层构造。
接着，形成与狭缝SLT对应的未图示的孔。然后，如图35所示，经由该孔将牺牲材52、53及56分别替换为导电体层22～24。在该替换步骤中所使用的所述孔内嵌入未图示的绝缘体层，而形成狭缝SLT。
接着，如图36所示，一边在存储器柱MP的半导体部44的上表面形成导电体层62，并在导电体层62的上表面形成导电体层25，一边以遍及整个面将它们嵌入的方式形成绝缘体层63。
接着，如图37所示，形成与狭缝SHE2_X及SHE2_Y对应的孔H11、以及与接点CC2_SGD对应的孔H12。此外，在图37中，示出了孔H11之中与狭缝SHE2_Y对应的孔H11的部分。具体来说，首先，利用光刻法形成与狭缝SHE2_X及SHE2_Y、以及接点CC2_SGD对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻(例如RIE)而形成孔H11及H12。
本步骤中所形成的孔H11及H12将绝缘体层63、59及58、以及导电体层24分断，且到达绝缘体层56。孔H11及H12的深度相互大致相等，与图31中的长度L大致一致。
接着，如图38所示，形成绝缘体层72及73，分别将孔H11及H12内填埋。之后，去除残留在比绝缘体层63更靠上层的绝缘体层72及73。绝缘体层72及73例如包含氮化硅。
接着，如图39所示，选择性地去除绝缘体层72，再次形成孔H11。具体来说，例如，将未图示的抗蚀剂形成在绝缘体层73上而保护绝缘体层73后，通过选择性地去除氮化硅的湿式蚀刻等将绝缘体层72去除。
接着，如图40所示，形成绝缘体层74，再次将孔H11内填埋。之后，去除残留在比绝缘体层63更靠上层的绝缘体层74。绝缘体层74例如包含氧化硅。
接着，如图41所示，形成分别与接点CC_SGS及CC_WL0～CC_WL7对应的多个孔H13。具体来说，首先，利用光刻法形成与孔H13对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻，而形成孔H13。
接着，如图42所示，通过选择性地去除氮化硅的湿式蚀刻等，而选择性地去除绝缘体层73，再次形成孔H12。
接着，如图43所示，形成导电体层64A及65，分别将孔H12及H13内填埋。之后，去除残留在比绝缘体层63更靠上层的导电体层64A及65。
通过以上所说明的第2实施方式的半导体存储装置的制造步骤，而形成下端及上端相互大致一致的狭缝SHE2_X及SHE2_Y以及接点CC2_SGD0～CC2_SGD3。此外，以上所说明的制造步骤仅为一例，也可在各制造步骤之间插入其它处理，也可在不产生问题的范围内调换制造步骤的顺序。
2.3本实施方式的效果
根据第2实施方式，接点CC2_SGD与多个导电体层24各自的侧面相接。由此，无需针对多个导电体层24的每一个形成接点，随之，无需针对多个导电体层24的每一个形成接点用阶台区域。因此，关于多个导电体层24，能够省略沿着-X方向的阶梯形状，从而能够缩小芯片面积。
另外，与接点CC_WL对应的孔H13和与接点CC2_SGD对应的孔H12通过不同步骤形成。由此，能够减小同一蚀刻步骤中形成的孔的蚀刻深度的差。
补充一下，在通过相同步骤形成孔H12及H13的情况下，所形成的孔之中最深的孔是到达导电体层22的孔H13，最浅的孔则为到达最上层的导电体层24的孔H12。另一方面，在通过不同步骤形成孔H12及H13的情况下，所形成的孔之中最深的孔是到达最下层的导电体层22的孔H13，相对于此，最浅的孔则为到达最上层的导电体层23的孔H13。因此，能够减小最深的孔与最浅的孔之间的蚀刻深度的差，能够减轻将与较浅的孔对应的导电体层24过蚀刻的风险，从而能够抑制意料之外的漏电流的产生。
此外，与孔H13通过不同步骤形成的孔H12和与狭缝SHE2_X及SHE2_Y对应的孔H11通过相同步骤形成。由此，能够抑制制造步骤的增加。此外，随之，接点CC2_SGD与狭缝SHE2_X及SHE2_Y成为下端彼此及上端彼此沿着Z方向位于大致相同高度的构造。
3.其它
此外，所述第1实施方式及第2实施方式能够进行各种变化。
例如，在所述第1实施方式及第2实施方式中，对存储器柱MP由分开制作的上部柱UP及下部柱LP形成的情况进行了说明，但并不限定于此。例如，存储器柱MP也可为一体成形的构造，所述构造包含在导电体层22～24内沿着Z轴延伸的半导体层、以及配置在所述导电体层22～24及所述半导体层之间的电荷累积层。
另外，在所述第1实施方式及第2实施方式中，例如，积层膜43包含隧道绝缘膜45、绝缘膜46、及阻挡绝缘膜47，由此，构成为能够调整选择晶体管ST2的阈值电压，以该情况为例进行了说明，但并不限定于此。例如，积层膜43也可为不包含隧道绝缘膜45及绝缘膜46的构成。
另外，在所述第1实施方式及第2实施方式中，半导体存储装置1具有在存储单元阵列10下设置着感测放大器模块16等电路的构造，以该情况为例进行了说明，但并不限定于此。例如，半导体存储装置1也可为在半导体衬底20上形成着存储单元阵列10及感测放大器模块16的构造。另外，半导体存储装置1也可为设置着感测放大器模块16等的芯片与设置着存储单元阵列10的芯片贴合而成的构造。
另外，在所述第1实施方式及第2实施方式中，对字线WL与选择栅极线SGS相邻且字线WL与选择栅极线SGD相邻的构造进行了说明，但并不限定于此。例如，也可在最上层的字线WL与选择栅极线SGD之间设置虚设字线。同样地，也可在最下层的字线WL与选择栅极线SGS之间设置虚设字线。另外，在它是多个柱连结而成的构造的情况下，连结部分附近的导电体层也可用作虚设字线。
另外，在所述第1实施方式及第2实施方式中，对经由存储器柱MP的底部将半导体层31与导电体层21电连接的情况进行了例示，但并不限定于此。半导体层31与导电体层21也可经由存储器柱MP的侧面电连接。在此情况下，形成如下构造：去除形成在存储器柱MP侧面的积层膜32的一部分，并经由该部分使半导体层31与导电体层21接触。
已对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意在限定发明的范围。这些新颖的实施方式能以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号说明]
1 半导体存储装置
2 存储器控制器
10 存储单元阵列
11 命令寄存器
12 地址寄存器
13 定序器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
20 半导体衬底
21～25、62、64、64A、65、80、81 导电体层
30、40 核心部件
31、41、42 半导体层
32、43 积层膜
33、44 半导体部
35、45 隧道绝缘膜
36、46 绝缘膜
37、47 阻挡绝缘膜
50、51、54、55、56、58、59、60、61、63、71、72、73、74 绝缘体层
52、53、57 牺牲材
BLK 区块
SU 串组件
MT 存储单元晶体管
ST1、ST2 选择晶体管
BL 位线
WL 字线
SGD 选择栅极线

Claims (17)

1.一种半导体存储装置，具备：
多个第1导电体层，在第1方向上积层；
第1半导体层，在所述多个第1导电体层内沿所述第1方向延伸；
第1电荷累积层，设置在所述多个第1导电体层与所述第1半导体层之间；
多个第2导电体层，在所述多个第1导电体层之中最上层的上方沿所述第1方向积层；以及
第3导电体层，从所述多个第2导电体层之中最下层的上表面起，在所述多个第2导电体层之中除所述最下层以外的1个或多个层内沿所述第1方向延伸，且与所述多个第2导电体各自的上表面相接。
2.根据权利要求1所述的半导体存储装置，其中
沿着所述多个第2导电体层中的沿所述第1方向相邻的2个之中上方的下表面的所述第3导电体层的第1截面与所述相邻的2个之中下方的下表面上的所述第3导电体层的第2截面相似。
3.根据权利要求2所述的半导体存储装置，其中
所述第1截面的直径与所述第2截面的直径的差对应于所述相邻的2个第2导电体层的沿着与所述第1方向交叉的第2方向的长度的差。
4.根据权利要求2所述的半导体存储装置，其中
从所述第1方向观察时，所述第1截面的外缘位于距所述第2截面的外缘大致等间隔之宽度。
5.根据权利要求1所述的半导体存储装置，其
还具备第1绝缘体层，且
所述第1绝缘体层包含：
第1部分，沿与所述第1方向交叉的第2方向延伸，将所述多个第2导电体层分断为沿着与所述第1方向及所述第2方向交叉的第3方向排列的第1区域及第2区域；以及
第2部分，沿所述第3方向延伸，将所述第1区域分断为沿着所述第2方向排列的第3区域及第4区域。
6.根据权利要求5所述的半导体存储装置，其中
所述第3导电体层设置在所述多个第2导电体层的所述第3区域或所述第4区域。
7.一种半导体存储装置，具备：
多个第1导电体层，在第1方向上积层；
第1半导体层，在所述多个第1导电体层内沿所述第1方向延伸；
第1电荷累积层，设置在所述多个第1导电体层与所述第1半导体层之间；
多个第2导电体层，在所述多个第1导电体层之中最上层的上方沿所述第1方向积层；以及
第1绝缘体层，包含第1部分及第2部分，所述第1部分沿与所述第1方向交叉的第2方向延伸，将所述多个第2导电体层分断为沿着与所述第1方向及所述第2方向交叉的第3方向排列的第1区域及第2区域，所述第2部分沿所述第3方向延伸，将所述第1区域分断为沿着所述第2方向排列的第3区域及第4区域。
8.根据权利要求7所述的半导体存储装置，其
还具备第3导电体层，所述第3导电体层在所述多个第2导电体层的所述第3区域或所述第4区域中，沿所述第1方向延伸，且将所述多个第2导电体层各自相互电连接。
9.根据权利要求8所述的半导体存储装置，其中
所述第3导电体层从所述多个第2导电体层之中最下层的上表面起，在所述多个第2导电体层之中除所述最下层以外的1个或多个层内沿所述第1方向延伸。
10.根据权利要求9所述的半导体存储装置，其中
所述第3导电体层与所述多个第2导电体各自的上表面相接。
11.根据权利要求9所述的半导体存储装置，其中
所述第3导电体层的上端位于比所述多个第2导电体层之中最上层的上表面更靠上方，且
所述半导体存储装置还具备第4导电体层，所述第4导电体层从所述第3导电体层的上端上沿所述第1方向延伸，且具有小于所述第3导电体层的直径。
12.根据权利要求7所述的半导体存储装置，其中
所述第1绝缘体层的所述第1部分及所述第2部分当从所述第1方向观察时呈T字状设置。
13.根据权利要求9所述的半导体存储装置，其中
所述第3导电体层在所述多个第2导电体层内沿所述第1方向延伸，
所述第3导电体层的下端位于与所述第1绝缘体层的下端相同的层，
所述第3导电体层的上端位于与所述第1绝缘体层的上端相同的层。
14.一种半导体存储装置，具备：
多个第1导电体层，在第1方向上积层；
第1半导体层，在所述多个第1导电体层内沿所述第1方向延伸；
第1电荷累积层，设置在所述多个第1导电体层与所述第1半导体层之间；
多个第2导电体层，在所述多个第1导电体层之中最上层的上方沿所述第1方向积层；
第3导电体层，在所述多个第2导电体层内沿所述第1方向延伸，且与所述多个第2导电体层分别相接；以及
第1绝缘体层，沿着包含所述第1方向及与所述第1方向交叉的第2方向的面，将所述多个第2导电体层分断为第1区域及第2区域；且
所述第3导电体层的下端位于与所述第1绝缘体层的下端相同的层，
所述第3导电体层的上端位于与所述第1绝缘体层的上端相同的层。
15.根据权利要求1、7或14所述的半导体存储装置，其中
所述第1半导体层在所述多个第2导电体层内沿所述第1方向进一步延伸，
所述第1电荷累积层进而设置在所述多个第2导电体层与所述第1半导体层之间。
16.根据权利要求1、7或14所述的半导体存储装置，其还具备：
第2半导体层，在所述多个第2导电体层内沿所述第1方向延伸；以及
第2绝缘体层，设置在所述多个第2导电体层与所述第2半导体层之间。
17.根据权利要求16所述的半导体存储装置，其中
所述第2绝缘体层包含第2电荷累积层。
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