JP2023087308A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

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Abstract

Figure 2023087308000001
【課題】複数の導電層と接続されるコンタクトの接触抵抗を低減すること。
【解決手段】実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、複数の第１の導電層が階段状に加工された階段部を含む積層体と、階段部から積層体の積層方向と交差する第１の方向に離れた積層体内を積層方向に延び、複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成するピラーと、階段部に配置され、複数の第１の導電層のうちの１つと接続されるコンタクトと、を備え、コンタクトは、階段部の上方から１つの第１の導電層へと延び、１つの第１の導電層と一体化された第２の導電層を有する。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
３次元不揮発性メモリでは、例えば複数の導電層が積層された積層体中に３次元にメモリセルを配置する。また、これらの複数の導電層を階段状に加工して、それぞれにコンタクトを接続することで、複数の導電層を電気的に引き出すことができる。
特許第５１２１７９２号公報 特開２０１９－０４１０６１号公報 特開２０１９－１９２９０５号公報
１つの実施形態は、複数の導電層と接続されるコンタクトの接触抵抗を低減することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の第１の導電層が階段状に加工された階段部を含む積層体と、前記階段部から前記積層体の積層方向と交差する第１の方向に離れた前記積層体内を前記積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成するピラーと、前記階段部に配置され、前記複数の第１の導電層のうちの１つと接続されるコンタクトと、を備え、前記コンタクトは、前記階段部の上方から前記１つの第１の導電層へと延び、前記１つの第１の導電層と一体化された第２の導電層を有する。
実施形態にかかる半導体記憶装置の構成の一例を示す断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成の一例を示す断面図である。図１（ａ）は、半導体記憶装置１のメモリ領域ＭＲ及び階段領域ＳＲを含むＸ方向に沿う断面図である。図１（ｂ）は、半導体記憶装置１のメモリ領域ＭＲを含むＹ方向に沿う断面図である。
図１（ｃ）及び図１（ｄ）は、半導体記憶装置１のピラーＰＬの一部拡大断面図であって、図１（ｃ）は選択ゲート線ＳＧＤ，ＳＧＳの高さ位置におけるピラーＰＬの拡大図であり、図１（ｄ）は任意のワード線ＷＬの高さ位置におけるピラーＰＬの拡大図である。
図１（ｅ）は、半導体記憶装置１の階段部ＳＰにおけるＸ方向に沿う一部拡大断面図である。
なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、後述するワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。
図１（ａ）（ｂ）に示すように、半導体記憶装置１は、ソース線ＳＬ、積層体ＬＭ、絶縁層５１～５３、プラグＣＨ，Ｖ０、ビット線ＢＬ、及び上層配線ＭＸを備える。なお、本明細書においては、ソース側にあたるソース線ＳＬに向かう方向を半導体記憶装置１の下方向とし、ドレイン側にあたるビット線ＢＬに向かう方向を半導体記憶装置１の上方向とする。
ソース線ＳＬは、例えば導電性のポリシリコン層等である。または、ソース線ＳＬは、例えばシリコン基板等の半導体基板の一部であってもよい。この場合、ソース線ＳＬは、半導体基板の表層にドーパントが拡散された導電性の層であってよい。
ソース線ＳＬ上には積層体ＬＭが配置されている。積層体ＬＭ上には、例えば酸化シリコン層等である絶縁層５２～５４がこの順に積層されている。
積層体ＬＭは、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳと、複数の絶縁層ＯＬとが、１層ずつ交互に積層された構成を有する。選択ゲート線ＳＧＤは最上層のワード線ＷＬの更に上層に１つ以上配置され、選択ゲート線ＳＧＳは最下層のワード線ＷＬの更に下層に１つ以上配置されている。
複数の第１の導電層としてのワード線ＷＬ及び複数の導電層としての選択ゲート線ＳＧＤ，ＳＧＳは、例えばタングステン層またはモリブデン層等である。複数の第１の絶縁層としての絶縁層ＯＬは、例えば酸化シリコン層等である。
なお、図１（ａ）（ｂ）の例では、積層体ＬＭは８つのワード線ＷＬを含む。また、積層体ＬＭは、選択ゲート線ＳＧＤ，ＳＧＳを１つずつ含む。しかし、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの層数は、図１（ａ）（ｂ）の例によらず任意である。
積層体ＬＭは、複数のピラーＰＬが配置されたメモリ領域ＭＲ、及び複数のワード線ＷＬ等が階段状に加工された階段部ＳＰを含む階段領域ＳＲを有する。
複数のピラーＰＬは、積層体ＬＭの積層方向から見て例えば円形、楕円形、または小判形（オーバル形）の断面形状を有しており、千鳥状に分散してメモリ領域ＭＲに配置されている。
個々のピラーＰＬは、積層体ＬＭを貫通してソース線ＳＬに到達している。また、ピラーＰＬは、ピラーＰＬの外周側から順に、メモリ層ＭＥ及びチャネル層ＣＮを有する。チャネル層ＣＮはピラーＰＬの底面にも配置されている。チャネル層ＣＮの内側にはコア層ＣＲが充填されている。チャネル層ＣＮ上の絶縁層５２中にはキャップ層ＣＰが配置されている。
図１（ｃ）（ｄ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層された積層構造を有している。上述のように、ピラーＰＬは例えば円形等の断面形状を有しており、Ｘ方向またはＹ方向等のいずれの断面で見ても略同じ形状を有する。このため、図１（ｃ）（ｄ）において断面方向は示していない。
ブロック絶縁層ＢＫ、トンネル絶縁層ＴＮ、及びコア層ＣＲは、例えば酸化シリコン層等である。電荷蓄積層ＣＴは、例えば窒化シリコン層等である。チャネル層ＣＮ及びキャップ層ＣＰは、ポリシリコン層またはアモルファスシリコン層等の半導体層である。
このような層構造によって、チャネル層ＣＮの下端部はソース線ＳＬと電気的に接続し、チャネル層ＣＮの上端部はキャップ層ＣＰと電気的に接続している。キャップ層ＣＰは、絶縁層５２，５３中に配置されるプラグＣＨを介して、絶縁層５４中に配置されるピット線ＢＬに電気的に接続されている。
図１（ｄ）に示すように、ピラーＰＬと複数のワード線ＷＬとの交差部には、それぞれメモリセルＭＣが形成される。ワード線ＷＬを介して所定の電圧が印加されること等により、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。このように、半導体記憶装置１は、例えばメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成されている。
図１（ｃ）に示すように、ピラーＰＬと選択ゲート線ＳＧＤ，ＳＧＳとの交差部には、それぞれ選択ゲートＳＴＤ，ＳＴＳが形成される。選択ゲート線ＳＧＤ，ＳＧＳを介して所定の電圧が印加されることにより、選択ゲートＳＴＤ，ＳＴＳがオンまたはオフして、それらの選択ゲートＳＴＤ，ＳＴＳが属するピラーＰＬのメモリセルＭＣが選択状態または非選択状態となる。
図１（ａ）に示すように、階段領域ＳＲは、例えば積層体ＬＭのＸ方向片側の一端部または両端部に配置されている。階段領域ＳＲは、ワード線ＷＬ、選択ゲート線ＳＧＤ，ＳＧＳ、及び絶縁層ＯＬ等の積層体ＬＭの各層が階段状に加工された階段部ＳＰを有する。換言すれば、積層体ＬＭのＸ方向片側の一端部または両端部は、積層体ＬＭの各層が階段状に加工されて終端している。
階段部ＳＰは、酸化シリコン層等である絶縁層５１に覆われている。第２の絶縁層としての絶縁層５１は、少なくとも積層体ＬＭの最上層の高さまで達している。積層体ＬＭを覆う絶縁層５２～５４は、階段部ＳＰ上の絶縁層５１をも覆う。
階段部ＳＰには、絶縁層５２，５１を貫通して、複数のワード線ＷＬ、及び選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ接続される複数のコンタクトＣＣが配置されている。個々のコンタクトＣＣはライナ層５６及び導電層２２を備える。
第４の絶縁層としてのライナ層５６は、例えば酸化シリコン層等であり、コンタクトＣＣの側壁部分に配置されている。第２の導電層としての導電層２２は、ライナ層５６の内側に充填されている。導電層２２は、コンタクトＣＣの接続対象となるワード線ＷＬ等と同様、タングステン層またはモリブデン層等である。
導電層２２の下端部は、接続対象のワード線ＷＬ、または選択ゲート線ＳＧＤ，ＳＧＳに電気的に接続されている。導電層２２の上端部は、絶縁層５３中に配置されるプラグＶ０を介して、絶縁層５４中に配置される上層配線ＭＸに電気的に接続されている。
上層配線ＭＸは、図示しない周辺回路に電気的に接続されている。周辺回路は、図示しないトランジスタ等を備えており、上層配線ＭＸ、プラグＶ０、ワード線ＷＬ、及び選択ゲート線ＳＧＤ，ＳＧＳ等を介してメモリセルＭＣ、及び選択ゲートＳＴＤ，ＳＴＳに所定の電圧を印加すること等により、メモリセルＭＣ、及び選択ゲートＳＴＤ，ＳＴＳの動作に寄与する。
ここで、階段部ＳＰにおけるワード線ＷＬ及びコンタクトＣＣ等の詳細の構成を図１（ｅ）に示す。
図１（ｅ）に示すように、階段部ＳＰを覆う絶縁層５１中には、階段部ＳＰの形状に沿って絶縁層ＳＴＰｎが配置されている。第３の絶縁層としての絶縁層ＳＴＰｎは、例えば窒化シリコン層等であり、絶縁層５１の一部である絶縁層５１ａを介して、階段部ＳＰの上方に配置されている。
コンタクトＣＣの導電層２２は、絶縁層ＳＴＰｎ上方の絶縁層５１、絶縁層ＳＴＰｎ、及び絶縁層ＳＴＰｎ下方の絶縁層５１である絶縁層５１ａを貫通して、例えば接続対象のワード線ＷＬに到達している。コンタクトＣＣのライナ層５６は、絶縁層５２の上面側に位置するコンタクトＣＣの上端部から、少なくとも絶縁層ＳＴＰｎ下方の絶縁層５１ａに到達している。ただし、ライナ層５６が、導電層２２と同様、絶縁層５１ａを貫通していてもよい。
コンタクトＣＣの導電層２２とライナ層５６との間には、導電層２２側から順に、バリアメタル層ＢＭ、及びブロック層ＢＬＫが介在されている。
第４の導電層としてのバリアメタル層ＢＭは、例えばチタン層、窒化チタン層、タンタル層、または窒化タンタル層等であり、ライナ層５６及びブロック層ＢＬＫの内側で、導電層２２の側壁を覆っている。
より具体的には、バリアメタル層ＢＭは、絶縁層５２上面側に位置するコンタクトＣＣの上端部から、絶縁層ＳＴＰｎ上方の絶縁層５１、絶縁層ＳＴＰｎ、及び絶縁層ＳＴＰｎ下方の絶縁層５１である絶縁層５１ａを貫通している。
また、バリアメタル層ＢＭは、導電層２２の側壁側から更に、そのコンタクトＣＣが接続されるワード線ＷＬの上面へと連続的に延びている。より具体的には、バリアメタル層ＢＭは、ワード線ＷＬ上面のコンタクトＣＣとの接続面を除く、ワード線ＷＬ全体を覆っている。つまり、バリアメタル層ＢＭは、導電層２２の側壁側から連続的に、ワード線ＷＬの上面、階段状に終端する端面、及び下面を覆っている。
金属含有絶縁層としてのブロック層ＢＬＫは、例えば酸化アルミニウム層等であり、ライナ層５６の内側で、バリアメタル層ＢＭを介して導電層２２の側壁を覆っている。
より具体的には、ブロック層ＢＬＫは、絶縁層５２の上面側に位置するコンタクトＣＣの上端部から、絶縁層ＳＴＰｎ上方の絶縁層５１、絶縁層ＳＴＰｎ、及び絶縁層ＳＴＰｎ下方の絶縁層５１である絶縁層５１ａを貫通している。
また、ブロック層ＢＬＫは、導電層２２の側壁側から更に、そのコンタクトＣＣが接続されるワード線ＷＬの上面へと連続的に延びている。より具体的には、ブロック層ＢＬＫは、バリアメタル層ＢＭを介して、ワード線ＷＬ上面のコンタクトＣＣとの接続面を除く、ワード線ＷＬ全体を覆っている。つまり、ブロック層ＢＬＫは、バリアメタル層ＢＭを介して、導電層２２の側壁側から連続的に、ワード線ＷＬの上面、階段状に終端する端面、及び下面を覆っている。
ここで、コンタクトＣＣの導電層２２と、接続対象のワード線ＷＬとの間の接続面には、バリアメタル層ＢＭ、及びブロック層ＢＬＫのいずれも介在していない。また、導電層２２とワード線ＷＬとの間の接続面には、導電層２２とワード線ＷＬとが接合されたことを示す痕跡、導電層２２とワード線ＷＬとの界面等は存在しない。
このように、コンタクトＣＣの導電層２２は、接続対象のワード線ＷＬと一体化されている。
なお、図１（ｅ）には、任意のワード線ＷＬ部分における拡大図が示されているが、選択ゲート線ＳＧＤ，ＳＧＳ部分においても、コンタクトＣＣとの接続構造はワード線ＷＬ部分と同様である。
つまり、選択ゲート線ＳＧＤ，ＳＧＳと接続されるコンタクトＣＣは、選択ゲート線ＳＧＤ，ＳＧＳとそれぞれ一体化された導電層２２を備える。すなわち、導電層２２と、選択ゲート線ＳＧＤ，ＳＧＳとの間には、これらが互いに接合されたことの痕跡、または界面等は存在しない。
また、これらのコンタクトＣＣは、導電層２２の側壁および選択ゲート線ＳＧＤ，ＳＧＳ全体を、それぞれ連続的に覆うバリアメタル層ＢＭを備える。また、これらのコンタクトＣＣは、バリアメタル層ＢＭの外側で、導電層２２の側壁および選択ゲート線ＳＧＤ，ＳＧＳ全体を、それぞれ連続的に覆うブロック層ＢＬＫを備える。
また、これらのコンタクトＣＣは、ブロック層ＢＬＫの外側で導電層２２の側壁をそれぞれ覆い、少なくとも絶縁層ＳＴＰｎ下方の絶縁層５１ａ中の深さ位置に至るライナ層５６を備える。
図１（ｂ）に示すように、積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割されている。
複数の板状コンタクトＬＩはそれぞれ、積層体ＬＭ内を積層体ＬＭの各層の積層方向に延びるとともに、メモリ領域ＭＲから階段領域ＳＲに至る積層体ＬＭ内の領域をＸ方向に沿う方向に延びる。つまり、複数の板状コンタクトＬＩは、Ｙ方向に互いに離れた位置で、絶縁層５２及び積層体ＬＭを貫通してソース線ＳＬに到達している。
板状コンタクトＬＩの側壁には酸化シリコン層等の絶縁層５５が配置されている。絶縁層５５の内側にはタングステン層等の導電層２１が充填されている。板状コンタクトＬＩの導電層２１は、図示しないプラグ等によって上層配線に電気的に接続されている。また、導電層２１の下端部はソース線ＳＬに電気的に接続されている。
以上の構成により、板状コンタクトＬＩは、例えばソース線コンタクトとして機能する。ただし、板状コンタクトＬＩの代わりに、ソース線コンタクトとしての機能を有さない絶縁層等が積層体ＬＭをＹ方向に分割していてもよい。
なお、上述の絶縁層ＳＴＰｎは、板状コンタクトＬＩの近傍には配置されない。
（半導体記憶装置の製造方法）
次に、図２～図８を用いて、実施形態の半導体記憶装置１の製造方法の例について説明する。図２～図８は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する断面図である。
まずは、図２に階段部ＳＰが形成される様子を示す。図２は、製造途中の階段領域ＳＲを含むＸ方向に沿う断面図である。
図２（ａ）に示すように、例えば導電性のポリシリコン層等を成膜し、あるいは、半導体基板の表層にドーパントを拡散してソース線ＳＬを形成する。
また、ソース線ＳＬ上に、第１の積層体としての積層体ＬＭｓを形成する。積層体ＬＭｓは、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された構成を有する。絶縁層ＮＬは、例えば窒化シリコン層等の犠牲層である。後に、絶縁層ＮＬがタングステン層またはモリブデン層等に置き換えられて、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが形成される。積層体ＬＭｓ上には絶縁層５１が形成される。
図２（ｂ）に示すように、積層体ＬＭｓの絶縁層ＮＬ，ＯＬを階段状に加工して、積層体ＬＭｓの端部に階段部ＳＰを形成する。このような階段部ＳＰは、積層体ＬＭｓ上面にレジスト層等のマスク層を形成し、酸素プラズマ等でマスク層をスリミングしつつ、１つの絶縁層ＮＬと１つの絶縁層ＯＬとを１セットとして、これらの絶縁層ＮＬ，ＯＬの加工を繰り返すことで形成される。
図２（ｃ）に示すように、階段部ＳＰを覆い、少なくとも未加工部分の積層体ＬＭｓの最上層と同じ高さまで達する絶縁層５１を形成する。このとき、絶縁層５１中に絶縁層ＳＴＰｎ（図１（ｅ）参照）を介在させる。ただし、絶縁層ＳＴＰｎは、階段部ＳＰのうち、後に板状コンタクトＬＩが形成される領域を避けて形成される。
また、積層体ＬＭの未加工部分、及び階段部ＳＰ上の絶縁層５１を覆う絶縁層５２を形成する。以上により、複数の絶縁層ＮＬ，ＯＬからなる階段部ＳＰを含む階段領域ＳＲの構成が積層体ＬＭｓに形成される。
次に、図３～図５に、ピラーＰＬが形成される様子を示す。図３～図５は、後にメモリ領域ＭＲとなる領域を含むＹ方向に沿う断面図である。
図３（ａ）に示すように、後にメモリ領域ＭＲとなる領域に、絶縁層５２及び積層体ＬＭｓを貫通してソース線ＳＬに到達するメモリホールＭＨを形成する。
図３（ｂ）に示すように、メモリホールＭＨの側壁を覆うメモリ層ＭＥを形成する。メモリ層ＭＥは、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮを順に積層することによって形成される（図１（ｃ）（ｄ））。このとき、絶縁層５２の上面にもメモリ層ＭＥが形成される。メモリホールＭＨの底面からはメモリ層ＭＥが除去されている。
図３（ｃ）に示すように、メモリホールＭＨの側壁および底面を覆う半導体層等のチャネル層ＣＮを形成する。メモリホールＭＨの側壁においては、チャネル層ＣＮはメモリ層ＭＥを介して形成される。このとき、絶縁層５２の上面にもメモリ層ＭＥを介してチャネル層ＣＮが形成される。
また、チャネル層ＣＮの内側にコア層ＣＲを充填する。このとき、絶縁層５２の上面にもメモリ層ＭＥ及びチャネル層ＣＮを介してコア層ＣＲが形成される。
図４（ａ）に示すように、コア層ＣＲをエッチバックする。このとき、チャネル層ＣＮをエッチストッパ層として、チャネル層ＣＮとの選択性を維持しつつコア層ＣＲをエッチバックする。これにより、絶縁層５２の上面およびメモリホールＭＨの上端部からコア層ＣＲが除去され、メモリホールＭＨ内に凹部ＤＮが形成される。
図４（ｂ）に示すように、チャネル層ＣＮをエッチバックする。このとき、メモリ層ＭＥをエッチストッパ層として、メモリ層ＭＥとの選択性を維持しつつチャネル層ＣＮをエッチバックする。これにより、絶縁層５２の上面およびメモリホールＭＨの上端部からメモリ層ＣＮが除去される。
一方、コア層ＣＲは、メモリ層ＭＥに含まれるトンネル絶縁層ＴＮ等と同種の酸化シリコン層等である。このため、メモリホールＭＨ内の深さ方向に掘り下げられたチャネル層ＣＮの上面からコア層ＣＲが突出する。
図４（ｃ）に示すように、メモリ層ＭＥをエッチバックする。これにより、絶縁層５２の上面およびメモリホールＭＨの上端部からメモリ層ＭＥが除去される。
このとき、少なくともチャネル層ＣＮとの選択性を維持しつつメモリ層ＭＥをエッチバックすることにより、メモリホールＭＨ内のチャネル層ＣＮが除去されることが抑制される。なお、チャネル層ＣＮの上面から突出していたコア層ＣＲも、メモリ層ＭＥに含まれるトンネル絶縁層ＴＮ等と同種の層であるのでエッチバックされる。これにより、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲのそれぞれの上端部のメモリホールＭＨ内における深さ位置が略等しくなる。
図５（ａ）に示すように、メモリホールＭＨ上端部の凹部ＤＮに、半導体層等のキャップ層ＣＰを充填する。
図５（ｂ）に示すように、キャップ層ＣＰの上面とともに絶縁層５２の上面全体をエッチバックする。これにより、絶縁層５２及びキャップ層ＣＰの厚さが減少する。
図５（ｃ）に示すように、絶縁層５２を積み増す。これにより、キャップ層ＣＰが絶縁層５２中に埋没される。以上により、ピラーＰＬが形成される。
次に、図６に、後にコンタクトＣＣとなるコンタクトホールＨＬが形成される様子を示す。図６は、階段部ＳＰのＸ方向に沿う一部拡大断面図である。
図６に示すように、階段部ＳＰ上には、窒化シリコン層等である絶縁層ＳＴＰｎを階段部ＳＰの形状に沿って介在させつつ、酸化シリコン層等の絶縁層５１が形成されている。
すなわち、絶縁層ＳＴＰｎの下方には、階段部ＳＰの階段形状に沿って階段部ＳＰを覆う絶縁層５１ａの薄層が形成されている。絶縁層ＳＴＰｎは、階段部ＳＰの階段形状に沿うように、絶縁層５１ａを介して階段部ＳＰを覆っている。絶縁層ＳＴＰｎ上には、階段部ＳＰを覆って積層体ＬＭｓの最上層の高さに達する絶縁層５１が形成されている。
図６（ａ）に示すように、絶縁層ＳＴＰｎ上方の絶縁層５２，５１を貫通して絶縁層ＳＴＰｎに到達するコンタクトホールＨＬを形成する。このとき、絶縁層ＳＴＰｎをエッチストッパ層として、絶縁層ＳＴＰｎとの選択性を維持しつつ絶縁層５１に対してドライエッチング等を行う。これにより、個々のコンタクトホールＨＬは、絶縁層５１における深さ位置が異なる絶縁層ＳＴＰｎにそれぞれ到達する。
図６（ｂ）に示すように、絶縁層ＳＴＰｎを対象とするドライエッチング等を行って、コンタクトホールＨＬ下端部の絶縁層ＳＴＰｎを貫通させる。これにより、個々のコンタクトホールＨＬは、少なくとも絶縁層ＳＴＰｎ下方の絶縁層５１ａ中における異なる深さ位置にそれぞれ到達する。
このとき、コンタクトホールＨＬの下端部が、絶縁層ＳＴＰｎを確実に貫通しているとともに、絶縁層ＮＬまで到達することなく絶縁層５１ａ中に留まっていることが好ましい。このためには、絶縁層ＳＴＰｎ下方の絶縁層５１ａをエッチストッパ層として、絶縁層５１ａとの選択性を維持しつつ、絶縁層ＳＴＰｎを対象とするドライエッチングを行うことが好ましい。
ただし、コンタクトホールＨＬ下方の絶縁層ＮＬを貫通していなければよく、例えばコンタクトホールＨＬの下端部が、絶縁層ＮＬの上面に到達していてもよい。ただし、コンタクトホールＨＬの下端部は絶縁層ＮＬ内に進入していないことが好ましい。
図６（ｃ）に示すように、コンタクトホールＨＬの側壁および底面を覆う酸化シリコン層等のライナ層５６を形成する。ライナ層５６は絶縁層５２の上面にも形成される。
図６（ｄ）に示すように、コンタクトホールＨＬ底面のライナ層５６と、ライナ層５６下方の絶縁層５１ａとを除去する。ライナ層５６は絶縁層５２の上面からも除去される。このとき、絶縁層ＮＬをエッチストッパ層として、絶縁層ＮＬとの選択性を維持しつつドライエッチング等を行う。
換言すれば、ライナ層５６には、絶縁層ＳＴＰｎと同様の窒化シリコン層等である絶縁層ＮＬに対し、ドライエッチングによる選択性を有する酸化シリコン層等が採用されている。
これにより、コンタクトホールＨＬ底面のライナ層５６と、絶縁層ＳＴＰｎ下方の絶縁層５１ａとを貫通させて、それぞれ異なる深さ位置の絶縁層ＮＬに到達するコンタクトホールＨＬが形成される。
なお、コンタクトホールＨＬは、例えば上端部から下端部へ向けて径が小さくなるテーパ形状となる。あるいは、コンタクトホールＨＬは、例えば上端部と下端部との間の所定深さにおいて径が最大となるボーイング形状となる。
また、コンタクトホールＨＬの下端部近傍において、コンタクトホールＨＬの径が、絶縁層ＳＴＰｎ等の面方向におけるライナ層５６の厚さ分だけ更に狭まっていてもよい。この場合、コンタクトホールＨＬの側壁が、図６（ｃ）の処理における絶縁層５１ａ中の到達位置に段差を有していてもよい。
ただし、上述の図６（ｂ）の処理において、コンタクトホールＨＬの下端部が、絶縁層ＮＬの上面に到達している場合には、図６（ｄ）の処理では、コンタクトホールＨＬ底面のライナ層５６を除去すればよく、これにより、コンタクトホールＨＬの底面に絶縁層ＮＬを露出させることができる。
また、上述の図６（ｂ）の処理において、コンタクトホールＨＬの下端部が絶縁層ＮＬの上面に到達していた場合、コンタクトホールＨＬ側壁のライナ層５６の下端部は、絶縁層ＮＬの上面にまで到達することとなる。この場合、図６（ｄ）の処理により絶縁層５１ａが追加エッチングされないので、コンタクトホールＨＬ側壁は絶縁層５１ａ中に段差を有さず、また、コンタクトホールＨＬ下端部の径が更に狭まることもない。
なお、上述の図６（ｂ）の処理において、コンタクトホールＨＬ下端部を少なくとも絶縁層ＮＬ上面にとどめ、絶縁層ＮＬ中に進入させないことで、コンタクトホールＨＬ側壁を覆うライナ層５６が絶縁層ＮＬ中にまで突出することが抑制される。これにより、絶縁層ＮＬ中に突出するライナ層５６の下端部が、後述するワード線ＷＬの形成を阻害して、ワード線ＷＬが局所的に薄くなってしまったり、ワード線ＷＬの電気抵抗が高まってしまったりすることが抑制される。
次に、図７に、複数の絶縁層ＮＬを複数のワード線ＷＬ等に置き換えて積層体ＬＭを形成する様子を示す。図７（Ａａ）～（Ａｃ）は、上述の図３～図５と同様、メモリ領域ＭＲを含むＹ方向に沿う断面図である。図７（Ｂａ）～（Ｂｃ）は、上述の図２と同様、階段領域ＳＲを含むＸ方向に沿う断面図である。
図７（Ａａ）に示すように、絶縁層５２及び積層体ＬＭｓを貫通し、ソース線ＳＬに到達する複数のスリットＳＴを形成する。スリットＳＴは、メモリ領域ＭＲから階段領域ＳＲに亘り、積層体ＬＭｓ内をＸ方向に沿う方向にも延びており、後に板状コンタクトＬＩとなる構成である。
図７（Ｂａ）に示すように、階段領域ＳＲにおいては、上述の図６に示したように、絶縁層５２，５１等を貫通し、複数の絶縁層ＮＬのそれぞれに到達する複数のコンタクトホールＨＬが形成されている。
図７（Ａｂ）（Ｂｂ）に示すように、スリットＳＴ及びコンタクトホールＨＬを介して、例えば熱リン酸等の薬液を積層体ＬＭｓへと注入し、積層体ＬＭｓ中の絶縁層ＮＬを除去する。
スリットＳＴにおいては、薬液はスリットＳＴの側壁部分から積層体ＬＭｓ中の個々の絶縁層ＮＬ側へと進入していき、複数の絶縁層ＮＬが並行して除去されていく。一方、コンタクトホールＨＬにおいては、個々のコンタクトホールＨＬの下端部から、個々のコンタクトホールＨＬにそれぞれ接続される絶縁層ＮＬ側へと薬液が進入し、複数の絶縁層ＮＬが個々に除去されていく。
これにより、積層体ＬＭｓ中の複数の絶縁層ＮＬが除去されて、複数の絶縁層ＯＬ間にそれぞれギャップ層ＧＰを有する第２の積層体としての積層体ＬＭｇが形成される。
図７（Ａｃ）（Ｂｃ）に示すように、スリットＳＴ及びコンタクトホールＨＬを介して、例えば導電材の原料ガス等を積層体ＬＭｇ中に注入し、積層体ＬＭｇ中の複数のギャップ層ＧＰに導電材を充填する。
スリットＳＴにおいては、原料ガスはスリットＳＴの側壁部分から積層体ＬＭｇ中の個々のギャップ層ＮＬ内へと進入していき、複数のギャップ層ＧＰが並行して導電材によって充填されていく。このとき、スリットＳＴ内の一部または全部が導電材によって充填されてもよい。
一方、コンタクトホールＨＬにおいては、個々のコンタクトホールＨＬの下端部から、個々のコンタクトホールＨＬにそれぞれ接続されるギャップ層ＧＰ内へと原料ガスが進入し、複数のギャップ層ＧＰが個々に導電材によって充填されていく。このとき、コンタクトホールＨＬ内にも導電材が充填される。
これにより、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳと、複数の絶縁層ＯＬとが交互に１層ずつ積層された第３の積層体としての積層体ＬＭが形成される。また、ライナ層５６の内側が導電層２２で充填されたコンタクトＣＣが形成される。
このように、積層体ＬＭの複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳと、コンタクトＣＣの導電層２２とは並行して形成される。このため、導電層２２と、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳとの間には界面等が形成されることなく、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳとそれぞれ一体化された導電層２２が形成される。
なお、図７に示すように積層体ＬＭｓ中の絶縁層ＮＬを除去して、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを形成する処理をリプレース処理とも呼ぶことがある。
ここで、図８に、より詳細なリプレース処理の様子を示す。図８は、上述の図６と同様、階段部ＳＰのＸ方向に沿う一部拡大断面図である。
図８（ａ）に示すように、階段部ＳＰにおいても、コンタクトホールＨＬ及びスリットＳＴ（図７（ａ）参照）を介して複数の絶縁層ＮＬが除去される。
なお、絶縁層ＳＴＰｎは、スリットＳＴ形成領域を避けて形成されている。つまり、絶縁層ＳＴＰｎはスリットＳＴとは接していない。また、コンタクトホールＨＬと絶縁層ＳＴＰｎとは、コンタクトホールＨＬ側壁のライナ層５６によって隔てられている。
このため、絶縁層ＳＴＰｎ側へは、スリットＳＴ及びコンタクトホールＨＬのいずれからも薬液は注入されず、絶縁層ＮＬと同種の窒化シリコン層等である絶縁層ＳＴＰｎは除去されない。
図８（ｂ）に示すように、コンタクトホールＨＬ及びスリットＳＴを介して、例えばブロック層ＢＬＫの原料ガス等が注入される。これにより、コンタクトホールＨＬの側壁、ギャップ層ＧＰの積層方向両側で互いに対向する絶縁層ＯＬの面上、及びギャップ層ＧＰ終端部における端面に、酸化アルミニウム層等のブロック層ＢＬＫが形成される。
つまり、ブロック層ＢＬＫは、コンタクトホールＨＬの下端部を除く部分においては、ライナ層５６を介してコンタクトホールＨＬの側壁を覆う。また、ブロック層ＢＬＫは、コンタクトホールＨＬの下端部においては、直接、コンタクトホールＨＬの側壁を覆う。また、ブロック層ＢＬＫは、コンタクトホールの側壁側から、ギャップ層ＧＰを挟んで積層体ＬＭｇの積層方向両側で互いに対向する絶縁層ＯＬの面上へと連続的に延びる。
またこのとき、複数の絶縁層ＯＬのスリットＳＴ側壁における端面にもブロック層ＢＬＫが形成される。
図８（ｃ）に示すように、コンタクトホールＨＬ及びスリットＳＴを介して、例えばバリアメタル層ＢＭの原料ガス等が注入される。これにより、コンタクトホールＨＬの側壁、ギャップ層ＧＰの積層方向両側で互いに対向する絶縁層ＯＬの面上、及びギャップ層ＧＰ終端部における端面に、ブロック層ＢＬＫを介して、窒化チタン層等のバリアメタル層ＢＭが形成される。
つまり、バリアメタル層ＢＭは、コンタクトホールＨＬの下端部を除く部分においては、ライナ層５６及びブロック層ＢＬＫを介してコンタクトホールＨＬの側壁を覆う。また、バリアメタル層ＢＭは、コンタクトホールＨＬの下端部においては、ブロック層ＢＬＫを介してコンタクトホールＨＬの側壁を覆う。また、バリアメタル層ＢＭは、コンタクトホールの側壁側から、ギャップ層ＧＰを挟んで積層体ＬＭｇの積層方向両側で互いに対向する絶縁層ＯＬの面上へと、ブロック層ＢＬＫの内側を連続的に延びる。
またこのとき、複数の絶縁層ＯＬのスリットＳＴ側壁における端面にも、ブロック層ＢＬＫを介してバリアメタル層ＢＭが形成される。
バリアメタル層ＢＭは、図８（ｄ）に示す次の処理において、コンタクトホールＨＬ内、及び積層体ＬＭｇのギャップ層ＧＰ内に導電材を充填する際のシード層として機能する。
図８（ｄ）に示すように、コンタクトホールＨＬ及びスリットＳＴを介して、例えば導電材の原料ガス等が注入される。これにより、積層体ＬＭｇ中の複数のギャップ層ＧＰにおけるバリアメタル層ＢＭの内側に導電材が充填されて、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが形成される。また、コンタクトホールＨＬ内のバリアメタル層ＢＭの内側に導電材が充填されて、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳとそれぞれ一体化された導電層２２が形成される。
またこのとき、スリットＳＴ内の一部または全部が導電材によって充填される。以上により、リプレース処理が完了する。
その後、スリットＳＴ内から、少なくとも導電材およびバリアメタル層ＢＭを除去する。このとき、スリットＳＴ内からブロック層ＢＬＫが除去されてもよい。ただし、複数の絶縁層ＯＬのスリットＳＴ側壁における端面の一部または全体にブロック層ＢＬＫが残っていてもよい。
また、スリットＳＴの側壁に絶縁層５５を形成し、絶縁層５５の内側に導電層２１を形成する。これにより、ソース線コンタクトとして機能する板状コンタクトＬＩが形成される。
このとき、板状コンタクトＬＩの導電層２１は、絶縁層５５によって複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳから絶縁される。また、スリットＳＴ側壁から導電材およびバリアメタル層ＢＭが除去されているので、板状コンタクトＬＩが複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの電気特性に影響を及ぼすことが抑制される。ブロック層ＢＬＫは、酸化アルミニウム層等の絶縁層であるので、板状コンタクトＬＩの側壁に残っていても、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの電気特性に影響を及ぼすことはない。
ただし、スリットＳＴ内から、少なくとも導電材およびバリアメタル層ＢＭを除去したのち、スリットＳＴ内に絶縁層を充填し、導電層２１を形成しなくともよい。この場合、絶縁層が充填されたスリットＳＴは、ソース線コンタクトとしての機能を有することなく、半導体記憶装置１の機能には寄与しない構造物となる。
また、絶縁層５２上に絶縁層５３を形成し、絶縁層５３を貫通してコンタクトＣＣの導電層２２に接続されるプラグＶ０を形成する。また、絶縁層５３，５２を貫通してピラーＰＬのキャップ層ＣＰに接続されるプラグＣＨを形成する。また、絶縁層５３上に絶縁層５４を形成し、絶縁層５４中に、プラグＶ０に接続される上層配線ＭＸと、プラグＣＨに接続されるビット線ＢＬとを形成する。
なお、プラグＶ０，ＣＨ、上層配線ＭＸ、及びビット線ＢＬは、デュアルダマシン法等を用いて一括して形成してもよい。
以上により、実施形態の半導体記憶装置１が製造される。
（概括）
３次元不揮発性メモリ等の半導体記憶装置においては、例えば複数の犠牲層と複数の絶縁層とが１層ずつ交互に積層された積層体から、スリットを介してリプレース処理を行って、複数の導電層を有する積層体が形成される。その後、階段部における複数の導電層のそれぞれに到達するコンタクトホールを形成し、コンタクトホール内を導電層で充填してコンタクトを形成する。これにより、個々の導電層を電気的に引き出すことができる。
しかしながら、積層体の複数の導電層と、コンタクト内の導電層とが別工程で形成されるため、例えばコンタクトホール形成時等に、コンタクトホール底面において積層体の複数の導電層の露出面が酸化されてしまうことがある。これにより、積層体の複数の導電層に対するコンタクトの接触抵抗が高まってしまう場合がある。
また、近年では、半導体記憶装置の記憶容量を増大させるため、積層体の積層数が増加する傾向にある。この場合、複数の導電層が階段状となった階段部の長さ、つまり、最上層の導電層から最下層の導電層までの長さである階段長が延びる。このため、スリットを介してリプレース処理を行う際、階段部の先端部分まで完全に導電材を充填することが困難となっている。
これにより、積層体の導電層内に空洞部分が残り、導電層の配線抵抗が高まってしまう場合がある。また、導電層内が空洞化していると、コンタクトホールを形成する際に、コンタクトホール下端部が、接続対象の導電層を貫通して、下層の導電層にまで到達してしまうことがある。これにより、コンタクトが接続対象ではない導電層に接続されてしまったり、積層体の複数の導電層間でショートが生じてしまったりする場合がある。
実施形態の半導体記憶装置１によれば、コンタクトＣＣは、階段部ＳＰの上方から１つのワード線ＷＬへと延び、そのワード線ＷＬと一体化された導電層２２を有する。これにより、複数のワード線ＷＬ等と接続されるコンタクトＣＣの接触抵抗を低減することができる。
実施形態の半導体記憶装置１によれば、コンタクトＣＣのライナ層５６は、絶縁層ＳＴＰｎ及び絶縁層ＮＬに対してドライエッチングによる選択性を有する層である。これにより、コンタクトホールＨＬ底面のライナ層５６及び下方の絶縁層５１ａを貫通させる際に絶縁層ＮＬを貫通してしまうことを抑制しつつ、到達深さがそれぞれ異なる複数のコンタクトホールＨＬを形成することができる。
実施形態の半導体記憶装置１によれば、コンタクトＣＣのバリアメタル層ＢＭは、導電層２２の側壁側から、コンタクトＣＣの接続対象のワード線ＷＬの上面であって、コンタクトＣＣとの接続面を除く面へと、ブロック層ＢＬＫの内側を連続的に延びる。このように、コンタクトＣＣとワード線ＷＬとの接続面にバリアメタル層ＢＭ等が介在されないので、コンタクトＣＣの接触抵抗をいっそう低減することができる。
実施形態の半導体記憶装置１の製造方法によれば、複数のコンタクトホールＨＬとともに、スリットＳＴを介して複数の絶縁層ＮＬを除去し、また、複数のコンタクトホールＨＬとともに、スリットＳＴを介して複数のギャップ層ＧＰを導電材で充填する。
これにより、積層体ＬＭのリプレース処理をより確実に行うことができ、階段部ＳＰの先端部分まで充分に導電材を充填することができる。このため、ワード線ＷＬ等が空洞化したり、コンタクトホールＨＬが接続対象のワード線ＷＬ等を貫通したりすることが抑制される。よって、コンタクトＣＣが接続対象ではないワード線ＷＬ等に接続されてしまったり、複数のワード線ＷＬ間等でショートが生じてしまったりするのを抑制することができる。
実施形態の半導体記憶装置１の製造方法によれば、複数の絶縁層ＮＬをエッチストッパ層とするドライエッチングを行って、複数のコンタクトホールＨＬの底面のライナ層５６と、絶縁層ＳＴＰｎの下方の絶縁層５１ａとを貫通させて、複数の絶縁層ＮＬに複数のコンタクトホールＨＬをそれぞれ到達させる。
このように、絶縁層ＮＬとの選択比を取りながら、ライナ層５６及び絶縁層５１ａを除去する。換言すれば、ライナ層５６を例えば絶縁層ＮＬに対して高選択比を有する酸化シリコン層等とすることで、絶縁層ＮＬを貫通してしまうことを抑制しつつ、到達深さの異なるコンタクトホールＨＬを一括して形成することができる。
（変形例）
次に、図９を用いて、実施形態の変形例の半導体記憶装置について説明する。変形例の半導体記憶装置は、ライナ層２３の材質が上述の実施形態とは異なる。
図９は、実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図である。図９においては、階段部ＳＰのＸ方向に沿う一部が拡大された断面が示されており、上述の図６及び図８の処理に相当する処理が示されている。なお、図９においては、上述の実施形態の半導体記憶装置１と同様の構成に同様の符号を付し、その説明を省略することがある。
図９（ａ）（ｂ）に示す処理は、上述の実施形態の図６（ａ）（ｂ）に示す処理と同様である。すなわち、図９（ａ）に示すように、絶縁層ＳＴＰｎをエッチストッパ層として、絶縁層ＳＴＰｎ上方の絶縁層５１を貫通し、絶縁層ＳＴＰｎに到達するコンタクトホールＨＬを形成する。また、図９（ｂ）に示すように、絶縁層ＳＴＰｎを対象とするドライエッチング等を行って、コンタクトホールＨＬ下端部を絶縁層５１ａ中の所定の深さ位置に到達させる。
図９（ｃ）に示すように、コンタクトホールＨＬの側壁および底面にライナ層２３を形成する。ライナ層２３は絶縁層５２の上面にも形成される。
第３の導電層としてのライナ層２３は、例えばタングステン層またはモリブデン層等の金属を含む導電性の層である。このように、金属を含むライナ層２３は、酸化シリコン層等である絶縁層５１ａに対してウェットエッチングによる選択性を有する。
図９（ｄ）に示すように、コンタクトホールＨＬ底面のライナ層２３を除去する。このとき、絶縁層ＳＴＰｎ下方の絶縁層５１ａをエッチストッパ層として、絶縁層５１ａとの選択性を維持しつつドライエッチング等を行う。これにより、コンタクトホールＨＬ下端部がライナ層２３を貫通する。なお、ライナ層２３は絶縁層５２の上面からも除去される。
また、ライナ層２３下方の絶縁層５１ａを除去する。このとき、積層体ＬＭｓの絶縁層ＮＬをエッチストッパ層として、絶縁層ＮＬとの選択性を維持しつつウェットエッチング等を行う。ウェットエッチングにおいては等方的に絶縁層５１ａが除去される。しかし、コンタクトホールＨＬの側面は、絶縁層５１ａに対して選択性を有するライナ層２３で覆われているため、コンタクトホールＨＬ側面の絶縁層５１までもがエッチングされてしまうことが抑制される。
これにより、コンタクトホールＨＬ底面のライナ層２３と、絶縁層ＳＴＰｎ下方の絶縁層５１ａとを貫通させて、それぞれ異なる深さ位置の絶縁層ＮＬに到達するコンタクトホールＨＬが形成される。
なお、ウェットエッチングによって等方的に絶縁層５１ａが除去されることにより、コンタクトホールＨＬ下端部においては、コンタクトホールＨＬの径が若干拡張された形状となっていてもよい。
これ以降、図９（ｅ）～図９（ｈ）に示す処理は、上述の実施形態の図８（ａ）～（ｄ）に示す処理と同様である。
図９（ｅ）に示すように、コンタクトホールＨＬ及びスリットＳＴ（図７（ａ）参照）を介して複数の絶縁層ＮＬを除去する。
なお、上述のように、絶縁層ＳＴＰｎはスリットＳＴ形成領域を避けて形成されている。また、コンタクトホールＨＬと絶縁層ＳＴＰｎとは、コンタクトホールＨＬ側壁のライナ層２３によって隔てられている。ライナ層２３は、絶縁層ＮＬを除去する薬液等に対して耐性を有する。このため、窒化シリコン層等である絶縁層ＳＴＰｎは除去されない。
図９（ｆ）に示すように、コンタクトホールＨＬ及びスリットＳＴを介して、例えばブロック層ＢＬＫの原料ガス等を注入し、コンタクトホールＨＬの側壁、ギャップ層ＧＰの積層方向両側で互いに対向する絶縁層ＯＬの面上、及びギャップ層ＧＰ終端部における端面に、酸化アルミニウム層等のブロック層ＢＬＫを形成する。
図９（ｇ）に示すように、コンタクトホールＨＬ及びスリットＳＴを介して、例えばバリアメタル層ＢＭの原料ガス等を注入し、コンタクトホールＨＬの側壁、ギャップ層ＧＰの積層方向両側で互いに対向する絶縁層ＯＬの面上、及びギャップ層ＧＰ終端部における端面に、ブロック層ＢＬＫを介して、窒化チタン層等のバリアメタル層ＢＭが形成される。
図９（ｈ）に示すように、コンタクトホールＨＬ及びスリットＳＴを介して、例えば導電材の原料ガス等を注入し、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳ、並びに複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳとそれぞれ一体化された導電層２２が形成される。また、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを含む積層体ＬＭ、並びに導電層等のライナ層２３を備えるコンタクトＣＣｍが形成される。
以上、変形例の半導体記憶装置は、図９に示す処理を除き、上述の実施形態の半導体記憶装置１における処理と同様の処理により製造される。
変形例の半導体記憶装置によれば、コンタクトＣＣｍのライナ層２３は、絶縁層５１ａに対してウェットエッチングによる選択性を有する層である。これにより、絶縁層５１ａを貫通して絶縁層ＮＬに到達するコンタクトホールＨＬの形成にウェットエッチングを用いることができる。
一般的に、ウェットエッチングにおいては、窒化シリコン層等である絶縁層ＮＬに対し、ドライエッチング等におけるよりも高い選択性を維持しつつ、酸化シリコン層等である絶縁層５１ａを除去することができる。よって、変形例の半導体記憶装置では、個々のコンタクトホールＨＬが絶縁層ＮＬを貫通してしまうことを、より確実に抑制することができる。よって、コンタクトＣＣｍが接続対象ではないワード線ＷＬ等に接続されてしまったり、複数のワード線ＷＬ間等でショートが生じてしまったりするのを、よりいっそう抑制することができる。
変形例の半導体記憶装置によれば、その他、上述の実施形態の半導体記憶装置１と同様の効果を奏する。
（その他の変形例）
上述の実施形態および変形例では、階段部ＳＰは、積層体ＬＭのＸ方向の端部に配置されることとした。しかし、複数のワード線ＷＬ等が階段状に加工された階段部ＳＰが、例えば積層体ＬＭの中央部に配置されてもよい。この場合、例えば積層体ＬＭの中央部を擂り鉢状に加工して、複数のコンタクトＣＣ，ＣＣｍが接続される階段部ＳＰとして機能させることができる。
上述の実施形態および変形例では、絶縁層ＮＬ，ＯＬを交互に積層して積層体ＬＭｓを形成することとした。しかし、積層体ＬＭｓは複数段（Ｔｉｅｒ）に分けて形成されてよく、その場合、ピラーＰＬ及び階段部ＳＰは、１段分の積層体ＬＭｓが形成されるごとに段階的に形成されてよい。これにより、ワード線ＷＬの積層数を更に増加させることができる。
上述の実施形態および変形例では、半導体記憶装置１等は、メモリセルＭＣの動作に寄与する周辺回路を備えることとした。周辺回路は、積層体の上方、下方、または積層体と同じ階層に配置することができる。
例えば、上述のソース線ＳＬが半導体基板の一部である場合、周辺回路は、積層体ＬＭ外側の半導体基板上に配置することができる。また、上述のソース線ＷＬがポリシリコン層等である場合、半導体基板上に周辺回路を形成し、層間絶縁層等で覆い、層間絶縁層上にソース線ＳＬ及び積層体ＬＭを形成することで、周辺回路を積層体ＬＭの下方に配置することができる。
あるいは、ソース線ＳＬ及び積層体ＬＭを支持基板上に形成し、周辺回路が設けられた半導体基板を積層体ＬＭの上方に貼り合わせることで、周辺回路を積層体ＬＭの上方に配置することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２２…導電層、２３，５６…ライナ層、５１，５１ａ，ＮＬ，ＳＴＰｎ…絶縁層、ＢＬＫ…ブロック層、ＢＭ…バリアメタル層、ＣＣ，ＣＣｍ…コンタクト、ＣＮ…チャネル層、ＣＲ…コア層、ＨＬ…コンタクトホール、ＬＭ，ＬＭｇ，ＬＭｓ…積層体、ＭＥ…メモリ層、ＯＬ…絶縁層、ＰＬ…ピラー、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＬ…ソース線、ＳＴＤ，ＳＴＳ…選択ゲート、ＷＬ…ワード線。

Claims (5)

  1. 複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の第１の導電層が階段状に加工された階段部を含む積層体と、
    前記階段部から前記積層体の積層方向と交差する第１の方向に離れた前記積層体内を前記積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成するピラーと、
    前記階段部に配置され、前記複数の第１の導電層のうちの１つと接続されるコンタクトと、を備え、
    前記コンタクトは、
    前記階段部の上方から前記１つの第１の導電層へと延び、前記１つの第１の導電層と一体化された第２の導電層を有する、
    半導体記憶装置。
  2. 少なくとも前記積層体の最上層の高さまで前記階段部を覆う第２の絶縁層と、
    前記階段部の形状に沿って前記第２の絶縁層中に配置され、前記第２の絶縁層とは種類が異なる第３の絶縁層と、を更に備え、
    前記コンタクトは、
    前記第２の導電層の側壁を覆い、少なくとも前記第３の絶縁層の下方位置まで延びるライナ層を有する、
    請求項１に記載の半導体記憶装置。
  3. 前記ライナ層は、前記第２の絶縁層と同種の第４の絶縁層である、
    請求項２に記載の半導体記憶装置。
  4. 前記ライナ層は、金属を含む第３の導電層である、
    請求項２に記載の半導体記憶装置。
  5. 複数の犠牲層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の犠牲層が階段状に加工された階段部を含む第１の積層体を形成し、
    前記階段部から前記第１の積層体の積層方向と交差する第１の方向に離れた前記第１の積層体内を前記積層方向に延びる半導体層と、前記半導体層の側壁を覆うメモリ層とを有するピラーを形成し、
    前記階段部に配置され、前記複数の犠牲層にそれぞれ到達する複数のコンタクトホールを形成し、
    前記複数のコンタクトホールを介して前記複数の犠牲層を除去し、前記複数の第１の絶縁層の間にそれぞれ配置される複数のギャップ層を有する第２の積層体を形成し、
    前記複数のコンタクトホールを介して前記複数のギャップ層と前記複数のコンタクトホールとを導電材で充填し、複数の第１の導電層と前記複数の第１の絶縁層とが１層ずつ交互に積層された第３の積層体を形成するとともに、前記複数の第１の導電層のそれぞれと接続される複数のコンタクトを形成する、
    半導体記憶装置の製造方法。
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