TW202324685A - 半導體記憶裝置以及半導體記憶裝置的製造方法 - Google Patents

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Abstract

實施形態提供一種可降低與多個導電層連接的接觸部的接觸電阻的半導體記憶裝置以及半導體記憶裝置的製造方法。實施形態的半導體記憶裝置包括：積層體，將多個第一導電層與多個第一絕緣層逐層交替地積層、且包括將多個第一導電層加工成階梯狀而成的階梯部；柱，自階梯部起於與積層體的積層方向交叉的第一方向上分離且於積層體內在積層方向上延伸，並於與多個第一導電層的至少一部分的交叉部分別形成記憶胞元；以及接觸部，配置於階梯部，且與多個第一導電層中的一個連接，接觸部具有第二導電層，所述第二導電層自階梯部的上方延伸至一個第一導電層且與一個第一導電層一體化。

Description

半導體記憶裝置以及半導體記憶裝置的製造方法
本發明的實施形態是有關於一種半導體記憶裝置以及半導體記憶裝置的製造方法。 [相關申請案的參照]
本申請案享有以日本專利申請案2021-201619號（申請日：2021年12月13日）為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的全部內容。
於三維非揮發性記憶體中，例如將記憶胞元三維地配置於積層有多個導電層的積層體中。另外，可藉由將該些多個導電層加工成階梯狀並分別與接觸部連接，將多個導電層電性引出。
本發明所要解決的課題為提供一種可降低與多個導電層連接的接觸部的接觸電阻的半導體記憶裝置以及半導體記憶裝置的製造方法。
實施形態的半導體記憶裝置包括：積層體，將多個第一導電層與多個第一絕緣層逐層交替地積層、且包括將所述多個第一導電層加工成階梯狀而成的階梯部；柱，自所述階梯部起於與所述積層體的積層方向交叉的第一方向上分離且於所述積層體內在所述積層方向上延伸，並於與所述多個第一導電層的至少一部分的交叉部分別形成記憶胞元；以及接觸部，配置於所述階梯部，且與所述多個第一導電層中的一個連接，所述接觸部具有第二導電層，所述第二導電層自所述階梯部的上方延伸至所述一個第一導電層且與所述一個第一導電層一體化。
以下，參照圖式來詳細說明本發明。再者，本發明並不受下述實施形態的限定。另外，下述實施形態中的結構部件包含本領域技術人員可容易地設想者或者實質上相同者。
（半導體記憶裝置的結構例） 圖1A～圖1E是表示實施形態的半導體記憶裝置1的結構的一例的剖面圖。圖1A是半導體記憶裝置1的包含記憶區域MR及階梯區域SR在內的沿著X方向的剖面圖。圖1B是半導體記憶裝置1的包含記憶區域MR在內的沿著Y方向的剖面圖。
圖1C及圖1D是半導體記憶裝置1的柱PL的一部分放大剖面圖，圖1C是選擇閘極線SGD、選擇閘極線SGS的高度位置處的柱PL的放大圖，圖1D是任意的字元線WL的高度位置處的柱PL的放大圖。
圖1E是半導體記憶裝置1的階梯部SP的沿著X方向的一部分放大剖面圖。
再者，於本說明書中，X方向及Y方向均是沿著後述的字元線WL的面的朝向的方向，X方向與Y方向相互正交。另外，有時將後述的字元線WL的電性引出方向稱為第一方向，該第一方向是沿著X方向的方向。另外，有時將與第一方向交叉的方向稱為第二方向，該第二方向是沿著Y方向的方向。其中，由於半導體記憶裝置1可能包含製造誤差，因此第一方向與第二方向未必正交。
如圖1A及圖1B所示，半導體記憶裝置1包括：源極線SL、積層體LM、絕緣層51～絕緣層53、插塞CH、插塞V0、位元線BL、以及上層配線MX。再者，於本說明書中，將朝向位於源極側的源極線SL的方向設為半導體記憶裝置1的下方向，將朝向位於汲極側的位元線BL的方向設為半導體記憶裝置1的上方向。
源極線SL例如是導電性的多晶矽層等。另外，源極線SL例如亦可為矽基板等半導體基板的一部分。該情況下，源極線SL亦可為於半導體基板的表層擴散有摻雜劑的導電性的層。
於源極線SL上配置有積層體LM。於積層體LM上，例如依次積層有為氧化矽層等的絕緣層52～絕緣層54。
積層體LM具有將多個字元線WL及選擇閘極線SGD、選擇閘極線SGS、與多個絕緣層OL逐層交替地積層而成的結構。於最上層的字元線WL的更上層配置有一個以上的選擇閘極線SGD，於最下層的字元線WL的更下層配置有一個以上的選擇閘極線SGS。
作為多個第一導電層的字元線WL及作為多個導電層的選擇閘極線SGD、選擇閘極線SGS例如是鎢層或鉬層等。作為多個第一絕緣層的絕緣層OL例如是氧化矽層等。
再者，於圖1A及圖1B的例子中，積層體LM包括八個字元線WL。另外，積層體LM包括各為一個的選擇閘極線SGD、選擇閘極線SGS。然而，字元線WL及選擇閘極線SGD、選擇閘極線SGS的層數並不取決於圖1A及圖1B的例子而為任意的層數。
積層體LM具有：記憶區域MR，配置有多個柱PL；以及階梯區域SR，包括將多個字元線WL等加工成階梯狀而成的階梯部SP。
多個柱PL於自積層體LM的積層方向觀察時具有例如圓形、橢圓形、或者長圓形（卵形）的剖面形狀，呈交錯狀分散地配置於記憶區域MR。
各個柱PL貫通積層體LM而到達源極線SL。另外，柱PL自柱PL的外周側起依次具有記憶層ME及通道層CN。通道層CN亦配置於柱PL的底面。於通道層CN的內側填充有芯層CR。於通道層CN上的絕緣層52中配置有蓋層CP。
如圖1C及圖1D所示，記憶層ME具有自柱PL的外周側起依次積層有阻隔絕緣層BK、電荷蓄積層CT、及隧道絕緣層TN的積層結構。如上所述，柱PL例如具有圓形等剖面形狀，即便於X方向或Y方向等任一方向上的剖面進行觀察時亦具有大致相同的形狀。因此，於圖1C及圖1D中未示出剖面方向。
阻隔絕緣層BK、隧道絕緣層TN、及芯層CR例如是氧化矽層等。電荷蓄積層CT例如是氮化矽層等。通道層CN及蓋層CP是多晶矽層或非晶矽層等半導體層。
藉由此種層結構，通道層CN的下端部與源極線SL電性連接，通道層CN的上端部與蓋層CP電性連接。蓋層CP經由絕緣層52、絕緣層53中所配置的插塞CH而電性連接於絕緣層54中所配置的位元線BL。
如圖1D所示，於柱PL與多個字元線WL的交叉部，分別形成記憶胞元MC。藉由經由字元線WL施加規定的電壓等，而對記憶胞元MC進行資料的寫入及讀出。如此，半導體記憶裝置1例如是作為將記憶胞元MC三維地配置而成的三維非揮發性記憶體而構成。
如圖1C所示，於柱PL與選擇閘極線SGD、選擇閘極線SGS的交叉部，分別形成選擇閘極STD、選擇閘極STS。藉由經由選擇閘極線SGD、選擇閘極線SGS施加規定的電壓，而選擇閘極STD、選擇閘極STS導通或關斷，從而該些選擇閘極STD、選擇閘極STS所屬的柱PL的記憶胞元MC成為選擇狀態或非選擇狀態。
如圖1A所示，階梯區域SR例如配置於積層體LM的X方向單側的一端部或兩端部。階梯區域SR具有將字元線WL、選擇閘極線SGD、選擇閘極線SGS、及絕緣層OL等積層體LM的各層加工成階梯狀而成的階梯部SP。換言之，積層體LM的X方向單側的一端部或兩端部於積層體LM的各層被加工成階梯狀後終止。
階梯部SP由為氧化矽層等的絕緣層51覆蓋。作為第二絕緣層的絕緣層51至少達到積層體LM的最上層的高度。覆蓋積層體LM的絕緣層52～絕緣層54亦覆蓋階梯部SP上的絕緣層51。
於階梯部SP，配置有貫通絕緣層52、絕緣層51而分別連接於多個字元線WL、及選擇閘極線SGD、選擇閘極線SGS的多個接觸部CC。各個接觸部CC包括襯墊層56及導電層22。
作為第四絕緣層的襯墊層56例如是氧化矽層等，配置於接觸部CC的側壁部分。作為第二導電層的導電層22填充於襯墊層56的內側。導電層22與成為接觸部CC的連接對象的字元線WL等同樣，是鎢層或鉬層等。
導電層22的下端部電性連接於作為連接對象的字元線WL、或選擇閘極線SGD、選擇閘極線SGS。導電層22的上端部經由配置於絕緣層53中的插塞V0而電性連接於配置於絕緣層54中的上層配線MX。
上層配線MX電性連接於未圖示的周邊電路。周邊電路包括未圖示的電晶體等，並且藉由經由上層配線MX、插塞V0、字元線WL、以及選擇閘極線SGD、選擇閘極線SGS等對記憶胞元MC、以及選擇閘極STD、選擇閘極STS施加規定的電壓等，而有助於記憶胞元MC、以及選擇閘極STD、選擇閘極STS的動作。
此處，將階梯部SP的字元線WL及接觸部CC等的詳細結構示於圖1E中。
如圖1E所示，於覆蓋階梯部SP的絕緣層51中，沿著階梯部SP的形狀而配置有絕緣層STPn。作為第一層的絕緣層STPn例如是氮化矽層等，且介隔作為絕緣層51的一部分的絕緣層51a而配置於階梯部SP的上方。只要第一層不與其他導電體結構連接，則亦可不是絕緣體。該情況下，第一層可為多晶矽層等，而不是氮化矽層。
接觸部CC的導電層22貫通絕緣層STPn上方的絕緣層51、絕緣層STPn、及絕緣層STPn下方的絕緣層51即絕緣層51a而到達例如作為連接對象的字元線WL。接觸部CC的襯墊層56自位於絕緣層52的上表面側的接觸部CC的上端部至少到達絕緣層STPn下方的絕緣層51a。其中，與導電層22同樣，襯墊層56亦可貫通絕緣層51a。
於接觸部CC的導電層22與襯墊層56之間，自導電層22側起依次介隔存在有障壁金屬層BM、及阻隔層BLK。
作為第四導電層的障壁金屬層BM例如是鈦層、氮化鈦層、鉭層、或氮化鉭層等，且於襯墊層56及阻隔層BLK的內側覆蓋導電層22的側壁。
更具體而言，障壁金屬層BM自位於絕緣層52上表面側的接觸部CC的上端部起，貫通絕緣層STPn上方的絕緣層51、絕緣層STPn、及絕緣層STPn下方的絕緣層51即絕緣層51a。
另外，障壁金屬層BM自導電層22的側壁側起進一步連續地延伸至與該接觸部CC連接的字元線WL的上表面。更具體而言，障壁金屬層BM覆蓋除了字元線WL上表面的與接觸部CC的連接面以外的字元線WL整體。即，障壁金屬層BM自導電層22的側壁側起連續地覆蓋字元線WL的上表面、以階梯狀終止的端面、以及下表面。
作為含金屬的絕緣層的阻隔層BLK例如是氧化鋁層等，且於襯墊層56的內側介隔障壁金屬層BM覆蓋導電層22的側壁。
更具體而言，阻隔層BLK自位於絕緣層52的上表面側的接觸部CC的上端部起，貫通絕緣層STPn上方的絕緣層51、絕緣層STPn、及絕緣層STPn下方的絕緣層51即絕緣層51a。
另外，阻隔層BLK自導電層22的側壁側起進一步連續地延伸至與該接觸部CC連接的字元線WL的上表面。更具體而言，阻隔層BLK介隔障壁金屬層BM覆蓋除了字元線WL上表面的與接觸部CC的連接面以外的字元線WL整體。即，阻隔層BLK介隔障壁金屬層BM自導電層22的側壁側起連續地覆蓋字元線WL的上表面、以階梯狀終止的端面、以及下表面。
此處，於接觸部CC的導電層22、與作為連接對象的字元線WL之間的連接面，均未介隔存在障壁金屬層BM、及阻隔層BLK的任一者。另外，於導電層22與字元線WL之間的連接面，並不存在表示導電層22與字元線WL接合的痕跡、導電層22與字元線WL的界面等。
如此，接觸部CC的導電層22與作為連接對象的字元線WL一體化。
再者，雖於圖1E中示出了任意的字元線WL部分的放大圖，但於選擇閘極線SGD、選擇閘極線SGS部分中，與接觸部CC的連接結構亦與字元線WL部分同樣。
即，與選擇閘極線SGD、選擇閘極線SGS連接的接觸部CC包括分別與選擇閘極線SGD、選擇閘極線SGS一體化的導電層22。即，於導電層22與選擇閘極線SGD、選擇閘極線SGS之間，並不存在該些相互接合的痕跡、或界面等。
另外，該些接觸部CC包括分別連續地覆蓋導電層22的側壁及選擇閘極線SGD、選擇閘極線SGS整體的障壁金屬層BM。另外，該些接觸部CC包括在障壁金屬層BM的外側分別連續地覆蓋導電層22的側壁及選擇閘極線SGD、選擇閘極線SGS整體的阻隔層BLK。
另外，該些接觸部CC包括在阻隔層BLK的外側分別覆蓋導電層22的側壁、且至少到達絕緣層STPn下方的絕緣層51a中的深度位置的襯墊層56。
如圖1B所示，積層體LM於Y方向上被多個板狀接觸部LI分割。
多個板狀接觸部LI分別於積層體LM內在積層體LM的各層的積層方向上延伸，並且於自記憶區域MR至階梯區域SR的積層體LM內的區域中在沿著X方向的方向上延伸。即，多個板狀接觸部LI於在Y方向上相互分離的位置處，貫通絕緣層52及積層體LM而到達源極線SL。
於板狀接觸部LI的側壁，配置有氧化矽層等絕緣層55。於絕緣層55的內側，填充有鎢層等導電層21。板狀接觸部LI的導電層21藉由未圖式的插塞等而電性連接於上層配線。另外，導電層21的下端部電性連接於源極線SL。
藉由以上結構，板狀接觸部LI例如作為源極線接觸部發揮功能。其中，亦可代替板狀接觸部LI，由不具有作為源極線接觸部的功能的絕緣層等於Y方向上分割積層體LM。
再者，所述絕緣層STPn並不配置於板狀接觸部LI的附近。
（半導體記憶裝置的製造方法） 接下來，使用圖2A～圖8D，對實施形態的半導體記憶裝置1的製造方法的例子進行說明。圖2A～圖8D是依次例示實施形態的半導體記憶裝置1的製造方法的流程的一部分的剖面圖。
首先，於圖2A～圖2C中示出形成階梯部SP的情況。圖2A～圖2C是包含製造中途的階梯區域SR在內的沿著X方向的剖面圖。
如圖2A所示，例如將導電性的多晶矽層等成膜，或者於半導體基板的表層使摻雜劑擴散而形成源極線SL。
另外，於源極線SL上，形成作為第一積層體的積層體LMs。積層體LMs具有將多個絕緣層NL與多個絕緣層OL逐層交替地積層而成的結構。絕緣層NL例如是氮化矽層等犧牲層。最後，將絕緣層NL置換為鎢層或鉬層等，形成字元線WL及選擇閘極線SGD、選擇閘極線SGS。於積層體LMs上形成絕緣層51。
如圖2B所示，將積層體LMs的絕緣層NL、絕緣層OL加工成階梯狀，於積層體LMs的端部形成階梯部SP。此種階梯部SP是藉由如下方式而形成：於積層體LMs上表面形成抗蝕劑層等遮罩層，並且利用氧電漿等使遮罩層細化（slimming），同時將一個絕緣層NL與一個絕緣層OL設為一組，反覆進行該些絕緣層NL、絕緣層OL的加工。
如圖2C所示，形成絕緣層51，所述絕緣層51覆蓋階梯部SP、且至少達到與未加工部分的積層體LMs的最上層相同的高度。此時，使絕緣層STPn（參照圖1E）介隔存在於絕緣層51中。其中，絕緣層STPn避開階梯部SP中的於之後形成板狀接觸部LI的區域而形成。
另外，形成絕緣層52，所述絕緣層52覆蓋積層體LM的未加工部分、及階梯部SP上的絕緣層51。藉由以上，於積層體LMs形成包括包含多個絕緣層NL、絕緣層OL的階梯部SP的階梯區域SR的結構。
接下來，於圖3A～圖5C中示出形成柱PL的情況。圖3A～圖5C是包含於之後成為記憶區域MR的區域在內的沿著Y方向的剖面圖。
如圖3A所示，於之後成為記憶區域MR的區域，貫通絕緣層52及積層體LMs而形成到達源極線SL的記憶孔MH。
如圖3B所示，形成覆蓋記憶孔MH的側壁的記憶層ME。記憶層ME藉由依次積層阻隔絕緣層BK、電荷蓄積層CT、及隧道絕緣層TN而形成（圖1C及圖1D）。此時，於絕緣層52的上表面亦形成記憶層ME。自記憶孔MH的底面去除了記憶層ME。
如圖3C所示，形成覆蓋記憶孔MH的側壁及底面的半導體層等通道層CN。於記憶孔MH的側壁，介隔記憶層ME形成通道層CN。此時，於絕緣層52的上表面亦介隔記憶層ME形成通道層CN。
另外，於通道層CN的內側填充芯層CR。此時，於絕緣層52的上表面亦介隔記憶層ME及通道層CN形成芯層CR。
如圖4A所示，對芯層CR進行回蝕（etch back）。此時，將通道層CN設為蝕刻停止層，於維持與通道層CN的選擇性的同時對芯層CR進行回蝕。藉此，自絕緣層52的上表面及記憶孔MH的上端部將芯層CR去除，從而於記憶孔MH內形成凹部DN。
如圖4B所示，對通道層CN進行回蝕。此時，將記憶層ME設為蝕刻停止層，於維持與記憶層ME的選擇性的同時對通道層CN進行回蝕。藉此，自絕緣層52的上表面及記憶孔MH的上端部將通道層CN去除。
另一方面，芯層CR是與記憶層ME中所含的隧道絕緣層TN等為相同種類的氧化矽層等。因此，芯層CR自記憶孔MH內的於深度方向上被深挖的通道層CN的上表面突出。
如圖4C所示，對記憶層ME進行回蝕。藉此，自絕緣層52的上表面及記憶孔MH的上端部將記憶層ME去除。
此時，於至少維持與通道層CN的選擇性的同時對記憶層ME進行回蝕，藉此抑制記憶孔MH內的通道層CN被去除的情況。再者，自通道層CN的上表面突出的芯層CR亦是與記憶層ME中所含的隧道絕緣層TN等為相同種類的層，因此被回蝕。藉此，記憶層ME、通道層CN、及芯層CR各自的上端部於記憶孔MH內的深度位置大致相等。
如圖5A所示，於記憶孔MH上端部的凹部DN中，填充半導體層等蓋層CP。
如圖5B所示，一併對蓋層CP的上表面以及絕緣層52的上表面整體進行回蝕。藉此，減少絕緣層52及蓋層CP的厚度。
如圖5C所示，追加絕緣層52。藉此，蓋層CP埋沒於絕緣層52中。藉由以上，形成柱PL。
接下來，於圖6A～圖6D中，示出形成於之後成為接觸部CC的接觸孔HL的情況。圖6A～圖6D是階梯部SP的沿著X方向的一部分放大剖面圖。
如圖6A～圖6D所示，於階梯部SP上，沿著階梯部SP的形狀使為氮化矽層等的絕緣層STPn介隔存在，同時形成有氧化矽層等絕緣層51。
即，於絕緣層STPn的下方，沿著階梯部SP的階梯形狀形成有覆蓋階梯部SP的絕緣層51a的薄層。絕緣層STPn以沿著階梯部SP的階梯形狀的方式介隔絕緣層51a覆蓋階梯部SP。於絕緣層STPn上，形成有覆蓋階梯部SP並達到積層體LMs的最上層的高度的絕緣層51。
如圖6A所示，貫通絕緣層STPn上方的絕緣層52、絕緣層51而形成到達絕緣層STPn的接觸孔HL。此時，將絕緣層STPn設為蝕刻停止層，於維持與絕緣層STPn的選擇性的同時對絕緣層51進行乾式蝕刻（dry etching）等。藉此，各個接觸孔HL分別到達絕緣層51中的深度位置不同的絕緣層STPn。
如圖6B所示，進行將絕緣層STPn設為對象的乾式蝕刻等，從而貫通接觸孔HL下端部的絕緣層STPn。藉此，各個接觸孔HL至少分別到達絕緣層STPn下方的絕緣層51a中的不同的深度位置。
此時，較佳為接觸孔HL的下端部確實地貫通絕緣層STPn，並且未到達絕緣層NL而停留於絕緣層51a中。因此，較佳為將絕緣層STPn下方的絕緣層51a設為蝕刻停止層，於維持與絕緣層51a的選擇性的同時進行將絕緣層STPn設為對象的乾式蝕刻。
其中，只要不貫通接觸孔HL下方的絕緣層NL即可，例如接觸孔HL的下端部亦可到達絕緣層NL的上表面。其中，較佳為接觸孔HL的下端部不進入絕緣層NL內。
如圖6C所示，形成覆蓋接觸孔HL的側壁及底面的氧化矽層等襯墊層56。襯墊層56亦形成於絕緣層52的上表面。
如圖6D所示，將接觸孔HL底面的襯墊層56、與襯墊層56下方的絕緣層51a去除。亦自絕緣層52的上表面將襯墊層56去除。此時，將絕緣層NL設為蝕刻停止層，並於維持與絕緣層NL的選擇性的同時進行乾式蝕刻等。
換言之，襯墊層56採用了相對於與絕緣層STPn同樣的為氮化矽層等的絕緣層NL而具有基於乾式蝕刻的選擇性的氧化矽層等。
藉此，貫通接觸孔HL底面的襯墊層56、與絕緣層STPn下方的絕緣層51a，而形成到達分別不同的深度位置的絕緣層NL的接觸孔HL。
再者，接觸孔HL例如成為直徑自上端部朝向下端部變小的錐形形狀。或者，接觸孔HL例如成為直徑於上端部與下端部之間的規定深度處最大的彎曲形狀。
另外，於接觸孔HL的下端部附近，接觸孔HL的直徑亦可以絕緣層STPn等的面方向上的襯墊層56的厚度的量進一步縮小。該情況下，接觸孔HL的側壁亦可於圖6C的處理中的絕緣層51a中的到達位置具有階差。
其中，於所述圖6B的處理中，在接觸孔HL的下端部到達絕緣層NL的上表面的情況下，於圖6D的處理中，只要將接觸孔HL底面的襯墊層56去除即可，藉此可使絕緣層NL露出至接觸孔HL的底面。
另外，於所述圖6B的處理中，在接觸孔HL的下端部到達絕緣層NL的上表面的情況下，接觸孔HL側壁的襯墊層56的下端部到達絕緣層NL的上表面。該情況下，由於並未藉由圖6D的處理來對絕緣層51a進行追加蝕刻，因此接觸孔HL側壁於絕緣層51a中不具有階差，另外，接觸孔HL下端部的直徑亦不會進一步縮小。
再者，於所述圖6B的處理中，藉由使接觸孔HL下端部至少停留於絕緣層NL上表面且不進入絕緣層NL中，而抑制覆蓋接觸孔HL側壁的襯墊層56突出至絕緣層NL中的情況。藉此，抑制突出至絕緣層NL中的襯墊層56的下端部阻礙後述的字元線WL的形成而字元線WL會局部變薄、或者字元線WL的電阻提高的情況。
接下來，於圖7Aa～圖7Bc中示出將多個絕緣層NL置換為多個字元線WL等來形成積層體LM的情況。圖7Aa～圖7Ac與所述圖3A～圖5C同樣，是包含記憶區域MR在內的沿著Y方向的剖面圖。圖7Ba～圖7Bc與所述圖2A～圖2C同樣，是包含階梯區域SR在內的沿著X方向的剖面圖。
如圖7Aa所示，貫通絕緣層52及積層體LMs而形成到達源極線SL的多個狹縫ST。狹縫ST為如下結構：自記憶區域MR至階梯區域SR，於積層體LMs內亦在沿著X方向的方向上延伸，於之後成為板狀接觸部LI。
如圖7Ba所示，於階梯區域SR中，如所述圖6A～圖6C所示般貫通絕緣層52、絕緣層51等而形成到達多個絕緣層NL各者的多個接觸孔HL。
如圖7Ab及圖7Bb所示，經由狹縫ST及接觸孔HL將例如熱磷酸等藥液注入至積層體LMs，將積層體LMs中的絕緣層NL去除。
於狹縫ST中，藥液自狹縫ST的側壁部分進入至積層體LMs中的各個絕緣層NL側，將多個絕緣層NL同時去除。另一方面，於接觸孔HL中，藥液自各個接觸孔HL的下端部進入至與各個接觸孔HL分別連接的絕緣層NL側，將多個絕緣層NL各別地去除。
藉此，將積層體LMs中的多個絕緣層NL去除，形成於多個絕緣層OL之間分別具有間隙層GP的作為第二積層體的積層體LMg。
如圖7Ac及圖7Bc所示，經由狹縫ST及接觸孔HL將例如導電材的原料氣體等注入至積層體LMg中，並將導電材填充至積層體LMg中的多個間隙層GP。
於狹縫ST中，原料氣體自狹縫ST的側壁部分進入至積層體LMg中的各個間隙層GP內，多個間隙層GP同時由導電材填充。此時，狹縫ST內的一部分或全部亦可由導電材填充。
另一方面，於接觸孔HL中，原料氣體自各個接觸孔HL的下端部進入至與各個接觸孔HL分別連接的間隙層GP內，多個間隙層GP各別地由導電材填充。此時，亦將導電材填充至接觸孔HL內。
藉此，形成將多個字元線WL及選擇閘極線SGD、選擇閘極線SGS、與多個絕緣層OL交替地逐層積層而成的作為第三積層體的積層體LM。另外，形成襯墊層56的內側由導電層22填充的接觸部CC。
如此，同時形成積層體LM的多個字元線WL及選擇閘極線SGD、選擇閘極線SGS、與接觸部CC的導電層22。因此，於導電層22、與字元線WL及選擇閘極線SGD、選擇閘極線SGS之間並未形成界面等，而是形成分別與字元線WL及選擇閘極線SGD、選擇閘極線SGS一體化的導電層22。
再者，有時亦將如下處理稱為替換（replace）處理，如圖7Aa～圖7Bc所示般將積層體LMs中的絕緣層NL去除並形成字元線WL及選擇閘極線SGD、選擇閘極線SGS。
此處，於圖8A～圖8D中示出更詳細的替換處理的情況。圖8A～圖8D與所述圖6同樣，是階梯部SP的沿著X方向的一部分放大剖面圖。
如圖8A所示，於階梯部SP中，亦經由接觸孔HL及狹縫ST（參照圖7A）將多個絕緣層NL去除。
再者，絕緣層STPn避開狹縫ST形成區域而形成。即，絕緣層STPn不與狹縫ST相接。另外，接觸孔HL與絕緣層STPn由接觸孔HL側壁的襯墊層56隔開。
因此，藥液不會自狹縫ST及接觸孔HL中的任一者注入至絕緣層STPn側，與絕緣層NL為相同種類的為氮化矽層等的絕緣層STPn不會被去除。
如圖8B所示，經由接觸孔HL及狹縫ST注入例如阻隔層BLK的原料氣體等。藉此，於接觸孔HL的側壁、在間隙層GP的積層方向兩側相互相向的絕緣層OL的面上、以及間隙層GP終端部的端面，形成氧化鋁層等阻隔層BLK。
即，阻隔層BLK於將接觸孔HL的下端部除外的部分中，介隔襯墊層56覆蓋接觸孔HL的側壁。另外，阻隔層BLK於接觸孔HL的下端部直接覆蓋接觸孔HL的側壁。另外，阻隔層BLK自接觸孔的側壁側起連續地延伸至隔著間隙層GP而於積層體LMg的積層方向兩側相互相向的絕緣層OL的面上。
另外，此時，於多個絕緣層OL的狹縫ST側壁的端面亦形成阻隔層BLK。
如圖8C所示，經由接觸孔HL及狹縫ST注入例如障壁金屬層BM的原料氣體等。藉此，於接觸孔HL的側壁、在間隙層GP的積層方向兩側相互相向的絕緣層OL的面上、及間隙層GP終端部的端面，介隔阻隔層BLK形成氮化鈦層等障壁金屬層BM。
即，障壁金屬層BM於將接觸孔HL的下端部除外的部分中，介隔襯墊層56及阻隔層BLK覆蓋接觸孔HL的側壁。另外，障壁金屬層BM於接觸孔HL的下端部，介隔阻隔層BLK覆蓋接觸孔HL的側壁。另外，障壁金屬層BM於阻隔層BLK的內側，自接觸孔的側壁側起連續地延伸至隔著間隙層GP而於積層體LMg的積層方向兩側相互相向的絕緣層OL的面上。
另外，此時，於多個絕緣層OL的狹縫ST側壁的端面亦介隔阻隔層BLK形成障壁金屬層BM。
障壁金屬層BM作為於圖8D所示的下一處理中向接觸孔HL內、及積層體LMg的間隙層GP內填充導電材時的種子層發揮功能。
如圖8D所示，經由接觸孔HL及狹縫ST注入例如導電材的原料氣體等。藉此，於積層體LMg中的多個間隙層GP中的障壁金屬層BM的內側填充導電材，形成多個字元線WL及選擇閘極線SGD、選擇閘極線SGS。另外，於接觸孔HL內的障壁金屬層BM的內側填充導電材，形成分別與多個字元線WL及選擇閘極線SGD、選擇閘極線SGS一體化的導電層22。
另外，此時，狹縫ST內的一部分或全部由導電材填充。藉由以上，結束替換處理。
其後，自狹縫ST內至少將導電材及障壁金屬層BM去除。此時，亦可自狹縫ST內將阻隔層BLK去除。其中，亦可於多個絕緣層OL的狹縫ST側壁的端面的一部分或整體殘留阻隔層BLK。
另外，於狹縫ST的側壁形成絕緣層55，並於絕緣層55的內側形成導電層21。藉此，形成作為源極線接觸部發揮功能的板狀接觸部LI。
此時，板狀接觸部LI的導電層21藉由絕緣層55而與多個字元線WL及選擇閘極線SGD、選擇閘極線SGS絕緣。另外，由於自狹縫ST側壁去除了導電材及障壁金屬層BM，因此抑制板狀接觸部LI對多個字元線WL及選擇閘極線SGD、選擇閘極線SGS的電特性造成影響的情況。由於阻隔層BLK為氧化鋁層等絕緣層，因此即便殘留於板狀接觸部LI的側壁，亦不會對多個字元線WL及選擇閘極線SGD、選擇閘極線SGS的電特性造成影響。
其中，亦可於自狹縫ST內至少將導電材及障壁金屬層BM去除後，向狹縫ST內填充絕緣層，且不形成導電層21。該情況下，填充有絕緣層的狹縫ST並不具有作為源極線接觸部的功能，成為不會有助於半導體記憶裝置1的功能的結構物。
另外，於絕緣層52上形成絕緣層53，並貫通絕緣層53而形成連接於接觸部CC的導電層22的插塞V0。另外，貫通絕緣層53、絕緣層52而形成連接於柱PL的蓋層CP的插塞CH。另外，於絕緣層53上形成絕緣層54，於絕緣層54中形成連接於插塞V0的上層配線MX、與連接於插塞CH的位元線BL。
再者，插塞V0、插塞CH、上層配線MX、及位元線BL亦可使用雙鑲嵌（dual damascene）法等一併形成。
藉由以上，製造實施形態的半導體記憶裝置1。
（總括） 於三維非揮發性記憶體等半導體記憶裝置中，例如自將多個犧牲層與多個絕緣層逐層交替地積層而成的積層體，經由狹縫進行替換處理，形成具有多個導電層的積層體。其後，形成到達階梯部中的多個導電層各者的接觸孔，利用導電層對接觸孔內進行填充，形成接觸部。藉此，可將各個導電層電性引出。
但是，由於藉由不同的步驟形成積層體的多個導電層、與接觸部內的導電層，因此例如於形成接觸孔時等，有時會於接觸孔底面使積層體的多個導電層的露出面氧化。藉此，有時接觸部相對於積層體的多個導電層的接觸電阻會提高。
另外，近年來，為了增大半導體記憶裝置的記憶容量，積層體的積層數有增加的傾向。該情況下，多個導電層成為階梯狀而成的階梯部的長度、亦即自最上層的導電層至最下層的導電層為止的長度即階梯長度延長。因此，於經由狹縫進行替換處理時，難以完全將導電材填充至階梯部的前端部分。
藉此，有時會於積層體的導電層內殘留空洞部分，導電層的配線電阻會提高。另外，若導電層內空洞化，則於形成接觸孔時，接觸孔下端部有時會貫通作為連接對象的導電層而到達下層的導電層。藉此，有時接觸部會與並非連接對象的導電層連接，或者會於積層體的多個導電層間發生短路。
根據實施形態的半導體記憶裝置1，接觸部CC具有自階梯部SP的上方延伸至一個字元線WL並與該字元線WL一體化的導電層22。藉此，可降低與多個字元線WL等連接的接觸部CC的接觸電阻。
根據實施形態的半導體記憶裝置1，接觸部CC的襯墊層56是相對於絕緣層STPn及絕緣層NL具有基於乾式蝕刻的選擇性的層。藉此，可抑制於貫通接觸孔HL底面的襯墊層56及下方的絕緣層51a時會貫通絕緣層NL的情況，同時可形成到達深度分別不同的多個接觸孔HL。
根據實施形態的半導體記憶裝置1，接觸部CC的障壁金屬層BM於阻隔層BLK的內側自導電層22的側壁側起連續地延伸至為作為接觸部CC的連接對象的字元線WL的上表面、且將與接觸部CC的連接面除外的面。如此，由於在接觸部CC與字元線WL的連接面未介隔存在障壁金屬層BM等，因此可進一步降低接觸部CC的接觸電阻。
根據實施形態的半導體記憶裝置1的製造方法，經由多個接觸孔HL以及狹縫ST將多個絕緣層NL去除，另外，經由多個接觸孔HL以及狹縫ST並利用導電材對多個間隙層GP進行填充。
藉此，可更確實地進行積層體LM的替換處理，可充分地將導電材填充至階梯部SP的前端部分。因此，抑制字元線WL等空洞化、或者接觸孔HL貫通作為連接對象的字元線WL等的情況。因此，可抑制接觸部CC會與並非連接對象的字元線WL等連接、或者會於多個字元線WL間等發生短路的情況。
根據實施形態的半導體記憶裝置1的製造方法，進行將多個絕緣層NL設為蝕刻停止層的乾式蝕刻，貫通多個接觸孔HL的底面的襯墊層56、與絕緣層STPn的下方的絕緣層51a，使多個接觸孔HL分別到達多個絕緣層NL。
如此，一邊取得與絕緣層NL的選擇比，一邊將襯墊層56及絕緣層51a去除。換言之，藉由將襯墊層56設為例如相對於絕緣層NL具有高選擇比的氧化矽層等，可抑制會貫通絕緣層NL的情況，同時一併形成到達深度不同的接觸孔HL。
（變形例） 接下來，使用圖9A～圖9H，對實施形態的變形例的半導體記憶裝置進行說明。變形例的半導體記憶裝置中，襯墊層23的材質與所述實施形態不同。
圖9A～圖9H是依次例示實施形態的變形例的半導體記憶裝置的製造方法的流程的一部分的剖面圖。於圖9A～圖9H中，示出了階梯部SP的沿著X方向的一部分經放大的剖面，且示出了與所述圖6A～圖6D及圖8A～圖8D的處理相當的處理。再者，於圖9A～圖9H中，對與所述實施形態的半導體記憶裝置1同樣的結構標註同樣的符號，且有時省略其說明。
圖9A及圖9B所示的處理與所述實施形態的圖6A及圖6B所示的處理同樣。即，如圖9A所示，將絕緣層STPn設為蝕刻停止層，貫通絕緣層STPn上方的絕緣層51而形成到達絕緣層STPn的接觸孔HL。另外，如圖9B所示，進行將絕緣層STPn設為對象的乾式蝕刻等，使接觸孔HL下端部到達絕緣層51a中的規定的深度位置。
如圖9C所示，於接觸孔HL的側壁及底面形成襯墊層23。襯墊層23亦形成於絕緣層52的上表面。
作為第三導電層的襯墊層23例如是鎢層或鉬層等包含金屬的導電性的層。如此，包含金屬的襯墊層23相對於為氧化矽層等的絕緣層51a具有基於濕式蝕刻（wet etching）的選擇性。
如圖9D所示，將接觸孔HL底面的襯墊層23去除。此時，將絕緣層STPn下方的絕緣層51a設為蝕刻停止層，並於維持與絕緣層51a的選擇性的同時進行乾式蝕刻等。藉此，接觸孔HL下端部貫通襯墊層23。再者，亦可自絕緣層52的上表面將襯墊層23去除。
另外，將襯墊層23下方的絕緣層51a去除。此時，將積層體LMs的絕緣層NL設為蝕刻停止層，並於維持與絕緣層NL的選擇性的同時進行濕式蝕刻等。於濕式蝕刻中，各向同性地去除絕緣層51a。然而，由於接觸孔HL的側面由相對於絕緣層51a具有選擇性的襯墊層23覆蓋，因此可抑制甚至接觸孔HL側面的絕緣層51亦會被蝕刻的情況。
藉此，貫通接觸孔HL底面的襯墊層23與絕緣層STPn下方的絕緣層51A而形成分別到達不同的深度位置的絕緣層NL的接觸孔HL。
再者，亦可藉由利用濕式蝕刻各向同性地去除絕緣層51a，而成為於接觸孔HL下端部，接觸孔HL的直徑稍微擴張的形狀。
此後，圖9E～圖9H所示的處理與所述實施形態的圖8A～圖8D所示的處理同樣。
如圖9E所示，經由接觸孔HL及狹縫ST（參照圖7A）將多個絕緣層NL去除。
再者，如上所述，絕緣層STPn避開狹縫ST形成區域而形成。另外，接觸孔HL與絕緣層STPn由接觸孔HL側壁的襯墊層23隔開。襯墊層23對於去除絕緣層NL的藥液等具有耐性。因此，為氮化矽層等的絕緣層STPn不會被去除。
如圖9F所示，經由接觸孔HL及狹縫ST注入例如阻隔層BLK的原料氣體等，於接觸孔HL的側壁、在間隙層GP的積層方向兩側相互相向的絕緣層OL的面上、及間隙層GP終端部的端面，形成氧化鋁層等阻隔層BLK。
如圖9G所示，經由接觸孔HL及狹縫ST注入例如障壁金屬層BM的原料氣體等，於接觸孔HL的側壁、在間隙層GP的積層方向兩側相互相向的絕緣層OL的面上、及間隙層GP終端部的端面，介隔阻隔層BLK形成氮化鈦層等障壁金屬層BM。
如圖9H所示，經由接觸孔HL及狹縫ST注入例如導電材的原料氣體等，形成多個字元線WL及選擇閘極線SGD、選擇閘極線SGS、以及分別與多個字元線WL及選擇閘極線SGD、選擇閘極線SGS一體化的導電層22。另外，形成包括多個字元線WL及選擇閘極線SGD、選擇閘極線SGS的積層體LM、以及包括導電層等的襯墊層23的接觸部CCm。
以上，關於變形例的半導體記憶裝置，除了圖9A～圖9H所示的處理以外，藉由與所述實施形態的半導體記憶裝置1中的處理同樣的處理來製造。
根據變形例的半導體記憶裝置，接觸部CCm的襯墊層23是相對於絕緣層51a具有基於濕式蝕刻的選擇性的層。藉此，可於貫通絕緣層51a而形成到達絕緣層NL的接觸孔HL時使用濕式蝕刻。
通常，於濕式蝕刻中，可在相對於為氮化矽層等的絕緣層NL維持比乾式蝕刻等更高的選擇性的同時，去除為氧化矽層等的絕緣層51a。因此，於變形例的半導體記憶裝置中，可更確實地抑制各個接觸孔HL會貫通絕緣層NL的情況。因此，可進一步抑制接觸部CCm會與並非連接對象的字元線WL等連接、或者會於多個字元線WL間等發生短路的情況。
根據變形例的半導體記憶裝置，除此之外，亦發揮與所述實施形態的半導體記憶裝置1同樣的效果。
（其他變形例） 於所述實施形態及變形例中，階梯部SP配置於積層體LM的X方向上的端部。然而，將多個字元線WL等加工成階梯狀而成的階梯部SP例如亦可配置於積層體LM的中央部。該情況下，例如，可將積層體LM的中央部加工成研缽狀，並作為與多個接觸部CC、接觸部CCm連接的階梯部SP發揮功能。
於所述實施形態及變形例中，將絕緣層NL、絕緣層OL交替地積層而形成積層體LMs。然而，積層體LMs亦可分為多段（層（Tier））來形成，該情況下，柱PL及階梯部SP可於每次形成一段積層體LMs時階段性地形成。藉此，可進一步增加字元線WL的積層數。
於所述實施形態及變形例中，半導體記憶裝置1等包括有助於記憶胞元MC的動作的周邊電路。周邊電路可配置於積層體的上方、下方或與積層體相同的階層。
例如，於所述源極線SL為半導體基板的一部分的情況下，周邊電路可配置於積層體LM外側的半導體基板上。另外，於所述源極線WL為多晶矽層等的情況下，可在半導體基板上形成周邊電路，利用層間絕緣層等進行覆蓋，且於層間絕緣層上形成源極線SL及積層體LM，藉此將周邊電路配置於積層體LM的下方。
或者，可於支撐基板上形成源極線SL及積層體LM，並將設置有周邊電路的半導體基板貼合於積層體LM的上方，藉此將周邊電路配置於積層體LM的上方。
對本發明的若干實施形態進行了說明，但該些實施形態是作為例子而提示者，並不意圖限定發明的範圍。該些新穎的實施形態能夠以其他各種形態來實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施形態或其變形包含於發明的範圍或主旨中，並且包含於申請專利範圍中所記載的發明及其均等的範圍中。
1:半導體記憶裝置 21、22:導電層 23、56:襯墊層 51、51a、52、53、54、55、NL、OL、STPn:絕緣層 BL:位元線 BK:阻隔絕緣層 BLK:阻隔層 BM:障壁金屬層 CC、CCm:接觸部 CH、V0:插塞 CN:通道層 CP:蓋層 CR:芯層 CT:電荷蓄積層 DN:凹部 GP:間隙層 HL:接觸孔 LI:板狀接觸部 LM、LMg、LMs:積層體 MC:記憶胞元 ME:記憶層 MH:記憶孔 MR:記憶區域 MX:上層配線 PL:柱 SL:源極線 SGD、SGS:選擇閘極線 SP:階梯部 SR:階梯區域 ST:狹縫 STD、STS:選擇閘極 TN:隧道絕緣層 WL:字元線
圖1A～圖1E是表示實施形態的半導體記憶裝置的結構的一例的剖面圖。 圖2A～圖2C是依次例示實施形態的半導體記憶裝置的製造方法的流程的一部分的剖面圖。 圖3A～圖3C是依次例示實施形態的半導體記憶裝置的製造方法的流程的一部分的剖面圖。 圖4A～圖4C是依次例示實施形態的半導體記憶裝置的製造方法的流程的一部分的剖面圖。 圖5A～圖5C是依次例示實施形態的半導體記憶裝置的製造方法的流程的一部分的剖面圖。 圖6A～圖6D是依次例示實施形態的半導體記憶裝置的製造方法的流程的一部分的剖面圖。 圖7Aa～圖7Bc是依次例示實施形態的半導體記憶裝置的製造方法的流程的一部分的剖面圖。 圖8A～圖8D是依次例示實施形態的半導體記憶裝置的製造方法的流程的一部分的剖面圖。 圖9A～圖9H是依次例示實施形態的變形例的半導體記憶裝置的製造方法的流程的一部分的剖面圖。
1:半導體記憶裝置
21、22:導電層
51、51a、52、53、54、55、OL、STPn:絕緣層
56:襯墊層
BL:位元線
BK:阻隔絕緣層
BLK:阻隔層
BM:障壁金屬層
CC:接觸部
CH、V0:插塞
CN:通道層
CP:蓋層
CR:芯層
CT:電荷蓄積層
LI:板狀接觸部
LM:積層體
MC:記憶胞元
ME:記憶層
MR:記憶區域
MX:上層配線
PL:柱
SL:源極線
SGD、SGS:選擇閘極線
SP:階梯部
SR:階梯區域
STD、STS:選擇閘極
TN:隧道絕緣層
WL:字元線

Claims (20)

  1. 一種半導體記憶裝置，包括： 積層體，逐層交替地積層有多個第一導電層與多個第一絕緣層、且包括所述多個第一導電層經加工成階梯狀而成的階梯部； 柱，於與所述積層體的積層方向交叉的第一方向上和所述階梯部分離且於所述積層體內在所述積層方向上延伸，並於與所述多個第一導電層的至少一部分的交叉部分別形成記憶胞元；以及 接觸部，配置於所述階梯部，且與所述多個第一導電層中的一個連接， 所述接觸部具有第二導電層， 所述第二導電層自所述階梯部的上方延伸至所述一個第一導電層且與所述一個第一導電層一體化。
  2. 如請求項1所述的半導體記憶裝置，進而包括： 第二絕緣層，覆蓋所述階梯部至少到所述積層體的最上層的高度；以及 第一層，沿著所述階梯部的形狀配置於所述第二絕緣層中，並且種類與所述第二絕緣層不同， 所述接觸部具有襯墊層， 所述襯墊層覆蓋所述第二導電層的側壁且至少延伸至所述第一層的下方位置。
  3. 如請求項2所述的半導體記憶裝置，其中 所述襯墊層是相對於所述第一層具有基於乾式蝕刻的選擇性的層。
  4. 如請求項3所述的半導體記憶裝置，其中 所述襯墊層是與所述第二絕緣層為相同種類的第四絕緣層。
  5. 如請求項2所述的半導體記憶裝置，其中 所述襯墊層是相對於所述第二絕緣層具有基於濕式蝕刻的選擇性的層。
  6. 如請求項5所述的半導體記憶裝置，其中 所述襯墊層為包含金屬的第三導電層。
  7. 如請求項2所述的半導體記憶裝置，其中 所述接觸部具有含金屬的絕緣層， 所述含金屬的絕緣層介隔存在於所述第二導電層與所述襯墊層之間、且於所述第二絕緣層內在所述積層方向上延伸， 所述含金屬的絕緣層貫通所述第一層的下方的所述第二絕緣層。
  8. 如請求項7所述的半導體記憶裝置，其中 所述含金屬的絕緣層自所述第二導電層的側壁側起連續地延伸至作為所述一個第一導電層的上表面且為將與所述接觸部的連接面除外的面。
  9. 如請求項8所述的半導體記憶裝置，其中 所述接觸部具有第四導電層， 所述第四導電層介隔存在於所述第二導電層與所述含金屬的絕緣層之間、且於所述第二絕緣層內在所述積層方向上延伸， 所述第四導電層貫通所述第一層的下方的所述第二絕緣層。
  10. 如請求項9所述的半導體記憶裝置，其中 所述第四導電層於所述含金屬的絕緣層的內側自所述第二導電層的側壁側起連續地延伸至作為所述一個第一導電層的上表面且為將與所述接觸部的連接面除外的面。
  11. 一種半導體記憶裝置的製造方法，其中 形成第一積層體，所述第一積層體逐層交替地積層有多個犧牲層與多個第一絕緣層、且包括所述多個犧牲層經加工成階梯狀而成的階梯部； 形成柱，所述柱具有半導體層以及記憶層，所述半導體層於與所述第一積層體的積層方向交叉的第一方向上和所述階梯部分離且於所述第一積層體內在所述積層方向上延伸，所述記憶層覆蓋所述半導體層的側壁； 形成多個接觸孔，所述多個接觸孔配置於所述階梯部且分別到達所述多個犧牲層； 經由所述多個接觸孔將所述多個犧牲層去除，形成具有分別配置於所述多個第一絕緣層之間的多個間隙層的第二積層體；且 經由所述多個接觸孔並利用導電材對所述多個間隙層與所述多個接觸孔進行填充，形成多個第一導電層與所述多個第一絕緣層逐層交替地積層而成的第三積層體，並且形成與所述多個第一導電層的各者連接的多個接觸部。
  12. 如請求項11所述的半導體記憶裝置的製造方法，其中 進而形成於所述第一積層體內在所述積層方向及所述第一方向上延伸的狹縫， 於形成所述第二積層體時， 經由所述多個接觸孔以及所述狹縫將所述多個犧牲層去除， 於形成所述第三積層體及所述多個接觸部時， 經由所述多個接觸孔以及所述狹縫並利用所述導電材對所述多個間隙層進行填充。
  13. 如請求項11所述的半導體記憶裝置的製造方法，其中 於形成所述第三積層體及所述多個接觸部時， 形成分別填充於所述多個接觸孔內且與所述多個第一導電層各者一體化的第二導電層。
  14. 如請求項11所述的半導體記憶裝置的製造方法，其中 進而形成覆蓋所述階梯部至少到所述第一積層體的最上層的高度的第二絕緣層，同時使種類與所述第二絕緣層不同的第一層沿著所述階梯部的形狀介隔存在於所述第二絕緣層中， 於形成所述多個接觸孔時， 進行將所述第一層設為蝕刻停止層的乾式蝕刻，貫通所述第一層的上方的所述第二絕緣層，使所述多個接觸孔分別到達所述第二絕緣層內的深度位置不同的所述第一層， 於使所述多個接觸孔到達所述第三絕緣層之後，進行將所述第一層設為對象的乾式蝕刻，使所述接觸孔分別至少到達所述第一層的下方的不同的深度位置。
  15. 如請求項14所述的半導體記憶裝置的製造方法，其中 於形成所述多個接觸孔時， 形成覆蓋所述多個接觸孔各自的側壁及位於所述第一層的下方的不同深度的所述多個接觸孔各自的底面的襯墊層， 進行將所述多個犧牲層設為蝕刻停止層的乾式蝕刻，貫通所述多個接觸孔的底面的所述襯墊層、與所述第一層的下方的所述第二絕緣層，使所述多個接觸孔分別到達所述多個犧牲層。
  16. 如請求項15所述的半導體記憶裝置的製造方法，其中 所述襯墊層是與所述第二絕緣層為相同種類的第四絕緣層。
  17. 如請求項14所述的半導體記憶裝置的製造方法，其中 於形成所述多個接觸孔時， 形成覆蓋所述多個接觸孔各自的側壁及位於所述第一層的下方的不同深度的所述多個接觸孔各自的底面的襯墊層， 進行將所述第一層的下方的所述第二絕緣層設為蝕刻停止層的乾式蝕刻，貫通所述多個接觸孔的底面的所述襯墊層，使所述多個接觸孔分別到達所述第一層的下方的所述第二絕緣層， 進行將所述多個犧牲層設為蝕刻停止層的濕式蝕刻，貫通所述多個接觸孔的底面中的所述第一層的下方的所述第二絕緣層，使所述多個接觸孔分別到達所述多個犧牲層。
  18. 如請求項17所述的半導體記憶裝置的製造方法，其中 所述襯墊層為包含金屬的第三導電層。
  19. 如請求項11所述的半導體記憶裝置的製造方法，其中 於形成所述第三積層體及所述多個接觸部時， 分別形成含金屬的絕緣層，所述含金屬的絕緣層分別覆蓋所述多個接觸孔的至少下端部的側壁，並且自所述多個接觸孔的側壁側起連續地延伸至隔著所述多個間隙層而於所述積層方向上的兩側相互相向的所述多個第一絕緣層的各自的面上。
  20. 如請求項19所述的半導體記憶裝置的製造方法，其中 於形成所述第三積層體及所述多個接觸部時， 分別形成第四導電層，所述第四導電層分別介隔所述含金屬的絕緣層覆蓋所述多個接觸孔的側壁，並且於所述含金屬的絕緣層的內側自所述多個接觸孔的側壁側起連續地延伸至隔著所述多個間隙層而於所述積層方向上的兩側相互相向的所述多個第一絕緣層的各自的面上。
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