JP2017107938A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】開孔の側壁が、垂直に近い半導体装置を提供する。
【解決手段】実施形態によれば、積層体１００と、メモリセルアレイ１と、柱状部ＣＬとを含む。積層体１００は、基板１０の主面１０ａ上に設けられる。積層体１００は、絶縁体４０を介して積層された複数の電極層（ＷＬ、ＳＧＳ）を含む。メモリセルアレイ１は、積層体１００内に設けられる。柱状部ＣＬは、メモリセルアレイ１内に設けられる。柱状部ＣＬは、積層体１００の積層方向に沿って延びる。柱状部ＣＬは、半導体ボディ２０と、膜中に電荷蓄積部を含むメモリ膜３０と、を含む。基板１０は、半導体ボディ２０と接触する第１接触部分１４０ａを含む。第１接触部分１４０ａは、積層体１００の積層方向に沿って凸状である。
【選択図】図６

Description

実施形態は、半導体装置およびその製造方法に関する。
複数の電極層が積層された積層体にメモリホールを形成し、そのメモリホール内に電荷蓄積膜および半導体膜が積層体の積層方向に延在して設けられた３次元構造のメモリデバイスが提案されている。メモリホールは開孔であり、そのアスペクト比は大きい。このため、メモリホールを下層まで垂直に加工することが困難である。メモリホールの径は、下層で小さく、上層で大きくなる。ワード線の抵抗値は、下層で低く、上層で高くなる。ワード線の抵抗値の違いは、例えば、ワード線の充放電特性をばらつかせる。ワード線の充放電特性のばらつきは、例えば、プログラムディスターブ、リードディスターブ等、誤書き込みの要因となる。開孔の側壁を、垂直に近づけることが望まれている。
特開２０１１−９６３４０号公報
実施形態は、開孔の側壁が、垂直に近い半導体装置およびその製造方法を提供する。
実施形態の半導体装置は、積層体と、メモリセルアレイと、柱状部とを含む。積層体は、基板の主面上に設けられる。積層体は、絶縁体を介して積層された複数の電極層を含む。メモリセルアレイは、積層体内に設けられる。柱状部は、メモリセルアレイ内に設けられる。柱状部は、積層体の積層方向に沿って延びる。柱状部は、半導体ボディと、膜中に電荷蓄積部を含むメモリ膜とを含む。基板は、半導体ボディと接触する第１接触部分を含む。第１接触部分は、積層体の積層方向に沿って凸状である。
図１は、実施形態の半導体装置の平面レイアウトを示す模式平面図である。 図２は、実施形態の半導体装置のメモリセルアレイの模式斜視図である。 図３は、実施形態の半導体装置のメモリセルアレイおよび階段部の模式平面図である。 図４は、図３中の４−４線に沿う模式断面図である。 図５は、図３中の５−５線に沿う模式断面図である。 図６は、実施形態の半導体装置の柱状部の模式断面図である。 図７は、実施形態の半導体装置の支柱の模式断面図である。 図８は、実施形態の半導体装置のゲートコンタクト部の模式断面図である。 図９は、実施形態の半導体装置のソース線の模式断面図である。 図１０は、実施形態の半導体装置の製造方法を示す模式断面図である。 図１１は、実施形態の半導体装置の製造方法を示す模式断面図である。 図１２は、実施形態の半導体装置の製造方法を示す模式断面図である。 図１３は、実施形態の半導体装置の製造方法を示す模式断面図である。 図１４は、実施形態の半導体装置の製造方法を示す模式断面図である。 図１５は、実施形態の半導体装置の製造方法を示す模式断面図である。 図１６は、実施形態の半導体装置の製造方法を示す模式断面図である。 図１７は、実施形態の半導体装置の製造方法を示す模式断面図である。 図１８は、実施形態の半導体装置の製造方法を示す模式断面図である。 図１９は、ホールパターンの模式平面図である。 図２０は、ホールパターンの模式平面図である。 図２１は、異方性エッチングの状態を示す模式断面図である。 図２２は、ホールパターンの配置を示す模式平面図である。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。実施形態の半導体装置は、メモリセルアレイを有する半導体記憶装置である。
図１は、実施形態の半導体装置の平面レイアウトを示す模式平面図である。
半導体装置は、メモリセルアレイ１と、階段部２とを有する。メモリセルアレイ１および階段部２は、基板上に設けられる。階段部２は、メモリセルアレイ１の外側に設けられる。図１において、基板の主面に対して平行な方向であって、相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
図２は、実施形態の半導体装置のメモリセルアレイ１の模式斜視図である。図３は、実施形態の半導体装置のメモリセルアレイ１および階段部２の模式平面図である。図４は、図３中の４−４線に沿う模式断面図である。図５は、図３中の５−５線に沿う模式断面図である。
図３〜図５に示すように、メモリセルアレイ１は、積層体１００と、複数の柱状部ＣＬと、複数のスリットＳＴとを有する。積層体１００は、ドレイン側選択ゲートＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲートＳＧＳを含む。
ソース側選択ゲートＳＧＳは、基板１０の主面１０ａ上に設けられている。基板１０は、例えば、半導体基板である。半導体基板は、例えば、シリコンを含む。複数のワード線ＷＬは、ソース側選択ゲートＳＧＳ上に設けられている。ドレイン側選択ゲートＳＧＤは、複数のワード線ＷＬ上に設けられている。ドレイン側選択ゲートＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲートＳＧＳは、電極層である。電極層の積層数は、任意である。
電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、離間して積層されている。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の間には、絶縁体４０が配置されている。絶縁体４０は、シリコン酸化物膜等の絶縁物であってもよく、エアギャップであってもよい。
ドレイン側選択トランジスタＳＴＤは、選択ゲートＳＧＤの少なくとも１つをゲート電極とする。ソース側選択トランジスタＳＴＳは、選択ゲートＳＧＳの少なくとも１つをゲート電極とする。ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが直列に接続される。メモリセルＭＣは、ワード線ＷＬの１つをゲート電極とする。
スリットＳＴは、積層体１００内に設けられている。スリットＳＴは、積層体１００内を、Ｚ方向（積層方向）およびＸ方向に延びる。スリットＳＴは、積層体１００を、Ｙ方向に複数に分離する。スリットＳＴによって分離された領域は、“ブロック”とよばれる。
柱状部ＣＬは、スリットＳＴによって分離された積層体１００内に設けられている。柱状部ＣＬは、Ｚ方向（積層方向）に延びる。柱状部ＣＬは、例えば、円柱状、もしくは楕円柱状に形成される。柱状部ＣＬは、メモリセルアレイ１内に、例えば、千鳥格子状、もしくは正方格子状に配置される。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬに配置される。
柱状部ＣＬの上端部の上方には、複数のビット線ＢＬが配置されている。複数のビット線ＢＬは、Ｙ方向に延びる。柱状部ＣＬの上端部は、コンタクト部Ｃｂを介して、ビット線ＢＬの１つに電気的に接続されている。１つのビット線ＢＬは、各ブロックから１つずつ選ばれた柱状部ＣＬに電気的に接続される。
図６は、実施形態の半導体装置の柱状部ＣＬの模式断面図である。図６は、例えば、図４に示した断面に対応する。図６は、柱状部ＣＬの中間の部分と下層の部分とを抽出して表す。図６には、メモリセルＭＣおよびソース側選択トランジスタＳＴＳが示されている。
柱状部ＣＬは、メモリホール（開孔）ＭＨ内に設けられている。メモリホールＭＨは、積層体１００内に設けられる。柱状部ＣＬは、メモリ膜３０、および半導体ボディ２０を含む。
メモリ膜３０は、メモリホールＭＨの内壁上に設けられている。メモリ膜３０の形状は、例えば、筒状である。メモリ膜３０は、カバー絶縁膜３１、電荷蓄積膜３２、およびトンネル絶縁膜３３を含む。
カバー絶縁膜３１は、メモリホールＭＨの内壁上に設けられている。カバー絶縁膜３１は、例えば、シリコン酸化物、又はシリコン酸化物とアルミニウム酸化物とを含む。カバー絶縁膜３１は、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）を形成するとき、例えば、電荷蓄積膜３２を、エッチングから保護する。
電荷蓄積膜３２は、カバー絶縁膜３１上に設けられている。電荷蓄積膜３２は、例えば、シリコン窒化物を含む。電荷蓄積膜３２は、シリコン窒化物の他、ハフニウム酸化物を含んでいてもよい。電荷蓄積膜３２は、膜中に、電荷をトラップするトラップサイトを有し、電荷をトラップする。メモリセルＭＣのしきい値は、トラップした電荷の有無、およびトラップした電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
トンネル絶縁膜３３は、電荷蓄積膜３２上に設けられている。トンネル絶縁膜３３は、例えば、シリコン酸化物、又はシリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜３３は、電荷蓄積膜３２と半導体ボディ２０との間の電位障壁である。トンネル絶縁膜３３は、半導体ボディ２０から電荷蓄積膜３２に電荷を注入するとき（書き込み動作）、および電荷蓄積膜３２から半導体ボディ２０に電荷を拡散させるとき（消去動作）、電荷がトンネリングする。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、柱状部ＣＬの周囲を囲む。
メモリ膜３０上には、半導体ボディ２０が設けられている。半導体ボディ２０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電型は、例えば、Ｐ型である。半導体ボディ２０は、例えば、基板１０に電気的に接続される。
階段部２は、積層体１００を含む。積層体１００は、階段部２において、複数の構造体１１０を含む。階段部２は、構造体１１０を、階段状に積層することで得られる。構造体１１０は、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）と、絶縁体４０と、を含む。階段部２において、構造体１１０の上面が露出した部分を“テラス１１１”という。また、構造体１１０の側面の側面が露出した部分を“段差１１２”という。
構造体１１０上には、第１絶縁膜１１５が設けられている。第１絶縁膜１１５は、例えば、シリコン酸化物を含む。第１絶縁膜１１５は、階段部２が設けられ、階段部２において窪みを生じた積層体１００上に、例えば、所定の成膜方法（例えば、ＣＶＤ法）を用いて、形成される。第１絶縁膜１１５を、積層体１００上に形成した後、第１絶縁膜１１５は、第１絶縁膜１１５の上面と、積層体１００の上面とが、互いにほぼ一致するまで後退される。これにより、階段部２上に生じた窪みは、第１絶縁膜１１５によって埋め込まれ、半導体装置の表面は、メモリセルアレイ１から階段部２にかけて平坦化される。積層体１００および第１絶縁膜１１５上には、第２絶縁膜１１６が設けられている。第２絶縁膜１１６上には、第３絶縁膜１１７が設けられている。第３絶縁膜１１７上には、第４絶縁膜１１８が設けられている。第２〜第４絶縁膜１１６〜１１８は、例えば、シリコン酸化物を含む。
階段部２において、第１絶縁膜１１５および構造体１１０内には、複数のホールＨＲが設けられている。ホールＨＲは、テラス１１１を介して、例えば、基板１０に達する。ホールＨＲは、例えば、構造体１１０の１つ１つに設けられる。支柱１２０が設けられている。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、絶縁体４０と絶縁体４０との間に設けられていた置換部材を、導電物にリプレイスすることで形成される。置換部材は、例えば、シリコン窒化物を含む。導電物は、例えば、タングステンを含む。リプレイス工程時、絶縁体４０と絶縁体４０との間には、空間が生じる。支柱１２０は、リプレイス工程において、絶縁体４０を支える。
図７は、実施形態の半導体装置の支柱１２０の模式断面図である。図７は、例えば、図５に示した断面に対応する。図７は、支柱１２０の中間の部分と下層の部分とを抽出して表す。
図７に示すように、支柱１２０は、絶縁体である。支柱１２０は、例えば、シリコン酸化物膜１２１と、シリコン窒化物膜１２２とを含む。シリコン酸化物膜１２１は、例えば、ホールＨＲの内壁上に設けられている。シリコン酸化物膜１２１の形状は、例えば、底を有する筒状である。シリコン窒化物膜１２２は、シリコン酸化物膜１２１上に設けられている。シリコン窒化物膜１２２の形状は、例えば、柱状である。シリコン酸化物膜１２１は、リプレイス工程において、エッチングに対する障壁となる。シリコン酸化物膜１２１が、ホールＨＲの内壁上に設けられていることで、リプレイス工程において、シリコン窒化物膜１２２は、エッチングから保護される。
階段部２において、第１絶縁膜１１５、第２絶縁膜１１６、第３絶縁膜１１７には複数のコンタクトホールＣＣが設けられている。コンタクトホールＣＣは、テラス１１１を介して、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）に達する。コンタクトホールＣＣは、例えば、構造体１１０の１つ１つに設けられる。コンタクトホールＣＣ内には、ゲートコンタクト部１２３が設けられている。
図８は、実施形態の半導体装置のゲートコンタクト部１２３の模式断面図である。図８は、例えば、図５に示した断面に対応する。図８は、ゲートコンタクト部１２３の中間の部分と下層の部分とを抽出して表す。
図８に示すように、ゲートコンタクト部１２３は、シリコン酸化物膜１２４と、導電体１２５とを含む。導電体１２５は、例えば、タングステンである。導電体１２５は、テラス１１１を介して電極層（ＳＧＤ、ＷＬ、ＳＧＳ）と電気的に接続される。図８においては、ワード線ＷＬに接続される導電体１２５が示されている。
メモリセルアレイ１および階段部２において、第１絶縁膜１１５、第２絶縁膜１１６、第３絶縁膜１１７には、複数のスリットＳＴが設けられている。スリットＳＴは、テラス１１１および積層体１００を介して、基板１０に達する。スリットＳＴ内には、ソース線ＳＬが配置される。
図９は、実施形態の半導体装置のソース線ＳＬの模式断面図である。図９は、例えば、図５に示した断面に対応する。図９は、ソース線ＳＬの中間の部分と下層の部分とを抽出して表す。
図９に示すように、ソース線ＳＬは、導電体を含む。導電体は、例えば、タングステンである。ソース線ＳＬは、側壁絶縁膜１２６を介して、積層体１００と電気的に絶縁される。側壁絶縁膜１２６は、例えば、シリコン酸化物を含む。ソース線ＳＬは、スリットＳＴの底を介して、基板１０と電気的に接続される。ソース線ＳＬと側壁絶縁膜１２６との間、およびソース線ＳＬと基板１０との間には、例えば、バリア膜１２７が設けられている。バリア膜１２７は、例えば、チタン、又はチタンと窒化チタンとを含む。バリア膜１２７を含む場合、ソース線ＳＬは、バリア膜１２７を介して、基板１０と電気的に接続される。ソース線ＳＬは、例えば、積層方向（Ｚ方向）およびＸ方向に、板状に延びる。ソース線ＳＬの上方には、上層配線８０が配置されている（図２参照）。上層配線８０はＹ方向に延びる。上層配線８０は、上層配線８０は、Ｙ方向に沿って並ぶ複数のソース線ＳＬと電気的に接続される。
また、図４に示すように、階段部２において、第４絶縁膜１１８内には、配線部１３０が設けられている。配線部１３０は、ゲートコンタクト部１２３と電気的に接続される。配線部１３０は、図示せぬメモリ周辺回路と電気的に接続される。メモリ周辺回路は、基板１０上に設けられる。また、コンタクト部Ｃｂは、メモリセルアレイ１において、第３絶縁膜１１７および第４絶縁膜１１８内に設けられる。
実施形態の半導体装置は、基板１０と半導体ボディ２０とが接触する接触部分１４０ａを含む。実施形態の接触部分１４０ａは、基板１０の主面１０ａから積層体１００に向かって突出する。基板１０と半導体ボディ２０との接触部分１４０ａは、積層体１００の積層方向（Ｚ方向）に沿って凸状である（例えば、図６参照）。同様に、基板１０と支柱１２０との接触部分１４０ｂも、積層体１００の積層方向（Ｚ方向）に沿って凸状である（例えば、図７参照）。さらに、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とゲートコンタクト部１２３との接触部分１４０ｃも、積層体１００の積層方向（Ｚ方向）に沿って凸状である（例えば、図８参照）。そして、基板１０とソース線ＳＬとの接触部分１４０ｄについても、積層体１００の積層方向（Ｚ方向）に沿って凸状である（例えば、図９参照）。
次に、実施形態の半導体装置の製造方法を説明する。
図１０〜図１８は、実施形態の半導体装置の製造方法を示す模式断面図である。図１０〜図１８は、図６に示した断面に対応する。また、図１０〜図１９は、実施形態の半導体装置の柱状部ＣＬの製造方法を示す。
図１０に示すように、積層体１００を、基板１０の主面１０ａ上に形成する。積層体１００は、絶縁体４０と、置換部材４１とを、交互に積層することで形成される。絶縁体４０は、例えば、シリコン酸化物を含む。置換部材４１は、絶縁体４０と、エッチング選択比をとれる材料が選ばれる。置換部材４１は、例えば、シリコン窒化物を含む。絶縁体４０、および置換部材は、例えば、ＣＶＤ法を用いて形成される。次に、マスク層６０を、積層体１００上に形成する。次に、ホールパターン６１を、マスク層６０に形成する。ホールパターン６１は、本製造方法においては、メモリホールＭＨのパターンに対応する。
図１９は、ホールパターン６１の模式平面図である。
図１９に示すように、本製造方法においては、ホールパターン６１は、その内側に、アイランドパターン６１ａを有する。ホールパターン６１、およびアイランドパターン６１ａはそれぞれ、例えば、円形である。ホールパターン６１、およびアイランドパターン６１ａは、例えば、同心円である。これにより、ホールパターン６１は、リング状パターンとなる。
このように、実施形態の半導体装置を製造する場合、ホールパターン６１の内側に、アイランドパターン６１ａを形成し、ホールパターン６１を、リング状とする。リング状のホールパターン６１は、メモリホールＭＨを形成する場合の他、ホールＨＲ、およびコンタクトホールＣＣを形成する場合にも使用する。スリットＳＴは、矩形状である。スリットＳＴのパターンは、スペースパターンとなる。しかし、スリットＳＴのスペースパターンは、平面から見ると、ホールパターンと同様に、閉じている。したがって、スリットＳＴを形成する場合にも、図２０に示すように、ライン状のアイランドパターン６２ａを、矩形状のスペースパターン６２の内側に、形成すればよい。
次に、マスク層６０をエッチングのマスクに用いて、積層体１００をエッチングし、メモリホールＭＨを、積層体１００内に形成する。エッチングは、異方性エッチングである。異方性エッチングは、例えば、反応性イオンエッチング（ＲＩＥ）である。異方性エッチングの初期の段階においては、図１１に示すように、リング状のホールパターン６１の縁が、エッチングされる。エッチングが進むと、図１２に示すように、ホールパターン６１の外側の部分よりも、ホールパターン６１の内側のアイランドパターン６１ａのほうが、エッチングが先行する。このため、図１３〜図１４に示すように、エッチングは、アイランドパターン６１ａに対応して形成された凸状部分６３を、メモリホールＭＨの内側に残しつつ、積層体１００に進行する。
図２１は、異方性エッチングの状態を示す模式断面図である。
図２１に示すように、積層体１００が、異方性エッチングされているとき、イオンは、凸状部分６３の、丸みを帯びた角部６３ａにおいて、反射する。反射したイオンは、メモリホールＭＨの側壁をエッチングする。このため、下層にいくほど、細くなるように傾いていたメモリホールＭＨの側壁は、メモリホールＭＨの内部に、凸状部分６３を含まない場合に比較して、より垂直に近いものとなる。
最終的に、図１５に示すように、メモリホールＭＨの底に露出した基板１０の主面１０ａには、積層方向（Ｚ方向）に沿って凸状の接触部分１４０ａが形成される。
このように、実施形態の製造方法では、開孔の形成に、内側に、アイランドパターン６１ａを含み、リング状のホールパターン６１を有したマスク層６０を用いる。このようなマスク層６０においては、アイランドパターン６１ａのサイズ、ホールパターン６１どうしの間隔を、以下のように設定するとよい。
図２２は、ホールパターンの配置を示す模式平面図である。
図２２に示すように、ホールパターン６１どうしの間隔ｄＸ、ｄＹ、ｄＸＹは、アイランドパターン６１ａの径ｄａよりも広く設定する。間隔ｄＸは、Ｘ方向に沿って隣り合うホールパターン６１どうしの間隔である。間隔ｄＹは、Ｙ方向に沿って隣り合うホールパターン６１どうしの間隔である。間隔ｄＸＹは、斜め方向に沿って隣り合うホールパターン６１どうしの間隔である。
次に、図１６に示すように、メモリ膜３０を、メモリホールＭＨの側壁、およびメモリホールＭＨの底に露出した主面１０ａ上に形成する。メモリ膜３０は、例えば、図６に示したカバー絶縁膜３１を、メモリホールＭＨの内壁およびメモリホールＭＨの底に露出した接触部分１４０ａ上に形成し、電荷蓄積膜３２を、カバー絶縁膜３１上に形成し、トンネル絶縁膜３３を、電荷蓄積膜３２上に形成することで、形成される。
次に、図１７に示すように、接触部分１４０ａ上のメモリ膜３０を、接触部分１４０ａが露出するまで、異方性エッチングする。
次に、図１８に示すように、半導体ボディ２０を、メモリホールＭＨの内部に形成する。半導体ボディ２０は、例えば、シリコンを、メモリホールＭＨが形成された積層体１００上に堆積することで、形成される。これにより、柱状部ＣＬが、積層体１００内に形成される。次に、スリットＳＴを、積層体１００内に形成する。スリットＳＴは、図１８には、図示されない部分に形成される。次に、図示せぬスリットＳＴを介して、置換部材４１を、積層体１００から除去する。これにより、絶縁体４０と絶縁体４０との間には、空間が形成される。
次に、図６に示すように、図示せぬスリットＳＴを介して、空間内を、例えば、ＣＶＤ法を用いて、導電物にて埋め込む。導電物は、例えば、タングステンである。これにより、絶縁体４０と絶縁体４０との間には、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）が形成される。
実施形態の半導体装置は、例えば、このような製造方法によって製造することができる。
実施形態の半導体装置によれば、内側に、アイランドパターン６１ａを含み、リング状のホールパターン６１を有したマスク層６０を用いて、メモリホールＭＨ等の開孔を、積層体１００に形成する。このため、開孔の側壁が、垂直に近い半導体装置を得ることができる。開孔の側壁、例えば、メモリホールＭＨの側壁が垂直に近いと、ワード線ＷＬの抵抗値のばらつきを小さく抑えることができる。ワード線ＷＬの抵抗値のばらつきを小さく抑えることができれば、ワード線ＷＬの充放電特性のばらつきも、小さく抑えることができる。したがって、実施形態によれば、例えば、プログラムディスターブ、リードディスターブ等の誤書き込みの発生を、抑制できる半導体装置を得ることができる。
また、実施形態の半導体装置によれば、接触部分１４０ａが、積層方向（Ｚ方向）に沿って凸状である。このため、接触部分１４０がフラットな場合に比較して、基板１０と半導体ボディ２０との接触面積が大きくなる。接触面積が大きくなると、基板１０と半導体ボディ２０との間の、コンタクト抵抗が小さくなる。コンタクト抵抗が小さくなると、例えば、メモリストリングからソース線ＳＬへ、より大きなセル電流を流すことができる。大きなセル電流を流すことができれば、例えば、メモリストリングの容量（直列に接続されたメモリセルＭＣの数）の増大に、有利である。また、更なる微細化、高集積化にも、有利である。
さらに、実施形態の半導体装置では、接触部分１４０ｃ、および接触部分１４０ｄについても、積層方向（Ｚ方向）に沿って凸状である。このため、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とゲートコンタクト部１２３との間のコンタクト抵抗、および基板１０とソース線ＳＬとの間のコンタクト抵抗も、接触部分がフラットな場合に比較して、それぞれ小さくなる。これらのコンタクト抵抗の低減もまた、更なる微細化、高集積化に有利である。
また、実施形態の半導体装置では、接触部分１４０ｂについても、積層方向（Ｚ方向）に沿って凸状である。このため、接触部分がフラットな場合に比較して、支柱１２０の強度が増す。また、ホールＨＲの側壁が、より垂直に近いことからも、支柱１２０の強度が増す。支柱１２０の強度が増せば、積層体１００の積層数の増加、すなわち、メモリストリングの容量の増大にも有利である。
このように、実施形態の半導体装置によれば、開孔の側壁が、垂直に近い半導体装置と、その半導体装置の製造方法とを提供できる。
以上、実施形態について説明した。しかし、実施形態は、上記実施形態に限られるものではない、また、実施形態は、上記実施形態が唯一のものではない。
例えば、上記実施形態では、接触部分１４０ａ〜１４０ｄがそれぞれ、積層方向（Ｚ方向）に凸状であったが、少なくともいずれか１つが、凸状であってもよい。
また、メモリセルＭＣが保持する情報は、２値であっても、３値以上であってもよい。実施形態の半導体装置は、プログラムディスターブやリードディスターブ等の誤書き込みが発生し難い。このため、メモリセルＭＣが保持する情報が３値以上である、半導体装置に対して、有効に適用することができる。
１…メモリセルアレイ、２…階段部、１０…基板、１０ａ…主面、２０…半導体ボディ、３０…メモリ膜、３１…カバー絶縁膜、３２…電荷蓄積膜、３３…トンネル絶縁膜、４０…絶縁体、６０…マスク層、６１…ホールパターン、６１ａ…アイランドパターン、６２…スペースパターン、６２ａ…アイランドパターン、６３…凸状部位、６３ａ…角部、８０…上層配線、１００…積層体、１１５…第１絶縁膜、１１６…第２絶縁膜、１１７…第３絶縁膜、１１８…第４絶縁膜、１２０…支柱、１２１…シリコン酸化物膜、１２２…シリコン窒化物膜、１２３…ゲートコンタクト部、１２４…シリコン酸化物膜、１２５…導電体、１２６…側壁絶縁膜、１２７…バリア膜、１３０…配線部、１４０ａ〜１４０ｄ…接触部分、ＣＬ…柱状部、ＳＴ…スリット、ＳＧＤ…ドレイン側選択ゲート、ＷＬ…ワード線、ＳＧＳ…ソース側選択ゲート、ＳＴＤ…ドレイン側選択トランジスタ、ＭＣ…メモリセル、ＳＴＳ…ソース側選択トランジスタ、ＳＬ…ソース線、Ｃｂ…コンタクト部、ＢＬ…ビット線、ＭＨ…メモリホール

Claims (10)

  1. 基板の主面上に設けられた、絶縁体を介して積層された複数の電極層を含む、積層体と、
    前記積層体内に設けられた、メモリセルアレイと、
    前記メモリセルアレイ内に設けられた、前記積層体の積層方向に沿って延びる、柱状部と、
    を備え、
    前記柱状部は、半導体ボディと、膜中に電荷蓄積部を含むメモリ膜と、を含み、
    前記基板は、前記半導体ボディと接触する第１接触部分、を含み、
    前記第１接触部分は、前記積層体の積層方向に沿って凸状である、半導体装置。
  2. 前記積層体内において、さらに、階段部と、前記階段部に設けられた、前記積層体の積層方向に沿って延びる支柱部と、を備え、
    前記基板は、前記支柱部と接触する第２接触部分を含み、
    前記第２接触部分は、前記積層体の積層方向に沿って凸状である、請求項１記載の半導体装置。
  3. 前記支柱部は、絶縁体を含む、請求項２記載の半導体装置。
  4. 前記階段部に設けられた、前記積層体の積層方向に沿って延びるコンタクト部、を備え、
    前記電極層は、前記コンタクト部と接触する第３接触部分を含み、
    前記第３接触部分は、前記積層体の積層方向に沿って凸状である、請求項２または３に記載の半導体装置。
  5. 前記コンタクト部は、導電体を含む、請求項４記載の半導体装置。
  6. 前記メモリセルアレイから前記階段部にかけて設けられた、前記積層体の積層方向および前記基板の主面方向に沿って延びる板状部、を備え、
    前記基板は、前記板状部と接触する第４接触部分を含み、
    前記第４接触部分は、前記積層体の積層方向に沿って凸状である、請求項２〜５のいずれか１つに記載の半導体装置。
  7. 前記板状部は、導電体を含む、請求項６記載の半導体装置。
  8. 基板上に、絶縁体を含む構造体を形成する工程と、
    前記構造体上に、内側にアイランドパターンを含むホールパターンを備えたマスク層を形成する工程と、
    前記マスク層をマスクに用いて、前記構造体に、開孔を形成する工程と、
    を含む、半導体装置の製造方法。
  9. 前記開孔を形成する工程は、前記構造体を、異方性エッチングする工程を含む、請求項８記載の半導体装置の製造方法。
  10. 前記構造体は、導電体を含み、
    前記絶縁体は、前記導電体と交互に積層されている、請求項８または９に記載の半導体装置の製造方法。
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