CN108807417B - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置及其制造方法。本文中提供的可以是一种半导体装置。该半导体装置可以包括：第一基板；第二基板，该第二基板设置在所述第一基板上；堆叠，该堆叠设置在所述第二基板上并且包括叠置的存储单元；以及放电接触结构，该放电接触结构将所述第二基板与所述第一基板电联接，使得所述第二基板中的电荷被释放至所述第一基板。

Description

半导体装置及其制造方法
技术领域
本公开的各种实施方式总体上涉及电子装置，并且更具体地，涉及半导体装置及其制造方法。
背景技术
非易失性存储装置独立于通电/断电条件而保持所存储的数据。近来，由于包括形成在单层的基板上的存储单元的二维非易失性存储装置在增加其集成度方面已经达到了极限，因此已经提出了包括在垂直方向上叠置在基板上的存储单元的三维(3D)非易失性存储装置。
三维非易失性存储装置可以包括彼此交替叠置的层间绝缘层和栅极以及穿过其中的沟道层，其中，存储单元沿着沟道层叠置。为了改善这种具有三维结构的非易失性存储装置的操作可靠性，已经开发出了各种结构和制造方法。
发明内容
本公开的各种实施方式涉及半导体装置及其制造方法，该半导体装置被配置成利于其制造工艺并且具有稳定的结构和改进的特性。
本公开的实施方式可以提供一种半导体装置，该半导体装置可以包括：第一基板；第二基板，该第二基板设置在所述第一基板上方；堆叠，该堆叠具有设置在所述第二基板上的叠置的存储单元；以及放电接触结构，该放电接触结构将所述第二基板与所述第一基板电联接，其中，所述第二基板中的电荷被释放至所述第一基板。
本公开的实施方式可以提供一种制造半导体装置的方法，该方法包括以下步骤：在第一基板上形成层间绝缘层，该层间绝缘层包括与所述第一基板电联接的放电接触结构；在所述层间绝缘层上形成第二基板，该第二基板通过所述放电接触结构与所述第一基板电联接；在所述第二基板上形成堆叠；以及形成穿过所述堆叠的沟道结构。
附图说明
图1A、图1B和图1C是例示根据本公开的实施方式的半导体装置的结构的示图。
图2A、图2B和图2C是例示根据本公开的实施方式的半导体装置的结构的示图。
图3A、图3B和图3C是例示根据本公开的实施方式的半导体装置的结构的示图。
图4A、图4B和图4C是例示根据本公开的实施方式的半导体装置的结构的示图。
图5A、图5B和图5C是例示根据本公开的实施方式的制造半导体装置的方法的截面图。
图6和图7是例示了根据本公开的实施方式的存储系统的配置的框图。
图8和图9是例示了根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
现在将参照附图在下文中更充分地描述示例实施方式；然而，这些实施方式可按不同形式实施，并且不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式，使得本公开将是彻底和完整的，并且将示例实施方式的范围充分地传达给本领域的技术人员。
在附图中，为了图示清晰起见，可以夸大尺寸。应该理解，当元件被称为“在”两个元件“之间”时，它可以仅是这两个元件之间的元件，或者还可存在一个或更多个居间元件。
下文中，将参照附图来描述实施方式。本文中，参照作为实施方式的示意性例示(和中间结构)的截面图示来描述实施方式。如此，将预料到由于例如制造技术和/或容差而导致的图示的形状的变化。因此，实施方式不应该被理解为限于本文中例示的区域的特定形状，而是可包括由例如制造而导致的形状的偏差。在附图中，为了清晰起见，可夸大层和区域的长度和大小。附图中的类似参考标号表示类似的元件。
可以使用诸如“第一”和“第二”这样的术语来描述各种组件，但是它们不应该限制各种组件。使用这些术语只是出于将一组件与其它组件区分开的目的。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，并且第二组件可以被称为第一组件，依次类推。此外，“和/或”可包括所提到的组件中的任一个或组合。
此外，单数形式可包括复数形式，只要它在句子中没有具体提到。此外，说明书中使用的“包括/包含”或其变型表示存在或添加一个或更多个组件、步骤、操作和元件。
此外，除非另外定义，否则包括技术术语和科学术语的本说明书中使用的所有术语具有与相关领域的技术人员将通常理解的含义相同的含义。通用字典中定义的术语应该被理解为具有与相关领域背景下将理解的含义相同的含义，并且除非在本说明书中另外清楚定义，否则不应该被理解为具有理想或过于正式的含义。
还要注意，在本说明书中，“连接/联接”是指一个组件不仅直接地联接另一个组件，而且通过中间组件来间接地联接另一个组件。另一方面，“直接连接/直接联接”是指在没有中间组件的情况下一个组件直接地联接另一个组件。
所描述或例示的多层结构的示例不能反映该特定多层结构中存在的所有层(例如，在两个例示的层之间可以存在一个或更多个附加层)。作为具体示例，当所描述或例示的多层结构中的第一层被称为在第二层“上”或“上方”时，第一层可以直接形成在第二层上，但是也可以表示在第一层和第二层之间可以存在一个或更多个其它中间层的结构。
图1A、图1B和图1C是例示根据本公开的实施方式的半导体装置的结构的示图。图1A是布局图。图1B和图1C是沿着图1A的线A-A’截取的截面图。
参照图1A和图1B，根据本公开的实施方式的半导体装置可以包括第一基板10、设置在第一基板10上的第二基板20、形成在第二基板20上的堆叠ST和放电接触结构(discharge contact structure)DCC，放电接触结构DCC将第一基板10与第二基板20电联接。
第二基板20可以设置在第一基板10上并且与第一基板10平行地设置，使得第二基板20的后表面和第一基板10的前表面彼此面对。第一基板10和第二基板20可以是包含诸如硅(Si)、锗(Ge)等这样的半导体材料的半导体基板。
第二基板20可以包括单元区域CE和接触区域CT。可以在第二基板20的单元区域CE中设置单元区域，并且可以在第二基板20的接触区域CT中设置诸如接触插塞CP这样的接触结构。第一基板10可以包括外围区域PERI。用于驱动单元阵列的外围电路PC可以设置在第一基板10的外围区域PERI中。换句话讲，外围电路PC可以设置在单元阵列下方。
堆叠ST可以形成在第二基板20上并且包括交替叠置的导电层21和绝缘层22。导电层21可以是选择晶体管的栅极、存储单元等。绝缘层22可以使叠置的导电层21彼此绝缘，并且可以是诸如氧化物层这样的绝缘层。
堆叠ST可以包括单元区域CE和接触区域CT。单元区域CE是其中设置有叠置的存储单元的区域。接触区域CT是其中设置有互连结构(例如，用于向相应的叠置的导电层21施加偏压的接触插塞CT)的区域。堆叠ST的接触区域CT具有其中导电层21中的每一个通过接触区域CT暴露的结构。例如，堆叠ST的接触区域CT可以被构图为阶梯形状或者具有其中导电层21中的每一个的端部向上弯曲的形状。第二基板20的单元区域CE和堆叠ST的单元区域CE可以彼此对应。第二基板20的接触区域CT和堆叠ST的接触区域CT可以彼此对应。
沟道结构CH在叠置方向上穿过堆叠ST，叠置方向可以是导电层21和绝缘层22交替叠置的方向，或者是从第二基板20的表面垂直伸出的方向。沟道结构CH中的每一个可以具有诸如直线形状、U形形状或W形形状这样的形状。例如，当沟道结构CH是直线型结构时，可以在第二基板20上布置垂直存储串。在这种情况下，第二基板20可以包括阱区，并且还包括其中第二基板20与沟道结构CH接触的源极区。
沟道结构CH中的每一个可以包括沟道层24和间隙填充绝缘层25。沟道层24可以是选择晶体管、存储单元等的沟道层。沟道层24中的每一个可以是包括硅(Si)、锗(Ge)等的半导体层。沟道层24可以沿着第一方向I-I'以及沿着与第一方向I-I'相交的第二方向II-II'布置。沿着第二方向II-II’彼此相邻的沟道层24可以按照交错的方式布置，使得其中心彼此偏移。
沟道层24中的每一个可以具有实心结构或者其中心区域敞开的结构。沟道层24中的每一个的敞开的中心区域可以被间隙填充绝缘层25填充。沟道层24中的每一个的侧壁可以被存储层(未示出)包围。存储层可以包括电荷阻挡层、数据存储层和穿隧绝缘层。数据存储层可以包括浮栅、电荷捕获材料、硅、氮化物、相变材料、电阻变化材料、纳米点等。
放电接触结构DCC设置在第一基板10和第二基板20之间，并且将第一基板10与第二基板20电联接。例如，放电接触结构DCC包括至少一个接触插塞14。在这种情况下，接触插塞14中的每一个可以与第一基板10的前表面和第二基板20的后表面接触。第一基板10可以包括形成在第一基板10的与接触插塞14接触的前表面中的第一结11。例如，第一结11可以是掺杂有P型杂质的区域。
放电接触结构DCC可以设置在堆叠ST的单元区域CE下方。例如，放电接触结构DCC可以设置在沟道结构CH下方。在放电接触结构DCC包括接触插塞14的情况下，接触插塞14可以沿第一方向I-I'和第二方向II-II'布置。接触插塞14和沟道结构CH中的每一个可以按照交错方式设置，使得其中心彼此偏移。换句话讲，接触插塞14中的每一个可以设置在相邻的沟道结构CH之间。另外，接触插塞14的布置可以根据设置在第一基板10上的外围电路PC的布局而改变。接触插塞14甚至可以是随机排列的。
半导体装置还可以包括擦除接触结构ERC，擦除接触结构ERC用于在擦除操作期间向第二基板20的阱区施加擦除偏压。尽管这些图示出了单个擦除接触结构ERC，但是本公开不限于此并且半导体装置可以包括多个擦除接触结构ERC。
擦除接触结构ERC具有其中第一基板10与第二基板20电联接的结构。例如，擦除接触结构ERC包括与第二基板20的前表面电联接的第一接触插塞31、与第一基板10的前表面电联接的第二接触插塞32以及将第一接触插塞31和第二接触插塞32电联接的线33。
第一接触插塞31可以穿过第二层间绝缘层28。第二接触插塞32可以穿过第一层间绝缘层18和第二层间绝缘层28。第一基板10可以包括限定在第一基板10的与第二接触插塞32接触的前表面中的第二结12。例如，第二结12可以是掺杂有P型杂质的区域。
图1C是放电接触结构DCC和擦除接触结构ERC的修改实施方式。图1C中所示的半导体装置的其它结构与图1B中的半导体装置的其它结构类似。参照图1C，放电接触结构DCC可以包括多个接触插塞14和至少一条线19。第一基板10和第二基板20可以通过多个接触插塞14和至少一条线19联接。例如，下接触插塞14可以接触第一基板10的前表面，上接触插塞14可以接触第二基板20的后表面，并且线19可以将下接触插塞14和上接触插塞14联接。虽然如图1C中所示单层的线19位于下接触插塞14和上接触插塞14之间，但是叠置成多层的线19可位于下接触插塞14和上接触插塞14之间。另外，叠置的线19可以通过接触插塞彼此联接。
擦除接触结构ERC可以包括多个接触插塞31、32和35以及多条线33和34。上接触插塞32和下接触插塞35可以通过线34联接。另外，线34可以被布置成多层，并且擦除接触结构ERC的线34可以位于与放电接触结构DCC的线19相同的水平。
根据上述配置，第二基板20通过放电接触结构DCC与第一基板10电联接，而没有浮置在第一层间绝缘层18上。因此，电荷可以被释放至第一基板10，而没有积聚在第二基板20中。结果，半导体装置能够防止由积聚的电荷导致的损害。例如，本公开的半导体装置能够防止造成第二基板20受损的电弧现象以及沟道结构CH失真的失真现象。
图2A、图2B和图2C是例示根据本公开的实施方式的半导体装置的结构的视图。图2A是布局图。图2B和图2C是沿着图2A的线A-A’截取的截面图。下文中，如果认为是重复的，则将省略重复的说明。
参照图2A和图2B，根据本公开的实施方式的半导体装置可以包括放电接触结构DCC和擦除接触结构ERC，放电接触结构DCC和擦除接触结构ERC二者将第一基板10与第二基板20电联接。放电接触结构DCC和擦除接触结构ERC可以设置在第二基板20下方。
擦除接触结构ERC可以设置在第二基板20的接触区域CT下方或者堆叠ST的接触区域CT下方。例如，堆叠ST的接触区域CT可以具有阶梯形状，并且擦除接触结构ERC可以设置在以阶梯形状构图的接触区域CT下方。
擦除接触结构ERC可以包括一个或更多个接触插塞15。在这种情况下，接触插塞15可以与第一基板10的前表面和第二基板20的后表面接触。接触插塞15可以沿着第二基板20的边缘在第一方向I-I'上布置。
放电接触结构DCC还可以包括接触插塞14。在这种情况下，擦除接触结构ERC的接触插塞15和放电接触结构DCC的接触插塞14可以设置在基本上相同的水平上，并且具有基本上相同的形状。
除了上述结构之外，该实施方式的另一个总体结构与参照图1A和图1B所描述的实施方式基本相同；因此，将省略其详细说明。
图2C是放电接触结构DCC和擦除接触结构ERC的修改实施方式。图2C中所示的半导体装置的其它结构与图2B中的半导体装置的其它结构类似。参照图2C，放电接触结构DCC可以包括多个接触插塞14和至少一条线19。第一基板10和第二基板20可以通过多个接触插塞14和至少一条线19联接。另外，线19可以被布置成多层。
擦除接触结构ERC可以包括多个接触插塞15和至少一条线16。上接触插塞15和下接触插塞15可以通过线16联接。另外，线16可以被布置成多层，并且擦除接触结构ERC的线16可以位于与放电接触结构DCC的线19相同的水平。
图3A、图3B和图3C是例示根据本公开的实施方式的半导体装置的结构的视图。图3A是布局图。图3B和图3C是沿着图3A的线A-A’截取的截面图。下文中，如果认为是重复的，则将省略重复的说明。
参照图3A和图3B，根据本公开的实施方式的半导体装置可以包括放电接触结构DCC，放电接触结构DCC将第一基板10与第二基板20电联接。放电接触结构DCC也可以被用作擦除接触结构ERC。
例如，接触插塞14设置在堆叠ST的单元区域CE下方，并且将第一基板10与第二基板20电联接。接触插塞14中的每一个不仅可以用作用于释放第二基板20的电荷的通路，而且还可以用作用于在擦除操作期间施加擦除偏压的通路。因此，能够简化半导体装置的结构。
图3C是放电接触结构DCC的修改实施方式。放电接触结构DCC可以与图1C中所示的放电接触结构DCC类似，并且半导体装置的其它结构可以与图3B中的半导体装置的其它结构类似。参照图3C，放电接触结构DCC可以包括多个接触插塞14和至少一条线19。第一基板10和第二基板20可以通过多个接触插塞14和至少一条线19联接。另外，放电接触结构DCC也可以被用作擦除接触结构ERC。
图4A、图4B和图4C是例示根据本公开的实施方式的半导体装置的结构的视图。图4A是布局图。图4B和图4C是沿着图4A的线A-A’截取的截面图。下文中，如果认为是重复的，则将省略重复的说明。
参照图4A和图4B，根据本公开的实施方式的半导体装置可以包括放电接触结构DCC和擦除接触结构ERC，放电接触结构DCC和擦除接触结构ERC二者均将第一基板10与第二基板20电联接。
擦除接触结构ERC具有其中第一基板10与第二基板20电联接的结构。例如，擦除接触结构ERC包括与第二基板20的前表面电联接的第一接触插塞31、与第一基板的前表面电联接的第二接触插塞32以及将第一接触插塞31和第二接触插塞32电连接的线33。
放电接触结构DCC可以设置在第二基板20的接触区域CT下方，并且可以设置在擦除接触结构ERC下方。例如，放电接触结构DCC可以包括至少一个接触插塞14。接触插塞14可以设置在第一接触插塞31下方。接触插塞14和第一接触插塞31可以沿叠置方向彼此交叠，并且被布置成使得其中心彼此对准。
图4C是放电接触结构DCC和擦除接触结构ERC的修改实施方式。图4C中所示的半导体装置的其它结构可以与图4B中的半导体装置的其它结构类似。参照图4C，放电接触结构DCC可以包括多个接触插塞14和至少一条线19。在这种情况下，第一基板10和第二基板20可以通过多个接触插塞14和至少一条线19联接。另外，线19可以被布置成多层。
擦除接触结构ERC可以包括多个接触插塞31、32和35以及多条线33和34。上接触插塞32和下接触插塞35可以通过线34联接。另外，线34可以被布置成多层，并且擦除接触结构ERC的线34可以位于与放电接触结构DCC的线19相同的水平。
图5A、图5B和图5C是例示根据本公开的实施方式的制造半导体装置的方法的截面图。下文中，如果认为是重复的，则将省略重复的说明。
参照图5A，包括放电接触结构DCC的第一层间绝缘层48形成在其中形成有诸如外围电路这样的下部结构的第一基板40上。例如，在形成第一层间绝缘层48之后，形成穿过第一层间绝缘层48的一个或更多个第一开口OP1。第一开口OP1被形成为达到通过第一开口OP1暴露第一基板40的深度。此后，在通过相应第一开口OP1暴露的第一基板40中形成第一结41。例如，每个第一结41是通过经由对应的第一开口OP1在第一基板40中注入杂质而形成的。随后，通过用相应的导电层填充第一开口OP1来形成接触插塞43。以这种方式，形成包括一个或更多个接触插塞43并且与第一基板40电联接的放电接触结构DCC。
此后，在第一层间绝缘层48上形成第二基板50。第二基板50被设置成支承要通过以下工艺形成的堆叠ST。第二基板50可以是半导体基板，并且具有比第一基板40的宽度小的宽度。例如，在第一层间绝缘层48上形成多晶硅层，并且此后对该多晶硅层进行构图。随后，在其中被蚀刻多晶硅层的区域中形成第二层间绝缘层57。多晶硅层可以包括阱区，并且包含P型杂质。以这种方式，形成了通过放电接触结构DCC与第一基板40电联接的第二基板50。
参照图5B，在第二基板50和第二层间绝缘层57上形成堆叠ST。堆叠ST可以包括交替叠置的第一材料层51和第二材料层52。第一材料层51可以被设置成形成存储单元的栅极、选择晶体管等。第二材料层52可以被设置成使叠置的栅极彼此绝缘。
与第二材料层52相比，第一材料层51由具有高蚀刻选择性的材料制成。例如，第一材料层51可以是包含氮化物等的牺牲层，并且第二材料层52可以是包含氧化物等的绝缘层。另选地，第一材料层51可以是包含多晶硅、钨等的导电层，并且第二材料层52可以是包含氧化物等的绝缘层。作为另一替代选择，第一材料层51可以是包含掺杂的多晶硅等的导电层，并且第二材料层52可以是包含未掺杂的多晶硅等的牺牲层。
此后，形成穿过堆叠ST的沟道结构CH。例如，第二开口OP2被形成为穿过堆叠ST并且使第二基板50暴露。随后，在第二开口OP2中的每一个中形成沟道层54，并且在沟道层54中形成间隙填充绝缘层55。在形成沟道层54之前，可以在第二开口OP2中的每一个中形成存储层(未示出)。
参照图5C，堆叠ST的侧壁被构图成阶梯形状。被构图成阶梯形状的区域可以是堆叠ST的接触区域。随后，在被构图成阶梯形状的堆叠ST上形成第三层间绝缘层58，并且此后形成与相应导电层51联接的接触插塞CP。
作为参考，虽然在附图中未示出，但是可以执行用第三材料层替换第一材料层51或第二材料层52的处理。例如，在第一材料层51是牺牲层并且第二材料层52是绝缘层的情况下，导电层可以替换第一材料层51。另选地，在第一材料层51是导电层并且第二材料层52是绝缘层的情况下，第一材料层51可以被牺牲。作为另一替代选择，在第一材料层51是导电层并且第二材料层52是牺牲层的情况下，绝缘层可以替换第二材料层52。
根据以上提到的处理，在第二基板50已经通过放电接触结构DCC与第一基板40电联接之后，形成堆叠ST、第二开口OP2、沟道结构CH、第三材料层等。因此，第二基板50中的电荷通过放电接触结构DCC释放至第一基板40，而没有积聚在第二基板50中。
根据放电接触结构DCC的位置和功能，上述制造方法可以部分地改变。
在以上参照图1A和图1B描述的半导体装置的情况下，在形成擦除接触结构ERC之前，形成第三层间绝缘层58。例如，形成穿过第三层间绝缘层58并且使第二基板50暴露的第一接触孔以及穿过第一层间绝缘层48、第二层间绝缘层57和第三层间绝缘层58并且使第一基板40暴露的第二接触孔。此后，在通过第二接触孔暴露的第一基板40中形成第二结。第二结也可以形成在通过第一接触孔暴露的第二基板50中。随后，用导电层填充第一接触孔和第二接触孔，以形成第一接触插塞和第二接触插塞。此后，形成用于将第一接触插塞与第二接触插塞联接的线。以这种方式，可以形成图1B的擦除接触结构ERC。
在以上参照图2A和图2B描述的半导体装置的情况下，形成包括放电接触结构DCC和擦除接触结构ERC的第一层间绝缘层48。例如，在形成用于形成放电接触结构DCC的第一开口OP1和用于形成擦除接触结构ERC的第一开口OP1之前，形成第一层间绝缘层48。随后，用导电层填充用于形成放电接触结构DCC的第一开口OP1和用于形成擦除接触结构ERC的第一开口OP1，以形成包括接触插塞43的放电接触结构DCC和包括接触插塞的擦除接触结构ERC。在这种情况下，放电接触结构DCC和擦除接触结构ERC可以通过同一处理形成，设置在大体同一水平，并且具有大体相同的形状。
在以上参照图3A和图3B描述的半导体装置的情况下，为了通过放电接触结构DCC向第二基板50的阱区施加擦除偏压，在放电接触结构DCC周围形成相关电路。例如，在形成第一层间绝缘层48之前，在第一基板40上形成包括电荷泵等的擦除电压发生器。
在以上参照图4A和图4B描述的半导体装置的情况下，放电接触结构DCC形成在第二基板50的接触区域下方。在形成第三层间绝缘层58之后，形成擦除接触结构ERC。
另外，制造方法可以根据放电接触结构DCC的结构、布置等而改变。上述实施方式可以改变或进行组合。
图6是例示根据本公开的实施方式的存储系统的配置的框图。
参照图6，根据本公开的实施方式的存储系统1000包括存储装置1200和控制器1100。
存储装置1200用于存储具有诸如文本、图形和软件代码这样的各种数据形式的数据信息。存储装置1200可以是非易失性存储器。此外，存储装置1200可以具有以上参照图1A至图5C描述的结构，并且可以是通过以上参照图1A至图5C描述的制造方法来制造的。在该实施方式中，存储装置1200可以包括第一基板、设置在第一基板上的第二基板、设置在第二基板上并且包括叠置的存储单元的堆叠以及放电接触结构，该放电接触结构将第二基板与第一基板电联接，使得第二基板中的电荷被释放至第一基板。存储装置1200的结构及其制造方法与上述的存储装置的结构及其制造方法相同。因此，将省略其详细说明。
控制器1100可联接到主机Host和存储装置1200。控制器1100可响应于来自主机Host的请求而访问存储装置1200。例如，控制器1100可以控制存储装置1200的读、写、擦除和后台操作。
控制器1100包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140和存储接口1150。
RAM 1110被用作CPU 1120的操作存储器、存储装置1200和主机Host之间的高速缓存存储器以及存储装置1200和主机Host之间的缓冲存储器等。作为参考，可以用静态随机存取存储器(SRAM)、只读存储器(ROM)等来替换RAM 1110。
CPU 1120可以控制控制器1100的整体操作。例如，CPU 1120可以操作存储在RAM1110中的诸如闪存转换层(FTL)这样的固件。
主机接口1130可以与主机Host通过接口连接。例如，控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子(IDE)协议，专用协议等这样的各种接口协议中的至少一种来与主机Host通信。
ECC电路1140可以使用纠错码(ECC)来检测并校正从存储装置1200读取的数据中的错误。
存储接口1150可以与存储装置1200通过接口连接。例如，存储接口1150可以包括NAND接口或NOR接口。
作为参考，控制器1100还可以包括用于临时存储数据的缓冲存储器(未示出)。缓冲存储器可以用于临时存储要从主机接口1130传送到外部装置的数据或者要从存储接口1150传送到存储装置1200的数据。另外，控制器1100还可以包括与主机Host通过接口连接的存储代码数据的ROM。
由于根据本实施方式的存储系统1000包括具有改进的集成度和特性的存储装置1200，因此存储系统1000的集成度和特性也可以得以改善。
图7是例示根据本公开的实施方式的存储系统的配置的框图。下文中，如果认为是重复的，则将省略重复的说明。
参照图7，根据实施方式的存储系统1000’可以包括存储装置1200’和控制器1100。控制器1100包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储接口1150等。
存储装置1200’可以是非易失性存储器。此外，存储装置1200’可以具有以上参照图1A至图5C描述的结构，并且可以是通过以上参照图1A至图5C描述的制造方法来制造的。在该实施方式中，存储装置1200’可以包括第一基板、设置在第一基板上的第二基板、设置在第二基板上并且包括叠置的存储单元的堆叠以及放电接触结构，该放电接触结构将第二基板与第一基板电联接，使得第二基板中的电荷被释放至第一基板。存储装置1200’的结构及其制造方法与上述的存储装置的结构及其制造方法相同。因此，将省略其详细说明。
此外，存储装置1200’可以是包括多个存储芯片的多芯片封装。多个存储芯片被划分成多个组。多个组可以通过第一通道CH1至第k通道CHk与控制器1100通信。每个组的存储芯片通过公共通道与控制器1100通信。作为参考，可以修改存储系统1000'，使得每个单个存储芯片与对应的单个通道联接。
如上所述，由于根据实施方式的存储系统1000’包括具有改进的集成度和特性的存储装置1200’，因此存储系统1000’的集成度和特性也可以得以改善。特别地，根据本实施方式的存储装置1200'由多芯片封装形成，由此能够提高数据存储容量及其操作速度。
图8是例示根据本公开的实施方式的计算系统的配置的框图。下文中，如果认为是重复的，则将省略重复的说明。
参照图8，根据本公开的实施方式的计算系统2000包括存储装置2100、CPU2200、RAM 2300、用户接口2400、电源2500、系统总线2600等。
存储装置2100存储经由用户接口2400提供的数据、由CPU 2200处理的数据等。此外，存储装置2100通过系统总线2600与CPU 2200、RAM 2300、用户接口2400、电源2500等电联接。例如，存储装置2100可以经由控制器(未示出)与系统总线2600联接，或者另选地，与系统总线2600直接联接。在存储装置2100与系统总线2600直接联接的情况下，控制器的功能可以由CPU 2200、RAM 2300等执行
存储装置2100可以是非易失性存储器。此外，存储装置2100可以具有以上参照图1A至图5C描述的结构，并且可以是通过以上参照图1A至图5C描述的制造方法来制造的。在该实施方式中，存储装置2100可以包括第一基板、设置在第一基板上的第二基板、设置在第二基板上并且包括叠置的存储单元的堆叠以及放电接触结构，该放电接触结构将第二基板与第一基板电联接，使得第二基板中的电荷被释放至第一基板。存储装置2100的结构及其制造方法与上述的存储装置的结构及其制造方法相同。因此，将省略对其的详细说明。
如以上参照图7描述的，存储装置2100可以是被配置有多个存储芯片的多芯片封装。
具有以上提到的配置的计算系统2000可以被设置为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏控制台、导航装置、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置中的一种、用于形成计算机网络的各种电子装置中的一种、用于形成远程信息处理网络的各种电子装置中的一种、RFID装置等这样的电子装置的各种元件中的一种。
如上所述，由于根据实施方式的计算系统2000包括具有改进的集成度和特性的存储装置2100，因此计算系统2000的特性也可以得以改善。
图9是例示根据本公开的实施方式的计算系统的框图。
参照图9，根据本公开的实施方式的计算系统3000可以包括具有操作系统3200、应用3100、文件系统3300、转换层3400等的软件层。此外，计算系统3000包括诸如存储装置3500这样的硬件层。
操作系统3200管理计算系统3000的软件资源和硬件资源等，并且可以控制由CPU进行的程序执行。应用3100可以是在计算系统3000中执行的各种应用程序，并且可以是由操作系统3200执行的实用程序。
文件系统3300是指用于控制存在于计算系统3000中的数据、文件等的逻辑结构，并且根据给定的规则来组织要存储在存储装置3500等中的文件或数据。可以根据在计算系统3000中使用的操作系统3200来确定文件系统3300。例如，如果操作系统3200是Microsoft的Windows系统，则文件系统3300可以是文件分配表(FAT)、NT文件系统(NTFS)等。如果操作系统3200是Unix/Linux系统，则文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。
虽然操作系统3200、应用3100和文件系统3300在图中用单独的块来表示，但是应用3100和文件系统3300可以被包括在操作系统3200中。
响应于来自文件系统3300的请求，转换层3400将地址转换成用于存储装置3500的合适形式。例如，转换层3400将文件系统3300所产生的逻辑地址转换成存储装置3500的物理地址。逻辑地址和物理地址的映射信息可以被存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)、通用闪存存储链接层(ULL)等。
存储装置3500可以是非易失性存储器。此外，存储装置3500可以具有以上参照图1A至图5C描述的结构，并且可以是通过以上参照图1A至图5C描述的制造方法来制造的。在该实施方式中，存储装置3500可以包括第一基板、设置在第一基板上的第二基板、设置在第二基板上并且包括叠置的存储单元的堆叠以及放电接触结构，该放电接触结构将第二基板与第一基板电联接，使得第二基板中的电荷被释放至第一基板。存储装置3500的结构及其制造方法与上述的存储装置的结构及其制造方法相同。因此，将省略其详细说明。
具有以上提到的配置的计算系统3000可以被划分为在上层区域中实现的操作系统层和在下层区域中实现的控制器层。应用3100、操作系统3200和文件系统3300可以被包括在操作系统层中，并且可以由计算系统3000的操作存储器来驱动。转换层3400可以被包括在操作系统层或控制器层中。
如上所述，由于根据本实施方式的计算系统3000包括具有改进的集成度和特性的存储装置3500，因此计算系统3000的特性也可以得以改善。
本公开可以提供具有稳定结构和改进的可靠性的半导体装置。在制造半导体装置时，可以利于制造处理，制造处理的过程能够被简化，制造成本能够降低。
本文中已经公开了实施方式的示例，并且虽然采用了特定术语，但是使用这些术语并且只用一般描述性含义进行解释，而非出于限制目的。在一些情形下，正如自提交本申请起，本领域普通技术人员将清楚的，结合特定实施方式描述的特征、特性和/或元件可单独地或者与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另外具体指明。因此，本领域的技术人员应该理解，可以在不脱离所附的权利要求中所阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年5月4日在韩国知识产权局提交的韩国专利申请No.10-2017-0056984的优先权，该专利申请的全部公开以引用方式并入本文中。

Claims (29)

1.一种半导体装置，该半导体装置包括：
第一基板；
第二基板，该第二基板设置在所述第一基板上方；
堆叠，该堆叠具有设置在所述第二基板上的叠置的存储单元；
沟道结构，该沟道结构穿过所述堆叠并且与所述第二基板联接；以及
放电接触结构，该放电接触结构将所述第二基板与所述第一基板电联接，其中，所述第二基板中的电荷被释放至所述第一基板。
2.根据权利要求1所述的半导体装置，其中，所述放电接触结构包括与所述第一基板的前表面和所述第二基板的后表面接触的一个或更多个接触插塞。
3.根据权利要求2所述的半导体装置，其中，所述接触插塞设置在所述沟道结构之间。
4.根据权利要求1所述的半导体装置，其中，所述第一基板包括与所述放电接触结构接触的结。
5.根据权利要求1所述的半导体装置，该半导体装置还包括：
外围电路，该外围电路形成在所述第一基板上。
6.根据权利要求1所述的半导体装置，其中，所述第一基板和所述第二基板中的每一个是半导体基板。
7.根据权利要求1所述的半导体装置，其中，所述放电接触结构设置在所述存储单元下方。
8.根据权利要求1所述的半导体装置，该半导体装置还包括：
擦除接触结构，该擦除接触结构将所述第二基板与所述第一基板电联接，其中，向所述第二基板的阱区施加擦除偏压。
9.根据权利要求8所述的半导体装置，
其中，所述放电接触结构包括与所述第一基板的前表面和所述第二基板的后表面接触的一个或更多个接触插塞，
其中，所述放电接触结构设置在所述存储单元下方，使得所述接触插塞成为用于释放所述第二基板的电荷的通路和用于在擦除操作期间施加擦除偏压的通路。
10.根据权利要求1所述的半导体装置，其中，所述堆叠包括交替叠置的导电层和绝缘层。
11.根据权利要求8所述的半导体装置，其中，所述擦除接触结构包括：
第一接触插塞，该第一接触插塞与所述第二基板的前表面电联接；
第二接触插塞，该第二接触插塞与所述第一基板的前表面电联接；以及
线，该线将所述第一接触插塞与所述第二接触插塞电联接。
12.根据权利要求8所述的半导体装置，
其中，所述堆叠包括包含所述存储单元的单元区域和被构图成阶梯形状的接触区域，并且
其中，所述放电接触结构设置在所述单元区域下方，并且所述擦除接触结构设置在所述接触区域下方。
13.根据权利要求12所述的半导体装置，
其中，所述擦除接触结构包括一个或更多个接触插塞，使得所述接触插塞与所述第一基板的前表面和所述第二基板的后表面接触。
14.根据权利要求1所述的半导体装置，其中，所述第二基板包括阱区，并且通过所述放电接触结构向所述第二基板的所述阱区施加擦除偏压。
15.根据权利要求1所述的半导体装置，
其中，所述堆叠包括包含所述存储单元的单元区域和被构图成阶梯形状的接触区域，并且
其中，所述放电接触结构设置在所述接触区域下方。
16.根据权利要求15所述的半导体装置，该半导体装置还包括：
擦除接触结构，该擦除接触结构将所述第二基板与所述第一基板电联接，其中，向所述第二基板的阱区施加擦除偏压。
17.根据权利要求16所述的半导体装置，其中，所述擦除接触结构包括：
第一接触插塞，该第一接触插塞与所述第二基板的前表面电联接并且设置在所述放电接触结构上方；
第二接触插塞，该第二接触插塞与所述第一基板的前表面电联接；以及
线，该线将所述第一接触插塞与所述第二接触插塞电联接。
18.根据权利要求1所述的半导体装置，其中，所述放电接触结构包括：
第一接触插塞，该第一接触插塞与所述第一基板的前表面电联接；
第二接触插塞，该第二接触插塞与所述第二基板的后表面电联接；以及
线，该线将所述第一接触插塞与所述第二接触插塞电联接。
19.一种制造半导体装置的方法，该方法包括以下步骤：
在第一基板上形成层间绝缘层，该层间绝缘层包括与所述第一基板电联接的放电接触结构；
在所述层间绝缘层上形成第二基板，该第二基板通过所述放电接触结构与所述第一基板电联接；
在所述第二基板上形成堆叠；以及
形成穿过所述堆叠并且与所述第二基板联接的沟道结构。
20.根据权利要求19所述的方法，其中，当形成所述沟道结构时，所述第二基板中的电荷通过所述放电接触结构释放至所述第一基板。
21.根据权利要求19所述的方法，该方法还包括以下步骤：
在所述第一基板中形成结，该结与所述放电接触结构接触。
22.根据权利要求19所述的方法，其中，所述放电接触结构包括与所述第二基板的后表面和所述第一基板的前表面接触的一个或更多个接触插塞。
23.根据权利要求19所述的方法，该方法还包括以下步骤：
在形成所述层间绝缘层之前，在所述第一基板上形成外围电路。
24.根据权利要求19所述的方法，其中，所述放电接触结构设置在所述沟道结构下方，并且所述放电接触结构的中心偏离所述沟道结构的中心。
25.根据权利要求19所述的方法，其中，所述第二基板是半导体基板并且具有比所述第一基板的宽度小的宽度。
26.根据权利要求19所述的方法，其中，所述堆叠包括第一材料层和第二材料层，该第一材料层和该第二材料层按照使得所述第一材料层由与所述第二材料层相比具有高蚀刻选择性的材料制成的方式交替地叠置。
27.根据权利要求19所述的方法，该方法还包括以下步骤：
形成擦除接触结构，该擦除接触结构将所述第二基板与所述第一基板电联接，其中，向所述第二基板的阱区施加擦除偏压。
28.根据权利要求27所述的方法，其中，所述擦除接触结构包括：
第一接触插塞，该第一接触插塞与所述第二基板的前表面电联接；
第二接触插塞，该第二接触插塞与所述第一基板的前表面电联接；以及
线，该线将所述第一接触插塞与所述第二接触插塞电联接。
29.根据权利要求27所述的方法，
其中，所述堆叠包括包含叠置的存储单元的单元区域和被构图成阶梯形状的接触区域，并且
其中，所述放电接触结构设置在所述单元区域下方，并且所述擦除接触结构设置在所述接触区域下方。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019114698A (ja) 2017-12-25 2019-07-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102668092B1 (ko) * 2019-05-31 2024-05-23 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102697910B1 (ko) * 2019-06-04 2024-08-22 삼성전자주식회사 수직형 메모리 장치
KR20210037053A (ko) 2019-09-26 2021-04-06 삼성전자주식회사 반도체 장치
KR20210095293A (ko) 2020-01-22 2021-08-02 삼성전자주식회사 3차원 반도체 메모리 소자 및 그의 제조 방법
KR20210116773A (ko) 2020-03-13 2021-09-28 삼성전자주식회사 반도체 장치
KR20210141175A (ko) * 2020-05-15 2021-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
KR20220000017A (ko) 2020-06-24 2022-01-03 삼성전자주식회사 반도체 장치
KR20220084765A (ko) 2020-12-14 2022-06-21 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
JP2022147748A (ja) 2021-03-23 2022-10-06 キオクシア株式会社 半導体記憶装置
KR20220158147A (ko) 2021-05-20 2022-11-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20220159826A (ko) * 2021-05-26 2022-12-05 삼성전자주식회사 집적회로 소자
US12048154B2 (en) * 2021-06-10 2024-07-23 Macronix International Co., Ltd. Memory device and manufacturing method thereof
KR20230158725A (ko) * 2022-05-12 2023-11-21 삼성전자주식회사 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 전자 시스템

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8575590B2 (en) * 2008-09-02 2013-11-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN104681561A (zh) * 2013-11-26 2015-06-03 三星电子株式会社 三维半导体存储器器件
CN105374825A (zh) * 2014-08-13 2016-03-02 爱思开海力士有限公司 半导体器件及其制造方法
CN106169307A (zh) * 2015-05-21 2016-11-30 三星电子株式会社 三维半导体存储器装置及其操作方法
JP2017107938A (ja) * 2015-12-08 2017-06-15 株式会社東芝 半導体装置およびその製造方法
CN107068684A (zh) * 2015-11-10 2017-08-18 三星电子株式会社 垂直存储器件
CN107342291A (zh) * 2016-04-29 2017-11-10 三星电子株式会社 非易失性存储装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873894B1 (ko) * 2007-06-29 2008-12-15 삼성전자주식회사 반도체 장치의 제조 방법
KR101448169B1 (ko) * 2008-01-02 2014-10-13 삼성전자주식회사 멀티-플레인 구조의 3차원 메모리 장치
KR20110001063A (ko) * 2009-06-29 2011-01-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20140028969A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20150044646A (ko) * 2013-10-17 2015-04-27 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102128469B1 (ko) * 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
KR102307487B1 (ko) 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20160029236A (ko) * 2014-09-04 2016-03-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160124294A (ko) * 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8575590B2 (en) * 2008-09-02 2013-11-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN104681561A (zh) * 2013-11-26 2015-06-03 三星电子株式会社 三维半导体存储器器件
CN105374825A (zh) * 2014-08-13 2016-03-02 爱思开海力士有限公司 半导体器件及其制造方法
CN106169307A (zh) * 2015-05-21 2016-11-30 三星电子株式会社 三维半导体存储器装置及其操作方法
CN107068684A (zh) * 2015-11-10 2017-08-18 三星电子株式会社 垂直存储器件
JP2017107938A (ja) * 2015-12-08 2017-06-15 株式会社東芝 半導体装置およびその製造方法
CN107342291A (zh) * 2016-04-29 2017-11-10 三星电子株式会社 非易失性存储装置

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US11037953B2 (en) 2021-06-15
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