KR20110001063A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 메모리 용량을 개선할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명에 따른 반도체 소자는 제1 기판상에 형성된 하부 메모리 셀 어레이, 하부 메모리 셀 어레이를 덮도록 제1 기판 상에 형성된 제1 층간 절연막, 제1 층간 절연막 상에 접착된 제2 기판, 제2 기판상에 형성된 상부 메모리 셀 어레이, 및 제2 기판상에 형성되어 하부 메모리 셀 어레이 및 상부 메모리 셀 어레이에 연결되며, 하부 및 상부 메모리 셀 어레이에 동작 전압을 전달하는 회로 소자들을 포함한다.
메모리 용량, 회로 소자, 메모리 셀 어레이
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로 특히, 메모리 용량을 개선할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자는 메모리 셀 어레이 영역 및 주변 영역을 포함한다. 메모리 셀 어레이 영역은 데이터를 저장하기 위한 다수의 셀이 형성되는 영역이며, 주변 영역은 셀의 프로그램, 소거 및 독출 동작을 위한 소정의 바이어스를 생성하고 이를 전달하는 다수의 회로 소자가 형성되는 영역이다.
일반적으로 셀 어레이 영역을 구성하는 다수의 셀 및 주변 영역을 구성하는 다수의 회로 소자는 동일한 반도체 기판상에 형성된다. 이러한 반도체 소자의 고용량화를 위해서 소자의 크기를 축소화시키는 새로운 공정 기술이 도입되고 있다. 그러나, 새로운 공정 기술을 도입하더라도 소자의 크기를 축소시키는데에 한계가 따른다. 따라서 소자의 크기를 축소시키지 않더라도 메모리 용량을 개선할 수 있는 반도체 소자 및 그 제조 방법이 요구된다.
본 발명은 메모리 용량을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는 제1 기판상에 형성된 하부 메모리 셀 어레이, 하부 메모리 셀 어레이를 덮도록 제1 기판 상에 형성된 제1 층간 절연막, 제1 층간 절연막 상에 접착된 제2 기판, 제2 기판상에 형성된 상부 메모리 셀 어레이, 및 제2 기판상에 형성되어 하부 메모리 셀 어레이 및 상부 메모리 셀 어레이에 연결되며, 하부 및 상부 메모리 셀 어레이에 동작 전압을 전달하는 회로 소자들을 포함한다.
본 발명에 따른 반도체 소자의 제조방법은 제1 기판상에 하부 메모리 셀 어레이를 형성하는 단계, 하부 메모리 셀 어레이를 덮도록 제1 기판 상에 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 상에 제2 기판을 접착하는 단계, 및 제2 기판상에 상부 메모리 셀 어레이와, 하부 메모리 셀 어레이 및 상부 메모리 셀 어레이에 연결되어 하부 및 상부 메모리 셀 어레이에 동작 전압을 전달하는 회로 소자들을 형성하는 단계를 포함한다.
회로 소자들은 하부 메모리 셀 어레이에 포함된 하부 워드 라인에 연결된 하부 로우 디코더부, 상부 메모리 셀 어레이에 포함된 상부 워드 라인에 연결된 상부 로우 디코더부, 및 하부 및 상부 메모리 셀 어레이에 연결되며 하부 및 상부 워드 라인에 교차되는 비트 라인에 연결된 페이지 버퍼부를 포함한다.
하부 로우 디코더부 및 상부 로우 디코더부는 상부 메모리 셀 어레이를 사이에 두고 마주하도록 형성된다.
하부 메모리 셀 어레이는 다수의 하부 드레인 셀렉트 라인, 다수의 하부 소스 셀렉트 라인, 및 인접한 하부 드레인 셀렉트 라인 및 하부 소스 셀렉트 라인 사이에 형성된 다수의 메모리 셀들을 연결하는 다수의 하부 워드 라인들을 포함한다. 그리고, 상부 메모리 셀 어레이는 다수의 상부 드레인 셀렉트 라인, 다수의 상부 소스 셀렉트 라인, 및 인접한 상부 드레인 셀렉트 라인 및 상부 소스 셀렉트 라인 사이에 형성된 다수의 메모리 셀들을 연결하는 다수의 상부 워드 라인들을 포함한다.
상부 메모리 셀 어레이와 회로 소자들을 형성하는 단계 이후, 하부 드레인 셀렉트 라인 사이의 제1 기판에 형성된 접합 영역 및 상부 드레인 셀렉트 라인 사이의 제2 기판에 형성된 접합 영역에 연결된 콘택 플러그를 형성하는 단계, 및 상부 및 하부 워드 라인에 교차되어 콘택 플러그에 연결되는 비트 라인을 형성하는 단계를 더 포함한다.
본 발명은 메모리 셀 어레이를 적층함으로써 소자의 메모리 용량을 개선할 수 있다.
또한 본 발명은 최상층에 형성되는 메모리 셀 어레이와 동일 평면상에 형성되는 회로 소자들을 통해 최상층에 형성되는 메모리 셀 어레이뿐 아니라 하부에 형성되는 메모리 셀 어레이를 동작시킬 수 있다. 여기서, 최상층에 형성되는 메모리 셀 어레이 및 회로 소자들은 최후에 형성된다. 따라서, 본 발명은 제조 공정 중 발생하는 열을 통해 회로 소자들에 가해지는 스트레스를 최소화할 수 있으므로 열적 스트레스에 의한 회로 소자들의 오동작을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 소자를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명에 따른 반도체 소자는 주변 영역 및 다수의 메모리 셀 어레이 영역(110)을 포함한다. 다수의 메모리 셀 어레이 영역(110)은 서로 다른 평면상에 형성되어 적층되어 배치되며, 주변 영역은 최상층에 형성된 메모리 셀 어레이 영역(110)과 동일 평면상에 배치된다.
메모리 셀 어레이 영역(110)은 데이터를 저장하기 위한 다수의 셀이 형성되는 영역이며, 주변 영역은 동일 평면상에 형성된 셀들 뿐 아니라 하부층에 형성된 셀들의 프로그램, 소거 및 독출 동작을 위한 소정의 바이어스를 생성하고 이를 전달하는 다수의 회로 소자가 형성되는 영역이다.
메모리 셀 어레이 영역(110)에는 다수의 워드 라인(WL), 다수의 워드 라인(WL)에 연결된 다수의 메모리 셀을 포함하는 메모리 셀 어레이가 형성된다. 메모리 셀 어레이는 하부 메모리 셀 어레이 및 상부 메모리 셀 어레이로 구분되며, 하부 메모리 셀 어레이 및 상부 메모리 셀 어레이는 적층된 구조로 형성된다. 한편, 워드 라인(WL)은 하부 메모리 셀 어레이를 구성하는 하부 워드 라인(WLb) 및 상부 메모리 셀 어레이를 구성하는 상부 워드 라인(WLt)을 포함한다. 그리고 상부 워드 라인(WLt)의 상부에는 다수의 비트 라인(BL)이 교차되어 형성된다.
주변 영역에는 페이지 버퍼부(120), 하부 로우 디코더부(130), 및 상부 로우 디코더부(140)를 포함하는 회로 소자가 형성된다.
페이지 버퍼부(120)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이 영역(110)의 상부 및 하부 메모리 셀 어레이에 연결되어 메모리 셀에 데이터를 저장하거나, 메모리 셀로부터 데이터를 독출하는 기능을 수행한다. 이러한 페이지 버퍼부(120)는 각각의 비트 라인(BL)에 대응되는 다수의 페이지 버퍼로 구성된다.
상부 로우 디코더부(130)는 로우 어드레스 신호에 따라 프로그램될 메모리 셀과 연결된 상부 워드 라인(WLt)을 선택하여 선택된 상부 워드 라인과 나머지 상부 워드 라인들에 대응되는 워드 라인 전압을 인가하는 기능을 수행한다.
하부 로우 디코더부(140)는 로우 어드레스 신호에 따라 프로그램될 메모리 셀과 연결된 하부 워드 라인(WLb)을 선택하여 선택된 하부 워드 라인과 나머지 하 부 워드 라인들에 대응되는 워드 라인 전압을 인가하는 기능을 수행한다.
상술한 본 발명에 따른 반도체 소자는 메모리 셀 어레이를 적층하여 형성하므로 메모리 용량을 개선할 수 있다. 또한 본 발명에 따른 반도체 소자는 주변 영역이 최상층에 위치하므로 반도체 소자의 제조 공정 중 주변 영역의 회로 소자들에 가해지는 스트레스를 최소활 수 있다.
이하, 도 2a 내지 도 3g를 참조하여 본 발명에 따른 반도체 소자의 제조 방법에 대해 상세히 한다. 이하에서는 낸드 플래시 메모리 소자를 예로 들어 본 발명에 따른 반도체 소자의 제조 방법에 대해 상세히 한다.
도 2a 내지 도 2h는 도 1에 도시된 반도체 소자를 비트 라인(BL)에 나란한 선 "A-A'"를 따라 절취하여 나타낸 단면도들이다. 그리고 도 3a 내지 도 3g는 도 1에 도시된 반도체 소자를 워드 라인(WL)에 나란한 선"B-B'"를 따라 절취하여 나타낸 단면도들이다.
도 2a 및 도 3a를 참조하면, 먼저 N웰 및 P웰 중 적어도 어느 하나의 벌크 구조를 포함하는 제1 기판(201)의 상부에 다수의 하부 워드 라인(WLb), 다수의 하부 드레인 셀렉트 라인(DSLb), 및 다수의 하부 소스 셀렉트 라인(SSLb)을 포함하는 제1 게이트 패턴을 형성한다. 인접한 하부 드레인 셀렉트 라인(DSLb)과 하부 소스 셀렉트 라인(SSLb) 사이에는 다수의 하부 워드 라인(WLb)이 형성된다.
예를 들어 제1 기판(201)이 p형 반도체 기판인 경우, 제1 기판(201)에는 TN웰(Triple N well)(201a) 및 TN웰(201a) 내부에 형성된 P웰(201b)을 포함하는 벌크 구조가 형성된다. 이러한 벌크 구조를 포함하는 제1 기판(201)의 P웰(201b) 상부 에 게이트 절연막(203)을 사이에 두고 제1 게이트 패턴이 형성된다.
제1 게이트 패턴의 형성방법의 일례를 구체적으로 설명하면, 먼저 TN웰(201a) 및 P웰(201b)을 포함하는 제1 기판(201)의 상부에 게이트 절연막(203) 및 제1 도전막(205)을 형성한다. 게이트 절연막(203)은 산화막으로 형성되며, 산화 공정을 통해 형성될 수 있다. 산화 공정을 통해 형성된 게이트 절연막(203)은 실리콘 산화막(SiO2)으로 형성될 수 있다. 제1 도전막(205)은 전하를 저장하기 위한 플로팅 게이트로 이용되는 도전막으로서 폴리실리콘막으로 형성될 수 있다.
이 후, 제1 도전막(205), 게이트 절연막(203) 및 제1 기판(201)을 식각하여 P웰(201b)에 다수의 트렌치를 형성하고, 트렌치 내부를 절연물로 매립하여 소자 분리막(202)을 형성한다. 트렌치는 제1 도전막(205)의 상부에 소자 분리 하드 마스크 패턴을 형성한 후 소자 분리 하드 마스크 패턴을 식각 베리어로 이용하여 형성할 수 있으며, 소자 분리 하드 마스크 패턴은 소자 분리막(202) 형성 후 제거될 있다. 소자 분리막(202)은 트렌치 내부에서 제1 도전막(205)보다 낮고, 게이트 절연막(203)보다 높게 형성되는 것이 바람직하다. 여기서, 소자 분리막(202)이 형성되지 않은 제1 기판(201)의 영역은 활성 영역으로 정의된다. 상술한 공정을 통해 게이트 절연막(203) 및 제1 도전막(205)은 P웰(201b)의 활성 영역 상부에만 잔여한다.
이어서, 잔여하는 제1 도전막(205)의 표면에 유전체막(207)을 형성한다. 여기서, 하부 드레인 셀렉트 라인(DSLb) 및 하부 소스 셀렉트 라인(SSLb)이 형성될 영역의 유전체막(207)은 제1 도전막(205)을 노출시키는 홀을 포함한다. 제1 도전막(205)은 유전체막(207)에 형성된 홀을 통해 제2 도전막(209)과 전기적으로 연결될 수 있다. 한편, 유전체막(207)은 산화막/질화막/산화막이 적층된 ONO구조로 형성될 수 있다.
상술한 유전체막(207)의 상부에는 제2 도전막(209)이 형성된다. 제2 도전막(209)은 컨트롤 게이트용 도전막으로서 폴리 실리콘막, 또는 폴리 실리콘막 및 금속 실리사이드막의 적층막, 또는 폴리 실리콘막 및 금속막의 적층막으로 형성될 수 있다. 이러한 제2 도전막(209)의 상부에 게이트 하드 마스크 패턴(미도시)을 형성한 후, 게이트 하드 마스크 패턴을 식각 베리어로 게이트 절연막(203) 또는 제1 기판(201)이 노출될 때까지 제2 도전막(209), 유전체막(207), 및 제1 도전막(203)을 식각한다. 이로써, P웰(201b)의 상부에는 다수의 하부 워드 라인(WLb), 하부 드레인 셀렉트 라인(DSLb), 및 하부 소스 셀렉트 라인(SSLb)을 포함하는 제1 게이트 패턴이 형성된다. 게이트 하드 마스크 패턴은 활성 영역 및 소자 분리막(202)과 교차되는 방향으로 나란하게 형성되므로 제1 도전막(203)은 활성 영역의 상부에서 다수의 패턴으로 분리된다. 또한 제2 도전막(209)의 패터닝으로 정의되는 제1 게이트 패턴은 소자 분리막(202)에 교차되도록 형성된다.
상술한 바와 같이 다수의 하부 워드 라인(WLb), 하부 드레인 셀렉트 라인(DSLb), 및 하부 소스 셀렉트 라인(SSLb)을 포함하는 제1 게이트 패턴을 형성한 후, 제1 게이트 패턴을 마스크로 이용하여 불순물 이온을 주입함으로써 제1 게이트 패턴 사이의 제1 기판(201)에 접합 영역(J)이 형성된다.
접합 영역(J) 형성 후, 하부 워드 라인(WLb), 하부 드레인 셀렉트 라인(DSLb), 및 하부 소스 셀렉트 라인(SSLb)을 덮도록 제1 기판(201)의 상부에 제1 층간 절연막(211)을 형성한다. 이 후, 제1 층간 절연막(211)의 표면을 CMP(Chemical Mechanical Polishing) 공정등을 이용하여 평탄화한다.
도 2b를 참조하면, 제1 층간 절연막(211)의 상부에 접착될 제2 기판(251)을 마련한다. 제1 층간 절연막(211)의 상부에 제2 기판(251)을 접착하기 전 제2 기판(251)의 소정 깊이를 타겟으로 수소 이온을 주입하여 경계부(252)를 형성한다. 이와 같이 수소 이온이 주입된 부분에서는 제2 기판(251)의 결합력이 저하된다. 이에 따라 수소 이온이 주입된 부분에서 기판 식각이 용이해져서 제2 기판(251)을 용이하게 박형화할 수 있다.
도 2c 및 도 3b를 참조하면, 제1 층간 절연막(211)의 상부에 제2 기판(251)을 접착시킨다. 제2 기판(251)의 접착시 수소 이온이 주입된 면을 제1 층간 절연막(211)의 상부에 접착될 수 있도록 한다. 이어서, 수소 이온이 주입된 부분을 CMP등의 공정을 제거하여 제2 기판(251)을 박형화한다.이용하여 평탄화한다. 이 때, 제2 기판(251)의 경계부(도 2b의 252)까지 수소 이온이 주입되어 제2 기판(251)의 결합력이 저하된 상태이므로 제2 기판(251)을 용이하게 박형화할 수 있다.
도 2d 및 도 3c를 참조하면, 제2 기판(251)에 N웰 및 P웰 중 적어도 어느 하나를 포함하는 벌크 구조를 형성한다. 예를 들어, 제2 기판(251)이 P형 반도체 기판인 경우, 메모리 셀 어레이 영역(110)에는 제1 기판(201)에서 동일하게 TN 웰(251a) 및 TN웰(251a) 내부의 P웰(251b)을 포함하는 벌크 구조가 형성된다. 그리고 주변 영역(120, 130, 140)에는 회로 소자의 종류에 따라 P웰(251c) 또는 N웰(251d)이 형성된다. 보다 구체적으로 주변 영역(120, 130, 140)에는 다수의 NMOS 트랜지스터와 다수의 PMOS 트랜지스터가 형성된다. 이러한 주변 영역 중 NMOS트랜지스터가 형성될 영역에는 P웰(251c)이 형성되고, PMOS 트랜지스터가 형성될 영역에는 N웰(251d)이 형성된다.
이 후, 벌크 구조를 포함하는 제2 기판(251)의 상부에 다수의 상부 워드 라인(WLt), 다수의 상부 드레인 셀렉트 라인(DSLt), 다수의 상부 소스 셀렉트 라인(SSLt), 및 다수의 구동 게이트(G1, G2, G3, G4, G5)를 포함하는 제2 게이트 패턴을 형성한다. 인접한 상부 드레인 셀렉트 라인(DSLt)과 상부 소스 셀렉트 라인(SSLt) 사이에는 다수의 상부 워드 라인(WLt)이 형성된다.
제2 게이트 패턴은 도 2a 및 도 3a에서 상술한 제1 게이트 패턴과 비교하여 회로 소자를 구성하는 구동 게이트(G1, G2, G3, G4, G5)들을 더 포함하며, 그의 제조 공정은 제1 게이트 패턴과 동일하다. 한편, 제2 게이트 패턴 중 구동 게이트(G1, G2, G3, G4, G5)들을 구성하는 제1 도전막과 제2 도전막은 상부 드레인 셀렉트 라인(DSLt), 상부 소스 셀렉트 라인(SSLt)과 마찬가지로 유전체막에 포함된 홀을 통해 전기적으로 연결될 수 있다.
한편, 상부 워드 라인(WLt) 및 하부 워드 라인(WLb)은 서로 나란하게 중첩될 수 있도록 형성된다. 또한, 상부 드레인 셀렉트 라인(DSLt) 및 하부 드레인 셀렉트 라인(DSLb)도 서로 나란하게 중첩될 수 있도록 형성된다. 그리고 또한 상부 소 스 셀렉트 라인(SSLt) 및 하부 소스 셀렉트 라인(SSLb)도 서로 나란하게 중첩될 수 있도록 형성된다.
상부 워드 라인(WLt), 상부 드레인 셀렉트 라인(DSLt) 및, 상부 소스 셀렉트 라인(SSLt)은 제2 기판(251)의 메모리 셀 어레이 영역(110)에 형성되며, 다수의 구동 게이트(G1, G2, G3, G4, G5)는 제2 기판(251)의 페이지 버퍼부(120), 상부 로우 디코더(row decoder)부(130) 및 하부 로우 디코더부(140)에 형성된다.
상부 로우 디코더부(130) 및 하부 로우 디코더부(140)는 워드 라인(WLb 또는 WLt)의 끝단에 형성되며 메모리 셀 어레이 영역(110)을 사이에 두고 마주하도록 형성되는 것이 바람직하다. 그리고 페이지 버퍼부(120)는 후속에서 워드 라인(WLb 또는 WLt)에 교차되어 형성되는 비트 라인의 끝단에 형성되는 것이 바람직하다.
상술한 바와 같이 다수의 상부 워드 라인(WLt), 상부 드레인 셀렉트 라인(DSLt), 상부 소스 셀렉트 라인(SSLt), 및 다수의 구동 게이트(G1, G2, G3, G4)들을 포함하는 제2 게이트 패턴을 형성한 후, 제2 게이트 패턴을 마스크로 이용하여 불순물 이온을 주입함으로써 제2 기판(251)에 접합 영역(J)이 형성된다. 제2 기판(251)에 접합 영역(J)을 형성하는 공정은 메모리 셀 어레이 영역(110)에 접합 영역(J)을 형성하는 공정과, 주변 영역(120, 130, 140)에 접합 영역(J)을 형성하는 공정으로 구분될 수 있다. 특히, 주변 영역(120, 130, 140)에 접합 영역(J)을 형성하는 공정은 NMOS 트랜지스터의 접합 영역을 형성하는 공정과, PMOS 트랜지스터의 접합 영역을 형성하는 공정으로 구분될 수 있다. 이와 같이 영역별로 구분하여 접합 영역(J)을 형성할 때는 포토레지스트 패턴을 마스크로 이용할 수 있다.
제2 기판(251)에 접합 영역(J)을 형성한 후, 다수의 상부 워드 라인(WLt), 상부 드레인 셀렉트 라인(DSLt), 상부 소스 셀렉트 라인(SSLt), 및 다수의 구동 게이트(G1, G2, G3, G4)들을 덮도록 제2 기판(251)의 상부에 제2 층간 절연막(261)을 형성한다. 이 후, 제2 층간 절연막(261)의 표면을 CMP공정 등을 이용하여 평탄화한다.
이어서 상부 소스 셀렉트 라인(SSLt)들 사이의 제2 층간 절연막(261), 접합 영역(J), 제2 기판(251), 하부 소스 셀렉트 라인(SSLb)들 사이의 제1 층간 절연막(211)을 식각하여 제1 콘택홀(263a)을 형성한다. 이 후, 제1 콘택홀(263a) 내부에 제1 콘택 플러그(265a)를 형성한다.
상기에서 제1 콘택홀(263a)은 상부 소스 셀렉트 라인(SSLt)들 사이의 접합 영역(J)을 노출시킴과 아울러 하부 소스 셀렉트 라인(SSLb)들 사이의 접합 영역(J)을 노출시킨다. 이러한 제1 콘택홀(263a)은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 형성할 수 있다.
한편, 소자의 원활한 동작을 위하여 n타입 불순물 이온과 같이 메모리 셀 어레이 영역(110)에 형성된 접합 영역과 동일한 종류의 불순물 이온을 제1 콘택홀(263a) 형성 후 노출된 제2 기판(251)의 표면에 추가로 도핑할 수 있다.
상기에서 제1 콘택 플러그(265a)는 제1 콘택홀(263a) 내부를 채울수 있도록 충분한 두께의 도전 물질을 증착한 후, 제2 층간 절연막(261)이 노출되도록 CMP등의 평탄화 공정으로 도전 물질의 표면을 평탄화함으로써 형성할 수 있다. 이러한 제1 콘택 플러그(265a)는 상부 소스 셀렉트 라인(SSLt)들 사이의 접합 영역(J)에 연결될 뿐 아니라 하부 소스 셀렉트 라인(SSLb)들 사이의 접합 영역(J)에 연결된다.
한편, 소자의 원활한 동작을 위하여 n타입 불순물 이온과 같이 메모리 셀 어레이 영역(110)에 형성된 접합 영역과 동일한 종류의 불순물 이온이 도핑된 폴리 실리콘을 이용하여 제1 콘택 플러그(265a)를 형성할 수 있다.
도 2e 및 도 3d를 참조하면, 제1 콘택 플러그(265a)를 덮도록 제2 층간 절연막(261)의 상부에 제3 층간 절연막(267)을 형성한다.
이어서 상부 드레인 셀렉트 라인(DSLt)들 사이의 제3 층간 절연막(267), 제2 층간 절연막(261), 접합 영역(J), 제2 기판(251), 하부 드레인 셀렉트 라인(SSLb)들 사이의 제1 층간 절연막(211)을 식각하여 제2 콘택홀(269a)을 형성한다. 이 후, 제2 콘택홀(269a) 내부에 제2 콘택 플러그(271a)를 형성한다.
상기에서 제2 콘택홀(269a)은 상부 드레인 셀렉트 라인(DSLt)들 사이의 접합 영역(J)을 노출시킴과 아울러 하부 드레인 셀렉트 라인(DSLb)들 사이의 접합 영역(J)을 노출시킨다. 이러한 제2 콘택홀(269a)은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 형성할 수 있다.
한편, 소자의 원활한 동작을 위하여 n타입 불순물 이온과 같이 메모리 셀 어레이 영역(110)에 형성된 접합 영역과 동일한 종류의 불순물 이온을 제2 콘택홀(269a) 형성 후 노출된 제2 기판(251)의 표면에 추가로 도핑할 수 있다.
상기에서 제2 콘택 플러그(271a)는 제2 콘택홀(269a) 내부를 채울수 있도록 충분한 두께의 도전 물질을 증착한 후, 제3 층간 절연막(267)이 노출되도록 CMP등 의 평탄화 공정으로 도전 물질의 표면을 평탄화함으로써 형성할 수 있다. 이러한 제2 콘택 플러그(271a)는 상부 드레인 셀렉트 라인(DSLt)들 사이의 접합 영역(J)에 연결될 뿐 아니라 하부 드레인 셀렉트 라인(DSLb)들 사이의 접합 영역(J)에 연결된다.
한편, 소자의 원활한 동작을 위하여 n타입 불순물 이온과 같이 메모리 셀 어레이 영역(110)에 형성된 접합 영역과 동일한 종류의 불순물 이온이 도핑된 폴리 실리콘을 이용하여 제2 콘택 플러그(271a)를 형성할 수 있다.
또한, 제2 콘택홀(269a)을 형성할 때 하부 워드 라인(WLb)의 일단을 노출시키는 제3 콘택홀(269b)을 제2 콘택홀(269a)과 동시에 형성할 수 있다. 여기서, 제3 콘택홀(269b)을 통해 노출되는 하부 워드 라인(WLb)의 일단은 하부 로우 디코더(140)에 인접한 것이다.
그리고, 제2 콘택 플러그(271a)를 형성할 때 제3 콘택홀(269b)의 내부를 채우며 하부 워드 라인(WLb)의 일단에 연결되는 제3 콘택 플러그(271b)를 제2 콘택 플러그(271a)와 동시에 형성할 수 있다. 여기서, 제3 콘택 플러그(271b)에 연결되는 하부 워드 라인(WLb)의 일단은 하부 로우 디코더(140)에 인접한 것이다.
도 2f 및 도 3e를 참조하면, 상부 로우 디코더(130)에 인접한 상부 워드 라인(WLt)의 일단의 상부에 형성된 제2 및 제3 층간 절연막(261, 267)을 식각하여 제4 콘택홀(273c)을 형성한다. 이 후, 제4 콘택홀(273c) 내부에 제4 콘택 플러그(275c)를 형성한다.
상기에서 제4 콘택홀(273c)은 상부 로우 디코더(130)에 인접한 상부 워드 라 인(WLt)의 일단을 노출시킨다. 이러한 제4 콘택홀(273c)은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 형성할 수 있다.
상기에서 제4 콘택 플러그(275c)는 제4 콘택홀(273c) 내부를 채울수 있도록 충분한 두께의 도전 물질을 증착한 후, 제3 층간 절연막(267)이 노출되도록 CMP등의 평탄화 공정으로 도전 물질의 표면을 평탄화함으로써 형성할 수 있다. 이러한 제4 콘택 플러그(273c)는 상부 로우 디코더(130)에 인접한 상부 워드 라인(WLt)의 일단에 연결된다.
한편, 제4 콘택홀(273c)을 형성할 때 주변 영역(120, 130, 140)의 게이트 패턴들 중 제1 내지 제3 게이트 패턴(G1, G4, G5) 각각의 일측에 형성된 접합 영역(J)을 노출시키는 제5 내지 제7 콘택홀(273a, 273b, 273d)을 제4 콘택홀(273c)과 동시에 형성할 수 있다.
제5 콘택홀(273a)은 페이지 버퍼부(120)에 포함된 제1 게이트 패턴(G1)의 일측에 형성된 접합 영역(J)을 노출시킨다. 여기서 제1 게이트 패턴(G1)은 반도체 소자 구동시 비트 라인 선택 신호 또는 디스차지 신호가 인가되는 패턴일 수 있다. 메모리 셀 어레이는 상술한 비트 라인 선택 신호에 따라 페이지 버퍼에 연결되며, 비트 라인에 연결된 메모리 셀 어레이에는 상술한 디스차지 신호에 따라 전압이 인가된다.
제6 콘택홀(273b)은 하부 로우 디코더(140)에 포함된 제2 게이트 패턴(G4)의 일측에 형성된 접합 영역(J)을 노출시킨다. 여기서, 제2 게이트 패턴(G4)은 반도 체 소자 구동시 블록 선택 신호가 인가되는 패턴일 수 있다. 제2 게이트 패턴(G4)에 인가되는 블록 선택 신호는 제1 기판(201) 상에 형성된 다수의 하부 메모리 셀 블록 중 하나를 선택하기 위해 인가되는 신호이다.
제7 콘택홀(273d)은 상부 로우 디코더(130)에 포함된 제3 게이트 패턴(G5)의 일측에 형성된 접합 영역(J)을 노출시킨다. 여기서, 제3 게이트 패턴(G5)은 반도체 소자 구동시 블록 선택 신호가 인가되는 패턴일 수 있다. 제3 게이트 패턴(G5)에 인가되는 블록 선택 신호는 제2 기판(251) 상에 형성된 다수의 상부 메모리 셀 블록 중 하나를 선택하기 위해 인가되는 신호이다.
상술한 블록 선택 신호에 따라 선택된 메모리 셀 블록의 워드 라인(WLb, WLt)에 워드 라인 전압이 인가된다.
그리고, 제4 콘택 플러그(275c)를 형성할 때 제5 내지 제7 콘택 플러그(275a, 275b, 275d)을 제4 콘택 플러그(275c)와 동시에 형성할 수 있다. 제5 콘택 플러그(275a)는 제5 콘택홀(273a)의 내부를 채우며 제1 게이트 패턴(G1)의 일측에 형성된 접합 영역(J)에 연결된다. 제6 콘택 플러그(275b)는 제6 콘택홀(273b)의 내부를 채우며 제2 게이트 패턴(G4)의 일측에 형성된 접합 영역(J)에 연결된다. 제7 콘택 플러그(275d)는 제7 콘택홀(273d)의 내부를 채우며 제3 게이트 패턴(G5)의 일측에 형성된 접합 영역(J)에 연결된다.
도 2g 및 도 3f를 참조하면, 제2 내지 제7 콘택 플러그(271a, 271b, 275c, 275a, 275b, 275d)를 덮도록 제3 층간 절연막(267)의 상부에 제4 층간 절연막(277)을 형성한다.
이어서 제5 콘택 플러그(275a) 상부의 제4 층간 절연막(277)을 식각하여 제1 패드홀(279a)을 형성한다. 이 후, 제1 패드홀(279a) 내부에 제1 패드(281a)를 형성한다.
상기에서 제1 패드홀(279a)은 제5 콘택 플러그(275a)의 폭보다 넓게 형성되며, 제5 콘택 플러그(275a)을 노출시킨다. 이러한 제1 패드홀(279a)은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 형성할 수 있다.
상기에서 제1 패드(281a)는 제1 패드홀(279a) 내부를 채울수 있도록 충분한 두께의 도전 물질을 증착한 후, 제4 층간 절연막(277)이 노출되도록 CMP등의 평탄화 공정으로 도전 물질의 표면을 평탄화함으로써 형성할 수 있다. 이러한 제1 패드(281a)는 제5 콘택 플러그(275a)의 폭보다 넓게 형성되며, 제5 콘택 플러그(275a)에 연결된다.
한편, 제1 패드홀(279a)을 형성할 때 제2 및 제3 패드홀(279b, 279c)을 제1 패드홀(279a)과 동시에 형성할 수 있다. 하나의 제2 패드홀(279b)은 제4 콘택 플러그(275c) 및 제6 콘택 플러그(275b)를 노출시킨다. 하나의 제3 패드홀(279c)은 제3 콘택 플러그(271b) 및 제7 콘택 플러그(273d)를 노출시킨다.
그리고, 제1 패드(281a)를 형성할 때 제2 및 제3 패드(281b, 281c)를 제1 패드(281a)와 동시에 형성할 수 있다. 제2 패드(281b)는 제2 패드홀(279b)의 내부를 채우며 제4 콘택 플러그(275c) 및 제6 콘택 플러그(275b)에 연결된다. 제3 패드(281c)는 제3 패드홀(279c)의 내부를 채우며 제3 콘택 플러그(273b) 및 제7 콘택 플러그(273d)에 연결된다.
도 2h 및 도 3g를 참조하면, 제1 내지 제3 패드(281a, 281b, 281c)를 덮도록 제4 층간 절연막(277)의 상부에 제5 층간 절연막(283)을 형성한다.
이어서 제2 콘택 플러그(271a) 상부의 제4 및 제5 층간 절연막(277, 283)을 식각하여 제2 콘택 플러그(271a)를 노출시키는 제8 콘택홀을 형성한 후, 제8 콘택홀 내부에 제2 콘택 플러그(271a)에 연결되는 제8 콘택 플러그(285a)를 형성한다.
제8 콘택홀은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 형성되고, 제8 콘택 플러그(285a)는 도전 물질을 증착한 후, 제5 층간 절연막(283)이 노출되도록 CMP등의 평탄화 공정으로 도전 물질의 표면을 평탄화함으로써 형성할 수 있다.
한편, 제8 콘택홀을 형성할 때 제1 패드(281a)를 노출시키는 제9 콘택홀, 제2 패드(218b)를 노출시키는 제10 콘택홀, 제3 패드(281c)를 노출시키는 제11 콘택홀이 제8 콘택홀과 동시에 형성된다. 이 때, 제9 내지 제11 콘택홀은 제4 층간 절연막(277)이 식각되어 형성된다. 또한 제8 콘택 플러그(285a)를 형성할 때 제9 콘택홀을 채우며 제1 패드(281a)에 연결되는 제8 콘택 플러그(285b), 제10 콘택홀을 채우며 제2 패드(281b)에 연결되는 제9 콘택 플러그(285c), 및 제11 콘택홀을 채우며 제3 패드(281c)에 연결되는 제11 콘택 플러그(285d)가 제8 콘택 플러그(285a)와 동시에 형성된다.
이어서, 도전막을 증착한 후 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 도전막을 식각하여 비트 라인(BL) 및 제1 및 제2 신호 라인(287a, 287b)이 형성된다. 비트 라인(BL)은 제8 콘택 플러그(285a) 및 제9 콘택 플러그(285b)에 연결된다. 제1 신호 라인(287a)은 제10 콘택 플러그(285c)에 연결되고, 제2 신호 라인(287b)은 제11 콘택 플러그(285d)에 연결된다.
상술한 공정을 통해 다수의 메모리 셀 블록으로 구성된 메모리 셀 어레이 영역(110)이 형성된다. 하나의 메모리 셀 블럭은 다수의 스트링 구조를 포함한다. 하나의 스트링 구조는 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터, 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀로 구성된다. 드레인 셀렉트 트랜지스터는 스트링 구조와 비트 라인(BL)을 선택적으로 접속시킨다. 또한 소스 셀렉트 트랜지스터는 스트링 구조와, 접지에 연결된 공통 소스 라인(미도시)을 선택적으로 접속시킨다. 서로 다른 스트링 구조에 포함된 셀들은 다수의 워드 라인(WLb 또는 WLt)을 통해 연결되고, 드레인 셀렉트 트랜지스터는 드레인 셀렉트 라인(DSLb 또는 DSLt)을 통해 연결되고, 소스 셀렉트 트랜지스터는 소스 셀렉트 라인(SSLb 또는 SSLt)을 통해 연결된다.
본 발명은 스트링 구조를 포함하는 제1 기판(201)의 상부에 제2 기판(251)을 접착하여 적층한 후 제2 기판(251)의 상부에도 스트링 구조를 형성한다. 이로써 본 발명은 데이터를 저장하는 다수의 메모리 셀이 직렬로 연결되어 형성되는 스트링 구조가 이중층으로 형성되므로 메모리 용량을 2배로 개선할 수 있다.
본 발명에서는 제1 기판(201)에 회로 소자로 구성된 주변 영역을 형성하지 않는다. 반면, 본 발명에서는 제1 기판(201) 및 제2 기판(251) 상에 형성된 메모리 셀의 프로그램, 소거 및 독출 동작을 위한 소정의 바이어스를 생성하고 이를 전달하는 회로 소자로 구성된 주변 영역을 제2 기판(251)에만 형성한다. 이로써 제2 기판(251)의 상부에 형성되는 회로 소자들은 제2 기판(251)의 상부에서 공정이 진행될 동안 발생하는 열에 의해 영향을 받을 뿐, 제1 기판(201)의 상부에 메모리 셀 어레이를 형성할 동안 발생하는 열에 의한 영향을 받지 않는다. 이는 제1 기판(201)의 상부에 메모리 셀 어레이를 형성한 후, 회로 소자들을 형성하기 때문이다. 이로써 메모리 셀 어레이를 형성할 동안 회로 소자에 가해지는 열에 의해 회로 소자에 가해지는 열적 스트레스는 단일 기판 상에 메모리 셀 어레이를 형성할 때와 동일한 수준을 유지할 수 있다. 즉, 본 발명에서는 2중층 구조의 메모리 셀 어레이를 통해 메모리 용량을 개선하더라도, 회로 소자들이 받는 열적 스트레스가 증가하는 것을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명에 따른 반도체 소자를 설명하기 위한 블록도.
도 2a 내지 도 2h는 도 1에 도시된 반도체 소자를 비트 라인(BL)에 나란한 선 "A-A'"를 따라 절취하여 나타낸 단면도들.
도 3a 내지 도 3g는 도 1에 도시된 반도체 소자를 워드 라인(WL)에 나란한 선"B-B'"를 따라 절취하여 나타낸 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
110 : 메모리 셀 어레이 영역 120 : 페이지 버퍼부
130 : 상부 로우 디코더부 140 : 상부 로우 디코더부
WL : 워드 라인 WLb : 하부 워드 라인
WLt : 상부 워드 라인 BL : 비트 라인
201 : 제1 기판 J : 접합 영역
DSLb : 하부 드레인 셀렉트 라인 SSLb : 하부 소스 셀렉트 라인
211 : 제1 층간 절연막 251 : 제2 기판
DSLt : 상부 드레인 셀렉트 라인 SSLt : 상부 소스 셀렉트 라인
G1, G2, G3, G4, G4 : 회로 소자들의 게이트 패턴
263a, 269a, 269b, 273a, 273b, 273c, 273d : 콘택홀
265a, 271a, 271b, 275a, 275b, 275c, 275d, 285a, 285b, 285c, 285d : 콘택 플러그
279a, 279b, 279c : 패드홀 281a, 281b, 281c : 패드
Claims (10)
- 제1 기판상에 형성된 하부 메모리 셀 어레이;상기 하부 메모리 셀 어레이를 덮도록 상기 제1 기판 상에 형성된 제1 층간 절연막;상기 제1 층간 절연막 상에 접착된 제2 기판;상기 제2 기판상에 형성된 상부 메모리 셀 어레이; 및상기 제2 기판상에 형성되어 상기 하부 메모리 셀 어레이 및 상기 상부 메모리 셀 어레이에 연결되며, 상기 하부 및 상부 메모리 셀 어레이에 동작 전압을 전달하는 회로 소자들을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 회로 소자들은상기 하부 메모리 셀 어레이에 포함된 하부 워드 라인에 연결된 하부 로우 디코더부;상기 상부 메모리 셀 어레이에 포함된 상부 워드 라인에 연결된 상부 로우 디코더부; 및상기 하부 및 상부 메모리 셀 어레이에 연결되며 상기 하부 및 상부 워드 라인에 교차되는 비트 라인에 연결된 페이지 버퍼부를 포함하는 반도체 소자.
- 제 2 항에 있어서,상기 하부 로우 디코더부 및 상부 로우 디코더부는 상기 상부 메모리 셀 어레이를 사이에 두고 마주하는 반도체 소자.
- 제 1 항에 있어서,상기 하부 메모리 셀 어레이는다수의 하부 드레인 셀렉트 라인, 다수의 하부 소스 셀렉트 라인, 및 인접한 상기 하부 드레인 셀렉트 라인 및 상기 하부 소스 셀렉트 라인 사이에 형성된 다수의 메모리 셀들을 연결하는 다수의 하부 워드 라인들을 포함하며,상기 상부 메모리 셀 어레이는다수의 상부 드레인 셀렉트 라인, 다수의 상부 소스 셀렉트 라인, 및 인접한 상기 상부 드레인 셀렉트 라인 및 상기 상부 소스 셀렉트 라인 사이에 형성된 다수의 메모리 셀들을 연결하는 다수의 상부 워드 라인들을 포함하는 반도체 소자.
- 제 4 항에 있어서,상기 하부 드레인 셀렉트 라인 사이의 상기 제1 기판에 형성된 접합 영역 및 상기 상부 드레인 셀렉트 라인 사이의 상기 제2 기판에 형성된 접합 영역에 연결된 콘택 플러그; 및상기 콘택 플러그에 연결되어 상기 상부 및 하부 워드 라인에 교차되게 형성된 비트 라인을 더 포함하는 반도체 소자.
- 제1 기판상에 하부 메모리 셀 어레이를 형성하는 단계;상기 하부 메모리 셀 어레이를 덮도록 상기 제1 기판 상에 제1 층간 절연막을 형성하는 단계;상기 제1 층간 절연막 상에 제2 기판을 접착하는 단계; 및상기 제2 기판상에 상부 메모리 셀 어레이와, 상기 하부 메모리 셀 어레이 및 상기 상부 메모리 셀 어레이에 연결되어 상기 하부 및 상부 메모리 셀 어레이에 동작 전압을 전달하는 회로 소자들을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 회로 소자들은상기 하부 메모리 셀 어레이에 포함된 하부 워드 라인에 연결된 하부 로우 디코더부;상기 상부 메모리 셀 어레이에 포함된 상부 워드 라인에 연결된 상부 로우 디코더부; 및상기 하부 및 상부 메모리 셀 어레이에 연결되며 상기 하부 및 상부 워드 라인에 교차되는 비트 라인에 연결된 페이지 버퍼부를 포함하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 하부 로우 디코더부 및 상부 로우 디코더부는 상기 상부 메모리 셀 어레이를 사이에 두고 마주하도록 형성되는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 하부 메모리 셀 어레이는다수의 하부 드레인 셀렉트 라인, 다수의 하부 소스 셀렉트 라인, 및 인접한 상기 하부 드레인 셀렉트 라인 및 상기 하부 소스 셀렉트 라인 사이에 형성된 다수의 메모리 셀들을 연결하는 다수의 하부 워드 라인들을 포함하며,상기 상부 메모리 셀 어레이는다수의 상부 드레인 셀렉트 라인, 다수의 상부 소스 셀렉트 라인, 및 인접한 상기 상부 드레인 셀렉트 라인 및 상기 상부 소스 셀렉트 라인 사이에 형성된 다수의 메모리 셀들을 연결하는 다수의 상부 워드 라인들을 포함하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 상부 메모리 셀 어레이와 회로 소자들을 형성하는 단계 이후,상기 하부 드레인 셀렉트 라인 사이의 상기 제1 기판에 형성된 접합 영역 및 상기 상부 드레인 셀렉트 라인 사이의 상기 제2 기판에 형성된 접합 영역에 연결된 콘택 플러그를 형성하는 단계; 및상기 상부 및 하부 워드 라인에 교차되어 상기 콘택 플러그에 연결되는 비트 라인을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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