KR20140089793A - 반도체 장치 및 그 제조 방법 - Google Patents

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피승호
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Abstract

반도체 장치는 셀 영역 및 콘택 영역이 정의된 기판; 및 상기 기판의 상기 콘택 영역에 교대로 형성된 제1 도전막들 및 제1 절연막들을 포함하고, 끝단이 계단 형태로 패터닝된 패드 구조물을 포함하고, 상기 제1 도전막 중 상기 패드 구조물의 끝단에 노출된 영역은 패드부로 정의되고, 상기 패드부는 상기 제1 도전막의 나머지 영역에 비해 두꺼운 두께를 갖는다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 워드라인들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 따라서, 원하는 메모리 셀들을 선택적으로 구동하기 위해서는 적층된 워드라인들을 각각 제어할 수 있도록, 워드라인마다 패드부를 형성하고, 각 패드부에 연결된 콘택 플러그를 형성해야 한다.
그러나, 적층된 워드라인들 각각에 패드부를 형성하는 공정, 패드부들에 연결된 콘택 플러그들 형성하는 공정은 난이도가 높다. 또한, 콘택 플러그가 패드부를 관통하는 펀치 현상이 유발되거나, 콘택 홀 저면에 패드부가 노출되지 않아 콘택 플러그와 패드부가 연결되지 않는 현상이 유발될 가능성이 있다.
본 발명의 실시예는 패드부 형성이 용이한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 셀 영역 및 콘택 영역이 정의된 기판; 및 상기 기판의 상기 콘택 영역에 교대로 형성된 제1 도전막들 및 제1 절연막들을 포함하고, 끝단이 계단 형태로 패터닝된 패드 구조물을 포함하고, 상기 제1 도전막 중 상기 패드 구조물의 끝단에 노출된 영역은 패드부로 정의되고, 상기 패드부는 상기 제1 도전막의 나머지 영역에 비해 두꺼운 두께를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 기판; 상기 기판 상에 교대로 형성된 도전막들 및 절연막들을 포함하고, 끝단이 계단 형태로 패터닝된 적층물들; 및 상기 적층물들을 분리시키는 적어도 하나의 슬릿을 포함하고, 상기 도전막 중 상기 적층물의 끝단에 노출된 영역은 패드부로 정의되고, 상기 패드부는 상기 도전막의 나머지 영역에 비해 두꺼운 두께를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 교대로 형성된 제1 물질막들 및 제2 물질막들을 포함하고, 끝단이 계단 형태로 패터닝된 적층물을 형성하는 단계; 상기 제1 물질막들을 제거하여 리세스 영역들을 형성하는 단계; 상기 리세스 영역들의 끝단의 두께를 확장시키는 단계; 및 끝단이 확장된 상기 리세스 영역들 내에 도전막을 형성하는 단계를 포함할 수 있다.
도전막들의 패드부의 두께를 선택적으로 증가시킴으로써, 콘택 플러그 형성을 위한 콘택 홀 형성 공정시, 식각 마진을 확보할 수 있다. 따라서, 콘택 홀 형성시, 펀치 현상, 낫 오픈 현상 등이 유발되는 것을 방지할 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다.
도 1b는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다.
도 2a 내지 도 7b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 8a 및 도 8b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 추가 공정을 설명하기 위한 도면이다.
도 9a 내지 도 11b는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 반도체 장치의 셀 구조물을 설명하기 위한 사시도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이고, 도 1b는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다.
도 1a에 도시된 바와 같이, 반도체 장치는 셀 영역(CELL) 및 콘택 영역(CONTACT)이 정의된 기판(미도시됨) 및 기판 상에 교대로 형성된 도전막들(11, 13) 및 절연막들(12, 14)을 포함하는 적층물들(ST), 이웃한 적층물들(ST)을 분리시키는 적어도 하나의 제1 슬릿(SL1)을 포함한다.
여기서, 적층물(ST)의 끝단은 계단 형태로 패터닝되며, 각 단은 적어도 하나의 도전막(11, 13) 및 적어도 하나의 절연막(12, 14)을 포함한다. 도 1a에 도시된 바와 같이, 각 단의 상부면에는 절연막(12, 14)이 위치될 수 있다. 또는, 도 1b에 도시된 바와 같이, 각 단의 상부면에는 도전막(11, 13)이 위치될 수 있다.
적층물(ST)은 콘택 영역(CONTACT)에 위치된 패드 구조물(PS) 및 셀 영역(CELL)에 위치된 셀 구조물(CS)을 포함한다. 여기서, 패드 구조물(PS)과 셀 구조물(CS)은 상호 연결된 구조를 갖는다. 예를 들어, 셀 구조물(CS)의 양측 또는 일 측에 패드 구조물(PS)이 위치될 수 있다.
패드 구조물(PS)은 콘택 영역(CONTACT)에 교대로 형성된 제1 도전막들(11) 및 제1 절연막들(12)을 포함하며, 끝단이 계단 형태로 패터닝된 구조를 갖는다. 여기서, 제1 도전막(11) 중 패드 구조물(PS)의 끝단에 노출된 영역은 패드부(PAD)로 정의되고, 패드부(PAD)는 제1 도전막(11)의 나머지 영역에 비해 두꺼운 두께를 갖는다.
또한, 패드 구조물(PS)은 제1 도전막들(11)과 연결되어 형성된 희생막들(15)을 더 포함할 수 있다. 예를 들어, 제1 도전막들(11)은 제1 슬릿(SL1) 내에 노출된 패드 구조물(PS)의 측벽, 즉, 사이드 영역에 적층되고, 희생막들(15)은 패드 구조물(PS)의 중심 영역에 적층될 수 있다. 여기서, 패드부(PAD)는 희생막들(15)에 비해 두꺼운 두께를 가질 수 있다.
셀 구조물(CS)은 기판의 셀 영역(CELL)에 교대로 형성된 제2 도전막들(13) 및 제2 절연막들(14)을 포함한다. 여기서, 동일한 층에 형성된 제1 도전막들(11)과 제2 도전막들(13)은 상호 연결되며, 동일한 층에 형성된 제1 절연막들(12)과 제2 절연막들(14)은 상호 연결된다. 예를 들어, 동일한 층에 형성된 제1 도전막들(11)과 제2 도전막들(13)은 하나의 막으로 형성되고, 동일한 층에 형성된 제1 절연막들(12)과 제2 절연막들(14)은 하나의 막으로 형성된다.
한편, 반도체 장치는 셀 구조물(CS)을 관통하는 채널막들(CH) 및 셀 구조물(CS)을 관통하는 적어도 하나의 제2 슬릿(SL2)을 더 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 패드부(PAD)는 제1 도전막(11)의 나머지 영역에 비해 두꺼운 두께를 갖는다. 또한, 패드부(PAD)는 제2 도전막(13) 및 희생막(15)에 비해 두꺼운 두께를 갖는다. 따라서, 적층물(ST)의 높이는 그대로 유지시키면서 패드부(PAD)의 두께를 선택적으로 증가시킬 수 있다.
도 2a 내지 도 7b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 사시도이고, 각 번호의 b도는 I-I' 단면도이다. 설명의 편의를 위해 적층물(ST)의 일부, 특히, 패드 구조물(PS)의 일부를 도시하였다.
도 2a 및 도 2b에 도시된 바와 같이, 제1 물질막들(21) 및 제2 물질막들(22)을 교대로 형성한다. 여기서, 제1 물질막(21)은 도전막을 형성하기 위한 것이고, 제2 물질막(22)은 절연막을 형성하기 위한 것이다.
제1 물질막(21)과 제2 물질막(22)은 식각 선택비가 큰 물질로 형성된다. 일 예로, 제1 물질막(21)은 폴리실리콘막 등의 도전막으로 형성되고, 제2 물질막(22)은 산화막 등의 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막(21)은 질화막 등의 희생막으로 형성되고, 제2 물질막(22)은 산화막 등의 절연막으로 형성될 수 있다.
본 실시예에서는 제1 물질막(21)은 희생막으로 형성되고, 제2 물질막(22)은 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 및 제2 물질막들(21, 22)의 끝단을 계단 형태로 패터닝한다. 여기서 각 단은 하나의 제1 물질막(21) 및 제1 물질막(21)의 상부에 형성된 제2 물질막(22)으로 구성될 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 제1 및 제2 물질막들(21, 22)을 계단 형태로 패터닝하기 전에 또는 후에 메모리 셀들을 형성하기 위한 공정들을 실시할 수 있다. 예를 들어, 제1 및 제2 물질막들(21, 22)을 관통하는 홀을 형성한 후, 홀 내에 메모리막 및 채널막(CH)을 형성한다. 여기서, 메모리막은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함하며, 데이터 저장막은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 전하트랩막, 나노 닷 및 상변화물질막 중 적어도 하나를 포함한다. 이때, 메모리 막을 형성하기 전에, 홀 내에 희생막을 형성하는 것도 가능하다.
또한, 채널막(CH)은 스트레이트 형태, U형태, W 형태 등 다양한 형태를 가질 수 있으며, 중심 영역이 오픈된 튜브 형태로 형성되거나, 중심 영역까지 채워진 필라 형태로 형성되거나, 이들을 조합한 형태로 형성될 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 계단 형태로 패터닝된 중간 결과물에 불순물을 주입하여, 제2 물질막들(22) 내에 불순물 영역(23)을 형성한다. 예를 들어, 이온 주입 공정을 이용하여, N타입 불순물, P타입 불순물, 아르곤(Ar), 헬륨(He) 등의 불순물을 주입한다. 또한, 이온 주입 공정의 Rp(Projected ion range)가 제2 물질막들(22) 내에 위치되도록 공정 조건을 조절한다.
참고로, 불순물 이온 주입 공정시 마스크 패턴을 이용할 수 있다. 예를 들어, 제1 및 제2 물질막들(21, 22)의 상부에, 콘택 영역(CONTACT)의 사이드 영역을 노출시키고, 콘택 영역(CONTACT)의 중심 영역 및 셀 영역을 덮는 마스크 패턴을 형성한 후, 마스크 패턴을 베리어로 이온 주입 공정을 실시한다.
도 4a 및 도 4b에 도시된 바와 같이, 제1 물질막들(21)을 제거하여 리세스 영역들(RC)을 형성한다. 예를 들어, 제1 및 제2 물질막들(21, 22)의 상부에 층간절연막(24)을 형성한다. 이어서, 층간절연막(24), 제1 물질막들(21) 및 제2 물질막들(22)을 식각하여 적어도 하나의 제1 슬릿(SL1)을 형성함으로써, 제1 슬릿(SL1)에 의해 분리된 적층물들(ST)을 형성한다. 이어서, 제1 슬릿(SL1) 내에 노출된 제1 물질막들(21)을 제거한다. 이때, 제1 슬릿(SL1)에 노출된 적층물(ST)의 측벽으로부터 제1 물질막들(21)이 식각된다. 따라서, 각 적층물(ST)의 사이드 영역의 제1 물질막들(21)은 제거되고, 중심 영역의 제1 물질막들(21)은 잔류하게 된다.
참고로, 제1 슬릿(SL1) 형성시, 셀 영역(CELL)에 위치된 제2 슬릿(SL2; 도 1a 및 도 1b 참조)을 함께 형성할 수 있다. 이와 같이, 셀 영역(CELL)에 제2 슬릿(SL2)을 형성할 경우, 제1 및 제2 슬릿들(SL1, SL2) 내에 노출된 제1 물질막들(21)을 제거한다. 따라서, 셀 영역(CELL)의 제1 물질막들(21)은 잔류되지 않고 모두 제거될 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 리세스 영역들(RC)의 끝단의 두께를 확장시킨다. 예를 들어, 습식 식각 공정을 이용하여 리세스 영역들(RC) 내에 노출된 제2 물질막들(22)을 일부 두께 식각한다. 이때, 불순물 영역(23)은 불순물이 주입되지 않은 영역에 비해 식각 속도가 빠르므로, 불순물 영역(23)을 상대적으로 더 식각된다. 따라서, 리세스 영역들(RC)의 끝단을 확장시킬 수 있다.
참고로, 앞서 설명한 바와 같이, 홀 내에 희생막을 형성한 경우, 리세스 영역(RC)의 끝단을 확장시키기 위한 식각 공정시 리세스 영역들(RC) 내에 노출된 희생막을 함께 식각할 수 있다. 이러한 경우, 셀 영역(CELL)에 형성된 리세스 영역들(RC) 내에 메모리막이 노출된다.
도 6a 및 도 6b에 도시된 바와 같이, 끝단이 확장된 리세스 영역들(RC) 내에 도전막들(25)을 형성한다. 이때, 도전막들(25)을 형성하기 전에 메모리막을 추가로 형성할 수 있다. 추가로 형성되는 메모리막은 전하차단막, 데이터저장막 및 터널절연막 중 적어도 하나를 포함할 수 있다.
이로써, 적층물(ST)의 끝단에 노출된 패드부(PAD)가 나머지 영역에 비해 두꺼운 두께를 갖는 도전막들(25)이 형성된다.
도 7a 및 도 7b에 도시된 바와 같이, 층간절연막(24)을 식각하여 패드부들(PAD)을 각각 노출시키는 콘택 홀들을 형성한 후, 콘택 홀들 내에 도전막을 형성한다. 이로써, 패드부들(PAD)과 각각 연결된 콘택 플러그들(26)이 형성된다.
여기서, 콘택 홀들은 패드부들(PAD)의 높이에 따라 각각 다른 깊이로 형성된다. 따라서, 상부에 위치된 패드부들(PAD)이 오버 식각되어 펀치 현상이 유발되거나, 하부에 위치된 패드부들(PAD)이 콘택 홀 저면에 노출되지 않는 낫 오픈 현상이 유발될 수 있다. 그러나, 본 실시예에 따르면, 패드부(PAD)의 두께를 선택적으로 증가시켜 식각 마진을 확보하므로, 전술한 바와 같은 현상들을 방지할 수 있다.
참고로, 본 도면에서는 콘택플러그들(26)이 일렬로 배열된 경우에 대해 도시하였으나, 콘택 플러그들(26)이 엇갈린 형태로 배열되는 것도 가능하다.
한편, 제1 및 제2 물질막들(21, 22)의 종류에 따라 앞서 설명한 제조 공정은 일부 변경될 수 있다.
예를 들어, 제1 물질막들(21)이 도전막으로 형성되고 제2 물질막들(22)이 층간절연막으로 형성될 수 있다. 이러한 경우, 제1 슬릿(SL1)을 형성한 후, 습식 식각 공정을 이용하여 제2 물질막들(22)을 식각한다. 이때, 불순물 영역(23)은 불순물이 주입되지 않은 영역에 비해 빠르게 식각되므로, 패드부의 상부에 리세스 영역이 형성된다. 이어서, 리세스 영역 및 제1 슬릿(SL1) 내에 노출된 제1 물질막들(21)을 실리사이드화한다. 이를 통해, 패드부(PAD)에 두꺼운 두께의 실리사이드막이 형성된다. 참고로, 제1 물질막들(21)을 제거하여 리세스 영역들(RC)을 형성하는 공정은 생략한다.
도 8a 및 도 8b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 추가 공정을 설명하기 위한 것으로, 특히, 불순물 주입 공정 이전에 추가 공정을 실시한 경우에 대해 설명하기 위한 것이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8a에 도시된 바와 같이, 불순물 주입 공정을 실시하기 전에, 계단 형태로 패터닝된 제1 및 제2 물질막들(21, 22)의 전면을 따라 베리어막(27)을 형성할 수 있다. 또는, 도 8b에 도시된 바와 같이, 불순물 주입 공정을 실시하기 전에, 각 단에 노출된 제1 물질막들(21)의 측벽을 산화시켜 베리어막(28)을 형성할 수 있다.
여기서, 베리어막(27, 28)은 리세스 영역(RC)의 끝단 확장시 식각 마진을 확보하기 위한 것으로, 특히, 적층된 도전막들(패드부들) 간의 거리를 확보하기 위한 것이다. 앞서 도 5a를 참조하여 설명한 바와 같이, 리세스 영역(RC)의 끝단 확장 공정은 리세스 영역(RC)의 끝단을 Z방향으로 확장시켜 패드부(PAD)의 두께를 확장시키기 위해 실시된다. 그러나, 식각 공정시 X방향으로도 리세스 영역(RC)이 약간 확장될 수 있다. 이러한 경우, 적층된 도전막들(패드부들) 간의 거리가 가까워져 도전막들(25)의 항복 전압(breakdown voltage)이 열화될 가능성이 있다. 그러나, 본 실시예에 따르면, 베리어막(27, 28)을 통해 식각 마진을 확보함으로써, 적층된 도전막들(패드부들) 간의 간격을 충분히 확보할 수 있다.
참고로, 베리어막(27, 28)을 형성할 경우, 층간절연막(24)은 베리어막(27, 28) 상에 형성된다. 또한, 베리어막(27, 28)은 리세스 영역(RC) 확장을 위한 식각 공정시 일부 두께 식각될 수 있으나, 식각되지 않은 나머지 부분들은 최종 소자에 잔류된다. 예를 들어, 적층물(ST)의 전면을 따라 형성된 베리어막(27) 또는 패드부(PAD)의 측벽에 형성된 베리어막(28)이 최종 소자에 잔류된다.
도 9a 내지 도 11b는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 사시도이고, 각 번호의 b도는 I-I' 단면도이다. 설명의 편의를 위해 적층물(ST)의 일부, 특히, 패드 구조물의 일부를 도시하였다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9a 및 도 9b에 도시된 바와 같이, 제1 물질막들(31) 및 제2 물질막들(32)을 교대로 형성한다. 본 실시예에서는 제1 물질막(31)은 희생막으로 형성되고, 제2 물질막(32)은 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 및 제2 물질막들(31, 32)의 끝단을 계단 형태로 패터닝한다. 여기서 각 단은 하나의 제1 물질막(31) 및 제1 물질막(31)의 하부에 형성된 제2 물질막(32)으로 구성될 수 있다.
이어서, 계단 형태로 패터닝된 제1 및 제2 물질막들(31, 32)의 전면을 따라 버퍼막(33)을 형성한다. 여기서, 버퍼막(33)은 제1 및 제2 물질막들(31, 32)과 식각 선택비가 큰 물질로 형성된다. 예를 들어, 버퍼막(33)은 제1 물질막들(32)과 식각 선택비가 크고, 제2 물질막들(31)에 비해 식각 속도가 빠른 물질로 형성될 수 있다.
또한, 버퍼막(33)은 후속 리세스 영역(RC) 확장을 위한 식각 공정시 일부 두께 식각됨을 고려하여, 충분한 두께로 형성된다.
도 10a 및 도 10b에 도시된 바와 같이, 제1 물질막들(31)을 제거하여 리세스 영역들(RC)을 형성한다. 예를 들어, 제1 및 제2 물질막들(31, 32)의 상부에 층간절연막(34)을 형성한다. 이어서, 층간절연막(34), 제1 물질막들(31) 및 제2 물질막들(32)을 식각하여 적어도 하나의 제1 슬릿(SL1)을 형성함으로써, 제1 슬릿(SL1)에 의해 분리된 적층물들(ST)을 형성한다. 이어서, 제1 슬릿(SL1) 내에 노출된 제1 물질막들(31)을 제거한다. 이때, 제1 슬릿(SL1)에 노출된 적층물(ST)의 측벽으로부터 제1 물질막들(31)이 식각된다. 따라서, 각 적층물(ST)의 사이드 영역의 제1 물질막들(31)은 제거되고, 중심 영역의 제1 물질막들(31)은 잔류하게 된다.
도 11a 및 도 11b에 도시된 바와 같이, 리세스 영역들(RC)의 끝단의 두께를 확장시킨다. 예를 들어, 리세스 영역들(RC) 내에 노출된 버퍼막(34)을 선택적으로 식각한다. 이때, 버퍼막(33)이 제2 물질막들(32)에 비해 빠르게 식각되는 조건에서, 식각 공정을 실시한다. 이로써, 리세스 영역(RC)의 끝단을 선택적으로 확장시킬 수 있다.
이어서, 끝단이 확장된 리세스 영역들(RC) 내에 도전막들(35)을 형성한다. 이로써, 적층물(ST)의 끝단에 노출된 패드부(PAD)가 나머지 영역에 비해 두꺼운 두께를 갖는 도전막들(35)이 형성된다.
이어서, 층간절연막(34)을 식각하여, 패드부들(PAD)을 각각 노출시키는 콘택 홀들을 형성한 후, 콘택 홀들 내에 도전막을 형성한다. 이로써, 패드부들(PAD)과 각각 연결된 콘택 플러그들(36)이 형성된다.
도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 반도체 장치의 셀 구조물을 설명하기 위한 사시도이다. 단, 설명의 편의를 위해 절연막은 생략하고 도시하였다.
도 12a는 채널막이 U형태를 갖는 경우를 나타낸다.
도 12a에 도시된 바와 같이, 반도체 장치는 기판(SUB) 상에 적층된 파이프 게이트(PG), 워드라인들(WL), 적어도 하나의 드레인 선택 라인(DSL) 및 적어도 하나의 소스 선택 라인(SSL)을 포함한다.
반도체 장치는 U형태의 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)은 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 소스 및 드레인 사이드 채널막들(S_CH, D_CH)을 포함한다.
여기서, 소스 사이드 채널막들(S_CH)은 워드라인들(WL) 및 소스 선택 라인(SSL)을 관통하고, 드레인 사이드 채널막들(D_CH)은 워드라인들(WL) 및 드레인 선택 라인(DSL)을 관통한다. 또한, 소스 사이드 채널막들(S_CH)은 소스 라인(SL)과 연결되고, 드레인 사이드 채널막들(D_CH)은 비트라인들(BL)과 연결된다.
또한, 반도체 장치는 채널막들(CH)과 워드라인들(WL) 사이에 개재된 메모리막(M)을 더 포함한다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 메모리 셀들, 적어도 하나의 소스 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 U형태로 배열된다.
도 12b는 채널막이 수직 형태를 갖는 경우를 나타낸다.
도 12b에 도시된 바와 같이, 반도체 장치는 소스 영역(S)이 형성된 기판(SUB) 상에 차례로 적층된 적어도 하나의 하부 선택 라인(LSL), 워드라인들(WL), 및 적어도 하나의 상부 선택 라인(USL)을 포함한다. 여기서, 워드라인들(WL)은 플레이트 형태를 갖고, 상부 및 하부 선택 라인들(USL,LSL) 중 적어도 하나는 라인 형태를 갖는다.
반도체 장치는 기판(SUB)으로부터 돌출되어 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인들(USL)을 관통하는 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)의 상단은 비트라인들(BL)과 연결되고, 채널막들(CH)의 하단은 소스 영역(S)과 연결된다.
또한, 반도체 장치는 채널막들(CH)과 워드라인들(WL) 사이에 개재된 메모리막(M)을 더 포함한다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 메모리 셀들, 적어도 하나의 상부 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 수직 형태로 배열된다.
도 12c는 스트링이 수직 형태로 배열된 경우를 나타낸다.
도 12c에 도시된 바와 같이, 반도체 장치는 차례로 적층된 소스막(S1~S3), 적어도 하나의 하부 선택 라인(LSL), 워드라인들(WL) 및 적어도 하나의 상부 선택 라인(USL)을 포함한다.
여기서, 소스막(S1~S3)은 기판(SUB) 상에 형성된 제1 소스막, 제1 소스막(S1) 내에 형성된 제3 소스막(S3), 제3 소스막(S3)을 감싸면서 제1 소스막(S1)과 제3 소스막(S3) 사이에 개재된 제2 소스막(S2)을 포함한다. 또한, 제3 소스막(S3)은 제2 소스막(S2)을 관통하여 제1 소스막(S1)과 연결된다. 여기서, 제1 및 제2 소스막들(S1, S2)은 폴리실리콘막을 포함하고, 제3 소스막(S3)은 텅스텐(W) 등의 금속막을 포함할 수 있다.
반도체 장치는 제2 소스막(S2)의 상부면으로부터 돌출되어 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인들(USL)을 관통하는 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)은 제2 소스막(S2)과 일체로 연결되어 형성될 수 있다. 또한, 채널막들(CH)의 상단은 비트라인들(BL)과 연결된다.
또한, 반도체 장치는 채널막들(CH)과 워드라인들(WL) 사이에 개재된 메모리막(M)을 더 포함한다. 여기서, 메모리막(M)은 채널막들(CH) 및 제2 소스막(S2)의 외측면(outer surfac)을 감싸는 형태로 형성된다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 메모리 셀들, 적어도 하나의 상부 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 수직 형태로 배열된다.
도 12d는 채널막이 수직 형태를 갖는 경우를 나타낸다.
도 12d에 도시된 바와 같이, 반도체 장치는 차례로 적층된 층간절연막(IIL), 적어도 하나의 하부 선택 라인(LSL), 워드라인들(WL) 및 적어도 하나의 상부 선택 라인(USL)을 포함하고, 층간절연막(IIL) 내에 형성된 제1 소스막(S1) 및 제1 소스막(S1) 내에 형성된 제2 소스막(S2)을 포함한다.
반도체 장치는 제1 소스막(S1)으로부터 돌출되어 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인들(USL)을 관통하는 채널막들(CH)을 더 포함한다. 여기서, 채널막들(CH)은 제1 소스막(S1)과 일체로 연결되어 형성될 수 있다. 또한, 채널막들(CH)의 상단은 비트라인들(BL)과 연결된다.
또한, 반도체 장치는 채널막들(CH)과 워드라인들(WL) 사이에 개재된 메모리막(M)을 더 포함한다. 여기서, 메모리막(M)은 채널막들(CH) 및 제1 소스막(S1)의 외측면(outer surfac)을 감싸는 형태로 형성된다.
본 도면에서는 제1 소스막(S1)이 제2 소스막(S2)의 하부면을 완전히 감싸는 구조를 도시하였으나, 제2 소스막(S2)의 하부면이 일부 돌출되어 제1 소스막(S1)을 관통하는 것도 가능하다.
이와 같은 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 메모리 셀들, 적어도 하나의 상부 선택 트랜지스터가 하나의 스트링을 구성하며, 스트링들은 수직 형태로 배열된다.
참고로, 도 2a 내지 도 2d를 참조하여 설명한 반도체 장치들은 앞서 설명한 제조 방법을 응용하여 제조할 수 있으며, 구체적인 제조 방법에 대한 설명은 생략하도록 한다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 13에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 설명된 구조를 갖도록 형성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같은 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 14에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 13을 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 제1 도전막 12: 제1 절연막
13: 제2 도전막 14: 제2 절연막
15: 희생막 21, 31: 제1 물질막
22, 32: 제2 물질막 23: 불순물 영역
24, 34: 층간절연막 25, 35: 도전막
26, 27: 베리어막 33: 버퍼막

Claims (20)

  1. 셀 영역 및 콘택 영역이 정의된 기판; 및
    상기 기판의 상기 콘택 영역에 교대로 형성된 제1 도전막들 및 제1 절연막들을 포함하고, 끝단이 계단 형태로 패터닝된 패드 구조물
    을 포함하고,
    상기 제1 도전막 중 상기 패드 구조물의 끝단에 노출된 영역은 패드부로 정의되고, 상기 패드부는 상기 제1 도전막의 나머지 영역에 비해 두꺼운 두께를 갖는
    반도체 장치.
  2. 제1항에 있어서,
    상기 제1 도전막들은 상기 패드 구조물의 사이드 영역에 형성된
    반도체 장치.
  3. 제2항에 있어서,
    상기 제1 도전막들과 연결되어 상기 패드 구조물의 중심 영역에 형성된 희생막들
    을 더 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 패드부는 상기 희생막들에 비해 두꺼운 두께를 갖는
    반도체 장치.
  5. 제1항에 있어서,
    상기 패드 구조물은,
    하나의 상기 제1 도전막 및 상기 제1 도전막의 상부에 형성된 제1 절연막이 하나의 단을 구성하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 패드 구조물은,
    하나의 상기 제1 도전막 및 상기 제1 도전막의 하부에 형성된 제1 절연막이 하나의 단을 구성하는
    반도체 장치.
  7. 제1항에 있어서,
    상기 패드부의 측벽에 형성된 베리어막
    을 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 계단 형태로 패터닝된 상기 적층물의 전면을 따라 형성된 베리어막
    을 더 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 패드부들에 각각 연결된 콘택 플러그들
    을 더 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 패드 구조물과 연결되며, 상기 기판의 상기 셀 영역에 교대로 형성된 제2 도전막들 및 제2 절연막들을 포함하는 셀 구조물; 및
    상기 셀 구조물을 관통하는 채널막들
    을 더 포함하는 반도체 장치.
  11. 제10항에 있어서,
    동일한 층에 형성된 상기 제1 도전막들과 상기 제2 도전막들은 상호 연결되고, 동일한 층에 형성된 상기 제1 절연막들과 상기 제2 절연막들은 상호 연결된
    반도체 장치.
  12. 기판;
    상기 기판 상에 교대로 형성된 도전막들 및 절연막들을 포함하고, 끝단이 계단 형태로 패터닝된 적층물들; 및
    상기 적층물들을 분리시키는 적어도 하나의 슬릿
    을 포함하고,
    상기 도전막 중 상기 적층물의 끝단에 노출된 영역은 패드부로 정의되고, 상기 패드부는 상기 도전막의 나머지 영역에 비해 두꺼운 두께를 갖는
    반도체 장치.
  13. 교대로 형성된 제1 물질막들 및 제2 물질막들을 포함하고, 끝단이 계단 형태로 패터닝된 적층물을 형성하는 단계;
    상기 제1 물질막들을 제거하여 리세스 영역들을 형성하는 단계;
    상기 리세스 영역들의 끝단의 두께를 확장시키는 단계; 및
    끝단이 확장된 상기 리세스 영역들 내에 도전막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 계단 형태로 패터닝된 상기 적층물에 불순물을 주입하여, 상기 제2 물질막들 내에 불순물 영역을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 불순물 영역을 형성하는 단계는 이온 주입 공정을 이용하여 실시되며, 상기 이온 주입 공정의 Rp(Projected ion range)는 상기 제2 물질막들 내에 위치되는
    반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 리세스 영역들의 끝단의 두께를 확장시키는 단계는,
    상기 리세스 영역들 내에 노출된 상기 불순물 영역을 식각하는
    반도체 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 불순물 영역을 형성하기 전에, 상기 적층물의 전면을 따라 베리어막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 불순물 영역을 형성하기 전에, 상기 적층물의 끝단에 노출된 상기 제1 물질막들을 일부 두께 산화시켜 베리어막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  19. 제13항에 있어서,
    상기 리세스 영역들을 형성하기 전에 상기 적층물 상에 버퍼막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 리세스 영역들의 끝단의 두께를 확장시키는 단계는,
    상기 리세스 영역들의 끝단에 노출된 상기 버퍼막을 일부 두께 식각하는
    반도체 장치의 제조 방법.
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