KR20170079309A - 전자 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 실시예들이 해결하고자 하는 과제는, 메모리 셀 간의 브릿지 개선을 통해 메모리 셀 특성 및 동작 특성을 확보할 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다. 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판; 및 상기 기판 상에 제1층간절연층과 도전층이 교대로 적층되고, 계단형 단차에 따라 도전층의 끝단이 노출된 계단형 구조체를 포함하고, 상기 계단형 구조체는 상기 도전층의 측벽에 형성된 배리어층을 더 포함할 수 있다. 본 발명의 실시예들의 전자 장치 및 그 제조 방법에 의하면, 메모리 셀 간의 브릿지 개선을 통해 메모리 셀 특성 및 동작 특성을 확보할 수 있다.
Description
본 특허 문헌은 반도체 장치에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 전자 장치 및 그 제조 방법에 관한 것이다.
데이터를 저장할 수 있으며 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 반도체 장치로서 예컨대, 낸드형 플래시 등이 개발되어 왔다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 반도체 장치가 다양하게 제안되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 메모리 셀 간의 브릿지 개선을 통해 메모리 셀 특성 및 동작 특성을 확보할 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판; 및 상기 기판 상에 제1층간절연층과 도전층이 교대로 적층되고, 계단형 단차에 따라 도전층의 끝단이 노출된 계단형 구조체를 포함하고, 상기 계단형 구조체는 상기 도전층의 측벽에 형성된 배리어층을 더 포함할 수 있다.
위 장치에 있어서, 상기 계단형 단차에 따라 노출된 상기 도전층의 끝단에 돌출부를 더 포함할 수 있다. 또한, 상기 계단형 구조체 상에 형성된 제2층간절연층; 및 상기 제2층간절연층을 관통하여 각 도전층에 연결되는 복수의 콘택 플러그를 더 포함할 수 있다. 또한, 상기 배리어층은 절연물질을 포함할 수 있다. 또한, 상기 배리어층은 산화물질을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 기판 상에 제1층간절연층과 일측면에 배리어층을 포함하는 제1물질층이 교대로 적층되고, 계단형 단차에 따라 제1물질층의 끝단 및 배리어층이 노출된 계단형 구조체를 형성하는 단계; 상기 계단형 구조체의 제1물질층의 끝단 및 배리어층 상에 제2물질층을 형성하는 단계; 상기 계단형 구조체 상에 제2층간절연층을 형성하는 단계; 상기 제1 및 제2물질층을 제거하여 홈을 형성하는 단계; 및 상기 홈에 도전층을 매립하는 단계를 포함할 수 있다.
위 제조 방법에 있어서, 상기 제1물질층은 질화물질을 포함할 수 있다. 또한, 상기 계단형 구조체를 형성하는 단계는, 상기 기판 상에 제1층간절연층과 제1물질층이 교대로 적층되고 최하층 및 최상층에 제1층간절연층이 위치하는 구조체를 형성하는 단계; 계단형 단차에 의해 상기 각 제1층간절연층들의 끝단이 노출되도록 상기 구조체를 식각하는 단계; 상기 제1물질층의 측벽에 배리어층을 형성하는 단계; 및 상기 노출된 제1층간절연층들의 끝단을 식각하는 단계를 포함할 수 있다. 또한, 상기 배리어층을 형성하는 단계는, 산화 공정으로 진행할 수 있다. 또한, 상기 배리어층을 형성하는 단계는, 라디칼 산화 공정으로 진행할 수 있다. 또한, 상기 계단형 구조체의 제1물질층의 끝단 및 배리어층 상에 제2물질층을 형성하는 단계는, 상기 계단형 구조체의 단차를 따라 제2물질층을 형성하는 단계; 상기 제2물질층 상에 상기 계단형 구조체의 수평면에 접하는 두께보다 상기 계단형 구조체의 수직면에 접하는 두께가 얇은 제3물질층을 형성하는 단계; 상기 계단형 구조체의 수직면에 접하는 제3물질층을 제거하는 단계; 및 상기 계단형 구조체의 수직면에 접하는 제2물질층을 제거하는 단계를 포함할 수 있다. 또한, 상기 제2물질층은 질화물질을 포함할 수 있다. 또한, 상기 제3물질층은 산화물질을 포함할 수 있다. 또한, 상기 제3물질층을 제거하는 단계는, 습식식각으로 진행할 수 있다. 또한, 상기 제2물질층을 제거하는 단계는, 인산을 이용한 습식 식각으로 진행할 수 있다. 또한, 상기 홈을 형성하는 단계는, 인산을 이용한 습식 식각으로 진행할 수 있다. 또한, 상기 도전층을 매립하는 단계 후, 상기 제2층간절연층을 관통하여 각 도전층에 연결되는 복수의 콘택 플러그들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들의 전자 장치 및 그 제조 방법에 의하면, 메모리 셀 간의 브릿지 개선을 통해 메모리 셀 특성 및 동작 특성을 확보할 수 있다.
도 1은 비교예의 반도체 장치와, 그 문제점을 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예를 설명하기에 앞서 비교예의 반도체 장치에서 발생하는 문제점을 먼저 설명하기로 한다.
도 1은 비교예의 반도체 장치와, 그 문제점을 설명하기 위한 단면도이다.
도 1을 참조하면, 비교예에 따른 반도체 장치는 소정의 하부 구조물(미도시됨)이 형성된 기판(100) 상에 복수의 층간절연층(101) 및 복수의 메모리 셀(102)이 교대로 적층된 계단 구조체를 포함할 수 있다. 특히, 계단 구조에 의해 노출된 각 메모리 셀(102)은 돌출부(102A)를 포함할 수 있다. 돌출부(102A)는 후속 콘택플러그 형성시 콘택 오픈 불량 및 과도 식각에 따른 펀치(Punch)를 방지하기 위한 필수 요소로 적용될 수 있다.
그러나, 메모리 셀(102) 상에 돌출부(102A)가 적용됨에 따라 하부 메모리 셀(102)과 상부 메모리 셀(102) 간의 이격 거리(d1)가 좁아질 수 있다. 이와 같이, 돌출부(102A)로 인해 메모리 셀의 동작을 위해 필요한 최소한의 이격 거리 확보가 어려우며, 상하부 메모리 셀 간에 브릿지(Bridge)가 발생하는 문제점이 있다.
본 실시예에서는, 위와 같은 비교예의 문제점을 해결함으로써, 메모리 셀 간의 이격 거리를 확보하여, 브릿지를 방지하고 메모리 셀 특성 및 동작 특성을 확보할 수 있는 반도체 장치 및 그 제조 방법을 제공하고자 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는, 기판(200) 상에 층간절연층(201) 및 도전층(202)이 교대로 적층된 계단형 구조체를 포함할 수 있다. 계단형 구조체는 기판(200) 상부에 층간절연층(201) 및 도전층(202)이 교대로 그리고 반복적으로 적층된 구조를 포함할 수 있다. 계단형 구조체는 계단형 단차에 따라 도전층(202)의 일부가 노출되는 구조를 포함할 수 있고, 노출된 도전층(202) 상에 돌출부(202A)가 더 포함될 수 있다. 특히, 본 실시예는 도전층(202)의 측벽에 배리어층(201A)을 더 포함할 수 있다. 배리어층(201A)은 절연물질을 포함할 수 있으며, 배리어층(201A)이 도전층(202)의 측벽을 감싸는 구조로 형성됨으로써 상부 도전층(202)과의 이격거리(d2)가 도 1에 도시된 이격거리(d1)보다 증가될 수 있다.
층간절연층(201)은 수직 방향에서 인접한 도전층(202)을 서로 절연시키기 위한 것으로서, 실리콘 산화물 등의 절연물질을 포함할 수 있다. 도전층(202)은 메모리 셀로 역할할 수 있는 금속, 금속 질화물, 불순물이 도핑된 폴리실리콘 또는 이들의 조합 등 다양한 도전 물질을 포함할 수 있다. 배리어층(201A)은 상하부 도전층(202) 간에 이격거리를 확보함으로써 브릿지를 방지하기 위한 절연물질을 포함할 수 있다.
위와 같이, 본 실시예는 도전층(202)의 측벽에 절연물질을 포함하는 배리어층(201A)을 적용하여 상하부 도전층(202) 즉, 메모리 셀 간의 이격거리를 확보함으로써 메모리 셀 간의 브릿지(Bridge)를 방지하고, 이로써 메모리 셀 특성 및 동작 특성을 확보할 수 있는 장점이 있다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(11)이 제공될 수 있다. 기판(11)은 반도체 물질을 포함할 수 있다. 또한, 도시되지 않았으나, 기판(11)은 요구되는 소정의 하부구조물(미도시됨) 예컨대, 소스라인, 하부 선택트랜지스터 등을 포함할 수 있다.
이어서, 기판(11) 상에 제1층간절연층(12) 및 제1물질층(13)이 교대로 적층된 계단형 구조체를 형성할 수 있다. 계단형 구조체는 제1층간절연층(12) 및 제1물질층(13)이 교대로 그리고 반복적으로 적층된 구조를 포함할 수 있다. 또한, 계단형 구조체는 계단형 단차에 따라 제1층간절연층(12)의 일부가 노출되는 구조를 포함할 수 있다. 또한, 계단형 구조체의 최하층 및 최상층은 제1층간절연층(12)을 포함할 수 있다.
제1층간절연층(12)은 수직 방향에서 인접한 도전층을 서로 절연시키기 위한 것으로서, 실리콘 산화물 등의 절연물질을 포함할 수 있다. 제1물질층(13)은 후속 공정에서 메모리 셀로 작용하는 도전층으로 대체될 물질층일 수 있다. 제1물질층(13)은 제1층간절연층(12)에 대해 식각선택비 즉, 제1층간절연층(12)과 상이한 식각율을 갖는 물질로 형성될 수 있다. 이는 후속 제1물질층(13) 제거 공정시 제1층간절연층(12)이 손실되는 것을 방지하기 위함이다. 예컨대, 제1층간절연층(12)이 실리콘 산화물인 경우, 제1물질층(13)은 실리콘 질화물을 포함할 수 있다.
계단형 구조체를 형성하는 공정은 기판(11) 상에 제1층간절연층(12) 및 제1물질층(13)이 교대로 적층된 구조체를 형성한 후, 구조체의 최상층 상에 마스크 패턴을 형성하고, 마스크 패턴의 수평적 면적을 감소시키는 공정과 구조체를 식각하는 공정을 번갈아 반복적으로 수행하는 일련의 공정을 포함할 수 있다. 이때, 마스크 패턴은 기판(11), 제1층간절연층(12) 및 제1물질층(13)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 마스크 패턴의 수평적 면적을 감소시키는 공정은, 마스크 패턴에 의해 노출되는 영역을 확장하는 것으로서, 마스크 패턴의 폭 및 두께는 구조체를 식각하는 공정이 반복적으로 수행됨에 따라 감소될 수 있으며, 마스크 패턴은 최하층의 제1층간절연층(12)부터 최상층의 제1층간절연층(12)이 패터닝될 때까지 구조체의 상부에 잔류할 수 있다. 그리고, 구조체의 식각이 완료된 후 마스크 패턴을 제거하는 공정이 수행될 수 있다.
구조체를 식각하는 공정은 적층된 제1층간절연층(12) 및 제1물질층(13)의 수에 따라 달라질 수 있다. 또한, 구조체를 식각하는 공정이 반복적으로 수행됨에 따라, 제1층간절연층(12)의 끝단 부분들이 하부에서부터 순차적으로 노출될 수 있다. 그리고, 제1층간절연층(12) 및 제1물질층(13)은 기판(11)에서부터 상부로 갈수록 면적이 감소될 수 있다.
이와 같이, 계단형 구조체를 형성함에 따라 후속으로 형성되는 메모리 셀과 주변 회로들(예컨대, 콘택을 통해 연결되는 전원 등) 간의 전기적 연결이 용이할 수 있다.
도 3b에 도시된 바와 같이, 산화 공정을 진행할 수 있다. 이에 따라, 산화물질을 포함하는 제1층간절연층(12)은 그대로 유지되며, 질화물질을 포함하는 제1물질층(13)의 일부가 제2물질층(14)으로 치환될 수 있다. 이때, 제1물질층(13)의 일부는 계단형 구조체에서 노출된 각 제1물질층(13)의 끝단일 수 있다. 제2물질층(14)은 후속으로 형성되는 메모리 셀 간의 이격 거리를 확보하기 위한 배리어층으로 작용할 수 있다.
산화 공정은 라디칼 산화(radical oxidation) 공정으로 진행할 수 있다. 라디칼 산화는 산화제로 라디칼을 사용하는 방식을 말하며, 기존의 실리콘만을 산화시키는 열 산화와는 달리 라디칼의 강한 산화력에 의해 질화 실리콘까지 산화시킬 수 있다. 라디칼 산화 공정은 열산화 방식 또는 플라즈마 산화 방식으로 수행될 수 있다. 제1물질층(13)이 질화물질을 포함하는 경우, 라디칼 산화 공정은 산소 라디칼을 이용하는 라디칼 산화방식이 사용될 수 있다. 산소 라디칼(O2 -)은 일산화이질소(N2O), 오존(O3), 이산화질소(NO2) 또는 이들을 조합한 기체로부터 발생시키거나, 인시튜 스팀 제너레이션(ISSG:In Situ Steam Ganeration) 방식 등에 의해 발생시킬 수 있다.
도 3c에 도시된 바와 같이, 계단형 구조체에 의해 노출된 제1층간절연층(12)을 제거할 수 있다. 제1층간절연층(12)의 제거는 건식 식각으로 진행될 수 있다. 제1층간절연층(12)은 제1물질층(13)이 노출되는 타겟으로 진행될 수 있으며, 제1물질층(13)의 측벽에 형성된 제2물질층(14)은 제1물질층(13)과 동일 표면상에 위치하기 때문에 제1층간절연층(12) 식각시 크게 손상되지 않고 유지될 수 있다.
노출된 제1층간절연층(12)이 제거됨에 따라, 계단형 구조체는 도 3b에 도시된 구조체와 반대로 계단형 단차에 따라 제1물질층(13)의 끝단 부분들과 제2물질층(14)이 노출될 수 있다.
도 3d에 도시된 바와 같이, 계단형 구조체의 단차를 따라 제3물질층(15) 및 제4물질층(16)을 차례로 형성할 수 있다. 제3물질층(15)은 후속 공정에서 콘택 형성을 위한 식각 공정시 오픈 불량 방지 및 이에 따른 펀치 방지를 위한 패드 형성용 희생층으로 작용할 수 있다. 제3물질층(15)은 제1물질층(13)과 동일한 물질로 형성될 수 있다. 예컨대, 제3물질층(15)은 실리콘 질화물을 포함할 수 있다. 제3물질층(15)은 계단형 구조체의 단차를 따라 전면에 균일한 두께로 형성될 수 있으며, 다른 실시예로 계단형 구조체의 수평면에는 두꺼운 두께를 갖고, 계단형 구조체의 수직면에는 얇은 두께를 갖도록 스텝 커버리지(Step Coverage)가 나쁜 조건으로 형성될 수도 있다.
제4물질층(16)은 제3물질층(15)을 식각하기 위한 식각배리어로 기능할 수 있다. 제4물질층(16)은 제3물질층(15)에 대해 식각선택비를 갖는 물질, 구체적으로, 제3물질층(15)과 습식 식각에 대해 상이한 식각율을 갖는 물질을 포함할 수 있다. 예컨대, 제3물질층(15)이 질화물질을 포함하는 경우, 제4물질층(16)은 산화물질을 포함할 수 있다. 제4물질층(16)은 계단형 구조체의 수평면은 두껍고, 수직면을 얇은 두께를 갖도록 스텝 커버리지가 나쁜 산화물질로 형성될 수 있다. 제4물질층(16)은 예컨대, HDP(High Density Plasma) 방식의 산화물질을 포함할 수 있다.
도 3e에 도시된 바와 같이, 제3 및 제4물질층(15, 16)을 식각할 수 있다. 이에 따라, 제3 및 제4물질층(15, 16)은 계단형 구조체에서 노출된 제1물질층(13) 및 제2물질층(14) 상에만 잔류할 수 있다. 즉, 계단형 구조체의 수직면에 형성된 제3 및 제4물질층(15, 16)은 모두 제거되고, 계단형 구조체의 수평면에 형성된 제3 및 제4물질층(15, 16)만 잔류할 수 있다.
제3 및 제4물질층(15, 16)을 식각하는 공정은 제4물질층(16)을 식각하는 공정과 제3물질층(15)을 식각하는 공정으로 나누어 진행할 수 있다. 제3 및 제4물질층(15, 16)을 식각하는 공정은 각각 산화물질 또는 질화물질을 제거하기 위한 습식 식각으로 진행될 수 있다.
먼저, 계단형 구조체의 수직면에 형성된 제4물질층(16)을 제거하기 위한 1차 식각공정을 진행할 수 있다. 1차 식각공정은 산화물질의 선택적 제거가 가능한 식각용액을 이용한 습식 식각으로 진행될 수 있다. 1차 식각공정은 계단형 구조체의 수직면에 형성된 제4물질층(16)이 제거되어 하부의 제3물질층(15)이 노출되는 타겟으로 진행할 수 있다. 이때, 계단형 구조체의 수직면보다 두껍게 형성된 수평면의 제4물질층(16)은 제3물질층(15) 상부에 일정 두께 잔류할 수 있다.
이어서, 제4물질층(16)의 부분 제거로 노출된 제3물질층(15) 즉, 계단형 구조체의 수직면에 형성된 제3물질층(15)을 제거하기 위한 2차 식각공정을 진행할 수 있다. 2차 식각공정은 질화물질의 선택적 제거가 가능한 식각용액을 이용하여 습식 식각으로 진행될 수 있다. 2차 식각공정은 계단형 구조체의 수직면에 형성된 제3물질층(15)이 제거되어 제2물질층(14)이 노출되는 타겟으로 진행될 수 있다.
위와 같이, 2번의 습식 식각공정을 통해 제3물질층(15)은 계단형 구조체의 수평면에 섬 형태로 잔류할 수 있다.
도 3f에 도시된 바와 같이, 계단형 구조체 상에 제2층간절연층(17)을 형성할 수 있다. 제2층간절연층(17)은 제1 및 제3물질층(13, 15)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 제1 및 제3물질층(13, 15)이 질화물질을 포함하는 경우, 제2층간절연층(17)은 산화물질을 포함할 수 있다.
제2층간절연층(17)은 PVD(Physical Vapor Deposition) 방법, CVD(Chemical Vapor Deposition) 방법, SACVD(Sub-Atmospheric Chemical Vapor Deposition) 방법, LPCVD(Low Pressure Chemical Vapor Deposition) 방법, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition) 방법 등을 사용하여 형성될 수 있다.
제2층간절연층(17)은 예컨대, 고밀도 플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(Phosphosilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있따. 또한, 제2층간절연층(17)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 갖는 low-k 물질을 포함할 수도 있다.
제2층간절연층(17)은 계단형 구조체의 상면보다 위에 위치할 수 있도록 충분한 두께로 형성할 수 있다. 계단형 구조체의 단차로 인해 제2층간절연층(17) 역시 단차 즉, 굴곡을 가지고 형성될 수 있다. 굴곡을 갖는 제2층간절연층(17)에 콘택 및 배선 등의 후속 공정을 진행하는 경우, 콘택 오픈 불량 및 배선 두께 균일도에 문제가 발생할 수 있다. 따라서, 제2층간절연층(17)을 형성한 후, 굴곡 제거를 위한 평탄화 공정을 진행할 수 있다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
도 3g에 도시된 바와 같이, 제1물질층(13)과 제3물질층(15)을 제거할 수 있다. 제1물질층(13)과 제3물질층(15)은 습식 식각을 통해 제거될 수 있다. 습식 식각은 제1층간절연층(12) 및 제2층간절연층(17)에 대해 습식 식각에 대한 선택비를 갖는 조건으로 진행될 수 있다. 예컨대, 제1 및 제2층간절연층(12, 17)이 산화물질을 포함하고, 제1물질층(13)과 제3물질층(15)이 질화물질 예컨대, 실리콘 질화물을 포함하는 경우, 습식 식각은 인산(H3PO4) 용액을 이용하여 진행될 수 있다.
제1물질층(13)과 제3물질층(15)의 제거를 위해 도시되지 않았으나, 계단형 구조체의 타측면에 슬릿(Slit, 미도시됨)이 형성될 수 있다. 즉, 단차를 갖지 않는 구조체의 타측면에 제1층간절연층(12), 제1물질층(13), 제3물질층(15) 및 제4물질층(16)을 선택적으로 식각하여 기판(11)을 노출시키는 트렌치를 형성할 수 있다. 그리고, 슬릿에 의해 측벽이 노출된 제1물질층(13) 및 제1물질층(13)에 중첩되는 제3물질층(15)이 습식 식각에 의해 선택적으로 제거될 수 있다.
제1물질층(13)과 제3물질층(15)이 제거된 자리에 홈(18, Groove)이 형성될 수 있으며, 홈(18)은 후속에서 메모리 셀을 위한 도전층 영역이 될 수 있다.
도 3h에 도시된 바와 같이, 홈(18)을 매립하는 도전층(19)을 형성할 수 있다. 도전층(19)은 메모리 셀로 역할할 수 있는 금속, 금속 질화물, 불순물이 도핑된 폴리실리콘 또는 이들의 조합 등 다양한 도전 물질을 포함할 수 있다.
상술한 일련의 공정을 통해 제1층간절연층(12)과 도전층(19)이 교대로 적층된 계단형 구조체가 형성되며, 특히, 도전층(19)은 계단형 구조체에 노출된 끝단에 돌출부(19A)를 가질 수 있다. 또한, 도전층(19)의 측벽에는 절연물질을 포함하는 제2물질층(14)이 형성되어 상하부 도전층(19) 간에 이격거리를 확보함으로써 브릿지(Bridge)를 방지할 수 있다.
도 3i에 도시된 바와 같이, 제2층간절연층(17)을 관통하여 각 도전층(19)에 접하는 콘택 플러그(20)를 형성할 수 있다.
콘택 플러그(20)를 형성하기 위해 먼저, 제2층간절연층(17)을 선택적으로 식각하여 계단형 구조체의 각 도전층(19)들을 노출시키는 콘택홀을 형성할 수 있다. 이어서, 콘택홀에 도전물질을 매립하고, 제2층간절연층(17)에 의해 이웃하는 콘택 플러그(20)가 분리되도록 하는 분리 공정을 차례로 진행할 수 있다. 특히, 본 실시예는 콘택홀 형성시 도전층(19)의 돌출부(19A)로 인해 식각 높이가 낮아져 식각 마진을 확보할 수 있고, 돌출부(19A)의 높이 만큼 충분한 과도 식각이 가능하여 콘택 오픈 불량을 방지하면서, 동시에 펀치(Punch) 방지 역시 가능할 수 있다.
도시되지 않았으나, 후속 공정으로 콘택 플러그(20)에 접하는 배선 공정이 진행될 수 있다.
본 실시예의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 실시예의 기술 분야의 통상의 전문가라면 본 실시예의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 기판
201 : 층간절연층
202 : 도전층 202A : 돌출부
201A : 배리어층
202 : 도전층 202A : 돌출부
201A : 배리어층
Claims (17)
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
기판; 및
상기 기판 상에 제1층간절연층과 도전층이 교대로 적층되고, 계단형 단차에 따라 도전층의 끝단이 노출된 계단형 구조체를 포함하고,
상기 계단형 구조체는 상기 도전층의 측벽에 형성된 배리어층을 더 포함하는 전자 장치.
- 제1항에 있어서,
상기 계단형 단차에 따라 노출된 상기 도전층의 끝단에 돌출부를 더 포함하는 전자 장치.
- 제1항에 있어서,
상기 계단형 구조체 상에 형성된 제2층간절연층; 및
상기 제2층간절연층을 관통하여 각 도전층에 연결되는 복수의 콘택 플러그를 더 포함하는 전자 장치. - 제1항에 있어서,
상기 배리어층은 절연물질을 포함하는 전자 장치.
- 제1항에 있어서,
상기 배리어층은 산화물질을 포함하는 전자 장치.
- 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
기판 상에 제1층간절연층과 일측면에 배리어층을 포함하는 제1물질층이 교대로 적층되고, 계단형 단차에 따라 제1물질층의 끝단 및 배리어층이 노출된 계단형 구조체를 형성하는 단계;
상기 계단형 구조체의 제1물질층의 끝단 및 배리어층 상에 제2물질층을 형성하는 단계;
상기 계단형 구조체 상에 제2층간절연층을 형성하는 단계;
상기 제1 및 제2물질층을 제거하여 홈을 형성하는 단계; 및
상기 홈에 도전층을 매립하는 단계
를 포함하는 전자 장치 제조 방법.
- 제6항에 있어서,
상기 제1물질층은 질화물질을 포함하는 전자 장치 제조 방법.
- 제6항에 있어서,
상기 계단형 구조체를 형성하는 단계는,
상기 기판 상에 제1층간절연층과 제1물질층이 교대로 적층되고 최하층 및 최상층에 제1층간절연층이 위치하는 구조체를 형성하는 단계;
계단형 단차에 의해 상기 각 제1층간절연층들의 끝단이 노출되도록 상기 구조체를 식각하는 단계;
상기 제1물질층의 측벽에 배리어층을 형성하는 단계; 및
상기 노출된 제1층간절연층들의 끝단을 식각하는 단계
를 포함하는 전자 장치 제조 방법.
- 제8항에 있어서,
상기 배리어층을 형성하는 단계는,
산화 공정으로 진행하는 전자 장치 제조 방법.
- 제8항에 있어서,
상기 배리어층을 형성하는 단계는,
라디칼 산화 공정으로 진행하는 전자 장치 제조 방법.
- 제6항에 있어서,
상기 계단형 구조체의 제1물질층의 끝단 및 배리어층 상에 제2물질층을 형성하는 단계는,
상기 계단형 구조체의 단차를 따라 제2물질층을 형성하는 단계;
상기 제2물질층 상에 상기 계단형 구조체의 수평면에 접하는 두께보다 상기 계단형 구조체의 수직면에 접하는 두께가 얇은 제3물질층을 형성하는 단계;
상기 계단형 구조체의 수직면에 접하는 제3물질층을 제거하는 단계; 및
상기 계단형 구조체의 수직면에 접하는 제2물질층을 제거하는 단계
를 포함하는 전자 장치 제조 방법.
- 제6항에 있어서,
상기 제2물질층은 질화물질을 포함하는 전자 장치 제조 방법.
- 제6항에 있어서,
상기 제3물질층은 산화물질을 포함하는 전자 장치 제조 방법.
- 제11항에 있어서,
상기 제3물질층을 제거하는 단계는,
습식식각으로 진행하는 전자 장치 제조 방법.
- 제11항에 있어서,
상기 제2물질층을 제거하는 단계는,
인산을 이용한 습식 식각으로 진행하는 전자 장치 제조 방법.
- 제6항에 있어서,
상기 홈을 형성하는 단계는,
인산을 이용한 습식 식각으로 진행하는 전자 장치 제조 방법.
- 제6항에 있어서,
상기 도전층을 매립하는 단계 후,
상기 제2층간절연층을 관통하여 각 도전층에 연결되는 복수의 콘택 플러그들을 형성하는 단계를 더 포함하는 전자 장치 제조 방법.
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