JP2019153735A - 半導体装置 - Google Patents

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和秀 高村
卓也 稲塚
Takuya INATSUKA
卓也 稲塚
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Abstract

【課題】コンタクトプラグの突抜けを抑制する。【解決手段】実施形態の半導体装置は、絶縁体（４３）と、上記絶縁体を挟んで階段状に積層され、互いに電気的に切断された第１導電体（２３）及び第２導電体（２４）と、を含む積層体と、上記積層体の上方から上記第１導電体に達するコンタクトプラグ（５１）と、を備える。上記第１導電体は、上記絶縁体の下方に位置する第１部分（２３ａ）と、上記絶縁体の上方に位置する第２部分（２３ｂ）と、上記第１導電体の上記第１部分及び上記第１導電体の上記第２部分を電気的に接続する第３部分（２３ｃ）と、を含む。上記第１導電体の上記第３部分は、上記絶縁体に形成された溝内に設けられる。【選択図】図５

Description

実施形態は、半導体装置に関する。
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１７／０１９４２５５号明細書
コンタクトプラグの突抜けを抑制する。
実施形態の半導体装置は、積層体と、コンタクトプラグと、を備える。上記積層体は、絶縁体と、上記絶縁体を挟んで階段状に積層され、互いに電気的に切断された第１導電体及び第２導電体と、を含む。上記コンタクトプラグは、上記積層体の上方から上記第１導電体に達する。上記第１導電体は、上記絶縁体の下方に位置する第１部分と、上記絶縁体の上方に位置する第２部分と、上記第１導電体の上記第１部分及び上記第１導電体の上記第２部分を電気的に接続する第３部分と、を含む。上記第１導電体の上記第３部分は、上記絶縁体に形成された溝内に設けられる。
第１実施形態に係る半導体メモリの構成を説明するためのブロック図。 第１実施形態に係る半導体メモリのメモリセルアレイの構成を説明するための回路図。 第１実施形態に係る半導体メモリのメモリ領域及び引出し領域の構造を説明するための平面図。 第１実施形態に係る半導体メモリのメモリ領域の構造を説明するための断面図。 第１実施形態に係る半導体メモリの引出し領域の構造を説明するための断面図。 第１実施形態に係る半導体メモリの引出し領域の構造を説明するための断面図。 第１実施形態に係る半導体メモリの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリの製造方法を説明するための断面図。 第１実施形態に係る半導体メモリの製造方法を説明するための断面図。 ワード線とスリットの閉塞余裕との一般的な関係を説明するためのダイアグラム。 第２実施形態に係る半導体メモリのメモリ領域及び引出し領域の構造を説明するための平面図。 第２実施形態に係る半導体メモリの引出し領域の構造を説明するための断面図。 第２実施形態に係る半導体メモリの引出し領域の構造を説明するための断面図。 第２実施形態に係る半導体メモリの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリの製造方法を説明するための断面図。 第２実施形態に係る半導体メモリの製造方法を説明するための断面図。
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示するものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
１． 第１実施形態
以下に、第１実施形態に係る半導体メモリについて説明する。
１．１ 構成について
１．１．１ 半導体メモリの構成について
図１は、第１実施形態に係る半導体メモリの構成を説明するためのブロック図である。図１に示すように、半導体メモリ１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバ１４、ロウデコーダ１５、及びセンスアンプ１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位となる。メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられ、各メモリセルは、１本のビット線及び１本のワード線に関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体メモリ１が外部のメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作を実行させる命令や、書き込み動作を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体メモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ及びページアドレスＰＡを含んでいる。ブロックアドレスＢＡは、各種動作の対象となるメモリセルを含むブロックＢＬＫの選択に使用される。ページアドレスＰＡは、各種動作の対象となるメモリセルに関連付けられたワード線の選択に使用される。
シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいて、半導体メモリ１全体の動作を制御する。例えばシーケンサ１３は、ドライバ１４、ロウデコーダ１５、及びセンスアンプ１６を制御して、メモリコントローラ２から受信したデータＤＡＴの書き込み動作を実行する。
ドライバ１４は、シーケンサ１３の制御に基づいて、所望の電圧を生成する。そしてドライバ１４は、アドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、例えば選択されたワード線に印加する電圧と、非選択のワード線に印加する電圧とを、対応する信号線にそれぞれ印加する。
ロウデコーダ１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、１つのブロックＢＬＫを選択する。そしてロウデコーダ１５は、ドライバ１４が各信号線に印加した電圧を、例えば選択ワード線及び非選択ワード線にそれぞれ印加する。
センスアンプ１６は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプ１６は、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインタフェース規格をサポートしている。例えばメモリコントローラ２は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを送信し、レディビジー信号ＲＢｎを受信し、入出力信号Ｉ／Ｏを送受信する。信号ＣＬＥは、受信した信号Ｉ／ＯがコマンドＣＭＤであることを半導体メモリ１に通知する信号である。信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを半導体メモリ１に通知する信号である。信号ＷＥｎは、信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。信号ＲＥｎは、信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、書き込みデータＤＡＴ、読み出しデータ等を含み得る。
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより一つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
１．１．２ メモリセルアレイの回路構成について
図２は、第１実施形態におけるメモリセルアレイ１０の回路構成の一例を示している。以下に、第１実施形態におけるメモリセルアレイ１０の回路構成について、１つのブロックＢＬＫに注目して説明する。
図２に示すように、ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。例えばＮＡＮＤストリングＮＳは、８個のメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。各ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一ブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続されている。各ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの記憶する１ビットデータの集合は、“ページ”と呼ばれている。
選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。同一ブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。各ブロックＢＬＫで同一列に対応する選択トランジスタＳＴ１のドレインは、それぞれ対応するビット線ＢＬに共通接続されている。同一ブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続されている。各ブロックＢＬＫの選択トランジスタＳＴ２のソースは、複数のブロックＢＬＫ間でソース線ＳＬに共通接続されている。
なお、メモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数と、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数とは、任意の個数に設計することが出来る。ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。
１．１．３ メモリセルアレイの構造について
図３は、第１実施形態に係る半導体メモリのメモリセルアレイの構造を説明するための平面図である。図３では、メモリセルアレイ１０内の或るブロックＢＬＫの一部に含まれる積層配線構造体が示される。図３に示される積層配線構造体は、メモリ領域Ａ１及び引出し領域（配線引出し領域）Ａ２を含み、当該メモリ領域Ａ１及び引出し領域Ａ２について、上面を覆う絶縁膜が省略された状態で示される。以下の説明では、メモリセルアレイ１０を構成する各種配線が積層される基板の表面をＸＹ平面とする。Ｘ軸及びＹ軸は基板に沿う平面上で互いに交差する軸であり、それぞれワード線ＷＬ及びビット線ＢＬの延伸方向に対応する。Ｚ軸は、ＸＹ平面に対する鉛直方向であり、積層配線構造体の積層方向に対応する。
メモリ領域Ａ１は、実質的にデータを保持する領域であり、メモリ領域Ａ１には複数のメモリセルトランジスタＭＴが設けられる。引出し領域Ａ２は、メモリ領域Ａ１内に設けられたメモリセルトランジスタＭＴのゲートと、例えばロウデコーダ１５との間を接続するための各種配線ＳＧＤ、ＷＬ、及びＳＧＳ、並びにコンタクトプラグＣＣが設けられる領域である。
図３に示すように、１つのブロックＢＬＫは、複数のフィンガーＦＧＲを含む。フィンガーＦＧＲは、例えば、Ｘ方向に延伸して設けられ、Ｙ方向に並ぶ。隣り合うフィンガーＦＧＲ間には、スリットＳＬＴが形成される。スリットＳＬＴには、例えば、図示しない絶縁膜が埋め込まれる。
フィンガーＦＧＲ内には、例えば、２つのストリングユニットＳＵがＹ方向に並んで設けられる。ストリングユニットＳＵは、メモリ領域Ａ１において、複数の半導体ピラーＭＨを含む。１つの半導体ピラーＭＨは、例えば、１つのＮＡＮＤストリングＮＳに対応している。
また、ストリングユニットＳＵには、引出し領域Ａ２において、選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＳの各々の上面が露出するテラス領域Ｔ（Ｔｓｇｄ、Ｔｗｌ０〜Ｔｗｌ７、及びＴｓｇｓ）が形成される。図３の例では、テラス領域Ｔは、Ｘ方向に沿って、テラス領域Ｔｓｇｄの列、テラス領域Ｔｗｌ５〜Ｔｗｌ７の列、テラス領域Ｔｗｌ２〜Ｔｗｌ４の列、並びにテラス領域Ｔｓｇｓ、Ｔｗｌ０、及びＴｗｌ１の列が並ぶ。テラス領域Ｔｗｌ５〜Ｔｗｌ７は、この順番にＹ方向に沿って並ぶ。テラス領域Ｔｗｌ２〜Ｔｗｌ４は、この順番にＹ方向に沿って並ぶ。テラス領域Ｔｓｇｓ、Ｔｗｌ０、及びＴｗｌ１は、この順番にＹ方向に沿って並ぶ。
テラス領域Ｔｓｇｄ、Ｔｗｌ０〜Ｔｗｌ７、及びＴｓｇｓの各々の間には、ＸＹ平面上において各テラス領域Ｔを切り離すサブトレンチＳｕｂが設けられる。なお、本実施形態におけるサブトレンチＳｕｂとは、後述するトレンチとは異なる概念であり、例えば、リソグラフィを含まない工程によって１つの膜に形成される溝を示す。また、テラス領域Ｔｓｇｄ、Ｔｗｌ０〜Ｔｗｌ７、及びＴｓｇｓの上面上にはそれぞれ、複数のコンタクトプラグＣＣ（ＣＣｓｇｄ、ＣＣｗｌ０〜ＣＣｗｌ７、及びＣＣｓｇｓ）が設けられる。コンタクトプラグＣＣとしては、例えばリン（Ｐ）がドープされたシリコンや、タングステン（Ｗ）等の金属材料を適用可能である。
同一のフィンガーＦＧＲ内において隣り合う２つのストリングユニットＳＵのメモリ領域Ａ１及びテラス領域Ｔｓｇｄの間には、スリットＳＨＥが形成される。スリットＳＨＥには、例えば、図示しない絶縁膜が埋め込まれる。これにより、隣り合う２つのストリングユニットＳＵに接続された選択ゲート線ＳＧＤの各々は、互いに絶縁される。このため、同一のフィンガーＦＧＲ内の２つのストリングユニットＳＵには、各々のテラス領域Ｔｓｇｄの上面上に、異なるコンタクトプラグＣＣｓｇｄが設けられる。一方、同一のフィンガーＦＧＲ内の２つのストリングユニットＳＵは、例えば、同一のテラス領域Ｔｗｌ０〜Ｔｗｌ７、及びＴｓｇｓ、並びに同一のコンタクトプラグＣＣｗｌ０〜ＣＣｗｌ７、及びＣＣｓｇｓを共有する。
図４は、第１実施形態に係る半導体メモリのメモリ領域の構造を説明するための断面図である。具体的には、図４には、図３において示されたメモリ領域Ａ１について、ＩＶ−ＩＶ線に沿った断面構造の一例が示される。より具体的には、図４には、同一のフィンガーＦＧＲ内の２つのストリングユニットＳＵにＹ方向に沿って設けられた４つのＮＡＮＤストリングＮＳの断面構造の一例が示される。なお、図４では、ワード線ＷＬ間に設けられる絶縁体（層間絶縁膜）が適宜省略されて示される。
図４に示すように、メモリ領域Ａ１における半導体基板２０の上方には、絶縁体を介して導電体２１〜３０が順に設けられている。導電体２１〜３０は、Ｘ方向及びＹ方向に広がる板状に形成される。導電体２１、２２〜２９、及び３０はそれぞれ、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する。
複数の半導体ピラーＭＨは、例えば、導電体３０の上面から半導体基板２０の上面に達するように、導電体２１〜３０を通過して設けられる。半導体ピラーＭＨは、例えば、ブロック絶縁膜３１、絶縁膜３２、トンネル酸化膜３３、及び導電性の半導体膜３４を含んでいる。半導体ピラーＭＨを形成するメモリホールの内壁にブロック絶縁膜３１が設けられ、ブロック絶縁膜３１の内壁に絶縁膜３２が設けられ、絶縁膜３２の内壁にトンネル酸化膜３３が設けられ、トンネル酸化膜３３の内側に半導体膜３４が埋め込まれている。尚、半導体膜３４内には、更に異なる材料膜が形成されていても良い。
このような半導体ピラーＭＨの構成において、絶縁膜３２がメモリセルトランジスタＭＴの電荷蓄積層として機能し、半導体膜３４内にＮＡＮＤストリングＮＳのチャネルが形成される。そして、半導体ピラーＭＨと導電体２１とが交差する部分が選択トランジスタＳＴ２として機能し、半導体ピラーＭＨと導電体２２〜２９とが交差する部分がメモリセルトランジスタＭＴ０〜ＭＴ７として機能し、半導体ピラーＭＨと導電体３０とが交差する部分が選択トランジスタＳＴ１として機能する。
半導体ピラーＭＨ上には、導電性のコンタクトプラグ３５が設けられる。コンタクトプラグ３５上には、ビット線ＢＬとして機能する導電体３６が設けられる。導電体３６は、Ｙ方向に延伸したライン状に形成される。なお、１つの導電体３６には、各ストリングユニットＳＵ内の１つの半導体ピラーＭＨが共通に電気的に接続される。
スリットＳＨＥは、例えば、同一のフィンガーＦＧＲ内の異なるストリングユニットＳＵ間において、導電体３６の下面に接触しない程度の位置から、導電体３０を通過し、導電体２９の上面に接触しない程度の位置まで設けられる。これにより、導電体３０は、スリットＳＨＥによって、ストリングユニットＳＵ毎に電気的に切断される。また、異なるフィンガーＦＧＲ内のストリングユニットＳＵは、スリットＳＬＴによって互いに区分けされる。スリットＳＬＴは、例えば、導電体３６の下面に接触しない程度の位置から、半導体基板２０に達するように、導電体２１〜３０を通過して設けられる。これにより、導電体２１〜２９は、スリットＳＬＴによって、Ｙ方向に沿って物理的に切断される。
なお、図４に示した構造はあくまで一例であり、その他の構造についても適宜適用可能である。例えば、図４に示した半導体基板２０と導電体２１との間には、ソース線ＳＬとして機能する導電体（図示せず）が更に設けられてもよい。また、当該導電体と半導体基板２０との間には、ロウデコーダ１５やセンスアンプ１６として機能する周辺回路（図示せず）が構成される積層構造体が更に設けられてもよい。この場合、スリットＳＬＴは、例えば、ソース線ＳＬとして機能する導電体（図示せず）に達するように設けられる。
図５及び図６は、第１実施形態に係る半導体メモリの引出し領域の構造を説明するための断面図である。具体的には、図５及び図６にはそれぞれ、図３において示された引出し領域Ａ２について、Ｖ−Ｖ線、及びＶＩ−ＶＩ線に沿った断面構造の一例が示される。より具体的には、図５には、同一のフィンガーＦＧＲ内のテラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７と、各テラス領域の上面上にそれぞれ設けられたコンタクトプラグＣＣｗｌ１、ＣＣｗｌ４、及びＣＣｗｌ７のＸ方向に沿った断面図が示される。図６には、同一のフィンガーＦＧＲ内のテラス領域Ｔｓｇｓ、Ｔｗｌ０、及びＴｗｌ１と、各テラス領域の上面上にそれぞれ設けられたコンタクトプラグＣＣｓｇｓ、ＣＣｗｌ０、及びＣＣｗｌ１のＹ方向に沿った断面図が示される。なお、図５及び図６では、図４において図示が省略された積層配線構造体内の層間絶縁膜が図示される。
図５に示すように、半導体基板２０と導電体２１との間には絶縁体４０が設けられる。同様に、導電体２１〜３０の各層の間にはそれぞれ、絶縁体４１〜４９が設けられる。導電体３０上には、絶縁体５０が設けられる。
導電体２１〜３０、及び絶縁体４１〜５０は、Ｖ−Ｖ線に沿って、少なくとも３段のステップを有する階段状に積層される。当該階段状の積層構造体は、例えば、１段目〜３段目のテラスの上面上にそれぞれテラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７が設けられる。テラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７はそれぞれ、導電体２３、２６、及び２９に含まれる。
導電体２３は、絶縁体４３の下方に位置する第１部分２３ａと、絶縁体４３の上方に位置する第２部分２３ｂと、第１部分２３ａと第２部分２３ｂとを電気的に接続する第３部分２３ｃと、を含む。すなわち、導電体２３の第１部分２３ａは、絶縁体４２の上面と絶縁体４３の下面とに挟まれた部分であり、階段状の積層構造体における土台部分に相当する。導電体２３の第２部分２３ｂは、絶縁体４３の上面上に設けられたテラス領域Ｔｗｌ１に相当する。導電体２３の第３部分２３ｃは、絶縁体４３の一部に設けられたトレンチＴｒｅ内に埋め込まれた導電体に相当する。なお、本実施形態におけるトレンチＴｒｅとは、例えば、上述のサブトレンチＳｕｂとは異なる概念であり、リソグラフィを含む工程によって形成される溝を示す。
同様に、導電体２６は、絶縁体４６の下方に位置する第１部分２６ａと、絶縁体４６の上方に位置する第２部分２６ｂと、第１部分２６ａと第２部分２６ｂとを電気的に接続する第３部分２６ｃと、を含む。すなわち、導電体２６の第１部分２６ａは、絶縁体４５の上面と絶縁体４６の下面とに挟まれた部分であり、階段状の積層構造体における土台部分に相当する。導電体２６の第２部分２６ｂは、絶縁体４６の上面上に設けられたテラス領域Ｔｗｌ４に相当する。導電体２６の第３部分２６ｃは、絶縁体４６の一部に設けられたトレンチＴｒｅ内に埋め込まれた導電体に相当する。
また、導電体２９は、絶縁体４９の下方に位置する第１部分２９ａと、絶縁体４９の上方に位置する第２部分２９ｂと、第１部分２９ａと第２部分２９ｂとを電気的に接続する第３部分２９ｃと、を含む。すなわち、導電体２９の第１部分２９ａは、絶縁体４８の上面と絶縁体４９の下面とに挟まれた部分であり、階段状の積層構造体における土台部分に相当する。導電体２９の第２部分２９ｂは、絶縁体４９の上面上に設けられたテラス領域Ｔｗｌ７に相当する。導電体２９の第３部分２９ｃは、絶縁体４９の一部に設けられたトレンチＴｒｅ内に埋め込まれた導電体に相当する。
テラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７はそれぞれ、サブトレンチＳｕｂによって、Ｘ方向に沿う階段構造における導電体２４〜２６を含む側面、導電体２７〜２９を含む側面、及び導電体３０を含む側面から切り離される。テラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７の上面上にはそれぞれ、コンタクトプラグＣＣｗｌ１、ＣＣｗｌ４、及びＣＣｗｌ７として機能する導電体５１〜５３が設けられる。
なお、図５では、階段状の積層構造体のＸ方向に沿う断面のうち、テラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７に沿った断面における積層構造体について説明したが、他のテラス領域Ｔに沿った断面についても同様の階段構造が形成される。すなわち、テラス領域Ｔｗｌ０、Ｔｗｌ３、及びＴｗｌ６に沿った断面では、１段目〜３段目のテラスの上面上にそれぞれテラス領域Ｔｗｌ０、Ｔｗｌ３、及びＴｗｌ６が設けられた階段構造が形成される。テラス領域Ｔｗｌ０、Ｔｗｌ３、及びＴｗｌ６はそれぞれ、導電体２２、２５、及び２８の第２部分（図示せず）に相当する。また、テラス領域Ｔｓｇｓ、Ｔｗｌ２、及びＴｗｌ５に沿った断面では、１段目〜３段目のテラスの上面上にそれぞれテラス領域Ｔｓｇｓ、Ｔｗｌ２、及びＴｗｌ５が設けられた階段構造が形成される。テラス領域Ｔｓｇｓ、Ｔｗｌ２、及びＴｗｌ５はそれぞれ、導電体２１、２４、及び２７の第２部分（図示せず）に相当する。
また、図６に示すように、導電体２１〜２３、及び絶縁体４１〜４３は、ＶＩ−ＶＩ線に沿って、少なくとも３段のステップを有する階段状に積層される。当該階段状の積層構造体は、例えば、１段目〜３段目のテラスの上面上にそれぞれテラス領域Ｔｓｇｓ、Ｔｗｌ０、及びＴｗｌ１が設けられる。テラス領域Ｔｓｇｓ、Ｔｗｌ０、及びＴｗｌ１はそれぞれ、導電体２１、２２、及び２３に含まれる。
導電体２１は、絶縁体４１の下方に位置する第１部分２１ａと、絶縁体４１の上方に位置する第２部分２１ｂと、第１部分２１ａと第２部分２１ｂとを電気的に接続する第３部分２１ｃと、を含む。すなわち、導電体２１の第１部分２１ａは、絶縁体４０の上面と絶縁体４１の下面とに挟まれた部分であり、階段状の積層構造体における土台部分に相当する。導電体２１の第２部分２１ｂは、絶縁体４１の上面上に設けられたテラス領域Ｔｓｇｓに相当する。導電体２１の第３部分２１ｃは、絶縁体４１の一部に設けられたトレンチＴｒｅ内に埋め込まれた導電体に相当する。
同様に、導電体２２は、絶縁体４２の下方に位置する第１部分２２ａと、絶縁体４２の上方に位置する第２部分２２ｂと、第１部分２２ａと第２部分２２ｂとを電気的に接続する第３部分２２ｃと、を含む。すなわち、導電体２２の第１部分２２ａは、絶縁体４１の上面と絶縁体４２の下面とに挟まれた部分であり、階段状の積層構造体における土台部分に相当する。導電体２２の第２部分２２ｂは、絶縁体４２の上面上に設けられたテラス領域Ｔｗｌ０に相当する。導電体２２の第３部分２２ｃは、絶縁体４２の一部に設けられたトレンチＴｒｅ内に埋め込まれた導電体に相当する。
テラス領域Ｔｓｇｓ及びＴｗｌ０はそれぞれ、サブトレンチＳｕｂによって、Ｙ方向に沿う階段状の積層構造体における導電体２２を含む側面、及び導電体２３を含む側面から切り離される。また、テラス領域Ｔｓｇｓ及びＴｗｌ０の上面上にはそれぞれ、コンタクトプラグＣＣｓｇｓ及びＣＣｗｌ０として機能する導電体５４及び５５が設けられる。
なお、図６では、階段状の積層構造体のＹ方向に沿う断面のうち、テラス領域Ｔｓｇｓ、Ｔｗｌ０、及びＴｗｌ１に沿った断面における積層構造体について説明したが、他のテラス領域Ｔに沿った断面についても同様の階段構造が形成される。すなわち、テラス領域Ｔｗｌ２〜Ｔｗｌ４に沿った断面では、１段目〜３段目のテラスの上面上にそれぞれテラス領域Ｔｗｌ２〜Ｔｗｌ４が設けられた階段構造が形成される。テラス領域Ｔｗｌ２〜Ｔｗｌ４はそれぞれ、導電体２４〜２６の第２部分（図示せず）に相当する。また、テラス領域Ｔｗｌ５〜Ｔｗｌ７に沿った断面では、１段目〜３段目のテラスの上面上にそれぞれテラス領域Ｔｗｌ５〜Ｔｗｌ７が設けられた階段構造が形成される。テラス領域Ｔｗｌ５〜Ｔｗｌ７はそれぞれ、導電体２７〜２９の第２部分（図示せず）に相当する。
以上のような構成とすることにより、導電体２１〜２９はそれぞれ、テラス領域Ｔｓｇｓ、及びＴｗｌ０〜Ｔｗｌ７を介して、コンタクトプラグＣＣｓｇｓ、及びＣＣｗｌ０〜ＣＣｗｌ７に電気的に接続される。
１．２ 半導体メモリの製造方法について
次に、第１実施形態に係る半導体メモリの製造方法について説明する。
図７〜図１６は、半導体メモリ１の製造工程における、積層構造体の断面構造の一例を示している。以下では、ワード線ＷＬ等を形成するための置換材及び絶縁体の積層から、テラス領域Ｔ上にコンタクトプラグＣＣが形成されるまでのプロセスが示される。具体的には、図７〜図１３、及び図１６では、図３におけるＶ−Ｖ線に沿って得られる引出し領域Ａ２の断面が示され、図１４及び図１５では、図３におけるＩＶ−ＩＶ線の一部に沿って得られるスリットＳＬＴの断面が示される。
まず、半導体基板２０の上方に絶縁体４０が積層される。絶縁体４０上において、置換材６１〜７０と、絶縁体４１〜５０と、がメモリ領域Ａ１及び引出し領域Ａ２全体にわたって交互に積層される。置換材６１〜７０としては、例えば窒化ケイ素（ＳｉＮ）等の窒化膜が使用され、絶縁体４０〜５０としては、例えば二酸化ケイ素（ＳｉＯ２）等の酸化膜が使用される。置換材６１〜７０が形成される層数は、例えば、選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤの本数に対応する。
続いて、図７に示すように、置換材６１〜７０、及び絶縁体４１〜５０の積層構造体は、引出し領域Ａ２において階段状に形成される。具体的には、当該階段状の積層構造体は、Ｖ−Ｖ線に沿って、絶縁体４３が１段目のテラスの上面を形成し、絶縁体４６が２段目のテラスの上面を形成し、絶縁体４９が３段目のテラスの上面を形成する。
上述のような階段構造を形成するため、例えば、絶縁体５０の上面上には、引出し領域Ａ２全体にわたって、図示しないマスクが設けられる。続いて、リソグラフィによって当該マスクにパターンを形成した後、得られたパターンに基づいて積層構造体の異方性エッチングを行うことと、マスクのパターンをスリミングすることによりその一部分を除去することと、が順次繰り返される。マスクは、例えば、図７における１段目のテラスが形成される予定の領域が除去された後、２段目、及び３段目のテラスが形成される予定の領域が順次除去される。これにより、積層構造体が階段状になるようにエッチングすることができる。
続いて、図８に示すように、階段構造の各テラスの上面がエッチバックされる。例えば、各テラスの上面における絶縁体４３、４６、及び４９の厚さを、上面上に置換材６４、６７、及び７０が設けられている領域における絶縁体４３、４６、及び４９の厚さの半分程度とする。これにより、後続する工程において形成されるトレンチＴｒｅを、容易に形成することができる。
続いて、図９に示すように、階段構造の各テラスの上面上に、図示しないマスクが設けられる。マスクは、リソグラフィにより、トレンチＴｒｅが形成される予定の領域に溝が形成される。そして、異方性エッチングを行うことにより、絶縁体４３、４６、及び４９にトレンチＴｒｅが形成される。階段構造の１段目〜３段目のテラスにおけるトレンチＴｒｅはそれぞれ、絶縁体４３、４６、及び４９を通過して置換材６３、６６、及び６９の上面に達する。これにより、階段構造における１段目〜３段目のテラスの上面上のうちトレンチＴｒｅが形成された領域には、置換材６３、６６、及び６９がそれぞれ露出する。
続いて、図１０に示すように、階段構造の各テラスの上面上（トレンチＴｒｅを含む）、及び各ステップの側面上を覆うように置換材７１が設けられる。置換材７１は、例えば、窒化ケイ素（ＳｉＮ）を含み、例えば、プラズマを援用した原子層堆積（ＰＥ−ＡＬＤ：Plasma enhanced - atomic layer deposition）により設けられる。
続いて、図１１に示すように、階段構造の側面上に設けられた置換材７１が選択的に除去される。置換材７１は、例えば、フッ化水素（ＨＦ）を用いたウェットエッチングに対して、ＸＹ平面に沿う方向（横方向）に選択比が大きくなるような異方性を有する。このため、上述のウェットエッチングを行うことにより、階段構造の側面上の置換材７１を選択的に除去することができる。これにより、１段目〜３段目のテラスの上面にはそれぞれ、階段構造の側面と分離された領域に置換材７１ａ、７１ｂ、及び７１ｃが形成される。つまり、置換材７１ａ〜７１ｃの各々と階段構造の側面との間には、サブトレンチＳｕｂが形成される。
なお、図１１において説明された側面に設けられた置換材７１の除去、及びサブトレンチＳｕｂの生成は、ドライエッチングによって実現されてもよい。具体的には、例えば、置換材７１上のうち、階段構造の側面上に設けられた部分を除く領域に図示しないマスクを設けた後に、置換材７１に対する異方性エッチングが実行されてもよい。これにより、階段構造の側面上に設けられた置換材７１を選択的に除去することができる。
続いて、図１２に示すように、階段構造を覆うように、絶縁体７２が設けられる。絶縁体７２は、例えば、ＤＴＥＯＳ（プラズマＣＶＤ（Chemical vapor deposition）によりＴＥＯＳ（Tetraethyl ortho-silicate）から形成されるシリコン酸化物）を含む。
続いて、図１３に示すように、置換材６１〜７０及び７１ａ〜７１ｃが導電体２１〜３０に置換される。置換材６１〜７０及び７１ａ〜７１ｃは、いずれも窒化膜であるため、例えば、酸化膜である絶縁体４０〜５０に対して窒化膜の選択比を大きく取ることができるウェットエッチングにより、同時に除去することができる。その後、置換材６１〜７０及び７１ａ〜７１ｃが除去されたことにより生じた空間に、それぞれ導電体２１〜３０が成膜される。導電体２１〜３０は、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＳとして機能する。
具体的には、置換材６１〜７０が除去された後の空間には、導電体２１〜３０の第１部分２１ａ〜３０ａが形成される。また、絶縁体４３、４６、及び４９の上方に位置する置換材７１ａ〜７１ｃが除去された後の空間には、導電体２３、２６、及び２９の第２部分２３ｂ、２６ｂ、及び２９ｂがテラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７として形成される。また、絶縁体４３、４６、及び４９のトレンチＴｒｅ内に埋め込まれた置換材７１ａ〜７１ｃが除去された後の空間には、導電体２３、２６、及び２９の第３部分２３ｃ、２６ｃ、及び２９ｃが形成される。
なお、置換材６１〜７０及び７１ａ〜７１ｃは、Ｙ方向に延び、図示しないスリットＳＬＴに達する。このため、上述した置換材６１〜７０及び７１ａ〜７１ｃの除去は、別途形成されたスリットＳＬＴを介して実行される。また、置換材６１〜７０及び７１ａ〜７１ｃが除去された後の空間への導電体２１〜３０の成膜は、スリットＳＬＴを介して実行される。
図１４に示すように、置換材６１〜７０及び７１ａ〜７１ｃが除去された空間にスリットＳＬＴを介して導電体２１〜３０が埋め込まれると、スリットＳＬＴ内には、導電膜７３が形成される。導電膜７３は、スリットＳＬＴ内において、導電体２１〜３０を電気的に接続し得るため、導電体２１〜３０の埋め込みが完了した後、エッチングによって除去される。図１４に示す例では、導電膜７３により形成されるスリットＳＬＴ内の側壁同士がつながっていない（スリットＳＬＴの断面形状がＶ字状ではなく、台形状である）場合が示される。具体的には、図１４では、スリットＳＬＴは、底面においてＸＹ平面上に沿って閉塞余裕Ｗｍ（＞０）を有している。
このため、図１５に示すように、導電膜７３をエッチングする際に、スリットＳＬＴの底面及び側面の全体にわたってエッチングすることができる。したがって、スリットＳＬＴ内の導電膜７３を全体にわたって除去することができ、導電体２１〜３０が電気的に接続されることを回避することができる。
続いて、図１６に示すように、リソグラフィ及び異方性のエッチングを行うことによって、コンタクトプラグＣＣに対応するコンタクトホールが加工される。コンタクトホールは、例えば、導電体２１〜３０に対して絶縁体７２の選択比を大きく取ることができる異方性エッチングによって一括して開口される。図１６の例では、コンタクトホールは、テラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７が露出するように一括して形成される。その後、コンタクトホール内に導電体５１〜５３が埋め込まれ、コンタクトプラグＣＣｗｌ１、ＣＣｗｌ４、及びＣＣｗｌ７が形成される。
以上で説明した製造工程によって、半導体メモリ１のメモリセルアレイ１０のうちの引出し領域Ａ２と、当該引出し領域Ａ２内のワード線ＷＬ等に電圧を供給するためのコンタクトプラグＣＣとが形成される。尚、以上で説明した製造工程はあくまで一例であり、各工程における処理の間に、その他の処理を挿入しても良い。例えば、上述の例では、テラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７に関する階段構造について説明したが、他のテラス領域Ｔｓｇｓ、Ｔｗｌ０、Ｔｗｌ２、Ｔｗｌ３、Ｔｗｌ５、及びＴｗｌ６に関する階段構造についても、上述の例と同様の処理が適用可能である。
１．３ 本実施形態に係る効果
第１実施形態によれば、コンタクトプラグの突抜けを抑制することができる。本効果について、以下に説明する。
ワード線ＷＬの積層数の増加に伴い、上層のワード線ＷＬに接続されるコンタクトプラグＣＣと、下層のワード線ＷＬに接続されるコンタクトプラグＣＣとは、Ｚ方向の深さが有意に異なる。具体的には、例えば、コンタクトプラグＣＣｗｌ０の深さは、コンタクトプラグＣＣｗｌ７の深さよりも有意に深い。これにより、複数のコンタクトホールを一括して開口しようとする場合、下層側のワード線ＷＬに対応するコンタクトホールが当該下層側のワード線ＷＬに達する前に、上層側のワード線ＷＬに対応するコンタクトホールが当該上層側のワード線ＷＬを突き抜け得る。このため、コンタクトプラグＣＣが複数のワード線ＷＬをショートさせ得る。上述のようなワード線ＷＬ間のショートを抑制するため、コンタクトプラグＣＣと接続されるテラス領域Ｔにおいて、ワード線ＷＬの膜厚を厚くすることが望ましい。
一方、ワード線ＷＬの厚膜化は、スリットＳＬＴ内に形成される導電膜７３の厚膜化を伴う。スリットＳＬＴ内の導電膜７３が厚くなることによって側壁同士がつながった（スリットＳＬＴの断面形状がＶ字状となり、スリットＳＬＴが閉塞した）場合、スリットＳＬＴ内において、導電膜７３の底面付近の膜厚が側面の膜厚よりも厚くなる。これにより、導電膜７３をエッチングする際に、スリットＳＬＴの底面付近の導電膜７３が残留する可能性があり、ひいては、下段の導電体（例えば、導電体２１及び２２）がショートする可能性がある。
図１７は、ワード線ＷＬの厚膜化量と、スリットＳＬＴの閉塞余裕Ｗｍとの一般的な関係を説明するためのダイアグラムである。図１７に示すように、ワード線ＷＬを厚膜化すると、スリットＳＬＴの閉塞余裕Ｗｍが減少し得る。したがって、スリットＳＬＴ内においてワード線ＷＬ間でショートが発生させないように、スリットＳＬＴの閉塞余裕Ｗｍが所定の値Ｗｍ０（＞０）だけ確保された際の厚膜化量が、ワード線ＷＬ厚膜化量の限界値として設定される。
第１実施形態によれば、フィンガーＦＧＲの部分を構成する引出し領域Ａ２は、絶縁体４１〜４９を挟んで導電体２１〜３０が階段状に積層された積層部を含む。導電体２１〜３０は、互いに電気的に切断される。例えば、導電体２３は、第１部分２３ａと、第２部分２３ｂと、第３部分２３ｃと、を含む。第１部分２３ａ及び第２部分２３ｂはそれぞれ、絶縁体４３の下方及び上方に位置する。第３部分２３ｃは、第１部分２３ａと第２部分２３ｂとを電気的に接続する。これにより、導電体２３は、第１部分２３ａにおける膜厚に加えて、少なくとも第２部分２３ｂにおける膜厚の分だけ厚膜化される。
第２部分２３ｂは、第１部分２３ａとの間に絶縁体４３を挟んでいる。これにより、導電体２３が成膜される際、第１部分２３ａと第２部分２３ｂとは、同時に成膜される。つまり、第２部分２３ｂの厚さが第１部分２３ａの厚さを超えない範囲では、スリットＳＬＴの閉塞余裕Ｗｍは減少しない。このため、第１部分２３ａと第２部分２３ｂとの間に絶縁体４３を挟まずにこの部分の膜厚を単純に厚くした場合のようにスリットＳＬＴの閉塞余裕Ｗｍの減少を招くことがなく、第１部分２３ａの厚さの分だけの、ワード線ＷＬの厚膜化量の限界値を確保することができる。したがって、階段構造におけるテラスの上面上において、導電体２３の実効的な膜厚を第１部分２３ａと第２部分２３ｂとの合計膜厚に増大させ、ひいてはコンタクトプラグＣＣの突抜けを抑制することができる。
また、第３部分２３ｃは、絶縁体４３内に設けられたトレンチＴｒｅを埋め込んで形成される。これにより、第１部分２３ａ及び第２部分２３ｂは、絶縁体４３の端部を迂回することなく、トレンチＴｒｅ内を介して電気的に接続されることができる。このため、ＸＹ平面上における階段構造のサイズを変更することなく、ワード線ＷＬの厚膜化量の限界値を大きくすることができる。
また、引出し領域Ａ２における階段構造は、Ｘ方向に沿って段差が設けられる部分と、Ｙ方向に沿って段差が設けられる部分と、を含む。これにより、一方向（例えば、Ｘ方向のみ）に沿って段差が設けられる場合よりも、引出し領域Ａ２の集積度を高めることができる。
なお、互いに異なる方向に沿って段差が設けられる階段構造の場合、集積度を高めるためには、一方の方向に沿う段差が１段ずつであるのに対し、他方の方向に沿う段差は２段以上となる。このため、第１部分２３ａと第２部分２３ｂとを絶縁体４３の端部を迂回して電気的に接続しようとすると、２段以上の段差部分を迂回して形成される導電体は、当該２段以上の段差部分に積層される複数の導電体を電気的に接続する。すなわち、２段以上の段差部分を迂回して形成される導電体は、複数のワード線ＷＬをショートさせ得る。
第１実施形態によれば、上述の通り、第１部分２３ａ及び第２部分２３ｂは、トレンチＴｒｅ内に形成された第３部分２３ｃを介して電気的に接続される。これにより、第３部分２３ｃは、絶縁体４３の端部を迂回する経路を用いることなく、第１部分２３ａ及び第２部分２３ｂを電気的に接続することができる。このため、２段以上の段差を有する階段構造において、複数のワード線ＷＬをショートさせることなく、ワード線ＷＬの厚膜化量の限界値を大きくすることができる。
２． 第２実施形態
次に、第２実施形態に係る半導体メモリについて説明する。第１実施形態では、導電体の第３部分を埋め込むためのトレンチＴｒｅを、リソグラフィを用いて形成した。第２実施形態では、導電体の第３部分を埋め込むためのサブトレンチＳｕｂを、リソグラフィを用いることなく形成する点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び処理工程について主に説明し、同等の構成及び処理工程については、その説明を省略する。
２．１ メモリセルアレイの構成について
図１８は、第２実施形態に係る半導体メモリのメモリセルアレイの構造を説明するための平面図である。図１８は、第１実施形態において説明された図３に対応する。
図１８に示すように、第２実施形態では、引出し領域Ａ２において、酸化膜のスペーサＳＷが、ＸＹ平面上におけるテラス領域Ｔｓｇｄ、Ｔｗｌ０〜Ｔｗｌ７、及びＴｓｇｓの各々の間に設けられる。スペーサＳＷは、例えば、二酸化ケイ素（ＳｉＯ２）が使用される。
図１９及び図２０は、第２実施形態に係る半導体メモリの引出し領域の構造を説明するための断面図であり、第１実施形態において説明された図５及び図６に対応する。具体的には、図１９及び図２０にはそれぞれ、図１８において示された引出し領域Ａ２について、ＸＩＸ−ＸＩＸ線、及びＸＸ−ＸＸ線に沿った断面構造の一例が示される。
図１９に示すように、導電体２１〜３０、及び絶縁体４１〜５０は、ＸＩＸ−ＸＩＸ線に沿って、少なくとも３段のステップを有する階段状に積層される。当該階段状の積層構造体は、例えば、１段目〜３段目のテラスの上面上にそれぞれテラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７が設けられる。
第１実施形態と同様に、導電体２３は、第１部分２３ａと、第２部分２３ｂと、第３部分２３ｃと、を含む。導電体２６は、第１部分２６ａと、第２部分２６ｂと、第３部分２６ｃと、を含む。導電体２９は、第１部分２９ａと、第２部分２９ｂと、第３部分２９ｃと、を含む。
各導電体の第２部分２３ｂ、２６ｂ、及び２９ｂはそれぞれ、テラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７に相当する。階段状の積層構造体の側面上の各々には、スペーサＳＷが形成される。テラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７はそれぞれ、スペーサＳＷによって、Ｘ方向に沿う階段構造における導電体２４〜２６を含む側面、導電体２７〜２９を含む側面、及び導電体３０を含む側面から切り離される。
各導電体の第３部分２３ｃ、２６ｃ、及び２９ｃはそれぞれ、絶縁体４３、４６、及び４９の一部に設けられたサブトレンチＳｕｂ内に埋め込まれた導電体に相当する。サブトレンチＳｕｂは、第２部分２３ｂ、２６ｂ、及び２９ｂが形成された領域のうち、スペーサＳＷに接する領域に形成される。
なお、図１９では、階段状の積層構造体のＸ方向に沿う断面のうち、テラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７に沿った断面における積層構造体について説明したが、他のテラス領域Ｔに沿った断面についても同様に、上述したような階段状の積層構造体が形成される。
また、図２０に示すように、導電体２１〜２３、及び絶縁体４１〜４３は、ＸＸ−ＸＸ線に沿って、少なくとも３段のステップを有する階段状に積層される。当該階段状の積層構造体は、例えば、１段目〜３段目のテラスの上面上にそれぞれテラス領域Ｔｓｇｓ、Ｔｗｌ０、及びＴｗｌ１が設けられる。
第１実施形態と同様に、導電体２１は、第１部分２１ａと、第２部分２１ｂと、第３部分２１ｃと、を含む。導電体２２は、第１部分２２ａと、第２部分２２ｂと、第３部分２２ｃと、を含む。
各導電体の第２部分２１ｂ及び２２ｂはそれぞれ、テラス領域Ｔｓｇｓ及びＴｗｌ０に相当する。階段状の積層構造体の側面上の各々には、スペーサＳＷが形成される。テラス領域Ｔｓｇｓ及びＴｗｌ０はそれぞれ、スペーサＳＷによって、Ｙ方向に沿う階段状の積層構造体における導電体２２を含む側面、及び導電体２３を含む側面から切り離される。
各導電体の第３部分２１ｃ及び２２ｃはそれぞれ、導電体２１及び２２のうち、絶縁体４１及び４２に設けられたサブトレンチＳｕｂ内に埋め込まれた部分に相当する。サブトレンチＳｕｂは、第２部分２１ｂ及び２２ｂが形成された領域のうち、スペーサＳＷに接する領域に形成される。
なお、図２０では、階段状の積層構造体のＹ方向に沿う断面のうち、テラス領域Ｔｓｇｓ、Ｔｗｌ０、及びＴｗｌ１に沿った断面における積層構造体について説明したが、他のテラス領域Ｔに沿った断面についても同様に、上述したような階段状の積層構造体が形成される。
２．２ 半導体メモリの製造方法について
次に、第２実施形態に係る半導体メモリの製造方法について説明する。
図２１〜２７は、半導体メモリ１の製造工程における、引出し領域Ａ２の断面構造の一例を示している。以下では、第１実施形態と同様に、ワード線ＷＬ等を形成するための置換材及び絶縁体の積層から、テラス領域Ｔ上にコンタクトプラグＣＣが形成されるまでのプロセスが示される。具体的には、図２１〜２７では、図１８におけるＸＩＸ−ＸＩＸ線に沿って得られる引出し領域Ａ２の断面が示される。
まず、第１実施形態において説明された図７及び図８と同様の工程が実行される。これにより、置換材６１〜７０、及び絶縁体４１〜５０の積層構造体は、引出し領域Ａ２において階段状の積層構造体に形成される。また、階段構造の各テラスの上面に設けられた絶縁体４３、４６、及び４９の厚さが半分程度にエッチバックされる。これにより、後続する工程において形成されるサブトレンチＳｕｂを、容易に形成することができる。
続いて、図２１に示すように、階段構造の各テラスの上面上、及び各ステップの側面上を覆うように酸化膜７４が設けられる。酸化膜７４は、例えば、二酸化ケイ素（ＳｉＯ２）を含む。酸化膜７４の一部は、後続の工程によってスペーサＳＷとして用いられる。
続いて、図２２に示すように、階段構造の側面上に成膜された酸化膜７４を選択的に残すようにスペーサ加工を実行する。スペーサ加工は、例えば、Ｚ方向（縦方向）に選択比が大きくなるような異方性エッチングを行うことで実現される。これにより、酸化膜７４のうち、絶縁体４３、４６、及び４９の上面上に設けられた部分が除去され、１段目〜３段目のステップの側面上にそれぞれ側壁７４ａ、７４ｂ、及び７４ｃが形成される。
なお、スペーサ加工におけるエッチング条件を調整することにより、絶縁体４３、４６、及び４９のうち、スペーサＳＷを生成すると同時に、ステップの側面（段差部）に沿った部分にサブトレンチＳｕｂを、スペーサＳＷ表面と自己整合させた位置関係で形成することができる。
より具体的には、例えば、スペーサ加工は、エッチングガスの流量を下げつつ、高圧力の条件下で実行される。高圧力の条件下でエッチングを行うことにより、イオンの直進性を下げることができる。このため、イオンをステップの側面に沿った階段構造の内縁部分に入射しやすくすることができる。また、エッチングガスの流量を下げることにより、エッチングにより生成される反応生成物が排気されにくくすることができる。これにより、階段構造の側面上の酸化膜７４への反応生成物の付着が促進され、スペーサＳＷを保護することができる。このため、スペーサＳＷを保護しつつ、スペーサＳＷにより覆われた階段構造の側面に沿ったサブトレンチＳｕｂを、スペーサＳＷと自己整合させた配置で形成することができる。
上述したスペーサ加工において１段目〜３段目のステップに形成されたサブトレンチＳｕｂはそれぞれ、置換材６３、６６、及び６９に達する。
続いて、図２３に示すように、階段構造の各テラスの上面上（サブトレンチＳｕｂを含む）、及び各ステップの側面上を覆うように置換材７５が設けられる。置換材７５は、例えば、窒化ケイ素（ＳｉＮ）を含み、例えば、ＰＥ−ＡＬＤにより設けられる。
続いて、図２４に示すように、置換材７５上のうち、階段構造の側面上に設けられた部分を除く領域に図示しないマスクを設けた後に、置換材７５に対するドライエッチングが実行される。これにより、階段構造の側面上に設けられた置換材７５を選択的に除去することができる。側面上の置換材７５が除去されたことにより、１段目〜３段目のテラスの上面にはそれぞれ、置換材７５ａ、７５ｂ、及び７５ｃが形成される。なお、置換材７５ａ〜７５ｃは、各ステップの側面に形成されたサブトレンチＳｕｂを埋め込んだ状態が保たれる。
続いて、図２５に示すように、階段構造を覆うように、絶縁体７２が設けられる。
続いて、図２６に示すように、置換材６１〜７０及び７５ａ〜７５ｃが導電体２１〜３０に置換される。具体的には、置換材６１〜７０が除去された後の空間にはそれぞれ、導電体２１〜３０の第１部分２１ａ〜３０ａが形成される。また、絶縁体４３、４６、及び４９の上方に位置する置換材７５ａ〜７５ｃが除去された後の空間にはそれぞれ、導電体２３、２６、及び２９の第２部分２３ｂ、２６ｂ、及び２９ｂがテラス領域Ｔｗｌ１、Ｔｗｌ４、及びＴｗｌ７として形成される。また、絶縁体４３、４６、及び４９のサブトレンチＳｕｂ内に埋め込まれた置換材７５ａ〜７５ｃが除去された後の空間にはそれぞれ、導電体２３、２６、及び２９の第３部分２３ｃ、２６ｃ、及び２９ｃが形成される。
続いて、図２７に示すように、リソグラフィ及び異方性のエッチングを行うことによって、複数のコンタクトホールが一括して加工される。その後、各コンタクトホール内に導電体５１〜５３が埋め込まれ、それぞれコンタクトプラグＣＣｗｌ１、ＣＣｗｌ４、及びＣＣｗｌ７が形成される。
以上で説明した製造工程によって、半導体メモリ１のメモリセルアレイ１０のうちの引出し領域Ａ２と、当該引出し領域Ａ２内のワード線ＷＬ等に電圧を供給するためのコンタクトプラグＣＣとが形成される。
２．３ 本実施形態に係る効果
第２実施形態によれば、例えば、導電体２３の第３部分２３ｃは、絶縁体４３内に設けられたサブトレンチＳｕｂを埋め込んで形成される。絶縁体４３に形成されるサブトレンチＳｕｂは、スペーサＳＷを形成するための工程の中で同時に形成される。これにより、第２実施形態では、リソグラフィ工程を経ることなく、導電体２３の第１部分２３ａと第２部分２３ｂとを、電気的に接続することができる。このため、リソグラフィ工程を要する工程と比較して、より簡易な工程でワード線ＷＬの厚膜化量の限界値を大きくすることができ、ひいては、コンタクトプラグＣＣの突抜けを抑制することができる。
また、第２実施形態によれば、第１部分２３ａ及び第２部分２３ｂは、サブトレンチＴＳｕｂ内を介して電気的に接続される。これにより、第３部分２３ｃは、絶縁体４３の端部を迂回する経路を用いることなく、第１部分２３ａ及び第２部分２３ｂを電気的に接続することができる。したがって、第１実施形態と同様、２段以上の段差を有する階段構造において、複数のワード線ＷＬをショートさせることなく、ワード線ＷＬの厚膜化量の限界値を大きくすることができる。
３． その他
その他、上述の第１実施形態、及び第２実施形態は、例えば、以下のように変形可能である。
上述の第１実施形態及び第２実施形態では、引出し領域Ａ２が、Ｘ方向に沿う階段構造の中に、Ｙ方向に沿う階段構造が含まれる積層構造体である場合について説明したが、これに限られない。例えば、第１実施形態及び第２実施形態の引出し領域Ａ２は、Ｘ方向に沿う階段構造のみによって形成される積層構造体であってもよい。
なお、上述の第１実施形態、及び第２実施形態では、電荷蓄積層を有するメモリセルトランジスタＭＴを３次元に配置する構成の半導体メモリ１について説明したが、これに限定されない。上記各実施形態において説明した引出し領域Ａ２における構造及び製造工程は、その他の半導体記憶装置においても適用することが可能である。例えば、上記各実施形態において説明した引出し領域Ａ２における構造及び製造工程は、相変化メモリセルを３次元に配置する構成の半導体記憶装置に適用されても良いし、強誘電体薄膜材料を用いたメモリセルを３次元に配置する構成の半導体記憶装置に適用されても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバ、１５…ロウデコーダ、１６…センスアンプ、２１、２２、２３、２４、２５、２６、２７、２８、２９、３０、３５、３６、５１、５２、５３、５４、５５…導電体、３１…ブロック絶縁膜、３２…絶縁膜、３３…トンネル酸化膜、３４…半導体膜、４０、４１、４２、４３、４４、４５、４６、４７、４８、４９、５０、７２…絶縁体、６１、６２、６３、６４、６５、６６、６７、６８、６９、７０、７１、７５…置換材、７３…導電膜、７４…酸化膜。

Claims (5)

  1. 絶縁体と、前記絶縁体を挟んで階段状に積層され、互いに電気的に切断された第１導電体及び第２導電体と、を含む積層体と、
    前記積層体の上方から前記第１導電体に達するコンタクトプラグと、
    を備え、
    前記第１導電体は、前記絶縁体の下方に位置する第１部分と、前記絶縁体の上方に位置する第２部分と、前記第１導電体の前記第１部分及び前記第１導電体の前記第２部分を電気的に接続する第３部分と、を含み、
    前記第１導電体の前記第３部分は、前記絶縁体に形成された溝内に設けられた、
    半導体装置。
  2. 前記第１導電体の前記第３部分は、前記第１導電体と前記第２導電体との段差部に沿って形成された、
    請求項１記載の半導体装置。
  3. 前記絶縁体のうち、上面上に前記第１導電体の前記第２部分が設けられた領域は、上面上に前記第２導電体が設けられた領域よりも薄い、
    請求項１又は請求項２記載の半導体装置。
  4. 前記積層体は、
    第１方向に沿って階段状に積層された第１部分と、
    前記第１方向と交差する第２方向に沿って階段状に積層された第２部分と、
    を含む、請求項１記載の半導体装置。
  5. 前記第１導電体と電気的に接続されたゲートを含む第１メモリセルトランジスタと、
    前記第２導電体と電気的に接続されたゲートを含む第２メモリセルトランジスタと、
    を更に備えた、請求項１記載の半導体装置。
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