JP2019212689A - 半導体メモリ - Google Patents

半導体メモリ Download PDF

Info

Publication number
JP2019212689A
JP2019212689A JP2018105291A JP2018105291A JP2019212689A JP 2019212689 A JP2019212689 A JP 2019212689A JP 2018105291 A JP2018105291 A JP 2018105291A JP 2018105291 A JP2018105291 A JP 2018105291A JP 2019212689 A JP2019212689 A JP 2019212689A
Authority
JP
Japan
Prior art keywords
conductor
region
conductors
stacked
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018105291A
Other languages
English (en)
Inventor
豪 小池
Go Oike
豪 小池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2018105291A priority Critical patent/JP2019212689A/ja
Priority to US16/287,233 priority patent/US10741573B2/en
Publication of JP2019212689A publication Critical patent/JP2019212689A/ja
Priority to US16/910,360 priority patent/US11387247B2/en
Priority to US17/835,134 priority patent/US11737279B2/en
Priority to US18/346,473 priority patent/US20240008280A1/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】メモリセルが記憶するデータの信頼性を向上する。【解決手段】実施形態の半導体メモリは、第１及び第２アクティブ領域と、第１乃至第４積層体と、を含む。第１積層体は、第１アクティブ領域において、第１層内の第１導電体と、第１導電体の上方において交互に積層された第１絶縁体及び第２導電体とを含んでいる。第２積層体は、第２アクティブ領域において、第１層内の第３導電体と、第３導電体の上方において交互に積層された第２絶縁体及び第４導電体とを含んでいる。第３積層体は、第４領域且つ第１層内において、第３絶縁体を介して前記第１導電体と隣り合う第５導電体を含んでいる。第４積層体は、第４領域且つ第１層内において、第５絶縁体を介して第３導電体と隣り合う第７導電体を含んでいる。第５導電体と第７導電体との間は、電気的に絶縁されている。【選択図】図１６

Description

実施形態は、半導体メモリに関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２００７−２６６１４３号公報
メモリセルが記憶するデータの信頼性を向上する。
実施形態の半導体メモリは、第１乃至第７領域と、第１及び第２アクティブ領域と、第１乃至第４積層体と、第１及び第２コンタクトと、第１及び第２ピラーと、を含む。第１乃至第７領域は、第１方向の一方側に順に並んでいる。第１アクティブ領域は、第１乃至第３領域のそれぞれの一部を含んでいる。第２アクティブ領域は、第５乃至第７領域のそれぞれの一部を含んでいる。第１積層体は、第１アクティブ領域において、第１層内の第１導電体と、第１導電体の上方において交互に積層された第１絶縁体及び第２導電体とを含んでいる。第２積層体は、第２アクティブ領域において、第１層内の第３導電体と、第３導電体の上方において交互に積層された第２絶縁体及び第４導電体とを含んでいる。第１コンタクトは、第１領域において、積層された第２導電体のうち第２層内の第２導電体上において柱状に設けられている。第２コンタクトは、第７領域において、積層された第４導電体のうち第２層内の第４導電体上において柱状に設けられている。複数の第１ピラーは、第２領域において、それぞれが積層された第１導電体を通過し、第１導電体との交差部分がメモリセルとして機能する。複数の第２ピラーは、第６領域において、それぞれが積層された第４導電体を通過し、第４導電体との交差部分がメモリセルとして機能する。第３積層体は、第４領域且つ第１層内において、第３絶縁体を介して前記第１導電体と隣り合う第５導電体と、第５導電体の上方において交互に積層された第４絶縁体及び第６導電体とを含んでいる。第４積層体は、第４領域且つ第１層内において、第５絶縁体を介して第３導電体と隣り合う第７導電体と、第７導電体の上方において交互に積層された第６絶縁体及び第８導電体とを含んでいる。第５導電体と第７導電体との間は、電気的に絶縁されている。
実施形態に係る半導体メモリのブロック図。 実施形態に係る半導体メモリの備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリの備えるメモリセルアレイのより詳細な平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域における平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域におけるより詳細な平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域における断面構造の一例を示す断面図。 実施形態に係る半導体メモリにおけるメモリピラーの断面構造の一例を示す断面図。 実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域における断面構造の一例を示す断面図。 実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。 実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。 実施形態に係る半導体メモリのプレーン分離領域近傍における平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリのプレーン分離領域近傍における断面構造の一例を示す断面図。 実施形態に係る半導体メモリにおけるダミーブロックとブロック群の周囲領域とを含む領域におけるメモリセルアレイの断面構造の一例を示す断面図。 実施形態に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体メモリにおけるソース線の形成方法の一例を示すソース線部分の断面図。 実施形態の第１変形例におけるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態の第１変形例におけるプレーン分離領域近傍の断面構造の一例を示す断面図。 実施形態の第２変形例におけるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態の第２変形例におけるプレーン分離領域近傍の断面構造の一例を示す断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同様に、参照符号を構成する数字の後の文字は、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字又は数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字又は数字のみを含んだ参照符号により参照される。
［１］実施形態
以下に、実施形態に係る半導体メモリ１について説明する。
［１−１］半導体メモリ１の構成
［１−１−１］半導体メモリ１の全体構成
半導体メモリ１は、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、例えば外部のメモリコントローラ２によって制御される。図１は、実施形態に係る半導体メモリ１の構成例を示している。
図１に示すように、半導体メモリ１は、例えばメモリセルアレイ１０Ａ及び１０Ｂ、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５Ａ及び１５Ｂ、並びにセンスアンプモジュール１６Ａ及び１６Ｂを備えている。
以下では、メモリセルアレイ１０Ａ、ロウデコーダモジュール１５Ａ、及びセンスアンプモジュール１６Ａの組のことをプレーンＰＮ１と称する。メモリセルアレイ１０Ｂ、ロウデコーダモジュール１５Ｂ、及びセンスアンプモジュール１６Ｂの組のことをプレーンＰＮ２と称する。
メモリセルアレイ１０Ａ及び１０Ｂのそれぞれは、データを不揮発に記憶する。メモリセルアレイ１０Ａ及び１０Ｂのそれぞれには、複数のビット線及び複数のワード線が設けられる。メモリセルアレイ１０Ａ及び１０Ｂのそれぞれは、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位として使用される。各メモリセルは、１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体メモリ１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体メモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体メモリ１全体の動作を制御する。シーケンサ１３は、プレーンＰＮ１とプレーンＰＮ２とを独立に制御することが可能である。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４及びプレーンＰＮ１を制御して、プレーンＰＮ１に対する読み出し動作、書き込み動作、消去動作等を実行する。同様に、シーケンサ１３は、プレーンＰＮ２に対する読み出し動作、書き込み動作、消去動作等を実行することも可能である。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、アドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、例えば選択ワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５Ａ及び１５Ｂは、それぞれメモリセルアレイ１０Ａ及び１０Ｂに対応して設けられている。ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択ワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択ワード線に転送する。
センスアンプモジュール１６Ａ及び１６Ｂは、それぞれメモリセルアレイ１０Ａ及び１０Ｂに対応して設けられている。センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、対応するメモリセルアレイ１０に設けられたビット線のそれぞれに所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体メモリ１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
コマンドラッチイネーブル信号ＣＬＥは、半導体メモリ１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体メモリ１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。
レディビジー信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
尚、実施形態では、２つのプレーン（プレーンＰＮ１及びＰＮ２）を有する半導体メモリ１が例示されているが、半導体メモリ１は、３つ以上のプレーンを含んでいても良い。また、プレーンの構成は上記構成に限定されず、プレーンは少なくともメモリセルアレイ１０を含んでいれば良い。
［１−１−２］半導体メモリ１の回路構成
図２は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。
ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。選択トランジスタＳＴ１は、例えば直列接続された選択トランジスタＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃの組である。尚、選択トランジスタＳＴ１が含むトランジスタの個数は、任意の個数に設計され得る。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１ａのソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１ｃのドレインは、対応するビット線ＢＬに接続される。言い換えると、選択トランジスタＳＴ１の一端が、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続され、選択トランジスタＳＴ１の他端が、対応するビット線ＢＬに接続される。
ストリングユニットＳＵ０内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤａ０、ＳＧＤｂ０、及びＳＧＤｃ０に共通接続される。ストリングユニットＳＵ１内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤａ１、ＳＧＤｂ１、及びＳＧＤｃ１に共通接続される。
ストリングユニットＳＵ２内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤａ２、ＳＧＤｂ２、及びＳＧＤｃ２に共通接続される。ストリングユニットＳＵ３内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤａ３、ＳＧＤｂ３、及びＳＧＤｃ３に共通接続される。
同一のブロックＢＬＫ内の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。同一のブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、複数のブロックＢＬＫ間で同一列に対応する選択トランジスタＳＴ１ｃのドレインは、同じビット線ＢＬに接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、例えばセルユニットＣＵと称される。各セルユニットＣＵの記憶容量は、メモリセルトランジスタＭＴが記憶するデータのビット数に基づいて変化する。
例えば、１つのセルユニットＣＵは、メモリセルトランジスタＭＴの各々が１ビットデータを記憶する場合に１ページデータを記憶することが出来、メモリセルトランジスタＭＴの各々が２ビットデータを記憶する場合に２ページデータを記憶することが出来る。
このように、「１ページデータ」は、例えば１ビットデータを記憶するメモリセルトランジスタＭＴで構成されたセルユニットＣＵが記憶するデータの総量で定義される。
尚、実施形態に係る半導体メモリ１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
［１−１−３］半導体メモリ１の構造
以下に、実施形態に係る半導体メモリ１の構造の一例について説明する。実施形態に係る半導体メモリ１は、半導体基板とメモリセルアレイ１０との間、すなわちメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する。
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体メモリ１が形成される半導体基板２０の表面に対する鉛直方向に対応している。
また、以下で参照される断面図では、図を見易くするために、絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。また、平面図には、図を見易くするために、ハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
（メモリセルアレイ１０Ａ及び１０Ｂの平面レイアウト）
図３は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０Ａ及び１０Ｂの平面レイアウトの一例を示している。
図３に示すように、プレーンＰＮ１に対応するメモリセルアレイ１０Ａの領域とプレーンＰＮ２に対応するメモリセルアレイ１０Ｂの領域とはＸ方向に隣り合っている。そして、メモリセルアレイ１０Ａの領域とメモリセルアレイ１０Ｂの領域との間には、プレーン分離領域ＰＮｄｉｖが設けられている。
メモリセルアレイ１０Ａ及び１０Ｂに対応する領域のそれぞれは、Ｘ方向に沿って、例えばセル領域ＣＡ、引出領域ＨＡ、及びＣ４接続領域Ｃ４ｔａｐに分割され得る。具体的には、Ｘ方向に沿って、メモリセルアレイ１０Ａのセル領域ＣＡ、引出領域ＨＡ、及びＣ４接続領域Ｃ４ｔａｐと、プレーン分割領域ＰＮｄｉｖと、メモリセルアレイ１０ＢのＣ４接続領域Ｃ４ｔａｐ、引出領域ＨＡ、及びセル領域ＣＡとが順に並んでいる。
セル領域ＣＡは、複数のＮＡＮＤストリングＮＳが形成される領域である。引出領域ＨＡは、ＮＡＮＤストリングＮＳに接続された選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬのそれぞれとロウデコーダモジュール１５との間を電気的に接続するためのコンタクトが形成される領域である。Ｃ４接続領域Ｃ４ｔａｐは、例えばＮＡＮＤストリングＮＳに接続されたソース線ＳＬや、メモリセルアレイ１０上に設けられた電源線や信号線等と、メモリセルアレイ１０下に設けられた回路との間を電気的に接続するためのコンタクトが形成される領域である。
メモリセルアレイ１０ＡのＣ４接続領域Ｃ４ｔａｐと、メモリセルアレイ１０ＢのＣ４接続領域Ｃ４ｔａｐとのそれぞれは、プレーン分離領域ＰＮｄｉｖに接している。メモリセルアレイ１０Ａの引出領域ＨＡと、メモリセルアレイ１０Ｂの引出領域ＨＡとのそれぞれは、プレーン分離領域ＰＮｄｉｖから離れている。メモリセルアレイ１０Ａ及び１０Ｂのそれぞれにおいて、セル領域ＣＡは、引出領域ＨＡとＣ４接続領域Ｃ４ｔａｐとの間に配置される。
また、メモリセルアレイ１０Ａ及び１０Ｂのそれぞれは、例えばブロック群ＢＬＫＧ０〜ＢＬＫＧ３を含んでいる。各ブロック群ＢＬＫＧは、Ｘ方向に沿って延伸しており、ブロック群ＢＬＫＧ０〜ＢＬＫＧ３はＹ方向に配列している。各メモリセルアレイ１０が含むブロック群ＢＬＫＧの個数は、任意の個数に設計され得る。ブロック群ＢＬＫＧは、複数のブロックＢＬＫを含んでいる。セル領域ＣＡにおいて隣り合うブロック群ＢＬＫＧ間には、例えばＢＬ接続領域ＢＬｔａｐが設けられている。
ＢＬ接続領域ＢＬｔａｐは、ＮＡＮＤストリングＮＳに接続されたビット線ＢＬと、メモリセルアレイ１０下に配置されたセンスアンプモジュール１６との間を電気的に接続するためのコンタクトが形成される領域である。
図４は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０のより詳細な平面レイアウトの一例を、メモリセルアレイ１０Ａに設けられた１つのブロック群ＢＬＫＧを抽出して示している。
図４に示すように、ブロック群ＢＬＫＧは、例えば４つのアクティブブロックＡＢＬＫと、２つのダミーブロックＤＢＬＫとを含んでいる。
アクティブブロックＡＢＬＫは、データの記憶に使用されるブロックＢＬＫである。各メモリセルアレイ１０に含まれたアクティブブロックＡＢＬＫの総数は、各メモリセルアレイ１０に含まれたブロックＢＬＫの総数に対応している。
ダミーブロックＤＢＬＫは、データの記憶に使用されないブロックＢＬＫである。ダミーブロックＤＢＬＫは、後述するスリットＳＬＴやメモリピラーＭＰの形状を保証するために設けられる。
アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫのそれぞれは、Ｘ方向に沿って延伸している。４つのアクティブブロックＡＢＬＫはＹ方向に配列し、２つのダミーブロックＤＢＬＫ間に配置される。
また、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫのそれぞれは、例えばＸ方向に沿って延伸したスリットＳＬＴ（以下、横方向スリットＳＬＴ）に２辺が接し、且つＹ方向に沿って延伸したスリットＳＬＴ（以下、縦方向スリットＳＬＴ）に１辺が接した領域に設けられる。
具体的には、ブロック群ＢＬＫＧのＸ方向における一端部分に、縦方向スリットＳＬＴが設けられる。そして、Ｙ方向に配列した複数の横方向スリットＳＬＴが、当該一端部分に設けられた縦方向スリットＳＬＴに接するように設けられる。
言い換えると、スリットＳＬＴは、例えばＸ方向の他端側が開いた櫛形に設けられる。そして、櫛形のスリットＳＬＴに含まれ、且つＹ方向に配列する複数の横方向スリットＳＬＴのうち隣り合う横方向スリットＳＬＴ間の領域に、ダミーブロックＤＢＬＫ又はアクティブブロックＡＢＬＫが設けられる。
尚、ブロック群ＢＬＫＧのＸ方向における他端部分に縦方向スリットＳＬＴが設けられても良い。この場合、Ｙ方向に配列した複数の横方向スリットＳＬＴが、当該他端部分の縦方向スリットＳＬＴに接していても良いし、離れていても良い。
アクティブブロックＡＢＬＫにおいて、隣り合う横方向スリットＳＬＴ間の領域には、例えばＸ方向に沿って引出領域ＨＡからＣ４接続領域Ｃ４ｔａｐまで延伸した横方向スリットＳＬＴが含まれている。この横方向スリットＳＬＴは、引出領域ＨＡにおいてスリット分断部ＤＪを有している。Ｙ方向に配列する横方向スリットＳＬＴ間には、例えばＸ方向に沿って延伸したスリットＳＨＥが配置される。アクティブブロックＡＢＬＫにおいて、スリットＳＨＥは、例えば引出領域ＨＡのスリット分断部ＤＪの近傍からＣ４接続領域Ｃ４ｔａｐまで延伸している。
ダミーブロックＤＢＬＫにおいて、隣り合う横方向スリットＳＬＴ間の領域には、例えばアクティブブロックＡＢＬＫと同様に、Ｘ方向に沿って引出領域ＨＡからＣ４接続領域Ｃ４ｔａｐまで延伸した横方向スリットＳＬＴが含まれている。Ｙ方向に配列する横方向スリット間には、例えばアクティブブロックＡＢＬＫと同様に、Ｘ方向に沿って延伸したスリットＳＨＥが配置される。
本明細書においてブロック群ＢＬＫＧの周囲領域とは、ブロック群ＢＬＫＧにおいて、外側に設けられた横方向スリットＳＬＴを介してダミーブロックＤＢＬＫと隣り合う領域に相当する。スリット分断部ＳＬＴｄｉｖでは、ダミーブロックＤＢＬＫ内の導電体と、ブロック群ＢＬＫＧの周囲領域の導電体との間を電気的に接続する。
尚、各ブロック群ＢＬＫＧが含むアクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫのそれぞれの個数は、任意の個数に設計され得る。ダミーブロックＤＢＬＫは、Ｙ方向に配列するアクティブブロックＡＢＬＫ間に配置されても良い。
また、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫのそれぞれの領域に含まれる横方向スリットＳＬＴの個数は、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫ間で異なっていても良い。
（セル領域ＣＡにおけるメモリセルアレイ１０の構造）
図５は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０のセル領域ＣＡにおける平面レイアウトの一例を、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫをそれぞれ１つずつ抽出して示している。
図５に示すように、セル領域ＣＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰと、複数のダミーピラーＤＭＰとを含んでいる。具体的には、アクティブブロックＡＢＬＫにおいて、スリットＳＬＴ及びＳＨＥ間には、複数のメモリピラーＭＰが千鳥状に配置されている。例えばダミーピラーＤＭＰは、スリットＳＨＥと重なるように配置されている。
メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。ダミーピラーＤＭＰは、例えばメモリピラーＭＰと同様の構造を有するが、データの記憶に使用されない構造体である。
例えば、アクティブブロックＡＢＬＫにおいて隣り合うスリットＳＬＴ及びＳＨＥ間に設けられた複数のメモリピラーＭＰの集合が、１つのストリングユニットＳＵに相当する。つまり、アクティブブロックＡＢＬＫにおいてストリングユニットＳＵは、Ｘ方向に沿って延伸している。そして、例えばストリングユニットＳＵ０〜ＳＵ３は、Ｙ方向に配列している。
セル領域ＣＡにおけるダミーブロックＤＢＬＫのその他の平面レイアウトは、例えばアクティブブロックＡＢＬＫの平面レイアウトと同様のため、説明を省略する。
図６は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０のセル領域ＣＡにおけるより詳細な平面レイアウトの一例を、アクティブブロックＡＢＬＫのストリングユニットＳＵ０及びＳＵ１を抽出して示している。
図６に示すように、メモリセルアレイ１０には、図５を用いて説明したメモリピラーＭＰの配置に対応して、複数のビット線ＢＬと、複数のコンタクトＣＨとが配置される。
具体的には、複数のビット線ＢＬのそれぞれはＹ方向に延伸しており、複数のビット線ＢＬはＸ方向に配列している。複数のコンタクトＣＨは、各ビット線ＢＬと、当該ビット線ＢＬに対応するメモリピラーＭＰとの間にそれぞれ設けられる。
例えば、各メモリピラーＭＰには、２本のビット線ＢＬが重なっている。そして、各メモリピラーＭＰは、柱状のコンタクトＣＨを介して、重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと電気的に接続される。
尚、メモリピラーＭＰに重なっているビット線ＢＬの本数は、任意の本数に設計され得る。各メモリピラーＭＰには、重なっているビット線ＢＬのうち１本のビット線ＢＬがコンタクトＣＨを介して電気的に接続されれていれば良い。
図７は、図６のＶＩＩ−ＶＩＩ線に沿った断面図であり、セル領域ＣＡ内のアクティブブロックＡＢＬＫに対応する領域におけるメモリセルアレイ１０の断面構造の一例を示している。
図７に示すように、セル領域ＣＡ内のアクティブブロックＡＢＬＫに対応する領域には、例えば導電体２１Ａ、２１Ｂ、及び２２〜２５、メモリピラーＭＰ、ダミーピラーＤＭＰ、コンタクトＣＨ、並びにスリットＳＬＴ及びＳＨＥが含まれている。
半導体基板２０の上方には、絶縁層を介して導電体２１Ａが設けられる。導電体２１Ａ上には導電体２１Ｂが設けられ、導電体２１Ａ及び２１Ｂ間は電気的に接続されている。導電体２１Ａ及び２１Ｂは、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体２１Ａ及び２１Ｂのそれぞれは、例えばリンがドープされたポリシリコン（Ｓｉ）である。導電体２１Ａ及び２１Ｂは、一体で形成され得る。
尚、半導体基板２０と導電体２１Ａとの間の領域、すなわちメモリセルアレイ１０下には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等の回路が設けられる（図示せず）。
導電体２１Ｂ上には、絶縁層を介して導電体２２が設けられる。導電体２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体２２は、例えばリンがドープされたポリシリコン（Ｓｉ）である。
導電体２２上には、絶縁層と導電体２３とが交互に積層される。導電体２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体２３は、例えばタングステン（Ｗ）を含んでいる。以下では、導電体２３が設けられた領域のことをＷ領域とも称する。
導電体２３上には、絶縁層と導電体２４とが交互に積層される。導電体２４は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体２４は、半導体基板２０側から順に、それぞれ選択ゲート線ＳＧＤａ〜ＳＧＤｃとして使用される。導電体２４は、例えばタングステン（Ｗ）を含んでいる。
導電体２４上には、絶縁層を介して導電体２５が設けられる。導電体２５は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域では、複数の導電体２５がＸ方向に配列している。導電体２５は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体２２〜２４を貫通している。具体的には、例えばメモリピラーＭＰの上端は、導電体２４が設けられた層と導電体２５が設けられた層との間の層に含まれている。メモリピラーＭＰの下端は、例えば導電体２１Ａが設けられた層に含まれている。言い換えると、メモリピラーＭＰの下端は、導電体２１Ａを貫通せずに導電体２１Ａに接触している。
また、メモリピラーＭＰは、例えばコア部材３０、導電体３１、及び積層膜３２を含んでいる。コア部材３０は、Ｚ方向に沿って延伸した柱状に形成される。例えばコア部材３０の上端は、例えば最上層の導電体２４が設けられた層とメモリピラーＭＰの上端との間の層に含まれている。コア部材３０の下端は、例えば導電体２１Ａが設けられた層に含まれている。コア部材３０は、例えば二酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
コア部材３０は、導電体３１によって覆われている。導電体３１は、例えば導電体２１Ａが設けられた層において導電体２１Ａと接触した部分を有し、導電体２１Ａと電気的に接続される。導電体３１は、例えばポリシリコン（Ｓｉ）である。導電体３１の側面と下面とは、例えば導電体２１Ａ及び３１間が接触する部分を除いて、積層膜３２によって覆われている。
図８は、ワード線ＷＬとして使用される導電体２３を含み且つ半導体基板２０の表面に平行な断面におけるメモリピラーＭＰの断面構造の一例を示している。
図８に示すように、導電体２３を含む層においてコア部材３０は、メモリピラーＭＰの中央部に設けられている。導電体３１は、コア部材３０の側面を覆っている。積層膜３２は、導電体３１の側面を覆っている。積層膜３２は、例えばトンネル酸化膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。
トンネル酸化膜３３は、導電体３１の側面を覆っている。絶縁膜３４は、トンネル酸化膜３３の側面を覆っている。ブロック絶縁膜３５は、絶縁膜３４の側面を覆っている。導電体２３は、ブロック絶縁膜３５の側面を覆っている。
図７に戻り、メモリピラーＭＰの上面、すなわち導電体３１上には、柱状のコンタクトＣＨが設けられる。コンタクトＣＨの上面には、１個の導電体２５、すなわち１本のビット線ＢＬが接触している。
ダミーピラーＤＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体２２〜２４を貫通している。ダミーピラーＤＭＰの構成は、例えばメモリピラーＭＰの構成と同様のため、説明を省略する。
スリットＳＬＴは、ＸＺ平面に沿って広がった板状に形成され、例えば導電体２２〜２４を分断している。具体的には、スリットＳＬＴの上端は、例えばメモリピラーＭＰの上端を含む層と導電体２５が設けられた層との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体２１Ａが設けられた層に含まれている。言い換えると、スリットＳＬＴの下端は、例えば導電体２１Ａを貫通せずに導電体２１Ａに接触している。スリットＳＬＴは、例えば二酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
スリットＳＨＥは、ＸＺ平面に沿って広がった板状に形成され、例えば導電体２４と、ダミーピラーＤＭＰの一部とをそれぞれ分断している。具体的には、例えばスリットＳＨＥの上端は、メモリピラーＭＰの上端を含む層と導電体２５が設けられた層との間の層に含まれている。スリットＳＬＴの下端は、例えば最上層の導電体２３が設けられた層と最下層の導電体２４が設けられた層との間に含まれている。スリットＳＨＥは、少なくとも当該領域に設けられた全ての導電体２４を分断していれば良い。スリットＳＨＥは、例えば二酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
以上で説明したメモリピラーＭＰの構成では、例えば、メモリピラーＭＰと導電体２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと複数の導電体２３のそれぞれとが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。メモリピラーＭＰと複数の導電体２４のそれぞれとが交差する部分が、それぞれ選択トランジスタＳＴ１ａ〜ＳＴ１ｃとして機能する。
つまり、メモリピラーＭＰに含まれた導電体３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
図９は、セル領域ＣＡ内のダミーブロックＤＢＬＫに対応する領域におけるメモリセルアレイ１０の断面構造の一例を示している。
図９に示すように、セル領域ＣＡ内のダミーブロックＤＢＬＫに対応する領域には、例えば導電体２１Ａ、２１Ｂ、及び２２〜２５、メモリピラーＭＰ、ダミーピラーＤＭＰ、並びにスリットＳＬＴ及びＳＨＥが含まれている。このダミーブロックＤＢＬＫの構造は、例えばアクティブブロックＡＢＬＫからコンタクトＣＨが省略された構造と同様である。
セル領域ＣＡにおいてダミーブロックＤＢＬＫは、例えばアクティブブロックＡＢＬＫにおいてコンタクトＣＨが設けられない構造が好ましいが、コンタクトＣＨが設けられていても良い。すなわち、ダミーブロックＤＢＬＫでは、メモリピラーＭＰと導電体２５との間が電気的に接続されていても良いし、接続されていなくても良い。
尚、アクティブブロックＡＢＬＫにおいて、メモリピラーＭＰと導電体２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。このような場合にダミーブロックＤＢＬＫでは、メモリピラーＭＰと導電体２５との間にアクティブブロックＡＢＬＫと同様のコンタクト及び配線が形成されていても良いし、アクティブブロックＡＢＬＫに設けられたコンタクト及び配線のうちの一部が省略された構造が形成されていても良い。また、ダミーブロックＤＢＬＫには、アクティブブロックＡＢＬＫと同様にメモリピラーＭＰが設けられていても良いし、設けられていなくても良い。
（引出領域ＨＡにおけるメモリセルアレイ１０の構造）
図１０は、実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例を、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫをそれぞれ１つずつ抽出して示している。
図１０に示すように、引出領域ＨＡ内のアクティブブロックＡＢＬＫの領域において、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤにそれぞれ対応する複数の導電体は、上層の導電体と重ならない部分（テラス部分）を有している。
例えば、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４は、Ｘ方向に段差が形成された階段状に設けられる。引出領域ＨＡにおいて、アクティブブロックＡＢＬＫ内の横方向スリットＳＬＴは、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃを分断している。スリットＳＨＥも同様に、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃを分断している。
本例では、アクティブブロックＡＢＬＫにおいて選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃのそれぞれが、スリットＳＬＴ及びＳＨＥによって４つに分離される。この４つに分離された選択ゲート線ＳＧＤ（ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃの組）が、それぞれストリングユニットＳＵ０〜ＳＵ３に対応している。
ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体２３は、例えばＹ方向に１段の段差を有し且つＸ方向に段差が形成された２列の階段状に設けられる。アクティブブロックＡＢＬＫ内の横方向スリットに設けられたスリット分断部ＤＪは、例えばワード線ＷＬ７のテラス部分に配置される。同一のアクティブブロックＡＢＬＫ内で同じ層に設けられたワード線ＷＬは、スリット分断部ＤＪを介してショートしている。
選択ゲート線ＳＧＳに対応する導電体２２は、例えばワード線ＷＬ０及びＷＬ１の端部領域からＸ方向に引き出されている。アクティブブロックＡＢＬＫ内の横方向スリットＳＬＴは、選択ゲート線ＳＧＳを分断していても良いし、分断していなくても良い。
また、アクティブブロックＡＢＬＫにおいて、例えば選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃのテラス部分には、それぞれコンタクトＣＣが設けられる。
それぞれがアクティブブロックＡＢＬＫに接する２つの横方向スリットＳＬＴ間の領域のうち、Ｘ方向における端部領域には、例えばＣ３接続領域Ｃ３ｔａｐが設けられる。Ｃ３接続領域Ｃ３ｔａｐは、メモリセルアレイ１０上に設けられた配線と、メモリセルアレイ１０下に設けられた配線との間を接続するためのコンタクト（図示せず）が設けられる領域である。
選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれは、例えば対応するコンタクトＣＣと、Ｃ３接続領域Ｃ３ｔａｐを通過するコンタクトとのそれぞれを介して、メモリセルアレイ１０下に設けられたロウデコーダモジュール１５に電気的に接続される。
尚、Ｃ３接続領域Ｃ３ｔａｐは、横方向スリットＳＬＴによって挟まれる領域よりも外側に設けられても良い。また、引出領域ＨＡにおいて、隣り合うブロックＢＬＫ間に設けられる横方向スリットＳＬＴは、少なくとも選択ゲート線ＳＧＳに対応する導電体２２を分断していれば良い。このため、メモリセルアレイ１０のレイアウトに依っては、横方向スリットＳＬＴによって挟まれるＣ３接続領域Ｃ３ｔａｐが設けられない場合もある。
引出領域ＨＡにおけるダミーブロックＤＢＬＫのその他の平面レイアウトは、例えば隣接しているアクティブブロックＡＢＬＫの平面レイアウトを反転したものと同様のため、説明を省略する。
図１１は、図１０のＩＸ−ＩＸ線に沿った断面図であり、引出領域ＨＡ内のアクティブブロックＡＢＬＫに対応する領域におけるメモリセルアレイ１０の断面構造の一例を示している。
図１１に示すように、引出領域ＨＡ内のアクティブブロックＡＢＬＫに対応する領域には、例えば導電体２１Ａ、２１Ｂ、２２〜２４と、導電体４０〜４４と、コンタクトＣＣ、Ｖ１、及びＣ３とが含まれている。
選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤにそれぞれ対応する導電体２２、導電体２３、及び導電体２４のそれぞれの端部は、上述したように階段状に設けられる。つまり、引出領域ＨＡにおいて、導電体２２〜２４のそれぞれの端部は、少なくとも上層に設けられた導電体２３又は２４と重ならない部分を有している。
引出領域ＨＡにおいて、導電体２１Ｂの端部は、例えば導電体２２よりも外側まで引き出される。つまり、平面視において導電体２１Ｂが設けられる領域は、導電体２２が設けられる領域を含んでいる。導電体２１Ａの端部は、例えば導電体２１Ｂよりも内側に設けられる。導電体２１Ａは、少なくともセル領域ＣＡ内に設けられていれば良い。
各コンタクトＣＣは、Ｚ方向に沿って延伸した柱状に形成される。コンタクトＣＣは、例えば柱状に形成された導電体を含んでいる。コンタクトＣＣ内に設けられた柱状の導電体の側面には、スペーサが設けられていても良い。コンタクトＣＣ内の導電体は例えばタングステン（Ｗ）を含み、スペーサは例えば二酸化シリコン（ＳｉＯ２）を含んでいる。
導電体４０〜４４のそれぞれは、セル領域ＣＲから引出領域ＨＡに引き出された導電体２２〜２４と、ロウデコーダモジュール１５との間を接続するための配線である。複数の導電体４０は、それぞれ複数のコンタクトＣＣ上に設けられる。複数の導電体４０上には、それぞれ複数のコンタクトＶ１が設けられる。複数のコンタクトＶ１上には、それぞれ複数の導電体４１が設けられる。
導電体４１は、例えば対応する導電体４２に電気的に接続される。導電体４２は、例えばコンタクトＶ１を介して、Ｃ３接続領域Ｃ３ｔａｐ内且つ導電体４０と同じ層に設けられた導電体４３に電気的に接続される。導電体４３は、例えばコンタクトＣ３を介して、Ｃ３接続領域Ｃ３ｔａｐ内且つ導電体２１よりも下層に設けられた導電体４４に電気的に接続される。導電体４４は、図示されないコンタクト及び配線を介して、ロウデコーダモジュール１５に電気的に接続される。
尚、導電体４０及び４３がそれぞれ形成される層は、同じであっても良いし、異なっていても良い。導電体４１及び４２がそれぞれ形成される層は、同じであっても良いし、異なっていても良い。対応する導電体４０及び４１間は、複数のコンタクトを介して接続されていても良く、複数のコンタクト間に異なる配線が接続されていても良い。
また、図１１には、当該断面図の奥行き方向に設けられるスリットＳＨＥの配置が破線で表示されている。図１１に示すように、アクティブブロックＡＢＬＫ内のスリットＳＨＥは、引出領域ＨＡにおいて、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４を分断するように設けられる。
図１２は、引出領域ＨＡ内のダミーブロックＤＢＬＫに対応する領域におけるメモリセルアレイ１０の断面構造の一例を示している。
図１２に示すように、引出領域ＨＡ内のダミーブロックＤＢＬＫに対応する領域には、例えば導電体２１Ａ、２１Ｂ、及び２２〜２４と、導電体４０〜４５と、コンタクトＣＣ、Ｖ１、Ｖ２及びＣ３とが含まれている。
導電体４５は、例えばマイクロパッドとして使用される。マイクロパッドは、例えば検査工程で使用されるパッドである。導電体４５は、コンタクトＶ２を介して対応する導電体４２に電気的に接続される。つまり、ダミーブロックＤＢＬＫにおいて引き出された各種配線は、例えばマイクロパッドに電気的に接続される。
また、図１２には、当該断面図の奥行き方向に設けられるスリットＳＨＥの配置が破線で表示されている。図１２に示すように、引出領域ＨＡにおいて、ダミーブロックＤＢＬＫ内のスリットＳＨＥは、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４を分断するように設けられる。
引出領域ＨＡにおけるダミーブロックＤＢＬＫのその他の構造は、例えば引出領域ＨＡにおけるアクティブブロックＡＢＬＫの構造と同様のため、説明を省略する。
尚、導電体４５と導電体４２との間は、複数のコンタクトと配線とを介して接続されていても良い。導電体４５は、半導体メモリ１のチップ表面に露出していても良い。また、ダミーブロックＤＢＬＫにおいて引き出された各種配線は、導電体２１よりも下層に設けられた回路に接続されていても良いし、接続されていなくても良い。つまり、ダミーブロックＤＢＬＫでは、導電体４３及び４４並びにコンタクトＣ３は省略されても良い。
また、以上の説明では、例えばアクティブブロックＡＢＬＫのワード線ＷＬがＣ３接続領域Ｃ３ｔａｐを介してメモリセルアレイ１０下のロウデコーダモジュール１５に接続される場合について例示したが、これに限定されない。例えば、導電体２３（ワード線ＷＬ）の端部に接続されたコンタクトＣＣが、引出領域ＨＡにおいて、ダミーブロックＤＢＬＫ内の積層配線（複数の導電体２３等）を貫通するコンタクトを介して、メモリセルアレイ１０下のロウデコーダモジュール１５に電気的に接続されても良い。
また、導電体２３の端部に接続されたコンタクトＣＣが、引出領域ＨＡにおいて、アクティブブロックＡＢＬＫ内の積層配線（複数の導電体２３等）を貫通するコンタクトを介して、メモリセルアレイ１０下のロウデコーダモジュール１５に電気的に接続されても良い。ブロック群ＢＬＫＧのＸ方向における他端部分に縦方向スリットＳＬＴが設けられた場合に、Ｃ３接続領域Ｃ３ｔａｐは、縦方向スリットと横方向スリットによって囲まれた領域よりも外側の領域に配置されても良い。
（プレーン分離領域ＰＮｄｉｖ近傍におけるメモリセルアレイ１０の構造）
図１３は、実施形態に係る半導体メモリ１のプレーン分離領域ＰＮｄｉｖ近傍における平面レイアウトの一例を、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫをそれぞれ１つずつ抽出して示している。以下では、プレーンＰＮ１のＣ４接続領域Ｃ４ｔａｐに注目して説明する。
図１３に示すように、Ｃ４接続領域Ｃ４ｔａｐにおいて、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４と、最上層のワード線ＷＬに対応する導電体２３とは、例えば上層の導電体と重ならない部分（テラス部分）を有している。
例えば、アクティブブロックＡＢＬＫにおいて、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４は、Ｘ方向に段差が形成された階段状に設けられる。Ｃ４接続領域Ｃ４ｔａｐにおいて、アクティブブロックＡＢＬＫ内の横方向スリットＳＬＴは、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃを分断している。スリットＳＨＥも同様に、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃを分断している。
また、アクティブブロックＡＢＬＫ内に配置された横方向スリットＳＬＴは、縦方向スリットＳＬＴに接していない。つまり、Ｃ４接続領域Ｃ４ｔａｐにおいて同じ層に設けられたワード線ＷＬは、ストリングユニットＳＵ０〜ＳＵ３間でショートしている。
Ｃ４接続領域Ｃ４ｔａｐにおけるダミーブロックＤＢＬＫの平面レイアウトは、例えば隣接しているアクティブブロックＡＢＬＫの平面レイアウトと同様のため、説明を省略する。
図１４は、図１３のＸＩＶ−ＸＩＶ線に沿った断面図であり、プレーン分離領域ＰＮｄｉｖ近傍でアクティブブロックＡＢＬＫに対応する領域を含むメモリセルアレイ１０の断面構造の一例を示している。以下に、プレーンＰＮ１のＣ４接続領域Ｃ４ｔａｐに注目して説明する。
図１４に示すように、Ｃ４接続領域Ｃ４ｔａｐ内のアクティブブロックＡＢＬＫに対応する領域には、例えば導電体２１Ａ、２１Ｂ、及び２２〜２４と、導電体４７、４８、及び５０と、コンタクトＣＳ及びＣ４とが含まれている。
プレーンＰＮ１において導電体２１Ａの端部は、例えばセル領域ＣＡからＣ４接続領域Ｃ４ｔａｐの途中まで延伸している。一方で、導電体２１Ｂの端部は、例えばプレーン分割領域ＰＮｄｉｖの途中まで延伸しており、縦方向スリットＳＬＴによって分断されている。
プレーンＰＮ１に対応する導電体２１Ｂと、プレーンＰＮ２に対応する導電体２１Ｂとは、プレーン分割領域ＰＮｄｉｖにおいて分離されている。つまり、プレーンＰＮ１の導電体２１Ｂと、プレーンＰＮ２の導電体２１Ｂとの間には、絶縁体が設けられている。
以下では、プレーンＰＮ１の導電体２１ＢとプレーンＰＮ２の導電体２１Ｂとが分離されている領域のことを、ソース線分断領域ＤＰｄｉｖと称する。つまり、ソース線分断領域ＤＰｄｉｖは、プレーンＰＮ１の導電体２１Ｂが設けられた領域と、プレーンＰＮ２の導電体２１Ｂが形成された領域との間の領域に設けられる。
導電体２２及び２３は、それぞれ縦方向スリットＳＬＴによって分断され、縦方向スリットＳＬＴに接触している。選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４は、例えば引出領域ＨＡと同様に階段状に設けられる。これに限定されず、Ｃ４接続領域Ｃ４ｔａｐにおいて選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４は、階段状に形成されていなくても良い。
Ｃ４接続領域Ｃ４ｔａｐにおいて、導電体２１上には、柱状のコンタクトＣＳが設けられているコンタクトＣＳは、導電体４６及びスペーサＳＰを含んでいる。導電体４６は、柱状に設けられ、下端が導電体２１Ｂに接触している。これに限定されず、導電体４６の下端は、導電体２１Ａ及び２１Ｂが設けられた層内に含まれていても良く、導電体２１Ａに接触していても良い。スペーサＳＰは、導電体４６の側面に設けられる。
コンタクトＣＳ上、すなわち導電体４６上には、導電体４７が設けられる。導電体４７は、例えばＣ４接続領域Ｃ４ｔａｐにおいて同じ層に設けられた導電体４８に電気的に接続される。
導電体４８は、コンタクトＣ４を介して導電体２１よりも下層に設けられた導電体５０に電気的に接続される。コンタクトＣ４は、導電体４９及びスペーサＳＰを含み、例えば導電体２１Ｂ、２２、及び２３のそれぞれを貫通している。導電体４９は、柱状に設けられ、下端が導電体５０に接触し、上端が導電体４８に接触している。スペーサＳＰは、導電体４９の側面に設けられている。導電体５０は、メモリセルアレイ１０下に設けられた回路に電気的に接続される。
尚、図１４には、１組のコンタクトＣＳ及びＣ４が表示されているが、Ｃ４接続領域Ｃ４ｔａｐには、複数のコンタクトＣＳ及びＣ４が含まれていても良いし、複数の導電体４７、４８、及び５０が含まれていても良い。この場合に、導電体２１は、コンタクトＣＳ及びＣ４と導電体４７及び４８との組み合わせによって、対応する導電体５０に電気的に接続される。
プレーンＰＮ１に対応する縦方向スリットとプレーンＰＮ２に対応する縦方向スリットとの間の領域（プレーン分離領域ＰＮｄｉｖ）において、導電体２３が設けられた配線層には、絶縁体５１が設けられた領域（ＯＮ領域）が含まれている。絶縁体５１は、スリットＳＬＴから離れた部分に形成され得る。絶縁体５１は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
また、図１４には、当該断面図の奥行き方向に設けられるスリットＳＨＥの配置が破線で表示されている。図１４に示すように、Ｃ４接続領域Ｃ４ｔａｐにおいて、アクティブブロックＡＢＬＫ内のスリットＳＨＥは、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４を分断するように設けられる。
図１５は、Ｙ方向に沿ったメモリセルアレイ１０の断面図であり、ブロック群ＢＬＫＧの周囲領域とダミーブロックＤＢＬＫの領域とを含むメモリセルアレイ１０の断面構造の一例を示している。
図１５に示すように、導電体２２、２３、及び２４のそれぞれは、ダミーブロックＤＢＬＫとブロック群ＢＬＫＧの周囲領域との間で、スリットＳＬＴによって分断されている。つまり、ダミーブロックＤＢＬＫに設けられたワード線ＷＬ０〜ＷＬ７に対応する導電体２３のそれぞれは、周囲領域において同じ層に設けられた導電体２３と絶縁されている。
周囲領域のスリットＳＬＴから離れた部分には、ＯＮ領域が形成されている。具体的には、ＯＮ領域では、導電体２３及び２４が設けられた層に絶縁体５１が設けられている。また、周囲領域には、例えばダミー階段が形成される。ダミー階段は、引出領域ＨＡの階段部分を加工する際に形成される階段部分である。本例では、周囲領域内のＯＮ領域にダミー階段が形成され、複数の絶縁体５１が階段状に設けられている。
周囲領域において、導電体２１Ｂの端部は、例えばダミー階段の外側まで引き出される。つまり、平面視において導電体２１Ｂが設けられる領域は、導電体２２が設けられる領域を含んでいる。これに限定されず、導電体２１Ｂが設けられる領域は、平面視において少なくともＷ領域が形成される領域を含んでいれば良い。
導電体２１Ａの端部は、例えば導電体２１Ｂよりも内側に設けられる。導電体２１Ａは、少なくともダミーブロックＤＢＬＫと周囲領域との間の横方向スリットＳＬＴと接触する位置まで形成されていれば良く、周囲領域内で形成される範囲は任意の範囲に設計され得る。
Ｃ４接続領域Ｃ４ｔａｐにおけるダミーブロックＤＢＬＫのその他の構造は、例えばＣ４接続領域Ｃ４ｔａｐにおけるアクティブブロックＡＢＬＫの構造と同様のため、説明を省略する。また、以上の説明では、プレーンＰＮ１に対応するメモリセルアレイ１０Ａの構造について詳述したが、プレーンＰＮ２の構造は、例えばプレーンＰＮ１の構造をＹ方向を対称軸として反転したものと同様のため、説明を省略する。
図１６は、プレーンＰＮ１及びＰＮ２間で隣り合うブロック群ＢＬＫＧを１つずつ抽出したメモリセルアレイ１０の平面レイアウトを示している。図１６では、当該領域におけるＯＮ領域とＷ領域とのそれぞれに異なるハッチングが付与されている。図示されたＷ領域は、例えばワード線ＷＬ０に対応する導電体２３が設けられた領域に対応している。
図１６に示すように、例えばプレーンＰＮ１及びＰＮ２間で隣り合うブロック群ＢＬＫＧは、Ｙ方向の一方側に設けられたダミー階段の領域と、Ｙ方向の他方側に設けられたＢＬ接続領域ＢＬｔａｐとに挟まれている。つまり、プレーンＰＮ１及びＰＮ２のそれぞれに設けられたＷ領域は、例えばＹ方向の一方側においてダミー階段の領域に接し、Ｙ方向の他方側においてＢＬ接続領域ＢＬｔａｐに接している。プレーン分割領域ＰＮｄｉｖにおいて、プレーンＰＮ１及びＰＮ２のそれぞれのＷ領域は、プレーン分割領域ＰＮｄｉｖに接する縦方向スリットＳＬＴに沿って設けられている。
プレーンＰＮ１のＷ領域とプレーンＰＮ２のＷ領域との間には、ＯＮ領域が設けられている。このように実施形態では、プレーンＰＮ１内の導電体２３と、プレーンＰＮ２内の導電体２３との間は絶縁されている。以上で説明した構造は、その他のワード線ＷＬ１〜ＷＬ７についても同様である。
また、図１６には、プレーンＰＮ１に対応する導電体２１Ｂが設けられる領域ＤＰ１と、プレーンＰＮ２に対応する導電体２１Ｂが設けられる領域ＤＰ２とがそれぞれ示されている。領域ＤＰ１と領域ＤＰ２との間には、ソース線分断領域ＤＰｄｉｖが設けられ、領域ＤＰ１及びＤＰ２間は離れている。
尚、以上で説明したメモリセルアレイ１０の構造において、導電体２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体２２と異なる導電体が使用されても良い。
また、Ｙ方向の他方側に設けられたダミーブロックＤＢＬＫとＢＬ接続領域ＢＬｔａｐとの間には、ダミー階段の領域が設けられても良い。例えば、ダミーブロックＤＢＬＫとＢＬ接続領域ＢＬｔａｐとの間にダミー階段の領域が設けられない場合、ＢＬ接続領域には例えばＯＮ領域と同様の積層構造が形成される。この場合にＢＬ接続領域ＢＬｔａｐには、例えばコンタクトＣ４が設けられ、ビット線ＢＬとメモリセルアレイ１０下の配線との間が電気的に接続される。
一方で、ダミーブロックＤＢＬＫとＢＬ接続領域ＢＬｔａｐとの間にダミー階段の領域が設けられる場合、ＢＬ接続領域には例えばＣ３接続領域Ｃ３ｔａｐと同様の絶縁層が形成される。この場合にＢＬ接続領域ＢＬｔａｐには、例えばコンタクトＣ３が設けられ、ビット線ＢＬとメモリセルアレイ１０下の配線との間が電気的に接続される。
［１−２］実施形態の効果
以上で説明した実施形態に係る半導体メモリ１に依れば、メモリセルが記憶するデータの信頼性を向上することが出来る。以下に、本効果の詳細について説明する。
メモリセルが三次元に積層された半導体メモリの製造工程において、ワード線ＷＬ等の積層配線を形成する場合、まず置換部材と絶縁膜とが交互に積層された積層体が形成される。そして、例えばブロックＢＬＫ間を区切るスリットが形成され、スリットを介して置換部材の除去及び導電体の形成とが順に実行される。その後、スリットには例えば絶縁体が埋め込まれる。このような置換処理によって形成された積層配線が、ＮＡＮＤストリングに接続されたワード線ＷＬ等の配線として使用される。
ワード線ＷＬ等の置換処理に使用されるスリットは、ソース線ＳＬの置換処理にも使用される場合がある。図１７は、スリットを用いた置換処理によってソース線ＳＬを形成する場合における、ソース線ＳＬの置換処理前後の積層構造の一例を示している。
図１７の“置換処理前”に示すように、置換処理前のソース線部では、例えば導電体６０、絶縁体６１、犠牲部材６２、絶縁体６３、及び導電体６４が順に積層される。導電体６０、絶縁体６１、犠牲部材６２、絶縁体６３、及び導電体６４のそれぞれは、セル領域ＣＡ以外の領域において、異なる形状に加工され得る。
導電体６０及び６４は、例えばポリシリコンであり、導電体６４は、導電体２１Ｂに対応している。絶縁膜６１及び６３のそれぞれは、例えば二酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁体であり、犠牲部材６２に対してエッチング選択比を大きくすることが可能な材料が選択される。犠牲部材６２は、例えばポリシリコンである。
このようなソース線部の積層構造に対して、メモリピラーＭＰの底部は、例えば導電体６０が形成された層内に含まれるように形成される。置換処理に使用されるスリットの底部は、少なくとも犠牲部材６２に接するように形成される。
そして、ソース線ＳＬの置換処理では、まずスリットを介して犠牲部材６２が除去され、露出したメモリピラーＭＰの側面部に形成された積層膜３２が除去される。積層膜３２が除去される工程では、例えば絶縁膜６１及び６３も合わせて除去される。それから、犠牲部材６２と絶縁膜６１及び６３とのそれぞれが除去された空間に、ソース線ＳＬに対応する導電体（例えばポリシリコン）が形成される。
その結果、図１７の“置換処理後”に示すように、例えば導電体２１Ａが“置換処理前”において導電体６０、絶縁体６１及び６３、及び置換部材６２が形成された層に形成される。導電体２１Ａ及び２１Ｂのそれぞれは例えばポリシリコンであり、同様の材料により構成されるため、導電体２１Ａ及び２１Ｂは一体で形成され得る。
以上で説明した導電体６４（導電体２１Ｂ）は、例えば保護膜としても使用され得る。具体的には、導電体６４は、例えば犠牲部材６２が除去される工程において犠牲部材６２が除去された領域を介して導電体２２近傍の領域がエッチングされた場合に生じ得る、ソース線ＳＬと選択ゲート線ＳＧＳとの間のショート不良を抑制することが出来る。
このため、導電体６４は、スリットＳＬＴに近接する積層配線を保護するように設けられることが好ましい。つまり、半導体メモリ１において導電体２１Ｂは、例えば当該積層配線のうち最下層の配線に対応する導電体２２よりも広い範囲に形成される。
例えば、隣り合うプレーンが近接し且つ積層配線の構造体を共有する場合に、隣り合うプレーン間又はプレーンの周囲領域を介して導電体６４が連続して形成され、隣り合うプレーンでソース線ＳＬが電気的に接続される構造が考えられる。このような場合にも、半導体メモリが動作することは可能ではあるが、ソース線ＳＬのノイズ成分が増加し、メモリセルが記憶するデータの信頼性が低下する原因になり得る。
これに対して、隣り合うプレーン間にスリットＳＬＴを設けることによって隣り合うプレーン間の導電体２１Ｂを分断することが考えられる。しかし、このような場合においても、プレーンの周囲領域（例えばダミー階段の領域）では導電体２１Ｂが分断されずに残り、隣り合うプレーン間の導電体２１Ｂがプレーンの周囲領域を介して電気的に接続された状態になってしまう。
そこで、実施形態に係る半導体メモリ１では、２つのプレーンＰＬ１及びＰＬ２が隣り合う構造において、プレーンＰＮ１内の導電体２１Ｂと、プレーンＰＮ２内の導電体２１Ｂとが分離されて設けられている。具体的には、プレーンＰＮ１内の導電体２１Ｂの領域ＤＰ１と、プレーンＰＮ２内の導電体２１Ｂの領域ＤＰ２との間が、ソース線分断領域ＤＰｄｉｖによって分断されている。
例えば、ソース線分断領域ＤＰｄｉｖは、例えば犠牲部材６２を含むソース線部の積層構造を形成した後、且つ選択ゲート線ＳＧＳに対応する導電体２２を設ける前に形成される。つまり、領域ＤＰ１とＤＰ２との間は、スリットＳＬＴの加工とは異なるエッチング工程によって分断される。実施形態に係る半導体メモリ１では、このように予めソース線分断領域ＤＰｄｉｖを形成することによって、隣り合うプレーン間の導電体２１Ｂを確実に分断することが出来る。
これにより、実施形態に係る半導体メモリ１は、プレーンＰＮ１の導電体２１Ａ及び２１Ｂと、プレーンＰＮ２の導電体２１Ａ及び２１Ｂとが電気的に絶縁された構造となる。従って、実施形態に係る半導体メモリ１は、ソース線ＳＬのノイズ成分の増加を抑制することができ、メモリセルが記憶するデータの信頼性を向上することが出来る。
尚、実施形態に係る半導体メモリ１では、Ｘ方向に２つのプレーンＰＮ１及びＰＮ２（メモリセルアレイ１０Ａ及び１０Ｂ）が隣り合う構造を有している。そして、プレーンＰＮ１及びＰＮ２のそれぞれにおいて、２つのプレーンＰＮ１及びＰＮ２間のプレーン分離領域ＰＮｄｉｖに接する部分に、Ｃ４接続領域Ｃ４ｔａｐが設けられている。つまり、実施形態に係る半導体メモリ１では、プレーンＰＮ１及びＰＮ２のそれぞれの引出領域ＨＡが、Ｘ方向の一方側のみに設けられている。
その結果、実施形態に係る半導体メモリ１では、Ｘ方向の両側に引出領域ＨＡの階段構造を有する２つのプレーンを隣接させる場合よりも、引出領域ＨＡが占める面積を抑制することが出来る。従って、実施形態に係る半導体メモリ１は、複数のプレーンを有する半導体メモリ１のチップ面積の増大を抑制することが出来る。
［２］変形例等
実施形態の半導体メモリは、第１乃至第７領域と、第１及び第２アクティブ領域と、第１乃至第４積層体と、第１及び第２コンタクトと、第１及び第２ピラーと、を含む。第１乃至第７領域は、第１方向の一方側に順に並んでいる。第１アクティブ領域＜図１６、１０Ａ内のＡＢＬＫ＞は、第１乃至第３領域のそれぞれの一部を含んでいる。第２アクティブ領域＜図１６、１０Ｂ内のＡＢＬＫ＞は、第５乃至第７領域のそれぞれの一部を含んでいる。第１積層体は、第１アクティブ領域において、第１層内の第１導電体＜図１４、ＰＮ１内の２１Ｂ＞と、第１導電体の上方において交互に積層された第１絶縁体及び第２導電体とを含んでいる。第２積層体は、第２アクティブ領域において、第１層内の第３導電体＜図１４、ＰＮ２内の２１Ｂ＞と、第３導電体の上方において交互に積層された第２絶縁体及び第４導電体とを含んでいる。第１コンタクトは、第１領域において、積層された第２導電体のうち第２層内の第２導電体上において柱状に設けられている。第２コンタクトは、第７領域において、積層された第４導電体のうち第２層内の第４導電体上において柱状に設けられている。複数の第１ピラー＜ＭＰ＞は、第２領域＜図３、ＰＮ１内のＣＡ＞において、それぞれが積層された第１導電体を通過し、第１導電体との交差部分がメモリセルとして機能する。複数の第２ピラー＜ＭＰ＞は、第６領域＜図３、ＰＮ２内のＣＡ＞において、それぞれが積層された第４導電体を通過し、第４導電体との交差部分がメモリセルとして機能する。第３積層体は、第４領域且つ第１層内において第３絶縁体＜図１４、ＳＬＴ＞を介して前記第１導電体と隣り合う第５導電体と、第５導電体の上方において交互に積層された第４絶縁体及び第６導電体とを含んでいる。第４積層体は、第４領域且つ第１層内において第５絶縁体＜図１４、ＳＬＴ＞を介して第３導電体と隣り合う第７導電体と、第７導電体の上方において交互に積層された第６絶縁体及び第８導電体とを含んでいる。第５導電体と第７導電体との間は、電気的に絶縁されている＜図１４、ＤＰｄｉｖ＞。これにより、実施形態に係る半導体メモリでは、メモリセルが記憶するデータの信頼性を向上することが出来る。
実施形態で説明したメモリセルアレイ１０の構造において、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、メモリピラーＭＰは、それぞれが複数の導電体２３を貫通する複数のピラーがＺ方向に連結された構造を有していても良い。また、メモリピラーＭＰは、導電体２２及び２３を貫通するピラーと、導電体２４を貫通するピラーとが連結された構造を有していても良い。この場合、スリットＳＬＴは例えば導電体２４を分断しない構造となり、導電体２４は、スリットＳＬＴと異なるスリットによって分断される。
実施形態では、引出領域ＨＡにおいてワード線ＷＬが２列の階段を形成する場合について例示したが、これに限定されない。例えば、引出領域ＨＡにおいて、ワード線ＷＬの端部は、１列の階段で形成されても良いし、３列以上の階段で形成されても良い。
実施形態では、メモリセルアレイ１０の領域が１つのＣ４接続領域Ｃ４ｔａｐを含む場合について例示したが、セル領域ＣＡ内に複数のＣ４接続領域Ｃ４ｔａｐが含まれていても良い。セル領域ＣＡ内に挿入されるＣ４接続領域Ｃ４ｔａｐの個数は、任意の個数に設計され得る。
また、実施形態では、プレーン分割領域ＰＮdivと隣り合うＣ４接続領域Ｃ４tapにコンタクトＣＳ及びＣ４が設けられる場合について例示したが、プレーン分割領域ＰＮdivと隣り合うＣ４接続領域Ｃ４tapには、コンタクトＣＳ及びＣ４が設けられなくても良い。プレーン分割領域ＰＮdivと隣り合うＣ４接続領域Ｃ４tapには、少なくとも各選択ゲート線ＳＧＤのテラス部分が形成されていれば良い。
実施形態では、プレーン分割領域ＰＮｄｉｖにおいてプレーンＰＮ１内のＷ領域とプレーンＰＮ２内のＷ領域とが分離されている場合について例示したが、プレーンＰＮ１内のＷ領域とプレーンＰＮ２内のＷ領域とは連続的に形成されても良い。
図１８は、実施形態の第１変形例におけるメモリセルアレイ１０Ａ及び１０Ｂの平面レイアウトの一例を示し、図１９は、実施形態の第１変形例におけるメモリセルアレイ１０Ａ及び１０Ｂの断面構造の一例を示している。
図１８に示すように、第１変形例では、プレーンＰＮ１に対応するメモリセルアレイ１０ＡとプレーンＰＮ２に対応するメモリセルアレイ１０Ｂとの間隔が実施形態よりも狭く設計されている。
このため、メモリセルアレイ１０Ａ内の縦方向スリットＳＬＴと、メモリセルアレイ１０Ｂ内の縦方向スリットＳＬＴとの間隔が狭くなり、メモリセルアレイ１０Ａに対応するＷ領域と、メモリセルアレイ１０Ｂに対応するＷ領域とが連続的に形成されている。
具体的には、図１９に示すように、プレーン分割領域ＰＮｄｉｖに形成された各導電体２３が、プレーンＰＮ１に接する縦方向スリットＳＬＴと、プレーンＰＮ２に接する縦方向スリットＳＬＴとの間で連続的に設けられている。このような場合においても第１変形例における半導体メモリ１は、実施形態と同様にソース線分断領域ＤＰｄｉｖが設けられることによって、実施形態と同様の効果を得ることが出来る。
図２０は、実施形態の第２変形例におけるメモリセルアレイ１０Ａ及び１０Ｂの平面レイアウトの一例を示し、図２１は、実施形態の第２変形例におけるメモリセルアレイ１０Ａ及び１０Ｂの断面構造の一例を示している。
図２０に示すように、第２変形例では、実施形態に係る半導体メモリ１に対して、プレーンＰＮ１に対応するメモリセルアレイ１０ＡとプレーンＰＮ２に対応するメモリセルアレイ１０Ｂとの間にスティッチ状のスリットＳＬＴｓが設けられている。
このため、メモリセルアレイ１０Ａ内の縦方向スリットＳＬＴと、メモリセルアレイ１０Ｂ内の縦方向スリットＳＬＴとの間の置換部材６２が導電体２３に置換され、メモリセルアレイ１０Ａに対応するＷ領域と、メモリセルアレイ１０Ｂに対応するＷ領域とが連続的に形成されている。
具体的には、図２１に示すように、例えばスリットＳＬＴｓは、ソース線分断領域ＤＰｄｉｖを通過するように設けられる。これに限定されず。スリットＳＬＴｓは、メモリセルアレイ１０Ａの導電体２１Ｂに接していても良いし、メモリセルアレイ１０Ｂの導電体２１Ｂに接していても良い。このような場合においても第２変形例における半導体メモリ１は、実施形態と同様にソース線分断領域ＤＰｄｉｖが設けられることによって、実施形態と同様の効果を得ることが出来る。
尚、上記実施形態及び変形例では、ソース線分断領域ＤＰｄｉｖがプレーン分割領域ＰＮｄｉｖに含まれている場合が例示されているが、これに限定されない。ソース線分断領域ＤＰｄｉｖは、例えばプレーンＰＮ１でプレーン分割領域ＰＮｄｉｖに隣接するＣ４接続領域Ｃ４ｔａｐに形成されても良いし、プレーンＰＮ２でプレーン分割領域ＰＮｄｉｖに隣接するＣ４接続領域Ｃ４ｔａｐに形成されても良い。
つまり、ソース線分断領域ＤＰｄｉｖは、少なくともプレーンＰＮ１のセル領域ＣＡとプレーンＰＮ２のセル領域ＣＡとの間の領域に設けられ、導電体２１ＢをプレーンＰＮ１及びＰＮ２間で分断していれば良い。 実施形態に係る半導体メモリ１において、メモリセルアレイ１０内に設けられているブロックＢＬＫがダミーブロックＤＢＬＫであるかアクティブブロックＡＢＬＫであるかは、ブロックアドレスＢＡｄが割り当てられているかどうかによって判断され得る。
具体的には、ダミーブロックＤＢＬＫにはブロックアドレスＢＡｄが割り当てられず、アクティブブロックＡＢＬＫにはブロックアドレスＢＡｄが割り当てられる。例えば、ブロックアドレスＢＡｄを１ずつ増やしながら順にアクセスされた場合に一度もアクセスされないブロックＢＬＫは、ダミーブロックＤＢＬＫであると判断され得る。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２６，２９…導電体、３０…コア部材、３１…導電体、３２…積層膜、３３…トンネル酸化膜、３４…絶縁膜、３５…ブロック絶縁膜、４０〜５１…導電体、ＣＣ，Ｃ３，Ｃ４，Ｖ１，Ｖ２…コンタクト、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫ…ブロック、ＢＬＫＧ…ブロック群、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ

Claims (7)

  1. 第１方向の一方側に順に並んだ第１乃至第７領域と、
    前記第１乃至第３領域のそれぞれの一部を含む第１アクティブ領域と、
    前記第５乃至第７領域のそれぞれの一部を含む第２アクティブ領域と、
    前記第１アクティブ領域において、第１層内の第１導電体と、前記第１導電体の上方において交互に積層された第１絶縁体及び第２導電体とを含む第１積層体と、
    前記第２アクティブ領域において、前記第１層内の第３導電体と、前記第３導電体の上方において交互に積層された第２絶縁体及び第４導電体とを含む第２積層体と、
    前記第１領域において、積層された前記第２導電体のうち第２層内の第２導電体上に設けられた柱状の第１コンタクトと、
    前記第７領域において、積層された前記第４導電体のうち前記第２層内の第４導電体上に設けられた柱状の第２コンタクトと、
    前記第２領域において、それぞれが積層された前記第１導電体を通過し、前記第１導電体との交差部分がメモリセルとして機能する複数の第１ピラーと、
    前記第６領域において、それぞれが積層された前記第４導電体を通過し、前記第４導電体との交差部分がメモリセルとして機能する複数の第２ピラーと、
    前記第４領域且つ前記第１層内において第３絶縁体を介して前記第１導電体と隣り合う第５導電体と、前記第５導電体の上方において交互に積層された第４絶縁体及び第６導電体とを含む第３積層体と、
    前記第４領域且つ前記第１層内において第５絶縁体を介して前記第３導電体と隣り合う第７導電体と、前記第７導電体の上方において交互に積層された第６絶縁体及び第８導電体とを含む第４積層体と、
    を備え、
    前記第５導電体と前記第７導電体との間は電気的に絶縁されている、半導体メモリ。
  2. 前記第３領域において、積層された前記第１導電体のそれぞれの上に柱状のコンタクトが接続されず、
    前記第５領域において、積層された前記第４導電体のそれぞれの上に柱状のコンタクトが接続されない、
    請求項１に記載の半導体メモリ。
  3. 前記第３絶縁体は、積層された前記第２導電体と、積層された前記第６導電体とのそれぞれに接し、
    前記第５絶縁体は、積層された前記第４導電体と、積層された前記第８導電体とのそれぞれに接する、
    請求項１又は請求項２のいずれか一項に記載の半導体メモリ。
  4. 積層された前記第６導電体のうち前記第２層内の第６導電体と、積層された前記第８導電体のうち前記第２層内の第８導電体との間の第７絶縁体をさらに備え、
    前記第２層内の前記第６導電体と、前記第２層内の前記第８導電体との間は電気的に絶縁されている、
    請求項１乃至請求項３のいずれか一項に記載の半導体メモリ。
  5. 積層された前記第６導電体のうち前記第２層内の第６導電体と、積層された前記第８導電体のうち前記第２層内の第８導電体とは、連続的に設けられる、
    請求項１乃至請求項３のいずれか一項に記載の半導体メモリ。
  6. 積層された前記第６導電体のうち前記第２層内の第６導電体と、積層された前記第８導電体のうち前記第２層内の第８導電体との間の一部分に設けられた第７絶縁体をさらに備え、
    前記第２層内の前記第６導電体と、前記第２層内の前記第８導電体との間は電気的に接続されている、
    請求項１乃至請求項３のいずれか一項に記載の半導体メモリ。
  7. 前記第１導電体に下方から接触した第９導電体と、
    前記第３導電体に下方から接触した第１０導電体と、
    をさらに備え、
    前記第１ピラーは、前記第１方向と交差する第３方向に延伸した第１半導体と、前記第１半導体の側面の一部分と底面とを覆う第８絶縁体とを含み、
    前記複数の第２ピラーは、前記第３方向に延伸した第２半導体と、前記第２半導体の側面の一部分と底面とを覆う第９絶縁体とを含み、
    前記第１半導体は、前記第１ピラーの側面を介して前記第９導電体と接触し、
    前記第２半導体は、前記第２ピラーの側面を介して前記第９導電体と接触している、
    請求項１乃至請求項６のいずれか一項に記載の半導体メモリ。
JP2018105291A 2018-05-31 2018-05-31 半導体メモリ Pending JP2019212689A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2018105291A JP2019212689A (ja) 2018-05-31 2018-05-31 半導体メモリ
US16/287,233 US10741573B2 (en) 2018-05-31 2019-02-27 Semiconductor memory
US16/910,360 US11387247B2 (en) 2018-05-31 2020-06-24 Semiconductor memory
US17/835,134 US11737279B2 (en) 2018-05-31 2022-06-08 Semiconductor memory
US18/346,473 US20240008280A1 (en) 2018-05-31 2023-07-03 Semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018105291A JP2019212689A (ja) 2018-05-31 2018-05-31 半導体メモリ

Publications (1)

Publication Number Publication Date
JP2019212689A true JP2019212689A (ja) 2019-12-12

Family

ID=68694275

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018105291A Pending JP2019212689A (ja) 2018-05-31 2018-05-31 半導体メモリ

Country Status (2)

Country Link
US (4) US10741573B2 (ja)
JP (1) JP2019212689A (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200116573A (ko) * 2019-04-01 2020-10-13 삼성전자주식회사 반도체 소자
KR20200137077A (ko) * 2019-05-28 2020-12-09 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210013671A (ko) * 2019-07-15 2021-02-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
JP2021044512A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体記憶装置
US10978478B1 (en) * 2019-12-17 2021-04-13 Micron Technology, Inc. Block-on-block memory array architecture using bi-directional staircases
JP2021136412A (ja) * 2020-02-28 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法
JP2021150415A (ja) * 2020-03-18 2021-09-27 キオクシア株式会社 半導体記憶装置
WO2021237403A1 (en) 2020-05-25 2021-12-02 Yangtze Memory Technologies Co., Ltd. Memory device and method for forming the same
KR20210152617A (ko) * 2020-06-08 2021-12-16 삼성전자주식회사 반도체 소자
JP2022041699A (ja) * 2020-09-01 2022-03-11 キオクシア株式会社 半導体装置
JP2022104020A (ja) * 2020-12-28 2022-07-08 キオクシア株式会社 半導体記憶装置
US11700732B2 (en) * 2021-01-11 2023-07-11 Micron Technology, Inc. Memory device including different dielectric structures between blocks
US11950415B2 (en) 2021-01-29 2024-04-02 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US20220246536A1 (en) * 2021-01-29 2022-08-04 Micron Technology, Inc. Integrated Assemblies and Methods of Forming Integrated Assemblies
US11910596B2 (en) * 2021-04-06 2024-02-20 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
JP2023028178A (ja) * 2021-08-18 2023-03-03 キオクシア株式会社 半導体記憶装置
JP2023090170A (ja) * 2021-12-17 2023-06-29 キオクシア株式会社 半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2014038882A (ja) 2012-08-10 2014-02-27 Toshiba Corp 半導体記憶装置
KR102046504B1 (ko) * 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
JP2015149413A (ja) 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
JP2015216179A (ja) 2014-05-08 2015-12-03 株式会社東芝 半導体記憶装置
JP6542149B2 (ja) 2016-03-18 2019-07-10 東芝メモリ株式会社 半導体記憶装置
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102416028B1 (ko) * 2017-04-07 2022-07-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102369654B1 (ko) * 2017-06-21 2022-03-03 삼성전자주식회사 반도체 장치
JP2019121717A (ja) 2018-01-09 2019-07-22 東芝メモリ株式会社 半導体記憶装置
US11508711B2 (en) * 2019-02-13 2022-11-22 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer

Also Published As

Publication number Publication date
US11737279B2 (en) 2023-08-22
US20190371811A1 (en) 2019-12-05
US20220302156A1 (en) 2022-09-22
US20200321350A1 (en) 2020-10-08
US11387247B2 (en) 2022-07-12
US20240008280A1 (en) 2024-01-04
US10741573B2 (en) 2020-08-11

Similar Documents

Publication Publication Date Title
JP2019212689A (ja) 半導体メモリ
US11282782B2 (en) Semiconductor memory device
JP2019212687A (ja) 半導体メモリ
US11222902B2 (en) Semiconductor memory device
JP2019057532A (ja) 半導体メモリ
TWI695491B (zh) 半導體記憶體及半導體記憶體之製造方法
TWI716825B (zh) 半導體記憶體及其製造方法
US10978468B2 (en) Semiconductor memory
JP2020107673A (ja) 半導体記憶装置
TWI723737B (zh) 半導體記憶裝置
JP2020155624A (ja) 半導体記憶装置
CN112420726B (zh) 半导体存储装置
JP2021150295A (ja) 半導体記憶装置
TWI671890B (zh) 半導體記憶體
JP2020136535A (ja) 半導体記憶装置及び半導体記憶装置の製造方法
JP2020150073A (ja) 半導体記憶装置
CN115136309A (zh) 半导体存储装置
JP2020092168A (ja) 半導体記憶装置
JP2020126888A (ja) 半導体記憶装置
WO2022244207A1 (ja) メモリデバイス
JP2021150501A (ja) 半導体記憶装置
JP2023038689A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831