TWI716825B - 半導體記憶體及其製造方法 - Google Patents

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Abstract

實施形態係關於一種半導體記憶體及其製造方法。 半導體記憶體包含交替地積層之第1導電體WL及第1絕緣體INS、以及記憶體柱MP。記憶體柱貫通經積層之第1導電體及第1絕緣體，且包含半導體、隧道絕緣膜、第2絕緣體、及阻擋絕緣膜。經積層之第1絕緣體包含：於第1方向相鄰之第1及第2層。第1及第2層間之第1導電體包含第1及第2導電部以及異質導電部。第1導電部與第1及第2層各者相接，且沿著與第1方向交叉之第2方向擴展。第2導電部設置於阻擋絕緣膜與第1導電部之間，與阻擋絕緣膜及第1導電部各者相接，且由與第1導電部相同之材料形成。異質導電部51係以於阻擋絕緣膜與第1導電部之間沿著第1方向隔著第2導電部之方式設置之1對導電部，且由與第1及第2導電部不同之材料形成。

Description

半導體記憶體及其製造方法
實施形態係關於一種半導體記憶體及其製造方法。
已知有能夠非揮發地記憶資料之NAND(Not And，與非)型快閃記憶體。
實施形態提供一種能夠降低字元線之電阻值之半導體記憶體及其製造方法。
實施形態之半導體記憶體包含沿著第1方向交替地積層之第1導電體及第1絕緣體、以及複數個記憶體柱。複數個記憶體柱各自貫通所積層之第1導電體及第1絕緣體。複數個記憶體柱各自包含沿著第1方向延伸之半導體、包圍半導體之側面之隧道絕緣膜、包圍隧道絕緣膜之側面之第2絕緣體、及包圍第2絕緣體之側面之阻擋絕緣膜。複數個記憶體柱包含第1記憶體柱。所積層之第1絕緣體包含：於第1方向相鄰之第1層及第2層。第1層與第2層之間之第1導電體包含第1及第2導電部、以及異質導電部。第1導電部與第1層及第2層各者相接，且沿著與第1方向交叉之第2方向擴展。第2導電部係設置於第1記憶體柱之阻擋絕緣膜與第1導電部之間且與阻擋絕緣膜及第1導電部分別相接之導電部，且由與第1導電部相同之材料形成。異質導電部係以於第1記憶體柱之阻擋絕緣膜與第1導電部之間沿著第1方向隔著第2導電部之方式設置之1對導電部，且由與第1導電部及第2導電部不同之材料形成。
[相關申請案]
本申請案享有以日本專利申請案2018-129771號(申請日：2018年7月9日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
以下，參照圖式對實施形態進行說明。各實施形態例示了用來使發明之技術性思想具體化之裝置或方法。圖式為模式性或概念性圖，各圖式之尺寸及比率等未必與實物相同。本發明之技術思想並不由構成要素之形狀、構造、配置等而特定。
再者，於以下之說明中，關於具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之文字之後之數字藉由包含相同之文字之參照符號來參照，且為了將具有相同之構成之要素彼此區別而使用。同樣地，構成參照符號之數字之後之文字藉由包含相同之數字之參照符號來參照，且為了將具有相同之構成之要素彼此區別而使用。於無須將由包含相同之文字或數字之參照符號所示之要素相互區別之情形時，該等要素分別藉由僅包含文字或數字之參照符號來參照。
[1]實施形態
以下，對實施形態之半導體記憶體1進行說明。
[1-1]半導體記憶體1之構成
[1-1-1]半導體記憶體1之整體構成
半導體記憶體1例如為能夠非揮發地記憶資料之NAND型快閃記憶體。半導體記憶體1例如由外部之記憶體控制器2來控制。圖1表示實施形態之半導體記憶體1之構成例。
如圖1所示，半導體記憶體1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、以及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係能夠非揮發地記憶資料之複數個記憶胞之集合，例如用作資料之刪除單位。
又，於記憶胞陣列10，設置有複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。關於記憶胞陣列10之詳細構成將於下文敍述。
指令暫存器11保存半導體記憶體1自記憶體控制器2接收之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、刪除動作等之命令。
位址暫存器12保存半導體記憶體1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁位址PA及行位址CA。例如，區塊位址BA、頁位址PA及行位址CA分別用於區塊BLK、字元線及位元線之選擇。
定序器13對半導體記憶體1整體之動作進行控制。例如，定序器13基於保存在指令暫存器11中之指令CMD對驅動器模組14、列解碼器模組15及感測放大器模組16等進行控制，執行讀出動作、寫入動作、刪除動作等。
驅動器模組14產生讀出動作、寫入動作、刪除動作等中所使用之電壓。而且，驅動器模組14例如基於保存在位址暫存器12中之頁位址PA，對與所選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模組15基於保存在位址暫存器12之區塊位址BA，選擇對應之記憶胞陣列10內之1個區塊BLK。而且，列解碼器模組15例如將施加至與所選擇之字元線對應之信號線之電壓傳送至所選擇之區塊BLK內之已被選擇之字元線。
感測放大器模組16於寫入動作中，根據自記憶體控制器2接收之寫入資料DAT，對各位元線施加所期望之電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶於記憶胞中之資料，將判定結果作為讀出資料DAT傳送至記憶體控制器2。
半導體記憶體1與記憶體控制器2之間之通信例如支持NAND介面標準。例如，於半導體記憶體1與記憶體控制器2之間之通信中，使用指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、就緒忙碌信號RBn及輸入輸出信號I/O。
指令鎖存賦能信號CLE係表示半導體記憶體1所接收之輸入輸出信號I/O為指令CMD之信號。位址鎖存賦能信號ALE係表示半導體記憶體1所接收之信號I/O為位址資訊ADD之信號。寫入賦能信號WEn係對半導體記憶體1命令輸入輸出信號I/O之輸入之信號。讀出賦能信號REn係對半導體記憶體1命令輸入輸出信號I/O之輸出之信號。
就緒忙碌信號RBn係將半導體記憶體1為受理來自記憶體控制器2之命令之就緒狀態或不受理命令之忙碌狀態通知給記憶體控制器2之信號。輸入輸出信號I/O例如為8位元寬度之信號，可包含指令CMD、位址資訊ADD、資料DAT等。
以上所說明之半導體記憶體1及記憶體控制器2亦可由其等之組合而構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SDTM 卡般之記憶卡或SSD(solid state drive，固態驅動器)等。
[1-1-2]記憶胞陣列10之電路構成
圖2係將記憶胞陣列10中所包含之複數個區塊BLK中1個區塊BLK抽出而表示實施形態之半導體記憶體1所具備之記憶胞陣列10之電路構成之一例。
如圖2所示，區塊BLK例如包含4個串單元SU0～SU3。各串單元SU包含複數個NAND串NS。
複數個NAND串NS分別與位元線BL0～BLm(m為1以上之整數)建立關聯。各NAND串NS例如包含記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。
記憶胞電晶體MT包含控制閘極及電荷儲存層，且非揮發地保存資料。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU及區塊BLK之選擇。
於各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接於選擇電晶體ST1及ST2間。於同一區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。
於各NAND串NS中，選擇電晶體ST1之汲極連接於被建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。於同一區塊BLK中，串單元SU0～SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。
於各NAND串NS中，選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。於同一區塊BLK中，選擇電晶體ST2之源極共通連接於源極線SL，選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列10之電路構成中，位元線BL例如於與每個區塊BLK對應之複數個NAND串NS間共通連接。源極線SL例如於複數個區塊BLK間共通連接。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如被稱為單元組件CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MT之單元組件CU之記憶容量定義為「1頁資料」。單元組件CU根據記憶胞電晶體MT所記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，實施形態之半導體記憶體1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數分別可設計為任意之個數。各區塊BLK所包含之串單元SU之個數可設計為任意之個數。
[1-1-3]記憶胞陣列10之構造
以下，對實施形態中之記憶胞陣列10之構造之一例進行說明。
再者，於以下所參照之圖式中，X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於相對於形成有半導體記憶體1之半導體基板20之表面之鉛垂方向。
又，於以下所參照之剖視圖中，為了容易觀察圖而適當省略絕緣層(層間絕緣膜)、配線、接點等構成要素。又，於俯視圖中，為了容易觀察圖而適當附加影線。附加於俯視圖中之影線未必與附加著影線之構成要素之素材或特性關聯。
圖3係將與串單元SU0及SU1各者對應之構造體抽出而表示實施形態之半導體記憶體1所具備之記憶胞陣列10之平面佈局之一例。
如圖3所示，於形成記憶胞陣列10之區域，例如包含複數個狹縫SLT、複數個串單元SU、及複數條位元線BL。
複數個狹縫SLT各自於X方向延伸，且排列於Y方向。於在Y方向相鄰之狹縫SLT間，例如配置1個串單元SU。
各串單元SU包含複數個記憶體柱MP。複數個記憶體柱MP例如沿著X方向配置為錯位狀。記憶體柱MP之各者例如作為1個NAND串NS而發揮功能。
複數條位元線BL各自於Y方向延伸，且排列於X方向。例如，各位元線BL以於每個串單元SU至少與1個記憶體柱MP重疊之方式配置。具體而言，於各記憶體柱MP，例如重疊有2條位元線BL。
於與記憶體柱MP重疊之複數條位元線BL中之1條位元線BL與該記憶體柱MP之間設置接點CP。各記憶體柱MP經由接點CP而與對應之位元線BL電性連接。
再者，設置於相鄰之狹縫SLT間之串單元SU之個數可設計為任意之個數。圖3所示之記憶體柱MP之個數及配置只不過為一例，記憶體柱MP可設計為任意之個數及配置。與各記憶體柱MP重疊之位元線BL之條數可設計為任意之條數。
圖4係沿著圖3之IV-IV線之剖視圖，且表示實施形態之半導體記憶體1所具備之記憶胞陣列10之剖面構造之一例。
如圖4所示，於形成有記憶胞陣列10之區域，例如包含導電體21～25、記憶體柱MP、接點CP、以及狹縫SLT。
具體而言，於半導體基板20之上方，隔著絕緣層設置有導電體21。例如，導電體21形成為沿著XY平面擴展之板狀，且用作源極線SL。導電體21例如包含多晶矽(Si)。
雖然圖示省略，但是於半導體基板20與導電體21之間之區域，例如設置有感測放大器模組16等電路。
於導電體21之上方，隔著絕緣層設置有導電體22。例如，導電體22形成為沿著XY平面擴展之板狀，且用作選擇閘極線SGS。導電體22例如包含多晶矽(Si)。
於導電體22之上方，絕緣層與導電體23交替地積層。例如，導電體23形成為沿著XY平面擴展之板狀。所積層之複數個導電體23自半導體基板20側起依次分別用作字元線WL0～WL7。導電體23例如包含鎢(W)。
於最上層之導電體23之上方，隔著絕緣層設置有導電體24。導電體24例如形成為沿著XY平面擴展之板狀，且用作選擇閘極線SGD。導電體24例如包含多晶矽(Si)。
於導電體24之上方，隔著絕緣層設置有導電體25。例如，導電體25形成為沿著Y方向延伸之線狀，且用作位元線BL。亦即，於未圖示之區域中複數個導電體25沿著X方向排列。導電體25例如包含銅(Cu)。
記憶體柱MP形成為沿著Z方向延伸之柱狀，例如貫通導電體22～24。具體而言，記憶體柱MP之上端例如包含於設置有導電體24之層與設置有導電體25之層之間之層。記憶體柱MP之下端例如包含於設置有導電體21之層。
又，記憶體柱MP例如包含核心構件30、半導體31及積層膜32。
核心構件30形成為沿著Z方向延伸之柱狀。核心構件30之上端例如包含於較設置有導電體24之層靠上層中。核心構件30之下端例如包含於設置有導電體21之層。核心構件30例如包含氧化矽(SiO2 )等絕緣體。
核心構件30由半導體31覆蓋。半導體31經由記憶體柱MP之側面而與導電體21接觸。半導體31例如為多晶矽(Si)。積層膜32除了覆蓋導電體21與半導體31接觸之部分以外，還覆蓋半導體31之側面及底面。
於半導體31上設置有柱狀之接點CP。於接點CP之上表面，接觸有1個導電體25，亦即1條位元線BL。再者，記憶體柱MP與導電體25之間既可經由2個以上之接點電性連接，亦可經由其他配線電性連接。
狹縫SLT形成為沿著Z方向延伸之板狀，例如將導電體22～24分斷。具體而言，狹縫SLT之上端例如包含於包含記憶體柱MP之上端之層與設置有導電體25之層之間之層。狹縫SLT之下端例如包含於設置有導電體21之層。
於狹縫SLT之內部，設置有絕緣體40。絕緣體40例如包含氧化矽(SiO2 )等絕緣物。再者，絕緣體40亦可由複數種絕緣物構成。例如，亦可於狹縫SLT填埋氧化矽之前，形成氮化矽(SiN)作為狹縫SLT之側壁。
於以上所說明之記憶體柱MP之構成中，例如記憶體柱MP與導電體22交叉之部分作為選擇電晶體ST2而發揮功能。記憶體柱MP與導電體23交叉之部分作為記憶胞電晶體MT而發揮功能。記憶體柱MP與導電體24交叉之部分作為選擇電晶體ST1而發揮功能。亦即，半導體31作為記憶胞電晶體MT以及選擇電晶體ST1及ST2各自之通道而發揮功能。
圖5係實施形態之半導體記憶體1所具備之記憶胞陣列10之更詳細之剖視圖，且將形成有1條字元線WL之配線層與隔著該配線層之2個絕緣層INS抽出表示。
如圖5所示，記憶體柱MP於形成有字元線WL之配線層中包含凸部TP。亦即，記憶體柱MP於貫通字元線WL之部分中，具有由隔著該字元線WL之2個絕緣層INS夾持之部分。
記憶體柱MP內之積層膜32例如包含隧道氧化膜33、絕緣膜34、以及阻擋絕緣膜35及36。
隧道氧化膜33以覆蓋半導體31之側面及底面之方式設置。絕緣膜34以覆蓋隧道氧化膜33之側面及底面之方式設置。絕緣膜34用作記憶胞電晶體MT之電荷儲存層。絕緣膜34例如包含氮化矽(SiN)。
阻擋絕緣膜35以覆蓋絕緣膜34之側面及底面之方式設置。阻擋絕緣膜36以覆蓋阻擋絕緣膜35之側面及底面之方式設置。阻擋絕緣膜35例如包含氧化矽(SiO2 )。阻擋絕緣膜36例如包含氧化鋁(Al2 O3 )。
用作字元線WL之導電體23例如包含導電部50～52。
導電部50及51分別設置於阻擋絕緣膜36之側面。具體而言，分別設置有：與上層絕緣層INS及阻擋絕緣膜36分別接觸之導電部51、與下層絕緣層INS及阻擋絕緣膜36分別接觸之導電部51、及於該配線層中夾於上層導電部51與下層導電部51之間且與阻擋絕緣膜36接觸之導電部50。
導電部50例如包含鎢(W)。導電部51例如包含氮化鈦(TiN)，於半導體記憶體1之製造步驟中用作障壁金屬。於實施形態之半導體記憶體1中，僅於記憶體柱MP之外周附近，設置有導電部50及導電部51。
具體而言，於與半導體基板20之表面平行且包含導電部50之剖面中，記憶體柱MP之中心與於和該記憶體柱MP相接之導電部50最遠離該記憶體柱MP之部分之間之間隔較相鄰之記憶體柱MP之中心間之間隔(MP Pitch)之一半短。
同樣地，於與半導體基板20之表面平行且包含導電部51之剖面中，記憶體柱MP之中心與於和該記憶體柱MP相接之導電部51最遠離該記憶體柱MP之部分之間之間隔較相鄰之記憶體柱MP之中心間之間隔(MP Pitch)之一半短。
於導電部50及51之側面，設置有導電部52。具體而言，導電部52例如於形成有導電體23之區域中除了形成有導電部50及51之區域以外之區域，沿著XY平面擴展地設置。於實施形態之半導體記憶體1中，導電部52與上層絕緣層INS及下層絕緣層INS分別相接。導電部52例如包含鎢(W)，包含與導電部51相同之金屬材料。
若對以上所說明之導電體23(導電部50～52)之構造換句話說，則上層絕緣層INS與下層絕緣層INS之間之導電部52係與上層絕緣層INS及下層絕緣層INS分別相接且沿著XY平面擴展之導電部。導電部50係設置於記憶體柱MP之阻擋絕緣膜36與導電部52之間且與該阻擋絕緣膜36及導電部52分別相接之導電部，由與導電部52相同之材料形成。導電部51係以於記憶體柱MP之阻擋絕緣膜36與導電部52之間例如沿著Z方向隔著導電部50之方式設置之1對導電部，且係由與導電部50及52不同之材料形成之異質導電部。
於導電部52，於相鄰之記憶體柱MP間，例如形成有於Z方向延伸之縫隙SE1。如此，於實施形態之半導體記憶體1中縫隙SE1縱向形成。於縫隙SE1之區域，既可包含空隙，亦可不包含空隙。
再者，於記憶體柱MP與狹縫SLT之間之區域中，不於導電部52形成縫隙。設置於記憶體柱MP與狹縫SLT間之導電部52之端部EP既可與狹縫SLT部分相接，亦可不與狹縫SLT部分相接。亦即，狹縫SLT內之絕緣體40亦可具有夾於上層絕緣層INS與下層絕緣層INS之間之部分。
以下，使用圖6、圖7、及圖8，對與半導體基板20之表面平行之剖面中之記憶體柱MP之構造之一例進行說明。圖6係沿著圖5之VI-VI線之剖視圖，且表示包含導電部50之層中之記憶體柱MP及字元線WL之剖面構造之一例。圖7係沿著圖5之VII-VII線之剖視圖，且表示包含導電部51之層中之記憶體柱MP及字元線WL之剖面構造之一例。圖8係沿著圖5之VIII-VIII線之剖視圖，且表示包含絕緣層INS之層中之記憶體柱MP之剖面構造之一例。
如圖6所示，於包含導電部50之層中，核心構件30設置於記憶體柱MP之中央部。半導體31包圍核心構件30之側面。隧道氧化膜33包圍半導體31之側面。絕緣膜34包圍隧道氧化膜33之側面。阻擋絕緣膜35包圍絕緣膜34之側面。阻擋絕緣膜36包圍阻擋絕緣膜35之側面。導電部50包圍阻擋絕緣膜36之側面。導電部52包圍導電部50之側面。
如圖7所示，包含導電部51之層中之記憶體柱MP之構造與使用圖6所說明之記憶體柱MP之構造相同。導電部51包圍阻擋絕緣膜36之側面。導電部52包圍導電部51之側面。
如圖8所示，包含絕緣層INS之層中之記憶體柱MP之構造與使用圖6所說明之記憶體柱MP之構造相同。絕緣層INS包圍阻擋絕緣膜36之側面。
於以上所說明之記憶胞陣列10之構造中，導電體23之個數基於字元線WL之條數來設計。亦可對選擇閘極線SGS，分配設置為複數層之複數個導電體22。於選擇閘極線SGS設置為複數層之情形時，亦可使用與導電體22不同之導電體。亦可對選擇閘極線SGD，分配設為複數層之複數個導電體24。
[1-2]半導體記憶體1之製造方法
圖9～圖26分別表示第1實施形態之半導體記憶體1之製造步驟中之與記憶胞陣列10對應之構造體之剖面構造之一例。以下，使用圖9～圖26，對自源極線SL部分之形成至狹縫SLT內部之絕緣體40之形成為止之一系列製造步驟之一例依次進行說明。
首先，如圖9所示，形成與源極線SL對應之積層構造。具體而言，於半導體基板20上，形成絕緣層60。雖然圖示省略，但是於絕緣層60內例如形成列解碼器模組15或感測放大器模組16等電路。
並且，於絕緣層60上，依次形成導電體61、犧牲構件62、導電體63及絕緣層64。導電體61及63分別包含例如多晶矽(Si)。作為犧牲構件62，選擇相對於導電體61及63之每一個能夠使蝕刻選擇比變大之材料。
於本步驟中，於形成有導電體61、犧牲構件62及導電體63之配線層，藉由下述步驟形成用作源極線SL之導電體之組。
接著，如圖10所示，將導電體65與複數個犧牲構件67積層。具體而言，於絕緣層64上，形成導電體65。於導電體65上，將絕緣層66及犧牲構件67交替地積層。於最上層之犧牲構件67上，形成絕緣層68。
形成犧牲構件67之層數例如與積層之字元線WL及選擇閘極線SGD之層數對應。導電體65例如包含多晶矽(Si)。導電體65例如對應於使用圖4所說明之導電體22，且用作選擇閘極線SGS。絕緣層66及68例如分別包含氧化矽(SiO2 )。犧牲構件67例如包含氮化矽(SiN)。
接著，如圖11所示，形成記憶孔MH。具體而言，首先，利用光微影法等，於絕緣層68上，形成將形成記憶體柱MP之區域開口之遮罩。然後，執行使用所形成之遮罩之各向異性蝕刻，形成記憶孔MH。
於本步驟之蝕刻中，記憶孔MH貫通絕緣層68、複數個犧牲構件67、複數個絕緣層66、導電體65、絕緣層64、導電體63及犧牲構件62之每一個。而且，記憶孔MH之底部例如於形成有導電體61之層內停止。作為本步驟中之蝕刻方法，例如使用RIE(Reactive Ion Etching，反應性離子蝕刻)。
再者，於本步驟之蝕刻中，導電體65亦可用作蝕刻終止層。藉由將導電體65用作蝕刻終止層，可抑制記憶孔MH之底部過分地進入至導電體61之內部，進而可抑制複數個記憶孔MH之底部之位置不均。
接著，如圖12所示，經由記憶孔MH將犧牲構件67之一部分去除。犧牲構件67之去除量例如以相鄰之記憶孔MH間不會經由去除了犧牲構件67之空間而相連之方式調整。換言之，以設置於相鄰之記憶孔MH間之犧牲構件67不完全被去除之方式調整。
於本步驟中，作為去除犧牲構件67之方法，例如使用濕式蝕刻。以下，於本步驟中，將去除了犧牲構件67之空間稱為記憶孔MH之凹部HE。
接著，如圖13所示，於記憶孔MH內與絕緣層68上分別形成金屬膜69。金屬膜69如圖14所示包含導電部50及51。於本步驟中，導電部51與導電部50依次形成。
導電部51沿著凹部HE形成。於本步驟中，形成於凹部HE之導電部50具有如下部分，該部分被與相鄰之絕緣層66中之上層絕緣層66相接之導電部51之部分和與下層絕緣層66相接之導電部51之部分夾著。
於本步驟中，導電部51例如用作形成導電部50時之障壁金屬。亦即，導電部51例如於形成導電部50(例如鎢)時，抑制雜質注入至絕緣層66等之內部，進而可使所形成之導電部50之密接性提高。
接著，如圖15所示，除凹部HE內之一部分以外，去除分別形成於記憶孔MH內與絕緣層68上之金屬膜69。殘留於凹部HE內之金屬膜69如圖16所示包含導電部50及51。例如，藉由本步驟於凹部HE內露出之金屬膜69之面與記憶孔MH之中央部之間隔，寬於和記憶孔MH相接之絕緣層66之面與記憶孔MH之中央部之間隔。
接著，如圖17所示，於記憶孔MH內形成記憶體柱MP，於形成於半導體基板20上之構造體之上表面形成絕緣層70。具體而言，例如，積層膜32(阻擋絕緣膜36及35、絕緣膜34、以及隧道氧化膜33)、半導體31及核心構件30依序形成於絕緣層68之上表面與記憶孔MH之內壁各者。
然後，將形成於較絕緣層68之上表面更上層之核心構件30、半導體31及積層膜32去除，將設置於記憶孔MH之上部之核心構件30去除。再者，該“記憶孔MH之上部”對應於包含於較設置於最上層之犧牲構件67之上表面更上層之部分。然後，於在各記憶孔MH各者之內部經去除核心構件30之區域形成半導體31，於形成於半導體基板20上之構造體之上表面形成絕緣層70。
根據本步驟，如圖18所示，形成具有凸部TP且設置於凸部TP之阻擋絕緣膜36與金屬膜69相接之記憶體柱MP。
接著，如圖19所示，形成狹縫SLT。具體而言，首先，利用光微影法等，於絕緣層70上，形成將形成狹縫SLT之區域開口之遮罩。然後，執行使用所形成之遮罩之各向異性蝕刻，形成狹縫SLT。
於本步驟之蝕刻中，狹縫SLT例如貫通絕緣層70、絕緣層68、複數個犧牲構件67、複數個絕緣層66、導電體65、絕緣層64、導電體63及犧牲構件62各者。而且，狹縫SLT之底部例如於形成有導電體61之層內停止。狹縫SLT之底部只要至少到達至設置有犧牲構件62之層即可。作為本步驟中之蝕刻方法，例如使用RIE(Reactive Ion Etching)。
接著，如圖20所示，藉由經由狹縫SLT之蝕刻將犧牲構件62選擇性地去除。然後，繼續經由去除了犧牲構件62之區域，將設置於記憶體柱MP之側面之積層膜32之一部分去除。
其結果，於去除了犧牲構件62之層中，記憶體柱MP內之半導體31露出。作為本步驟中之犧牲構件62之去除方法，例如使用利用與導電體61及63相比犧牲構件62之選擇比較大之水溶液之濕式蝕刻。
接著，如圖21所示，形成導電體71。具體而言，例如利用CVD(Chemical Vapor Deposition，化學氣相沈積)，於去除了犧牲構件62之空間形成導電體71，然後進行回蝕。
其結果，記憶體柱MP內之半導體31與導電體61、71及63之組電性連接。導電體61、71及63之組例如對應於使用圖4所說明之導電體21，且用作源極線SL。作為導電體71，例如形成摻雜著磷之多晶矽。
接著，如圖22所示，將犧牲構件67去除。具體而言，首先，將於狹縫SLT內露出之導電體61、71、63及65(例如多晶矽)之表面氧化，形成未圖示之氧化保護膜。
然後，例如利用熱磷酸進行濕式蝕刻，將犧牲構件67去除。去除了犧牲構件67之構造體例如利用複數個記憶體柱MP來維持其立體構造。
於本步驟中，如圖23所示，金屬膜69之一部分利用經由狹縫SLT之蝕刻被去除。具體而言，於設置於凸部TP附近之金屬膜69中，經由去除了犧牲構件67之區域將導電部51之一部分去除，而導電部50露出。
接著，如圖24所示，於去除了犧牲構件67之空間形成導電部52。具體而言，如圖25所示，例如，利用選擇性之CVD(Chemical Vapor Deposition)，使導電部50中所包含之金屬材料選擇性地生長(再生長)。其結果，導電部52自導電部50之表面生長，形成導電部52。
於本步驟中，導電部52例如以於相鄰之記憶體柱MP間接觸且導電部52之端部EP到達至狹縫SLT之附近為止之方式生長。再者，導電部52之端部EP之位置只要至少於設置於相鄰之配線層之導電部52間不短路即可，可設計為任意之位置。
如此，導電部52作為藉由使導電部50再生長而形成之金屬配線。導電部50與導電部52由於形成方法不同，故而存在粒徑不同之情況。可於導電部50與導電部52之間形成交界。藉由本步驟形成於複數個配線層之導電部50～52之組例如用作字元線WL或選擇閘極線SGD。
接著，如圖26所示，於狹縫SLT內形成絕緣體40。於本步驟中，亦可於狹縫SLT內填埋絕緣體40之前，形成氮化矽等作為狹縫SLT之側壁。
藉由以上所說明之製造步驟，分別形成NAND串NS與連接於NAND串NS之源極線SL、選擇閘極線SGS及SGD、以及字元線WL。以下，將犧牲構件67置換為例如導電部52之處理稱為配線之置換處理。
再者，以上所說明之製造步驟只不過為一例，亦可於各製造步驟之間插入其他處理。例如，於選擇性地形成導電部52時之選擇比小之情形時，亦可於使用圖24及圖25所說明之步驟之後插入回蝕步驟，將可能會形成於狹縫SLT內之金屬等去除。
[1-3]實施形態之效果
根據實施形態之半導體記憶體1，可降低半導體記憶體1中之字元線WL之電阻值。以下，使用比較例對實施形態之半導體記憶體1之效果之詳細情況進行說明。
圖27係表示實施形態之比較例之半導體記憶體所具備之記憶胞陣列之剖面構造之一例。如圖27所示，比較例中之記憶胞陣列之剖面構造相對於實施形態中之記憶胞陣列10之剖面構造，記憶體柱MP及狹縫SLT之構造以及與字元線WL對應之導電體之構造不同。
具體而言，於比較例之半導體記憶體中，阻擋絕緣膜36與導電部51並非於記憶體柱MP之形成時形成，而於配線之置換處理時形成。因此，於比較例之記憶體柱MP中，相對於實施形態中之記憶體柱MP省略了阻擋絕緣膜36。
又，於比較例之半導體記憶體中，導電部51於使用狹縫SLT之配線之置換處理時形成，例如不進行如實施形態般於記憶孔MH形成凹部HE且於凹部HE殘留金屬膜69之處理。因此，於比較例之記憶體柱MP中，例如不形成如實施形態中之記憶體柱MP般之凸部TP。
而且，比較例之半導體記憶體中之導電部52例如利用CVD(Chemical Vapor Deposition)形成於障壁金屬(導電部51)之表面，故而並非形成如實施形態般之縱向縫隙SE1，而形成橫向縫隙SE2。於比較例中，縫隙SE2不僅形成於相鄰之記憶體柱MP間，亦形成於記憶體柱MP與狹縫SLT間。形成於記憶體柱MP與狹縫SLT間之縫隙SE2例如與形成於狹縫SLT內之絕緣體40接觸。
圖28表示於實施形態之比較例之半導體記憶體中於使用狹縫SLT之配線之置換處理中形成導電部52之過程之一例。以下，將去除了犧牲構件67之區域中與狹縫SLT相接之部分稱為開口部分OP。
如圖28(1)所示，於比較例中，於將犧牲構件67去除之後，依次形成阻擋絕緣膜36與導電部51。接著，形成導電部52。於該步驟中，導電部52如圖28(2)所示形成於導電部51之表面。
若處理進展，則如圖28(3)所示，形成例如形成有犧牲構件67之空間整體被所生長之導電部52填埋之構造。然後，如圖28(4)所示，形成於狹縫SLT內之導電部52利用蝕刻而去除，於積層方向相鄰之導電部52被電絕緣。
於以上所說明之導電部52之形成過程中，若於開口部分OP中自上層側及下層側分別生長之導電部52接觸而開口部分OP關閉，則記憶胞陣列內側之導電部52之生長停止。
例如，於比較例中，於配線之置換處理時，藉由於記憶體柱MP間之導電部52之填埋完成之前將開口部分OP關閉，記憶體柱MP間之導電部52之填埋有可能不完全。若導電部52之填埋變得不完全，則存在所形成之導電部52之體積減少，而配線電阻變高之可能性。
相對於此，於實施形態之半導體記憶體1中，於執行使用狹縫SLT之配線之置換處理之前，使用記憶孔MH將犧牲構件67之一部分去除，形成導電部50及51。然後，形成包含阻擋絕緣膜36之記憶體柱MP，於形成狹縫SLT之後執行導電部52之選擇生長，即導電部50之再生長。
圖29係表示於實施形態之半導體記憶體1中，於使用狹縫SLT之配線之置換處理中形成導電部52之過程之一例。
如圖29(1)所示，於實施形態中，於經由狹縫SLT將犧牲構件67去除之時間點，於開口部分OP與記憶體柱MP之阻擋絕緣膜36之間，形成導電部50及51。
然後，於實施形態中，導電部52藉由使導電部50中所包含之金屬材料選擇生長(再生長)而形成。因此，於本步驟中，導電部52如圖29(2)所示，自導電部50之表面橫向生長。於該生長過程中，導電部52亦與跟該配線層相鄰之絕緣層接觸。
若處理進展，則如圖29(3)所示，例如所生長之導電部52到達至開口部分OP之附近為止，於相鄰之記憶體柱MP間生長之導電部52彼此接觸。藉此，於實施形態中，形成例如形成有犧牲構件67之空間整體被所生長之導電部52填埋之構造。
如此，於實施形態之半導體記憶體1中，藉由選擇生長來形成導電部52。因此，於本步驟中，可抑制導電部52形成於狹縫SLT之側面部分或形成於半導體基板20上之構造體之表面。
如上所述，於實施形態之半導體記憶體1中，藉由經由記憶孔MH預先將犧牲構件67之一部分置換為導電部50，可使用選擇生長來作為經由狹縫SLT形成導電部52之方法。
又，於實施形態之半導體記憶體1中，藉由使用選擇生長，不會如比較例般於導電部52之形成時產生將開口部分OP關閉之情況，故而可改善導電部52之填埋性。
進而，於實施形態之半導體記憶體1中，於執行使用狹縫SLT之配線之置換處理時，不形成阻擋絕緣膜36與導電部51，故而形成於相鄰之絕緣層間之導電部52之體積與比較例之半導體記憶體相比變多。
其結果，實施形態之半導體記憶體1可抑制設置於記憶胞陣列10之積層配線之配線電阻降低，例如可降低字元線之電阻值。而且，實施形態之半導體記憶體1隨著配線電阻之降低，可抑制消耗電力。
再者，例如，導電部51(例如氮化鈦TiN)之電阻值比導電部52(例如鎢W)高。因此，於比較例中阻擋絕緣膜36包含於記憶體柱MP內之情形時，實施形態之半導體記憶體1亦會因低電阻之導電部52所占之體積與比較例相比變大，而可使字元線WL等之配線電阻與比較例相比更加降低。
以下羅列出實施形態之半導體記憶體1中之其他效果。
於以上所說明之比較例中，於經由狹縫SLT將與字元線WL對應之犧牲構件去除之蝕刻處理中，根據距狹縫SLT之距離，阻擋絕緣膜35曝露於蝕刻溶液之時間不同。具體而言，於遠離狹縫SLT之區域(例如記憶體柱MP間之區域)中將犧牲構件去除之時序較將形成於狹縫SLT附近之犧牲構件去除之時序慢。
其結果，形成於狹縫SLT附近之阻擋絕緣膜35曝露於蝕刻溶液之時間較形成於遠離狹縫SLT之區域之阻擋絕緣膜35曝露於蝕刻溶液之時間長。於將犧牲構件去除之步驟中，選擇犧牲構件之蝕刻選擇比高於阻擋絕緣膜35之蝕刻溶液，但根據曝露於蝕刻溶液之時間之長度或蝕刻選擇比，會根據距狹縫SLT之距離產生阻擋絕緣膜35之膜厚不均。
相對於此，於實施形態之半導體記憶體1中，於記憶孔MH內形成阻擋絕緣膜36。進而，於使用狹縫SLT之導電部52之形成時，阻擋絕緣膜36被如圖6及圖7所示般之單環狀之導電部50及51(金屬膜69)包圍，阻擋絕緣膜36之側面不會曝露於蝕刻溶液。
藉此，於實施形態之半導體記憶體1中，與比較例之半導體記憶體相比，可抑制複數個記憶體柱MP之每一個中所包含之阻擋絕緣膜35及36之膜厚不均。
其結果，實施形態之半導體記憶體1與比較例之半導體記憶體相比，可抑制每個記憶體柱MP之特性不均，可提高半導體記憶體1所記憶之資料之可靠性。
圖30係表示於半導體記憶體1之寫入動作時施加至記憶體柱MP之電場之一例。如圖30所示，實施形態之半導體記憶體1可於形成有字元線WL之層內，於半導體31形成凸部CV。
例如，若於寫入動作時對字元線WL施加高電壓，則電場會集中於半導體31之凸部CV。若產生如圖示般之電場集中，則所對應之記憶胞電晶體MT之通道-電荷儲存層(絕緣膜34)間之電位差變大。其結果，於實施形態之半導體記憶體1中，寫入效率提高，可使寫入動作高速化。
[1-4]實施形態之變化例
於以上所說明之實施形態之半導體記憶體1中，於使用圖23所說明之製造步驟中，例如，存在關於用於去除犧牲構件67之水溶液之蝕刻選擇比，導電部51高於導電部50，且不殘留導電部51之情況。以下，對實施形態之變化例之半導體記憶體1之構造及效果進行說明。
圖31係表示實施形態之變化例之半導體記憶體1所具備之記憶胞陣列10之剖面構造之一例。如圖31所示，變化例中之記憶胞陣列10相對於實施形態中之記憶胞陣列10之剖面構造，具有省略了導電部51之構造。
於省略了導電部51之區域例如設置有空間SP。空間SP與記憶體柱MP之凸部TP相接。換言之，空間SP係以於記憶體柱MP之阻擋絕緣膜36與導電部52之間沿著例如Z方向隔著導電部50之方式設置之1對空間SP。亦即，空間SP包含於記憶體柱MP之阻擋絕緣膜36與導電部52之間之一部分。空間SP之寬度根據形成有導電部52之區域之寬度而變化。空間SP亦可被稱為氣隙。
如此，於實施形態之變化例之半導體記憶體1中，於記憶體柱MP之外周附近設置有空間SP。於與半導體基板20之表面平行且包含空間SP之剖面中，記憶體柱MP之中心與於和該記憶體柱MP相接之空間SP最遠離該記憶體柱MP之部分之間之間隔較相鄰之記憶體柱MP之中心間之間隔(MP Pitch)之一半短。
圖32係沿著圖31之XXXII-XXXII線之剖視圖，且表示與半導體基板20之表面平行且包含空間SP之剖面中之記憶體柱MP之構造之一例。
如圖32所示，包含空間SP之層中之記憶體柱MP之構造與使用圖6所說明之記憶體柱MP之構造相同。空間SP包圍阻擋絕緣膜36之側面。導電部52包圍空間SP。換言之，空間SP設置於導電部52與阻擋絕緣膜36之間。
圖33係表示於實施形態之變化例之半導體記憶體1中，於使用狹縫SLT之配線之置換處理中形成導電部52之過程之一例。
如圖33(1)所示，於實施形態之變化例中，於經由狹縫SLT將犧牲構件67去除時，導電部51亦被去除。該情況例如可藉由本步驟中之蝕刻之處理時間變長而產生。
接著，根據導電部50中所包含之金屬材料，執行導電部52之選擇生長。於本步驟中，如圖33(2)所示，導電部52自導電部50之側面再生長。於該再生長之過程中，導電部52亦形成於形成有導電部51之空間。
形成導電部52之速度根據經由狹縫SLT所供給之氣體之附著容易度而變化，故而如圖33(3)所示，所生長之導電部52與跟該配線層相鄰之絕緣層接觸，形成空間SP。於以後之處理中，由於不對空間SP內供給氣體，故而於保留有空間SP之狀態下繼續進行再生長處理。
若處理進展，則如圖33(4)所示，例如所生長之導電部52到達至開口部分OP之附近為止，於相鄰之記憶體柱MP間生長之導電部52彼此接觸。藉此，於實施形態之變化例中，形成例如形成有犧牲構件67之空間被所生長之導電部52填埋，且於記憶體柱MP之側面部分保留著空間SP之構造。
於以上所說明之實施形態之變化例之半導體記憶體1中，例如與實施形態之半導體記憶體1相比而導電部52之體積增加。由於導電部52之電阻值比導電部51低，故而實施形態之變化例之半導體記憶體1與實施形態之半導體記憶體1相比可降低字元線WL等之配線電阻。
又，與記憶體柱MP鄰接之空間SP具有抑制邊緣效應之效果。因此，實施形態之變化例之半導體記憶體1可抑制鄰接之記憶胞電晶體MT間之干涉，可提高所記憶之資料之可靠性。
再者，於以上所說明之實施形態之變化例之半導體記憶體1中，例示了將導電部51完全去除之情況，但並不限定於此。例如，於實施形態之變化例之半導體記憶體1中，導電部51亦可殘存在空間SP之附近。
[2]其他變化例
實施形態之半導體記憶體包含沿著第1方向交替地積層之第1導電體及第1絕緣體、以及複數個記憶體柱。複數個記憶體柱分別貫通所積層之第1導電體及第1絕緣體。複數個記憶體柱分別包含沿著第1方向延伸之半導體、包圍半導體之側面之隧道絕緣膜、包圍隧道絕緣膜之側面之第2絕緣體、及包圍第2絕緣體之側面之阻擋絕緣膜。複數個記憶體柱包含第1記憶體柱。所積層之第1絕緣體包含有於第1方向相鄰之第1層及第2層。第1層與第2層之間之第1導電體包含第1及第2導電部、以及異質導電部。第1導電部與第1層及第2層分別相接且沿著與第1方向交叉之第2方向擴展。第2導電部係設置於第1記憶體柱之阻擋絕緣膜與第1導電部之間且與阻擋絕緣膜及第1導電部分別相接之導電部，由與第1導電部相同之材料形成。異質導電部係以於第1記憶體柱之阻擋絕緣膜與第1導電部之間沿著第1方向隔著第2導電部之方式設置之1對導電部，由與第1導電部及第2導電部不同之材料形成。藉此，於實施形態之半導體記憶體中，可降低字元線等之配線電阻。
再者，記憶體柱MP亦可為複數個柱於Z方向連結之構造。例如，記憶體柱MP亦可為貫通導電體24(選擇閘極線SGD)之柱與貫通複數個導電體23(字元線WL)之柱連結之構造。又，記憶體柱MP亦可為分別貫通複數個導電體23之複數個柱於Z方向連結之構造。
於實施形態中，例示了狹縫SLT將導電體22～24分斷之構造，但狹縫SLT亦可不將導電體24分斷。於該情形時，記憶體柱MP具有複數個柱於Z方向連結而成之構造，例如設置於下方之柱貫通導電體22及23，設置於上方之柱貫通導電體24。而且，導電體24例如由與狹縫SLT不同之狹縫分斷，被分割為複數個之導電體24之每一個作為選擇閘極線SGD而發揮功能。
於實施形態中，以半導體記憶體1具有於記憶胞陣列10下設置有感測放大器模組16等電路之構造之情況為例進行了說明，但並不限定於此。例如，半導體記憶體1亦可為於半導體基板20上記憶胞陣列10及感測放大器模組16於與半導體基板20之表面平行之方向相鄰形成之構造。於該情形時，記憶體柱MP例如經由記憶體柱MP之底面將半導體31與源極線SL電性連接。
再者，記憶胞陣列10之構造亦可為其他構造。關於其他記憶胞陣列10之構成，例如記載於“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請案12/407,403號。記載於“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請案12/406,524號、“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號。記載於“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案之整體藉由參照引用於本申請案說明書中。
於本說明書中所謂“連接”係指電性連接，例如不將於之間介隔其他元件之情況除外。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新規之實施形態能夠以其他各種形態加以實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍中。
1‧‧‧半導體記憶體 2‧‧‧記憶體控制器 10‧‧‧記憶胞陣列 11‧‧‧指令暫存器 12‧‧‧位址暫存器 13‧‧‧定序器 14‧‧‧驅動器模組 15‧‧‧列解碼器模組 16‧‧‧感測放大器模組 20‧‧‧半導體基板 21‧‧‧導電體 22‧‧‧導電體 23‧‧‧導電體 24‧‧‧導電體 25‧‧‧導電體 30‧‧‧核心構件 31‧‧‧半導體 32‧‧‧積層膜 33‧‧‧隧道氧化膜 34‧‧‧絕緣膜 35‧‧‧阻擋絕緣膜 36‧‧‧阻擋絕緣膜 40‧‧‧絕緣體 50‧‧‧導電部 51‧‧‧導電部 52‧‧‧導電部 60‧‧‧絕緣層 61‧‧‧導電體 62‧‧‧犧牲構件 63‧‧‧導電體 64‧‧‧絕緣層 65‧‧‧導電體 66‧‧‧絕緣層 67‧‧‧犧牲構件 68‧‧‧絕緣層 69‧‧‧金屬膜 70‧‧‧絕緣層 ADD‧‧‧位址資訊 ALE‧‧‧位址鎖存賦能信號 BA‧‧‧區塊位址 BL0～BLm‧‧‧位元線 BLK‧‧‧區塊 CA‧‧‧行位址 CLE‧‧‧指令鎖存賦能信號 CMD‧‧‧指令 CP‧‧‧接點 CU‧‧‧單元組件 DAT‧‧‧資料 EP‧‧‧端部 INS‧‧‧絕緣層 I/O‧‧‧輸入輸出信號 MH‧‧‧記憶孔 MP‧‧‧記憶體柱 MT0～MT7‧‧‧記憶胞電晶體 NS‧‧‧NAND串 OP‧‧‧開口部分 PA‧‧‧頁位址 REn‧‧‧讀出賦能信號 RBn‧‧‧就緒忙碌信號 SE1‧‧‧縫隙 SE2‧‧‧橫向縫隙 SGD0～SGD3‧‧‧選擇閘極線 SL‧‧‧源極線 SLT‧‧‧狹縫 ST1‧‧‧選擇電晶體 ST2‧‧‧選擇電晶體 SU0～SU3‧‧‧串單元 TP‧‧‧凸部 WEn‧‧‧寫入賦能信號 WL‧‧‧字元線 WL0～WL7‧‧‧字元線
圖1係表示實施形態之半導體記憶體之構成例之方塊圖。 圖2係表示實施形態之半導體記憶體所具備之記憶胞陣列之電路構成之一例之電路圖。 圖3係表示實施形態之半導體記憶體所具備之記憶胞陣列之平面佈局之一例之俯視圖。 圖4係表示實施形態之半導體記憶體所具備之記憶胞陣列之剖面構造之一例之剖視圖。 圖5係表示實施形態之半導體記憶體所具備之記憶胞陣列之更詳細之剖面構造之一例之剖視圖。 圖6係表示實施形態之半導體記憶體所具備之記憶體柱之剖面構造之一例之剖視圖。 圖7係表示實施形態之半導體記憶體所具備之記憶體柱之剖面構造之一例之剖視圖。 圖8係表示實施形態之半導體記憶體所具備之記憶體柱之剖面構造之一例之剖視圖。 圖9係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖10係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖11係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖12係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖13係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖14係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之更詳細之剖視圖。 圖15係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖16係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之更詳細之剖視圖。 圖17係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖18係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之更詳細之剖視圖。 圖19係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖20係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖21係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖22係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖23係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之更詳細之剖視圖。 圖24係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖25係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之更詳細之剖視圖。 圖26係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖27係表示實施形態之比較例之半導體記憶體所具備之記憶胞陣列之剖面構造之一例之剖視圖。 圖28(1)～(4)係表示實施形態之比較例之半導體記憶體中之積層配線之形成過程之一例之圖。 圖29(1)～(3)係表示實施形態之半導體記憶體中之積層配線之形成過程之一例之圖。 圖30係表示實施形態之半導體記憶體中之記憶胞電晶體之效果之一例之圖。 圖31係表示實施形態之變化例之半導體記憶體所具備之記憶胞陣列之剖面構造之一例之剖視圖。 圖32係表示實施形態之變化例之半導體記憶體所具備之記憶體柱之剖面構造之一例之剖視圖。 圖33(1)～(4)係表示實施形態之變化例之半導體記憶體中之積層配線之形成過程之一例之圖。
23‧‧‧導電體
30‧‧‧核心構件
31‧‧‧半導體
32‧‧‧積層膜
33‧‧‧隧道氧化膜
34‧‧‧絕緣膜
35‧‧‧阻擋絕緣膜
36‧‧‧阻擋絕緣膜
40‧‧‧絕緣體
50‧‧‧導電部
51‧‧‧導電部
52‧‧‧導電部
EP‧‧‧端部
INS‧‧‧絕緣層
MP‧‧‧記憶體柱
SE1‧‧‧縫隙
SLT‧‧‧狹縫
TP‧‧‧凸部
WL‧‧‧字元線

Claims (20)

  1. 一種半導體記憶體，其具備：第1導電體及第1絕緣體，其等沿著第1方向交替地積層；以及複數個記憶體柱，其等各自貫通上述積層之第1導電體及第1絕緣體，且各自包含沿著上述第1方向延伸之半導體、包圍上述半導體之側面之隧道絕緣膜、包圍上述隧道絕緣膜之側面之第2絕緣體、及包圍上述第2絕緣體之側面之阻擋絕緣膜；上述複數個記憶體柱包含第1記憶體柱，上述積層之第1絕緣體包含：於上述第1方向相鄰之第1層及第2層，上述第1層與上述第2層之間之第1導電體包含第1導電部、第2導電部、及第1異質導電部，上述第1導電部與上述第1層和上述第2層各者相接，且沿著與上述第1方向交叉之第2方向擴展，上述第2導電部設置於上述第1記憶體柱之阻擋絕緣膜與上述第1導電部之間，與上述阻擋絕緣膜及上述第1導電部各者相接，且由與上述第1導電部相同之材料形成，上述第1異質導電部係於上述第1記憶體柱之上述阻擋絕緣膜與上述第1導電部之間沿著上述第1方向隔著上述第2導電部之1對導電部，且由與上述第1導電部及上述第2導電部不同之材料形成。
  2. 如請求項1之半導體記憶體，其中上述複數個記憶體柱進而包含與上述第1記憶體柱相鄰之第2記憶體柱， 於與基板之表面平行且包含上述第1異質導電部之剖面中，上述第1記憶體柱之中心與於上述第1異質導電部最遠離上述第1記憶體柱之部分之間之第1間隔，短於上述第1記憶體柱之上述中心與上述第2記憶體柱之中心之間之第2間隔之一半。
  3. 如請求項1之半導體記憶體，其中上述複數個記憶體柱進而包含與上述第1記憶體柱相鄰之第2記憶體柱，上述第1層與上述第2層之間之上述第1導電體進而包含第3導電部及第2異質導電部，上述第3導電部設置於上述第2記憶體柱之阻擋絕緣膜與上述第1導電部之間，與上述第2記憶體柱之上述阻擋絕緣膜和上述第1導電部各者相接，且由與上述第1導電部相同之材料形成，上述第2異質導電部係於上述第2記憶體柱之上述阻擋絕緣膜與上述第1導電部之間沿著上述第1方向隔著上述第3導電部之1對導電部，由與上述第1至上述第3導電部不同之材料形成，上述第1導電部包含：於上述第1記憶體柱與上述第2記憶體柱之間沿著上述第1方向延伸之縫隙。
  4. 如請求項1之半導體記憶體，其進而具備絕緣部，該絕緣部設置於沿著與上述第1方向交叉之第3方向延伸且將上述積層之第1導電體及第1絕緣體分斷之狹縫內，與上述第1導電部相接，於上述第1記憶體柱與上述絕緣部之間不具有記憶體柱，於上述第1記憶體柱與上述絕緣部之間之上述第1導電部不具有縫 隙。
  5. 如請求項1之半導體記憶體，其中於上述第1導電部與上述第2導電部之間形成交界。
  6. 如請求項1之半導體記憶體，其中上述第1記憶體柱之上述阻擋絕緣膜包含夾在上述第1層與上述第2層之間之部分。
  7. 如請求項1之半導體記憶體，其中上述阻擋絕緣膜包含沿著上述第1方向延伸之圓筒狀之第1氧化物、及沿著上述第1方向延伸之與上述第1氧化物不同之第2氧化物，上述第2氧化物包圍上述第1氧化物之側面。
  8. 如請求項1之半導體記憶體，其中上述第1異質導電部中之上述1對導電部與上述第2導電部各者設置為單環狀。
  9. 如請求項1之半導體記憶體，其中上述第1導電部與上述第2導電部各自包含鎢。
  10. 如請求項1之半導體記憶體，其中上述第1異質導電部包含氮化鈦。
  11. 一種半導體記憶體，其具備：第1導電體及第1絕緣體，其等沿著第1方向交替地積層；以及 複數個記憶體柱，其等各自貫通上述積層之第1導電體及第1絕緣體，且各自包含沿著上述第1方向延伸之半導體、包圍上述半導體之側面之隧道絕緣膜、包圍上述隧道絕緣膜之側面之第2絕緣體、及包圍上述第2絕緣體之側面之阻擋絕緣膜；上述複數個記憶體柱包含第1記憶體柱，上述積層之第1絕緣體包含：於上述第1方向相鄰之第1層及第2層，上述第1層與上述第2層之間之第1導電體包含第1導電部及第2導電部，上述第1導電部與上述第1層和上述第2層各者相接，且沿著與上述第1方向交叉之第2方向擴展，上述第2導電部設置於上述第1記憶體柱之阻擋絕緣膜與上述第1導電部之間，與上述阻擋絕緣膜及上述第1導電部各者相接，由與上述第1導電部相同之材料形成，上述第1記憶體柱之上述阻擋絕緣膜與上述第1導電部之間之一部分包含氣隙(air gap)。
  12. 如請求項11之半導體記憶體，其中上述複數個記憶體柱進而包含與上述第1記憶體柱相鄰之第2記憶體柱，於與基板之表面平行且包含上述氣隙之剖面中，上述第1記憶體柱之中心與於上述氣隙最遠離上述第1記憶體柱之部分之間之第1間隔，短於上述第1記憶體柱之上述中心與上述第2記憶體柱之中心之間之第2間隔之一半。
  13. 如請求項11之半導體記憶體，其中上述複數個記憶體柱進而包含與上述第1記憶體柱相鄰之第2記憶體柱，上述第1層與上述第2層之間之上述第1導電體進而包含第3導電部，上述第3導電部設置於上述第2記憶體柱之阻擋絕緣膜與上述第1導電部之間，與上述第2記憶體柱之上述阻擋絕緣膜及上述第1導電部各者相接，由與上述第1導電部相同之材料形成，上述第1導電部包含：於上述第1記憶體柱與上述第2記憶體柱之間沿著上述第1方向延伸之縫隙。
  14. 如請求項11之半導體記憶體，其進而具備絕緣部，該絕緣部設置於沿著與上述第1方向交叉之第3方向延伸且將上述積層之第1導電體及第1絕緣體分斷之狹縫內，與上述第1導電部相接，於上述第1記憶體柱與上述絕緣部之間不具有記憶體柱，於上述第1記憶體柱與上述絕緣部之間之上述第1導電部不具有縫隙。
  15. 如請求項11之半導體記憶體，其中於上述第1導電部與上述第2導電部之間形成交界。
  16. 如請求項11之半導體記憶體，其中上述第1記憶體柱之上述阻擋絕緣膜包含夾在上述第1層與上述第2層之間之部分。
  17. 如請求項11之半導體記憶體，其中上述阻擋絕緣膜包含沿著上述第1 方向延伸之圓筒狀之第1氧化物、及沿著上述第1方向延伸之與上述第1氧化物不同之第2氧化物，上述第2氧化物包圍上述第1氧化物之側面。
  18. 如請求項11之半導體記憶體，其中上述第2導電部設置為單環狀。
  19. 如請求項11之半導體記憶體，其中上述第1導電部與上述第2導電部各自包含鎢。
  20. 一種半導體記憶體之製造方法，其具備：形成第1犧牲構件與第1絕緣體交替地積層之積層部；形成各自貫通上述積層部之複數個記憶孔；經由上述複數個記憶孔，將經積層之上述第1犧牲構件之一部分去除；於經去除上述第1犧牲構件之上述一部分之空間形成金屬膜；於形成上述金屬膜之後，於上述複數個記憶孔內依次形成阻擋絕緣膜、第2絕緣體、隧道絕緣膜、及半導體；於形成上述半導體之後，形成將上述積層部分斷之狹縫；經由上述狹縫將殘留之上述第1犧牲構件去除，使上述金屬膜露出；及藉由使露出之上述金屬膜中所含之金屬選擇性地生長，而於經去除上述第1犧牲構件之空間形成導電體。
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