JP2015149381A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2015149381A JP2015149381A JP2014021130A JP2014021130A JP2015149381A JP 2015149381 A JP2015149381 A JP 2015149381A JP 2014021130 A JP2014021130 A JP 2014021130A JP 2014021130 A JP2014021130 A JP 2014021130A JP 2015149381 A JP2015149381 A JP 2015149381A
- Authority
- JP
- Japan
- Prior art keywords
- film
- charge storage
- gap
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000009413 insulation Methods 0.000 claims abstract 2
- 239000010410 layer Substances 0.000 claims description 117
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 238000003475 lamination Methods 0.000 abstract 2
- 239000011800 void material Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 230000005684 electric field Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- -1 hafnium aluminate Chemical class 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】信頼性の高いメモリセル動作を実現することができる半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、複数層の電極層と、前記電極層間にそれぞれ設けられた複数層の絶縁層とを有する積層体と、前記積層体を貫通して前記積層体の積層方向に延びた柱状部と、を備えている。前記柱状部は、前記積層方向に延びるチャネルボディと、前記チャネルボディと前記電極層との間に設けられた電荷蓄積膜と、前記電荷蓄積膜と前記電極層との間に設けられた空隙と、を有する。
【選択図】図３
【解決手段】実施形態によれば、半導体記憶装置は、複数層の電極層と、前記電極層間にそれぞれ設けられた複数層の絶縁層とを有する積層体と、前記積層体を貫通して前記積層体の積層方向に延びた柱状部と、を備えている。前記柱状部は、前記積層方向に延びるチャネルボディと、前記チャネルボディと前記電極層との間に設けられた電荷蓄積膜と、前記電荷蓄積膜と前記電極層との間に設けられた空隙と、を有する。
【選択図】図３
Description
本発明の実施形態は、半導体記憶装置に関する。
メモリセルにおけるコントロールゲートとして機能する電極層を絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
また、そのような３次元構造メモリデバイスの円筒型メモリセルにおいて、セル動作時のリーク電流を抑制するためにトンネル絶縁膜の全部もしくは一部をエアギャップで置き換える技術が提案されている。しかしながら、メモリセル動作時に、エアギャップに繰り返し電流を流すので、その過程で局所的な絶縁破壊が起こり得る。そのため、メモリセルの信頼性を確保するのが難しい場合がある。
本発明の実施形態は、信頼性の高いメモリセル動作を実現することができる半導体記憶装置を提供する。
実施形態によれば、半導体記憶装置は、複数層の電極層と、前記電極層間にそれぞれ設けられた複数層の絶縁層とを有する積層体と、前記積層体を貫通して前記積層体の積層方向に延びた柱状部と、を備えている。前記柱状部は、前記積層方向に延びるチャネルボディと、前記チャネルボディと前記電極層との間に設けられた電荷蓄積膜と、前記電荷蓄積膜と前記電極層との間に設けられた空隙と、を有する。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体記憶装置のメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、電極層ＷＬ間の絶縁層、積層体を複数のブロックに分離する絶縁分離膜などの図示については省略している。
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
メモリセルアレイ１は、複数のメモリストリングＭＳを有する。
図２は、メモリストリングＭＳの模式断面図である。図２は、図１におけるＹ−Ｚ面に平行な断面を表す。
図２は、メモリストリングＭＳの模式断面図である。図２は、図１におけるＹ−Ｚ面に平行な断面を表す。
メモリセルアレイ１は、電極層ＷＬと絶縁層４０とがそれぞれ１層ずつ交互に複数層積層された積層体を有する。この積層体は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。
バックゲートＢＧは、基板１０上に絶縁層４５を介して設けられている。バックゲートＢＧ及び電極層ＷＬは、シリコンを主成分として含む層である。さらに、バックゲートＢＧ及び電極層ＷＬは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。また、電極層ＷＬは、金属シリサイドを含んでいてもよい。
バックゲートＢＧ上に、絶縁層４１を介して、複数層の電極層ＷＬを含む積層体が設けられている。
１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。柱状部ＣＬは、例えば円柱状に形成され、積層体を貫通し、バックゲートＢＧに達している。
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に層間絶縁層４３を介して設けられている。
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコンを主成分として含む層である。さらに、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。
上部選択ゲートとしてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、１層の電極層ＷＬよりも厚い。また、下部選択ゲートとしてのバックゲートＢＧは、１層の電極層ＷＬよりも厚い。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜４７によって、Ｙ方向に分離されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体は、絶縁分離膜４６によってＹ方向に分離されている。すなわち、メモリストリングＭＳの一対の柱状部ＣＬ間の積層体は、絶縁分離膜４６、４７によってＹ方向に分離されている。
ソース側選択ゲートＳＧＳ上には、絶縁層４４を介して、図１に示すソース線（例えば金属膜）ＳＬが設けられている。ドレイン側選択ゲートＳＧＤ上及びソース線ＳＬ上には、絶縁層４４を介して、図１に示す複数本のビット線（例えば金属膜）ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
図３は、メモリストリングＭＳの柱状部ＣＬの拡大模式断面図である。
図４（ａ）は、図３に示す柱状部ＣＬおよびその周囲を囲む電極層ＷＬの横断面図である。
なお、後述する図４（ｂ）〜図１１（ｂ）も、図４（ａ）と同様な柱状部ＣＬの横断面を表す。
図４（ａ）は、図３に示す柱状部ＣＬおよびその周囲を囲む電極層ＷＬの横断面図である。
なお、後述する図４（ｂ）〜図１１（ｂ）も、図４（ａ）と同様な柱状部ＣＬの横断面を表す。
柱状部ＣＬは、後述する図１６に示すＵ字状のメモリホールＭＨ内に形成される。メモリホールＭＨは、複数層の電極層ＷＬ、複数層の絶縁層４０、およびバックゲートＢＧを含む積層体内に形成される。
メモリホールＭＨ内には、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
メモリホールＭＨの内壁とチャネルボディ２０との間には、メモリ膜３０が設けられている。メモリ膜３０は、ブロック絶縁部３３と電荷蓄積膜３２とトンネル絶縁膜３１ａとを有する。
電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック絶縁部３３、電荷蓄積膜３２、およびトンネル絶縁膜３１ａが設けられている。
チャネルボディ２０は積層体の積層方向（Ｚ方向）に延びる筒状に設けられ、そのチャネルボディ２０の外周面を囲むようにメモリ膜３０が積層体の積層方向（Ｚ方向）に延びつつ筒状に設けられている。電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。コア絶縁膜５０は、例えばシリコン酸化膜である。
ブロック絶縁部３３は電極層ＷＬに接し、トンネル絶縁膜３１ａはチャネルボディ２０に接し、ブロック絶縁部３３とトンネル絶縁膜３１ａとの間に電荷蓄積膜３２が設けられている。
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜（Ｓｉ３Ｎ４膜）である。
トンネル絶縁膜３１ａは、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１ａは、例えばシリコン酸化膜（ＳｉＯ２膜）である。
または、トンネル絶縁膜として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行える。
ブロック絶縁部３３は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。ブロック絶縁部３３は、電極層ＷＬ側から順に設けられたキャップ膜３３ｂと、空隙（エアギャップ）３３ａとを有する。
空隙３３ａは電荷蓄積膜３２に接し、キャップ膜３３ｂは電極層ＷＬに接している。空隙３３ａは積層体の積層方向（Ｚ方向）に延びつつ、電荷蓄積膜３２を囲む筒状に設けられている。キャップ膜３３ｂは積層体の積層方向（Ｚ方向）に延びつつ、空隙３３ａを囲む筒状に設けられている。
キャップ膜３３ｂは、酸化シリコンよりも誘電率の高い膜であり、例えば、シリコン窒化膜（Ｓｉ３Ｎ４膜）である。このようなキャップ膜３３ｂを電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。すなわち、空隙３３ａに加えてキャップ膜３３ｂを設けることで、ブロック絶縁部３３の電荷ブロッキング性を高めることができる。
または、キャップ膜３３ｂは、アルミニウム酸化膜（Ａｌ２Ｏ３膜）、ハフニウム酸化膜（ＨｆＯ２膜）、ハフニウムアルミネート膜（ＨｆＡｌＯ膜）、およびランタンアルミネート膜（ＬａＡｌＯ膜）などのhigh-k絶縁膜を用いてもよい。または、キャップ膜３３ｂは、アルミニウム酸化膜、ハフニウム酸化膜、ハフニウムアルミネート膜、およびランタンアルミネート膜の少なくともいずれか１つと、シリコン窒化膜との積層膜であってもよい。上記high-k絶縁膜を含むキャップ膜は、シリコン窒化膜単層のキャップ膜に比べて、消去時に電極層ＷＬから注入されるバックトンネル電子の抑制効果を高くする。
図１、２に示すように、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。
メモリセル、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、基板１０上に積層された積層体の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜５１（図２）が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディ２０は、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜５２（図２）が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディ２０は、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。
メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。バックゲートＢＧ内に設けられたメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
実施形態によれば、電極層ＷＬと電荷蓄積膜３２との間のブロック絶縁部３３に空隙３３ａを設けている。メモリセル動作の際に、トンネル絶縁膜３１ａにはトンネル電流が流れるが、ブロック絶縁部３３には電流はほとんど流れない。このため、電流通過によって空隙３３ａで局所的な絶縁破壊が起こる可能性は低い。
エアギャップトンネル絶縁膜は弱電界で書き込み動作を行えるので書き込み飽和は起こりにくいが、一方でリードディスターブが起こりやすい。そのため、閾値電圧ウィンドウを広げることができない。円筒型メモリセルでは径方向における外周側よりも中心側で電界が集中するので、トンネル絶縁膜にエアギャップを用いるとリードディスターブ電流が増加しやすい。
これに対して、ブロック絶縁部３３は円筒型メモリセルの外周部に近い領域にあるので電界集中が起こりにくく、リードディスターブ時のリーク電流が抑制できる。したがって、リーク電流による閾値変動が起こりにくい。
さらにまた、ブロック絶縁部３３に、シリコン酸化膜よりも誘電率の低い空隙３３ａを設けることで、電極層ＷＬと電荷蓄積膜３２との間の等価酸化膜厚（EOT:Effective Oxide Thickness）が厚くなり、電極層ＷＬと電荷蓄積層３２との間の電気的な距離が大きくなる。このため、書き込み・消去に伴う閾値電圧シフト量が大きくなる。
以上のことから、電極層ＷＬと電荷蓄積膜３２との間のブロック絶縁部３３に空隙３３ａを設けることで、閾値電圧ウィンドウを広げて信頼性の高いメモリセル動作を実現することができる。
次に、図１３〜図１９を参照して、実施形態の半導体記憶装置の製造方法について説明する。
図１３に示すように、基板１０上に絶縁層４５を介してバックゲートＢＧが形成される。バックゲートＢＧには凹部が形成され、その凹部内には犠牲膜５５が埋め込まれる。犠牲膜５５は、例えばシリコン窒化膜である。
バックゲートＢＧ上には、絶縁層４１が形成される。その絶縁層４１上には、電極層ＷＬと絶縁層４０とがそれぞれ交互に複数積層される。電極層ＷＬは、不純物として例えばボロンを含むシリコン層である。
電極層ＷＬ及び絶縁層４０を含む積層体を形成した後、積層体にスリットを形成する。そのスリット内には、図１４に示すように、絶縁分離膜４６が埋め込まれる。絶縁分離膜４６は、例えばシリコン窒化膜である。
次に、図１５に示すように、上記積層体に複数のホール７１を形成する。ホール７１は、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。
ホール７１の下端は犠牲膜５５に達し、ホール７１の底に犠牲膜５５が露出する。１つの犠牲膜５５上には、一対のホール７１が形成される。
ホール７１を形成した後、ホール７１を通じたエッチングにより、犠牲膜５５を除去する。犠牲膜５５は、例えばウェットエッチングにより除去される。
犠牲膜５５の除去により、図１６に示すように、バックゲートＢＧに形成された凹部７２が現れる。１つの凹部７２に対して、一対のホール７１がつながっている。すなわち、一対のホール７１のそれぞれの下端が１つの共通の凹部７２とつながり、１つのＵ字状のメモリホールＭＨが形成される。
次に、メモリホールＭＨの内壁に、図１７に示すように、キャップ膜３３ｂを形成する。次に、キャップ膜３３ｂの内壁に、金属膜（金属化合物の膜も含む）３５を形成する。金属膜３５は、シリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜とは異種の膜であり、例えば窒化チタン膜である。
次に、金属膜３５の内壁に、図３及び図４（ａ）に示す電荷蓄積膜３２を形成し、さらに電荷蓄積膜３２の内壁にトンネル絶縁膜３１ａを形成し、トンネル絶縁膜３１ａの内壁にチャネルボディ２０を形成する。さらに、筒状に形成されたチャネルボディ２０の内側には、コア絶縁膜５０が埋め込まれる。
次に、例えば硫酸化水などのエッチング液を用いて、窒化チタン膜の金属膜３５をウェットエッチングする。金属膜３５は、ともにシリコン窒化膜であるキャップ膜３３ｂ及び電荷蓄積膜３２に対して選択的にエッチングされ、図１８に示すように、金属膜３５の上端が、例えば最下層の電極層ＷＬの下の絶縁層４１の途中の高さまで後退する。これにより、複数の電極層ＷＬを含む積層体におけるキャップ膜３３ｂと電荷蓄積膜３２との間に空隙３３ａが形成される。金属膜３５の上端は、空隙３３ａに接して空隙３３ａの下に位置する。
金属膜３５は、バックゲートＢＧ内の連結部ＪＰに残される。さらに、金属膜３５は、柱状部ＣＬの下端部にも残される。したがって、空隙３３ａよりも内側の膜（電荷蓄積膜３２、トンネル絶縁膜３１ａ、チャネルボディ２０およびコア絶縁膜５０）は宙に浮いた状態にならずに、金属膜３５が埋め込まれた部分によって支えられる。
空隙３３ａを形成した後、図１９に示すように、最上層の電極層ＷＬ上に、層間絶縁層４３を形成する。
このときの成膜条件の制御により、層間絶縁層４３の一部４３ａが空隙３３ａの上端部に入り込む。したがって、空隙３３ａよりも内側の膜（電荷蓄積膜３２、トンネル絶縁膜３１ａ、チャネルボディ２０およびコア絶縁膜５０）の上端部は、側面側から層間絶縁層４３の一部４３ａによって支えられる。
前述した金属膜３５および層間絶縁層４３の一部４３ａで、空隙３３ａよりも内側の膜を支える構造は、後述する図４（ｂ）〜図１１（ｂ）の構造にも適用できる。
絶縁層４３上には、図２に示すように、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる上部選択ゲートが形成され、さらに上部選択ゲート上に絶縁層４４が形成される。一対の柱状部ＣＬ間の上部選択ゲートは、図２に示すように、絶縁分離膜４７によってＹ方向に分離される。
絶縁層４３、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ、および絶縁層４４を含む積層体には、柱状部ＣＬに対応する位置にホールが形成され、そのホール内にゲート絶縁膜５１、５２、チャネルボディ２０およびコア絶縁膜５０が形成される。ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳのチャネルボディ２０は、メモリセルのチャネルボディ２０と接続される。
その後、絶縁層４４上に、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
なお、キャップ膜３３ｂは設けずに、図４（ｂ）に示すように、空隙３３ａのみからブロック絶縁部を構成してもよい。
この場合、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制するために、トンネル絶縁膜３１としてチャネルボディ２０側から順に設けられたシリコン酸化膜３１ｂとシリコン窒化膜３１ｃとシリコン酸化膜３１ｄとの積層膜（ＯＮＯ膜）を用いて、消去時の電界を下げるのが望ましい。
また、図５（ａ）に示すように、電極層ＷＬ側から順に設けられたキャップ膜３３ｂとブロック絶縁膜３３ｃと空隙３３ａとからブロック絶縁部３３を構成してもよい。
キャップ膜３３ｂの外周部は電極層ＷＬに接し、ブロック絶縁膜３３ｃの外周部はキャップ膜３３ｂの内周部に接している。
ブロック絶縁膜３３ｃは、シリコン及び酸素を含み、例えば、シリコン酸化膜である。または、ブロック絶縁膜３３ｃは、シリコン酸窒化膜でもよい。
電極層ＷＬ側にキャップ膜（例えばシリコン窒化膜）３３ｂとブロック絶縁膜（例えばシリコン酸化膜）３３ｃとの積層膜を配置することで、消去時に電極層ＷＬから注入されるバックトンネル電子を効果的に抑制することができる。
また、ブロック絶縁部３３の実効的な誘電率をＳｉＯ２と空気との間に調整することができる。ブロック絶縁膜３３ｃ中のＳｉＯ２と、空隙３３ａとの比率を変えることで、書き込み、消去に必要な電圧（電極層ＷＬへの印加電圧）を調整することができる。
また、図５（ｂ）に示すように、ブロック絶縁膜３３ｃを電荷蓄積膜３２に接して設けてもよい。ブロック絶縁膜３３ｃとキャップ膜３３ｂとの間に空隙３３ａが設けられている。
図５（ｂ）の構造のブロック絶縁膜３３ｃは、書き込み動作時にブロック絶縁部３３を流れるリーク電流を抑制する。
また、図５（ａ）の構造において、図６（ａ）に示すように、キャップ膜３３ｂを設けずに、さらに、トンネル絶縁膜３１ａをＯＮＯ膜３１ｂ〜３１ｄからなるトンネル絶縁膜３１に置き換えてもよい。
また、図５（ｂ）の構造において、図６（ｂ）に示すように、キャップ膜３３ｂを設けずに、さらに、トンネル絶縁膜３１ａをＯＮＯ膜３１ｂ〜３１ｄからなるトンネル絶縁膜３１に置き換えてもよい。
また、図７（ａ）に示すように、電荷蓄積膜３２の外周部に接して設けられた第１のブロック絶縁膜３３ｄと、電極層ＷＬに接して設けられたキャップ膜３３ｂと、キャップ膜３３ｂの内周部に接して設けられた第２のブロック絶縁膜３３ｅと、第１のブロック絶縁膜３３ｄと第２のブロック絶縁膜３３ｅとの間に設けられた空隙３３ａと、からブロック絶縁部３３を構成してもよい。
第１のブロック絶縁膜３３ｄおよび第２のブロック絶縁膜３３ｅは、シリコン及び酸素を含み、例えば、シリコン酸化膜である。または、第１のブロック絶縁膜３３ｄおよび第２のブロック絶縁膜３３ｅは、シリコン酸窒化膜でもよい。
電荷蓄積膜３２の外周部および電極層ＷＬ側にそれぞれブロック絶縁膜３３ｄ、３３ｅを設けることで、空隙３３ａだけの構造に比べて、書き込み及び消去時ともにブロック絶縁部３３のリーク電流を抑制することができる。
また、ブロック絶縁部３３の実効的な誘電率をＳｉＯ２と空気との間に調整することができる。ブロック絶縁膜３３ｃ中のＳｉＯ２と、空隙３３ａとの比率を変えることで、書き込み、消去に必要な電圧（電極層ＷＬへの印加電圧）を調整することができる。
また、同種類のブロック絶縁膜（例えばシリコン酸化膜）３３ｄ、３３ｅが空隙３３ａに接するので、図１８を参照して前述した金属膜３５のエッチングプロセスが容易になる。すなわち、空隙３３ａに置換するための犠牲膜として例えば窒化チタンなどの金属膜３５をウェット処理で除去するプロセスの際に、単に金属膜３５とシリコン酸化膜との選択比だけを考えればよい。
また、図７（ａ）の構造において、図７（ｂ）に示すように、キャップ膜３３ｂを設けずに、さらに、トンネル絶縁膜３１ａをＯＮＯ膜３１ｂ〜３１ｄからなるトンネル絶縁膜３１に置き換えてもよい。
また、図８（ａ）に示すように、トンネル絶縁膜についても空隙３１ｅに置き換えてもよい。
トンネル絶縁部とブロック絶縁部が共に空隙を含むため、チャネルボディ２０と電荷蓄積膜３２との間、および電荷蓄積膜３２と電極層ＷＬとの間のカップリング比のバランスがよい。
また、トンネル絶縁部の一部にシリコン酸化膜やシリコン酸窒化膜を使い、空隙３１ｅとの積層構造にしてもかまわない。
トンネル絶縁部の空隙３１ｅに対しても、前述した金属膜３５および層間絶縁層４３の一部４３ａで、空隙３１ｅよりも内側および外側の膜を支える構造を適用できる。
また、図８（ａ）の構造において、図８（ｂ）に示すように、キャップ膜３３ｂを設けなくてもよい。
また、図５（ａ）の構造においてトンネル絶縁膜３１ａを、図９（ａ）に示すように空隙３１ｅに置き換えてもよい。
また、図５（ｂ）の構造においてトンネル絶縁膜３１ａを、図９（ｂ）に示すように空隙３１ｅに置き換えてもよい。
また、図６（ａ）の構造においてトンネル絶縁膜３１を、図１０（ａ）に示すように空隙３１ｅに置き換えてもよい。
また、図６（ｂ）の構造においてトンネル絶縁膜３１を、図１０（ｂ）に示すように空隙３１ｅに置き換えてもよい。
また、図７（ａ）の構造においてトンネル絶縁膜３１ａを、図１１（ａ）に示すように空隙３１ｅに置き換えてもよい。
また、図７（ｂ）の構造においてトンネル絶縁膜３１を、図１１（ｂ）に示すように空隙３１ｅに置き換えてもよい。
図１２は、比較例、図４（ａ）の構造、図８（ａ）の構造について、メモリセル動作時の閾値電圧ウィンドウのシミュレーションによる比較結果を表す。
図４（ａ）の構造において、メモリホールの直径（柱状部ＣＬの直径）を５０ｎｍ、アモルファスシリコン膜であるチャネルボディ２０の膜厚を４．３ｎｍ、Ｓｉ３Ｎ４膜であるキャップ膜３３ｂの膜厚を２．９ｎｍ、空隙３３ａの厚さを４．５ｎｍ、Ｓｉ３Ｎ４膜である電荷蓄積膜３２の膜厚を４．２ｎｍ、ＳｉＯ２膜であるトンネル絶縁膜３１ａの膜厚を３．５ｎｍとした。
比較例では、図４（ａ）の構造における空隙３３ａの代わりにＳｉＯ２膜が設けられ、トンネル絶縁膜３１ａの代わりに空隙を設けている。
図８（ａ）の構造において、メモリホールの直径（柱状部ＣＬの直径）を５０ｎｍ、アモルファスシリコン膜であるチャネルボディ２０の膜厚を４．３ｎｍ、Ｓｉ３Ｎ４膜であるキャップ膜３３ｂの膜厚を２．９ｎｍ、空隙３３ａの厚さを４．５ｎｍ、Ｓｉ３Ｎ４膜である電荷蓄積膜３２の膜厚を４．２ｎｍ、空隙３１ｅの厚さを３．５ｎｍとした。
閾値電圧ウィンドウは、実使用上使える閾値電圧の範囲を表し、書き込み特性飽和で決まる閾値電圧の上限と、リードディスターブで決まる閾値電圧の下限から決定している。また、メモリホール径のバラつきを考慮したシミュレーションになっている。
実施形態の図４（ａ）の構造及び図８（ａ）の構造はともに、比較例よりも閾値電圧ウィンドウが拡大していることがわかる。特に、ブロック絶縁部のみに空隙を形成した図４（ａ）の構造では閾値電圧ウィンドウの拡大が著しい。
以上説明したように、実施形態によれば、円筒型メモリセルにおいてメモリホール径が例えば５０ｎｍほどと小さくても、閾値電圧ウィンドウを拡大することができる。この結果、大記憶容量の信頼性の高いメモリデバイスを実現できる。
次に、図２０は、実施形態の半導体記憶装置の他の例のメモリセルアレイ２の模式斜視図である。なお、図２０においても図１と同様に、図を見易くするために、電極層ＷＬ間の絶縁層などの図示については省略している。
また、図２０において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
基板１０上にソース層ＳＬが設けられている。ソース層ＳＬ上には、絶縁層を介してソース側選択ゲート（下部選択ゲート）ＳＧＳが設けられている。
ソース側選択ゲートＳＧＳ上には絶縁層が設けられ、その絶縁層上には、複数の電極層ＷＬと複数の絶縁層とが交互に積層された積層体が設けられている。
最上層の電極層ＷＬ上には絶縁層が設けられ、その絶縁層上にはドレイン側選択ゲート（上部選択ゲート）ＳＧＤが設けられている。
上記積層体には、Ｚ方向に延びた柱状部ＣＬが設けられている。すなわち、柱状部ＣＬは、ドレイン側選択ゲートＳＧＤ、複数層の電極層ＷＬ、およびソース側選択ゲートＳＧＳを貫通している。柱状部ＣＬにおけるチャネルボディ２０の上端はビット線ＢＬに接続され、チャネルボディ２０の下端はソース線ＳＬに接続されている。
図２０に示すメモリセルアレイ２においても、前述した実施形態と同様に、柱状部ＣＬのブロック絶縁部に空隙を形成することで、閾値電圧ウィンドウを拡大することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２０…チャネルボディ、３０…メモリ膜、３１，３１ａ〜３１ｄ…トンネル絶縁膜、３１ｅ…空隙、３２…電荷蓄積膜、３３…ブロック絶縁部、３３ａ…空隙、３３ｂ…キャップ膜、３３ｃ，３３ｄ，３３ｅ…ブロック絶縁膜、３５…金属膜、４０…絶縁層、５０…コア絶縁膜、ＷＬ…電極層、ＣＬ…柱状部
Claims (10)
- 複数層の電極層と、前記電極層間にそれぞれ設けられた複数層の絶縁層とを有する積層体と、
前記積層体を貫通して前記積層体の積層方向に延びた柱状部と、
を備え、
前記柱状部は、
前記積層方向に延びるチャネルボディと、
前記チャネルボディと前記電極層との間に設けられた電荷蓄積膜と、
前記電荷蓄積膜と前記電極層との間に設けられた空隙と、
を有する半導体記憶装置。 - 前記空隙と前記電極層との間に設けられ、シリコン及び酸素を含む第１のブロック絶縁膜をさらに備えた請求項１記載の半導体記憶装置。
- 前記電荷蓄積膜と前記空隙との間に設けられ、シリコン及び酸素を含む第２のブロック絶縁膜をさらに備えた請求項１または２に記載の半導体記憶装置。
- 前記電荷蓄積膜と前記チャネルボディとの間に設けられた第２の空隙をさらに備えた請求項１〜３のいずれか１つに記載の半導体記憶装置。
- 前記空隙と前記電極層との間で前記電極層に接して設けられ、酸化シリコンよりも誘電率の高いキャップ膜をさらに備えた請求項１〜４のいずれか１つに記載の半導体記憶装置。
- 前記電荷蓄積膜は前記積層方向に延びつつ前記チャネルボディを囲む筒状に形成され、前記空隙は前記積層方向に延びつつ前記電荷蓄積膜を囲む筒状に形成されている請求項１〜５のいずれか１つに記載の半導体記憶装置。
- 前記積層体の下に設けられた下部ゲート層と、
前記下部ゲート層内に設けられ、隣り合う一対の前記柱状部の下端をつなぐ連結部と、
をさらに備えた請求項１〜６のいずれか１つに記載の半導体記憶装置。 - 前記連結部に設けられた前記電荷蓄積膜と前記下部ゲート層との間、および前記柱状部の下端部に設けられた前記電荷蓄積膜と前記積層体との間に設けられ、シリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜とは異種の膜をさらに備えた請求項７記載の半導体記憶装置。
- 前記膜は、金属膜である請求項８記載の半導体記憶装置。
- 前記積層体の上に設けられた層間絶縁層をさらに備え、
前記層間絶縁層の一部が、前記柱状部の上端部に設けられた前記電荷蓄積膜と前記積層体との間に充填され、前記空隙の上に位置している請求項１〜９のいずれか１つに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014021130A JP2015149381A (ja) | 2014-02-06 | 2014-02-06 | 半導体記憶装置 |
| US14/479,474 US9287288B2 (en) | 2014-02-06 | 2014-09-08 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014021130A JP2015149381A (ja) | 2014-02-06 | 2014-02-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2015149381A true JP2015149381A (ja) | 2015-08-20 |
Family
ID=53755498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014021130A Abandoned JP2015149381A (ja) | 2014-02-06 | 2014-02-06 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9287288B2 (ja) |
| JP (1) | JP2015149381A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9543319B1 (en) * | 2015-11-19 | 2017-01-10 | Macronix International Co., Ltd. | Vertical channel structure |
| KR102624498B1 (ko) | 2016-01-28 | 2024-01-12 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| JP2019054149A (ja) | 2017-09-15 | 2019-04-04 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
| US10332835B2 (en) * | 2017-11-08 | 2019-06-25 | Macronix International Co., Ltd. | Memory device and method for fabricating the same |
| JP2020009904A (ja) * | 2018-07-09 | 2020-01-16 | キオクシア株式会社 | 半導体メモリ |
| KR20200081003A (ko) | 2018-12-27 | 2020-07-07 | 에스케이하이닉스 주식회사 | 복수의 채널층을 구비하는 비휘발성 메모리 장치 |
| CN116193862B (zh) * | 2022-10-18 | 2024-03-08 | 北京超弦存储器研究院 | 存储单元、存储器和电子设备 |
| CN117715419B (zh) * | 2024-02-06 | 2024-04-19 | 北京超弦存储器研究院 | 存储单元、存储器、存储器的制备方法、芯片及电子设备 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933556B2 (en) | 2001-06-22 | 2005-08-23 | Fujio Masuoka | Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer |
| JP3957482B2 (ja) | 2001-06-22 | 2007-08-15 | 富士雄 舛岡 | 半導体記憶装置 |
| JP5193551B2 (ja) | 2007-10-05 | 2013-05-08 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| JP5148242B2 (ja) * | 2007-10-29 | 2013-02-20 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| JP2010080561A (ja) | 2008-09-25 | 2010-04-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2010177279A (ja) | 2009-01-27 | 2010-08-12 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリおよびその製造方法 |
| JP5502629B2 (ja) * | 2010-07-12 | 2014-05-28 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| JP5593283B2 (ja) | 2011-08-04 | 2014-09-17 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| KR20130072911A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US8501609B2 (en) * | 2012-02-02 | 2013-08-06 | Tower Semiconductor Ltd. | Method for generating a three-dimensional NAND memory with mono-crystalline channels using sacrificial material |
| JP2013187294A (ja) * | 2012-03-07 | 2013-09-19 | Toshiba Corp | 半導体記憶装置 |
-
2014
- 2014-02-06 JP JP2014021130A patent/JP2015149381A/ja not_active Abandoned
- 2014-09-08 US US14/479,474 patent/US9287288B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20150221665A1 (en) | 2015-08-06 |
| US9287288B2 (en) | 2016-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9431419B2 (en) | Semiconductor memory device and method for manufacturing same | |
| JP5504053B2 (ja) | 半導体装置及びその製造方法 | |
| JP2015149381A (ja) | 半導体記憶装置 | |
| JP5965091B2 (ja) | 縦型メモリの浮遊ゲートメモリセル | |
| US9917096B2 (en) | Semiconductor memory device and method for manufacturing same | |
| TWI645474B (zh) | 半導體裝置及其製造方法 | |
| TWI670833B (zh) | 半導體裝置 | |
| US20170069650A1 (en) | Semiconductor memory device and method for manufacturing same | |
| US8923072B2 (en) | Non-volatile memory device and method of fabricating the same | |
| JP2015177013A (ja) | 半導体記憶装置 | |
| JP2015056642A (ja) | 半導体記憶装置 | |
| JP2014011389A (ja) | 半導体装置の製造方法及び半導体装置 | |
| US9911749B2 (en) | Stacked 3D semiconductor memory structure | |
| JP2013105979A (ja) | 半導体装置及びその製造方法 | |
| JP2014241358A (ja) | 半導体記憶装置 | |
| JP2013120786A (ja) | 半導体記憶装置 | |
| JP2015002195A (ja) | 半導体記憶装置 | |
| JP2019169577A (ja) | 半導体記憶装置 | |
| JP2014003232A (ja) | 半導体記憶装置及びその製造方法 | |
| JP5559120B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2015177053A (ja) | 半導体記憶装置の製造方法 | |
| JP2015177118A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2014229740A (ja) | 半導体記憶装置及びその製造方法 | |
| US20140284694A1 (en) | Nonvolatile semiconductor memory device and method for manufacturing same | |
| US20170062460A1 (en) | Semiconductor memory device and method for manufacturing same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160229 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20160726 |